JP2019067976A - Semiconductor device - Google Patents

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Abstract

To provide an art to make an outer periphery of a solder layer selectively contain microscopic particles.SOLUTION: A semiconductor device comprises a conductive plate, a semiconductor element and a solder layer for bonding the conductive plate and the semiconductor element. The solder layer has a high melting point solder part and a low melting point solder part which is arranged on at least part of the outer periphery and has a lower melting point than the high melting point solder part. The low melting point solder part contains microscopic particles.SELECTED DRAWING: Figure 2

Description

本明細書が開示する技術は、半導体装置に関する。   The technology disclosed herein relates to a semiconductor device.

特許文献１に、微細粒子を含有するはんだ層が開示されている。このような微細粒子は、はんだ層を用いて接合される被接合部材間の距離を固定し、一方の被接合部材が他方の被接合部材に対して傾くことを抑制する。   Patent Document 1 discloses a solder layer containing fine particles. Such fine particles fix the distance between the members to be joined by using the solder layer, and suppress the one member to be joined from being inclined with respect to the other member.

特開平６−２１６１６７号公報JP-A-6-216167

製造コストを抑えるためには、はんだ層に含有される微細粒子の量を少なくするのが望ましい。一方で、被接合部材の傾きを抑制する必要がある。これらを両立させるためには、はんだ層の外周部に微細粒子を選択的に含有させるのが望ましい。本明細書は、はんだ層の外周部に微細粒子を選択的に含有させる技術を提供する。   In order to reduce manufacturing costs, it is desirable to reduce the amount of fine particles contained in the solder layer. On the other hand, it is necessary to suppress the inclination of the members to be joined. In order to achieve both of these, it is desirable to selectively contain fine particles in the outer peripheral portion of the solder layer. The present specification provides a technique for selectively including fine particles in the outer peripheral portion of the solder layer.

本明細書が開示する半導体装置の一実施形態は、導電板と、半導体素子と、導電板と半導体素子を接合するはんだ層と、を備えることができる。はんだ層は、高融点はんだ部分と、外周部の少なくとも一部に配置されており、高融点はんだ部分よりも融点が低い低融点はんだ部分と、を有することができる。低融点はんだ部分は、微細粒子を含有する。この半導体装置では、導電板と半導体素子をはんだ層を介して接合するときに、高融点はんだ部分が凝固するときの押し出し効果によって、低融点はんだ部分に含有する微細粒子がはんだ層に外周部に位置決めされる。このように、この半導体装置では、はんだ層の外周部に微細粒子が選択的に含有されている。   One embodiment of a semiconductor device disclosed in the present specification can include a conductive plate, a semiconductor element, and a solder layer that joins the conductive plate and the semiconductor element. The solder layer may have a high melting point solder portion, and a low melting point solder portion disposed on at least a part of the outer peripheral portion and having a melting point lower than that of the high melting point solder portion. The low melting point solder portion contains fine particles. In this semiconductor device, when the conductive plate and the semiconductor element are joined through the solder layer, fine particles contained in the low melting point solder portion are formed on the outer periphery of the solder layer due to the extrusion effect when the high melting point solder portion solidifies. It is positioned. Thus, in this semiconductor device, the fine particles are selectively contained in the outer peripheral portion of the solder layer.

半導体装置の断面図を模式的に示す。1 schematically shows a cross-sectional view of a semiconductor device. ドレインリードフレームと半導体素子を接合するはんだ層の平面図を模式的に示す。The top view of the solder layer which joins a drain lead frame and a semiconductor element is shown typically. はんだ層の高融点はんだ部分と低融点はんだ部分のレイアウトの変形例を示す。The modification of the layout of the high melting point solder part of a solder layer and a low melting point solder part is shown. ドレインリードフレームと半導体素子の接合過程を表す要部断面図を模式的に示す。The principal part sectional view showing the junction process of a drain lead frame and a semiconductor element is shown typically. ドレインリードフレームと半導体素子の接合過程を表す要部断面図を模式的に示す。The principal part sectional view showing the junction process of a drain lead frame and a semiconductor element is shown typically. ドレインリードフレームと半導体素子の接合過程を表す要部断面図を模式的に示す。The principal part sectional view showing the junction process of a drain lead frame and a semiconductor element is shown typically.

図面を参照して、半導体装置１０を説明する。本実施例の半導体装置１０は、パワー半導体装置の一種であり、例えば電気自動車、ハイブリッド車、燃料電池車といった電動自動車において、コンバータやインバータといった電力変換回路に用いることができる。但し、半導体装置１０の用途は特に限定されない。半導体装置１０は、様々な装置や回路に広く採用することができる。   The semiconductor device 10 will be described with reference to the drawings. The semiconductor device 10 of this embodiment is a kind of power semiconductor device, and can be used for a power conversion circuit such as a converter or an inverter in an electric vehicle such as an electric vehicle, a hybrid vehicle, or a fuel cell vehicle. However, the application of the semiconductor device 10 is not particularly limited. The semiconductor device 10 can be widely adopted in various devices and circuits.

図１に示すように、パワーカードとも称される半導体装置１０は、半導体素子１２、金属ブロック１８、ドレイン端子４２に接続されるドレインリードフレーム２２、ソース端子４４に接続されるソースリードフレーム２４、ゲート端子４６及びモールド樹脂２６を備えている。半導体素子１２は、モールド樹脂２６内に封止されている。モールド樹脂２６は、絶縁性を有する材料で形成されている。特に限定されないが、モールド樹脂２６の材料には、エポキシ樹脂といった熱硬化性の樹脂材料を採用することができる。   As shown in FIG. 1, the semiconductor device 10, also referred to as a power card, includes a semiconductor element 12, a metal block 18, a drain lead frame 22 connected to the drain terminal 42, and a source lead frame 24 connected to the source terminal 44; A gate terminal 46 and a mold resin 26 are provided. The semiconductor element 12 is sealed in a mold resin 26. The mold resin 26 is formed of an insulating material. Although not particularly limited, as a material of the mold resin 26, a thermosetting resin material such as an epoxy resin can be adopted.

半導体素子１２は、ソース電極１４及びドレイン電極１６を備えており、概して板形状の部材である。ドレイン電極１６は、半導体素子１２の下面１２ｂに設けられており、はんだ層３２を介してドレインリードフレーム２２に接合されている。ソース電極１４は、半導体素子１２の上面１２ａに設けられており、はんだ層３４を介して金属ブロック１８に接合されている。ゲート端子４６は、半導体素子１２の上面１２ａに設けられているゲート電極にリード線を介して接続されている。半導体素子１２は、上下の両面１２ａ、１２ｂに電極１４、１６を有する縦型の半導体素子である。この例の半導体素子１２は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この例に代えて、半導体素子１２は、他のパワー半導体素子、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）又はダイオードであってもよい。半導体素子１２は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は、窒化ガリウム（ＧａＮ）といった各種の半導体材料を用いて構成されることができる。なお、半導体素子１２の具体的な構成は特に限定されず、本実施例の半導体装置１０には、各種の半導体素子を採用することができる。   The semiconductor device 12 includes a source electrode 14 and a drain electrode 16 and is a generally plate-shaped member. The drain electrode 16 is provided on the lower surface 12 b of the semiconductor element 12 and is joined to the drain lead frame 22 via the solder layer 32. The source electrode 14 is provided on the upper surface 12 a of the semiconductor element 12 and is joined to the metal block 18 via the solder layer 34. The gate terminal 46 is connected to the gate electrode provided on the upper surface 12 a of the semiconductor element 12 through a lead. The semiconductor element 12 is a vertical semiconductor element having electrodes 14 and 16 on upper and lower surfaces 12 a and 12 b. The semiconductor device 12 in this example is a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). Instead of this example, the semiconductor element 12 may be another power semiconductor element, such as an IGBT (Insulated Gate Bipolar Transistor) or a diode. The semiconductor element 12 can be configured using various semiconductor materials such as silicon (Si), silicon carbide (SiC), or gallium nitride (GaN), for example. The specific configuration of the semiconductor element 12 is not particularly limited, and various semiconductor elements can be adopted for the semiconductor device 10 of the present embodiment.

金属ブロック１８は、例えば銅又はその他の金属といった導電性を有する材料を用いて構成されており、概して板形状あるいはブロック形状の部材である。金属ブロック１８は、半導体素子１２とソースリードフレーム２４の間に配置されており、モールド樹脂２６内に位置している。金属ブロック１８は、はんだ層３６を介してソースリードフレーム２４に接合されている。前述したように、金属ブロック１８は、はんだ層３４を介して半導体素子１２のソース電極１４に接合されている。これにより、半導体素子１２のソース電極１４は、金属ブロック１８を介してソースリードフレーム２４に電気的に接続されている。   The metal block 18 is made of a conductive material such as copper or other metal, for example, and is a generally plate-shaped or block-shaped member. The metal block 18 is disposed between the semiconductor element 12 and the source lead frame 24 and is located in the mold resin 26. The metal block 18 is bonded to the source lead frame 24 via the solder layer 36. As described above, the metal block 18 is bonded to the source electrode 14 of the semiconductor element 12 through the solder layer 34. Thus, the source electrode 14 of the semiconductor element 12 is electrically connected to the source lead frame 24 via the metal block 18.

ドレインリードフレーム２２は、例えば銅又はその他の金属といった導電性を有する材料を用いて構成されており、概して板形状の部材である。前述したように、ドレインリードフレーム２２は、はんだ層３２を介して半導体素子１２のドレイン電極１６に接合されている。これにより、ドレインリードフレーム２２は、半導体素子１２のドレイン電極１６と電気的に接続されている。また、ドレインリードフレーム２２の下面は、モールド樹脂２６の外部に露出している。ドレインリードフレーム２２は、半導体素子１２と熱的にも接続されており、半導体素子１２で発生した熱を外部に放出する。   The drain lead frame 22 is made of a conductive material such as copper or other metal, and is a generally plate-shaped member. As described above, the drain lead frame 22 is joined to the drain electrode 16 of the semiconductor element 12 through the solder layer 32. Thus, the drain lead frame 22 is electrically connected to the drain electrode 16 of the semiconductor element 12. The lower surface of the drain lead frame 22 is exposed to the outside of the mold resin 26. The drain lead frame 22 is also thermally connected to the semiconductor element 12 and dissipates the heat generated by the semiconductor element 12 to the outside.

同様に、ソースリードフレーム２４も、例えば銅又はその他の金属といった導電性を有する材料を用いて構成されており、概して板形状の部材である。前述したように、ソースリードフレーム２４は、はんだ層３６を介して金属ブロック１８に接合されている。これにより、ソースリードフレーム２４は、金属ブロック１８を介して半導体素子１２のソース電極１４に電気的に接続されている。また、ソースリードフレーム２４の上面は、モールド樹脂２６の外部に露出している。ソースリードフレーム２４は、金属ブロック１８を介して半導体素子１２と熱的にも接続されており、半導体素子１２で発生した熱を外部に放出する。このように、半導体装置１０は、モールド樹脂２６の両面にリードフレーム２２，２４がそれぞれ露出する両面冷却構造を有する。   Similarly, the source lead frame 24 is also made of a conductive material such as copper or other metal, and is a generally plate-shaped member. As described above, the source lead frame 24 is joined to the metal block 18 through the solder layer 36. Thus, the source lead frame 24 is electrically connected to the source electrode 14 of the semiconductor element 12 through the metal block 18. The upper surface of the source lead frame 24 is exposed to the outside of the mold resin 26. The source lead frame 24 is also thermally connected to the semiconductor element 12 via the metal block 18 and dissipates the heat generated by the semiconductor element 12 to the outside. Thus, the semiconductor device 10 has a double-sided cooling structure in which the lead frames 22 and 24 are exposed on both sides of the mold resin 26.

図１に示されるように、はんだ層３２，３４，３６の各々は、外周部に微細粒子３２ａ，３４ａ，３６ａを含有している。これら微細粒子３２ａ，３４ａ，３６ａは、はんだ層３２，３４，３６の溶融温度以上で形状が維持できる材料で形成されており、例えばニッケル、銅、アルミニウム、樹脂又はガラスで形成されている。   As shown in FIG. 1, each of the solder layers 32, 34 and 36 contains fine particles 32a, 34a and 36a at the outer peripheral portion. These fine particles 32a, 34a, 36a are formed of a material capable of maintaining the shape at the melting temperature or more of the solder layers 32, 34, 36, and are formed of, for example, nickel, copper, aluminum, resin or glass.

はんだ層３２に含まれる微細粒子３２ａは、ドレインリードフレーム２２と半導体素子１２の双方に接しており、ドレインリードフレーム２２と半導体素子１２の間の距離を固定することができる。これにより、ドレインリードフレーム２２と半導体素子１２は、平行な位置関係を維持することができる。このように、はんだ層３２の厚みが均一化されていることから、パワーサイクル試験において、熱応力集中によるクラックがはんだ層３２に生じることが抑えられる。   The fine particles 32 a included in the solder layer 32 are in contact with both the drain lead frame 22 and the semiconductor element 12, and the distance between the drain lead frame 22 and the semiconductor element 12 can be fixed. Thereby, the drain lead frame 22 and the semiconductor element 12 can maintain the parallel positional relationship. As described above, since the thickness of the solder layer 32 is made uniform, it is possible to suppress the occurrence of cracks in the solder layer 32 due to thermal stress concentration in the power cycle test.

はんだ層３４に含まれる微細粒子３４ａは、半導体素子１２と金属ブロック１８の双方に接しており、半導体素子１２と金属ブロック１８の間の距離を固定することができる。これにより、半導体素子１２と金属ブロック１８は、平行な位置関係を維持することができる。このように、はんだ層３４の厚みが均一化されており、パワーサイクル試験において、熱応力集中によるクラックがはんだ層３４に生じることが抑えられる。   The fine particles 34 a included in the solder layer 34 are in contact with both the semiconductor element 12 and the metal block 18, and the distance between the semiconductor element 12 and the metal block 18 can be fixed. Thereby, the semiconductor element 12 and the metal block 18 can maintain the parallel positional relationship. Thus, the thickness of the solder layer 34 is made uniform, and in the power cycle test, the occurrence of cracks due to thermal stress concentration in the solder layer 34 can be suppressed.

はんだ層３６に含まれる微細粒子３６ａは、金属ブロック１８とソースリードフレーム２４の双方に接しており、金属ブロック１８とソースリードフレーム２４の間の距離を固定することができる。これにより、金属ブロック１８とソースリードフレーム２４は、平行な位置関係を維持することができる。このように、はんだ層３６の厚みが均一化されており、パワーサイクル試験において、熱応力集中によるクラックがはんだ層３６に生じることが抑えられる。   Fine particles 36 a included in the solder layer 36 are in contact with both the metal block 18 and the source lead frame 24, and can fix the distance between the metal block 18 and the source lead frame 24. Thereby, the metal block 18 and the source lead frame 24 can maintain the parallel positional relationship. Thus, the thickness of the solder layer 36 is made uniform, and in the power cycle test, the occurrence of cracks due to thermal stress concentration in the solder layer 36 can be suppressed.

図２に、ドレインリードフレーム２２と半導体素子１２を接合するはんだ層３２の平面図を示す。図２に示されるように、はんだ層３２は、平面視したときに、概して矩形状の形態を有しており、高融点はんだ部分３２Ａ及び低融点はんだ部分３２Ｂを有している。図示明瞭化のために、低融点はんだ部分３２Ｂにのみハッチングを付す。高融点はんだ部分３２Ａの融点は、低融点はんだ部分３２Ｂの融点よりも高い。高融点はんだ部分３２Ａと低融点はんだ部分３２Ｂの材料は、例えば鉛フリーはんだであり、その組成を適宜調整することで融点が調整されている。なお、他のはんだ層３４，３６も実質的に同様の構成を有する。   FIG. 2 shows a plan view of the solder layer 32 for bonding the drain lead frame 22 and the semiconductor element 12. As shown in FIG. 2, the solder layer 32 has a generally rectangular form in plan view, and includes a high melting point solder portion 32A and a low melting point solder portion 32B. In order to clarify the illustration, only the low melting point solder portion 32B is hatched. The melting point of the high melting point solder portion 32A is higher than the melting point of the low melting point solder portion 32B. The material of the high melting point solder portion 32A and the low melting point solder portion 32B is, for example, lead-free solder, and the melting point is adjusted by appropriately adjusting the composition thereof. The other solder layers 34 and 36 also have substantially the same configuration.

高融点はんだ部分３２Ａは、はんだ層３２の中央部を含むように配置されている。低融点はんだ部分３２Ｂは、高融点はんだ部分３２Ａを一巡するように高融点はんだ部分３２Ａに接しており、はんだ層３２の外周部の全周に亘って設けられている。低融点はんだ部分３２Ｂは、複数の微細粒子３２ａを含有している。平面視したときに、高融点はんだ部分３２Ａは、半導体素子１２の素子領域（ゲート構造が形成されており、電流が流れる領域）を含むように配置されている。平面視したときに、低融点はんだ部分３２Ｂは、半導体素子１２の素子領域の外側に配置されており、半導体素子１２の終端領域（耐圧構造が形成されている領域）の一部と重複するように配置されている。   The high melting point solder portion 32A is arranged to include the central portion of the solder layer 32. The low melting point solder portion 32B is in contact with the high melting point solder portion 32A so as to go around the high melting point solder portion 32A, and is provided over the entire periphery of the outer peripheral portion of the solder layer 32. The low melting point solder portion 32B contains a plurality of fine particles 32a. When viewed in plan, the high melting point solder portion 32A is arranged so as to include an element region of the semiconductor element 12 (a region where a gate structure is formed and a current flows). The low melting point solder portion 32B is disposed outside the element region of the semiconductor element 12 in plan view, and overlaps with a part of the termination area of the semiconductor element 12 (the area in which the withstand voltage structure is formed). Is located in

なお、低融点はんだ部分３２Ｂは、必ずしもはんだ層３２の外周部の全周に亘って設けられている必要はない。例えば、図３（ａ）に示されるように、低融点はんだ部分３２Ｂは、はんだ層３２の外周辺のうちの対向する一対の外周辺に設けられていてもよい。あるいは、図３（ｂ）に示されるように、低融点はんだ部分３２Ｂは、はんだ層３２の４つの角部に設けられていてもよい。図３（ａ）及び図３（ｂ）のいずれの場合も、はんだ層３２の４つの角部に低融点はんだ部分３２Ｂが設けられ、その低融点はんだ部分３２Ｂ内に微細粒子３２ａが含有されている。このため、ドレインリードフレーム２２と半導体素子１２は、平行な位置関係を良好に維持することができる。   The low melting point solder portion 32 </ b> B does not necessarily have to be provided all around the outer periphery of the solder layer 32. For example, as shown in FIG. 3A, the low melting point solder portions 32B may be provided on a pair of opposing outer peripheries of the outer peripheries of the solder layer 32. Alternatively, as shown in FIG. 3B, the low melting point solder portions 32B may be provided at four corners of the solder layer 32. In either case of FIG. 3A and FIG. 3B, low melting point solder portions 32B are provided at four corners of the solder layer 32, and the fine particles 32a are contained in the low melting point solder portions 32B. There is. For this reason, the drain lead frame 22 and the semiconductor element 12 can maintain a parallel positional relationship well.

次に、図４Ａ〜図４Ｃを参照し、ドレインリードフレーム２２と半導体素子１２がはんだ層３２で接合されるときの過程を説明する。なお、同様の事象は、他のはんだ層３４，３６でも生じる。   Next, with reference to FIGS. 4A to 4C, a process when the drain lead frame 22 and the semiconductor element 12 are joined by the solder layer 32 will be described. The same phenomenon occurs in the other solder layers 34 and 36.

まず、図４Ａに示すように、はんだ層３２は、はんだ泊として用意され、ドレインリードフレーム２２と半導体素子１２の間に介挿される。はんだ層３２の低融点はんだ部分３２Ｂには、予め微細粒子３２ａが含有されている。なお、はんだ層３２は、はんだ板をプレス加工で打ち抜いて形成されてもよく、ロールはんだをカットして形成されてもよい。次に、ドレインリードフレーム２２と半導体素子１２からの圧縮荷重がはんだ層３２に加えられた状態で、リフロー処理が行われる。微細粒子３２ａがはんだ層３２内に存在しているので、はんだ層３２の厚みはその微細粒子３２ａによって固定され、ドレインリードフレーム２２と半導体素子１２は、平行な位置関係を維持することができる。   First, as shown in FIG. 4A, the solder layer 32 is prepared as a solder paste, and is interposed between the drain lead frame 22 and the semiconductor element 12. The low melting point solder portion 32B of the solder layer 32 contains fine particles 32a in advance. The solder layer 32 may be formed by stamping a solder plate, or may be formed by cutting roll solder. Next, the reflow process is performed in a state where the compressive load from the drain lead frame 22 and the semiconductor element 12 is applied to the solder layer 32. Since the fine particles 32a exist in the solder layer 32, the thickness of the solder layer 32 is fixed by the fine particles 32a, and the drain lead frame 22 and the semiconductor element 12 can maintain the parallel positional relationship.

図４Ｂ及び図４Ｃに、リフロー処理後の冷却過程を示す。まず、図４Ｂに示されるように、高融点はんだ部分３２Ａが凝固する。このとき、高融点はんだ部分３２Ａの体積が増加するので、低融点はんだ部分３２Ｂに含まれる微細粒子３２ａは、外周部へと押し出される。このように、微細粒子３２ａは、低融点はんだ部分３２Ｂ内に留まることができ、特に、低融点はんだ部分３２Ｂの外周側に移動することができる。次に、図４Ｃに示されるように、低融点はんだ部分３２Ｂが凝固する。低融点はんだ部分３２Ｂは、半導体素子１２の端部から外に濡れ広がる。低融点はんだ部分３２Ｂの端面と微細粒子３２ａの接合面に作用する表面張力により、微細粒子３２ａは、低融点はんだ部分３２Ｂを超えて外に飛び出すことが抑えられる。このように、微細粒子３２ａは、はんだ層３２の外周部に位置決めされる。   4B and 4C show the cooling process after the reflow process. First, as shown in FIG. 4B, the high melting point solder portion 32A solidifies. At this time, since the volume of the high melting point solder portion 32A increases, the fine particles 32a included in the low melting point solder portion 32B are pushed out to the outer peripheral portion. Thus, the fine particles 32a can stay within the low melting point solder portion 32B, and in particular can move to the outer peripheral side of the low melting point solder portion 32B. Next, as shown in FIG. 4C, the low melting point solder portion 32B solidifies. The low melting point solder portion 32 B wets and spreads out from the end of the semiconductor element 12. The surface tension acting on the end face of the low melting point solder portion 32B and the bonding surface of the fine particles 32a prevents the fine particles 32a from jumping out beyond the low melting point solder portion 32B. Thus, the fine particles 32 a are positioned at the outer peripheral portion of the solder layer 32.

半導体装置１０はさらに、以下の特徴を有する。
（１）リフロー処理時に、はんだ層３２と半導体素子１２の接合面に半導体素子１２からの水分及び／又はガス等に起因して２０μｍ以下の微小ボイド（マイクロボイド）が発生することが知られている。半導体装置１０では、はんだ層３２の中央部に高融点はんだ部分３２Ａが配置され、はんだ層３２の外周部に低融点はんだ部分３２Ｂが配置されている。このため、リフロー処理時、高融点はんだ部分３２Ａの微小ボイドは外周側の低融点はんだ部分３２Ｂに移動する。さらに、高融点はんだ部分３２Ａが凝固した後も、低融点はんだ部分３２Ｂがまだ溶融しており、微小ボイドはさらに外周側へ移動する。これにより、微小ボイドは、はんだ層３２の外周側に集まる。このような微小ボイドは熱抵抗の原因になるが、半導体装置１０では、微小ボイドが外周側に集まっており、半導体素子１２が通電するときの熱引けに影響を及ぼさない。半導体装置１０は、高い信頼性を有することができる。
（２）高融点はんだ部分３２Ａの線膨張係数が、低融点はんだ部分３２Ｂの線膨張係数よりも大きい。さらに、高融点はんだ部分３２Ａとドレインリードフレーム２２の線膨張係数差は、低融点はんだ部分３２Ｂとドレインリードフレーム２２の線膨張係数差よりも小さい。これにより、パワーサイクル試験において、半導体素子１２の中央部、即ち、素子領域（ゲート構造が形成されており、電流が流れる領域）への応力集中が緩和される。これにより、半導体装置１０の電気的特性への影響が抑えられ、半導体装置１０の信頼性が向上する。 The semiconductor device 10 further has the following features.
(1) It is known that microvoids (microvoids) of 20 μm or less are generated on the bonding surface of the solder layer 32 and the semiconductor element 12 due to moisture and / or gas from the semiconductor element 12 during reflow processing. There is. In the semiconductor device 10, the high melting point solder portion 32A is disposed in the central portion of the solder layer 32, and the low melting point solder portion 32B is disposed in the outer peripheral portion of the solder layer 32. Therefore, during the reflow process, the microvoids of the high melting point solder portion 32A move to the low melting point solder portion 32B on the outer peripheral side. Furthermore, even after the high melting point solder portion 32A solidifies, the low melting point solder portion 32B is still molten, and the microvoids further move to the outer peripheral side. Thus, the microvoids gather on the outer peripheral side of the solder layer 32. Such microvoids cause thermal resistance, but in the semiconductor device 10, the microvoids are concentrated on the outer peripheral side and do not affect the heat shrinkage when the semiconductor element 12 is energized. The semiconductor device 10 can have high reliability.
(2) The linear expansion coefficient of the high melting point solder portion 32A is larger than the linear expansion coefficient of the low melting point solder portion 32B. Furthermore, the linear expansion coefficient difference between the high melting point solder portion 32A and the drain lead frame 22 is smaller than the linear expansion coefficient difference between the low melting point solder portion 32B and the drain lead frame 22. Thereby, in the power cycle test, stress concentration on the central portion of the semiconductor element 12, ie, the element region (the region where the gate structure is formed and current flows) is alleviated. Thereby, the influence on the electrical characteristics of the semiconductor device 10 is suppressed, and the reliability of the semiconductor device 10 is improved.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   As mentioned above, although the specific example of this invention was described in detail, these are only an illustration and do not limit a claim. The art set forth in the claims includes various variations and modifications of the specific examples illustrated above. The technical elements described in the present specification or the drawings exhibit technical usefulness singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings can simultaneously achieve a plurality of purposes, and achieving one of the purposes itself has technical utility.

１０：半導体装置
１２：半導体素子
１４：ソース電極
１６：ドレイン電極
１８：金属ブロック
２０：ソースリードフレーム
２２：ドレインリードフレーム
２４：ソースリードフレーム
２６：モールド樹脂
３２，３４，３６：はんだ層
３２Ａ：高融点はんだ部分
３２Ｂ：低融点はんだ部分
３２ａ，３４ａ，３６ａ：微細粒子
４２：ドレイン端子
４４：ソース端子
４６：ゲート端子 10: semiconductor device 12: semiconductor element 14: source electrode 16: drain electrode 18: metal block 20: source lead frame 22: drain lead frame 24: source lead frame 26: mold resin 32, 34, 36: solder layer 32A: high Melting point solder portion 32B: low melting point solder portions 32a, 34a, 36a: fine particles 42: drain terminal 44: source terminal 46: gate terminal

Claims (1)

半導体装置であって、
導電板と、
半導体素子と、
前記導電板と前記半導体素子を接合するはんだ層と、を備えており、
前記はんだ層は、
高融点はんだ部分と、
外周部の少なくとも一部に配置されており、前記高融点はんだ部分よりも融点が低い低融点はんだ部分と、を有しており、
前記低融点はんだ部分は、微細粒子を含有する、半導体装置。 A semiconductor device,
A conductive plate,
A semiconductor element,
And a solder layer for joining the conductive plate and the semiconductor element,
The solder layer is
High melting point solder part,
And a low melting point solder portion disposed on at least a part of the outer peripheral portion and having a melting point lower than that of the high melting point solder portion;
The semiconductor device, wherein the low melting point solder portion contains fine particles.
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