JP2019060820A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置の製造方法は、（ａ）半導体チップを半導体検査装置に供給し、供給順に前記半導体チップに通し番号を付与する工程（チップ供給工程Ｓ３１）、（ｂ）供給された半導体チップに対して、供給順に複数の電気的特性試験を行う工程（高温ＤＣテスト工程Ｓ３３，高温ＡＣテスト工程Ｓ３４，常温ＤＣテスト工程Ｓ３６）を含む。前記（ｂ）工程において２番目以降の電気的特性試験を行う場合には、１つ前の電気的特性試験において不良品と判定された半導体チップに対して、テスト端子を前記半導体チップに接触しない状態で測定し、不良である旨の測定データを取得する。これにより、前記半導体検査装置に供給された全ての半導体チップに対して全ての電気的特性試験を行い、取得した測定データを前記通し番号に紐付けし、記憶装置に記憶させる。【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特に、電気的特性データを参照可能な状態で半導体チップを提供できる半導体装置の製造技術に関するものである。

特開２００６−３０２２４８号公報（特許文献１）には、搬送部材から部品を取り出して製品に搭載するときに、記憶要素に書き込まれかつ互いに対応づけられた位置情報および固有情報に基づいて、搬送部材上の部品の位置から部品の固有情報を認識して、製品に搭載された部品の固有情報と製品の固有番号とを互いに対応させてサーバで管理する製品履歴管理方法が記載されている。

特開２００６−３０２２４８号公報

本願発明者は、半導体チップの電気的特性試験を行う工程を含む半導体装置の製造方法において、前記電気的特性試験によって得られる半導体チップの電気的特性データを参照可能な状態で半導体チップを提供することを検討している。

前記半導体装置の製造方法を工夫することにより、半導体装置の信頼性の向上が望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置の製造方法は、（ａ）半導体チップをそれぞれ収納する複数のチップ収納部が形成されたチップ収納領域を有する第１チップトレイを準備する工程を含む。そして、半導体装置の製造方法は、（ｂ）半導体チップをそれぞれ収納する複数のチップ収納部が形成されたチップ収納領域を有し、前記チップ収納領域外にチップトレイの識別記号を含む情報を表すコードを有する複数の第２チップトレイを準備する工程、（ｃ）複数の半導体チップを前記第１チップトレイの前記チップ収納部に格納する工程を含む。そして、半導体装置の製造方法は、（ｄ）前記（ｃ）工程の後、前記第１チップトレイの前記チップ収納部に格納した前記半導体チップを半導体検査装置に供給し、前記半導体検査装置への供給順に前記半導体チップに通し番号を付与する工程を含む。そして、半導体装置の製造方法は、（ｅ）前記（ｄ）工程の後、前記半導体検査装置に供給された前記半導体チップに対して、供給順に複数の電気的特性試験を行い、前記電気的特性試験の測定データを記憶装置に記憶させる工程、（ｆ）前記第２チップトレイの前記コードを読み取り、前記コードが表す情報を前記記憶装置に記憶させる工程を含む。そして、半導体装置の製造方法は、（ｇ）前記（ｅ）工程および前記（ｆ）工程の後に、前記電気的特性試験を行った前記半導体チップを前記第２チップトレイの前記チップ収納部に格納し、格納した前記半導体チップの通し番号と、前記半導体チップを格納した前記第２チップトレイの識別記号と、前記第２チップトレイにおける前記半導体チップの格納位置とを対応させて前記記憶装置に記憶させる工程を含む。そして、前記（ｅ）工程において２番目以降の電気的特性試験を行う場合には、１つ前の電気的特性試験において不良品と判定された半導体チップに対して、テスト端子を前記半導体チップに接触しない状態で測定し、前記半導体チップが不良である旨の測定データを取得する。そのことにより、前記半導体検査装置に供給された全ての半導体チップに対して全ての電気的特性試験を行い、取得した測定データを前記半導体チップの通し番号に紐付けし、前記記憶装置に記憶させる。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態の検査用トレイを示す平面図である。 一実施の形態のチップ特性検査工程を示すプロセスフロー図である。 一実施の形態の出荷用トレイを示す平面図である。 一実施の形態のコードを示す拡大平面図である。 一実施の形態のチップ外観検査工程の概念図である。 一実施の形態の出荷用トレイの梱包例を示す模式図である。 一実施の形態の記憶装置に記憶される半導体チップに関する情報の一例を示す概念図である。 検討例のチップ特性検査工程を示すプロセスフロー図である。 他の実施の形態の出荷用トレイを示す平面図である。 他の実施の形態のコードを示す拡大平面図である。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造方法について説明する。図１は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図２は、本実施の形態の検査用トレイを示す平面図である。図３は、本実施の形態のチップ特性検査工程のプロセスフロー図である。図４は、本実施の形態の出荷用トレイを示す平面図である。図５は、本実施の形態のコードを示す拡大平面図である。図６は、本実施の形態のチップ外観検査工程の概念図である。図７は、本実施の形態の出荷用トレイの梱包例を示す模式図である。図８は、本実施の形態の記憶装置に記憶される半導体チップに関する情報の一例を示す概念図である。なお、図２の下側には、検査用トレイの側面図も示している。同様に、図４の下側には、出荷用トレイの側面図も示している。

まず、本実施の形態の半導体装置の製造工程の概要を説明する。図１に示すように、本実施の形態の半導体装置の製造方法は、チップ準備工程（Ｓ１）、検査用チップ詰め工程（Ｓ２）、チップ特性検査工程（Ｓ３）、出荷用チップ詰め工程（Ｓ４）、チップ外観検査工程（Ｓ５）、チップトレイ梱包工程（Ｓ６）を含む。

以下、図１に示す本実施の形態の半導体装置の製造工程について、詳細に説明する。

１．チップ準備工程（Ｓ１）
まず、図１に示すチップ準備工程（Ｓ１）では、半導体チップを準備する。図示しないが、チップ準備工程（Ｓ１）には、素子形成工程（Ｓ１１）、ウエハ試験工程（Ｓ１２）、個片化工程（Ｓ１３）を含む。素子形成工程（Ｓ１１）では、半導体素子回路および電極等を半導体ウエハ上に形成する。ウエハ試験工程（Ｓ１２）では、半導体ウエハに形成された回路等の導通状態および電気信号動作状態を把握する。個片化工程（Ｓ１３）では、ウエハ試験工程（Ｓ１２）の結果、良品と判定された半導体ウエハに対して、例えば、ダイシングブレード（切断刃）を走らせて、半導体ウエハを半導体チップへと個片化する。その後、個片化された半導体チップは、代表的な半導体装置の出荷形態であるパッケージ品、ベアチップ、ＣＳＰ（Chip Size Package）の各製品に形成される。本実施の形態にあっては、図１に示すチップ準備工程（Ｓ１）によって、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が形成されたベアチップの状態の半導体チップ、または、ダイオードが形成されたベアチップの状態の半導体チップが準備される場合を例に説明する。

２．検査用チップ詰め工程（Ｓ２）
図１に示す検査用チップ詰め工程（Ｓ２）では、個片化された半導体チップが、次工程のチップ特性検査用のチップトレイ（第１チップトレイ）に収納される。以下、図２に示すチップ特性検査用のチップトレイＴＲ１を、検査用トレイＴＲ１と称する。

ここで、図２に示すように、本実施の形態の検査用トレイＴＲ１は、チップを搬送するためのトレイであり、例えば、４インチ四方の平面略正方形形状を有している。検査用トレイＴＲ１は、半導体チップを１つずつ収納する平面正方形状（又は平面長方形状）のチップ収納部ＳＴ１が複数形成されたチップ収納領域ＲＧを有している。特に、本実施の形態のチップ収納部ＳＴ１は、行列状に区分され、検査用トレイＴＲ１の平面における横（Ｘ）方向（第１の方向）および縦（Ｙ）方向（第２の方向）に等間隔で配置されている。また、検査用トレイＴＲ１のコーナー部（図２中の左上）には、切欠部ＮＴが形成されている。この切欠部ＮＴは、例えば、検査用トレイＴＲ１に収納される半導体チップの向きを示すものである。

３．チップ特性検査工程（Ｓ３）
次に、図１に示すチップ特性検査工程（Ｓ３）では、半導体チップとして個片化された半導体装置に電流を流して、回路中に断線がない事や所定の（許容範囲内の）電気的特性を備えている事を確認する試験を行う。図示しないが、半導体チップの表面には、多数の外部端子（電極）が半導体チップの外周に沿って並んで設けられている。そのため、半導体チップの電気的特性を検査するには、電気的特性試験を行う半導体検査装置（以下、特性試験装置と称する）において、前記半導体チップの外部端子と、特性試験装置のテスト端子とを接触させる。これにより、前記半導体チップと前記テスト端子に接続されたテスト回路とを電気的に接続して、電気的特性試験を行うことができる。具体的には、半導体チップが組み込まれるモジュールの動作状況に近い条件で、ＤＣテスト（電圧・電流特性試験）およびＡＣテスト（入出力信号のタイミング特性）を行う。本実施の形態の半導体チップは、例えば、車載用のインバータに適用されるパワーモジュールに組み込んで使用される。そのため、本実施の形態の半導体チップに対して、高温（例えば１５０℃）かつ大電流（例えば３５０Ａ）で電気的特性試験を行い、そこで破壊されないことを確認する必要がある。さらに、良品の半導体チップに対しては、電気的特性試験により得られた電気的特性データを参照できることが望まれる。

本実施の形態の特性試験装置は、図示しないが、チップトレイに格納された半導体チップを特性試験装置内部に供給するチップ供給部と、供給された半導体チップに対して各試験を行う測定ステージ部と、測定された半導体チップをチップトレイに格納するチップ格納部とを有している。チップ供給部およびチップ格納部は、例えば、半導体チップを吸着して搬送するハンドラ（チップハンドラ）を有している。測定ステージ部では、テスト端子としてプローブピンが備わっており、半導体チップの電極にプローブピンを接触させ、各種電気的特性を測定することができる。測定ステージ部では、電気的特性の測定において、直流、交流または温度等の条件を変化させることができる。また、チップ供給部では、チップトレイとして図２に示す検査用トレイＴＲ１を用いることができる。

以下、半導体チップに形成された半導体素子がＩＧＢＴである場合を例に、チップ特性検査工程（Ｓ３）における具体的な工程例を説明する。

図３に示すように、本実施の形態のチップ特性検査工程（Ｓ３）は、チップ供給工程（Ｓ３１）、予備加熱工程（Ｓ３２）、高温ＤＣテスト工程（第１試験工程）（Ｓ３３）、高温ＡＣテスト工程（第２試験工程）（Ｓ３４）、冷却工程（Ｓ３５）、常温ＤＣテスト工程（第３試験工程）（Ｓ３６）を含む。本実施の形態では、チップ供給工程（Ｓ３１）〜常温ＤＣテスト工程（Ｓ３６）までの全ての工程を、特性試験装置において行うことができる。本実施の形態のテスト工程としては、半導体チップが組み込まれるモジュールの動作状況に近い条件で電気的特性を測定するため、高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）の３つのテスト工程を行う。なお、高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）の内、高温ＤＣテスト工程（Ｓ３３）において、半導体チップの不良品が最も多く検出される。そのため、半導体チップの良品を効率よく選別するという観点から、チップ特性検査工程（Ｓ３）のテスト工程として、高温ＤＣテスト工程（Ｓ３３）を最初に行う。

まず、図３に示すチップ供給工程（Ｓ３１）において、半導体チップが格納された検査用トレイＴＲ１（図２参照）を特性試験装置にセットし、チップ供給部のハンドラによって検査用トレイＴＲ１から、特性試験装置内に半導体チップを供給する。この際、特性試験装置に供給される半導体チップには、その供給順に通し番号が付与され、記憶装置に記憶される。この通し番号は、記憶装置内において、以下のテスト工程で取得する半導体チップの測定データと紐付ける（関連付ける）ことができる。ここで、記憶装置は、特性試験装置内のハードディスク等でもよいし、ＣＤ−Ｒやフラッシュメモリ等の記憶媒体でもよいし、インターネット等を経由して特性試験装置と接続されたサーバ等でもよい。データ処理効率の観点および電気的特性データの参照効率の観点からは、記憶装置はサーバであることが好ましい。また、記憶装置は１個に限られず、複数個あってもよい。以下、本実施の形態における記憶装置は、各種機器または各種装置に接続された１つのサーバである場合を例に説明する。

次に、図３に示す予備加熱工程（Ｓ３２）において、特性試験装置に供給した半導体チップを１５０℃に加熱する。次に、図３に示す高温ＤＣテスト工程（Ｓ３３）において、半導体チップを１５０℃に維持した状態で、半導体チップのＤＣ特性を測定する。次に、図３に示す高温ＡＣテスト工程（Ｓ３４）において、半導体チップを１５０℃に維持した状態で、半導体チップのＡＣ特性を測定する。次に、図３に示すように、冷却工程（Ｓ３５）において、半導体チップを常温（２５℃程度）まで冷却する。次に、図３に示す常温ＤＣテスト工程（Ｓ３６）において、半導体チップを常温に維持した状態で、半導体チップのＤＣ特性を測定する。電気的特性の一例を挙げると、半導体チップにＩＧＢＴが形成されている場合、高温ＤＣテスト工程（Ｓ３３）において、半導体チップを１５０℃に維持した状態で、ＩＧＢＴのゲート−エミッタ間の電圧を１５Ｖ、コレクタに流れる電流を３５０Ａとして、コレクタ−エミッタ間の飽和電圧（エミッタ−コレクタに逆電流が流れる電圧）を測定することができる。

ここで、図１に示す本実施の形態のチップ特性検査工程（Ｓ３）では、図３に示す高温ＤＣテスト工程（Ｓ３３）の後に、高温ＤＣテスト工程（Ｓ３３）の測定データに基づいて良品か不良品かの判定（図３中の高温ＤＣ ＰＡＳＳ？）を行う。この判定において良品と判断された半導体チップに対しては、図３に示す高温ＡＣテスト工程（Ｓ３４）において、半導体チップの電極にテスト端子を接触させ、通常の試験を行う。一方、高温ＤＣテスト工程（Ｓ３３）の測定データに基づいて不良品と判断された半導体チップに対しては、半導体チップの電極にテスト端子を接触させない状態で高温ＡＣテスト工程（Ｓ３４）を行う。そのため、高温ＤＣテスト工程（Ｓ３３）で不良品と判断された半導体チップに対しては、高温ＡＣテスト工程（Ｓ３４）において、コンタクト不良として測定データを残すことができる。

同様に、図３に示す高温ＡＣテスト工程（Ｓ３４）の後に、冷却工程（Ｓ３５）を経て、高温ＡＣテスト工程（Ｓ３４）の測定データに基づいて良品か不良品かの判定（図３中の高温ＡＣ ＰＡＳＳ？）を行う。この判定において良品と判断された半導体チップに対しては、図３に示す常温ＤＣテスト工程（Ｓ３６）において、半導体チップの電極にテスト端子を接触させ、通常の試験を行う。一方、高温ＡＣテスト工程（Ｓ３４）の測定データに基づいて不良品と判断された半導体チップに対しては、半導体チップの電極にテスト端子を接触させない状態で常温ＤＣテスト工程（Ｓ３６）を行う。そのため、高温ＡＣテスト工程（Ｓ３４）で不良品と判断された半導体チップに対しては、常温ＤＣテスト工程（Ｓ３６）において、コンタクト不良として測定データを残すことができる。

以上のように、図１に示す本実施の形態のチップ特性検査工程（Ｓ３）を採用した場合には、特性試験装置に供給した全ての半導体チップに対して、図３に示す高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）における全ての測定が実施される。そのため、特性試験装置に供給した半導体チップの数と、高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）を行って得られた測定データの数とが一致する。

４．出荷用チップ詰め工程（Ｓ４）
次に、図１に示す出荷用チップ詰め工程（Ｓ４）において、測定後の半導体チップは、特性試験装置のチップ格納部において、出荷用のチップトレイ（第２チップトレイ）に格納される。以下、図４に示す出荷用のチップトレイＴＲ２を、出荷用トレイＴＲ２と称する。

ここで、図４に示すように、本実施の形態の出荷用トレイＴＲ２は、図２に示す検査用トレイＴＲ１と同様の構成を有している。また、図４に示すように、本実施の形態のチップ収納部ＳＴ２は、図２に示すチップ収納部ＳＴ１と同様の構成を有している。出荷用トレイＴＲ２と検査用トレイＴＲ１との相違点は、図４に示すように、チップ収納部ＳＴ２が形成されたチップ収納領域ＲＧの外側に、コードＣＩ１が付されている点である。

図４および図５に示すように、本実施の形態のコードＣＩ１は、２次元コードにより表されている。また、図４および図５に示すように、コードＣＩ１は、ラベルＬＢに印刷され、出荷用トレイＴＲ２に貼り付けられている。コードＣＩ１は、（１）出荷用トレイＴＲ２の識別記号、（２）出荷用トレイＴＲ２の型番、（３）ラベルＬＢの印刷日の情報を含む。（１）出荷用トレイＴＲ２の識別記号とは、複数用意された出荷用トレイＴＲ２のそれぞれを識別するための記号である。そのため、この識別記号は、例えば、数字でも、文字でも、文字と数字の組み合わせでもよい。この識別記号に数字を用いる場合は、出荷用トレイＴＲ２の管理を容易にするため、通し番号であることが好ましい。（２）出荷用トレイＴＲ２の型番とは、出荷用トレイＴＲ２の種類を表す記号（文字または番号）である。この型番により、出荷用トレイＴＲ２に格納できる半導体チップの種類、形状、大きさ、数（特に、チップ収納部が行列状であれば、縦および横に夫々何個あるか）等の情報を把握することができる。（３）ラベルＬＢの印刷日とは、ラベルＬＢにコードＣＩ１を印刷した年月日である。

また、コードＣＩ１は、図４および図５（ａ）に示すように正方形状の２次元コードであっても、図４および図５（ｂ）に示すように長方形状の２次元コードであってもよい。図５（ａ）に示すように、コードＣＩ１が正方形状の２次元コードである場合、１辺の長さＬ１は、例えば２〜４ｍｍである。また、図５（ｂ）に示すように、コードＣＩ１が長方形状の２次元コードである場合、短辺の長さＬ２は、例えば２〜４ｍｍであり、長辺の長さＬ３は、例えば、２〜７ｍｍである。コードＣＩ１は、前述のように、図４に示すチップ収納領域ＲＧの外側に収まる大きさであればよい。

また、図４に示す出荷用トレイＴＲ２には、コードＣＩ１を表す２次元コードは４つ（より詳細には、正方形状のものが３つ、長方形状のものが１つ）付されているが、これに限定されるものではなく、正方形状または長方形状のいずれかの２次元コードが１つ以上付されていればよい。コードＣＩ１の読取効率を向上させるためには、図４に示すように、出荷用トレイＴＲ２の各辺部に１箇所ずつ２次元コードを付すことが好ましい。

また、図４に示すように、出荷用トレイＴＲ２のチップ収納部ＳＴ２は、前述したように、行列状に区分され、出荷用トレイＴＲ２の平面における横（Ｘ）方向（第１の方向）および縦（Ｙ）方向（第２の方向）に等間隔で配置されている。そのため、出荷用トレイＴＲ２のチップ収納部ＳＴ２の位置を、横（Ｘ）方向（第１の方向）および縦（Ｙ）方向（第２の方向）の平面座標を用いた数字により表すことができる。例えば、横（Ｘ）方向において左から２番目、縦（Ｙ）方向において上から３番目であれば、Ｘが「２」、Ｙが「３」となる。

ここで、図１に示す本実施の形態の出荷用チップ詰め工程（Ｓ４）では、実際に半導体チップを図４に示す出荷用トレイＴＲ２に格納する前に、半導体チップが良品であるか不良品であるかの判別を行う。すなわち、チップ特性検査工程（Ｓ３）において取得した測定データに基づいて、良品（全てのテストにて良品とされたもの）または不良品（テストの内一つでも不良品とされたもの）を識別するための２種類の識別番号を半導体チップの通し番号ごとに付与して、記憶装置に記憶する。例えば、良品の半導体チップには「１１」、不良品の半導体チップには「１０」の識別番号を付与する。

以下、図４に示す出荷用トレイＴＲ２に半導体チップを格納する場合の工程を説明する。まず、特性試験装置のチップ格納部において、出荷用トレイＴＲ２に付されたコードＣＩ１から出荷用トレイＴＲ２の識別記号を読み取る。その後、出荷用トレイＴＲ２に半導体チップ（良品の半導体チップ）を格納する。そして、その出荷用トレイＴＲ２に格納していく半導体チップに付与された通し番号と、その半導体チップの収納位置とを紐付けて、出荷用トレイＴＲ２の識別記号と共に、記憶装置に記憶させる。一方、出荷用トレイＴＲ２に格納しない半導体チップ（不良品の半導体チップ）は、特性試験装置のチップ格納部において、廃棄用のチップトレイに格納し、その後廃棄する。ここで、廃棄用のチップトレイに格納した半導体チップに関する情報（具体的には、半導体チップの通し番号、測定データおよび識別番号）は、記憶装置から削除する。

なお、図１に示す本実施の形態の出荷用チップ詰め工程（Ｓ４）は、特性試験装置のチップ格納部において、複数のチップトレイに対して、測定データ等の条件に基づいて、半導体チップをチップトレイごとに分けて格納することもできる。このような例を後述の実施の形態３にて説明する。

５．チップ外観検査工程（Ｓ５）
次に、図１に示すチップ外観検査工程（Ｓ５）において、図４に示す出荷用トレイＴＲ２に格納された半導体チップに対して外観検査を行うことにより、良品を選別する。本実施の形態の外観検査は、外観検査装置により行う。図示しないが、本実施の形態の外観検査装置は、金属顕微鏡（検出光学系）と、検査ステージと、画像処理部と、制御部とを有している。

ここで、図１に示す本実施の形態のチップ外観検査工程（Ｓ５）の具体的な工程を、図６を用いて説明する。まず、画像処理部において、外観が良品である半導体チップの画像ＩＭＧを複数（約３０００枚）用意する（Ｓ５１）。続いて、用意された複数の画像ＩＭＧから統計的処理により基準画像ＩＭＳを作成する（Ｓ５２）。続いて、金属顕微鏡により、検査ステージに搭載された検査対象の半導体チップの画像ＩＭＴを取得する（Ｓ５３）。その後、検査対象の半導体チップの画像ＩＭＴと基準画像ＩＭＳとを比較し、差分画像ＩＭＤに現れた不一致な箇所を欠陥ＤＦとして検出する（Ｓ５４）。以上の工程により、検出された欠陥に基づいて、検査対象の半導体チップが外観不良であるかどうかを判別する。なお、本実施の形態の外観検査は、上記の工程に限定されるものではなく、例えば、外観検査の精度を高めるため、人の目により行うこともできる。

また、図１に示す本実施の形態のチップ外観検査工程（Ｓ５）において、不良品と判断された半導体チップは、図４に示す出荷用トレイＴＲ２のチップ収納部ＳＴ２から適宜除去される。そして、出荷用トレイＴＲ２のチップ収納部ＳＴ２において、除去した不良品の半導体チップが収納されていた位置には、別の半導体チップが収納されない状態が維持される。すなわち、出荷用トレイＴＲ２のチップ収納部ＳＴ２には、外観検査で良品とされた半導体チップのみが収納され、外観検査で不良品とされた半導体チップは取り除かれ、いわゆる歯抜けの状態で出荷される。なお、除去した半導体チップの通し番号、測定データ等は、記憶装置から削除しない。

６．チップトレイ梱包工程（Ｓ６）
次に、図１に示すチップトレイ梱包工程（Ｓ６）において、チップ外観検査工程（Ｓ５）の外観検査で良品とされた半導体チップのみが格納された出荷用トレイＴＲ２（図４参照）を梱包する。図７に示すように、半導体チップＣＰが格納された出荷用トレイＴＲ２は、フィルムＦＬを介して積み重ねる。積み重ねた出荷用トレイＴＲ２の最上段には、蓋代わりに空の出荷用トレイＴＲ２を配置する。同様に、積み重ねた出荷用トレイＴＲ２の最下段にも、空の出荷用トレイＴＲ２を配置する。積み重ねた出荷用トレイＴＲ２は、ホルダーＨＬにより固定し、ビニール袋ＰＢに空気を抜いた状態で封止する。封止された出荷用トレイＴＲ２は、緩衝材ＳＡにより保護された状態でダンボールＣＢに詰め、封をして出荷される。以上の工程により、電気的特性を測定した良品の半導体チップを出荷することができる。

ここで、図１に示すチップ準備工程（Ｓ１）〜チップトレイ梱包工程（Ｓ６）を経て、半導体チップの出荷時における記憶装置内に記憶された情報、その情報の読取方法および半導体チップの選出方法について説明する。図８には、本実施の形態の記憶装置に記憶される半導体チップに関する情報を示している。

図１に示すチップ特性検査工程（Ｓ３）を経て、図８に示すように、半導体チップの通し番号（図８中のチップ通し番号）が１から順番に振られ、この通し番号に対応した測定データ（図８中のデータ１、データ２およびデータ３）が記憶装置に記憶されている。例えば、図３に示す高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）で測定したデータが、夫々、データ１、データ２およびデータ３に対応する。ここで、前述したように、テスト端子を接触させない状態で測定したデータは、図８に示すように、「０．０００」（コンタクト不良）として記憶装置に記憶されている。

続いて、図１に示す出荷用チップ詰め工程（Ｓ４）において、データ１〜３に基づいて、半導体チップが良品か不良品かを判断する。図８に示すように、チップ通し番号１，３，４は、データ１〜３がいずれも想定された動作範囲内であるため、良品である旨の識別番号「１１」が付され、記憶装置に記憶されている。チップ通し番号２は、データ２が動作範囲外（８．５５５）であるため、不良品である旨の識別番号「１０」が付され、記憶装置に記憶されている。チップ通し番号５は、データ１が動作範囲外（０．２００）であるため、同様に、不良品である旨の識別番号「１０」が付され、記憶装置に記憶されている。なお、チップ通し番号２は、データ２が動作範囲外であるため、データ３がテスト端子非接触の状態で測定され、データ３には「０．０００」が記憶されている。また、チップ通し番号５は、データ１が動作範囲外であるため、データ２がテスト端子非接触の状態で測定され、「０．０００」と記憶されている。また、それに伴い、データ２が動作範囲外となるため、データ３もテスト端子非接触の状態で測定され、データ３には「０．０００」が記憶されている。このようにして、半導体チップの通し番号ごとに、識別番号が紐付けされ、記憶装置に記憶される。

続いて、図１に示す出荷用チップ詰め工程（Ｓ４）において、図８に示すように、半導体チップの通し番号と識別番号とを参照し、識別番号が「１１」（良品）である半導体チップは、図４に示す出荷用トレイＴＲ２に格納される。この際、図４に示す出荷用トレイＴＲ２の格納位置が、Ｘが「１」，Ｙが「１」である場合には、その格納位置を、半導体チップの通し番号に紐付けて、記憶装置に記憶する。チップ通し番号３およびチップ通し番号４の半導体チップも、同様に、出荷用トレイにおける格納位置が記憶装置に記憶される。ここで、半導体チップは、図４に示す出荷用トレイＴＲ２における格納位置は、切欠部ＮＴに最も近いチップ収納部ＳＴ２（すなわちＸ１，Ｙ１）から順番に格納するようにしてもよいし、予め格納位置を指定して格納してもよい。

一方、出荷用チップ詰め工程（Ｓ４）において、チップ通し番号と識別番号とを参照し、識別番号が「１０」（不良品）である半導体チップは、廃棄用トレイに格納して、最終的に廃棄される。この際、不良品の半導体チップの情報（図８に示すチップの通し番号、識別番号およびデータ１〜３）を記憶装置から削除する（なお、図８では、削除されるデータを二重線で示しているが、実際には消去され、残らない）。そのため、図８に示すように、出荷用トレイに格納される半導体チップの通し番号と、その半導体チップの測定データとは、一対一対応している状態が維持される。

その後、図８に示すように、格納された半導体チップの通し番号、その半導体チップの出荷用トレイにおける格納位置、および、その半導体チップの測定データが、出荷用トレイの識別記号ごとに切り分けられて、記憶装置に記憶される。図８に示す状態が、記憶装置に記憶された情報の、半導体チップの出荷時における状態である。出荷後は、出荷用トレイの識別記号を記憶装置内で検索することによって、その識別記号を有する出荷用トレイに格納された半導体チップの格納位置およびその半導体チップの測定データを参照することができる。

次に、出荷された半導体チップの測定データを参照する具体的な方法について説明する。特に、ここでは、出荷された半導体チップから特性の似通った半導体チップを選び出して、モジュールに組み込む場合を例に説明する。

まず、図４に示す出荷用トレイＴＲ２のコードＣＩ１を読み取る。これにより、その出荷用トレイＴＲ２の識別記号がわかる。その後、記憶装置にアクセスし、読み取った出荷用トレイの識別記号を検索すると、図８に示すように、その出荷用トレイに格納されている半導体チップの格納位置と、その格納位置に格納されている半導体チップの測定データ（データ１〜データ３）とが紐付いた状態で参照することができる。続いて、記憶装置内の測定データを参照して、似通った電気的特性を有する半導体チップを選び、選んだ半導体チップの、出荷用トレイにおける格納位置を参照する。その後、参照した出荷用トレイの格納位置から半導体チップを取り出してモジュールに組み込む。このようにして、特性の似通った半導体チップをモジュールに組み込むことができる。

＜検討例の説明＞
ここで、本願発明者が検討した検討事項について説明する。一般に、半導体チップをベアチップの状態で出荷し、顧客側で複数のベアチップを小型モジュールに実装することが行われている。そのため、製造したモジュールの歩留まり低下を回避するためには、半導体ウエハに対して行われる試験・検査工程のみならず、個片化された半導体チップの状態で電気的特性試験を行い、良品選別された半導体チップ、すなわち、特性が保証された半導体チップを出荷することが不可欠である。

さらには、出荷した半導体チップに対して、電気的特性試験によって得られた電気的特性データを参照できるようにすれば、電気的特性の似通った半導体チップを一つのモジュールに組み込むことができる。これにより、半導体チップの信頼性をさらに高め、半導体チップを組み込んだモジュールの歩留まりを向上させることができる。このような観点から、本願発明者は、以下の半導体装置の製造工程を検討した。

図示しないが、検討例の半導体装置の製造工程は、チップ準備工程、検査用チップ詰め工程、チップ特性検査工程、出荷用チップ詰め工程、チップ外観検査工程、チップトレイ梱包工程を含む。前述のように、半導体チップの電気的特性データを参照できるようにするために、本願発明者は、チップ特性検査工程における測定データを特性試験装置に供給された半導体チップと紐付けしようと試みた。図９は、検討例のチップ特性検査工程のプロセスフロー図である。

図９に示すように、検討例のチップ特性検査工程では、まず、チップ供給工程（Ｓ１０１）により、半導体チップを特性試験装置に供給する。続いて、特性試験装置に供給された半導体チップに対して、予備加熱工程（Ｓ１０２）を行い、その後、高温におけるＤＣテスト（高温ＤＣテスト工程）（Ｓ１０３）を行う。続いて、高温におけるＡＣテスト（高温ＡＣテスト工程）（Ｓ１０４）を行う。続いて、半導体チップに対して、冷却工程（Ｓ１０５）を行い、その後、常温におけるＤＣテスト（常温ＤＣテスト工程）（Ｓ１０６）を行う。

図９に示すチップ特性検査工程において、高温ＤＣテスト工程（Ｓ１０３）、高温ＡＣテスト工程（Ｓ１０４）および常温ＤＣテスト工程（Ｓ１０６）の内、一つでも不良品とされた半導体チップは、出荷せず廃棄される。そのため、高温ＡＣテスト工程（Ｓ１０４）においては、１つ前の高温ＤＣテスト工程（Ｓ１０３）で良品と判断された半導体チップに対してのみ試験を行い、高温ＤＣテスト工程（Ｓ１０３）で不良品と判断された半導体チップに対しては、試験を行わない。同様に、常温ＤＣテスト工程（Ｓ１０６）においては、高温ＤＣテスト工程（Ｓ１０３）および高温ＡＣテスト工程（Ｓ１０４）の両方において良品と判断された半導体チップに対してのみ試験を行う。一方、１つ前の高温ＡＣテスト工程（Ｓ１０４）で不良品と判断された半導体チップ、および、２つ前の高温ＤＣテスト工程（Ｓ１０３）で不良品と判断され、高温ＡＣテスト工程（Ｓ１０４）が行われなかった半導体チップに対しては、試験を行わない。以上のチップ特性検査工程を採用することにより、半導体チップに対して行うテスト工程の数を減らし、半導体チップの製造効率を高めることができる。

しかしながら、検討例のチップ特性検査工程を採用した場合には、試験が行われない半導体チップが存在するため、特性試験装置に供給した半導体チップの数と、高温ＤＣテスト工程（Ｓ１０３）、高温ＡＣテスト工程（Ｓ１０４）および常温ＤＣテスト工程（Ｓ１０６）を行って得られた測定データの数とが一致しない。特に、高温ＤＣテスト工程（Ｓ１０３）〜常温ＤＣテスト工程（Ｓ１０６）の各テスト工程においては、各テスト工程内の測定順に測定データに番号を付与する。従って、テスト工程間での半導体チップの番号の紐付けがなされていないため、供給した半導体チップの内、何番目の半導体チップが不良で、どの試験が行われなかったのかが不明な状態となる。そのため、良品の半導体チップと測定された電気的特性データとの紐付けが難しく、電気的特性試験によって得られた半導体チップの電気的特性データを参照することは困難である。

また、検討例のチップ外観検査工程において、外観不良の半導体チップをチップトレイから除去し、除去した半導体チップが格納されていた位置に、良品の半導体チップを格納して、チップトレイに半導体チップが隙間なく格納された状態で出荷することが行われる。しかし、この場合には、不良品の半導体チップが格納されていた位置と、新たにその位置に格納される良品の半導体チップとに関連性がないため、チップ収納部に収納された半導体チップと、半導体チップの電気的特性データとの紐付けができず、半導体チップの電気的特性データの参照がますます困難になる。

以上より、半導体装置の製造工程を工夫することにより、出荷用のチップトレイに格納された半導体チップと、その半導体チップの電気的特性データとの紐付けを容易に行えるようにすることが望まれる。

＜実施の形態の主要な特徴＞
本実施の形態の半導体装置の製造方法によれば、電気的特性試験によって得られた半導体チップの電気的特性データを容易に参照することができ、その結果、半導体装置の信頼性を向上させることができる。以下、本実施の形態の主要な特徴に基づき、その理由を具体的に説明する。

まず、第１の特徴は、図３に示すチップ供給工程（Ｓ３１）において、特性試験装置に供給される半導体チップに対して、その供給順に通し番号が付与される点、および、図１に示すチップ特性検査工程（Ｓ３）における各テスト工程において、１つ前のテスト工程で不良品と判断された半導体チップに対して、テスト端子を接触させない状態で測定を行う点にある。これにより、図１に示す本実施の形態のチップ特性検査工程（Ｓ３）を採用した場合には、特性試験装置に供給した全ての半導体チップに対して、図３に示す高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）における全ての測定が実施される。そのため、特性試験装置に供給した半導体チップの数と、高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）を行って得られた測定データの数とが一致する。その結果、特性試験装置に供給された半導体チップの通し番号と、電気的特性試験によって得られた半導体チップの電気的特性データとを容易に紐付けることができる。

なお、特性試験装置に供給した半導体チップの数と、測定データの数とを一致させる方法として、各テスト工程の測定結果にかかわらず、供給した半導体チップに対して全てのテスト工程をテスト端子が接触した状態で行い、全てのテスト工程が完了した後に半導体チップが良品または不良品であるかの判断を行うという方法が考えられる。また、テスト工程ごとに半導体チップが良品または不良品であるかの判断を行いつつも、全てのテスト工程をテスト端子が接触した状態で行い、特性試験装置に供給した半導体チップの数と、測定データの数とを一致させるという方法もある。

しかし、これらの場合において、不良品の半導体チップに対してテスト工程を行うと、特性試験装置や他の半導体チップに対して悪影響を及ぼす可能性がある。例えば、本実施の形態の半導体チップは、インバータに適用されるパワーモジュールに組み込んで使用することを想定し、図３に示す高温ＤＣテスト工程（Ｓ３３）、高温ＡＣテスト工程（Ｓ３４）および常温ＤＣテスト工程（Ｓ３６）では、半導体チップに大電流を流して電気的特性試験を行っている。そのため、不良品の半導体チップに対してテストを行うと、テスト端子に過剰な電流が流れ、特性試験装置に負荷がかかったり、テスト端子が破損したりする可能性がある。また、不良品の半導体チップに大電流を流すことにより、半導体チップ自体が破壊されるおそれがある。半導体チップが破壊されると、半導体チップを構成していたシリコンが融解してテスト端子やステージに付着し、続いてステージに供給される半導体チップに対して正常なテストを行うことができない可能性がある。

それに対して、本実施の形態のチップ特性検査工程（Ｓ３）では、各テスト工程の後に、測定した半導体チップが良品または不良品であるかの判断を行い、不良品であると判断された半導体チップに対して、次のテスト工程ではテスト端子を接触させない状態で測定を行う。これにより、不良品の半導体チップに対して、実際に電流を流すことなく、測定した事実を残すことができる。これにより、不良品の半導体チップが特性試験装置や他の半導体チップに対して悪影響を及ぼす可能性を低減させることができる。

また、不良品の半導体チップに対してテスト端子を接触させない状態で測定したデータは、図８に示すように、「０．０００」（コンタクト不良）として記憶装置に記憶されているので、前述した全てのテスト工程をテスト端子が接触した状態で行う場合に比べて、測定した半導体チップが良品または不良品であるかの判断を容易かつ確実に行うことができる。

また、第２の特徴は、図１に示す本実施の形態の出荷用チップ詰め工程（Ｓ４）において、チップ特性検査工程（Ｓ３）において取得した測定データに基づいて、良品（全てのテストにて良品とされたもの）または不良品（テストの内一つでも不良品とされたもの）を識別するための２種類の識別番号を半導体チップの通し番号ごとに付与して、記憶装置に記憶する点にある。これにより、半導体チップの通し番号および識別番号を参照するだけで、出荷用トレイＴＲ２に格納する良品の半導体チップと格納しない不良品の半導体チップとを容易かつ即時に判別することができる。

また、第３の特徴は、図１に示す本実施の形態の出荷用チップ詰め工程（Ｓ４）において、出荷用トレイＴＲ２に格納しない半導体チップ（不良品の半導体チップ）の情報（通し番号、測定データおよび識別番号）を、記憶装置から削除している点にある。これにより、出荷用トレイＴＲ２に格納される半導体チップの数と、測定データの数とが一致し、出荷用トレイＴＲ２に格納される半導体チップの通し番号と、その半導体チップの測定データとが一対一対応した状態を維持することができる。また、不必要なデータを削除することによって、記憶装置内のデータ量を節約することができる。

また、第４の特徴は、図１に示す本実施の形態のチップ外観検査工程（Ｓ５）において、不良品と判断された半導体チップは、図４に示す出荷用トレイＴＲ２のチップ収納部ＳＴ２から適宜除去される点、および、出荷用トレイＴＲ２のチップ収納部ＳＴ２において、除去した不良品の半導体チップが収納されていた位置には、別の半導体チップが収納されない状態が維持される点にある。すなわち、出荷用トレイＴＲ２のチップ収納部ＳＴ２には、外観検査で良品とされた半導体チップのみが収納され、外観検査で不良品とされた半導体チップは取り除かれ、いわゆる歯抜けの状態で出荷される。これにより、出荷用トレイＴＲ２における半導体チップの格納位置が変わらないため、記憶装置に記憶された情報を削除または変更することなく、出荷用トレイＴＲ２に格納された半導体チップの格納位置と、その半導体チップの測定データとが一対一対応した状態を維持することができる。

また、第５の特徴は、図４に示すように、本実施の形態の出荷用トレイＴＲ２には、コードＣＩ１が付されている点、および、コードＣＩ１には、出荷用トレイＴＲ２の識別記号が含まれている点にある。そのため、出荷用トレイＴＲ２に半導体チップを格納する際に、出荷用トレイＴＲ２のコードＣＩ１を読み取ることにより、どの出荷用トレイＴＲ２に半導体チップを格納するのかを容易に把握することができる。そして、出荷用トレイＴＲ２の収納位置を指定または記憶しながら、半導体チップを出荷用トレイＴＲ２に格納していくことで、出荷用トレイＴＲ２に格納していく半導体チップに付与された通し番号と、その半導体チップの収納位置とを紐付けて、その出荷用トレイＴＲ２の識別記号と共に、記憶装置に記憶させることができる。これにより、半導体チップの通し番号と、半導体チップが格納される出荷用トレイＴＲ２の識別記号と、半導体チップの格納位置とを相互に参照することができる。

また、出荷用トレイＴＲ２から特性の似通った半導体チップを選び出す際に、出荷用トレイＴＲ２のコードＣＩ１を読み取ることにより、出荷用トレイＴＲ２の識別記号を把握できる。その後、記憶装置にアクセスし、コードを読み取った出荷用トレイＴＲ２の識別記号を参照すると、その出荷用トレイＴＲ２に格納された半導体チップの格納位置と、その半導体チップの測定データとが紐付いた状態で見ることができる。そのため、測定データを参照して、似通った電気的特性を有する半導体チップを選び出し、出荷用トレイにおける格納位置から半導体チップを取り出すことができる。これにより、電気的特性の似通った半導体チップを一つのモジュールに組み込むことができる。そのため、半導体チップの信頼性を向上させることができる。

また、第６の特徴は、図２に示すように、本実施の形態の検査用トレイＴＲ１のチップ収納部ＳＴ１が、行列状に区分されている点にある。そのため、図３に示すチップ供給工程（Ｓ３１）において、半導体チップをハンドラ（チップハンドラ）により特性試験装置に供給しやすい。また、供給される半導体チップに対して、その供給順に通し番号が付与しやすい。

また、第７の特徴は、図４に示すように、本実施の形態の出荷用トレイＴＲ２のチップ収納部ＳＴ２が、行列状に区分されている点にある。そのため、図４に示すチップ収納部ＳＴ２の位置を、横（Ｘ）方向および縦（Ｙ）方向の平面座標を用いた数字により表すことができる。その結果、出荷用トレイＴＲ２のチップ収納部ＳＴ２の位置を、少ないデータ量で記憶装置に記憶させることができると共に、半導体チップの格納位置の参照や半導体チップの取り出しも容易に行うことができる。

また、第８の特徴は、図４に示すように、本実施の形態のコードＣＩ１は、２次元コードにより表されている点にある。２次元コードは、文字やバーコードに比べて単位面積あたりに表すことができる情報量が多い。そのため、図４に示す出荷用トレイＴＲ２のチップ収納領域ＲＧの外側のわずかな面積にコードＣＩ１を表示することができる。また、コードＣＩ１に多数の情報が含まれている場合であっても、小さい面積で情報を表すことができる。また、図４に示す出荷用トレイＴＲ２には、コードＣＩ１（２次元コード）が４箇所付されているため、出荷用トレイＴＲ２の向きによらず、コードＣＩ１を読み取ることができる。

また、第９の特徴は、図４に示すように、本実施の形態のコードＣＩ１が、ラベルＬＢに印刷され、出荷用トレイＴＲ２に貼り付けられている点にある。これにより、出荷用トレイＴＲ２にコードＣＩ１を容易に表示することができる。

また、第１０の特徴は、図４に示す本実施の形態のコードＣＩ１には、（１）出荷用トレイＴＲ２の識別記号に加えて、（２）出荷用トレイＴＲ２の型番を含む点にある。これにより、半導体チップに応じた出荷用トレイＴＲ２の管理の容易化、選別の効率化、取り違えの防止などを図ることができる。例えば、特性試験装置のチップ格納部において、出荷用トレイＴＲ２のコードＣＩ１を読み取り、出荷用トレイＴＲ２の型番を読み込むことにより、出荷用トレイＴＲ２に格納できる半導体チップの種類、形状、大きさ、数（特に、チップ収納部が行列状であれば、縦および横に夫々何個あるか）等の情報を把握することができる。この情報に基づいて、特性試験装置のチップ格納部に設けられたハンドラにより、半導体チップを図４に示す出荷用トレイＴＲ２のチップ収納部ＳＴ２に格納していくことができる。そして、出荷用トレイＴＲ２のチップ収納部の数から、半導体チップをチップ収納部に何個格納した時点でこの出荷用トレイＴＲ２が一杯になり、出荷用トレイＴＲ２を次の出荷用トレイＴＲ２に交換する必要があるかを把握することができる。

また、第１１の特徴は、図４に示す本実施の形態のコードＣＩ１には、（１）出荷用トレイＴＲ２の識別記号に加えて、（３）ラベルＬＢの印刷日の情報を含む点にある。図４に示す本実施の形態のコードＣＩ１には（３）ラベルＬＢの印刷日の情報が付されているため、ラベルＬＢの耐用年数の管理が容易になる。例えば、ラベルＬＢの印刷日から一定期間経過後にラベルＬＢを貼り替えることにより、ラベルＬＢが劣化してコードＣＩ１が読み取れなくなったり、出荷用トレイＴＲ２から脱落したりするといった事態を防止することができる。以上が本実施の形態の主要な特徴である。

なお、半導体チップの情報として、前述した半導体チップの電気的特性データ等の情報以外の情報を記憶装置に記憶させることが可能である。例えば、半導体チップをダイシングにより個片化する前の半導体ウエハのロット番号（１つのインゴットからスライスした半導体ウエハに付す通し番号であり、通常１〜２５番の数字である）を半導体チップの通し番号と紐付けして記録装置に記憶させてもよい。これにより、同じ１枚の半導体ウエハからダイシングにより個片化された半導体チップを選び出すこともできる。

一方、図４に示す本実施の形態のコードＣＩ１には、半導体チップの型番や半導体チップをダイシングにより個片化する前の半導体ウエハのロット番号の情報を含めない。コードＣＩ１に半導体チップの型番を含めてしまうと、出荷用トレイＴＲ２がその型番を有する半導体チップ専用の出荷用トレイになり、半導体チップの型番ごとに管理をする必要が発生する分、本実施の形態よりも管理効率が劣るためである。また、コードＣＩ１に半導体ウエハのロット番号を含めてしまうと、１つの出荷用トレイＴＲ２に同じ半導体ウエハから切り出された半導体チップのみを格納せざるを得ず、本実施の形態よりも半導体チップの格納効率が劣るためである。コードＣＩ１に半導体ウエハのロット番号を含めなくとも、前述のように、半導体ウエハのロット番号を半導体チップの通し番号に紐付けして記憶装置に記憶させておけば、出荷用トレイＴＲ２に格納された半導体ウエハの格納位置から、元の半導体ウエハのロット番号を参照することができる。

（実施の形態２）
次に、本実施の形態２の半導体装置の製造方法に含まれる製造工程について説明する。図１０は、本実施の形態２の出荷用トレイを示す平面図である。図１１は、本実施の形態２のコードを示す拡大平面図である。なお、図１０の下側には、本実施の形態２の出荷用トレイの側面図も示している。

本実施の形態２の半導体装置の製造方法は、上記実施の形態１の半導体装置の製造方法と同様であるため、ここではその繰り返しの説明は省略する。実施の形態１では、図４および図５に示すように、コードＣＩ１がラベルＬＢに印刷され、ラベルＬＢが出荷用トレイＴＲ２に貼り付けられていたのに対して、実施の形態２では、図１０および図１１に示すように、コードＣＩ２がレーザーにより出荷用トレイＴＲ２に直接刻印（いわゆるレーザーマーキング）されている点が、実施の形態２と実施の形態１との相違点である。

また、図４に示す実施の形態１のコードＣＩ１は、（１）出荷用トレイＴＲ２の識別記号および（２）出荷用トレイＴＲ２の型番に加えて、（３）ラベルＬＢの印刷日の情報を含んでいた。それに対して、図１０に示す実施の形態２のコードＣＩ２には、（１）出荷用トレイＴＲ２の識別記号および（２）出荷用トレイＴＲ２の型番に加えて、（３）コードＣＩ２の刻印日の情報を含む点が、実施の形態２と実施の形態１との相違点である。

以上より、図１０に示すように、実施の形態２では、コードＣＩ２が出荷用トレイＴＲ２に直接刻印されているため、図４に示す実施の形態１のようにラベルＬＢを貼る手間がかからない。また、ラベルを貼る（または貼り替える）際にラベルのゴミが出ない。これらの点で、実施の形態２は、実施の形態１よりも優れている。

また、図１０に示す実施の形態２のコードＣＩ２には（３）コードＣＩ２の刻印日の情報が付されているため、出荷用トレイＴＲ２の製造時にコードＣＩ２を刻印することにより、出荷用トレイＴＲ２の耐用年数の管理が容易になる。

なお、図１０に示すコードＣＩ２は、（１）出荷用トレイＴＲ２の識別記号、（２）出荷用トレイＴＲ２の型番および（３）コードＣＩ２の刻印日の情報を含むが、出荷用トレイＴＲ２に格納する半導体チップの種類が変わらない限り、（１）〜（３）の情報は変化しない。そのため、実施の形態２において、出荷用トレイＴＲ２に直接コードＣＩ２を刻印した場合であっても、出荷用トレイＴＲ２を繰り返し使用することができる。

一方で、出荷用トレイＴＲ２を別の半導体チップに転用するような場合には、図４に示す実施の形態１のコードＣＩ１をラベルＬＢに印刷する方法が、コードＣＩ１の内容を容易に変更できるという観点において、図１０に示す実施の形態２のコードＣＩ２を出荷用トレイＴＲ２に直接刻印する方法よりも優れている。

なお、コードＣＩ２は、図１１（ａ）に示すように正方形状の２次元コードであっても、図１１（ｂ）に示すように長方形状の２次元コードであってもよい。図１１（ａ）に示すように、コードＣＩ２が正方形状の２次元コードである場合、１辺の長さＬ４は、例えば２〜４ｍｍである。また、図１１（ｂ）に示すように、コードＣＩ２が長方形状の２次元コードである場合、短辺の長さＬ５は、例えば２〜４ｍｍであり、長辺の長さＬ６は、例えば、２〜７ｍｍである。

また、図１０に示す出荷用トレイＴＲ２には、コードＣＩ２を表す２次元コードは４箇所付されているが、これに限定されるものではなく、２次元コードは１つ以上付されていればよい。コードＣＩ２の読取効率を向上させるためには、図１０に示すように、出荷用トレイＴＲ２の各辺部に１箇所ずつ２次元コードを付すことが好ましい。

（実施の形態３）
次に、本実施の形態３の半導体装置の製造方法に含まれる製造工程について説明する。本実施の形態３の半導体装置の製造方法は、上記実施の形態１および実施の形態２の半導体装置の製造方法と同様であるため、ここではその繰り返しの説明は省略する。

まず、実施の形態１では、図１に示すチップ特性検査工程（Ｓ３）において取得した測定データに基づいて、良品または不良品を識別するための２種類の識別番号を半導体チップの通し番号ごとに付与して、記憶装置に記憶していた。

一方、実施の形態３では、図１に示すチップ特性検査工程（Ｓ３）において取得した測定データに基づいて、識別番号を３種類以上用意する。この点が実施の形態３と実施の形態１との相違点である。これにより、出荷用トレイに格納する半導体チップの良品の中でさらに分類することができる。

例えば、半導体チップを優良品、良品および不良品の３種類に分類したり、ある特定の電気的特性データ（特性Ａ、特性Ｂおよび特性Ｃ）に基づいて、半導体チップを特性Ａの値が優れている良品、特性Ｂの値が優れている良品、特性Ｃの値が優れている良品および不良品の４種類に分類したりすることができる。

例えば、図１に示すチップ特性検査工程（Ｓ３）において取得した、ある特定の電気的特性データ（特性Ａおよび特性Ｂ）に基づいて、特性Ａの値が優れている良品には識別番号「１２」を、特性Ｂの値が優れている良品には識別番号「１１」を、不良品には識別番号「１０」を付する。これにより、次の出荷用チップ詰め工程（Ｓ４）にて、特性試験装置のチップ格納部により、識別番号「１２」を有する半導体チップを出荷用トレイ（特性Ａ）に、識別番号「１１」を有する半導体チップを出荷用トレイ（特性Ｂ）に、識別番号「１０」を有する半導体チップを廃棄用チップトレイに、夫々格納することができる。

ここで、出荷された半導体チップから、特性の似通った半導体チップを選び出して、モジュールに組み込む方法を説明する。実施の形態３では、特性の似通った半導体チップが、夫々の出荷用トレイに格納されている。そのため、出荷用トレイに格納されている半導体チップの特性に関する情報を出荷用トレイに添付するデータシート等により、その出荷用トレイに表示することで、特性の似通った半導体チップを容易にモジュールに組み込むことができる。また、出荷用トレイのコードを読み取り、出荷用トレイの識別記号を記憶装置内で検索することにより、出荷用トレイに格納された半導体チップが、どのような特性に基づいて選別された半導体チップであるかを確認することもできる。

以上のように、実施の形態３の半導体装置の製造工程では、特性の似通った半導体チップをより簡便にモジュールに組み込むことができるという観点からは、実施の形態１の半導体装置の製造工程よりも優れている。その一方で、実施の形態３では、特性の分類ごとに出荷トレイが必要となるため、出荷トレイの数が実施の形態１に比べて多くなってしまう。そのため、半導体チップのチップトレイにおける格納効率の観点からは、実施の形態１の半導体装置の製造方法は、実施の形態３の半導体装置の製造方法よりも優れている。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＩ１ コード
ＣＩ２ コード
ＣＰ 半導体チップ
ＤＦ 欠陥
ＦＬ フィルム
ＨＬ ホルダー
ＩＭＤ 差分画像
ＩＭＧ，ＩＭＴ 画像
ＩＭＳ 基準画像
ＬＢ ラベル
ＮＴ 切欠部
ＲＧ チップ収納領域
ＳＴ１ チップ収納部
ＳＴ２ チップ収納部
ＴＲ１ 検査用トレイ
ＴＲ２ 出荷用トレイ

Claims (20)

1. （ａ）半導体チップをそれぞれ収納する複数のチップ収納部が形成されたチップ収納領域を有する第１チップトレイを準備する工程、
   （ｂ）半導体チップをそれぞれ収納する複数のチップ収納部が形成されたチップ収納領域を有し、前記チップ収納領域外にチップトレイの識別記号を含む情報を表すコードを有する複数の第２チップトレイを準備する工程、
   （ｃ）複数の半導体チップをそれぞれ前記第１チップトレイの前記チップ収納部に格納する工程、
   （ｄ）前記（ｃ）工程の後、前記第１チップトレイの前記チップ収納部に格納した前記半導体チップを半導体検査装置に１つずつ供給し、前記半導体検査装置への供給順に前記半導体チップに通し番号を付与する工程、
   （ｅ）前記（ｄ）工程の後、前記半導体検査装置に供給された前記半導体チップに対して、供給順に複数の電気的特性試験を行い、前記電気的特性試験の測定データを記憶装置に記憶させる工程、
   （ｆ）前記第２チップトレイの前記コードを読み取り、前記コードが表す情報を前記記憶装置に記憶させる工程、
   （ｇ）前記（ｅ）工程および前記（ｆ）工程の後に、前記電気的特性試験を行った前記半導体チップを前記第２チップトレイの前記チップ収納部に格納し、格納した前記半導体チップの通し番号と、前記半導体チップを格納した前記第２チップトレイの識別記号と、前記第２チップトレイにおける前記半導体チップの格納位置とを対応させて前記記憶装置に記憶させる工程、
   を含み、
   前記（ｅ）工程において２番目以降の電気的特性試験を行う場合には、１つ前の電気的特性試験において不良品と判定された半導体チップに対して、テスト端子を前記半導体チップに接触しない状態で測定し、前記半導体チップが不良である旨の測定データを取得することにより、前記半導体検査装置に供給された全ての半導体チップに対して全ての電気的特性試験を行い、取得した測定データを前記半導体チップの通し番号に紐付けし、前記記憶装置に記憶させる、半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記複数の電気的特性試験は、高温条件で半導体チップに直流電流を流す第１試験と、高温条件で半導体チップに交流電流を流す第２試験と、常温条件で半導体チップに直流電流を流す第３試験と、を含み、
   前記（ｅ）工程において、前記複数の電気的特性試験は、前記第１試験、前記第２試験、前記第３試験の順に行われる、半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記（ｇ）工程は、
   （ｇ１）前記（ｅ）工程および前記（ｆ）工程の後に、前記記憶装置から前記電気的特性試験を行った前記半導体チップの測定データを抽出する工程、
   （ｇ２）前記測定データに基づいて、全ての半導体チップを良品の半導体チップと不良品の半導体チップとの２つに選別する工程、
   （ｇ３）前記良品の半導体チップを前記第２チップトレイに格納し、格納した前記半導体チップの通し番号と、前記半導体チップを格納した前記第２チップトレイの識別記号と、前記第２チップトレイにおける前記半導体チップの格納位置とを対応させて前記記憶装置に記憶させる工程、
   （ｇ４）前記不良品の半導体チップを廃棄し、廃棄した前記半導体チップの通し番号および前記通し番号に紐付けされた測定データを削除する工程、
   を含む、半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記（ｇ２）工程は、
   （ｇ２１）前記測定データに基づいて、良品または不良品のどちらかを判別する工程、
   （ｇ２２）前記半導体チップに、良品または不良品のどちらであるかを識別できる識別番号を付与する工程、
   （ｇ２３）前記識別番号を前記半導体チップの通し番号に紐付けて前記記憶装置に記憶させる工程、
   （ｇ２４）前記半導体チップの通し番号に紐付いた前記識別番号を参照することによって、全ての半導体チップを良品の半導体チップと不良品の半導体チップとに選別する工程、
   を含む、半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記第１チップトレイの前記チップ収納部は、行列状に区分され、
   前記（ｄ）工程において、ハンドラにより、前記チップ収納部に格納された前記半導体チップが前記半導体検査装置に１つずつ供給される、半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   前記第２チップトレイの前記チップ収納部は、行列状に区分され、
   前記（ｇ）工程において、前記チップ収納部における前記半導体チップの格納位置が、前記チップ収納部の行および列に夫々付与された通し番号により表される、半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、
   前記第２チップトレイは、出荷用のチップトレイである、半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、
   前記コードは、前記第２チップトレイの型番をさらに含む、半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、
   前記コードは、２次元コードである、半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記コードは、ラベルに印刷され、
    前記ラベルは、前記第２チップトレイに貼り付けられている、半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記コードは、前記コードが前記ラベルに印刷された日付をさらに含む、半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、
    前記コードは、レーザーにより前記第２チップトレイに刻印されている、半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記コードは、前記コードが前記第２チップトレイに刻印された日付をさらに含む、半導体装置の製造方法。
14. 請求項１記載の半導体装置の製造方法において、
    前記記憶装置は、サーバである、半導体装置の製造方法。
15. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程の後に、
    （ｈ）前記第２チップトレイの前記チップ収納部に収納された前記半導体チップの外観不良を選別する外観検査を行う工程、
    をさらに有し、
    前記（ｈ）工程において不良品とされた半導体チップを前記チップ収納部から除去し、
    前記チップ収納部において除去した前記半導体チップが収納されていた位置には、別の半導体チップが収納されない状態が維持され、
    除去した前記半導体チップの通し番号を、前記記憶装置から削除しない、半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ１）外観が良品である半導体チップの画像を複数用意する工程、
    （ｈ２）複数の前記画像から統計的処理により基準画像を作成する工程、
    （ｈ３）検査対象の半導体チップと前記基準画像とを比較し、不一致な箇所を欠陥として検出する工程、
    （ｈ４）検出された欠陥に基づいて、前記検査対象の半導体チップが外観不良であるかどうかを判別する工程、
    を含む、半導体装置の製造方法。
17. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程の後に、
    （ｉ）前記記憶装置に記憶された前記測定データに基づいて、電気的特性の近い半導体チップを抽出する工程、
    （ｊ）前記（ｉ）工程により抽出された半導体チップの前記第２チップトレイの識別記号および前記第２チップトレイにおける前記半導体チップの格納位置を前記記憶装置に記憶された情報により確認して、抽出された前記半導体チップを取り出す工程、
    をさらに有する、半導体装置の製造方法。
18. 請求項１記載の半導体装置の製造方法において、
    前記半導体チップの通し番号と、前記電気的特性試験の測定データと、前記第２チップトレイにおける前記半導体チップの格納位置と、前記第２チップトレイの識別記号とが紐付けられた情報は、前記第２チップトレイの識別記号ごとに切り分けられ、前記記憶装置に記憶されている、半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｇ）工程の後に、
    （ｋ）前記第２チップトレイの前記コードを読み取り、前記第２チップトレイの識別記号を前記記憶装置に記憶させる工程、
    （ｌ）前記（ｋ）工程の後に、記憶させた前記第２チップトレイの識別記号から、前記第２チップトレイに格納された前記半導体チップの格納位置と前記電気的特性試験の測定データとが紐付けられた情報を前記記憶装置から読み出す工程、
    （ｍ）前記（ｌ）工程の後に、前記電気的特性試験の測定データに基づいて、電気的特性の近い半導体チップを抽出する工程、
    （ｎ）前記（ｍ）工程により抽出された前記半導体チップの、前記第２チップトレイにおける格納位置を前記記憶装置に記憶された情報により確認して、抽出された前記半導体チップを取り出す工程、
    をさらに有する、半導体装置の製造方法。
20. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ５）前記（ｅ）工程および前記（ｆ）工程の後に、前記記憶装置から前記電気的特性試験を行った半導体チップの測定データを抽出する工程、
    （ｇ６）前記測定データに基づいて、電気的特性の近い半導体チップを抽出する工程、
    （ｇ７）前記（ｇ６）工程により抽出された前記半導体チップごとに、夫々別の前記第２チップトレイの前記チップ収納部に収納する工程、
    を含む、半導体装置の製造方法。

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