JP2019054354A - マルチプレクサ - Google Patents

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Abstract

【課題】フィルタ間の干渉等を考慮して4つのフィルタを適切に配置する。【解決手段】マルチプレクサは、基板10と、基板上に実装され、第1〜4辺41a〜41dを有する素子40と、基板上に実装され、共通端子と第1端子との間に接続されたフィルタ51が設けられ、第1辺と隣接する辺21aを有するチップ20aと、共通端子と第2端子との間に接続されたフィルタ52が設けられ、第2辺と隣接する辺21bを有するチップ20bと、共通端子と第3端子との間に接続されたフィルタ53が設けられ、第3辺と隣接する辺21cを有するチップ20cと、共通端子と第4端子との間に接続されたフィルタ54が設けられ、第4辺と隣接する辺21dを有するチップ20dと、フィルタ51と素子とを接続する第1配線と、フィルタ52と素子とを接続する第2配線と、フィルタ53と素子とを接続する第3配線と、フィルタ54と素子とを接続する第4配線と、を備える。【選択図】図3

Description

本発明は、マルチプレクサに関し、例えば複数のフィルタを有するマルチプレクサに関する。
移動体通信端末に代表される携帯電話端末では複数の周波数帯に対応する。このため、クワッドプレクサ等のマルチプレクサが用いられている。基板上に2つのデュプレクサを実装することが知られている(例えば特許文献1)。
特開2014−158099号公報
基板上に4つのフィルタを実装してクワッドプレクサを形成する場合、小型化、4つのフィルタの整合および/または4つのフィルタ間の干渉等を考慮して4つのフィルタを配置することになる。
本発明は、上記課題に鑑みなされてものであり、4つのフィルタを適切に配置することを目的とする。
本発明は、基板と、前記基板上に実装され、前記基板を平面視したとき第1辺、第2辺、第3辺および第4辺を有する四角形状である素子と、前記基板上に実装され、共通端子と第1端子との間に電気的に接続された第1フィルタが設けられ、前記基板を平面視したとき前記第1辺と隣接する第5辺を有する四角形状である第1チップと、前記基板上に実装され、前記共通端子と第2端子との間に電気的に接続された第2フィルタが設けられ、前記基板を平面視したとき前記第2辺と隣接する第6辺を有する四角形状である第2チップと、前記基板上に実装され、前記共通端子と第3端子との間に電気的に接続された第3フィルタが設けられ、前記基板を平面視したとき前記第3辺と隣接する第7辺を有する四角形状である第3チップと、前記基板上に実装され、前記共通端子と第4端子との間に電気的に接続された第4フィルタが設けられ、前記基板を平面視したとき前記第4辺と隣接する第8辺を有する四角形状である第4チップと、前記基板内に設けられ、前記第1フィルタと前記素子とを電気的に接続する第1配線と、前記基板内に設けられ、前記第2フィルタと前記素子とを電気的に接続する第2配線と、前記基板内に設けられ、前記第3フィルタと前記素子とを電気的に接続する第3配線と、前記基板内に設けられ、前記第4フィルタと前記素子とを電気的に接続する第4配線と、を備えるマルチプレクサである。
上記構成において、前記第1チップの前記第5辺は前記第2チップと隣接し、前記第2チップの前記第6辺は前記第3チップと隣接し、前記第3チップの前記第7辺は前記第4チップと隣接し、前記第4チップの前記第8辺は前記第1チップと隣接する構成とすることができる。
上記構成において、前記第1チップは、前記基板を平面視したとき最も前記素子に近い第1角に対応する領域に設けられた第1パッドを有し、前記第1フィルタは前記第1パッドを介し前記第1配線と電気的に接続し、前記第2チップは、前記基板を平面視したとき最も前記素子に近い第2角に対応する領域に設けられた第2パッドを有し、前記第2フィルタは前記第2パッドを介し前記第2配線と電気的に接続し、前記第3チップは、前記基板を平面視したとき最も前記素子に近い第3角に対応する領域に設けられた第3パッドを有し、前記第3フィルタは前記第3パッドを介し前記第3配線と電気的に接続し、前記第4チップは、前記基板を平面視したとき最も前記素子に近い第4角に対応する領域に設けられた第4パッドを有し、前記第4フィルタは前記第4パッドを介し前記第4配線と電気的に接続する構成とすることができる。
上記構成において、前記第1チップは、前記基板を平面視したとき前記第1角と対角に位置する第5角に対応する領域に設けられた第5パッドを有し、前記第1フィルタは前記第5パッドを介し前記第1端子に電気的に接続され、前記第2チップは、前記基板を平面視したとき前記第2角と対角に位置する第6角に対応する領域に設けられた第6パッドを有し、前記第2フィルタは前記第6パッドを介し前記第2端子に電気的に接続され、前記第3チップは、前記基板を平面視したとき前記第3角と対角に位置する第7角に対応する領域に設けられた第7パッドを有し、前記第3フィルタは前記第7パッドを介し前記第3端子に電気的に接続され、前記第4チップは、前記基板を平面視したとき前記第4角と対角に位置する第8角に対応する領域に設けられた第8パッドを有し、前記第4フィルタは前記第8パッドを介し前記第4端子に電気的に接続される構成とすることができる。
上記構成において、前記素子は、キャパシタおよびインダクタの少なくとも一方を含む整合回路である構成とすることができる。
上記構成において、前記素子は、一端が前記共通端子に電気的に接続され、他端がグランドに電気的に接続されたインダクタを含む構成とすることができる。
上記構成において、前記基板を平面視したとき、前記素子の前記第1辺と前記第3辺は対辺であり、前記素子の前記第2辺と前記第4辺は対辺であり、前記第1フィルタおよび前記第3フィルタは、第1バンドのそれぞれ受信フィルタおよび送信フィルタであり、前記第2フィルタおよび前記第4フィルタは、第1バンドと異なる第2バンドのそれぞれ受信フィルタおよび送信フィルタである構成とすることができる。
上記構成において、前記第1チップ、前記第2チップ、前記第3チップおよび前記第4チップは、前記基板にフリップチップ実装されている構成とすることができる。
上記構成において、前記第1チップ、前記第2チップ、前記第3チップおよび前記第4チップ上にリッドが接して設けられ、前記素子と前記リッドとの間には空間が形成されている構成とすることができる。
上記構成において、前記第1フィルタ、前記第2フィルタ、前記第3フィルタおよび前記第4フィルタは弾性波フィルタである構成とすることができる。
本発明によれば、4つのフィルタを適切に配置することができる。
図1は、実施例1に係るマルチプレクサの回路図である。 図2は、実施例1に係るマルチプレクサの断面図である。 図3は、実施例1に係るマルチプレクサの平面図である。 図4は、実施例1におけるフィルタの回路図である。 図5は、実施例1におけるチップの平面図である。 図6(a)および図6(b)は、弾性波共振器の例を示す図である。 図7は、実施例1における絶縁層の平面図である。 図8(a)および図8(b)は、実施例1における絶縁層の平面図である。 図9(a)は、比較例1に係るマルチプレクサの平面図、図9(b)は、絶縁層の上面図である。 図10(a)は、比較例2に係るマルチプレクサの平面図、図10(b)は、絶縁層の上面図である。 図11(a)は、比較例3に係るマルチプレクサの平面図、図11(b)は、絶縁層の上面図である。
以下、図面を参照し実施例について説明する。
図1は、実施例1に係るマルチプレクサの回路図である。図1に示すように、共通端子Antと端子T1(第1端子)との間にフィルタ51(第1フィルタ)が電気的に接続されている。共通端子Antと端子T2(第2端子)との間にフィルタ52(第2フィルタ)が電気的に接続されている、共通端子Antと端子T3(第3端子)との間にフィルタ53(第3フィルタ)が電気的に接続されている。共通端子Antと端子T4(第4端子)との間にフィルタ54(第4フィルタ)が電気的に接続されている。フィルタ51と54との間に整合回路55が電気的に接続されている。整合回路55はインダクタLを含む。インダクタLは共通端子とグランドとの間に電気的に接続されている。
フィルタ51から54は互いに通過帯域が異なり、重なっていない。例えば、フィルタ51および53は、バンドB1のそれぞれ送信フィルタおよび受信フィルタである。フィルタ52および54は、バンドB2のそれぞれ送信フィルタおよび受信フィルタである。バンドB1およびバンドB2はLTE(Long Term Evolution)バンド(E−UTRA(Evolved Universal Terrestrial Radio Access) Operating Band)のバンドである。バンドB1およびB2は、例えばLETバンド1およびバンド3の組み合わせ、またはバンド2およびバンド4の組み合わせである。
フィルタ51は、端子T1に入力した高周波信号のうちバンドB1の送信帯域の信号を共通端子Antに出力し、その他の信号を抑圧する。フィルタ52は、端子T2に入力した高周波信号のうちバンドB2の送信帯域の信号を共通端子Antに出力し、その他の信号を抑圧する。フィルタ53は、共通端子Antに入力した高周波信号のうちバンドB1の受信帯域の信号を端子T3に出力し、その他の信号を抑圧する。フィルタ54は、共通端子Antに入力した高周波信号のうちバンドB2の受信帯域の信号を端子T4に出力し、その他の信号を抑圧する。
整合回路55は、共通端子Antから自フィルタ(例えばフィルタ51)をみた自フィルタ(例えばフィルタ51)の通過帯域におけるインピーダンスを標準インピーダンス(例えば50Ω)とし、共通端子Antから自フィルタ(例えばフィルタ51)をみた他のフィルタ(例えばフィルタ52から54)の通過帯域におけるインピーダンスを高くする。
図2は、実施例1に係るマルチプレクサの断面図である。図2に示すように、基板10上にチップ20がバンプ24を介しフリップチップ実装されている。基板10は、積層された複数の絶縁層10aおよび10bを備えている。絶縁層10aおよび10bは例えばセラミック層または樹脂層である。絶縁層10bの上面にパッド12および環状電極34が設けられている。絶縁層10aの上面に配線14が設けられている。絶縁層10bの下面に端子16が設けられている。絶縁層10aおよび10bを貫通する貫通電極13および15が設けられている。貫通電極13は、パッド12と配線14とを電気的に接続する。貫通電極15は、配線14と端子16とを電気的に接続する。パッド12、配線14、端子16、貫通電極13および15並びに環状電極34は、例えば銅層、金層またはアルミニウム層等の金属層である。
チップ20の下面にはフィルタ50およびパッド22が形成されている。フィルタ50は、フィルタ51から54に相当し、空隙26を挟み基板10に対向する。パッド22は例えば銅層、金層またはアルミニウム層等の金属層である。バンプ24はパッド12および22と接合されている。バンプ24は、例えば金バンプ、銅バンプまたは半田バンプ等の金属バンプである。パッド12には、素子40が実装されている。素子40の表面には電極42が設けられている。パッド12と電極42とは半田44により接合されている。
チップ20を囲むように封止部30が設けられている。封止部30は、例えば半田等の金属封止部または樹脂等の絶縁体封止部である。封止部30の下面は環状電極34に接合されている。チップ20および封止部30上にリッド32が設けられている。リッド32は、例えばコバール板等の金属板または絶縁体板である。チップ20の上面はリッド32に接している。素子40とリッド32との間には空間が形成されている。チップ20とリッド32との間に封止部30が設けられていてもよい。リッド32は設けられてなくてもよい。封止部30およびリッド32を覆うように保護膜36が設けられている。保護膜36はニッケル膜等の金属膜または絶縁体膜である。
図3は、実施例1に係るマルチプレクサの平面図である。図3は、基板10、チップ20aから20d、素子40を示している。チップ20aから20dは下面を上から透視してフィルタ51から54およびパッド22aから22h並びにバンプ24を図示している。基板10の辺の延伸方向をX方向およびY方向とし、基板10の積層方向をZ方向とする。
図3に示すように、素子40、チップ20aから20dは、平面形状が四角形状である。チップ20aから20dの下面には、それぞれフィルタ51から54が設けられている。チップ20aの下面の対角位置にパッド22aおよび22eが形成されている。チップ20b、20cおよび20dの下面の対角位置に、パッド22bおよび22f、22cおよび22g、並びに22dおよび22hが配置されている。パッド22aから22hにはバンプ24が接合されている。パッド22aから22dは、共通端子Antに接続するためのパッドであり、パッド22eから22hは端子T1からT4に接続するためのパッドである。高周波信号が入出力するパッド22aおよび22eをチップ20aの対角に設けることで、チップ20aに入力する信号と出力する信号との干渉を抑制する。パッド22aから22dは基板10の中央付近に設けられ、パッド20eから22hは基板10の4つの頂点付近に設けられている。
素子40は4つの辺41aから41dを有する。チップ20aの+X側の辺21aは、素子40の−X側の辺41aおよびチップ20bの−X側の辺21fに隣接する。チップ20bの−Y側の辺21bは、素子40の+Y側の辺41bおよびチップ20cの+Y側の辺21gに隣接する。チップ20cの−X側の辺21cは、素子40の+X側の辺41cとチップ20dの+X側の辺21hに隣接する。チップ20dの+Y側の辺21dは素子40の−Y側の辺41dおよびチップ20aの−Y側の辺21eに隣接する。ここで、2つの辺が隣接するとは、2つの辺の間に他のチップおよび素子が設けられていないことである。辺21aから21dは、それぞれ辺41aから41dと製造誤差程度に略平行であり、それぞれ辺21fから21hおよび21eと製造誤差程度に略平行である。
チップ20aから20dの平面形状は長方形状であり、チップ20aおよび20cの長辺方向はY方向であり、チップ20bおよび20dの長辺方向はX方向である。チップ20aおよび20bの+Y側の辺はほぼ一つの直線状に位置し、チップ20bおよび20cの+X側の辺はほぼ一つの直線状に位置し、チップ20cおよび20dの−Y側の辺はほぼ一つの直線状に位置し、チップ20dおよび20aの−X側の辺はほぼ一つの直線状に位置する。これにより、チップ20aから20dおよび素子40が設けられた領域の平面形状は長方形状である。
チップ20aから20dおよびフィルタ51から54について、チップ20aのフィルタ51を例について説明する。図4は、実施例1におけるフィルタの回路図である。図4に示すように、共通端子Antと端子T1との間に、直列に直列共振器S1からS5が接続され、並列に並列共振器P1からP4が接続されている。直列共振器S1からS5は、それぞれS1aおよびS1b、S2aおよびS2b、S3aおよびS3b、S4aおよびS4b、並びにS5aおよびS5bに直列に分割されている。
図5は、実施例1におけるチップの平面図である。図5では、チップ20aの下面を上から透視している。図5に示すように、チップ20aの下面には、弾性波共振器80、配線23およびパッド22が設けられている。弾性波共振器80は、IDT(Inter Digital Transducer)81および反射器82を有している。配線23は弾性波共振器80間、または弾性波共振器80とパッド22とを電気的に接続する。パッド22にはバンプ24が接合されている。複数の弾性波共振器80は、直列共振器S1からS5および並列共振器P1からP4を含む。パッド22は、共通パッドPant、信号パッドPt、グランドパッドPgndおよびダミーパッドPdを含む。共通パッドPantはパッド22aに相当し、信号パッドPtはパッド22eに相当する。ダミーパッドPdはチップ20a内では弾性波共振器80に接続されておらず、機械的な強度を確保するためのバンプが接合される。
図6(a)および図6(b)は、弾性波共振器の例を示す図である。図6(a)および図6(b)は、弾性波共振器がそれぞれ弾性表面波共振器および圧電薄膜共振器の例である。
図6(a)に示すように、基板89上にIDT81と反射器82が形成されている。IDT81は、互いに対向する1対の櫛型電極81aを有する。櫛型電極81aは、複数の電極指81bと複数の電極指81bを接続するバスバー81cとを有する。反射器82は、IDT81の両側に設けられている。IDT81が基板89に弾性表面波を励振する。基板89は、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板等の圧電基板である。IDT81および反射器82は例えばアルミニウム膜または銅膜により形成される。基板89は、サファイア基板、アルミナ基板、スピネル基板、水晶基板またはシリコン基板等の支持基板に接合されていてもよい。IDT81および反射器82を覆う保護膜または温度補償膜が設けられていてもよい。この場合、保護膜または温度補償膜を含め弾性波共振器80として機能する。
図6(b)に示すように、基板89上に圧電膜86が設けられている。圧電膜86を挟むように下部電極84および上部電極88が設けられている。下部電極84と基板89との間に空隙85が形成されている。下部電極84および上部電極88は圧電膜86内に、厚み縦振動モードの弾性波を励振する。下部電極84および上部電極88は例えばルテニウム膜等の金属膜である。圧電膜86は例えば窒化アルミニウム膜である。基板89は例えばシリコン基板もしくは砒化ガリウム等の半導体基板、またはサファイア基板、アルミナ基板、スピネル基板またはガラス基板等の絶縁基板である。図6(a)および図6(b)のように、弾性波共振器80は弾性波を励振する電極を含む。このため、弾性波の振動を制限しないように、弾性波共振器80は空隙26に覆われている。
図7から図8(b)は、実施例1における絶縁層の平面図である。図7は、絶縁層10bの上面図、図8(a)は、絶縁層10aの上面図、図8(b)は絶縁層10aの下面図である。図7および図8(a)には、チップ20aから20dおよび素子40を破線で示している。
図7に示すように、絶縁層10bの上面には、パッド12aから12kおよび12が設けられている。絶縁層10bの周縁に環状電極34が環状に設けられている。環状電極34は封止部30が接合する。パッド12aから12hは、バンプ24を介し図3のパッド22aから22hに接合する。パッド12jおよび12kは半田を介し素子40の電極42に接合する。パッド12はグランドパッドであり、チップ20aから20dのグランドパッドPgndおよびダミーパッドPdが接合する。
図8(a)に示すように、絶縁層10aの上面に配線14eから14hおよび14zが設けられている。絶縁層10bには貫通電極13aから13hおよび13jが設けられている。絶縁層10aには貫通電極15eから15hおよび15zが設けられている。配線14zは絶縁層10aの上面の中央付近に設けられている。配線14eは絶縁層10aの上面の−X側の辺に沿って延伸している。配線14fは絶縁層10aの上面の+X側の辺に沿って延伸している。
配線14eから14hはそれぞれ貫通電極15eから15hを介し図7のパッド12eから12hに電気的に接続されている。配線14zは貫通電極13aから13dおよび13jを介し図7のパッド12aから12dおよび12jに電気的に接続されている。配線14zのうち、貫通電極13aから13dと貫通電極13jとの間の配線をそれぞれ配線14aから14dとする。図7のパッド12(グランドパッド)に接続される配線14、貫通電極13および15の図示は省略している。
図8(b)に示すように、絶縁層10aの下面には端子16として、端子T1からT4、共通端子Antおよびグランド端子Gndが設けられている。端子T1は絶縁層10aの−X側の辺の中央付近に設けられている。端子T2は絶縁層10aの+X側の辺の中央付近に設けられている。端子T3は、絶縁層10aの−Xおよび−Y側の頂点付近に設けられている。端子T4は、絶縁層10aの+Xおよび−Y側の頂点付近に設けられている。端子T1からT4は、図8(a)のそれぞれ貫通電極15eから15hを介し配線14eから14hに電気的に接続されている。共通端子Antは図8(a)の貫通電極15zを介し配線14zに電気的に接続されている。グランド端子Gndは図7のパッド12に電気的に接続されている。
[比較例1]
実施例1と比較する比較例について説明する。図9(a)は、比較例1に係るマルチプレクサの平面図、図9(b)は、絶縁層10aの上面図である。図9(a)は、基板10、チップ20aから20d、素子40を示している。チップ20aから20dは下面を上から透視してフィルタ51から54およびパッド22aから22h並びにバンプ24を図示している。図9(b)には、チップ20aから20dおよび素子40を破線で示している。以下の図も同様である。
図9(a)に示すように、チップ20aから20dは、X方向に配列して設けられている。チップ20dの+Y方向の外側に素子40が設けられている。パッド22aから22dはチップ20aから20d内の+Y側に設けられている。図9(b)に示すように、配線14zは基板10の+Y側の辺に沿ってX方向に延伸する。その他の構成は実施例1と同じであり説明を省略する。
比較例1では、配線14zがX方向に延伸する。このため、貫通電極13aと13jとの間の配線14aの長さ、貫通電極13dと13jとの間の配線14dの長さが実施例1の図8(a)より長くなる。このように、チップ20aから20dと素子40との間の配線の長さがばらついてしまう。このため、素子40によるフィルタ51から54の整合が難しくなる。また、配線14zが基板10の+Y側の辺に沿って延伸するため、配線14zと基板10の+Y側の外部回路とのカップリングが生じやすくなる。
[比較例2]
図10(a)は、比較例2に係るマルチプレクサの平面図、図10(b)は、絶縁層10aの上面図である。図10(a)に示すように、素子40は、基板10の−Y側の辺の中央付近に設けられている。チップ20cは素子40の+X側に設けられ、チップ20dは素子40の−X側に設けられている。チップ20aおよび20bは、素子40より+Y側に設けられている。図10(b)に示すように、配線14zは基板10の中央よりやや−Y方向の位置付近に設けられている。その他の構成は実施例1と同じであり説明を省略する。
比較例2では、パッド22aから22dが基板の中央付近に設けられている。このため、図10(b)のように配線14aから14dの長さが小さくなる。これにより、素子40によりフィルタ51から54の整合が容易になる。また、配線14zが基板10の辺に沿って延伸しない。これにより、配線14zが外部回路とカップリングすることを抑制できる。
しかしながら、図10(a)のように、チップ20cのパッド22cと22gとの距離60cおよびチップ20dのパッド22dと22hとの距離60dが短くなる。これにより、フィルタ53および54に入力する高周波信号と、フィルタ53および54から出力される信号と、がカップリングしやすくなる。これにより、アイソレレーションが悪化する。
[比較例3]
図11(a)は、比較例3に係るマルチプレクサの平面図、図11(b)は、絶縁層10aの上面図である。図11(a)に示すように、素子40は、基板10の中央付近に設けられている。チップ20bおよび20cは、素子40の+X側に設けられ、チップ20aおよび20dは素子40の−X側に設けられている。図11(b)に示すように、配線14zは基板10の中央付近に設けられている。その他の構成は実施例1と同じであり説明を省略する。
比較例3では、図11(a)のように、チップ20cのパッド22cと22gとの距離60cおよびチップ20dのパッド22dと22hとの距離60dを長くできる。これにより、アイソレレーションの悪化を抑制できる。
しかしながら、図11(a)のように、チップ20aと20bとの間、およびチップ20cと20dとの間に領域62が形成される。これにより、基板10が大型化し、マルチプレクサが大型化してしまう。
実施例1によれば、図3のように、チップ20a(第1チップ)は、基板10を平面視したとき素子40の辺41a(第1辺)と隣接する辺21a(第5辺)を有する。チップ20b(第2チップ)は、基板10を平面視したとき素子40の辺41b(第2辺)と隣接する辺21b(第6辺)を有する。チップ20c(第3チップ)は、基板10を平面視したとき素子40の辺41c(第3辺)と隣接する辺21c(第7辺)を有する。チップ20d(第4チップ)は、基板10を平面視したとき素子40の辺41d(第4辺)と隣接する辺21d(第8辺)を有する。図8(a)のように、基板10内に、フィルタ51と素子40とを電気的に接続する配線14a(第1配線)と、フィルタ52と素子40とを電気的に接続する配線14b(第2配線)と、フィルタ53と素子40とを電気的に接続する配線14c(第3配線)と、フィルタ54と素子40とを電気的に接続する配線14d(第4配線)と、を備える。
これにより、配線14aから14dを基板10の中央付近に設けることができる。よって、配線14aから14dの長さを小さくでき、素子40による整合が容易となる。また、配線14aから14dを基板10の辺に沿って設けなくてもよいため外部回路と配線14aから14dとのカップリングを抑制できる。さらに、チップ20cおよび20dを比較例2より大きくできる。よって、アイソレーションの悪化を抑制できる。さらに、比較例3のような領域62が形成されないため、マルチプレクサを小型化でできる。
また、チップ20aの辺21aはチップ20bと隣接し、チップ20bの辺21bはチップ20cと隣接し、チップ20cの辺21cはチップ20dと隣接し、チップ20dの辺21dはチップ20aと隣接する。これにより、各チップ20aから20dおよび素子40間の隙間が小さくなり、マルチプレクサを小型化できる。
チップ20aは、基板10を平面視したとき最も素子40に近い第1角に対応する領域に設けられたパッド22a(第1パッド)を有し、フィルタ51はパッド22aを介し配線14aと電気的に接続する。チップ20bは、基板10を平面視したとき最も素子40に近い第2角に対応する領域に設けられたパッド22b(第2パッド)を有し、フィルタ52はパッド22bを介し配線14bと電気的に接続する。チップ20cは、基板10を平面視したとき最も素子40に近い第3角に対応する領域に設けられたパッド22c(第3パッド)を有し、フィルタ53はパッド22cを介し配線14cと電気的に接続する。チップ20dは、基板10を平面視したとき最も素子40に近い第4角に対応する領域に設けられたパッド22d(第4パッド)を有し、フィルタ54はパッド22dを介し配線14dと電気的に接続する。これにより、フィルタ51から54と素子40を接続する配線14aから14dの長さをより均一にできる。よって、素子40による整合が容易となる。
チップ20aは、基板10を平面視したとき第1角と四角形の対角に位置する第5角に対応する領域に設けられたパッド22e(第5パッド)を有し、フィルタ51はパッド22eを介し端子T1に接続されている。チップ20bは、基板10を平面視したとき第2角と対角に位置する第6角に対応する領域に設けられたパッド22f(第6パッド)を有し、フィルタ52はパッド22fを介し端子T1に接続されている。チップ20cは、基板10を平面視したとき第3角と対角に位置する第7角に対応する領域に設けられたパッド22g(第7パッド)を有し、フィルタ53はパッド22gを介し端子T3に接続されている。チップ20dは、基板10を平面視したとき第4角と対角に位置する第8角に対応する領域に設けられたパッド22h(第8パッド)を有し、フィルタ54はパッド22hを介し端子T4に接続されている。これにより、フィルタ51から54の各々について入力信号と出力信号とのカップリングを抑制できる。
素子40としてインダクタLを例に説明したが、素子はキャパシタおよびインダクタの少なくとも一方を含む整合回路55であればよい。素子40は一端が共通端子Antに電気的に接続され、他端がグランドに電気的に接続されたインダクタLを含む。これにより、整合回路55を小型化できる。
図3のように、基板10を平面視したときチップ20aと20cは対角状に設けられている。基板10を平面視したときチップ20bと20dは対角状に設けられている。すなわち、素子40の辺41aと41cは対辺であり、素子40の辺41bと41dは対辺である。フィルタ51および53は、バンドB1(第1バンド)のそれぞれ受信フィルタおよび送信フィルタである。フィルタ52およびフィルタ54は、バンドB1と異なるバンドB2(第2バンド)のそれぞれ受信フィルタおよび送信フィルタである。これにより、同じバンドの受信フィルタの受信端子と送信フィルタの送信端子を離すことができる。よって、送信と受信との間のアイソレーションを大きくできる。特に、バンドB1および/またはB2がFDD(Frequency Division Duplex)方式の場合、バンド内で受信帯域と送信帯域とが重なっておらず、送信と受信とのアイソレーションが問題となる。よって、フィルタ51および53をバンドB1の受信フィルタおよび送信フィルタとし、フィルタ52および54をバンドB2の受信フィルタおよび送信フィルタとすることが好ましい。
素子40が例えばセラミックス誘電体層を積層した電子部品の場合、リッド32から素子40に応力により破壊されうる。そこで、実施例1では、図2のように、チップ20aから20d上にリッド32が接して設けられ、素子40とリッド32との間には空間が形成されている。これにより、リッド32から素子40に加わる応力を抑制できる。よって、素子40の破壊を抑制できる。
フィルタ51から54は、弾性表面波共振器または圧電薄膜共振器等の弾性波共振器を含む弾性波フィルタである。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 基板
12、12a−12h パッド
13、13a−13h、13j 貫通電極
14、14a−14h、14z 配線
15、15e−15h、15z 貫通電極
16 端子
20、20a−20d チップ
21a−21h 辺
22a−22h パッド
24 バンプ
30 封止部
32 リッド
40 素子
41a−41d 辺
42 電極
44 半田
51−54 フィルタ

Claims (10)

  1. 基板と、
    前記基板上に実装され、前記基板を平面視したとき第1辺、第2辺、第3辺および第4辺を有する四角形状である素子と、
    前記基板上に実装され、共通端子と第1端子との間に電気的に接続された第1フィルタが設けられ、前記基板を平面視したとき前記第1辺と隣接する第5辺を有する四角形状である第1チップと、
    前記基板上に実装され、前記共通端子と第2端子との間に電気的に接続された第2フィルタが設けられ、前記基板を平面視したとき前記第2辺と隣接する第6辺を有する四角形状である第2チップと、
    前記基板上に実装され、前記共通端子と第3端子との間に電気的に接続された第3フィルタが設けられ、前記基板を平面視したとき前記第3辺と隣接する第7辺を有する四角形状である第3チップと、
    前記基板上に実装され、前記共通端子と第4端子との間に電気的に接続された第4フィルタが設けられ、前記基板を平面視したとき前記第4辺と隣接する第8辺を有する四角形状である第4チップと、
    前記基板内に設けられ、前記第1フィルタと前記素子とを電気的に接続する第1配線と、
    前記基板内に設けられ、前記第2フィルタと前記素子とを電気的に接続する第2配線と、
    前記基板内に設けられ、前記第3フィルタと前記素子とを電気的に接続する第3配線と、
    前記基板内に設けられ、前記第4フィルタと前記素子とを電気的に接続する第4配線と、
    を備えるマルチプレクサ。
  2. 前記第1チップの前記第5辺は前記第2チップと隣接し、
    前記第2チップの前記第6辺は前記第3チップと隣接し、
    前記第3チップの前記第7辺は前記第4チップと隣接し、
    前記第4チップの前記第8辺は前記第1チップと隣接する請求項1記載のマルチプレクサ。
  3. 前記第1チップは、前記基板を平面視したとき最も前記素子に近い第1角に対応する領域に設けられた第1パッドを有し、前記第1フィルタは前記第1パッドを介し前記第1配線と電気的に接続し、
    前記第2チップは、前記基板を平面視したとき最も前記素子に近い第2角に対応する領域に設けられた第2パッドを有し、前記第2フィルタは前記第2パッドを介し前記第2配線と電気的に接続し、
    前記第3チップは、前記基板を平面視したとき最も前記素子に近い第3角に対応する領域に設けられた第3パッドを有し、前記第3フィルタは前記第3パッドを介し前記第3配線と電気的に接続し、
    前記第4チップは、前記基板を平面視したとき最も前記素子に近い第4角に対応する領域に設けられた第4パッドを有し、前記第4フィルタは前記第4パッドを介し前記第4配線と電気的に接続する請求項2記載のマルチプレクサ。
  4. 前記第1チップは、前記基板を平面視したとき前記第1角と対角に位置する第5角に対応する領域に設けられた第5パッドを有し、前記第1フィルタは前記第5パッドを介し前記第1端子に電気的に接続され、
    前記第2チップは、前記基板を平面視したとき前記第2角と対角に位置する第6角に対応する領域に設けられた第6パッドを有し、前記第2フィルタは前記第6パッドを介し前記第2端子に電気的に接続され、
    前記第3チップは、前記基板を平面視したとき前記第3角と対角に位置する第7角に対応する領域に設けられた第7パッドを有し、前記第3フィルタは前記第7パッドを介し前記第3端子に電気的に接続され、
    前記第4チップは、前記基板を平面視したとき前記第4角と対角に位置する第8角に対応する領域に設けられた第8パッドを有し、前記第4フィルタは前記第8パッドを介し前記第4端子に電気的に接続される請求項3記載のマルチプレクサ。
  5. 前記素子は、キャパシタおよびインダクタの少なくとも一方を含む整合回路である請求項1から4のいずれか一項記載のマルチプレクサ。
  6. 前記素子は、一端が前記共通端子に電気的に接続され、他端がグランドに電気的に接続されたインダクタを含む請求項1から5のいずれか一項記載のマルチプレクサ。
  7. 前記基板を平面視したとき、前記素子の前記第1辺と前記第3辺は対辺であり、前記素子の前記第2辺と前記第4辺は対辺であり、
    前記第1フィルタおよび前記第3フィルタは、第1バンドのそれぞれ受信フィルタおよび送信フィルタであり、
    前記第2フィルタおよび前記第4フィルタは、第1バンドと異なる第2バンドのそれぞれ受信フィルタおよび送信フィルタである請求項1から6のいずれか一項記載のマルチプレクサ。
  8. 前記第1チップ、前記第2チップ、前記第3チップおよび前記第4チップは、前記基板にフリップチップ実装されている請求項1から7に記載のマルチプレクサ。
  9. 前記第1チップ、前記第2チップ、前記第3チップおよび前記第4チップ上にリッドが接して設けられ、前記素子と前記リッドとの間には空間が形成されている請求項1から8いずれか一項記載のマルチプレクサ。
  10. 前記第1フィルタ、前記第2フィルタ、前記第3フィルタおよび前記第4フィルタは弾性波フィルタである請求項1から9のいずれか一項記載のマルチプレクサ。
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