JP2019054354A - マルチプレクサ - Google Patents

Abstract

【課題】フィルタ間の干渉等を考慮して４つのフィルタを適切に配置する。【解決手段】マルチプレクサは、基板１０と、基板上に実装され、第１〜４辺４１ａ〜４１ｄを有する素子４０と、基板上に実装され、共通端子と第１端子との間に接続されたフィルタ５１が設けられ、第１辺と隣接する辺２１ａを有するチップ２０ａと、共通端子と第２端子との間に接続されたフィルタ５２が設けられ、第２辺と隣接する辺２１ｂを有するチップ２０ｂと、共通端子と第３端子との間に接続されたフィルタ５３が設けられ、第３辺と隣接する辺２１ｃを有するチップ２０ｃと、共通端子と第４端子との間に接続されたフィルタ５４が設けられ、第４辺と隣接する辺２１ｄを有するチップ２０ｄと、フィルタ５１と素子とを接続する第１配線と、フィルタ５２と素子とを接続する第２配線と、フィルタ５３と素子とを接続する第３配線と、フィルタ５４と素子とを接続する第４配線と、を備える。【選択図】図３

Description

本発明は、マルチプレクサに関し、例えば複数のフィルタを有するマルチプレクサに関する。

移動体通信端末に代表される携帯電話端末では複数の周波数帯に対応する。このため、クワッドプレクサ等のマルチプレクサが用いられている。基板上に２つのデュプレクサを実装することが知られている（例えば特許文献１）。

特開２０１４−１５８０９９号公報

基板上に４つのフィルタを実装してクワッドプレクサを形成する場合、小型化、４つのフィルタの整合および／または４つのフィルタ間の干渉等を考慮して４つのフィルタを配置することになる。

本発明は、上記課題に鑑みなされてものであり、４つのフィルタを適切に配置することを目的とする。

本発明は、基板と、前記基板上に実装され、前記基板を平面視したとき第１辺、第２辺、第３辺および第４辺を有する四角形状である素子と、前記基板上に実装され、共通端子と第１端子との間に電気的に接続された第１フィルタが設けられ、前記基板を平面視したとき前記第１辺と隣接する第５辺を有する四角形状である第１チップと、前記基板上に実装され、前記共通端子と第２端子との間に電気的に接続された第２フィルタが設けられ、前記基板を平面視したとき前記第２辺と隣接する第６辺を有する四角形状である第２チップと、前記基板上に実装され、前記共通端子と第３端子との間に電気的に接続された第３フィルタが設けられ、前記基板を平面視したとき前記第３辺と隣接する第７辺を有する四角形状である第３チップと、前記基板上に実装され、前記共通端子と第４端子との間に電気的に接続された第４フィルタが設けられ、前記基板を平面視したとき前記第４辺と隣接する第８辺を有する四角形状である第４チップと、前記基板内に設けられ、前記第１フィルタと前記素子とを電気的に接続する第１配線と、前記基板内に設けられ、前記第２フィルタと前記素子とを電気的に接続する第２配線と、前記基板内に設けられ、前記第３フィルタと前記素子とを電気的に接続する第３配線と、前記基板内に設けられ、前記第４フィルタと前記素子とを電気的に接続する第４配線と、を備えるマルチプレクサである。

上記構成において、前記第１チップの前記第５辺は前記第２チップと隣接し、前記第２チップの前記第６辺は前記第３チップと隣接し、前記第３チップの前記第７辺は前記第４チップと隣接し、前記第４チップの前記第８辺は前記第１チップと隣接する構成とすることができる。

上記構成において、前記第１チップは、前記基板を平面視したとき最も前記素子に近い第１角に対応する領域に設けられた第１パッドを有し、前記第１フィルタは前記第１パッドを介し前記第１配線と電気的に接続し、前記第２チップは、前記基板を平面視したとき最も前記素子に近い第２角に対応する領域に設けられた第２パッドを有し、前記第２フィルタは前記第２パッドを介し前記第２配線と電気的に接続し、前記第３チップは、前記基板を平面視したとき最も前記素子に近い第３角に対応する領域に設けられた第３パッドを有し、前記第３フィルタは前記第３パッドを介し前記第３配線と電気的に接続し、前記第４チップは、前記基板を平面視したとき最も前記素子に近い第４角に対応する領域に設けられた第４パッドを有し、前記第４フィルタは前記第４パッドを介し前記第４配線と電気的に接続する構成とすることができる。

上記構成において、前記第１チップは、前記基板を平面視したとき前記第１角と対角に位置する第５角に対応する領域に設けられた第５パッドを有し、前記第１フィルタは前記第５パッドを介し前記第１端子に電気的に接続され、前記第２チップは、前記基板を平面視したとき前記第２角と対角に位置する第６角に対応する領域に設けられた第６パッドを有し、前記第２フィルタは前記第６パッドを介し前記第２端子に電気的に接続され、前記第３チップは、前記基板を平面視したとき前記第３角と対角に位置する第７角に対応する領域に設けられた第７パッドを有し、前記第３フィルタは前記第７パッドを介し前記第３端子に電気的に接続され、前記第４チップは、前記基板を平面視したとき前記第４角と対角に位置する第８角に対応する領域に設けられた第８パッドを有し、前記第４フィルタは前記第８パッドを介し前記第４端子に電気的に接続される構成とすることができる。

上記構成において、前記素子は、キャパシタおよびインダクタの少なくとも一方を含む整合回路である構成とすることができる。

上記構成において、前記素子は、一端が前記共通端子に電気的に接続され、他端がグランドに電気的に接続されたインダクタを含む構成とすることができる。

上記構成において、前記基板を平面視したとき、前記素子の前記第１辺と前記第３辺は対辺であり、前記素子の前記第２辺と前記第４辺は対辺であり、前記第１フィルタおよび前記第３フィルタは、第１バンドのそれぞれ受信フィルタおよび送信フィルタであり、前記第２フィルタおよび前記第４フィルタは、第１バンドと異なる第２バンドのそれぞれ受信フィルタおよび送信フィルタである構成とすることができる。

上記構成において、前記第１チップ、前記第２チップ、前記第３チップおよび前記第４チップは、前記基板にフリップチップ実装されている構成とすることができる。

上記構成において、前記第１チップ、前記第２チップ、前記第３チップおよび前記第４チップ上にリッドが接して設けられ、前記素子と前記リッドとの間には空間が形成されている構成とすることができる。

上記構成において、前記第１フィルタ、前記第２フィルタ、前記第３フィルタおよび前記第４フィルタは弾性波フィルタである構成とすることができる。

本発明によれば、４つのフィルタを適切に配置することができる。

図１は、実施例１に係るマルチプレクサの回路図である。 図２は、実施例１に係るマルチプレクサの断面図である。 図３は、実施例１に係るマルチプレクサの平面図である。 図４は、実施例１におけるフィルタの回路図である。 図５は、実施例１におけるチップの平面図である。 図６（ａ）および図６（ｂ）は、弾性波共振器の例を示す図である。 図７は、実施例１における絶縁層の平面図である。 図８(ａ）および図８（ｂ）は、実施例１における絶縁層の平面図である。 図９（ａ）は、比較例１に係るマルチプレクサの平面図、図９（ｂ）は、絶縁層の上面図である。 図１０（ａ）は、比較例２に係るマルチプレクサの平面図、図１０（ｂ）は、絶縁層の上面図である。 図１１（ａ）は、比較例３に係るマルチプレクサの平面図、図１１（ｂ）は、絶縁層の上面図である。

以下、図面を参照し実施例について説明する。

図１は、実施例１に係るマルチプレクサの回路図である。図１に示すように、共通端子Ａｎｔと端子Ｔ１（第１端子）との間にフィルタ５１（第１フィルタ）が電気的に接続されている。共通端子Ａｎｔと端子Ｔ２（第２端子）との間にフィルタ５２（第２フィルタ）が電気的に接続されている、共通端子Ａｎｔと端子Ｔ３（第３端子）との間にフィルタ５３（第３フィルタ）が電気的に接続されている。共通端子Ａｎｔと端子Ｔ４（第４端子）との間にフィルタ５４（第４フィルタ）が電気的に接続されている。フィルタ５１と５４との間に整合回路５５が電気的に接続されている。整合回路５５はインダクタＬを含む。インダクタＬは共通端子とグランドとの間に電気的に接続されている。

フィルタ５１から５４は互いに通過帯域が異なり、重なっていない。例えば、フィルタ５１および５３は、バンドＢ１のそれぞれ送信フィルタおよび受信フィルタである。フィルタ５２および５４は、バンドＢ２のそれぞれ送信フィルタおよび受信フィルタである。バンドＢ１およびバンドＢ２はＬＴＥ（Long Term Evolution）バンド（Ｅ−ＵＴＲＡ(Evolved Universal Terrestrial Radio Access) Operating Band）のバンドである。バンドＢ１およびＢ２は、例えばＬＥＴバンド１およびバンド３の組み合わせ、またはバンド２およびバンド４の組み合わせである。

フィルタ５１は、端子Ｔ１に入力した高周波信号のうちバンドＢ１の送信帯域の信号を共通端子Ａｎｔに出力し、その他の信号を抑圧する。フィルタ５２は、端子Ｔ２に入力した高周波信号のうちバンドＢ２の送信帯域の信号を共通端子Ａｎｔに出力し、その他の信号を抑圧する。フィルタ５３は、共通端子Ａｎｔに入力した高周波信号のうちバンドＢ１の受信帯域の信号を端子Ｔ３に出力し、その他の信号を抑圧する。フィルタ５４は、共通端子Ａｎｔに入力した高周波信号のうちバンドＢ２の受信帯域の信号を端子Ｔ４に出力し、その他の信号を抑圧する。

整合回路５５は、共通端子Ａｎｔから自フィルタ（例えばフィルタ５１）をみた自フィルタ（例えばフィルタ５１）の通過帯域におけるインピーダンスを標準インピーダンス（例えば５０Ω）とし、共通端子Ａｎｔから自フィルタ（例えばフィルタ５１）をみた他のフィルタ（例えばフィルタ５２から５４）の通過帯域におけるインピーダンスを高くする。

図２は、実施例１に係るマルチプレクサの断面図である。図２に示すように、基板１０上にチップ２０がバンプ２４を介しフリップチップ実装されている。基板１０は、積層された複数の絶縁層１０ａおよび１０ｂを備えている。絶縁層１０ａおよび１０ｂは例えばセラミック層または樹脂層である。絶縁層１０ｂの上面にパッド１２および環状電極３４が設けられている。絶縁層１０ａの上面に配線１４が設けられている。絶縁層１０ｂの下面に端子１６が設けられている。絶縁層１０ａおよび１０ｂを貫通する貫通電極１３および１５が設けられている。貫通電極１３は、パッド１２と配線１４とを電気的に接続する。貫通電極１５は、配線１４と端子１６とを電気的に接続する。パッド１２、配線１４、端子１６、貫通電極１３および１５並びに環状電極３４は、例えば銅層、金層またはアルミニウム層等の金属層である。

チップ２０の下面にはフィルタ５０およびパッド２２が形成されている。フィルタ５０は、フィルタ５１から５４に相当し、空隙２６を挟み基板１０に対向する。パッド２２は例えば銅層、金層またはアルミニウム層等の金属層である。バンプ２４はパッド１２および２２と接合されている。バンプ２４は、例えば金バンプ、銅バンプまたは半田バンプ等の金属バンプである。パッド１２には、素子４０が実装されている。素子４０の表面には電極４２が設けられている。パッド１２と電極４２とは半田４４により接合されている。

チップ２０を囲むように封止部３０が設けられている。封止部３０は、例えば半田等の金属封止部または樹脂等の絶縁体封止部である。封止部３０の下面は環状電極３４に接合されている。チップ２０および封止部３０上にリッド３２が設けられている。リッド３２は、例えばコバール板等の金属板または絶縁体板である。チップ２０の上面はリッド３２に接している。素子４０とリッド３２との間には空間が形成されている。チップ２０とリッド３２との間に封止部３０が設けられていてもよい。リッド３２は設けられてなくてもよい。封止部３０およびリッド３２を覆うように保護膜３６が設けられている。保護膜３６はニッケル膜等の金属膜または絶縁体膜である。

図３は、実施例１に係るマルチプレクサの平面図である。図３は、基板１０、チップ２０ａから２０ｄ、素子４０を示している。チップ２０ａから２０ｄは下面を上から透視してフィルタ５１から５４およびパッド２２ａから２２ｈ並びにバンプ２４を図示している。基板１０の辺の延伸方向をＸ方向およびＹ方向とし、基板１０の積層方向をＺ方向とする。

図３に示すように、素子４０、チップ２０ａから２０ｄは、平面形状が四角形状である。チップ２０ａから２０ｄの下面には、それぞれフィルタ５１から５４が設けられている。チップ２０ａの下面の対角位置にパッド２２ａおよび２２ｅが形成されている。チップ２０ｂ、２０ｃおよび２０ｄの下面の対角位置に、パッド２２ｂおよび２２ｆ、２２ｃおよび２２ｇ、並びに２２ｄおよび２２ｈが配置されている。パッド２２ａから２２ｈにはバンプ２４が接合されている。パッド２２ａから２２ｄは、共通端子Ａｎｔに接続するためのパッドであり、パッド２２ｅから２２ｈは端子Ｔ１からＴ４に接続するためのパッドである。高周波信号が入出力するパッド２２ａおよび２２ｅをチップ２０ａの対角に設けることで、チップ２０ａに入力する信号と出力する信号との干渉を抑制する。パッド２２ａから２２ｄは基板１０の中央付近に設けられ、パッド２０ｅから２２ｈは基板１０の４つの頂点付近に設けられている。

素子４０は４つの辺４１ａから４１ｄを有する。チップ２０ａの＋Ｘ側の辺２１ａは、素子４０の−Ｘ側の辺４１ａおよびチップ２０ｂの−Ｘ側の辺２１ｆに隣接する。チップ２０ｂの−Ｙ側の辺２１ｂは、素子４０の＋Ｙ側の辺４１ｂおよびチップ２０ｃの＋Ｙ側の辺２１ｇに隣接する。チップ２０ｃの−Ｘ側の辺２１ｃは、素子４０の＋Ｘ側の辺４１ｃとチップ２０ｄの＋Ｘ側の辺２１ｈに隣接する。チップ２０ｄの＋Ｙ側の辺２１ｄは素子４０の−Ｙ側の辺４１ｄおよびチップ２０ａの−Ｙ側の辺２１ｅに隣接する。ここで、２つの辺が隣接するとは、２つの辺の間に他のチップおよび素子が設けられていないことである。辺２１ａから２１ｄは、それぞれ辺４１ａから４１ｄと製造誤差程度に略平行であり、それぞれ辺２１ｆから２１ｈおよび２１ｅと製造誤差程度に略平行である。

チップ２０ａから２０ｄの平面形状は長方形状であり、チップ２０ａおよび２０ｃの長辺方向はＹ方向であり、チップ２０ｂおよび２０ｄの長辺方向はＸ方向である。チップ２０ａおよび２０ｂの＋Ｙ側の辺はほぼ一つの直線状に位置し、チップ２０ｂおよび２０ｃの＋Ｘ側の辺はほぼ一つの直線状に位置し、チップ２０ｃおよび２０ｄの−Ｙ側の辺はほぼ一つの直線状に位置し、チップ２０ｄおよび２０ａの−Ｘ側の辺はほぼ一つの直線状に位置する。これにより、チップ２０ａから２０ｄおよび素子４０が設けられた領域の平面形状は長方形状である。

チップ２０ａから２０ｄおよびフィルタ５１から５４について、チップ２０ａのフィルタ５１を例について説明する。図４は、実施例１におけるフィルタの回路図である。図４に示すように、共通端子Ａｎｔと端子Ｔ１との間に、直列に直列共振器Ｓ１からＳ５が接続され、並列に並列共振器Ｐ１からＰ４が接続されている。直列共振器Ｓ１からＳ５は、それぞれＳ１ａおよびＳ１ｂ、Ｓ２ａおよびＳ２ｂ、Ｓ３ａおよびＳ３ｂ、Ｓ４ａおよびＳ４ｂ、並びにＳ５ａおよびＳ５ｂに直列に分割されている。

図５は、実施例１におけるチップの平面図である。図５では、チップ２０ａの下面を上から透視している。図５に示すように、チップ２０ａの下面には、弾性波共振器８０、配線２３およびパッド２２が設けられている。弾性波共振器８０は、ＩＤＴ（Inter Digital Transducer）８１および反射器８２を有している。配線２３は弾性波共振器８０間、または弾性波共振器８０とパッド２２とを電気的に接続する。パッド２２にはバンプ２４が接合されている。複数の弾性波共振器８０は、直列共振器Ｓ１からＳ５および並列共振器Ｐ１からＰ４を含む。パッド２２は、共通パッドＰａｎｔ、信号パッドＰｔ、グランドパッドＰｇｎｄおよびダミーパッドＰｄを含む。共通パッドＰａｎｔはパッド２２ａに相当し、信号パッドＰｔはパッド２２ｅに相当する。ダミーパッドＰｄはチップ２０ａ内では弾性波共振器８０に接続されておらず、機械的な強度を確保するためのバンプが接合される。

図６（ａ）および図６（ｂ）は、弾性波共振器の例を示す図である。図６（ａ）および図６（ｂ）は、弾性波共振器がそれぞれ弾性表面波共振器および圧電薄膜共振器の例である。

図６（ａ）に示すように、基板８９上にＩＤＴ８１と反射器８２が形成されている。ＩＤＴ８１は、互いに対向する１対の櫛型電極８１ａを有する。櫛型電極８１ａは、複数の電極指８１ｂと複数の電極指８１ｂを接続するバスバー８１ｃとを有する。反射器８２は、ＩＤＴ８１の両側に設けられている。ＩＤＴ８１が基板８９に弾性表面波を励振する。基板８９は、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板等の圧電基板である。ＩＤＴ８１および反射器８２は例えばアルミニウム膜または銅膜により形成される。基板８９は、サファイア基板、アルミナ基板、スピネル基板、水晶基板またはシリコン基板等の支持基板に接合されていてもよい。ＩＤＴ８１および反射器８２を覆う保護膜または温度補償膜が設けられていてもよい。この場合、保護膜または温度補償膜を含め弾性波共振器８０として機能する。

図６（ｂ）に示すように、基板８９上に圧電膜８６が設けられている。圧電膜８６を挟むように下部電極８４および上部電極８８が設けられている。下部電極８４と基板８９との間に空隙８５が形成されている。下部電極８４および上部電極８８は圧電膜８６内に、厚み縦振動モードの弾性波を励振する。下部電極８４および上部電極８８は例えばルテニウム膜等の金属膜である。圧電膜８６は例えば窒化アルミニウム膜である。基板８９は例えばシリコン基板もしくは砒化ガリウム等の半導体基板、またはサファイア基板、アルミナ基板、スピネル基板またはガラス基板等の絶縁基板である。図６（ａ）および図６（ｂ）のように、弾性波共振器８０は弾性波を励振する電極を含む。このため、弾性波の振動を制限しないように、弾性波共振器８０は空隙２６に覆われている。

図７から図８（ｂ）は、実施例１における絶縁層の平面図である。図７は、絶縁層１０ｂの上面図、図８（ａ）は、絶縁層１０ａの上面図、図８（ｂ）は絶縁層１０ａの下面図である。図７および図８（ａ）には、チップ２０ａから２０ｄおよび素子４０を破線で示している。

図７に示すように、絶縁層１０ｂの上面には、パッド１２ａから１２ｋおよび１２が設けられている。絶縁層１０ｂの周縁に環状電極３４が環状に設けられている。環状電極３４は封止部３０が接合する。パッド１２ａから１２ｈは、バンプ２４を介し図３のパッド２２ａから２２ｈに接合する。パッド１２ｊおよび１２ｋは半田を介し素子４０の電極４２に接合する。パッド１２はグランドパッドであり、チップ２０ａから２０ｄのグランドパッドＰｇｎｄおよびダミーパッドＰｄが接合する。

図８（ａ）に示すように、絶縁層１０ａの上面に配線１４ｅから１４ｈおよび１４ｚが設けられている。絶縁層１０ｂには貫通電極１３ａから１３ｈおよび１３ｊが設けられている。絶縁層１０ａには貫通電極１５ｅから１５ｈおよび１５ｚが設けられている。配線１４ｚは絶縁層１０ａの上面の中央付近に設けられている。配線１４ｅは絶縁層１０ａの上面の−Ｘ側の辺に沿って延伸している。配線１４ｆは絶縁層１０ａの上面の＋Ｘ側の辺に沿って延伸している。

配線１４ｅから１４ｈはそれぞれ貫通電極１５ｅから１５ｈを介し図７のパッド１２ｅから１２ｈに電気的に接続されている。配線１４ｚは貫通電極１３ａから１３ｄおよび１３ｊを介し図７のパッド１２ａから１２ｄおよび１２ｊに電気的に接続されている。配線１４ｚのうち、貫通電極１３ａから１３ｄと貫通電極１３ｊとの間の配線をそれぞれ配線１４ａから１４ｄとする。図７のパッド１２（グランドパッド）に接続される配線１４、貫通電極１３および１５の図示は省略している。

図８（ｂ）に示すように、絶縁層１０ａの下面には端子１６として、端子Ｔ１からＴ４、共通端子Ａｎｔおよびグランド端子Ｇｎｄが設けられている。端子Ｔ１は絶縁層１０ａの−Ｘ側の辺の中央付近に設けられている。端子Ｔ２は絶縁層１０ａの＋Ｘ側の辺の中央付近に設けられている。端子Ｔ３は、絶縁層１０ａの−Ｘおよび−Ｙ側の頂点付近に設けられている。端子Ｔ４は、絶縁層１０ａの＋Ｘおよび−Ｙ側の頂点付近に設けられている。端子Ｔ１からＴ４は、図８（ａ）のそれぞれ貫通電極１５ｅから１５ｈを介し配線１４ｅから１４ｈに電気的に接続されている。共通端子Ａｎｔは図８（ａ）の貫通電極１５ｚを介し配線１４ｚに電気的に接続されている。グランド端子Ｇｎｄは図７のパッド１２に電気的に接続されている。

［比較例１］
実施例１と比較する比較例について説明する。図９（ａ）は、比較例１に係るマルチプレクサの平面図、図９（ｂ）は、絶縁層１０ａの上面図である。図９（ａ）は、基板１０、チップ２０ａから２０ｄ、素子４０を示している。チップ２０ａから２０ｄは下面を上から透視してフィルタ５１から５４およびパッド２２ａから２２ｈ並びにバンプ２４を図示している。図９（ｂ）には、チップ２０ａから２０ｄおよび素子４０を破線で示している。以下の図も同様である。

図９（ａ）に示すように、チップ２０ａから２０ｄは、Ｘ方向に配列して設けられている。チップ２０ｄの＋Ｙ方向の外側に素子４０が設けられている。パッド２２ａから２２ｄはチップ２０ａから２０ｄ内の＋Ｙ側に設けられている。図９（ｂ）に示すように、配線１４ｚは基板１０の＋Ｙ側の辺に沿ってＸ方向に延伸する。その他の構成は実施例１と同じであり説明を省略する。

比較例１では、配線１４ｚがＸ方向に延伸する。このため、貫通電極１３ａと１３ｊとの間の配線１４ａの長さ、貫通電極１３ｄと１３ｊとの間の配線１４ｄの長さが実施例１の図８（ａ）より長くなる。このように、チップ２０ａから２０ｄと素子４０との間の配線の長さがばらついてしまう。このため、素子４０によるフィルタ５１から５４の整合が難しくなる。また、配線１４ｚが基板１０の＋Ｙ側の辺に沿って延伸するため、配線１４ｚと基板１０の＋Ｙ側の外部回路とのカップリングが生じやすくなる。

［比較例２］
図１０（ａ）は、比較例２に係るマルチプレクサの平面図、図１０（ｂ）は、絶縁層１０ａの上面図である。図１０（ａ）に示すように、素子４０は、基板１０の−Ｙ側の辺の中央付近に設けられている。チップ２０ｃは素子４０の＋Ｘ側に設けられ、チップ２０ｄは素子４０の−Ｘ側に設けられている。チップ２０ａおよび２０ｂは、素子４０より＋Ｙ側に設けられている。図１０（ｂ）に示すように、配線１４ｚは基板１０の中央よりやや−Ｙ方向の位置付近に設けられている。その他の構成は実施例１と同じであり説明を省略する。

比較例２では、パッド２２ａから２２ｄが基板の中央付近に設けられている。このため、図１０（ｂ）のように配線１４ａから１４ｄの長さが小さくなる。これにより、素子４０によりフィルタ５１から５４の整合が容易になる。また、配線１４ｚが基板１０の辺に沿って延伸しない。これにより、配線１４ｚが外部回路とカップリングすることを抑制できる。

しかしながら、図１０（ａ）のように、チップ２０ｃのパッド２２ｃと２２ｇとの距離６０ｃおよびチップ２０ｄのパッド２２ｄと２２ｈとの距離６０ｄが短くなる。これにより、フィルタ５３および５４に入力する高周波信号と、フィルタ５３および５４から出力される信号と、がカップリングしやすくなる。これにより、アイソレレーションが悪化する。

［比較例３］
図１１（ａ）は、比較例３に係るマルチプレクサの平面図、図１１（ｂ）は、絶縁層１０ａの上面図である。図１１（ａ）に示すように、素子４０は、基板１０の中央付近に設けられている。チップ２０ｂおよび２０ｃは、素子４０の＋Ｘ側に設けられ、チップ２０ａおよび２０ｄは素子４０の−Ｘ側に設けられている。図１１（ｂ）に示すように、配線１４ｚは基板１０の中央付近に設けられている。その他の構成は実施例１と同じであり説明を省略する。

比較例３では、図１１（ａ）のように、チップ２０ｃのパッド２２ｃと２２ｇとの距離６０ｃおよびチップ２０ｄのパッド２２ｄと２２ｈとの距離６０ｄを長くできる。これにより、アイソレレーションの悪化を抑制できる。

しかしながら、図１１（ａ）のように、チップ２０ａと２０ｂとの間、およびチップ２０ｃと２０ｄとの間に領域６２が形成される。これにより、基板１０が大型化し、マルチプレクサが大型化してしまう。

実施例１によれば、図３のように、チップ２０ａ（第１チップ）は、基板１０を平面視したとき素子４０の辺４１ａ（第１辺）と隣接する辺２１ａ（第５辺）を有する。チップ２０ｂ（第２チップ）は、基板１０を平面視したとき素子４０の辺４１ｂ（第２辺）と隣接する辺２１ｂ（第６辺）を有する。チップ２０ｃ（第３チップ）は、基板１０を平面視したとき素子４０の辺４１ｃ（第３辺）と隣接する辺２１ｃ（第７辺）を有する。チップ２０ｄ（第４チップ）は、基板１０を平面視したとき素子４０の辺４１ｄ（第４辺）と隣接する辺２１ｄ（第８辺）を有する。図８（ａ）のように、基板１０内に、フィルタ５１と素子４０とを電気的に接続する配線１４ａ（第１配線）と、フィルタ５２と素子４０とを電気的に接続する配線１４ｂ（第２配線）と、フィルタ５３と素子４０とを電気的に接続する配線１４ｃ（第３配線）と、フィルタ５４と素子４０とを電気的に接続する配線１４ｄ（第４配線）と、を備える。

これにより、配線１４ａから１４ｄを基板１０の中央付近に設けることができる。よって、配線１４ａから１４ｄの長さを小さくでき、素子４０による整合が容易となる。また、配線１４ａから１４ｄを基板１０の辺に沿って設けなくてもよいため外部回路と配線１４ａから１４ｄとのカップリングを抑制できる。さらに、チップ２０ｃおよび２０ｄを比較例２より大きくできる。よって、アイソレーションの悪化を抑制できる。さらに、比較例３のような領域６２が形成されないため、マルチプレクサを小型化でできる。

また、チップ２０ａの辺２１ａはチップ２０ｂと隣接し、チップ２０ｂの辺２１ｂはチップ２０ｃと隣接し、チップ２０ｃの辺２１ｃはチップ２０ｄと隣接し、チップ２０ｄの辺２１ｄはチップ２０ａと隣接する。これにより、各チップ２０ａから２０ｄおよび素子４０間の隙間が小さくなり、マルチプレクサを小型化できる。

チップ２０ａは、基板１０を平面視したとき最も素子４０に近い第１角に対応する領域に設けられたパッド２２ａ（第１パッド）を有し、フィルタ５１はパッド２２ａを介し配線１４ａと電気的に接続する。チップ２０ｂは、基板１０を平面視したとき最も素子４０に近い第２角に対応する領域に設けられたパッド２２ｂ（第２パッド）を有し、フィルタ５２はパッド２２ｂを介し配線１４ｂと電気的に接続する。チップ２０ｃは、基板１０を平面視したとき最も素子４０に近い第３角に対応する領域に設けられたパッド２２ｃ（第３パッド）を有し、フィルタ５３はパッド２２ｃを介し配線１４ｃと電気的に接続する。チップ２０ｄは、基板１０を平面視したとき最も素子４０に近い第４角に対応する領域に設けられたパッド２２ｄ（第４パッド）を有し、フィルタ５４はパッド２２ｄを介し配線１４ｄと電気的に接続する。これにより、フィルタ５１から５４と素子４０を接続する配線１４ａから１４ｄの長さをより均一にできる。よって、素子４０による整合が容易となる。

チップ２０ａは、基板１０を平面視したとき第１角と四角形の対角に位置する第５角に対応する領域に設けられたパッド２２ｅ（第５パッド）を有し、フィルタ５１はパッド２２ｅを介し端子Ｔ１に接続されている。チップ２０ｂは、基板１０を平面視したとき第２角と対角に位置する第６角に対応する領域に設けられたパッド２２ｆ（第６パッド）を有し、フィルタ５２はパッド２２ｆを介し端子Ｔ１に接続されている。チップ２０ｃは、基板１０を平面視したとき第３角と対角に位置する第７角に対応する領域に設けられたパッド２２ｇ（第７パッド）を有し、フィルタ５３はパッド２２ｇを介し端子Ｔ３に接続されている。チップ２０ｄは、基板１０を平面視したとき第４角と対角に位置する第８角に対応する領域に設けられたパッド２２ｈ（第８パッド）を有し、フィルタ５４はパッド２２ｈを介し端子Ｔ４に接続されている。これにより、フィルタ５１から５４の各々について入力信号と出力信号とのカップリングを抑制できる。

素子４０としてインダクタＬを例に説明したが、素子はキャパシタおよびインダクタの少なくとも一方を含む整合回路５５であればよい。素子４０は一端が共通端子Ａｎｔに電気的に接続され、他端がグランドに電気的に接続されたインダクタＬを含む。これにより、整合回路５５を小型化できる。

図３のように、基板１０を平面視したときチップ２０ａと２０ｃは対角状に設けられている。基板１０を平面視したときチップ２０ｂと２０ｄは対角状に設けられている。すなわち、素子４０の辺４１ａと４１ｃは対辺であり、素子４０の辺４１ｂと４１ｄは対辺である。フィルタ５１および５３は、バンドＢ１（第１バンド）のそれぞれ受信フィルタおよび送信フィルタである。フィルタ５２およびフィルタ５４は、バンドＢ１と異なるバンドＢ２（第２バンド）のそれぞれ受信フィルタおよび送信フィルタである。これにより、同じバンドの受信フィルタの受信端子と送信フィルタの送信端子を離すことができる。よって、送信と受信との間のアイソレーションを大きくできる。特に、バンドＢ１および／またはＢ２がＦＤＤ(Frequency Division Duplex)方式の場合、バンド内で受信帯域と送信帯域とが重なっておらず、送信と受信とのアイソレーションが問題となる。よって、フィルタ５１および５３をバンドＢ１の受信フィルタおよび送信フィルタとし、フィルタ５２および５４をバンドＢ２の受信フィルタおよび送信フィルタとすることが好ましい。

素子４０が例えばセラミックス誘電体層を積層した電子部品の場合、リッド３２から素子４０に応力により破壊されうる。そこで、実施例１では、図２のように、チップ２０ａから２０ｄ上にリッド３２が接して設けられ、素子４０とリッド３２との間には空間が形成されている。これにより、リッド３２から素子４０に加わる応力を抑制できる。よって、素子４０の破壊を抑制できる。

フィルタ５１から５４は、弾性表面波共振器または圧電薄膜共振器等の弾性波共振器を含む弾性波フィルタである。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 基板
１２、１２ａ−１２ｈ パッド
１３、１３ａ−１３ｈ、１３ｊ 貫通電極
１４、１４ａ−１４ｈ、１４ｚ 配線
１５、１５ｅ−１５ｈ、１５ｚ 貫通電極
１６ 端子
２０、２０ａ−２０ｄ チップ
２１ａ−２１ｈ 辺
２２ａ−２２ｈ パッド
２４ バンプ
３０ 封止部
３２ リッド
４０ 素子
４１ａ−４１ｄ 辺
４２ 電極
４４ 半田
５１−５４ フィルタ

Claims (10)

1. 基板と、
   前記基板上に実装され、前記基板を平面視したとき第１辺、第２辺、第３辺および第４辺を有する四角形状である素子と、
   前記基板上に実装され、共通端子と第１端子との間に電気的に接続された第１フィルタが設けられ、前記基板を平面視したとき前記第１辺と隣接する第５辺を有する四角形状である第１チップと、
   前記基板上に実装され、前記共通端子と第２端子との間に電気的に接続された第２フィルタが設けられ、前記基板を平面視したとき前記第２辺と隣接する第６辺を有する四角形状である第２チップと、
   前記基板上に実装され、前記共通端子と第３端子との間に電気的に接続された第３フィルタが設けられ、前記基板を平面視したとき前記第３辺と隣接する第７辺を有する四角形状である第３チップと、
   前記基板上に実装され、前記共通端子と第４端子との間に電気的に接続された第４フィルタが設けられ、前記基板を平面視したとき前記第４辺と隣接する第８辺を有する四角形状である第４チップと、
   前記基板内に設けられ、前記第１フィルタと前記素子とを電気的に接続する第１配線と、
   前記基板内に設けられ、前記第２フィルタと前記素子とを電気的に接続する第２配線と、
   前記基板内に設けられ、前記第３フィルタと前記素子とを電気的に接続する第３配線と、
   前記基板内に設けられ、前記第４フィルタと前記素子とを電気的に接続する第４配線と、
   を備えるマルチプレクサ。
2. 前記第１チップの前記第５辺は前記第２チップと隣接し、
   前記第２チップの前記第６辺は前記第３チップと隣接し、
   前記第３チップの前記第７辺は前記第４チップと隣接し、
   前記第４チップの前記第８辺は前記第１チップと隣接する請求項１記載のマルチプレクサ。
3. 前記第１チップは、前記基板を平面視したとき最も前記素子に近い第１角に対応する領域に設けられた第１パッドを有し、前記第１フィルタは前記第１パッドを介し前記第１配線と電気的に接続し、
   前記第２チップは、前記基板を平面視したとき最も前記素子に近い第２角に対応する領域に設けられた第２パッドを有し、前記第２フィルタは前記第２パッドを介し前記第２配線と電気的に接続し、
   前記第３チップは、前記基板を平面視したとき最も前記素子に近い第３角に対応する領域に設けられた第３パッドを有し、前記第３フィルタは前記第３パッドを介し前記第３配線と電気的に接続し、
   前記第４チップは、前記基板を平面視したとき最も前記素子に近い第４角に対応する領域に設けられた第４パッドを有し、前記第４フィルタは前記第４パッドを介し前記第４配線と電気的に接続する請求項２記載のマルチプレクサ。
4. 前記第１チップは、前記基板を平面視したとき前記第１角と対角に位置する第５角に対応する領域に設けられた第５パッドを有し、前記第１フィルタは前記第５パッドを介し前記第１端子に電気的に接続され、
   前記第２チップは、前記基板を平面視したとき前記第２角と対角に位置する第６角に対応する領域に設けられた第６パッドを有し、前記第２フィルタは前記第６パッドを介し前記第２端子に電気的に接続され、
   前記第３チップは、前記基板を平面視したとき前記第３角と対角に位置する第７角に対応する領域に設けられた第７パッドを有し、前記第３フィルタは前記第７パッドを介し前記第３端子に電気的に接続され、
   前記第４チップは、前記基板を平面視したとき前記第４角と対角に位置する第８角に対応する領域に設けられた第８パッドを有し、前記第４フィルタは前記第８パッドを介し前記第４端子に電気的に接続される請求項３記載のマルチプレクサ。
5. 前記素子は、キャパシタおよびインダクタの少なくとも一方を含む整合回路である請求項１から４のいずれか一項記載のマルチプレクサ。
6. 前記素子は、一端が前記共通端子に電気的に接続され、他端がグランドに電気的に接続されたインダクタを含む請求項１から５のいずれか一項記載のマルチプレクサ。
7. 前記基板を平面視したとき、前記素子の前記第１辺と前記第３辺は対辺であり、前記素子の前記第２辺と前記第４辺は対辺であり、
   前記第１フィルタおよび前記第３フィルタは、第１バンドのそれぞれ受信フィルタおよび送信フィルタであり、
   前記第２フィルタおよび前記第４フィルタは、第１バンドと異なる第２バンドのそれぞれ受信フィルタおよび送信フィルタである請求項１から６のいずれか一項記載のマルチプレクサ。
8. 前記第１チップ、前記第２チップ、前記第３チップおよび前記第４チップは、前記基板にフリップチップ実装されている請求項１から７に記載のマルチプレクサ。
9. 前記第１チップ、前記第２チップ、前記第３チップおよび前記第４チップ上にリッドが接して設けられ、前記素子と前記リッドとの間には空間が形成されている請求項１から８いずれか一項記載のマルチプレクサ。
10. 前記第１フィルタ、前記第２フィルタ、前記第３フィルタおよび前記第４フィルタは弾性波フィルタである請求項１から９のいずれか一項記載のマルチプレクサ。

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