JP2019050405A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、物、方法、又は製造方法に関する。または、本発明は、プロセス、マシン、
マニュファクチャ、又は組成物(コンポジション・オブ・マター)に関する。本発明の一
態様は、半導体装置、表示装置、電子機器、それらの作製方法、又はそれらの駆動方法に
関する。とくに、本発明の一態様は、例えば、トランジスタ及び容量素子を有する半導体
装置に関する。
The present invention relates to an object, a method, or a method of manufacturing. Or, the present invention is a process, a machine,
It relates to a manufacture or a composition (composition of matter). One embodiment of the present invention relates to a semiconductor device, a display device, an electronic device, a method for manufacturing them, or a method for driving them. In particular, one embodiment of the present invention relates to, for example, a semiconductor device including a transistor and a capacitor.
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いら
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路(IC)などにも利用されている。
A transistor used in many flat panel displays represented by a liquid crystal display device and a light emitting display device is formed of a silicon semiconductor such as amorphous silicon, single crystal silicon or polycrystalline silicon formed on a glass substrate. . In addition, transistors using the silicon semiconductor are also used in integrated circuits (ICs) and the like.
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用い
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。例えば、酸化物半導体として、酸化亜鉛、またはIn−Ga−
Zn系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッ
チング素子などに用いる技術が開示されている(特許文献1及び特許文献2参照)。
In recent years, in place of silicon semiconductors, a technique using a metal oxide exhibiting semiconductor characteristics for a transistor has attracted attention. Note that in this specification, a metal oxide exhibiting semiconductor characteristics is referred to as an oxide semiconductor. For example, as an oxide semiconductor, zinc oxide or In—Ga—
A technique is disclosed in which a transistor using a Zn-based oxide is manufactured and the transistor is used as a switching element of a pixel of a display device (see Patent Document 1 and Patent Document 2).
また、開口率を高めるために、トランジスタの酸化物半導体膜と同じ表面上に設けられ
た酸化物半導体膜と、トランジスタに接続する画素電極とが所定の距離を離れて設けられ
た容量素子を有する表示装置が開示されている(特許文献3参照)。
In addition, in order to increase the aperture ratio, the capacitor includes an oxide semiconductor film provided over the same surface as the oxide semiconductor film of the transistor and a capacitor element in which a pixel electrode connected to the transistor is separated by a predetermined distance. A display device is disclosed (see Patent Document 3).
容量素子は一対の電極の間に誘電体膜が設けられており、一対の電極のうち、少なくと
も一方の電極は、トランジスタを構成するゲート電極、ソース又はドレインなど遮光性を
有する導電膜で形成されていること多い。
In the capacitor element, a dielectric film is provided between a pair of electrodes, and at least one of the pair of electrodes is formed of a conductive film having a light shielding property such as a gate electrode constituting a transistor, a source, or a drain. Often
また、容量素子の容量値を大きくするためには、容量素子の占有面積を大きくする、具
体的には一対の電極が重畳している面積を大きくするという手段がある。しかしながら、
表示装置において、一対の電極が重畳している面積を大きくするために遮光性を有する導
電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する。
Also, in order to increase the capacitance value of the capacitive element, there is a means of increasing the occupied area of the capacitive element, specifically, increasing the area in which the pair of electrodes overlap. However,
In the display device, when the area of the light-shielding conductive film is increased to increase the area in which the pair of electrodes overlap, the aperture ratio of the pixel is reduced and the display quality of the image is degraded.
そこで、上記課題に鑑みて、本発明の一態様は、開口率が高く、且つ容量値を増大させ
ることが可能な容量素子を有する半導体装置を提供することを課題の一つとする。また、
製造コストが低い半導体装置を提供することを課題の一つとする。または、新規な半導体
装置などを提供することを課題の一つとする。
Therefore, in view of the above problems, an object of one embodiment of the present invention is to provide a semiconductor device including a capacitor having a high aperture ratio and capable of increasing a capacitance value. Also,
It is an object to provide a semiconductor device whose manufacturing cost is low. Alternatively, one of the problems is to provide a novel semiconductor device or the like.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
Note that the descriptions of these objects do not disturb the existence of other objects. Note that in one embodiment of the present invention, it is not necessary to solve all of these problems. In addition, problems other than these are naturally apparent from the description in the specification, drawings, claims, etc., and the specification,
Other problems can be extracted from the description of the drawings, claims, and the like.
本発明の一態様は、第1の酸化物半導体膜と、第2の酸化物半導体膜とを含むトランジ
スタと、一対の電極間に絶縁膜を含む容量素子と、を有する半導体装置であって、トラン
ジスタは、第1の酸化物半導体膜と、第1の酸化物半導体膜に接して設けられたゲート絶
縁膜と、ゲート絶縁膜に接して設けられ、第1の酸化物半導体膜と重畳する位置に設けら
れた第2の酸化物半導体膜と、第1の酸化物半導体膜に接続されたソース電極及びドレイ
ン電極と、を有し、容量素子の一対の電極の一方が、第2の酸化物半導体膜と同一表面上
に設けられることを特徴とする半導体装置である。
One embodiment of the present invention is a semiconductor device including a transistor including a first oxide semiconductor film and a second oxide semiconductor film, and a capacitor including an insulating film between a pair of electrodes, The transistor is provided in contact with the first oxide semiconductor film, the gate insulating film provided in contact with the first oxide semiconductor film, and the gate insulating film, and overlaps with the first oxide semiconductor film. And a source electrode and a drain electrode connected to the first oxide semiconductor film, and one of the pair of electrodes of the capacitor is a second oxide. A semiconductor device is provided on the same surface as a semiconductor film.
また、本発明の他の一態様は、第1の酸化物半導体膜と、第2の酸化物半導体膜とを含
むトランジスタと、一対の電極間に絶縁膜を含む容量素子と、を有する半導体装置であっ
て、トランジスタは、第2の酸化物半導体膜を含むゲート電極と、ゲート電極上のゲート
絶縁膜と、ゲート絶縁膜上のゲート電極と重畳する位置の第1の酸化物半導体膜と、第1
の酸化物半導体膜上のソース電極及びドレイン電極と、を有し、容量素子の一対の電極の
一方が、第2の酸化物半導体膜と同一表面上に設けられることを特徴とする半導体装置で
ある。
Another embodiment of the present invention is a semiconductor device including a transistor including a first oxide semiconductor film and a second oxide semiconductor film, and a capacitor including an insulating film between a pair of electrodes. The transistor includes a gate electrode including a second oxide semiconductor film, a gate insulating film over the gate electrode, and a first oxide semiconductor film at a position overlapping with the gate electrode over the gate insulating film. First
And a source electrode and a drain electrode over the oxide semiconductor film, and one of the pair of electrodes of the capacitor is provided over the same surface as the second oxide semiconductor film. is there.
また、本発明の他の一態様は、第1の酸化物半導体膜と、第2の酸化物半導体膜とを含
むトランジスタと、一対の電極間に絶縁膜を含む容量素子と、を有する半導体装置であっ
て、トランジスタは、第1の酸化物半導体膜と、第1の酸化物半導体膜上のソース電極及
びドレイン電極と、第1の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の第1の
酸化物半導体膜と重畳する位置の第2の酸化物半導体膜を含むゲート電極と、を有し、容
量素子の一対の電極の一方が、第2の酸化物半導体膜と同一表面上に設けられることを特
徴とする半導体装置である。
Another embodiment of the present invention is a semiconductor device including a transistor including a first oxide semiconductor film and a second oxide semiconductor film, and a capacitor including an insulating film between a pair of electrodes. The transistor includes a first oxide semiconductor film, a source electrode and a drain electrode over the first oxide semiconductor film, a gate insulating film over the first oxide semiconductor film, and a gate insulating film. And a gate electrode including a second oxide semiconductor film at a position overlapping with the first oxide semiconductor film, and one of the pair of electrodes of the capacitor element has the same surface as the second oxide semiconductor film. It is a semiconductor device characterized by being provided on top.
また、上記各構成において、容量素子の一対の電極の他方が、第1の酸化物半導体膜と
同一表面上に設けられると好ましい。また、容量素子は、可視光において透光性を有する
と好ましい。
In each of the above structures, the other of the pair of electrodes of the capacitor is preferably provided over the same surface as the first oxide semiconductor film. In addition, it is preferable that the capacitor have translucency in visible light.
また、上記各構成において、第1の酸化物半導体膜及び第2の酸化物半導体膜は、In
−M−Zn酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはH
fを表す)であると好ましい。
In each of the above structures, the first oxide semiconductor film and the second oxide semiconductor film are In
-M-Zn oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn or H
It is preferable that it represents f).
また、上記各構成の半導体装置を用いる、表示装置及び電子機器も本発明の一態様に含
まれる。
Further, a display device and an electronic device which use the semiconductor device having each of the above structures are also included in one embodiment of the present invention.
本発明の一態様により、開口率が高く、且つ容量値を増大させることが可能な容量素子
を有する半導体装置を提供することができる。また、製造コストが低い半導体装置を提供
することができる。または、新規な半導体装置などを提供することができる。
According to one embodiment of the present invention, it is possible to provide a semiconductor device including a capacitor element that has a high aperture ratio and can increase a capacitance value. In addition, a semiconductor device with low manufacturing cost can be provided. Alternatively, a novel semiconductor device or the like can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention does not necessarily have all of these effects. Note that effects other than these are naturally apparent from the description of the specification, drawings, claims and the like, and other effects can be extracted from the descriptions of the specification, drawings, claims and the like. It is.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。但し、本発明の
一態様は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本
発明の一態様は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
また、以下に説明する実施の形態において、同一部分または同様の機能を有する部分には
、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返し
の説明は省略する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, it is easily understood by those skilled in the art that one aspect of the present invention is not limited to the following description, and that various changes can be made in the form and details without departing from the spirit of the present invention and the scope thereof. Ru. Therefore, one embodiment of the present invention is not construed as being limited to the description of the embodiment modes described below.
In the embodiments described below, the same reference numerals or the same hatch patterns are used in common between different drawings for the same portions or portions having similar functions, and the repetitive description thereof will be omitted.
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
It should be noted that in the figures described herein, the size of each component, the thickness of the film, or the area may be exaggerated for clarity. Therefore, it is not necessarily limited to the scale.
また、本明細書等において用いる第1、第2等の序数詞は、構成要素の混合を避けるた
めに付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を
「第2の」または「第3の」などと適宜置き換えて説明することができる。
Also, the first and second ordinal numbers used in the present specification and the like are added to avoid mixing of the constituent elements, and are not limited numerically. Therefore, for example, "first" can be appropriately replaced with "second" or "third" and the like.
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタ
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替え
て用いることができるものとする。
Note that the functions of the “source” and “drain” of the transistor may be interchanged when adopting transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in the present specification, the terms "source" and "drain" can be used interchangeably.
(実施の形態1)
本実施の形態では、本発明の一態様の半導体装置について、図1乃至図3を用いて説明
する。
Embodiment 1
In this embodiment, a semiconductor device of one embodiment of the present invention will be described with reference to FIGS.
<半導体装置の構成例>
図1(A)は、本発明の一態様の半導体装置の上面図であり、図1(B)は、図1(A
)の一点鎖線A−B間、及び一点鎖線C−D間における切断面の断面図に相当する。なお
、図1(A)において、煩雑になることを避けるため、半導体装置の構成要素の一部(ゲ
ート絶縁膜等)を省略して図示している。
<Configuration Example of Semiconductor Device>
FIG. 1A is a top view of a semiconductor device of one embodiment of the present invention, and FIG. 1B is a top view of FIG.
) Corresponds to a cross-sectional view of a cross section between the dashed dotted line A-B and the dashed dotted line CD. Note that in FIG. 1A, some components of the semiconductor device (such as a gate insulating film) are omitted for simplicity.
図1(A)、(B)に示す半導体装置は、第1の酸化物半導体膜110aと、第2の酸
化物半導体膜104aとを含むトランジスタ150と、一対の電極間に絶縁膜を含む容量
素子160と、を有する。なお、容量素子160において、一対の電極の一方が第2の酸
化物半導体膜104aと同一平面上の第2の酸化物半導体膜104bであり、一対の電極
の他方が第1の酸化物半導体膜110aと同一平面上の第1の酸化物半導体膜110bで
ある。
The semiconductor device illustrated in FIGS. 1A and 1B includes a
トランジスタ150は、基板102上の第2の酸化物半導体膜104aを含むゲート電
極と、第2の酸化物半導体膜104aを含むゲート電極上のゲート絶縁膜として機能する
絶縁膜108と、絶縁膜108上の第2の酸化物半導体膜104aを含むゲート電極と重
畳する位置の第1の酸化物半導体膜110aと、第1の酸化物半導体膜110a上のソー
ス電極112a及びドレイン電極112bとを有する。別言すると、トランジスタ150
は、第1の酸化物半導体膜110aと、第1の酸化物半導体膜110aに接して設けられ
たゲート絶縁膜として機能する絶縁膜108と、絶縁膜108に接して設けられ、第1の
酸化物半導体膜110aと重畳する位置に設けられた第2の酸化物半導体膜104aと、
第1の酸化物半導体膜110aに接続されたソース電極112a及びドレイン電極112
bとを有する。なお、図1(A)、(B)に示すトランジスタ150は、所謂ボトムゲー
ト構造である。
The
A first
The source electrode 112 a and the drain electrode 112 connected to the first
and b. Note that the
なお、第1の酸化物半導体膜110aは、トランジスタ150のチャネル領域として機
能する。また、第2の酸化物半導体膜104aは、トランジスタ150のゲート電極とし
て機能する。よって、第1の酸化物半導体膜110aよりも第2の酸化物半導体膜104
aの抵抗率が低い。また、第1の酸化物半導体膜110aと第2の酸化物半導体膜104
aは、同一の金属元素を有すると好ましい。第1の酸化物半導体膜110aと第2の酸化
物半導体膜104aを同一の金属元素を有する構成とすることで、製造装置(例えば、成
膜装置、加工装置等)を共通に用いることが可能となるため、製造コストを抑制すること
ができる。
Note that the first
The resistivity of a is low. In addition, the first
It is preferable that a have the same metal element. When the first
したがって、トランジスタ150は、第1の酸化物半導体膜110aと、第1の酸化物
半導体膜110aに接する絶縁膜108と、絶縁膜108と接し、第1の酸化物半導体膜
110aと重畳する位置の第2の酸化物半導体膜104aと、を有し、第1の酸化物半導
体膜110aと第2の酸化物半導体膜104aは、同一の金属元素を有し、第1の酸化物
半導体膜110aよりも第2の酸化物半導体膜104aの抵抗率が低い。
Thus, the
また、第2の酸化物半導体膜104a、104bに、別途金属膜等で形成される配線等
を接続してもよい。例えば、図1に示す半導体装置を表示装置の画素部のトランジスタ及
び容量素子に用いる場合、引き回し配線、またはゲート配線等を金属膜で形成し、該金属
膜に第2の酸化物半導体膜104a、104bを接続させる構成を用いてもよい。引き回
し配線、またはゲート配線等を金属膜で形成することによって、配線抵抗を下げることが
可能となるため、信号遅延等を抑制することができる。
Further, a wiring or the like formed separately using a metal film or the like may be connected to the second
また、トランジスタ150上、より詳しくは、第1の酸化物半導体膜110a、ソース
電極112a及びドレイン電極112b上に絶縁膜114、116、118が形成されて
いる。絶縁膜114、116、118は、トランジスタ150の保護絶縁膜としての機能
を有する。
In addition, insulating
容量素子160は、基板102上の一対の電極の一方の電極としての機能を有する第2
の酸化物半導体膜104bと、第2の酸化物半導体膜104b上の誘電体膜として機能す
る絶縁膜108と、絶縁膜108を介して第2の酸化物半導体膜104bと重畳する位置
の一対の電極の他方の電極としての機能を有する第1の酸化物半導体膜110bと、を有
する。また、容量素子160上、より詳しくは、第1の酸化物半導体膜110b上に保護
絶縁膜としての機能を有する絶縁膜118が形成されている。
The
Of the first
なお、上述のように絶縁膜108は、トランジスタ150においては、ゲート絶縁膜と
して機能し、容量素子160においては、誘電体膜として機能する。また、本実施の形態
においては、絶縁膜108は、絶縁膜106と、絶縁膜107との積層構造である。ただ
し、本発明の一態様はこれに限定されず、絶縁膜108が単層構造、または3層以上の積
層構造でもよい。
Note that the insulating
また、容量素子160は、透光性を有する。すなわち、容量素子160が有する、第1
の酸化物半導体膜110b、第2の酸化物半導体膜104b、及び絶縁膜108は、それ
ぞれ透光性を有する材料により構成される。このように、容量素子160が透光性を有す
ることで、画素内のトランジスタが形成される箇所以外の領域に大きく(大面積に)形成
することができるため、開口率を高めつつ容量値を増大させた半導体装置を得ることがで
きる。この結果、表示品位の優れた半導体装置を得ることができる。また、容量素子16
0としては、トランジスタ150の作製工程を利用することで作製できる。したがって、
製造コストが低い半導体装置を得ることができる。
In addition, the
The
As 0, the transistor can be manufactured by using a manufacturing process of the
A semiconductor device with low manufacturing cost can be obtained.
なお、トランジスタ150及び容量素子160に用いる絶縁膜106、並びにトランジ
スタ150及び容量素子160上に設けられる絶縁膜118としては、少なくとも水素を
含む絶縁膜を用いる。また、トランジスタ150及び容量素子160に用いる絶縁膜10
7、並びにトランジスタ150及び容量素子160上に設けられる絶縁膜114、116
としては、少なくとも酸素を含む絶縁膜を用いる。このように、トランジスタ150及び
容量素子160に用いる絶縁膜、並びにトランジスタ150及び容量素子160上に用い
る絶縁膜を、上述の構成の絶縁膜とすることによって、トランジスタ150及び容量素子
160が有する第1の酸化物半導体膜及び第2の酸化物半導体膜の抵抗率を制御すること
ができる。
Note that as the insulating
7 and the insulating
As the insulating film, an insulating film containing at least oxygen is used. As described above, the insulating film used for the
具体的には、トランジスタ150において、第1の酸化物半導体膜110aは、チャネ
ル領域として用いるため、第1の酸化物半導体膜110b、第2の酸化物半導体膜104
a、104bと比較し抵抗率が高い。一方で、第1の酸化物半導体膜110b、及び第2
の酸化物半導体膜104a、104bは電極としての機能を有するため、第1の酸化物半
導体膜110aと比較し抵抗率が低い。
Specifically, since the first
Resistivity is high compared with a and 104b. On the other hand, the first
The
ここで、第1の酸化物半導体膜110a、110b、及び第2の酸化物半導体膜104
a、104bの抵抗率の制御方法について、以下説明を行う。
Here, the first
The control method of the resistivity of a and 104b will be described below.
<酸化物半導体の抵抗率の制御方法>
第1の酸化物半導体膜110a、110b、及び第2の酸化物半導体膜104a、10
4bに用いることのできる酸化物半導体膜は、膜中の酸素欠損及び/又は膜中の水素、水
等の不純物濃度によって、抵抗率を制御することができる半導体材料である。そのため、
第1の酸化物半導体膜110a、110b、及び第2の酸化物半導体膜104a、104
bへ酸素欠損及び/又は不純物濃度が増加する処理、または酸素欠損及び/又は不純物濃
度が低減する処理を選択することによって、同一工程で形成されたそれぞれの酸化物半導
体膜の抵抗率を制御することができる。
<Method of controlling resistivity of oxide semiconductor>
First
The oxide semiconductor film that can be used for 4 b is a semiconductor material whose resistivity can be controlled by the oxygen vacancy in the film and / or the concentration of impurities such as hydrogen and water in the film. for that reason,
First
The resistivity of each of the oxide semiconductor films formed in the same step is controlled by selecting a treatment in which the oxygen vacancy and / or impurity concentration is increased to b or a treatment in which the oxygen vacancy and / or impurity concentration is decreased. be able to.
具体的には、トランジスタ150のゲート電極として機能する第2の酸化物半導体膜1
04a、容量素子160の電極として機能する第2の酸化物半導体膜104b、及び容量
素子160の電極として機能する第1の酸化物半導体膜110bに用いる酸化物半導体膜
にプラズマ処理を行い、該酸化物半導体の膜中の酸素欠損を増加させる、および/または
酸化物半導体の膜中の水素、水等の不純物を増加させることによって、キャリア密度が高
く、抵抗率が低い酸化物半導体膜とすることができる。また、酸化物半導体膜に水素を含
む絶縁膜を接して形成し、該水素を含む絶縁膜から酸化物半導体膜に水素を拡散させるこ
とによって、キャリア密度が高く、抵抗率が低い酸化物半導体膜とすることができる。
Specifically, the second oxide semiconductor film 1 which functions as a gate electrode of the
04a, plasma treatment is performed on the oxide semiconductor film used for the second
一方、トランジスタ150のチャネル領域として機能する第1の酸化物半導体膜110
aは、絶縁膜107、114、116を設けることによって、水素を含む絶縁膜106、
118と接しない構成とする。絶縁膜107、114、116の少なくとも一つに酸素を
含む絶縁膜、別言すると、酸素を放出することが可能な絶縁膜を適用することで、第1の
酸化物半導体膜110aに酸素を供給することができる。酸素が供給された第1の酸化物
半導体膜110aは、膜中または界面の酸素欠損が補填され抵抗率が高い酸化物半導体膜
となる。なお、酸素を放出することが可能な絶縁膜としては、例えば、酸化シリコン膜、
または酸化窒化シリコン膜を用いることができる。
On the other hand, the first oxide semiconductor film 110 which functions as a channel region of the
a is an
It does not contact with 118. Oxygen is supplied to the first
Alternatively, a silicon oxynitride film can be used.
また、抵抗率が低い酸化物半導体膜を得るために、イオン注入法、イオンドーピング法
、プラズマイマージョンイオンインプランテーション法などを用いて、水素、ボロン、リ
ン、または窒素を酸化物半導体膜に注入してもよい。
Further, in order to obtain an oxide semiconductor film having low resistivity, hydrogen, boron, phosphorus, or nitrogen is implanted into the oxide semiconductor film by an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like. May be
また、抵抗率が低い酸化物半導体膜を得るために、該酸化物半導体膜にプラズマ処理を
行ってもよい。例えば、該プラズマ処理としては、代表的には、希ガス(He、Ne、A
r、Kr、Xe)、水素、及び窒素の中から選ばれた一種を含むガスを用いたプラズマ処
理が挙げられる。より具体的には、Ar雰囲気下でのプラズマ処理、Arと水素の混合ガ
ス雰囲気下でのプラズマ処理、アンモニア雰囲気下でのプラズマ処理、Arとアンモニア
の混合ガス雰囲気下でのプラズマ処理、または窒素雰囲気下でのプラズマ処理などが挙げ
られる。
In order to obtain an oxide semiconductor film having low resistivity, plasma treatment may be performed on the oxide semiconductor film. For example, as the plasma treatment, typically, a rare gas (He, Ne, A
and plasma treatment using a gas containing one selected from r, Kr, Xe), hydrogen, and nitrogen. More specifically, plasma treatment in Ar atmosphere, plasma treatment in a mixed gas atmosphere of Ar and hydrogen, plasma treatment in an ammonia atmosphere, plasma treatment in a mixed gas atmosphere of Ar and ammonia, or nitrogen Plasma treatment under an atmosphere or the like can be mentioned.
上記プラズマ処理によって、酸化物半導体膜は、酸素が脱離した格子(または酸素が脱
離した部分)に酸素欠損を形成する。該酸素欠損は、キャリアを発生する要因になり得る
場合がある。また、酸化物半導体膜の近傍、より具体的には、酸化物半導体膜の下側また
は上側に接する絶縁膜から、水素が供給されると、上記酸素欠損と水素が結合すると、キ
ャリアである電子を生成する場合がある。
By the plasma treatment, the oxide semiconductor film forms oxygen vacancies in a lattice from which oxygen is released (or a portion from which oxygen is released). The oxygen deficiency may be a factor for generating carriers. In addition, when hydrogen is supplied from an insulating film in the vicinity of the oxide semiconductor film, more specifically, in contact with the lower side or the upper side of the oxide semiconductor film, an electron which is a carrier is formed when the oxygen vacancy and the hydrogen are bonded. May generate
一方、酸素欠損が補填され、水素濃度が低減された酸化物半導体膜は、高純度真性化、
又は実質的に高純度真性化された酸化物半導体膜といえる。ここで、実質的に真性とは、
酸化物半導体膜のキャリア密度が、1×1017個/cm3未満であること、好ましくは
1×1013個/cm3未満であること、さらに好ましくは1×10−9個/cm3以上
1×1011個/cm3未満であることを指す。高純度真性または実質的に高純度真性で
ある酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることがで
きる。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密
度が低いため、トラップ準位密度を低減することができる。
On the other hand, an oxide semiconductor film in which oxygen vacancies have been compensated for and whose hydrogen concentration has been reduced is highly pure.
Alternatively, it can be said that the oxide semiconductor film is substantially purified to be intrinsic. Here, substantially true is
The carrier density of the oxide semiconductor film is less than 1 × 10 17 pieces / cm 3 , preferably less than 1 × 10 13 pieces / cm 3 , more preferably 1 × 10 −9 pieces / cm 3 or more It means that it is less than 1 × 10 11 pieces / cm 3 . A highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film can reduce carrier density because there are few carriers. In addition, since the oxide semiconductor film which has high purity intrinsic or substantially high purity intrinsic has a low density of defect states, the trap state density can be reduced.
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著し
く小さく、チャネル幅が1×106μmでチャネル長Lが10μmの素子であっても、ソ
ース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オ
フ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下
という特性を得ることができる。したがって、上述した高純度真性または実質的に高純度
真性である酸化物半導体膜を用いる第1の酸化物半導体膜110aをチャネル領域に用い
るトランジスタ150は、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
In addition, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a very small off-state current, a device with a channel width of 1 × 10 6 μm and a channel length L of 10 μm, When the voltage between drain electrodes (drain voltage) is in the range of 1 V to 10 V, it is possible to obtain the characteristic that the off current is less than the measurement limit of the semiconductor parameter analyzer, that is, less than 1 × 10 −13 A. Therefore, the
絶縁膜106として、例えば、水素を含む絶縁膜、別言すると水素を放出することが可
能な絶縁膜、代表的には窒化シリコン膜を用いることで、第2の酸化物半導体膜104a
、104bに水素を供給することができる。また、絶縁膜118としては、例えば、絶縁
膜106と同様に水素を含む絶縁膜を用いることで、第1の酸化物半導体膜110bに水
素を供給することができる。水素を放出することが可能な絶縁膜としては、膜中の含有水
素濃度が1×1022atoms/cm3以上であると好ましい。このような絶縁膜を第
2の酸化物半導体膜104a、104b及び第1の酸化物半導体膜110bに接して形成
することで、第2の酸化物半導体膜104a、104b及び第1の酸化物半導体膜110
bに効果的に水素を含有させることができる。このように、第2の酸化物半導体膜104
a、104b及び第1の酸化物半導体膜110bに接する絶縁膜の構成を変えることによ
って、酸化物半導体膜の抵抗率を制御することができる。
For example, an insulating film containing hydrogen, in other words, an insulating film capable of releasing hydrogen, typically a silicon nitride film, is used as the insulating
, 104b can be supplied with hydrogen. In addition, as the insulating
b can effectively contain hydrogen. Thus, the second oxide semiconductor film 104
The resistivity of the oxide semiconductor film can be controlled by changing the structure of the insulating film in contact with the first and the second
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子(または酸素が脱離した部分)に酸素欠損を形成する。該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。
したがって、水素が含まれている絶縁膜と接して設けられた第2の酸化物半導体膜104
a、104b及び第1の酸化物半導体膜110bは、第1の酸化物半導体膜110aより
もキャリア密度の高い酸化物半導体膜となる。
Hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to a metal atom to form water, and also forms oxygen vacancies in a lattice from which oxygen is released (or a portion from which oxygen is released). When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated. In addition, when a part of hydrogen bonds to oxygen which is bonded to a metal atom, an electron which is a carrier may be generated.
Therefore, the second oxide semiconductor film 104 is provided in contact with the insulating film containing hydrogen.
The a and 104 b and the first
トランジスタ150のチャネル領域が形成される第1の酸化物半導体膜110aは、水
素ができる限り低減されていることが好ましい。具体的には、第1の酸化物半導体膜11
0aにおいて、二次イオン質量分析法(SIMS:Secondary Ion Mas
s Spectrometry)により得られる水素濃度を、2×1020atoms/
cm3以下、好ましくは5×1019atoms/cm3以下、より好ましくは1×10
19atoms/cm3以下、5×1018atoms/cm3未満、好ましくは1×1
018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下、
さらに好ましくは1×1016atoms/cm3以下とする。
In the first
At 0a, secondary ion mass spectrometry (SIMS: Secondary Ion Mas
Hydrogen concentration obtained by s Spectrometry) is 2 × 10 20 atoms /
cm 3 or less, preferably 5 × 10 19 atoms / cm 3 or less, more preferably 1 × 10
19 atoms / cm 3 or less, less than 5 × 10 18 atoms / cm 3 , preferably 1 × 1
0 18 atoms / cm 3 or less, more preferably 5 × 10 17 atoms / cm 3 or less,
More preferably, it is 1 × 10 16 atoms / cm 3 or less.
一方、トランジスタ150のゲート電極及び容量素子160の電極として機能する第2
の酸化物半導体膜104a、104bと、容量素子160の電極として機能する酸化物半
導体膜110bは、第1の酸化物半導体膜110aよりも水素濃度及び/又は酸素欠損量
が多く、抵抗率が低い酸化物半導体膜である。
Meanwhile, the second electrode functions as the gate electrode of the
The
また、第1の酸化物半導体膜110a、110bと、第2の酸化物半導体膜104a、
104bは、同一の金属元素を有する。第1の酸化物半導体膜110a、110bと、第
2の酸化物半導体膜104a、104bを同一の金属元素を有する構成とすることで、製
造コストを低減できるため好ましい。ただし、第1の酸化物半導体膜110a、110b
と、第2の酸化物半導体膜104a,104bは、同一の金属元素を有していても、組成
が異なる場合がある。例えば、トランジスタ及び容量素子の作製工程中に、膜中の金属元
素が脱離し、異なる金属組成となる場合がある。
In addition, the first
104 b have the same metal element. The structure in which the first
Even if the second
このように、本発明の一態様の半導体装置においては、トランジスタのゲート電極とし
て機能する導電膜と、容量素子の電極として機能する導電膜を同時に形成する、別言する
と、トランジスタのゲート電極として機能する導電膜と、容量素子の電極として機能する
導電膜を同一表面上に形成することで、製造コストを低減することが可能となる。また、
トランジスタのゲート電極として機能する導電膜と、容量素子の電極として機能する導電
膜は、酸化物半導体膜を含む構成である。該酸化物半導体膜に適切な処理を行うことで、
抵抗率が低く、且つ透光性を有する導電膜とすることができる。該導電膜を用いることで
、トランジスタおよび/または容量素子に透光性を付与することができる。
Thus, in the semiconductor device of one embodiment of the present invention, the conductive film functioning as the gate electrode of the transistor and the conductive film functioning as the electrode of the capacitor are simultaneously formed. In other words, they function as the gate electrode of the transistor. By forming the conductive film to be formed and the conductive film functioning as an electrode of the capacitor on the same surface, the manufacturing cost can be reduced. Also,
The conductive film functioning as the gate electrode of the transistor and the conductive film functioning as the electrode of the capacitor each include an oxide semiconductor film. By performing appropriate treatment on the oxide semiconductor film,
The conductive film can have low resistivity and light transmittance. By using the conductive film, light transmission can be provided to the transistor and / or the capacitor.
ここで、図1(A)、(B)に示す半導体装置のその他の構成要素の詳細について、以
下説明を行う。
Here, details of other components of the semiconductor device illustrated in FIGS. 1A and 1B will be described below.
<基板>
基板102の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板102として用いてもよい。また、シリコンや炭化シリコンを材
料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体
基板、SOI基板等を適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板102として用いてもよい。なお、基板102として、ガラス基板を用
いる場合、第6世代(1500mm×1850mm)、第7世代(1870mm×220
0mm)、第8世代(2200mm×2400mm)、第9世代(2400mm×280
0mm)、第10世代(2950mm×3400mm)等の大面積基板を用いることで、
大型の表示装置を作製することができる。また、基板102として、可撓性基板を用い、
可撓性基板上に直接、トランジスタ150、容量素子160等を形成してもよい。
<Board>
The material of the
0mm), 8th generation (2200mm x 2400mm), 9th generation (2400mm x 280)
By using a large area substrate such as 0 mm) and 10th generation (2950 mm × 3400 mm)
A large display device can be manufactured. In addition, a flexible substrate is used as the
The
これらの他にも、基板102として、様々な基板を用いて、トランジスタを形成するこ
とが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例として
は、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイ
ルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、
貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板
の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダラ
イムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート(PE
T)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表
されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせ
フィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ
塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリ
イミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又は
SOI基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状
などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造すること
ができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又
は回路の高集積化を図ることができる。
In addition to these, various substrates can be used as the
There is a laminated film, a paper containing a fibrous material, or a base film. Examples of the glass substrate include barium borosilicate glass, aluminoborosilicate glass, or soda lime glass. An example of a flexible substrate is polyethylene terephthalate (PE
T) Plastics typified by polyethylene naphthalate (PEN) and polyether sulfone (PES), and flexible synthetic resins such as acrylic. Examples of the laminated film include polypropylene, polyester, polyvinyl fluoride, polyvinyl chloride and the like. Examples of the base film include polyester, polyamide, polyimide, inorganic vapor-deposited film, and papers. In particular, by manufacturing a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, a transistor with small variation in characteristics, size, or shape, high current ability, and small size can be manufactured. . When a circuit is formed using such a transistor, power consumption of the circuit can be reduced or integration of the circuit can be increased.
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロフ
ァン基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン
、ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、
再生ポリエステル)などを含む)、皮革基板、又はゴム基板などがある。これらの基板を
用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形
成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
Note that one substrate may be used to form a transistor, and then the transistor may be transposed to another substrate and the transistor may be disposed on another substrate. As an example of a substrate on which a transistor is transposed, a paper substrate, a cellophane substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber (silk, cotton, hemp), Synthetic fiber (nylon, polyurethane, polyester) or regenerated fiber (acetate, cupra, rayon,
(Including recycled polyester), leather substrates, rubber substrates, and the like. By using these substrates, formation of a transistor with good characteristics, formation of a transistor with low power consumption, manufacture of a device that is not easily broken, provision of heat resistance, weight reduction, or thickness reduction can be achieved.
<第1の酸化物半導体膜及び第2の酸化物半導体膜>
第1の酸化物半導体膜110a、110b、及び第2の酸化物半導体膜104a、10
4bは、少なくともインジウム(In)、亜鉛(Zn)及びM(Al、Ti、Ga、Y、
Zr、La、Ce、SnまたはHf等の金属)を含むIn−M−Zn酸化物で表記される
膜を含むことが好ましい。または、InとZnの双方を含むことが好ましい。また、該酸
化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、ス
タビライザーを含むことが好ましい。
<First Oxide Semiconductor Film and Second Oxide Semiconductor Film>
First
4b is at least indium (In), zinc (Zn) and M (Al, Ti, Ga, Y,
It is preferable to include a film represented by an In-M-Zn oxide containing a metal such as Zr, La, Ce, Sn, or Hf. Alternatively, it is preferable to contain both In and Zn. In addition, in order to reduce variation in electrical characteristics of a transistor including the oxide semiconductor, a stabilizer is preferably included.
スタビライザーとしては、上記Mで記載の金属を含め、例えば、ガリウム(Ga)、ス
ズ(Sn)、ハフニウム(Hf)、アルミニウム(Al)、またはジルコニウム(Zr)
等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン(La)
、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、
ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(
Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム
(Yb)、ルテチウム(Lu)等がある。
Examples of the stabilizer include the metals described in the above M, such as gallium (Ga), tin (Sn), hafnium (Hf), aluminum (Al), or zirconium (Zr)
Etc. Another stabilizer is lanthanide, lanthanum (La).
, Cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm),
Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (
Dy, holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), lutetium (Lu) and the like.
第1の酸化物半導体膜110a、110b、及び第2の酸化物半導体膜104a、10
4bを構成する酸化物半導体として、例えば、In−Ga−Zn系酸化物、In−Al−
Zn系酸化物、In−Sn−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Z
n系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn
系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系
酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸
化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化
物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−
Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、I
n−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる
。
First
As an oxide semiconductor forming 4b, for example, In—Ga—Zn-based oxide, In—Al—
Zn-based oxide, In-Sn-Zn-based oxide, In-Hf-Zn-based oxide, In-La-Z
n-based oxide, In-Ce-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd-Zn
Oxide, In-Sm-Zn oxide, In-Eu-Zn oxide, In-Gd-Zn oxide, In-Tb-Zn oxide, In-Dy-Zn oxide, In -Ho-Zn oxide, In-Er-Zn oxide, In-Tm-Zn oxide, In-Yb-Zn oxide, In-Lu-Zn oxide, In-Sn-Ga- Zn-based oxide, In-Hf-Ga-
Zn-based oxide, In-Al-Ga-Zn-based oxide, In-Sn-Al-Zn-based oxide, I
An n-Sn-Hf-Zn-based oxide or an In-Hf-Al-Zn-based oxide can be used.
なお、ここで、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有す
る酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZ
n以外の金属元素が入っていてもよい。
Here, an In—Ga—Zn-based oxide means an oxide having In, Ga, and Zn as main components, and there is no limitation on the ratio of In, Ga, and Zn. Also, In, Ga and Z
Metal elements other than n may be contained.
また、第1の酸化物半導体膜110a、110bと、第2の酸化物半導体膜104a、
104bは、上記酸化物のうち、同一の金属元素を有する。第1の酸化物半導体膜110
a、110bと、第2の酸化物半導体膜104a、104bを同一の金属元素とすること
で、製造コストを低減させることができる。例えば、同一の金属組成の金属酸化物ターゲ
ットを用いることで製造コストを低減させることができる。また同一の金属組成の金属酸
化物ターゲットを用いることによって、酸化物半導体膜を加工する際のエッチングガスま
たはエッチング液を共通して用いることができる。
In addition, the first
104 b has the same metal element among the above oxides. First oxide semiconductor film 110
The manufacturing cost can be reduced by using the a and 110 b and the second
<絶縁膜>
トランジスタ150のゲート絶縁膜、及び容量素子160の誘電体膜として機能する絶
縁膜106、107としては、プラズマCVD法、スパッタリング法等により、酸化シリ
コン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム
膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸
化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジ
ム膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜106、10
7の積層構造とせずに、上述の材料から選択された単層の絶縁層を用いてもよい。
<Insulating film>
As the insulating
Instead of the laminated structure of 7, a single-layer insulating layer selected from the above-mentioned materials may be used.
なお、トランジスタ150のチャネル領域として機能する第1の酸化物半導体膜110
aと接する絶縁膜107は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも
過剰に酸素を含有する領域(酸素過剰領域)を有することがより好ましい。別言すると、
絶縁膜107は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜107に酸素
過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜107を形成すればよい。また
は、成膜後の絶縁膜107に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導
入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入
法、プラズマ処理等を用いることができる。
Note that the first oxide semiconductor film 110 which functions as a channel region of the
The insulating
The insulating
また、絶縁膜106、107として、酸化ハフニウムを用いる場合、以下の効果を奏す
る。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。した
がって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を10n
m以下または5nm以下とした場合でも、トンネル電流によるリーク電流を小さくするこ
とができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに
、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い
比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構
造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や
立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
In addition, when hafnium oxide is used as the insulating
Even in the case of m or less or 5 nm or less, the leak current due to the tunnel current can be reduced. That is, a transistor with small off current can be realized. Furthermore, hafnium oxide having a crystal structure has a high dielectric constant as compared to hafnium oxide having an amorphous structure. Therefore, in order to obtain a transistor with low off current, it is preferable to use hafnium oxide having a crystal structure. Examples of the crystal structure include monoclinic system and cubic system. However, one embodiment of the present invention is not limited to these.
なお、本実施の形態では、絶縁膜106として窒化シリコン膜を形成し、絶縁膜107
として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電
率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トラン
ジスタ150のゲート絶縁膜及び容量素子160の誘電体膜として機能する絶縁膜108
として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化することができる。よって
、トランジスタ150及び容量素子160の絶縁耐圧の低下を抑制、さらには絶縁耐圧を
向上させて、トランジスタ150及び容量素子160の静電破壊を抑制することができる
。
Note that in this embodiment, a silicon nitride film is formed as the insulating
As a silicon oxide film is formed. The silicon nitride film has a high relative dielectric constant as compared to the silicon oxide film, and a film thickness necessary to obtain capacitance equivalent to that of the silicon oxide film is large. Insulating
By including a silicon nitride film, the insulating film can be physically thickened. Accordingly, a reduction in the withstand voltage of the
<ソース電極及びドレイン電極>
ソース電極112a、及びドレイン電極112bに用いることのできる材料としては、
アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデ
ン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合
金を単層構造または積層構造として用いることができる。例えば、アルミニウム膜上にチ
タン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、モリブデ
ン膜上に銅膜を積層した二層構造、モリブデンとタングステンを含む合金膜上に銅膜を積
層した二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、
チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウ
ム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構
造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜
上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化
モリブデン膜を形成する三層構造等がある。また、ソース電極112a、及びドレイン電
極112bを三層構造とする場合、一層目及び三層目には、チタン、窒化チタン、モリブ
デン、タングステン、モリブデンとタングステンを含む合金、モリブデンとジルコニウム
を含む合金、又は窒化モリブデンでなる膜を形成し、2層目には、銅、アルミニウム、金
又は銀、或いは銅とマンガンの合金等の低抵抗材料でなる膜を形成することが好ましい。
なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。また
、ソース電極112a、及びドレイン電極112bに用いることのできる材料は、例えば
、スパッタリング法を用いて形成することができる。
<Source electrode and drain electrode>
As materials which can be used for the
A single metal consisting of aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing this as a main component can be used as a single layer structure or a laminated structure. For example, a two-layer structure in which a titanium film is laminated on an aluminum film, a two-layer structure in which a titanium film is laminated on a tungsten film, a two-layer structure in which a copper film is laminated on a molybdenum film, an alloy film containing molybdenum and tungsten Two-layer structure in which a copper film is laminated, two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film,
A three-layer structure in which a titanium film or a titanium nitride film and an aluminum film or a copper film are stacked on the titanium film or the titanium nitride film and a titanium film or a titanium nitride film is formed thereon, a molybdenum film or a molybdenum nitride film There is a three-layer structure in which a film, an aluminum film or a copper film is stacked on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is formed thereon. When the
Note that a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used. Further, materials which can be used for the
<保護絶縁膜>
トランジスタ150の保護絶縁膜として機能する絶縁膜114、116、118及び容
量素子160の保護絶縁膜として機能する絶縁膜118としては、プラズマCVD法、ス
パッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、
窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジ
ルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜
、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることが
できる。
<Protective insulating film>
As the insulating
An insulating layer containing one or more of a silicon nitride film, an aluminum oxide film, a hafnium oxide film, a yttrium oxide film, a zirconium oxide film, a gallium oxide film, a tantalum oxide film, a magnesium oxide film, a lanthanum oxide film, a cerium oxide film and a neodymium oxide film , Can be used respectively.
なお、容量素子160において、絶縁膜118は、容量素子160の電極として機能す
る第1の酸化物半導体膜110bの抵抗率を低下させる機能も有する。
Note that in the
また、トランジスタ150のチャネル領域として機能する第1の酸化物半導体膜110
aと接する絶縁膜114は、酸化物絶縁膜であることが好ましく、酸素を放出することが
可能な絶縁膜を用いる。酸素を放出することが可能な絶縁膜を別言すると、化学量論的組
成よりも過剰に酸素を含有する領域(酸素過剰領域)を有する絶縁膜である。なお、絶縁
膜114に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜114を形成す
ればよい。または、成膜後の絶縁膜114に酸素を導入して、酸素過剰領域を形成しても
よい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージ
ョンイオン注入法、プラズマ処理等を用いることができる。
In addition, the first oxide semiconductor film 110 which functions as a channel region of the
The insulating
絶縁膜114として、酸素を放出することが可能な絶縁膜を用いることで、トランジス
タ150のチャネル領域として機能する第1の酸化物半導体膜110aに酸素を移動させ
、第1の酸化物半導体膜110aの酸素欠損量を低減することが可能となる。例えば、膜
の表面温度が100℃以上700℃以下、好ましくは100℃以上500℃以下の加熱処
理で行われる、昇温脱離ガス分析(以下、TDS分析とする。)によって測定される酸素
分子の放出量が、1.0×1018分子/cm3以上ある絶縁膜を用いることで、第1の
酸化物半導体膜110aに含まれる酸素欠損量を低減することができる。
By using an insulating film capable of releasing oxygen as the insulating
また、絶縁膜114の厚さは、5nm以上150nm以下、好ましくは5nm以上50
nm以下、好ましくは10nm以上30nm以下とすることができる。絶縁膜116の厚
さは、30nm以上500nm以下、好ましくは150nm以上400nm以下とするこ
とができる。
The thickness of the insulating
The thickness can be set to nm or less, preferably 10 nm or more and 30 nm or less. The thickness of the insulating
また、絶縁膜114、116は、同種の材料の絶縁膜を用いることができるため、絶縁
膜114と絶縁膜116の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜114と絶縁膜116の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜114と絶縁膜116の2層構造について説明したが、こ
れに限定されず、例えば、絶縁膜114の単層構造、絶縁膜116の単層構造、または3
層以上の積層構造としてもよい。
In addition, since the insulating
A layered structure of layers or more may be used.
なお、ソース電極112a及びドレイン電極112bと、第1の酸化物半導体膜110
aとの間に、絶縁膜122を設けてもよい。その場合の例を、図17(A)、(B)に示
す。ソース電極112a及びドレイン電極112bと、第1の酸化物半導体膜110aと
は、絶縁膜122に設けられたコンタクトホールを介して接続されている。絶縁膜122
は、絶縁膜108で述べた内容と同様な材質や膜質を採用することが出来る。
Note that the
An insulating
The same material and film quality as the contents described for the insulating
<表示装置の作製方法>
次に、図1(A)、(B)に示す半導体装置の作製方法の一例について、図2及び図3
を用いて説明する。
<Method for manufacturing display device>
Next, an example of a method for manufacturing the semiconductor device illustrated in FIGS. 1A and 1B will be described with reference to FIGS.
This will be described using
まず、基板102上に第2の酸化物半導体膜104aを含むゲート電極と、一対の電極
の一方の電極として機能する第2の酸化物半導体膜104bを形成する。その後、基板1
02、及び第2の酸化物半導体膜104a、104b上に絶縁膜106、107を含む絶
縁膜108を形成する(図2(A)参照)。
First, a gate electrode including the second
The insulating
なお、基板102、第2の酸化物半導体膜104a、104b、及び絶縁膜106、1
07としては、上述の列挙した材料の中から選択することで形成できる。なお、本実施の
形態においては、基板102としてはガラス基板を用い、第2の酸化物半導体膜104a
、104bとしては、In−Ga−Zn酸化物膜(In:Ga:Zn=1:1:1の金属
酸化物ターゲットを使用。)を用い、絶縁膜106としては、水素を放出することが可能
な窒化シリコン膜を用い、絶縁膜107としては、酸素を放出することが可能な酸化窒化
シリコン膜を用いる。
Note that the
07 can be formed by selecting from among the materials listed above. Note that in this embodiment, a glass substrate is used as the
As the insulating
第2の酸化物半導体膜104a、104bに水素を放出することが可能な窒化シリコン
膜を接して設けることにより、第2の酸化物半導体膜104a、104bの抵抗率を下げ
ることが可能となる。
By providing the second
また、第2の酸化物半導体膜104a、104bは、基板102上に酸化物半導体膜を
成膜後、該酸化物半導体膜の所望の領域が残るようにパターニングし、その後不要な領域
をエッチングすることで形成される。
In addition, after the oxide semiconductor film is formed over the
次に、絶縁膜108上の第2の酸化物半導体膜104aを含むゲート電極と重畳する位
置に第1の酸化物半導体膜110aと、絶縁膜108上の第2の酸化物半導体膜104b
と重畳する位置に第1の酸化物半導体膜110bと、をそれぞれ形成する(図2(B)参
照)。
Next, the first
And the first
第1の酸化物半導体膜110a、110bとしては、上述の列挙した材料の中から選択
することで形成できる。なお、本実施の形態においては、第1の酸化物半導体膜110a
、110bとしては、In−Ga−Zn酸化物膜(In:Ga:Zn=1:1:1の金属
酸化物ターゲットを使用。)を用いる。
The first
110b uses an In-Ga-Zn oxide film (using a metal oxide target of In: Ga: Zn = 1: 1: 1).
また、第1の酸化物半導体膜110a、110bは、絶縁膜108上に酸化物半導体膜
を成膜後、該酸化物半導体膜の所望の領域が残るようにパターニングし、その後不要な領
域をエッチングすることで形成される。
In addition, after the oxide semiconductor film is formed over the insulating
また、第1の酸化物半導体膜110aと、第1の酸化物半導体膜110bは、同一の酸
化物半導体膜より加工して形成されるため、少なくとも同一の金属元素を有する。また、
第1の酸化物半導体膜110a、110bのエッチング加工の際に、オーバーエッチング
によって絶縁膜107の一部(第1の酸化物半導体膜110a、110bから露出した領
域)がエッチングされ膜厚が減少することがある。
Further, since the first
In the etching process of the first
第1の酸化物半導体膜110a、110bを形成後、熱処理を行うと好ましい。該熱処
理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、より好ましく
は350℃以上450℃以下の温度で、不活性ガス雰囲気、酸化性ガスを10ppm以上
含む雰囲気、または減圧雰囲気で行えばよい。また、熱処理の雰囲気は、不活性ガス雰囲
気で熱処理を行った後に、第1の酸化物半導体膜110a、110bから脱離した酸素を
補うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。ここでの熱処理によ
って、絶縁膜106、107、及び第1の酸化物半導体膜110a、110bの少なくと
も1つから水素や水などの不純物を除去することができる。なお、該熱処理は、第1の酸
化物半導体膜110a、110bを島状に加工する前に行ってもよい。
After the first
なお、第1の酸化物半導体膜110aをチャネル領域とするトランジスタ150に安定
した電気特性を付与するためには、第1の酸化物半導体膜110a中の不純物を低減し、
第1の酸化物半導体膜110aを真性または実質的に真性にすることが有効である。
Note that in order to provide stable electrical characteristics to the
It is effective to make the first
次に、絶縁膜108、及び第1の酸化物半導体膜110a、110b上に導電膜を成膜
し、該導電膜の所望の領域が残るようにパターニングし、その後不要な領域をエッチング
することで、絶縁膜108及び第1の酸化物半導体膜110a上にソース電極112a、
及びドレイン電極112bを形成する(図2(C)参照)。
Next, a conductive film is formed over the insulating
And the
ソース電極112a、及びドレイン電極112bとしては、上述の列挙した材料の中か
ら選択することで形成できる。なお、本実施の形態においては、ソース電極112a、及
びドレイン電極112bとしては、チタン膜と、アルミニウム膜と、チタン膜との3層の
積層構造を用いる。
The source electrode 112 a and the
次に、絶縁膜108、第1の酸化物半導体膜110a、110b、ソース電極112a
、及びドレイン電極112b上に絶縁膜114、116を形成する(図2(D)参照)。
Next, the insulating
The insulating
絶縁膜114、116としては、上述の列挙した材料の中から選択することで形成でき
る。なお、本実施の形態においては、絶縁膜114、116としては、酸素を放出するこ
とが可能な酸化窒化シリコン膜を用いる。
The insulating
次に、絶縁膜114、116の所望の領域が残るようにパターニングし、その後不要な
領域をエッチングすることで開口140を形成する(図3(A)参照)。
Next, patterning is performed so that desired regions of the insulating
開口140としては、第1の酸化物半導体膜110bが露出するように形成する。開口
140の形成方法としては、例えば、ドライエッチング法を用いることができる。ただし
、開口140の形成方法としては、これに限定されず、ウエットエッチング法、またはド
ライエッチング法とウエットエッチング法を組み合わせた形成方法としてもよい。なお、
開口140を形成するためのエッチング工程によって、第1の酸化物半導体膜110bの
膜厚が減少する場合がある。
The
The thickness of the first
この後、熱処理を行うことが好ましい。該熱処理によって、絶縁膜114、または絶縁
膜116に含まれる酸素の一部を第1の酸化物半導体膜110aに移動させ、第1の酸化
物半導体膜110a中の酸素欠損を補填することが可能である。この結果、第1の酸化物
半導体膜110aに含まれる酸素欠損量を低減することができる。一方、絶縁膜114と
接しない第1の酸化物半導体膜110bの酸素欠損量は低減されないため、第1の酸化物
半導体膜110bは、第1の酸化物半導体膜110aより多くの酸素欠損を含有すること
となる。熱処理の条件としては、第1の酸化物半導体膜110a、110bを形成後の熱
処理と同様とすることができる。
After this, heat treatment is preferably performed. By the heat treatment, part of oxygen contained in the insulating
次に、開口140を覆うように、絶縁膜116、及び第1の酸化物半導体膜110b上
に絶縁膜118を形成する(図3(B)参照)。
Next, the insulating
絶縁膜118としては、上述の列挙した材料の中から選択することで形成できる。なお
、本実施の形態においては、絶縁膜118としては、水素を放出することが可能な窒化シ
リコン膜を用いる。絶縁膜118に含まれる水素が第1の酸化物半導体膜110bに拡散
すると、第1の酸化物半導体膜110bの抵抗率が低下する。なお、第1の酸化物半導体
膜110bの抵抗率の低下に伴い、図3(A)と図3(B)に示す第1の酸化物半導体膜
110bのハッチングを変えて図示している。
The insulating
第1の酸化物半導体膜110bの抵抗率は、少なくとも第1の酸化物半導体膜110a
よりも低く、好ましくは、1×10−3Ωcm以上1×104Ωcm未満、さらに好まし
くは、1×10−3Ωcm以上1×10−1Ωcm未満であるとよい。なお、絶縁膜11
8は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、トランジ
スタ150に含まれる第1の酸化物半導体膜110aへ拡散するのを防ぐ効果も奏する。
The resistivity of the first
Lower than, preferably, 1 × 10 -3 1 × 10 4 less [Omega] cm or more [Omega] cm, more preferably, it is less than 1 × 10 -3 Ωcm or more 1 × 10 -1 Ωcm. Insulating film 11
8 also has an effect of preventing external impurities such as water, an alkali metal, an alkaline earth metal and the like from diffusing into the first
また、本実施の形態の絶縁膜118として用いる窒化シリコン膜としては、ブロック性
を高めるために、高温で成膜されることが好ましく、例えば100℃以上基板の歪み点以
下、より好ましくは300℃以上400℃以下の温度で加熱して成膜することが好ましい
。
The silicon nitride film used as the insulating
また、第1の酸化物半導体膜110bの形成に伴い、容量素子160が作製される。容
量素子160は、一対の電極間に誘電体層が挟持された構造であり、一対の電極の一方が
第2の酸化物半導体膜104bであり、一対の電極の他方が第1の酸化物半導体膜110
bである。また、絶縁膜108が容量素子160の誘電体層として機能する。
In addition, the
b. In addition, the insulating
以上の工程によって、トランジスタ150と、容量素子160とを同一基板上に形成す
ることができる。
Through the above steps, the
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態2)
本実施の形態では、本発明の一態様の半導体装置について、実施の形態1に示す半導体
装置の変形例について、図4乃至図6を用いて説明する。なお、実施の形態1の図1乃至
図3で示した符号と同様の箇所または同様の機能を有する箇所については同様の符号を用
い、その繰り返しの説明は省略する。
Second Embodiment
In this embodiment, as a semiconductor device of one embodiment of the present invention, a modification of the semiconductor device described in Embodiment 1 is described with reference to FIGS. The same reference numerals are used for portions similar to the reference numerals shown in FIGS. 1 to 3 of the first embodiment or portions having similar functions, and the repetitive description thereof will be omitted.
<半導体装置の構成例(変形例1)>
図4(A)は、本発明の一態様の半導体装置の上面図であり、図4(B)は、図4(A
)の一点鎖線E−F間、及び一点鎖線G−H間における切断面の断面図に相当する。なお
、図4(A)において、煩雑になることを避けるため、半導体装置の構成要素の一部(ゲ
ート絶縁膜等)を省略して図示している。
<Configuration Example of Semiconductor Device (Modified Example 1)>
FIG. 4A is a top view of a semiconductor device of one embodiment of the present invention, and FIG. 4B is a top view of FIG.
It corresponds to the sectional view of the cut surface between dashed dotted line EF and between dashed dotted line GH. Note that in FIG. 4A, some components of the semiconductor device (such as a gate insulating film) are omitted for simplicity.
図4(A)、(B)に示す半導体装置は、第1の酸化物半導体膜110aと、第2の酸
化物半導体膜104aとを含むトランジスタ151と、一対の電極間に絶縁膜を含む容量
素子161と、を有する。なお、容量素子161において、一対の電極の一方が第2の酸
化物半導体膜104aと同一平面上の第1の酸化物半導体膜104bであり、一対の電極
の他方が導電膜120である。
The semiconductor device illustrated in FIGS. 4A and 4B includes a
トランジスタ151は、基板102上の第2の酸化物半導体膜104aを含むゲート電
極と、第2の酸化物半導体膜104aを含むゲート電極上のゲート絶縁膜として機能する
絶縁膜108と、絶縁膜108上の第2の酸化物半導体膜104aを含むゲート電極と重
畳する位置の第1の酸化物半導体膜110aと、第1の酸化物半導体膜110a上のソー
ス電極112a及びドレイン電極112bとを有する。なお、図4(A)、(B)に示す
トランジスタ151は、所謂ボトムゲート構造である。
The
また、トランジスタ151上、より詳しくは、第1の酸化物半導体膜110a、ソース
電極112a及びドレイン電極112b上に絶縁膜114、116、118が形成されて
いる。絶縁膜114、116、118は、トランジスタ151の保護絶縁膜としての機能
を有する。また、絶縁膜114、116、118には、ドレイン電極112bに達する開
口142が形成されており、開口142を覆うように絶縁膜118上に導電膜120が形
成されている。導電膜120は、例えば、画素電極としての機能を有する。
In addition, insulating
容量素子161は、基板102上の一対の電極の一方の電極としての機能を有する第2
の酸化物半導体膜104bと、第2の酸化物半導体膜104b上の誘電体膜として機能す
る絶縁膜108、114、116、118と、絶縁膜108、114、116、118を
介して第2の酸化物半導体膜104bと重畳する位置の一対の電極の他方の電極としての
機能を有する導電膜120と、を有する。すなわち、導電膜120は、画素電極としての
機能と容量素子の電極としての機能を有する。
The
A second
なお、上述のように絶縁膜108は、トランジスタ151においては、ゲート絶縁膜と
して機能し、容量素子161においては、誘電体膜の一部として機能する。また、絶縁膜
114、116、118は、トランジスタ151においては、保護絶縁膜として機能し、
容量素子161においては、誘電体膜の一部として機能する。なお、図4(A)、(B)
においては、誘電体膜の一部として絶縁膜114、116、118を設ける構成について
例示したが、これに限定されない。例えば、トランジスタ151の作製工程中において、
開口142を形成時に容量素子161の絶縁膜114、116、118を除去してもよい
。
Note that the insulating
The
In the above, the configuration in which the insulating
The insulating
また、容量素子161は、透光性を有する。すなわち、容量素子161が有する、第2
の酸化物半導体膜104b、絶縁膜108、114、116、118、及び導電膜120
は、それぞれ透光性を有する材料により構成される。このように、容量素子161が透光
性を有することで、画素内のトランジスタが形成される箇所以外の領域に大きく(大面積
に)形成することができるため、開口率を高めつつ容量値を増大させた半導体装置を得る
ことができる。この結果、表示品位の優れた半導体装置を得ることができる。また、容量
素子161としては、トランジスタ151の作製工程を利用することで作製できる。した
がって、製造コストが低い半導体装置を得ることができる。
In addition, the
Each is made of a material having translucency. As described above, when the
なお、絶縁膜106、118としては、少なくとも水素を含む絶縁膜を用いる。また、
絶縁膜107、114、116としては、少なくとも酸素を含む絶縁膜を用いる。このよ
うに、トランジスタ151及び容量素子161に用いる絶縁膜またはトランジスタ151
及び容量素子161に接する絶縁膜を、上述の構成の絶縁膜とすることによって、トラン
ジスタ151及び容量素子161が有する第1の酸化物半導体膜及び第2の酸化物半導体
膜の抵抗率を制御することができる。
Note that as the insulating
As the insulating
And controlling the resistivity of the first oxide semiconductor film and the second oxide semiconductor film included in the
なお、第1の酸化物半導体膜110a、及び第2の酸化物半導体膜104a、104b
の抵抗率については、実施の形態1の記載を参酌することで、制御することができる。
Note that the first
The resistivity of V can be controlled by referring to the description of Embodiment 1.
実施の形態1の図1(A)、(B)に記載の半導体装置と、図4(A)、(B)に示す
半導体装置の主な違いとしては、容量素子161の他方の電極を導電膜120とした点で
ある。このように、容量素子161の一対の電極の他方は、画素電極として機能する導電
膜120としてもよい。
The main difference between the semiconductor device shown in FIGS. 1A and 1B of the first embodiment and the semiconductor device shown in FIGS. 4A and 4B is that the other electrode of the
このように、本発明の一態様の半導体装置においては、トランジスタのゲート電極とし
て機能する導電膜と、容量素子の電極として機能する導電膜を同時に形成する、別言する
と、トランジスタのゲート電極として機能する導電膜と、容量素子の電極として機能する
導電膜を同一表面上に形成することで、製造コストを低減することが可能となる。また、
トランジスタのゲート電極として機能する導電膜と、容量素子の電極として機能する導電
膜は、酸化物半導体膜を含む構成である。該酸化物半導体膜に適切な処理を行うことで、
導電率が高く、且つ透光性を有する導電膜とすることができる。該導電膜を用いることで
、トランジスタおよび/または容量素子に透光性を付与することができる。
Thus, in the semiconductor device of one embodiment of the present invention, the conductive film functioning as the gate electrode of the transistor and the conductive film functioning as the electrode of the capacitor are simultaneously formed. In other words, they function as the gate electrode of the transistor. By forming the conductive film to be formed and the conductive film functioning as an electrode of the capacitor on the same surface, the manufacturing cost can be reduced. Also,
The conductive film functioning as the gate electrode of the transistor and the conductive film functioning as the electrode of the capacitor each include an oxide semiconductor film. By performing appropriate treatment on the oxide semiconductor film,
A conductive film having high conductivity and light transmittance can be provided. By using the conductive film, light transmission can be provided to the transistor and / or the capacitor.
なお、ソース電極112a及びドレイン電極112bと、第1の酸化物半導体膜110
aとの間に、絶縁膜122を設けてもよい。その場合の例を、図18(A)、(B)に示
す。
Note that the
An insulating
なお、導電膜120と同時に成膜し、同時にエッチングして、同時に形成した導電膜1
20aをトランジスタのチャネル領域と重なるように設けてもよい。その場合の例を、図
15(A)、図19(A)に示す。導電膜120aは、一例としては、導電膜120と同
時に成膜し、同時にエッチングして、同時に形成するため、同じ材料を有している。その
ため、プロセス工程の増加を抑制することができる。ただし、本発明の実施形態の一態様
は、これに限定されない。導電膜120aは、導電膜120とは異なる工程で形成しても
よい。導電膜120aは、トランジスタのチャネル領域と重なる領域を有している。した
がって、導電膜120aは、トランジスタの第2のゲート電極としての機能を有している
。そのため、導電膜120aは、第2の酸化物半導体膜104aと接続されていてもよい
。または、導電膜120aは、第2の酸化物半導体膜104aと接続されずに、第2の酸
化物半導体膜104aとは異なる信号や異なる電位が供給されていてもよい。
Note that the conductive film 1 is formed simultaneously with the
20a may be provided to overlap with the channel region of the transistor. An example in that case is shown in FIG. 15 (A) and FIG. 19 (A). As an example, the
ここで、図4(A)、(B)に示す半導体装置のその他の構成要素の詳細について、以
下説明を行う。
Here, details of other components of the semiconductor device illustrated in FIGS. 4A and 4B will be described below.
<導電膜>
導電膜120は、画素電極としての機能を有する。導電膜120としては、例えば、可
視光において、透光性を有する材料を用いればよい。具体的には、インジウム(In)、
亜鉛(Zn)、錫(Sn)の中から選ばれた一種を含む材料を用いるとよい。また、導電
膜120としては、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステ
ンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含む
インジウム錫酸化物、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物、酸化ケイ
素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる
。また、導電膜120としては、例えば、スパッタリング法を用いて形成することができ
る。
<Conductive film>
The
It is preferable to use a material containing one selected from zinc (Zn) and tin (Sn). For the
<表示装置の作製方法(変形例1)>
次に、図4(A)、(B)に示す半導体装置の作製方法の一例について、図5及び図6
を用いて説明する。
<Method of Manufacturing Display Device (Modified Example 1)>
Next, an example of a method for manufacturing the semiconductor device illustrated in FIGS. 4A and 4B will be described with reference to FIGS.
This will be described using
まず、基板102上に第2の酸化物半導体膜104aを含むゲート電極と、一対の電極
の一方の電極として機能する第2の酸化物半導体膜104bを形成する。その後、第2の
酸化物半導体膜104a、104b上に絶縁膜106、107を含む絶縁膜108を形成
する(図5(A)参照)。
First, a gate electrode including the second
次に、絶縁膜108上の第2の酸化物半導体膜104aを含むゲート電極と重畳する位
置に第1の酸化物半導体膜110aを形成する(図5(B)参照)。
Next, the first
第1の酸化物半導体膜110aは、絶縁膜108上に酸化物半導体膜を成膜し、該酸化
物半導体膜の所望の領域が残るようにパターニングし、その後不要な領域をエッチングす
ることで形成される。
The first
また、第1の酸化物半導体膜110aのエッチング加工の際に、オーバーエッチングに
よって絶縁膜107の一部(第1の酸化物半導体膜110aから露出した領域)がエッチ
ングされ膜厚が減少することがある。
In addition, a portion of the insulating film 107 (a region exposed from the first
第1の酸化物半導体膜110aを形成後、熱処理を行うと好ましい。該熱処理は、実施
の形態1の第1の酸化物半導体膜110a形成後の熱処理を参酌することで行うことがで
きる。
After the first
次に、絶縁膜108、及び第1の酸化物半導体膜110a上に導電膜を成膜し、該導電
膜の所望の領域が残るようにパターニングし、その後不要な領域をエッチングすることで
第1の酸化物半導体膜110a上にソース電極112a、及びドレイン電極112bを形
成する(図5(C)参照)。
Next, a conductive film is formed over the insulating
次に、絶縁膜108、第1の酸化物半導体膜110a、ソース電極112a、及びドレ
イン電極112b上に絶縁膜114、116、118を形成する(図5(D)参照)。
Next, insulating
次に、絶縁膜114、116、118の所望の領域が残るようにパターニングし、その
後不要な領域をエッチングすることで開口142を形成する(図6(A)参照)。
Next, patterning is performed so that desired regions of the insulating
開口142としては、ドレイン電極112bが露出するように形成する。開口142の
形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口1
42の形成方法としては、これに限定されず、ウエットエッチング法、またはドライエッ
チング法とウエットエッチング法を組み合わせた形成方法としてもよい。
The
The formation method of 42 is not limited to this, and a wet etching method or a combination of a dry etching method and a wet etching method may be used.
次に、開口142を覆うように絶縁膜118上に導電膜を成膜し、該導電膜の所望の領
域が残るようにパターニング及びエッチングを行い、導電膜120を形成する(図6(B
)参照)。
Next, a conductive film is formed over the insulating
)reference).
以上の工程によって、トランジスタ151と、容量素子161とを同一基板上に形成す
ることができる。
Through the above steps, the
なお、絶縁膜118の上に、絶縁膜118aを配置してもよい。その場合の例を図15
(B)、(C)、及び図19(B)、(C)に示す。絶縁膜118aとしては、例えば、
有機樹脂材料を用いて形成することができる。絶縁膜118aに適用できる材料としては
、例えば、アクリル系樹脂、ポリイミド系樹脂、ポリアミド系樹脂などが挙げられる。
Note that the insulating
(B), (C), and FIG. 19 (B), (C) show. As the insulating
It can be formed using an organic resin material. As a material applicable to the insulating
なお、図15(C)、図19(C)に示すように、導電膜121を設けてもよい。導電
膜121は、トランジスタのチャネル領域と重なるように設けてもよい。導電膜121は
、導電膜120で述べた内容と同様な材料を用いて形成してもよい。導電膜121は、ト
ランジスタのチャネル領域と重なる領域を有している。したがって、導電膜121は、ト
ランジスタの第2のゲート電極としての機能を有している。そのため、導電膜121は、
第2の酸化物半導体膜104aと接続されていてもよい。または、導電膜121は、第2
の酸化物半導体膜104aと接続されずに、第2の酸化物半導体膜104aとは異なる信
号や異なる電位が供給されていてもよい。
Note that as shown in FIGS. 15C and 19C, the
It may be connected to the second
A signal or a different potential may be supplied to the second
なお、導電膜121と同時に成膜し、同時にエッチングして、同時に形成した導電膜1
21aを容量素子の電極と重なるように設けて、容量素子を構成してもよい。その場合の
例を図20(A)、(B)、(C)に示す。この結果、容量素子の容量値を大きくするこ
とが出来る。
Note that the conductive film 1 is formed simultaneously with the
The capacitor 21 may be provided so as to overlap with the electrode of the capacitor. The example in that case is shown to FIG. 20 (A), (B), (C). As a result, the capacitance value of the capacitive element can be increased.
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態3)
本実施の形態では、本発明の一態様の半導体装置について、実施の形態1に示す半導体
装置の変形例について、図7を用いて説明する。なお、実施の形態1の図1乃至図3で示
した符号と同様の箇所または同様の機能を有する箇所については同様の符号を用い、その
繰り返しの説明は省略する。
Third Embodiment
In this embodiment, as a semiconductor device of one embodiment of the present invention, a modified example of the semiconductor device described in Embodiment 1 will be described with reference to FIG. The same reference numerals are used for portions similar to the reference numerals shown in FIGS. 1 to 3 of the first embodiment or portions having similar functions, and the repetitive description thereof will be omitted.
<半導体装置の構成例(変形例2)>
図7(A)は、本発明の一態様の半導体装置の上面図であり、図7(B)は、図7(A
)の一点鎖線I−J間、及び一点鎖線K−L間における切断面の断面図に相当する。なお
、図7(A)において、煩雑になることを避けるため、半導体装置の構成要素の一部(ゲ
ート絶縁膜等)を省略して図示している。
<Configuration Example of Semiconductor Device (Modified Example 2)>
FIG. 7A is a top view of a semiconductor device of one embodiment of the present invention, and FIG. 7B is a top view of FIG.
) Corresponds to a cross-sectional view of a cross section taken along a dashed dotted line I-J and a dashed dotted line K-L. Note that in FIG. 7A, some components (such as a gate insulating film) of components of the semiconductor device are not illustrated in order to avoid complication.
図7(A)、(B)に示す半導体装置は、第1の酸化物半導体膜110aと、第2の酸
化物半導体膜104aとを含むトランジスタ152と、一対の電極間に絶縁膜を含む容量
素子162と、を有する。
The semiconductor device illustrated in FIGS. 7A and 7B includes a
トランジスタ152は、基板102上の第2の酸化物半導体膜104aを含むゲート電
極と、第2の酸化物半導体膜104aを含むゲート電極上のゲート絶縁膜として機能する
絶縁膜108と、絶縁膜108上の第2の酸化物半導体膜104aを含むゲート電極と重
畳する位置の第1の酸化物半導体膜110aと、第1の酸化物半導体膜110a上のソー
ス電極112a及びドレイン電極112bとを有する。なお、図7(A)、(B)に示す
トランジスタ152は、所謂ボトムゲート構造である。
The
また、トランジスタ152上、より詳しくは、第1の酸化物半導体膜110a、ソース
電極112a及びドレイン電極112b上に絶縁膜114、116、118が形成されて
いる。絶縁膜114、116、118は、トランジスタ152の保護絶縁膜としての機能
を有する。また、絶縁膜114、116、118には、ドレイン電極112bに達する開
口142が形成されており、開口142を覆うように絶縁膜118上に導電膜120が形
成されている。導電膜120は、例えば、画素電極としての機能を有する。
In addition, insulating
また、容量素子162において、一対の電極の一方が第2の酸化物半導体膜104bで
あり、一対の電極の他方が導電膜120である。また、容量素子162は、一対の電極間
に、さらに電極を有する。該電極は、第1の酸化物半導体膜110aと同一平面上に形成
された第1の酸化物半導体膜110bである。
In the
このように、一対の電極間にさらに電極を設ける構成とすることで、容量素子の面積を
増加させずに、容量を大きくすることができる。容量素子162としては、例えば、以下
の構造とみることができる。容量素子162は、第2の酸化物半導体膜104bと第1の
酸化物半導体膜110aに挟持される絶縁膜108を誘電体膜とする第1の容量素子と、
第1の酸化物半導体膜110aと導電膜120に挟持される絶縁膜118を誘電体膜とす
る第2の容量素子が積層して設けられる構造である。
By thus providing an electrode between the pair of electrodes, the capacitance can be increased without increasing the area of the capacitor. The
A second capacitor element in which the insulating
なお、上述のように絶縁膜108は、トランジスタ152において、ゲート絶縁膜とし
て機能し、容量素子162において、誘電体膜の一部として機能する。また、絶縁膜11
4、116、118は、トランジスタ152において、保護絶縁膜として機能する。また
、絶縁膜118は、容量素子162において、誘電体膜の一部として機能する。
Note that as described above, the insulating
4, 116, and 118 function as protective insulating films in the
また、容量素子162は、透光性を有する。すなわち、容量素子162が有する、第1
の酸化物半導体膜110b、第2の酸化物半導体膜104b、絶縁膜108、118、及
び導電膜120は、それぞれ透光性を有する材料により構成される。このように、容量素
子162が透光性を有することで、画素内のトランジスタが形成される箇所以外の領域に
大きく(大面積に)形成することができるため、開口率を高めつつ容量値を増大させた半
導体装置を得ることができる。この結果、表示品位の優れた半導体装置を得ることができ
る。また、容量素子162としては、トランジスタ152の作製工程を利用することで作
製できる。したがって、製造コストが低い半導体装置を得ることができる。
In addition, the
The
なお、絶縁膜106、118としては、少なくとも水素を含む絶縁膜を用いる。また、
絶縁膜107、114、116としては、少なくとも酸素を含む絶縁膜を用いる。このよ
うに、トランジスタ152及び容量素子162に用いる絶縁膜またはトランジスタ152
及び容量素子162に接する絶縁膜を、上述の構成の絶縁膜とすることによって、トラン
ジスタ152及び容量素子162が有する第1の酸化物半導体膜及び第2の酸化物半導体
膜の抵抗率を制御することができる。
Note that as the insulating
As the insulating
And controlling the resistivity of the first oxide semiconductor film and the second oxide semiconductor film included in the
なお、第1の酸化物半導体膜110a、110b及び第2の酸化物半導体膜104a、
104bの抵抗率については、実施の形態1の記載を参酌することで、制御することがで
きる。
Note that the first
The resistivity of 104 b can be controlled by referring to the description in Embodiment 1.
実施の形態1の図1(A)、(B)に記載の半導体装置と、図7(A)、(B)に示す
半導体装置の主な違いとしては、容量素子162の電極構造である。
The main difference between the semiconductor device shown in FIGS. 1A and 1B of the first embodiment and the semiconductor device shown in FIGS. 7A and 7B is the electrode structure of the
本発明の一態様の半導体装置においては、トランジスタのゲート電極として機能する導
電膜と、容量素子の電極として機能する導電膜を同時に形成する、別言すると、トランジ
スタのゲート電極として機能する導電膜と、容量素子の電極として機能する導電膜を同一
表面上に形成することで、製造コストを低減することが可能となる。また、トランジスタ
のゲート電極として機能する導電膜と、容量素子の電極として機能する導電膜は、酸化物
半導体膜を含む構成である。該酸化物半導体膜に適切な処理を行うことで、導電率が高く
、且つ透光性を有する導電膜とすることができる。該導電膜を用いることで、トランジス
タおよび/または容量素子に透光性を付与することができる。
In the semiconductor device of one embodiment of the present invention, a conductive film which functions as a gate electrode of a transistor and a conductive film which functions as an electrode of a capacitor are simultaneously formed. In other words, a conductive film which functions as a gate electrode of the transistor By forming a conductive film functioning as an electrode of a capacitor on the same surface, manufacturing cost can be reduced. The conductive film functioning as the gate electrode of the transistor and the conductive film functioning as the electrode of the capacitor each include an oxide semiconductor film. By performing appropriate treatment on the oxide semiconductor film, the conductive film can have high conductivity and light transmittance. By using the conductive film, light transmission can be provided to the transistor and / or the capacitor.
なお、図7(A)、(B)に示す半導体装置の作製方法としては、図1(A)、(B)
に示す半導体装置、及び図4(A)、(B)に示す半導体装置の作製方法を組み合わせる
ことで、形成することができる。
As a method for manufacturing the semiconductor device shown in FIGS. 7A and 7B, FIGS.
These semiconductor devices can be formed by combining the semiconductor device shown in and the method for manufacturing the semiconductor devices shown in FIGS. 4A and 4B.
なお、図15(A)と同様に、導電膜120aをトランジスタのチャネル領域と重なる
ように設けてもよい。その場合の例を図16(A)、及び図19(A)に示す。
Note that as in FIG. 15A, the
また、図15(B)、(C)と同様に、絶縁膜118の上に、絶縁膜118aを配置し
てもよい。その場合の例を図16(B)、(C)、及び図19(B)、(C)に示す。
Further, as in FIGS. 15B and 15C, the insulating
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態4)
本実施の形態では、本発明の一態様の半導体装置について、実施の形態1に示す半導体
装置の変形例について、図8乃至図10を用いて説明する。なお、実施の形態1の図1乃
至図3で示した符号と同様の箇所または同様の機能を有する箇所については同様の符号を
用い、その繰り返しの説明は省略する。
Embodiment 4
In this embodiment, as a semiconductor device of one embodiment of the present invention, a variation of the semiconductor device described in Embodiment 1 will be described with reference to FIGS. The same reference numerals are used for portions similar to the reference numerals shown in FIGS. 1 to 3 of the first embodiment or portions having similar functions, and the repetitive description thereof will be omitted.
<半導体装置の構成例(変形例3)>
図8(A)は、本発明の一態様の半導体装置の上面図であり、図8(B)は、図8(A
)の一点鎖線M−N間、及び一点鎖線O−P間における切断面の断面図に相当する。なお
、図8(A)において、煩雑になることを避けるため、半導体装置の構成要素の一部(ゲ
ート絶縁膜等)を省略して図示している。
<Configuration Example of Semiconductor Device (Modified Example 3)>
FIG. 8A is a top view of a semiconductor device of one embodiment of the present invention, and FIG. 8B is a top view of FIG.
) Corresponds to a cross-sectional view of a cross section between the dashed dotted line M-N and the dashed dotted line OP. Note that in FIG. 8A, some components (such as a gate insulating film) of components of the semiconductor device are not illustrated in order to avoid complication.
図8(A)、(B)に示す半導体装置は、第1の酸化物半導体膜210と、第2の酸化
物半導体膜204aとを含むトランジスタ250と、一対の電極間に絶縁膜を含む容量素
子260と、を有する。なお、容量素子260において、一対の電極の一方が第2の酸化
物半導体膜204aと同一平面上の第2の酸化物半導体膜204bであり、一対の電極の
他方が導電膜220である。
The semiconductor device illustrated in FIGS. 8A and 8B includes a
トランジスタ250は、基板202上の絶縁膜216と、絶縁膜216上の第1の酸化
物半導体膜210と、第1の酸化物半導体膜210上のソース電極212a及びドレイン
電極212bと、第1の酸化物半導体膜210上のゲート絶縁膜として機能する絶縁膜2
08と、絶縁膜208上の第1の酸化物半導体膜210と重畳する位置の第2の酸化物半
導体膜204aを含むゲート電極と、を有する。なお、図8(A)、(B)に示すトラン
ジスタ250は、所謂トップゲート構造である。
The
And a gate electrode including the second
また、トランジスタ250上、より詳しくは、第2の酸化物半導体膜204aを含むゲ
ート電極、ソース電極212a、及びドレイン電極212b上に絶縁膜218、217が
形成されている。絶縁膜218、217は、トランジスタ250の保護絶縁膜としての機
能を有する。また、絶縁膜218、217にはドレイン電極212bに達する開口240
が形成されており、開口240を覆うように絶縁膜217上に導電膜220が形成されて
いる。導電膜220は、例えば、画素電極としての機能を有する。
In addition, insulating
The
容量素子260は、基板202上の絶縁膜216と、絶縁膜216上の絶縁膜208と
、絶縁膜208上の一対の電極の一方としての機能を有する第2の酸化物半導体膜204
bと、第2の酸化物半導体膜204b上の誘電体膜として機能する絶縁膜218、217
と、絶縁膜218、217を介して第2の酸化物半導体膜204bと重畳する位置の一対
の電極の他方としての機能を有する導電膜220と、を有する。すなわち、導電膜220
は、画素電極としての機能と容量素子の電極としての機能を有する。
The
and insulating
And the
Has a function as a pixel electrode and a function as an electrode of a capacitor.
なお、上述のように絶縁膜208は、トランジスタ250においては、ゲート絶縁膜と
して機能し、容量素子260においては、誘電体膜の一部として機能する。また、絶縁膜
218、217は、トランジスタ250においては、保護絶縁膜として機能し、容量素子
260においては、誘電体膜の一部として機能する。なお、図8(A)、(B)において
は、誘電体膜の一部として絶縁膜218、217を設ける構成について例示したが、これ
に限定されない。例えば、トランジスタ250の作製工程中において、容量素子260の
絶縁膜218、217の一部を除去してもよい。
Note that the insulating
また、容量素子260は、透光性を有する。すなわち、容量素子260が有する、絶縁
膜216、206、207、218、217は、それぞれ透光性を有する材料により構成
される。このように、容量素子260が透光性を有することで、画素内のトランジスタが
形成される箇所以外の領域に大きく(大面積に)形成することができるため、開口率を高
めつつ容量値を増大させた半導体装置を得ることができる。この結果、表示品位の優れた
半導体装置を得ることができる。また、容量素子260としては、トランジスタ250の
作製工程を利用することで作製できる。したがって、製造コストが低い半導体装置を得る
ことができる。
In addition, the
なお、絶縁膜207、218としては、少なくとも水素を含む絶縁膜を用いる。また、
絶縁膜216、206、217としては、少なくとも酸素を含む絶縁膜を用いる。このよ
うに、トランジスタ250及び容量素子260に用いる絶縁膜またはトランジスタ250
及び容量素子260に接する絶縁膜を、上述の構成の絶縁膜とすることによって、トラン
ジスタ250及び容量素子260が有する第1の酸化物半導体膜及び第2の酸化物半導体
膜の抵抗率を制御することができる。
Note that as the insulating
As the insulating
And controlling the resistivity of the first oxide semiconductor film and the second oxide semiconductor film included in the
具体的には、トランジスタ250において、第1の酸化物半導体膜210は、チャネル
形成領域として用いるため、第2の酸化物半導体膜204a、204bと比較し抵抗率が
高い。一方で、第2の酸化物半導体膜204a、204bは電極としての機能を有するた
め、抵抗率が低い。
Specifically, since the first
ここで、第1の酸化物半導体膜210、及び第2の酸化物半導体膜204a、204b
の抵抗率の制御方法について、以下説明を行う。
Here, the first
The control method of the resistivity of will be described below.
<酸化物半導体の抵抗率の制御方法2>
第1の酸化物半導体膜210、及び第2の酸化物半導体膜204a、204bに用いる
ことのできる酸化物半導体は、膜中の酸素欠損及び/又は膜中の水素、水等の不純物濃度
によって、抵抗率を制御することができる半導体材料である。そのため、第1の酸化物半
導体膜210、及び第2の酸化物半導体膜204a、204bへ酸素欠損及び/又は不純
物濃度が増加する処理、または酸素欠損及び/又は不純物濃度が低減する処理を選択する
ことによって、それぞれの酸化物半導体の有する抵抗率を制御することができる。
<Method 2 of controlling resistivity of oxide semiconductor>
Oxide semiconductors that can be used for the first
具体的には、トランジスタ250のゲート電極として機能する第2の酸化物半導体膜2
04a、容量素子260の電極として機能する第2の酸化物半導体膜204bに用いる酸
化物半導体膜にプラズマ処理を行い、該酸化物半導体の膜中の酸素欠損を増加させる、お
よび/または酸化物半導体の膜中の水素、水等の不純物を増加させることによって、キャ
リア密度が高く、低抵抗な酸化物半導体とすることができる。また、酸化物半導体に水素
を含む絶縁膜を接して形成し、該水素を含む絶縁膜から酸化物半導体に水素を拡散させる
ことによって、キャリア密度が高く、抵抗率が低い酸化物半導体とすることができる。
Specifically, the second oxide semiconductor film 2 which functions as a gate electrode of the
04a, plasma treatment is performed on the oxide semiconductor film used for the second
一方、トランジスタ250のチャネル形成領域として機能する第1の酸化物半導体膜2
10は、絶縁膜216、206を設けることによって、水素を含む絶縁膜218と接しな
い構成とする。また、絶縁膜216、206の少なくとも一方は、酸素を放出することが
可能な絶縁膜とすることで、第1の酸化物半導体膜210に酸素を供給することができる
。酸素が供給された第1の酸化物半導体膜210は、膜中または界面の酸素欠損が補填さ
れ高抵抗な酸化物半導体となる。なお、酸素を放出することが可能な絶縁膜としては、例
えば、酸化シリコン膜、または酸化窒化シリコン膜を用いることができる。
On the other hand, the first oxide semiconductor film 2 which functions as a channel formation region of the
In the structure 10, the insulating
このように、本発明の一態様の半導体装置においては、トランジスタのゲート電極とし
て機能する導電膜と、容量素子の電極として機能する導電膜を同時に形成する、別言する
と、トランジスタのゲート電極として機能する導電膜と、容量素子の電極として機能する
導電膜を同一表面上に形成することで、製造コストを低減することが可能となる。また、
トランジスタのゲート電極として機能する導電膜と、容量素子の電極として機能する導電
膜は、酸化物半導体膜を含む構成である。該酸化物半導体膜に適切な処理を行うことで、
導電率が高く、且つ透光性を有する導電膜とすることができる。該導電膜を用いることで
、トランジスタおよび/または容量素子に透光性を付与することができる。
Thus, in the semiconductor device of one embodiment of the present invention, the conductive film functioning as the gate electrode of the transistor and the conductive film functioning as the electrode of the capacitor are simultaneously formed. In other words, they function as the gate electrode of the transistor. By forming the conductive film to be formed and the conductive film functioning as an electrode of the capacitor on the same surface, the manufacturing cost can be reduced. Also,
The conductive film functioning as the gate electrode of the transistor and the conductive film functioning as the electrode of the capacitor each include an oxide semiconductor film. By performing appropriate treatment on the oxide semiconductor film,
A conductive film having high conductivity and light transmittance can be provided. By using the conductive film, light transmission can be provided to the transistor and / or the capacitor.
ここで、図8(A)、(B)に示す半導体装置のその他の構成要素の詳細について、以
下説明を行う。
Here, details of other components of the semiconductor device illustrated in FIGS. 8A and 8B will be described below.
<絶縁膜>
絶縁膜216としては、実施の形態1の絶縁膜116に列挙した材料を援用することで
形成することができる。また、絶縁膜206、207としては、それぞれ実施の形態1の
絶縁膜106、107に列挙した材料を援用することで形成することができる。
<Insulating film>
The insulating
<第1の酸化物半導体膜及び第2の酸化物半導体膜>
第1の酸化物半導体膜210としては、実施の形態1の第1の酸化物半導体膜110a
に列挙した材料を援用することで形成することができる。また、第2の酸化物半導体膜2
04a、204bとしては、実施の形態1の第2の酸化物半導体膜104a、104bに
列挙した材料を援用することで形成することができる。
<First Oxide Semiconductor Film and Second Oxide Semiconductor Film>
As the first
It can be formed by incorporating the materials listed above. In addition, the second oxide semiconductor film 2
The
<ソース電極及びドレイン電極>
ソース電極212a及びドレイン電極212bとしては、実施の形態1のソース電極1
12a及びドレイン電極112bに列挙した材料を援用することで形成することができる
。
<Source electrode and drain electrode>
As the
It can form by using the material enumerated to 12a and the
<導電膜>
導電膜220としては、実施の形態2の導電膜120に列挙した材料を援用することで
形成することができる。
<Conductive film>
The
<表示装置の作製方法(変形例2)>
次に、図8(A)、(B)に示す半導体装置の作製方法の一例について、図9及び図1
0を用いて説明する。
<Method of Manufacturing Display Device (Modification 2)>
Next, an example of a method for manufacturing the semiconductor device illustrated in FIGS. 8A and 8B will be described with reference to FIGS.
This will be described using 0.
まず、基板202上に絶縁膜216を形成し、絶縁膜216上に酸化物半導体膜を成膜
する。その後、該酸化物半導体膜の所望の領域が残るようにパターニングし、その後不要
な領域をエッチングすることで第1の酸化物半導体膜210を形成する(図9(A)参照
)。
First, the insulating
次に、絶縁膜216、及び第1の酸化物半導体膜210上に導電膜を成膜し、該導電膜
の所望の領域が残るようにパターニングし、その後不要な領域をエッチングすることでソ
ース電極212a、及びドレイン電極212bを形成する(図9(B)参照)。
Next, a conductive film is formed over the insulating
次に、絶縁膜216、第1の酸化物半導体膜210、ソース電極212a、及びドレイ
ン電極212b上に絶縁膜206、207を含む絶縁膜208と、第2の酸化物半導体膜
204を成膜する(図9(C)参照)。
Next, the insulating
次に、第2の酸化物半導体膜204上にレジストマスクを形成し、第2の酸化物半導体
膜204の所望の領域が残るようにパターニングし、その後不要な領域をエッチングする
ことで、第2の酸化物半導体膜204a、204bを形成する。この時、第2の酸化物半
導体膜204a、204b下方の絶縁膜206、207も同時にエッチングし、島状に分
離された絶縁膜206、207とする(図9(D)参照)。
Next, a resist mask is formed over the second
次に、絶縁膜216、ソース電極212a、ドレイン電極212b、及び第2の酸化物
半導体膜204a、204b上に絶縁膜218、217を形成する(図10(A)参照)
。
Next, insulating
.
次に、絶縁膜217上にレジストマスクを形成し、絶縁膜218、217の所望の領域
が残るようにパターニングし、その後不要な領域をエッチングすることで、開口240を
形成する。なお、開口240としては、ドレイン電極212bに達するように形成する(
図10(B)参照)。
Next, a resist mask is formed over the insulating
See FIG. 10 (B)).
次に、開口240を覆うように絶縁膜217上に導電膜を成膜し、該導電膜上にレジス
トマスクを形成し、導電膜の所望の領域が残るようにパターニングし、その後不要な領域
をエッチングすることで導電膜220を形成する(図10(C)参照)。
Next, a conductive film is formed over the insulating
以上の工程によって、トランジスタ250と、容量素子260とを同一基板上に形成す
ることができる。
Through the above steps, the
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態5)
本実施の形態では、本発明の一態様の半導体装置について、実施の形態1に示す半導体
装置の変形例について、図11を用いて説明する。
Fifth Embodiment
In this embodiment, as a semiconductor device of one embodiment of the present invention, a modification of the semiconductor device described in Embodiment 1 will be described with reference to FIG.
<半導体装置の構成例(変形例4)>
図11(A)に示す半導体装置は、実施の形態1に示すトランジスタ150及び容量素
子160の第1の酸化物半導体膜110a、110bを、酸化物積層膜410a、410
bとする構成である。したがって、その他の構成は、トランジスタ150及び容量素子1
60と同じであり、その詳細な説明は省略する。
<Configuration Example of Semiconductor Device (Modified Example 4)>
The semiconductor device illustrated in FIG. 11A includes the first
The configuration is b. Therefore, the other configurations are the
It is the same as 60, and the detailed explanation is omitted.
酸化物積層膜410a、410bの詳細について、以下説明する。
The details of the oxide laminated
酸化物積層膜410a、410bは、酸化物半導体膜420a、420bと、酸化物膜
422a、422bと、を有する。なお、以下の説明においては、酸化物半導体膜420
a、420bを酸化物半導体膜420、酸化物膜422a、422bを酸化物膜422と
それぞれ表記して説明する。
The oxide stacked
In the description, a and 420b are described as the
酸化物半導体膜420と酸化物膜422としては、少なくとも1つの同じ構成元素を有
する金属酸化物を用いることが好ましい。または、酸化物半導体膜420と酸化物膜42
2の構成元素を同一とし、両者の組成を異ならせてもよい。
As the
The constituent elements of 2 may be the same, and the compositions of the two may be different.
酸化物半導体膜420がIn−M−Zn酸化物(MはAl、Ti、Ga、Y、Zr、L
a、Ce、Nd、SnまたはHfを表す)の場合、In−M−Zn酸化物を成膜するため
に用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満た
すことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、
In:M:Zn=1:1:1、In:M:Zn=5:5:6(1:1:1.2)、In:
M:Zn=3:1:2等が好ましい。なお、成膜される酸化物半導体膜420の原子数比
はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比
のプラスマイナス20%の変動を含む。
The
In the case of “a”, “Ce”, “Nd”, “Sn” or “Hf”, the atomic ratio of the metal elements of the sputtering target used to form the In—M—Zn oxide satisfies In ≧ M and Zn ≧ M. Is preferred. As an atomic ratio of metal elements of such a sputtering target,
In: M: Zn = 1: 1: 1, In: M: Zn = 5: 5: 6 (1: 1: 1.2), In:
M: Zn = 3: 1: 2 etc. are preferable. Note that the atomic ratio of the
なお、酸化物半導体膜420がIn−M−Zn酸化物であるとき、InおよびMの和を
100atomic%としたとき、InとMの原子数比率は、好ましくはInが25at
omic%以上、Mが75atomic%未満、さらに好ましくはInが34atomi
c%以上、Mが66atomic%未満とする。
Note that when the sum of In and M is 100 atomic% when the
greater than or equal to M, less than 75 atomic% in M, and more preferably 34 at
c% or more, M is less than 66 atomic%.
酸化物半導体膜420は、エネルギーギャップが2eV以上、好ましくは2.5eV以
上、より好ましくは3eV以上である。このように、エネルギーギャップの広い酸化物半
導体を用いることで、トランジスタのオフ電流を低減することができる。
The
酸化物半導体膜420の厚さは、3nm以上200nm以下、好ましくは3nm以上1
00nm以下、さらに好ましくは3nm以上50nm以下とする。
The thickness of the
The thickness is set to 00 nm or less, more preferably 3 nm to 50 nm.
酸化物膜422は、代表的には、In−Ga酸化物、In−Zn酸化物、In−M−Z
n酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHfを表す
)であり、且つ酸化物半導体膜420よりも伝導帯の下端のエネルギーが真空準位に近く
、代表的には、酸化物膜422の伝導帯の下端のエネルギーと、酸化物半導体膜420の
伝導帯の下端のエネルギーとの差が、0.05eV以上、0.07eV以上、0.1eV
以上、または0.15eV以上、且つ2eV以下、1eV以下、0.5eV以下、または
0.4eV以下である。即ち、酸化物膜422の電子親和力と、酸化物半導体膜420の
電子親和力との差が、0.05eV以上、0.07eV以上、0.1eV以上、または0
.15eV以上、且つ2eV以下、1eV以下、0.5eV以下、または0.4eV以下
である。
The
n oxide (M represents Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, or Hf), and the energy at the lower end of the conduction band is lower than that of the
More than, or 0.15 eV or more and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less. That is, the difference between the electron affinity of the
. 15 eV or more and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less.
酸化物膜422が、上記の元素MをInより高い原子数比で有することで、以下の効果
を有する場合がある。(1)酸化物膜422のエネルギーギャップを大きくする。(2)
酸化物膜422の電子親和力を小さくする。(3)外部からの不純物を遮蔽する。(4)
酸化物半導体膜420と比較して、絶縁性が高くなる。また、元素Mは酸素との結合力が
強い金属元素であるため、MをInより高い原子数比で有することで、酸素欠損が生じに
くくなる。
The
The electron affinity of the
The insulating property is higher than that of the
酸化物膜422がIn−M−Zn酸化物であるとき、InおよびMの和を100ato
mic%としたとき、InとMの原子数比率は、好ましくは、Inが50atomic%
未満、Mが50atomic%以上、さらに好ましくは、Inが25atomic%未満
、Mが75atomic%以上とする。
When the
The atom number ratio of In to M is preferably 50 atomic% of In, assuming that it is mic%
Less than, M is 50 atomic% or more, more preferably, In is less than 25 atomic%, and M is 75 atomic% or more.
また、酸化物半導体膜420、及び酸化物膜422がIn−M−Zn酸化物(MはAl
、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHfを表す)の場合、酸化物半
導体膜420と比較して、酸化物膜422に含まれるMの原子数比が大きく、代表的には
、酸化物半導体膜420に含まれる上記原子と比較して、1.5倍以上、好ましくは2倍
以上、さらに好ましくは3倍以上高い原子数比である。
In addition, the
, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, or Hf), the ratio of the number of M contained in the
また、酸化物膜422をIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導
体膜420をIn:M:Zn=x2:y2:z2[原子数比]とすると、y1/x1がy
2/x2よりも大きく、好ましくは、y1/x1がy2/x2よりも1.5倍以上である
。さらに好ましくは、y1/x1がy2/x2よりも2倍以上大きく、より好ましくは、
y1/x1がy2/x2よりも3倍以上大きい。このとき、酸化物半導体膜420におい
て、y2がx2以上であると、酸化物半導体を用いたトランジスタに安定した電気特性を
付与できるため好ましい。ただし、y2がx2の3倍以上になると、酸化物半導体を用い
たトランジスタの電界効果移動度が低下してしまうため、y2はx2の3倍未満であると
好ましい。
Further, the
2 / x 2 greater than, and preferably, y 1 / x 1 is 1.5 times more than y 2 / x 2. More preferably, y 1 / x 1 is at least twice as large as y 2 / x 2 , more preferably
in which y 1 / x 1 is three or more times greater than y 2 / x 2. At this time, it is preferable that y 2 be x 2 or more in the
酸化物半導体膜420及び酸化物膜422がIn−M−Zn酸化物の場合、In−M−
Zn酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、
M>In、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金
属元素の原子数比として、In:Ga:Zn=1:3:2、In:Ga:Zn=1:3:
3、In:Ga:Zn=1:3:4、In:Ga:Zn=1:3:5、In:Ga:Zn
=1:3:6、In:Ga:Zn=1:3:7、In:Ga:Zn=1:3:8、In:
Ga:Zn=1:3:9、In:Ga:Zn=1:3:10、In:Ga:Zn=1:6
:4、In:Ga:Zn=1:6:5、In:Ga:Zn=1:6:6、In:Ga:Z
n=1:6:7、In:Ga:Zn=1:6:8、In:Ga:Zn=1:6:9、In
:Ga:Zn=1:6:10が好ましい。なお、上記スパッタリングターゲットを用いて
成膜された酸化物半導体膜420及び酸化物膜422に含まれる金属元素の原子数比はそ
れぞれ、誤差として上記スパッタリングターゲットに含まれる金属元素の原子数比のプラ
スマイナス20%の変動を含む。
When the
The atomic ratio of the metal elements of the sputtering target used to deposit Zn oxide is
It is preferable to satisfy M> In and Zn ≧ M. In: Ga: Zn = 1: 3: 2, In: Ga: Zn = 1: 3 as an atomic ratio of metal elements of such a sputtering target.
3 In: Ga: Zn = 1: 3: 4, In: Ga: Zn = 1: 3: 5, In: Ga: Zn
= 1: 3: 6, In: Ga: Zn = 1: 3: 7, In: Ga: Zn = 1: 3: 8, In:
Ga: Zn = 1: 3: 9, In: Ga: Zn = 1: 3: 10, In: Ga: Zn = 1: 6
: 4, In: Ga: Zn = 1: 6: 5, In: Ga: Zn = 1: 6: 6, In: Ga: Z
n = 1: 6: 7, In: Ga: Zn = 1: 6: 8, In: Ga: Zn = 1: 6: 9, In
: Ga: Zn = 1: 6: 10 is preferable. Note that the atomic ratio of the metal elements contained in the
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性(電界効
果移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、酸化物半導体膜420のキャリア密度や不純
物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとする
ことが好ましい。
Note that the composition is not limited to those described above, and a composition having an appropriate composition may be used according to the semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, and the like) of the required transistor. In addition, in order to obtain semiconductor characteristics of a required transistor, carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like of the
酸化物膜422は、後に形成する絶縁膜114または絶縁膜116を形成する際の、酸
化物半導体膜420へのダメージ緩和膜としても機能する。酸化物膜422の厚さは、3
nm以上100nm以下、好ましくは3nm以上50nmとする。
The
The thickness is from 100 nm to 100 nm, preferably from 3 nm to 50 nm.
酸化物半導体膜420において、第14族元素の一つであるシリコンや炭素が含まれる
と、酸化物半導体膜420において酸素欠損が増加し、n型化してしまう。このため、酸
化物半導体膜420におけるシリコンや炭素の濃度、または酸化物膜422と、酸化物半
導体膜420との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法により得られ
る濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms
/cm3以下とする。
When silicon or carbon which is one of the group 14 elements is contained in the
/ Cm 3 or less.
また、酸化物半導体膜420において、二次イオン質量分析法により得られるアルカリ
金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましく
は2×1016atoms/cm3以下にする。アルカリ金属及びアルカリ土類金属は、
酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増
大してしまうことがある。このため、酸化物半導体膜420のアルカリ金属またはアルカ
リ土類金属の濃度を低減することが好ましい。
Further, in the
When it is combined with an oxide semiconductor, carriers may be generated, which may increase the off-state current of the transistor. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the
また、酸化物半導体膜420に窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を用
いたトランジスタはノーマリーオン特性となりやすい。従って、酸化物半導体膜420に
おいて、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析
法により得られる窒素濃度は、5×1018atoms/cm3以下にすることが好まし
い。
In addition, when nitrogen is contained in the
なお、酸化物半導体膜420及び酸化物膜422は、各層を単に積層するのではなく連
続接合(ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造)が
形成されるように作製する。すなわち、各膜の界面において、酸化物半導体にとってトラ
ップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないような積層
構造とする。仮に、積層された酸化物半導体膜420及び酸化物膜422の間に不純物が
混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、
あるいは再結合して、消滅してしまう。
Note that the
Or they recombine and disappear.
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって
不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポン
プを用いて高真空排気(5×10−7Pa〜1×10−4Pa程度まで)することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい
。
In order to form a continuous junction, it is necessary to use the multi-chamber type film forming apparatus (sputtering apparatus) provided with a load lock chamber to continuously stack the respective films without exposure to the atmosphere. Each chamber in the sputtering apparatus is evacuated at a high vacuum (5 × 10 −7 Pa to 1 × 10 −7 Pa by using an adsorption-type evacuation pump such as a cryopump in order to remove water and the like that become impurities to the oxide semiconductor film as much as possible. It is preferable to set it to about 10-4 Pa). Alternatively, it is preferable that a turbo molecular pump and a cold trap be combined to prevent backflow of a gas, particularly a gas containing carbon or hydrogen, from the exhaust system into the chamber.
ここで、酸化物積層膜のバンド構造について、図11(B)を用いて説明する。 Here, the band structure of the oxide stack film is described with reference to FIG.
図11(B)は、酸化物積層膜と該酸化物積層膜に接する絶縁膜のバンド構造の一部を
模式的に示している。ここでは、絶縁膜107及び絶縁膜114として酸化シリコン膜を
設けた場合について説明する。なお、図11(B)に表すEcI1は絶縁膜107として
用いる酸化シリコン膜の伝導帯下端のエネルギーを示し、EcS1は酸化物半導体膜42
0の伝導帯下端のエネルギーを示し、EcS2は酸化物膜422の伝導帯下端のエネルギ
ーを示し、EcI2は絶縁膜114として用いる酸化シリコン膜の伝導帯下端のエネルギ
ーを示す。
FIG. 11B schematically illustrates an oxide stack film and part of a band structure of an insulating film in contact with the oxide stack film. Here, the case where a silicon oxide film is provided as the insulating
The energy of the lower end of the conduction band of 0 is shown, EcS2 is the energy of the lower end of the conduction band of the
図11(B)に示すように、酸化物半導体膜420及び酸化物膜422において、伝導
帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化すると
もいうことができる。これは、酸化物半導体膜420と酸化物膜422が共通の元素を含
み、酸化物半導体膜420及び酸化物膜422の間で、酸素が相互に移動することで混合
層が形成されるためであるということができる。
As shown in FIG. 11B, in the
図11(B)より、酸化物半導体膜420がウェル(井戸)となり、チャネル領域が酸
化物半導体膜420に形成されることがわかる。なお、酸化物半導体膜420及び酸化物
膜422は、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導体膜42
0と酸化物膜422が連続接合している、ともいえる。
From FIG. 11B, it can be seen that the
It can be said that 0 and the
なお、図11(B)に示すように、酸化物膜422と、絶縁膜114との界面近傍には
、絶縁膜114の構成元素であるシリコンまたは炭素等の不純物や欠陥に起因したトラッ
プ準位が形成され得るものの、酸化物膜422が設けられることにより、酸化物半導体膜
420と該トラップ準位とを遠ざけることができる。ただし、EcS1とEcS2とのエ
ネルギー差が小さい場合、酸化物半導体膜420の電子が該エネルギー差を越えてトラッ
プ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイ
ナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、EcS1とEcS2とのエネルギー差を、0.1eV以上、好ましくは0.
15eV以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特
性となるため好適である。
Note that as shown in FIG. 11B, in the vicinity of the interface between the
Therefore, the energy difference between EcS1 and EcS2 is 0.1 eV or more, preferably 0.1.
The threshold voltage of 15 eV or more is preferable because variations in threshold voltage of the transistor are reduced and stable electrical characteristics can be obtained.
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態6)
本実施の形態では、本発明の一態様の半導体装置のトランジスタ及び容量素子に適用可
能な酸化物半導体膜の一例について説明する。
Sixth Embodiment
In this embodiment, an example of an oxide semiconductor film which can be applied to the transistor and the capacitor in the semiconductor device of one embodiment of the present invention will be described.
<酸化物半導体膜の結晶性>
以下では、酸化物半導体膜の構造について説明する。
<Crystallinity of Oxide Semiconductor Film>
The structure of the oxide semiconductor film is described below.
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Cry
stalline Oxide Semiconductor)膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
Oxide semiconductor films are roughly classified into non-single-crystal oxide semiconductor films and single-crystal oxide semiconductor films.
A non-single crystal oxide semiconductor film is a CAAC-OS (C Axis Aligned Cry).
stalline Oxide Semiconductor film, a polycrystalline oxide semiconductor film, a microcrystalline oxide semiconductor film, an amorphous oxide semiconductor film, or the like.
まずは、CAAC−OS膜について説明する。 First, a CAAC-OS film is described.
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。
The CAAC-OS film is one of oxide semiconductor films having a plurality of c-axis aligned crystal parts.
CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Elec
tron Microscope)によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、C
AAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC-OS film as a transmission electron microscope (TEM: Transmission Elec)
When observed with a tron microscope, it is not possible to confirm clear boundaries between crystal parts, that is, grain boundaries (also referred to as grain boundaries). Therefore, C
It can be said that in the AAC-OS film, the decrease in electron mobility due to crystal grain boundaries does not easily occur.
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観
察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹
凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
When the CAAC-OS film is observed by TEM from a direction substantially parallel to the sample surface (cross-sectional TEM observation), it can be confirmed that metal atoms are arranged in layers in the crystal part. Each layer of metal atoms has a shape (also referred to as a formation surface) on which the CAAC-OS film is to be formed (also referred to as a formation surface) or a shape reflecting the unevenness of the top surface, and is arranged parallel to the formation surface or top surface of the CAAC-OS film .
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面T
EM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
On the other hand, the CAAC-OS film is observed by TEM from a direction substantially perpendicular to the sample surface (Plane T
EM observation) can confirm that the metal atoms are arranged in a triangular shape or a hexagonal shape in the crystal part. However, there is no regularity in the arrangement of metal atoms between different crystal parts.
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有し
ていることがわかる。
From the cross-sectional TEM observation and the planar TEM observation, it is found that the crystal part of the CAAC-OS film has orientation.
なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度
で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「
垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。
従って、85°以上95°以下の場合も含まれる。
In the present specification, “parallel” refers to a state in which two straight lines are arranged at an angle of −10 ° or more and 10 ° or less. Therefore, the case of -5 degrees or more and 5 degrees or less is also included. Also,"
The term “perpendicular” refers to a state in which two straight lines are disposed at an angle of 80 ° or more and 100 ° or less.
Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
また、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方
体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10
nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。た
だし、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面TEM像において、2500nm2以上、5μm
2以上または1000μm2以上となる結晶領域が観察される場合がある。
Further, most of the crystal parts included in the CAAC-OS film each fit inside a cube whose one side is less than 100 nm. Therefore, the crystal part included in the CAAC-OS film has 10 sides
Also included is the case of a size that fits within a cube of less than nm, less than 5 nm, or less than 3 nm. However, a plurality of crystal parts included in the CAAC-OS film may be connected to form one large crystal region. For example, in a planar TEM image, 2500 nm 2 or more, 5 μm
There are cases where crystal region becomes 2 or more, or 1000 .mu.m more is observed.
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)
装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS
膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
が現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属され
ることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
X-ray diffraction (XRD: X-Ray Diffraction) for CAAC-OS film
When structural analysis is performed using a device, for example, a CAAC-OS having a crystal of InGaZnO 4
In the analysis by the out-of-plane method of a film, a peak may appear near a diffraction angle (2θ) of 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the crystal of the CAAC-OS film has c-axis orientation, and the c-axis points in a direction substantially perpendicular to the formation surface or the top surface. It can be confirmed that
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−p
lane法による解析では、2θが56°近傍にピークが現れる場合がある。このピーク
は、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸
化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)
として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面
に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを
56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
On the other hand, in-p, in which X-rays are made incident on the CAAC-OS film in a direction substantially perpendicular to the c-axis
In the analysis by the lane method, a peak may appear when 2θ is around 56 °. This peak is attributed to the (110) plane of the InGaZnO 4 crystal. In the case of a single crystal oxide semiconductor film of InGaZnO 4 , 2θ is fixed near 56 °, and the normal vector of the sample surface is the axis (φ axis)
When analysis (φ scan) is performed while rotating the sample, six peaks attributed to crystal planes equivalent to the (110) plane are observed. On the other hand, in the case of the CAAC-OS film, a clear peak does not appear even when φ scan is performed with 2θ fixed at around 56 °.
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は
不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に
配列した金属原子の各層は、結晶のab面に平行な面である。
From the above, in the CAAC-OS film, the orientation of the a-axis and the b-axis is irregular between different crystal parts, but the c-axis has c-axis orientation and the c-axis is a normal to the formation surface or the top surface It turns out that it is pointing in the direction parallel to the vector. Therefore, each layer of the metal atoms arranged in the layer form confirmed by the above-mentioned cross-sectional TEM observation is a plane parallel to the ab plane of the crystal.
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の
形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
Note that the crystal part is formed when a CAAC-OS film is formed or when crystallization treatment such as heat treatment is performed. As described above, the c-axis of the crystal is oriented in a direction parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film. Therefore, for example, when the shape of the CAAC-OS film is changed by etching or the like, the c-axis of the crystal may not be parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film.
また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい
。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶
部の割合が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純
物が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成さ
れることもある。
In the CAAC-OS film, distribution of c-axis aligned crystal parts is not necessarily uniform. For example, in the case where a crystal part of a CAAC-OS film is formed by crystal growth from the vicinity of the top surface of the CAAC-OS film, the ratio of c-axis aligned regions in the region near the top surface is higher than the region near the formation surface Can be high. In the case where an impurity is added to the CAAC-OS film, a region to which the impurity is added may be altered to form a region in which the proportions of crystal parts which are partially c-axis aligned are different.
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane
法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現
れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向
性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
Note that the out-of-plane of a CAAC-OS film having a crystal of InGaZnO 4
In the analysis by the method, in addition to the peak at 2θ of around 31 °, a peak may also appear at around 2θ of 36 °. The peak at 2θ of around 36 ° indicates that a part of the CAAC-OS film contains a crystal having no c-axis alignment. It is preferable that the CAAC-OS film has a peak at 2θ of around 31 ° and no peak at 2θ of around 36 °.
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
The CAAC-OS film is an oxide semiconductor film with low impurity concentration. The impurity is an element other than the main components of the oxide semiconductor film such as hydrogen, carbon, silicon, or a transition metal element. In particular, an element such as silicon having a stronger bonding force with oxygen than a metal element constituting the oxide semiconductor film disturbs the atomic arrangement of the oxide semiconductor film by depriving the oxide semiconductor film of oxygen, thereby causing crystallinity Cause a decrease in In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radius (or molecular radius), and therefore, if contained within the oxide semiconductor film, the atomic arrangement of the oxide semiconductor film is disturbed and crystallinity Cause a decrease in Note that an impurity contained in the oxide semiconductor film may be a carrier trap or a carrier generation source.
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
The CAAC-OS film is an oxide semiconductor film with low density of defect states. For example, oxygen vacancies in the oxide semiconductor film may be carrier traps or may be a carrier generation source by capturing hydrogen.
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノ
ーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
A low impurity concentration and a low density of defect levels (less oxygen vacancies) are referred to as high purity intrinsic or substantially high purity intrinsic. A highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film can reduce carrier density because there are few carriers. Thus, a transistor including the oxide semiconductor film rarely has negative threshold voltage (also referred to as normally on). In addition, the highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier traps. Thus, the transistor including the oxide semiconductor film has small variation in electrical characteristics and is highly reliable. Note that the charge trapped in the carrier trap in the oxide semiconductor film may take a long time to be released and behave as if it were fixed charge. Therefore, in the transistor including the oxide semiconductor film, which has a high impurity concentration and a high density of defect states, electrical characteristics may be unstable.
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
In addition, a transistor including the CAAC-OS film has less variation in electrical characteristics due to irradiation with visible light or ultraviolet light.
次に、微結晶酸化物半導体膜について説明する。 Next, a microcrystalline oxide semiconductor film is described.
微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以
下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10n
m以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrys
tal)を有する酸化物半導体膜を、nc−OS(nanocrystalline O
xide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、T
EMによる観察像では、結晶粒界を明確に確認できない場合がある。
In a microcrystalline oxide semiconductor film, in some cases, a crystal part can not be clearly confirmed in an observation image by TEM. The crystal part included in the microcrystalline oxide semiconductor film often has a size of 1 nm to 100 nm, or 1 nm to 10 nm. In particular, 1 nm to 10 n
nanocrystals which are microcrystals of m or less or 1 nm or more and 3 nm or less (nc: nanocrys
nc), the oxide semiconductor film having the
Called xide Semiconductor) membrane. Also, the nc-OS film is, for example, T
In the observation image by EM, grain boundaries may not be clearly identified.
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以
上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD
装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を
示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径
(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)
を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径(例えば1nm以上30nm以
下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、スポッ
トが観測される。また、nc−OS膜に対しナノビーム電子線回折を行うと、円を描くよ
うに(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対し
ナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合が
ある。
The nc-OS film has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In addition, in the nc-OS film, regularity is not observed in crystal orientation between different crystal parts. Therefore, no orientation can be seen in the entire film.
Therefore, the nc-OS film may not be distinguished from the amorphous oxide semiconductor film depending on the analysis method. For example, XRD using an X-ray having a diameter larger than that of a crystal part for an nc-OS film
When structural analysis is performed using an apparatus, in the analysis by the out-of-plane method, a peak indicating a crystal plane is not detected. In addition, electron diffraction (also referred to as limited field electron diffraction) using an electron beam with a probe diameter (for example, 50 nm or more) larger than that of the crystal part with respect to the nc-OS film.
When it is done, a diffraction pattern like a halo pattern is observed. On the other hand, when performing electron beam diffraction (also referred to as nanobeam electron beam diffraction) using an electron beam with a probe diameter (for example, 1 nm or more and 30 nm or less) close to or smaller than the size of the crystal part on the nc-OS film. Spots are observed. In addition, when nanobeam electron diffraction is performed on the nc-OS film, a region with high luminance may be observed in a ring shape (in a ring shape). In addition, when nanobeam electron diffraction is performed on the nc-OS film, a plurality of spots may be observed in the ring-shaped region.
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−
OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
The nc-OS film is an oxide semiconductor film that has higher regularity than an amorphous oxide semiconductor film. Therefore, the nc-OS film has a lower density of defect states than an amorphous oxide semiconductor film. However, the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, nc-
The OS film has a higher density of defect states than the CAAC-OS film.
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、C
AAC−OS膜のうち、二種以上を有する積層膜であってもよい。
Note that the oxide semiconductor film is, for example, an amorphous oxide semiconductor film, a microcrystalline oxide semiconductor film, or C
Among the AAC-OS films, a stacked film having two or more types may be used.
本発明の一態様の半導体装置のトランジスタ及び容量素子に含まれる酸化物半導体膜は
、上述のいずれの結晶状態の酸化物半導体膜を適用してもよい。また、積層構造の酸化物
半導体膜を含む場合、各酸化物半導体膜の結晶状態が異なっていてもよい。但し、トラン
ジスタのチャネル領域として機能する酸化物半導体膜には、CAAC−OS膜を適用する
ことが好ましい。また、容量素子の電極として機能する酸化物半導体膜は、トランジスタ
に含まれる酸化物半導体膜よりも不純物濃度が高いため、結晶性が低減する場合がある。
The oxide semiconductor film in any of the above crystal states may be applied to the oxide semiconductor film included in the transistor and the capacitor of the semiconductor device of one embodiment of the present invention. In the case where an oxide semiconductor film having a stacked structure is included, the crystal states of the oxide semiconductor films may be different. Note that the CAAC-OS film is preferably used for the oxide semiconductor film which functions as a channel region of the transistor. In addition, the oxide semiconductor film functioning as an electrode of the capacitor may have lower crystallinity because the impurity concentration is higher than that of the oxide semiconductor film included in the transistor.
以上、本実施の形態で示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態7)
本実施の形態では、本発明の一態様の半導体装置を用いる表示装置について、図12を
用いて説明を行う。なお、実施の形態1に示す機能と同様の箇所については、同様の符号
を付し、その詳細な説明は省略する。
Seventh Embodiment
In this embodiment, a display device using the semiconductor device of one embodiment of the present invention will be described with reference to FIGS. The same portions as the functions shown in the first embodiment are denoted by the same reference numerals, and the detailed description thereof is omitted.
図12(A)に示す表示装置は、表示素子の画素を有する領域(以下、画素部302と
いう)と、画素部302の外側に配置され、画素を駆動するための回路を有する回路部(
以下、駆動回路部304という)と、素子の保護機能を有する回路(以下、保護回路30
6という)と、端子部307と、を有する。なお、保護回路306は、設けない構成とし
てもよい。
The display device illustrated in FIG. 12A includes a region including a pixel of a display element (hereinafter referred to as a pixel portion 302) and a circuit portion provided outside the
Hereinafter, drive circuit portion 304) and a circuit having a protection function of an element (hereinafter, protection circuit 30)
6) and a
駆動回路部304の一部、または全部は、画素部302と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部304
の一部、または全部が、画素部302と同一基板上に形成されていない場合には、駆動回
路部304の一部、または全部は、COG(Chip On Glass)やTAB(T
ape Automated Bonding)によって、実装することができる。
It is preferable that part or all of the
When part or all of the
It can be implemented by "ape Automated Bonding".
画素部302は、X行(Xは2以上の自然数)Y列(Yは2以上の自然数)に配置され
た複数の表示素子を駆動するための回路(以下、画素回路301という)を有し、駆動回
路部304は、画素を選択する信号(走査信号)を出力する回路(以下、ゲートドライバ
304aという)、画素の表示素子を駆動するための信号(データ信号)を供給するため
の回路(以下、ソースドライバ304b)などの駆動回路を有する。
The
ゲートドライバ304aは、シフトレジスタ等を有する。ゲートドライバ304aは、
端子部307を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ304aは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ304aは、走査信号が与えられる配線(以
下、走査線GL_1乃至GL_Xという)の電位を制御する機能を有する。なお、ゲート
ドライバ304aを複数設け、複数のゲートドライバ304aにより、走査線GL_1乃
至GL_Xを分割して制御してもよい。または、ゲートドライバ304aは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ30
4aは、別の信号を供給することも可能である。
The
A signal for driving the shift register is input through the
4a can also supply another signal.
ソースドライバ304bは、シフトレジスタ等を有する。ソースドライバ304bは、
端子部307を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号(画像信号)が入力される。ソースドライバ304bは、画像信号を元に画素回路
301に書き込むデータ信号を生成する機能を有する。また、ソースドライバ304bは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ304bは、データ信号が与え
られる配線(以下、データ線DL_1乃至DL_Yという)の電位を制御する機能を有す
る。または、ソースドライバ304bは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ304bは、別の信号を供給することも
可能である。
The
In addition to the signal for driving the shift register, the signal (image signal) which is the source of the data signal is input through the
ソースドライバ304bは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ304bは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ304bを構成してもよい。
The
The
A signal obtained by time-dividing an image signal can be output as a data signal. Alternatively, the
複数の画素回路301のそれぞれは、走査信号が与えられる複数の走査線GLの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線DLの一つを介し
てデータ信号が入力される。また。複数の画素回路301のそれぞれは、ゲートドライバ
304aによりデータ信号のデータの書き込み及び保持が制御される。例えば、m行n列
目の画素回路301は、走査線GL_m(mはX以下の自然数)を介してゲートドライバ
304aからパルス信号が入力され、走査線GL_mの電位に応じてデータ線DL_n(
nはY以下の自然数)を介してソースドライバ304bからデータ信号が入力される。
Each of the plurality of
A data signal is input from the
図12(A)に示す保護回路306は、例えば、ゲートドライバ304aと画素回路3
01の間の配線である走査線GLに接続される。または、保護回路306は、ソースドラ
イバ304bと画素回路301の間の配線であるデータ線DLに接続される。または、保
護回路306は、ゲートドライバ304aと端子部307との間の配線に接続することが
できる。または、保護回路306は、ソースドライバ304bと端子部307との間の配
線に接続することができる。なお、端子部307は、外部の回路から表示装置に電源及び
制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
The protective circuit 306 illustrated in FIG. 12A includes, for example, the
It is connected to the scanning line GL which is a wiring between 01. Alternatively, the protection circuit 306 is connected to a data line DL which is a wiring between the
保護回路306は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。
The protective circuit 306 is a circuit which brings a wiring and another wiring into conduction when the wiring connected to the protection circuit 306 is supplied with a potential outside the predetermined range.
図12(A)に示すように、画素部302と駆動回路部304にそれぞれ保護回路30
6を設けることにより、ESD(Electro Static Discharge:
静電気放電)などにより発生する過電流に対する表示装置の耐性を高めることができる。
ただし、保護回路306の構成はこれに限定されず、例えば、ゲートドライバ304aに
保護回路306を接続した構成、またはソースドライバ304bに保護回路306を接続
した構成とすることもできる。あるいは、端子部307に保護回路306を接続した構成
とすることもできる。
As shown in FIG. 12A, the
By providing 6, the ESD (Electro Static Discharge:
It is possible to increase the resistance of the display device to an overcurrent generated by electrostatic discharge or the like.
However, the configuration of the protection circuit 306 is not limited to this. For example, the protection circuit 306 may be connected to the
また、図12(A)においては、ゲートドライバ304aとソースドライバ304bに
よって駆動回路部304を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ304aのみを形成し、別途用意されたソースドライバ回路が形成
された基板(例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板)を実
装する構成としても良い。
12A shows an example in which the
また、図12(A)に示す複数の画素回路301は、例えば、図12(B)に示す構成
とすることができる。
In addition, the plurality of
図12(B)に示す画素回路301は、液晶素子370と、トランジスタ150と、容
量素子160と、を有する。なお、トランジスタ150、及び容量素子160は、実施の
形態1に示す図1の構成の半導体装置を用いることができる。
The
液晶素子370の一対の電極の一方の電位は、画素回路301の仕様に応じて適宜設定
される。液晶素子370は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路301のそれぞれが有する液晶素子370の一対の電極の一方に共通の電位
(コモン電位)を与えてもよい。また、各行の画素回路301の液晶素子370の一対の
電極の一方に異なる電位を与えてもよい。
The potential of one of the pair of electrodes of the
例えば、液晶素子370を備える表示装置の駆動方法としては、TNモード、STNモ
ード、VAモード、ASM(Axially Symmetric Aligned M
icro−cell)モード、OCB(Optically Compensated
Birefringence)モード、FLC(Ferroelectric Liqu
id Crystal)モード、AFLC(AntiFerroelectric Li
quid Crystal)モード、MVAモード、PVA(Patterned Ve
rtical Alignment)モード、IPSモード、FFSモード、又はTBA
(Transverse Bend Alignment)モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ECB(Electric
ally Controlled Birefringence)モード、PDLC(P
olymer Dispersed Liquid Crystal)モード、PNLC
(Polymer Network Liquid Crystal)モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。
For example, as a method of driving a display provided with the
icro-cell mode, OCB (Optically Compensated)
Birefringence) mode, FLC (Ferroelectric Liqu)
id Crystal) mode, AFLC (AntiFerroelectric Li
quid crystal mode, MVA mode, PVA (patterned Ve
rtical alignment) mode, IPS mode, FFS mode, or TBA
(Transverse Bend Alignment) mode or the like may be used.
Further, as a method of driving the display device, ECB (Electric
ally Controlled Birefringence mode, PDLC (P
olymer dispersed liquid crystal) mode, PNLC
(Polymer Network Liquid Crystal) mode, guest host mode, etc. However, the present invention is not limited to this, and various liquid crystal elements and driving methods thereof can be used.
また、ブルー相(Blue Phase)を示す液晶とカイラル剤とを含む液晶組成物
により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が1msec以下と
短い。また、ブルー相を示す液晶は、光学的等方性であるため、配向処理が不要であり、
且つ視野角依存性が小さい。
Alternatively, the liquid crystal element may be formed of a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent. The liquid crystal exhibiting a blue phase has a short response speed of 1 msec or less. In addition, since liquid crystals exhibiting a blue phase are optically isotropic, alignment processing is unnecessary.
And the viewing angle dependency is small.
m行n列目の画素回路301において、トランジスタ150のソース電極またはドレイ
ン電極の一方は、データ線DL_nに電気的に接続され、他方は液晶素子370の一対の
電極の他方に電気的に接続される。また、トランジスタ150のゲート電極は、走査線G
L_mに電気的に接続される。トランジスタ150は、オン状態またはオフ状態になるこ
とにより、データ信号のデータの書き込みを制御する機能を有する。
In the m-th row and n-
It is electrically connected to L_m. The
容量素子160の一対の電極の一方は、電位が供給される配線(以下、電位供給線VL
)に電気的に接続され、他方は、液晶素子370の一対の電極の他方に電気的に接続され
る。なお、電位供給線VLの電位の値は、画素回路301の仕様に応じて適宜設定される
。容量素子160は、書き込まれたデータを保持する保持容量としての機能を有する。
One of the pair of electrodes of
And the other is electrically connected to the other of the pair of electrodes of the
例えば、図12(A)の画素回路301を有する表示装置では、ゲートドライバ304
aにより各行の画素回路301を順次選択し、トランジスタ150をオン状態にしてデー
タ信号のデータを書き込む。
For example, in a display device including the
The
データが書き込まれた画素回路301は、トランジスタ150がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
The
なお、表示素子として、液晶素子370を用いた場合の例を示したが、本発明の実施形態
の一態様は、これに限定されない。
Note that although an example in which the
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々
な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例として
は、EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機E
L素子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDな
ど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、
電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプ
レイ(PDP)、MEMS(マイクロ・エレクトロ・メカニカル・システム)、デジタル
マイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、IM
OD(インターフェアレンス・モジュレーション)素子、エレクトロウェッティング素子
、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、
コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。EL
素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用
いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSE
D方式平面型ディスプレイ(SED:Surface−conduction Elec
tron−emitter Display)などがある。液晶素子を用いた表示装置の
一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ
、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などが
ある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなど
がある。
For example, in this specification and the like, a display element, a display device which is a device having a display element, a light emitting element, and a light emitting device which is a device having a light emitting element use various modes or have various elements. Can do. As an example of a display element, a display device, a light emitting element or a light emitting device, an EL (electroluminescent) element (an EL element containing an organic substance and an inorganic substance, an organic E
L element, inorganic EL element), LED (white LED, red LED, green LED, blue LED etc.), transistor (transistor emitting light according to current), electron emitting element, liquid crystal element,
Electronic ink, electrophoretic element, grating light valve (GLV), plasma display (PDP), MEMS (micro-electro-mechanical system), digital micro mirror device (DMD), DMS (digital micro shutter), IM
OD (interference modulation) elements, electrowetting elements, piezoelectric ceramic displays, carbon nanotubes, etc.
Some have display media in which the contrast, brightness, reflectance, transmittance, etc. change. EL
An example of a display device using an element is an EL display. A field emission display (FED) or SE is an example of a display device using an electron emission element.
D method flat display (SED: Surface-conduction Elec)
tron-emitter Display) and the like. Examples of a display device using a liquid crystal element include a liquid crystal display (transmissive liquid crystal display, semi-transmissive liquid crystal display, reflective liquid crystal display, direct view liquid crystal display, projection liquid crystal display) and the like. Examples of a display device using an electronic ink or an electrophoretic element include electronic paper.
表示素子として液晶素子を用いた場合の例を図21に示す。基板102aには、共通電
極124が設けられている。そして、共通電極124と導電膜120との間には、液晶層
123が設けられている。
An example of using a liquid crystal element as a display element is shown in FIG. The
または、表示素子として発光素子を用いた場合の例を図22に示す。導電膜120の上
に絶縁膜132、発光層125、共通電極124が設けられている。
Alternatively, an example of using a light emitting element as a display element is illustrated in FIG. An insulating
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
(実施の形態8)
本実施の形態では、本発明の一態様の半導体装置を用いる表示モジュール及び電子機器
について、図13及び図14を用いて説明を行う。
Eighth Embodiment
In this embodiment, a display module and an electronic device using the semiconductor device of one embodiment of the present invention will be described with reference to FIGS.
図13に示す表示モジュール8000は、上部カバー8001と下部カバー8002と
の間に、FPC8003に接続されたタッチパネル8004、FPC8005に接続され
た表示パネル8006、バックライトユニット8007、フレーム8009、プリント基
板8010、バッテリー8011を有する。
The
本発明の一態様の半導体装置は、例えば、表示パネル8006に用いることができる。
The semiconductor device of one embodiment of the present invention can be used for, for example, the
上部カバー8001及び下部カバー8002は、タッチパネル8004及び表示パネル
8006のサイズに合わせて、形状や寸法を適宜変更することができる。
The shapes and sizes of the
タッチパネル8004は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
8006に重畳して用いることができる。また、表示パネル8006の対向基板(封止基
板)に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル8
006の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
The
It is also possible to provide an optical sensor in each pixel of 006 to make an optical touch panel.
バックライトユニット8007は、光源8008を有する。光源8008は、バックラ
イトユニット8007の端部に設け、光拡散板を用いる構成としてもよい。
The
フレーム8009は、表示パネル8006の保護機能の他、プリント基板8010の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム8009は、放熱板としての機能を有していてもよい。
The
プリント基板8010は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー8011による電源であってもよい。バッテリー801
1は、商用電源を用いる場合には、省略可能である。
The printed
1 is omissible when using a commercial power supply.
また、表示モジュール8000は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
The
図14(A)乃至図14(H)は、電子機器を示す図である。これらの電子機器は、筐
体5000、表示部5001、スピーカ5003、LEDランプ5004、操作キー50
05(電源スイッチ、又は操作スイッチを含む)、接続端子5006、センサ5007(
力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質
、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、にお
い又は赤外線を測定する機能を含むもの)、マイクロフォン5008、等を有することが
できる。
14A to 14H illustrate an electronic device. These electronic devices include a
05 (including a power switch or operation switch),
Force, displacement, position, velocity, acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, electric power, radiation, flow, humidity, inclination, And the like), a
図14(A)はモバイルコンピュータであり、上述したものの他に、スイッチ5009
、赤外線ポート5010、等を有することができる。図14(B)は記録媒体を備えた携
帯型の画像再生装置(たとえば、DVD再生装置)であり、上述したものの他に、第2表
示部5002、記録媒体読込部5011、等を有することができる。図14(C)はゴー
グル型ディスプレイであり、上述したものの他に、第2表示部5002、支持部5012
、イヤホン5013、等を有することができる。図14(D)は携帯型遊技機であり、上
述したものの他に、記録媒体読込部5011、等を有することができる。図14(E)は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ5014、シ
ャッターボタン5015、受像部5016、等を有することができる。図14(F)は携
帯型遊技機であり、上述したものの他に、第2表示部5002、記録媒体読込部5011
、等を有することができる。図14(G)はテレビ受像器であり、上述したものの他に、
チューナ、画像処理部、等を有することができる。図14(H)は持ち運び型テレビ受像
器であり、上述したものの他に、信号の送受信が可能な充電器5017、等を有すること
ができる。
FIG. 14A shows a mobile computer, which has a
,
, An
, And so on. FIG. 14 (G) shows a television receiver, in addition to the ones described above,
A tuner, an image processing unit, and the like can be included. FIG. 14H illustrates a portable television receiver, which can include a
図14(A)乃至図14(H)に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア(プ
ログラム)によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体(外部又はカメラに内蔵)に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図14(A)乃至図1
4(H)に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
The electronic devices illustrated in FIGS. 14A to 14H can have various functions.
For example, a function of displaying various information (still image, moving image, text image, etc.) on the display unit, a touch panel function, a calendar, a function of displaying date or time, etc., a function of controlling processing by various software (programs), A wireless communication function, a function of connecting to various computer networks using the wireless communication function, a function of transmitting or receiving various data using the wireless communication function, reading out and displaying a program or data recorded in a recording medium It can have a function of displaying on a unit, and the like. Furthermore, in an electronic device having a plurality of display units, the function of displaying image information mainly on one display unit and displaying character information mainly on another display unit or considering parallax in a plurality of display units It is possible to have a function of displaying a three-dimensional image and the like by displaying the captured image. Furthermore, in an electronic device having an image receiving unit, the function of capturing a still image, the function of capturing a moving image, the function of automatically or manually correcting the captured image, the captured image in a recording medium (externally or built in a camera) A function to save, a function to display a captured image on a display portion, and the like can be provided. 14A to 1.
The functions that the electronic device illustrated in 4 (H) can have are not limited to these, and can have various functions.
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。
The electronic device described in this embodiment is characterized by having a display portion for displaying some kind of information.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.
102 基板
102a 基板
104a 酸化物半導体膜
104b 酸化物半導体膜
106 絶縁膜
107 絶縁膜
108 絶縁膜
110a 酸化物半導体膜
110b 酸化物半導体膜
112a ソース電極
112b ドレイン電極
114 絶縁膜
116 絶縁膜
118 絶縁膜
118a 絶縁膜
120 導電膜
120a 導電膜
121 導電膜
121a 導電膜
122 絶縁膜
132 絶縁膜
140 開口
142 開口
150 トランジスタ
151 トランジスタ
152 トランジスタ
160 容量素子
161 容量素子
162 容量素子
202 基板
204 酸化物半導体膜
204a 酸化物半導体膜
204b 酸化物半導体膜
206 絶縁膜
207 絶縁膜
208 絶縁膜
210 酸化物半導体膜
212a ソース電極
212b ドレイン電極
216 絶縁膜
217 絶縁膜
218 絶縁膜
220 導電膜
240 開口
250 トランジスタ
260 容量素子
301 画素回路
302 画素部
304 駆動回路部
304a ゲートドライバ
304b ソースドライバ
306 保護回路
307 端子部
370 液晶素子
410a 酸化物積層膜
410b 酸化物積層膜
420 酸化物半導体膜
420a 酸化物半導体膜
420b 酸化物半導体膜
422 酸化物膜
422a 酸化物膜
422b 酸化物膜
5000 筐体
5001 表示部
5002 表示部
5003 スピーカ
5004 LEDランプ
5005 操作キー
5006 接続端子
5007 センサ
5008 マイクロフォン
5009 スイッチ
5010 赤外線ポート
5011 記録媒体読込部
5012 支持部
5013 イヤホン
5014 アンテナ
5015 シャッターボタン
5016 受像部
5017 充電器
8000 表示モジュール
8001 上部カバー
8002 下部カバー
8003 FPC
8004 タッチパネル
8005 FPC
8006 表示パネル
8007 バックライトユニット
8008 光源
8009 フレーム
8010 プリント基板
8011 バッテリー
102 substrate 102a substrate 104a oxide semiconductor film 104b oxide semiconductor film 106 insulation film 107 insulation film 108 insulation film 110a oxide semiconductor film 110b oxide semiconductor film 112a source electrode 112b drain electrode 114 insulation film 116 insulation film 118 insulation film 118 insulation The film 120 conductive film 120 a conductive film 121 conductive film 121 a conductive film 122 insulating film 132 insulating film 140 opening 142 opening 150 transistor 151 transistor 152 transistor 160 capacitive element 161 capacitive element 162 capacitive element 202 substrate 204 oxide semiconductor film 204 a oxide semiconductor film 204 b oxide semiconductor film 206 insulation film 207 insulation film 208 insulation film 210 oxide semiconductor film 212 a source electrode 212 b drain electrode 216 insulation film 217 insulation film 218 insulation film 220 conduction Electrolytic film 240 Opening 250 Transistor 260 Capacitive element 301 Pixel circuit 302 Pixel portion 304 Drive circuit portion 304a Gate driver 304b Source driver 306 Protection circuit 307 Terminal portion 370 Liquid crystal element 410a Oxide laminated film 410b Oxide laminated film 420 Oxide semiconductor film 420a Oxide semiconductor film 420b Oxide semiconductor film 422 Oxide film 422a Oxide film 422b Oxide film 5000 Case 5001 Display portion 5002 Display portion 5003 Speaker 5004 LED lamp 5005 Operation key 5006 Connection terminal 5007 Sensor 5008 Microphone 5009 Switch 5010 Infrared port 5011 recording medium reading unit 5012 support unit 5013 earphone 5014 antenna 5015 shutter button 5016 image receiving unit 5017 charger 8000 display module Le 8001 top cover 8002 bottom cover 8003 FPC
8004
8006
Claims (4)
第2の導電膜と、
前記第1の導電膜上方、及び前記第2の導電膜上方の第1の絶縁膜と、
前記第1の絶縁膜上方の第1の酸化物半導体膜と、
前記第1の絶縁膜上方の第2の酸化物半導体膜と、
前記第1の酸化物半導体膜と電気的に接続された第3の導電膜と、
前記第1の酸化物半導体膜と電気的に接続された第4の導電膜と、
前記第1の酸化物半導体膜上方の第5の導電膜と、を有し、
前記第1の酸化物半導体膜は、トランジスタのチャネル形成領域を有し、
前記第1の導電膜は、前記第1の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の導電膜は、容量素子の第1の電極としての機能を有し、
前記第1の導電膜は、前記第5の導電膜と電気的に接続され、
前記第5の導電膜は、第2の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の酸化物半導体膜は、前記容量素子の第2の電極としての機能を有し、
前記第2の酸化物半導体膜は、前記チャネル形成領域よりも抵抗率の低い領域を有する半導体装置。 A first conductive film,
A second conductive film,
A first insulating film above the first conductive film and above the second conductive film;
A first oxide semiconductor film above the first insulating film;
A second oxide semiconductor film above the first insulating film;
A third conductive film electrically connected to the first oxide semiconductor film;
A fourth conductive film electrically connected to the first oxide semiconductor film;
And a fifth conductive film above the first oxide semiconductor film;
The first oxide semiconductor film has a channel formation region of a transistor,
The first conductive film has a region overlapping with the channel formation region via the first insulating film,
The second conductive film has a function as a first electrode of a capacitive element,
The first conductive film is electrically connected to the fifth conductive film,
The fifth conductive film has a region overlapping with the channel formation region via a second insulating film,
The second oxide semiconductor film functions as a second electrode of the capacitor;
The semiconductor device having a region in which the second oxide semiconductor film has a resistivity lower than that of the channel formation region.
第2の導電膜と、
前記第1の導電膜上方、及び前記第2の導電膜上方の第1の絶縁膜と、
前記第1の絶縁膜上方の第1の酸化物半導体膜と、
前記第1の絶縁膜上方の第2の酸化物半導体膜と、
前記第1の酸化物半導体膜と電気的に接続された第3の導電膜と、
前記第1の酸化物半導体膜と電気的に接続された第4の導電膜と、
前記第1の酸化物半導体膜上方の第5の導電膜と、を有し、
前記第1の酸化物半導体膜は、トランジスタのチャネル形成領域を有し、
前記第1の導電膜は、前記第1の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の導電膜は、容量素子の第1の電極としての機能を有し、
前記第1の導電膜は、前記第5の導電膜と電気的に接続され、
前記第5の導電膜は、第2の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の酸化物半導体膜は、前記容量素子の第2の電極としての機能を有し、
前記第2の酸化物半導体膜は、前記チャネル形成領域よりも抵抗率の低い領域を有し、
前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜は、In、Ga、及びZnを主成分として含む半導体装置。 A first conductive film,
A second conductive film,
A first insulating film above the first conductive film and above the second conductive film;
A first oxide semiconductor film above the first insulating film;
A second oxide semiconductor film above the first insulating film;
A third conductive film electrically connected to the first oxide semiconductor film;
A fourth conductive film electrically connected to the first oxide semiconductor film;
And a fifth conductive film above the first oxide semiconductor film;
The first oxide semiconductor film has a channel formation region of a transistor,
The first conductive film has a region overlapping with the channel formation region via the first insulating film,
The second conductive film has a function as a first electrode of a capacitive element,
The first conductive film is electrically connected to the fifth conductive film,
The fifth conductive film has a region overlapping with the channel formation region via a second insulating film,
The second oxide semiconductor film functions as a second electrode of the capacitor;
The second oxide semiconductor film has a region having a resistivity lower than that of the channel formation region,
The semiconductor device in which the first oxide semiconductor film and the second oxide semiconductor film contain In, Ga, and Zn as main components.
第2の導電膜と、
前記第1の導電膜上方、及び前記第2の導電膜上方の第1の絶縁膜と、
前記第1の絶縁膜上方の第1の酸化物半導体膜と、
前記第1の絶縁膜上方の第2の酸化物半導体膜と、
前記第1の酸化物半導体膜と電気的に接続された第3の導電膜と、
前記第1の酸化物半導体膜と電気的に接続された第4の導電膜と、
前記第1の酸化物半導体膜上方の第5の導電膜と、
前記第4の導電膜上方の画素電極と、を有し、
前記第1の酸化物半導体膜は、トランジスタのチャネル形成領域を有し、
前記第1の導電膜は、前記第1の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の導電膜は、容量素子の第1の電極としての機能を有し、
前記第1の導電膜は、前記第5の導電膜と電気的に接続され、
前記第5の導電膜は、第2の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の酸化物半導体膜は、前記容量素子の第2の電極としての機能を有し、
前記第2の酸化物半導体膜は、前記チャネル形成領域よりも抵抗率の低い領域を有し、
前記画素電極は、前記第4の導電膜に電気的に接続され、
前記第2の酸化物半導体膜は、前記画素電極と重なる領域を有する半導体装置。 A first conductive film,
A second conductive film,
A first insulating film above the first conductive film and above the second conductive film;
A first oxide semiconductor film above the first insulating film;
A second oxide semiconductor film above the first insulating film;
A third conductive film electrically connected to the first oxide semiconductor film;
A fourth conductive film electrically connected to the first oxide semiconductor film;
A fifth conductive film above the first oxide semiconductor film;
And a pixel electrode above the fourth conductive film,
The first oxide semiconductor film has a channel formation region of a transistor,
The first conductive film has a region overlapping with the channel formation region via the first insulating film,
The second conductive film has a function as a first electrode of a capacitive element,
The first conductive film is electrically connected to the fifth conductive film,
The fifth conductive film has a region overlapping with the channel formation region via a second insulating film,
The second oxide semiconductor film functions as a second electrode of the capacitor;
The second oxide semiconductor film has a region having a resistivity lower than that of the channel formation region,
The pixel electrode is electrically connected to the fourth conductive film,
The semiconductor device in which the second oxide semiconductor film has a region overlapping with the pixel electrode.
第2の導電膜と、
前記第1の導電膜上方、及び前記第2の導電膜上方の第1の絶縁膜と、
前記第1の絶縁膜上方の第1の酸化物半導体膜と、
前記第1の絶縁膜上方の第2の酸化物半導体膜と、
前記第1の酸化物半導体膜と電気的に接続された第3の導電膜と、
前記第1の酸化物半導体膜と電気的に接続された第4の導電膜と、
前記第1の酸化物半導体膜上方の第5の導電膜と、
前記第4の導電膜上方の画素電極と、を有し、
前記第1の酸化物半導体膜は、トランジスタのチャネル形成領域を有し、
前記第1の導電膜は、前記第1の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の導電膜は、容量素子の第1の電極としての機能を有し、
前記第1の導電膜は、前記第5の導電膜と電気的に接続され、
前記第5の導電膜は、第2の絶縁膜を介して前記チャネル形成領域と重なる領域を有し、
前記第2の酸化物半導体膜は、前記容量素子の第2の電極としての機能を有し、
前記第2の酸化物半導体膜は、前記チャネル形成領域よりも抵抗率の低い領域を有し、
前記画素電極は、前記第4の導電膜に電気的に接続され、
前記第2の酸化物半導体膜は、前記画素電極と重なる領域を有し、
前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜は、In、Ga、及びZnを主成分として含む半導体装置。 A first conductive film,
A second conductive film,
A first insulating film above the first conductive film and above the second conductive film;
A first oxide semiconductor film above the first insulating film;
A second oxide semiconductor film above the first insulating film;
A third conductive film electrically connected to the first oxide semiconductor film;
A fourth conductive film electrically connected to the first oxide semiconductor film;
A fifth conductive film above the first oxide semiconductor film;
And a pixel electrode above the fourth conductive film,
The first oxide semiconductor film has a channel formation region of a transistor,
The first conductive film has a region overlapping with the channel formation region via the first insulating film,
The second conductive film has a function as a first electrode of a capacitive element,
The first conductive film is electrically connected to the fifth conductive film,
The fifth conductive film has a region overlapping with the channel formation region via a second insulating film,
The second oxide semiconductor film functions as a second electrode of the capacitor;
The second oxide semiconductor film has a region having a resistivity lower than that of the channel formation region,
The pixel electrode is electrically connected to the fourth conductive film,
The second oxide semiconductor film has a region overlapping with the pixel electrode,
The semiconductor device in which the first oxide semiconductor film and the second oxide semiconductor film contain In, Ga, and Zn as main components.
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