JP2019041499A - 駆動回路および半導体モジュール - Google Patents

Abstract

【課題】共振はずれに起因する変位（ｄＶ／ｄｔ，ｄＩ／ｄｔ）を抑制する。【解決手段】ローサイドのスイッチング素子Ｑ１のボディダイオードＤ１に負の方向の電流が流れている状態でハイサイドのスイッチング素子Ｑ２がオンすると、スイッチング素子Ｑ１の高電位端と低電位端との間に急激な電位および電流変化が発生する。この電位は、スイッチング素子Ｑ２のゲート容量とスイッチング素子Ｑ２のゲート端子およびスイッチング素子Ｑ１の低電位端に接続されたコンデンサＣ１とで分圧されてスイッチング素子Ｑ２のゲート端子に印加され、主制御回路１０から供給されるゲート電圧を低減させる。このため、スイッチング素子Ｑ１のボディダイオードＤ１に負の方向の電流が転流しているときに、スイッチング素子Ｑ２が突然ターンオンしたとしても、ボディダイオードＤ１に過大な変位が掛かることがない。【選択図】図１

Description

本発明は駆動回路および半導体モジュールに関し、特に誘導性成分を含んだ負荷を駆動する駆動回路およびこのような駆動回路を１つのパッケージに内蔵した半導体モジュールに関する。

モータ駆動用インバータやスイッチング電源のＤＣ−ＤＣコンバータの駆動回路では、出力回路に２つの半導体スイッチを直列に接続して構成されるハーフブリッジ回路が一般に用いられている。出力回路の半導体スイッチとしては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などが使用されている。

図５はＬＬＣ電流共振型のＤＣ−ＤＣコンバータの一部を示す回路図である。
このＤＣ−ＤＣコンバータは、直流電源１０１に接続された直列接続の主スイッチＱ１０１，Ｑ１０２および主制御回路１０２を含む駆動回路、インダクタＬ１０１、トランスＴ１０１、コンデンサＣ１０１および直流電圧出力回路１０３を備えている。主スイッチＱ１０１，Ｑ１０２は、ここでは、ＭＯＳＦＥＴとしてあり、したがって、これらのＭＯＳＦＥＴには、それぞれ内蔵のボディダイオードＤ１０１，Ｄ１０２が逆並列に接続されている。

主制御回路１０２は、ローサイドの主スイッチＱ１０１のゲート端子と、ハイサイドの主スイッチＱ１０２のゲート端子とに接続されている。主制御回路１０２は、主スイッチＱ１０１，Ｑ１０２を交互にターンオンまたはターンオフするように制御する。主スイッチＱ１０１，Ｑ１０２の共通の接続点には、インダクタＬ１０１、トランスＴ１０１の一次巻線およびコンデンサＣ１０１を直列に接続した共振回路が接続されている。トランスＴ１０１の二次巻線には、整流および平滑化する直流電圧出力回路１０３が接続され、直流電圧出力回路１０３は、直流電圧を出力し、その直流電圧は、負荷に供給される。

上記の構成において、ローサイドの主スイッチＱ１０１がターンオフ、ハイサイドの主スイッチＱ１０２がターンオンされると、直流電源１０１の正極端子から供給される電流は、主スイッチＱ１０２および共振回路を通って直流電源１０１の負極端子に戻る。次に、主スイッチＱ１０１，Ｑ１０２が両方ともターンオフされると、共振回路の電流は、インダクタＬ１０１およびトランスＴ１０１の一次巻線での流れを継続しようとして主スイッチＱ１０１のボディダイオードＤ１０１へ転流するようになる。このとき、主スイッチＱ１０１は、自身のオン動作に依らず、ドレイン−ソース間電位の変位（ｄＶ／ｄｔ）およびドレイン電流の変位（ｄＩ／ｄｔ）が発生する。

その後、共振回路を流れる共振電流の方向が反転する前に、ローサイドの主スイッチＱ１０１がターンオンしていると、共振回路の電流は、主スイッチＱ１０１の経路を通って流れるようになる。次に、主スイッチＱ１０１，Ｑ１０２が両方ともターンオフされると、共振電流は、インダクタＬ１０１およびトランスＴ１０１の一次巻線での流れを継続しようとして主スイッチＱ１０２のボディダイオードＤ１０２へ転流し、直流電源１０１に回生される。

以上の主スイッチＱ１０１，Ｑ１０２の動作を繰り返すことで、トランスＴ１０１の二次巻線に生起された交流電圧が直流電圧出力回路１０３において整流および平滑化され、所定の値の直流電圧が出力される。

ここで、主スイッチＱ１０１，Ｑ１０２の一方が負の方向に電流が流れている転流動作状態から正の方向に切り替わった後に、その一方の主スイッチがターンオフし、スイッチＱ１０１，Ｑ１０２の他方の主スイッチに電流を転流させ、他方の主スイッチは他方の主スイッチ自身の電流が負の方向に流れている状態でターンオン動作を行うことで、ターンオンに伴うボディダイオードＤ１０１，Ｄ１０２に大きな電位の変位が掛かることがない。しかし、コンバータの負荷や入力電圧の急激な変化（例：過負荷状態から無負荷）または電源立上時などには、コンバータの主制御回路１０２がその変化に追従できずに、たとえば、主スイッチＱ１０１が転流動作で負の方向に電流が流れている状態の間に、他方のスイッチである主スイッチＱ１０２がターンオンしてしまう場合がある。この場合、主スイッチＱ１０１のボディダイオードＤ１０１には、直流電源１０１の電圧が瞬時に逆バイアス状態で印加される事象が発生し、ボディダイオードＤ１０１は、リカバリ動作をすることになる。このリカバリ動作では、電流の急激な変位ｄＩ／ｄｔ（いわゆる、共振はずれ現象）が発生し、ボディダイオードＤ１０１の破壊を引き起こす懸念がある。

従来では、主制御回路１０２において、電流の急激な変位ｄＩ／ｄｔが発生しないようにすることが行われている（たとえば、特許文献１参照）。この特許文献１では、主制御回路に共振はずれ防止機能を備えている。この共振はずれ防止機能は、主スイッチの電流または電圧をモニタし、負の方向に電流が流れていた主スイッチとは別の主スイッチを共振はずれが発生しないタイミングでターンオンさせるようにしている。

また、主回路電流が流れる端子とゲート駆動端子とを磁気的に結合させることで、主回路電流に急激な電流の変位ｄＩ／ｄｔが発生した場合に、ゲート駆動電圧をその作用（ｄＩ／ｄｔ）を抑制する方向に作用させる方法がある（たとえば、特許文献２参照）。

さらに、主回路電流に応じて主スイッチの実効の順伝達コンダクタンス（ｇｆｓ）を抑制するようにゲート抵抗を大きくし、他方のスイッチの駆動回路の能力を低減させる方法もある（たとえば、特許文献３参照）。すなわち、この特許文献３では、一方のスイッチの負の方向に電流が流れ続けた状態で、他方のスイッチがターンオンした場合でも他方のスイッチの順伝達コンダクタンスが低いことでリカバリ動作時の電流の変位ｄＩ／ｄｔを抑制している。

特許第５７６１２０６号公報 特許第６０６５７４４号公報 特開２０１３−１１０８７８号公報

しかしながら、特許文献１，３に記載の技術では、駆動回路に主電流の状態を解釈する機能など、追加になる回路が増大することから、駆動回路が複雑になる、という問題がある。また、特許文献２に記載の技術は、端子を磁気的に結合させるために、制御端子（ゲート駆動端子）を主回路に沿わせる必要があるため、回路レイアウトが困難になるという問題がある。

本発明はこのような点に鑑みてなされたものであり、共振はずれ現象が生じたときに共振はずれ現象に起因する変位（ｄＶ／ｄｔ，ｄＩ／ｄｔ）を抑制することができる駆動回路および半導体モジュールを提供することを目的とする。

本発明では、上記の課題を解決するために、駆動回路が提供される。この駆動回路は、ローサイドに配置された第１のスイッチと、ハイサイドに配置され、第１のスイッチに直列に接続されて第１のスイッチとともに出力回路を構成する第２のスイッチと、第１のスイッチおよび第２のスイッチのスイッチング動作を制御する主制御部と、両端が第２のスイッチのゲート端子と第１のスイッチの低電位端とに接続された第１の容量素子とを備えている。

また、本発明では、半導体モジュールが提供される。この半導体モジュールは、ローサイドに配置された第１のスイッチと、ハイサイドに配置され、第１のスイッチに直列に接続されて第１のスイッチとともに出力回路を構成する第２のスイッチと、第１のスイッチおよび第２のスイッチのスイッチング動作を制御する主制御部と、両端が第２のスイッチのゲート端子と第１のスイッチの低電位端とに接続された第１の容量素子と、両端が第１のスイッチのゲート端子と第２のスイッチの低電位端とに接続された第２の容量素子とを備えている。

上記構成の駆動回路および半導体モジュールは、第１のスイッチに負の方向に電流が流れているときに第２のスイッチのゲート端子に供給されるゲート電圧を第１の容量素子が低減するため、第２のスイッチがターンオンすることがあっても、それによる変位が抑制され、第１のスイッチが破壊されることがない、という利点がある。

第１の実施の形態に係る駆動回路を適用したＤＣ−ＤＣコンバータの構成例を示す回路図である。 第１の実施の形態に係る駆動回路の動作を説明する図であって、（Ａ）は駆動回路の出力回路を示し、（Ｂ）は共振はずれ現象を生じたときの動作を示す図である。 第２の実施の形態に係る駆動回路を適用したＤＣ−ＤＣコンバータの構成例を示す回路図である。 第２の実施の形態に係る駆動回路の動作を説明する図であって、（Ａ）は駆動回路の出力回路を示し、（Ｂ）は共振はずれ現象を生じたときの動作を示す図である。 ＬＬＣ電流共振型のＤＣ−ＤＣコンバータの一部を示す回路図である。

以下、本発明の実施の形態について、ＬＬＣ電流共振型のＤＣ−ＤＣコンバータに適用した場合を例に図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。

＜第１の実施の形態＞
図１は第１の実施の形態に係る駆動回路を適用したＤＣ−ＤＣコンバータの構成例を示す回路図、図２は第１の実施の形態に係る駆動回路の動作を説明する図であって、（Ａ）は駆動回路の出力回路を示し、（Ｂ）は共振はずれ現象を生じたときの動作を示す図である。

ＤＣ−ＤＣコンバータは、主スイッチとして、ローサイドのスイッチング素子Ｑ１と、ハイサイドのスイッチング素子Ｑ２とを有する。スイッチング素子Ｑ１，Ｑ２は、直列に接続されてハーフブリッジ方式の出力回路を構成している。スイッチング素子Ｑ１，Ｑ２は、図示の例では、ＮチャンネルＭＯＳＦＥＴを使用しており、したがって、それぞれ逆並列に接続されたボディダイオードＤ１，Ｄ２を内蔵している。また、スイッチング素子Ｑ１，Ｑ２の高電位端はドレイン端子、低電位端はソース端子である。なお、主スイッチとしては、ＮチャンネルＭＯＳＦＥＴに限らず、ＩＧＢＴを使用してもよい。ＩＧＢＴの場合、主スイッチは、ＩＧＢＴにＦＷＤ（Free Wheeling Diode）をそれぞれ逆並列に接続した構成にするか、ＩＧＢＴとＦＷＤとを一体化したＲＣ−ＩＧＢＴ（Reverse Conducting IGBT）とすることができる。

スイッチング素子Ｑ１，Ｑ２のゲート端子およびスイッチング素子Ｑ１，Ｑ２の共通の接続点は、主制御回路１０に接続されている。主制御回路１０は、ローサイド制御回路１１と、ローサイド駆動回路１２と、ハイサイド制御回路１３と、ハイサイド駆動回路１４とを有している。ローサイド制御回路１１の出力は、ローサイド駆動回路１２の入力に接続され、ローサイド駆動回路１２の出力は、スイッチング素子Ｑ１のゲート端子に接続されている。ハイサイド制御回路１３の出力は、ハイサイド駆動回路１４の入力に接続され、ハイサイド駆動回路１４の出力は、スイッチング素子Ｑ２のゲート端子に接続されている。

ハイサイドのスイッチング素子Ｑ２のゲート端子は、コンデンサ（第１の容量素子）Ｃ１の一方の端子に接続され、コンデンサＣ１の他方の端子は、ローサイドのスイッチング素子Ｑ１の低電位端であるソース端子に接続されている。

ハイサイドのスイッチング素子Ｑ２のドレイン端子は、直流電源２０の正極端子に接続され、ローサイドのスイッチング素子Ｑ１のソース端子は、直流電源２０の負極端子に接続されている。直流電源２０は、たとえば、商用電源の交流電圧を直流電圧に変換して昇圧する力率改善回路とすることができる。

スイッチング素子Ｑ１，Ｑ２の共通の接続点は、また、インダクタ３１の一方の端子に接続され、インダクタ３１の他方の端子は、トランス３２の一次巻線３３の一方の端子に接続されている。一次巻線３３の他方の端子は、共振コンデンサ３４の一方の端子に接続され、共振コンデンサ３４の他方の端子は、ローサイドのスイッチング素子Ｑ１のソース端子に接続されている。ここで、インダクタ３１、トランス３２の一次巻線３３と二次巻線３５，３７との間にある漏れインダクタンス成分および共振コンデンサ３４は、共振回路を構成している。

トランス３２の二次巻線３５の一方の端子は、ダイオード３６のアノード端子に接続され、二次巻線３７の一方の端子は、ダイオード３８のアノード端子に接続されている。ダイオード３６，３８のカソード端子は、ともに接続されて出力コンデンサ３９の正極端子および出力端子４０ｐに接続されている。出力コンデンサ３９の負極端子は、二次巻線３５，３７の共通の接続点および出力端子４０ｎに接続されている。二次巻線３５，３７、ダイオード３６，３８および出力コンデンサ３９は、二次巻線３５，３７に生起された交流電圧を整流・平滑化して直流電圧に変換して出力するもので、ＤＣ−ＤＣコンバータの直流電圧出力回路を構成している。

出力コンデンサ３９の正極端子は、フィードバック回路４１を介して主制御回路１０に接続されている。フィードバック回路４１は、出力コンデンサ３９の端子間電圧を検出し、検出した電圧と目標出力電圧との誤差情報を主制御回路１０へフィードバックする。主制御回路１０は、フィードバックされた誤差情報に基づいて出力コンデンサ３９の端子間電圧が目標出力電圧になるようスイッチング素子Ｑ１，Ｑ２を制御する。

ここで、主制御回路１０は、モノリシック集積回路によって構成されている。主制御回路１０、スイッチング素子Ｑ１，Ｑ２およびコンデンサＣ１を有する駆動回路は、１つのパッケージに内蔵されてＩＰＭ（Intelligent Power Module）と呼ばれる半導体モジュール５０を構成している。半導体モジュール５０では、図１に示したように、コンデンサＣ１は、主制御回路１０の外に載置されているが、主制御回路１０のモノリシック集積回路の中に形成することもできる。

次に、以上の構成のＤＣ−ＤＣコンバータの動作について説明する。まず、主制御回路１０は、ローサイド制御回路１１、ローサイド駆動回路１２、ハイサイド制御回路１３およびハイサイド駆動回路１４により、スイッチング素子Ｑ１，Ｑ２を交互にターンオンおよびターンオフさせる。

すなわち、ＬＬＣ電流共振型のＤＣ−ＤＣコンバータは、以下に説明する第１ないし第４の動作状態を有し、これら４つの動作状態を繰り返すことにより共振電流を制御している。

まず、第１の動作状態は、ローサイドのスイッチング素子Ｑ１がターンオフ状態、ハイサイドのスイッチング素子Ｑ２がターンオン状態にあるときである。この第１の動作状態では、スイッチング素子Ｑ２および共振回路には、直流電源２０をエネルギ源とした共振電流が正の方向に流れる。

次の第２の動作状態は、スイッチング素子Ｑ２に正の方向の電流が流れている状態でスイッチング素子Ｑ２をターンオフしたときである。この第２の動作状態では、スイッチング素子Ｑ２をターンオフした直後は、スイッチング素子Ｑ１のボディダイオードＤ１を通してスイッチング素子Ｑ２の側に負の方向の電流が流れる転流動作状態となり、共振電流は継続して正の方向の変化を続ける。また、ローサイドのスイッチング素子Ｑ１は、ボディダイオードＤ１に電流が流れている期間に、スイッチング素子Ｑ１の電圧（ドレイン−ソース間電圧）がほぼゼロになるタイミングでターンオンされる。

次の第３の動作状態は、ローサイドのスイッチング素子Ｑ１がターンオンしている状態で共振電流が正の方向から負の方向に転じたときに、スイッチング素子Ｑ１には正の方向に電流が流れる状態である。

そして、第４の動作状態は、スイッチング素子Ｑ１に正の方向に電流が流れている状態でスイッチング素子Ｑ１をターンオフしたときである。この第４の動作状態では、スイッチング素子Ｑ１をターンオフした直後は、スイッチング素子Ｑ２のボディダイオードＤ２を通して負の方向の電流が直流電源２０に向かって流れ、共振電流は継続して負の方向の変化を続ける。また、ハイサイドのスイッチング素子Ｑ２は、ボディダイオードＤ２に電流が流れている期間に、スイッチング素子Ｑ２の電圧（ドレイン−ソース間電圧）がほぼゼロになるタイミングでターンオンされる。

スイッチング素子Ｑ１，Ｑ２が交互にターンオン・ターンオフされることにより、インダクタ３１と、トランス３２の漏れインダクタンス成分と、共振コンデンサ３４とによる共振回路が共振動作をし、共振電流は、トランス３２の二次巻線３５，３７に誘起される。この誘起電流は、ダイオード３６，３８および出力コンデンサ３９により、整流・平滑化されて直流の出力電圧として出力端子４０ｐ，４０ｎより出力される。

出力端子４０ｐ，４０ｎより出力される出力電圧は、フィードバック回路４１によって検出され、フィードバック回路４１は、検出された電圧と目標出力電圧との誤差情報を主制御回路１０へフィードバックする。誤差情報を受けた主制御回路１０は、出力電圧が目標出力電圧になるようスイッチング素子Ｑ１，Ｑ２をパルス幅変調制御する。

次に、ハイサイドのスイッチング素子Ｑ２のゲート端子とローサイドのスイッチング素子Ｑ１の低電位端とにコンデンサＣ１を設けた効果について説明する。図２（Ａ）の出力回路において、ハイサイドのスイッチング素子Ｑ２には動作の説明に必要な入力容量であるゲート容量Ｃｇｓ（Ｑ２）を記載してある。また、図２（Ｂ）では、上から、ハイサイドのスイッチング素子Ｑ２のゲート電圧Ｖｇｓ（Ｑ２）およびドレイン電流Ｉ（Ｑ２）およびドレイン−ソース間電圧Ｖｄｓ（Ｑ２）と、ローサイドのスイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ（Ｑ１）およびドレイン電流Ｉ（Ｑ１）とを示している。なお、ローサイドのスイッチング素子Ｑ１のドレイン電流Ｉ（Ｑ１）は、ソース端子からドレイン端子へ流れる方向を正の方向で示している。

まず、ＬＬＣ電流共振型のＤＣ−ＤＣコンバータの第２の動作状態では、スイッチング素子Ｑ２をターンオフした直後は、スイッチング素子Ｑ１のボディダイオードＤ１を通して負の方向の電流Ｉ（Ｑ１）が転流している。この状態において、負荷や入力電圧の急激な変化などにより主制御回路１０の動作が追従できず、スイッチング素子Ｑ２をオンさせようとしてゲート電圧Ｖｇｓ（Ｑ２）がその閾値を上回ってしまうと、スイッチング素子Ｑ２がオン動作に入る。すると、スイッチング素子Ｑ１のドレイン−ソース間電位Ｖｄｓ（Ｑ１）は、急激に逆バイアスがかけられ急激なターンオフｄｖ／ｄｔが発生する。このｄｖ／ｄｔにより発生した電荷の一部は、過渡的な電流としてスイッチング素子Ｑ１のドレインからスイッチング素子Ｑ２のゲート容量Ｃｇｓ（Ｑ２）およびコンデンサＣ１を経由してスイッチング素子Ｑ１のソースへ戻るループを流れる。この電流がスイッチング素子Ｑ２のゲート容量Ｃｇｓ（Ｑ２）およびコンデンサＣ１を流れることにより、主制御回路１０によりスイッチング素子Ｑ２のゲート端子に印加されるゲート電圧Ｖｇｓ（Ｑ２）は、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ（Ｑ１）をスイッチング素子Ｑ２のゲート容量Ｃｇｓ（Ｑ２）とコンデンサＣ１とで分圧した電圧で低減される。この結果、スイッチング素子Ｑ２のゲート電圧Ｖｇｓ（Ｑ２）の変化曲線は、図２（Ｂ）に示したように、実線で示した曲線から破線で示した曲線に低減される。このように、ターンオンを開始したスイッチング素子Ｑ２のゲート電圧Ｖｇｓ（Ｑ２）が低減されているので、スイッチング素子Ｑ２のドレイン電流Ｉ（Ｑ２）の特性も、図２（Ｂ）に示した実線から破線の曲線に低減される。これにより、スイッチング素子Ｑ１のボディダイオードＤ１には、リカバリ時間での電流Ｉ（Ｑ１）の変位（ｄＩ／ｄｔ）が抑制されることになる。

なお、スイッチング素子Ｑ２のゲート容量Ｃｇｓ（Ｑ２）およびコンデンサＣ１には、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ（Ｑ１）が掛かり、これを分圧した電圧がスイッチング素子Ｑ２のゲート容量Ｃｇｓ（Ｑ２）に掛かる。このため、スイッチング素子Ｑ２のゲート電圧Ｖｇｓ（Ｑ２）がそのゲート−ソース間の耐圧を超えてスイッチング素子Ｑ２が破壊されてしまうことがないように考慮すべきである。

すなわち、スイッチング素子Ｑ２のゲート−ソース間の電圧であるゲート電圧Ｖｇｓ（Ｑ２）は、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ（Ｑ１）と、スイッチング素子Ｑ２のゲート容量Ｃｇｓ（Ｑ２）およびコンデンサＣ１の容量分担比とで表現できる。
-Vgs(Q2) = Vds(Q1)×C1 / (C1+Cgs(Q2))・・・（１）

ここで、スイッチング素子Ｑ２のゲート−ソース間の耐圧（許容可能な電圧）をＶｇｓ（Ｑ２）ａｂｓ、スイッチング素子Ｑ１のドレイン−ソース間に掛かり得る最大電圧をＶｄｓ（Ｑ１）ｍａｘとする。このとき、スイッチング素子Ｑ２がそのゲート−ソース間の耐圧を超えないようにするには、
|Vgs(Q2)| < Vgs(Q2)abs・・・（２）
である必要がある。この（２）式に（１）式を代入すると、
Vgs(Q2)abs > Vds(Q1)×C1 / (C1+Cgs(Q2))・・・（３）
となり、この（３）式から、
C1 / (C1+Cgs(Q2)) < Vgs(Q2)abs / Vds(Q1)max・・・（４）
が得られる。すなわち、コンデンサＣ１の容量（第１の容量）とコンデンサＣ１の容量にスイッチング素子Ｑ２のゲート容量Ｃｇｓ（Ｑ２）（第３の容量）を加えた容量（第４の容量）との比は、スイッチング素子Ｑ２のゲート耐圧とスイッチング素子Ｑ１のドレイン−ソース間に掛かり得る最大電圧との比未満にするとよいことが分かる。

＜第２の実施の形態＞
図３は第２の実施の形態に係る駆動回路を適用したＤＣ−ＤＣコンバータの構成例を示す回路図、図４は第２の実施の形態に係る駆動回路の動作を説明する図であって、（Ａ）は駆動回路の出力回路を示し、（Ｂ）は共振はずれ現象を生じたときの動作を示す図である。この図３において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

第２の実施の形態では、ローサイドのスイッチング素子Ｑ１のゲート端子にコンデンサ（第２の容量素子）Ｃ２の一方の端子が接続され、コンデンサＣ２の他方の端子は、ハイサイドのスイッチング素子Ｑ２の低電位端であるソース端子に接続されている。このコンデンサＣ２を除く他の構成要素は、第１の実施の形態のものと同じである。したがって、以下では、コンデンサＣ２を追加したことによる動作を中心に説明する。なお、このコンデンサＣ２においても、図３に示したように主制御回路１０の外に載置されるが、主制御回路１０を実現するモノリシック集積回路の中に形成することもできる。

ここで、コンデンサＣ２を設けた効果について説明する。図４（Ａ）に示す出力回路では、ローサイドのスイッチング素子Ｑ１のゲート容量Ｃｇｓ（Ｑ１）が記載されている。また、図４（Ｂ）では、上から、ハイサイドのスイッチング素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ（Ｑ２）およびドレイン電流Ｉ（Ｑ２）と、ローサイドのスイッチング素子Ｑ１のドレイン電流Ｉ（Ｑ１）、ドレイン−ソース間電圧Ｖｄｓ（Ｑ１）およびゲート電圧Ｖｇｓ（Ｑ１）とを示している。なお、ハイサイドのスイッチング素子Ｑ２のドレイン電流Ｉ（Ｑ２）は、ソース端子からドレイン端子へ流れる方向を正の方向で示している。

ここで、ＬＬＣ電流共振型のＤＣ−ＤＣコンバータの第４の動作状態のように、スイッチング素子Ｑ１をターンオフした直後は、ハイサイドのスイッチング素子Ｑ２のボディダイオードＤ２を通して負の方向の電流Ｉ（Ｑ２）が流れている。この状態のときに、負荷や入力電圧の急激な変化などにより主制御回路１０が追従できず、スイッチング素子Ｑ１をオンさせようとしてゲート電圧Ｖｇｓ（Ｑ１）がその閾値を上回ってしまうと、スイッチング素子Ｑ１がターンオンしてしまう。これにより、導通しているボディダイオードＤ２に、瞬間的に逆バイアスが掛かり、スイッチング素子Ｑ２のドレイン−ソース間電位Ｖｄｓ（Ｑ２）は急激に逆バイアスがかけられ、急激なターンオフｄｖ／ｄｔが発生すると同時にスイッチング素子Ｑ１のドレイン−ソース間電位Ｖｄｓ（Ｑ１）はターンオンｄｖ／ｄｔが発生する。このｄｖ／ｄｔによりスイッチング素子Ｑ１のソースからスイッチング素子Ｑ１のゲート容量Ｃｇｓ（Ｑ１）およびコンデンサＣ２を経由し、スイッチング素子Ｑ１のドレインへ電荷が移動することで当該ループに電流が流れる。この結果、スイッチング素子Ｑ１のゲート容量Ｃｇｓ（Ｑ１）で維持しているゲート電圧Ｖｇｓ（Ｑ１）が過渡的に引き下げられ、結果として、スイッチング素子Ｑ２の電流の変位（＋ｄＩ／ｄｔ）が抑制される。

また、ローサイドのスイッチング素子Ｑ１のゲート端子に接続されたコンデンサＣ２においても、スイッチング素子Ｑ１を破壊しないような容量値に設定しなければならない。スイッチング素子Ｑ１のゲート−ソース間の電圧であるゲート電圧Ｖｇｓ（Ｑ１）は、スイッチング素子Ｑ１のドレイン−ソース間電圧Ｖｄｓ（Ｑ１）と、スイッチング素子Ｑ１のゲート容量Ｃｇｓ（Ｑ１）およびコンデンサＣ２の容量分担比とで表現できる。
Vgs(Q1) = Vds(Q1)×C2 / (C2+Cgs(Q1))・・・（５）

ここで、スイッチング素子Ｑ１のゲート−ソース間の耐圧（許容可能な電圧）をＶｇｓ（Ｑ１）ａｂｓ、スイッチング素子Ｑ１のドレイン−ソース間に掛かり得る最大電圧をＶｄｓ（Ｑ１）ｍａｘとする。このとき、スイッチング素子Ｑ１がそのゲート−ソース間の耐圧を超えないようにするには、
|Vgs(Q1)| < Vgs(Q1)abs・・・（６）
である必要がある。この（６）式に（５）式を代入すると、
Vgs(Q1)abs > Vds(Q1)×C2 / (C2+Cgs(Q1))・・・（７）
となり、この（７）式から、
C2 / (C2+Cgs(Q1)) < Vgs(Q1)abs / Vds(Q1)max・・・（８）
が得られる。すなわち、コンデンサＣ２の容量（第２の容量）と第２の容量にスイッチング素子Ｑ１のゲート容量Ｃｇｓ（Ｑ１）（第５の容量）を加えた容量（第６の容量）との比は、スイッチング素子Ｑ１のゲート耐圧とスイッチング素子Ｑ１のドレイン−ソース間に掛かり得る最大電圧との比未満にするとよいことが分かる。

また、コンデンサＣ２の容量値は、好ましくは、コンデンサＣ１の容量値と等しくするのがよい。これにより、出力回路のハイサイドおよびローサイドの特性を揃えることができる。

以上、本発明の好適な実施の形態について説明したが、本発明は、上記の特定の実施の形態に限定されるものではない。たとえば、この駆動回路は、モータのような誘導性の負荷を駆動するような駆動回路に同じように適用することができる。

１０ 主制御回路
１１ ローサイド制御回路
１２ ローサイド駆動回路
１３ ハイサイド制御回路
１４ ハイサイド駆動回路
２０ 直流電源
３１ インダクタ
３２ トランス
３３ 一次巻線
３４ 共振コンデンサ
３５，３７ 二次巻線
３６，３８ ダイオード
３９ 出力コンデンサ
４０ｐ，４０ｎ 出力端子
４１ フィードバック回路
５０ 半導体モジュール
Ｃ１，Ｃ２ コンデンサ
Ｄ１，Ｄ２ ボディダイオード
Ｑ１，Ｑ２ スイッチング素子

本発明では、上記の課題を解決するために、駆動回路が提供される。この駆動回路は、ローサイドに配置された第１のスイッチと、ハイサイドに配置され、第１のスイッチに直列に接続されて第１のスイッチとともに出力回路を構成する第２のスイッチと、第１のスイッチおよび第２のスイッチのスイッチング動作を制御する主制御部と、両端が第２のスイッチのゲート端子と第１のスイッチの低電位端とに接続された第１の容量素子と、両端が第１のスイッチのゲート端子と第２のスイッチの低電位端とに接続された第２の容量素子とを備えている。

Claims (8)

1. ローサイドに配置された第１のスイッチと、
   ハイサイドに配置され、前記第１のスイッチに直列に接続されて前記第１のスイッチとともに出力回路を構成する第２のスイッチと、
   前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御する主制御部と、
   両端が前記第２のスイッチのゲート端子と前記第１のスイッチの低電位端とに接続された第１の容量素子と、
   を備えた、駆動回路。
2. 両端が前記第１のスイッチのゲート端子と前記第２のスイッチの低電位端とに接続された第２の容量素子をさらに備えた、請求項１記載の駆動回路。
3. 前記第１の容量素子および前記第２の容量素子の容量を等しくした、請求項２記載の駆動回路。
4. 前記第１の容量素子の第１の容量と前記第１の容量に前記第２のスイッチのゲート端子および低電位端の間の第３の容量を加えた第４の容量との比を、前記第２のスイッチのゲート耐圧と前記第１のスイッチの高電位端と低電位端との間に掛かり得る最大電圧との比未満にした、請求項１記載の駆動回路。
5. 前記第２の容量素子の第２の容量と前記第２の容量に前記第１のスイッチのゲート端子および低電位端の間の第５の容量を加えた第６の容量との比を、前記第１のスイッチのゲート耐圧と前記第１のスイッチの高電位端および低電位端の間に掛かり得る最大電圧との比未満にした、請求項２記載の駆動回路。
6. ローサイドに配置された第１のスイッチと、
   ハイサイドに配置され、前記第１のスイッチに直列に接続されて前記第１のスイッチとともに出力回路を構成する第２のスイッチと、
   前記第１のスイッチおよび前記第２のスイッチのスイッチング動作を制御する主制御部と、
   両端が前記第２のスイッチのゲート端子と前記第１のスイッチの低電位端とに接続された第１の容量素子と、
   両端が前記第１のスイッチのゲート端子と前記第２のスイッチの低電位端とに接続された第２の容量素子と、
   を備えた、半導体モジュール。
7. 前記主制御部はモノリシック集積回路であり、前記第１の容量素子および前記第２の容量素子の少なくとも一方は前記モノリシック集積回路内に形成されている、請求項６記載の半導体モジュール。
8. 前記主制御部はモノリシック集積回路であり、前記第１の容量素子および前記第２の容量素子の少なくとも一方はモジュール内に載置されている、請求項６記載の半導体モジュール。

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