JP2019033131A - Ceramic circuit board - Google Patents

Ceramic circuit board Download PDF

Info

Publication number
JP2019033131A
JP2019033131A JP2017151892A JP2017151892A JP2019033131A JP 2019033131 A JP2019033131 A JP 2019033131A JP 2017151892 A JP2017151892 A JP 2017151892A JP 2017151892 A JP2017151892 A JP 2017151892A JP 2019033131 A JP2019033131 A JP 2019033131A
Authority
JP
Japan
Prior art keywords
circuit board
metal layer
ceramic
ceramic circuit
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017151892A
Other languages
Japanese (ja)
Other versions
JP7369508B2 (en
Inventor
篤士 酒井
Atsushi Sakai
篤士 酒井
秀樹 広津留
Hideki Hirotsuru
秀樹 広津留
市川 恒希
Koki Ichikawa
恒希 市川
佳孝 谷口
Yoshitaka Taniguchi
佳孝 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denka Co Ltd
Original Assignee
Denka Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denka Co Ltd filed Critical Denka Co Ltd
Priority to JP2017151892A priority Critical patent/JP7369508B2/en
Publication of JP2019033131A publication Critical patent/JP2019033131A/en
Application granted granted Critical
Publication of JP7369508B2 publication Critical patent/JP7369508B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Parts Printed On Printed Circuit Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Inorganic Insulating Materials (AREA)

Abstract

To provide a ceramic circuit board capable of suppressing warping of a base plate as well as maintaining high adhesiveness of a ceramic base material and a metal layer even by repeated heat generation and cooling.SOLUTION: A ceramic circuit board includes a ceramic base material 1 and at least one of metal layers 2a and 2b respective provided on the sides of the ceramic base material 1 and containing Al and/or Cu, and at least one of the metal layers 2a and 2b forms a metal circuit, and the ultra-fine load hardness of the outermost layer of the metal layers 2a and 2b is 70 or more.SELECTED DRAWING: Figure 1

Description

本発明は、セラミックス回路基板に関し、特にパワーモジュール等の大電力電子部品の実装に好適なセラミックス回路基板に関する。   The present invention relates to a ceramic circuit board, and more particularly to a ceramic circuit board suitable for mounting a high power electronic component such as a power module.

近年、ロボット、モーター等の産業機器の高性能化に伴い、インバータの大電流化及び高効率化が求められている。このような状況の下、インバータに使用されるパワーモジュールにおいて、半導体素子から発生する熱も増加の一途をたどっている。半導体素子から発生する熱を効率的に拡散させるため、良好な熱伝導性を有するセラミックス回路基板が用いられている。   In recent years, with higher performance of industrial equipment such as robots and motors, there is a demand for higher current and higher efficiency of inverters. Under such circumstances, in the power module used for the inverter, the heat generated from the semiconductor element is steadily increasing. In order to efficiently diffuse the heat generated from the semiconductor element, a ceramic circuit board having good thermal conductivity is used.

パワーモジュールは、一般に、セラミックス回路基板と、セラミックス回路基板の一方の面上に設けられた半導体素子と、セラミックス回路基板の他方の面上に半田付け等により設けられ、熱伝導性に優れるCu、Cu−Mo、Cu−C、Al、Al−SiC、Sl−C等からなるベース板と、ベース板のセラミックス回路基板とは反対側の面上にねじ止め等により設けられた放熱フィンと、を備える。   The power module is generally a ceramic circuit board, a semiconductor element provided on one surface of the ceramic circuit board, and Cu provided on the other surface of the ceramic circuit board by soldering or the like, and having excellent thermal conductivity, A base plate made of Cu-Mo, Cu-C, Al, Al-SiC, Sl-C, and the like, and a heat dissipating fin provided by screwing or the like on the surface of the base plate opposite to the ceramic circuit board. Prepare.

しかし、ベース板及びセラミックス回路基板の半田付けは加熱により行われることから、ベース板とセラミックス回路基板との熱膨張係数の差により、ベース板に反りが生じやすいといった問題点があった。   However, since the soldering of the base plate and the ceramic circuit board is performed by heating, there is a problem in that the base plate is likely to warp due to the difference in thermal expansion coefficient between the base plate and the ceramic circuit board.

パワーモジュールの動作時に半導体素子等から発生した熱は、セラミックス回路基板、半田、及びベース板を介して放熱フィンに伝達される。そのため、ベース板に反りが生じると、放熱フィンをベース板に取り付けたときに反りによる空隙(エアギャップ)が生じてしまい、放熱性が極端に低下してしまう。   Heat generated from the semiconductor element or the like during operation of the power module is transmitted to the heat radiating fin through the ceramic circuit board, solder, and base plate. Therefore, if the base plate is warped, a gap (air gap) due to the warp is generated when the heat dissipating fins are attached to the base plate, and the heat dissipation performance is extremely lowered.

こうした反りの問題を改善するため、例えば、セラミックス基材の両面に接合された金属層を有するセラミックス基板において、硬度、種類、厚さ等の異なる金属層をそれぞれ金属回路板及び放熱板として用いて、セラミックス基材の一方及び他方の面上に接合することが提案されている(例えば、特許文献1参照)。   In order to improve the problem of warping, for example, in a ceramic substrate having a metal layer bonded to both surfaces of a ceramic substrate, metal layers having different hardness, type, thickness, etc. are used as a metal circuit board and a heat sink, respectively. It has been proposed to join on one and other surfaces of a ceramic substrate (see, for example, Patent Document 1).

また、パワーモジュールを製造する際に、溶融した状態のベース板と、セラミックス回路基板とを接触させることにより、ベース板とセラミックス回路基板とを接合することが提案されている(例えば、特許文献2参照)。   Moreover, when manufacturing a power module, it is proposed to join a base plate and a ceramic circuit board by bringing the base plate in a molten state into contact with the ceramic circuit board (for example, Patent Document 2). reference).

特開2004−207587号公報JP 2004-207587 A 特開2002−76551号公報JP 2002-76551 A

セラミックス回路基板は、信頼性の観点から、パワーモジュール製造においてベース板に接合する際にベース板の反りを抑制できるのみならず、実使用において繰り返し行われる発熱及び冷却によってもセラミックス基材及び金属層の高い密着性を維持できることが望ましい。しかし、従来のセラミックス回路基板及びパワーモジュールは、上述した信頼性の観点から、未だ改善の余地がある。   From the viewpoint of reliability, the ceramic circuit board can not only suppress warpage of the base plate when it is joined to the base plate in the production of power modules, but also can generate the ceramic base material and metal layer by repeated heat generation and cooling in actual use. It is desirable that high adhesion can be maintained. However, the conventional ceramic circuit board and power module still have room for improvement from the viewpoint of reliability described above.

本発明は、このような実情に鑑みてなされたものであって、ベース板に接合する際にベース板の反りを抑制できるのみならず、繰り返し行われる発熱及び冷却によってもセラミックス基材及び金属層の高い密着性を維持できるセラミックス回路基板を提供することを目的とする。   The present invention has been made in view of such a situation, and not only can suppress warping of the base plate when joining to the base plate, but also can regenerate and cool the ceramic substrate and metal layer. An object of the present invention is to provide a ceramic circuit board capable of maintaining high adhesion.

本発明は、セラミックス基材と、セラミックス基材の両面のそれぞれに設けられ、Al及び/又はCuを含む少なくとも一層の金属層と、を備え、金属層のうちの少なくとも一方が金属回路を形成しており、金属層の最外層の超微小負荷硬さが70以上である、セラミックス回路基板を提供する。   The present invention comprises a ceramic substrate and at least one metal layer containing Al and / or Cu provided on both surfaces of the ceramic substrate, and at least one of the metal layers forms a metal circuit. A ceramic circuit board is provided in which the outermost layer of the metal layer has an ultra-micro load hardness of 70 or more.

最外層は、圧縮応力又は40MPa以下の引張応力が残留していてもよい。   In the outermost layer, a compressive stress or a tensile stress of 40 MPa or less may remain.

セラミックス基材は、AlN、Si又はAlで形成されていてもよく、厚みが0.2〜1.5mmであってもよい。 The ceramic substrate may be made of AlN, Si 3 N 4 or Al 2 O 3 and may have a thickness of 0.2 to 1.5 mm.

金属層は、Cu、Al、Cu及びMoを含む合金、並びにCu及びWを含む合金からなる群より選ばれる少なくとも1種で形成されていてもよく、厚みが0.1〜2.0mmであってもよい。   The metal layer may be formed of at least one selected from the group consisting of an alloy containing Cu, Al, Cu and Mo, and an alloy containing Cu and W, and has a thickness of 0.1 to 2.0 mm. May be.

金属層は、第一金属層及び第二金属層を有し、セラミックス基材、第一金属層及び第二金属層がこの順で積層されていてもよい。この場合、第二金属層はCuを含んでいてもよい。また、第一金属層の端面と第二金属層の端面とは面一であってもよく、第一金属層の端面が第二金属層の端面よりも外側にはみ出ていてもよい。   A metal layer has a 1st metal layer and a 2nd metal layer, and the ceramic base material, the 1st metal layer, and the 2nd metal layer may be laminated | stacked in this order. In this case, the second metal layer may contain Cu. Further, the end surface of the first metal layer and the end surface of the second metal layer may be flush with each other, and the end surface of the first metal layer may protrude beyond the end surface of the second metal layer.

本発明によれば、ベース板に接合する際にベース板の反りを抑制できるのみならず、繰り返し行われる発熱及び冷却によってもセラミックス基材及び金属層の高い密着性を維持できるセラミックス回路基板を提供することが可能となる。   According to the present invention, there is provided a ceramic circuit board that not only can suppress warping of the base plate when bonded to the base plate, but also can maintain high adhesion between the ceramic base material and the metal layer by repeated heat generation and cooling. It becomes possible to do.

セラミックス回路基板の一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of a ceramic circuit board. セラミックス回路基板の一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of a ceramic circuit board. セラミックス回路基板の一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of a ceramic circuit board. パワーモジュールの一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of a power module.

以下、本発明のいくつかの実施形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。   Hereinafter, some embodiments of the present invention will be described in detail. However, the present invention is not limited to the following embodiments.

図1は、セラミックス回路基板の一実施形態を示す断面図である。図1に示すように、セラミックス回路基板100は、セラミックス基材1と、セラミックス基材1の両面に設けられた金属層2a,2bとを有する。金属層2a,2bのうちの少なくとも一方は、電気回路(金属回路)を形成している。図1に示すように、金属層2a,2bは、それぞれ、単一の金属層21a,21bからなっていてもよい。   FIG. 1 is a cross-sectional view showing an embodiment of a ceramic circuit board. As shown in FIG. 1, the ceramic circuit board 100 includes a ceramic substrate 1 and metal layers 2 a and 2 b provided on both surfaces of the ceramic substrate 1. At least one of the metal layers 2a and 2b forms an electric circuit (metal circuit). As shown in FIG. 1, the metal layers 2a and 2b may be composed of single metal layers 21a and 21b, respectively.

金属層2a,2bは、Al及び/又はCuを含むが、Al及び/又はCuを主成分として含むことが好ましい。ここで、「主成分」とは、金属層2a,2bの全体質量を基準として、70質量%以上含まれる成分を意味する。金属層がAl及びCuの両方を含む場合、それらの合計量が70質量%以上であればよい。主成分の割合は、90質量%以上であってもよく、95質量%以上であってもよい。また金属層は、微量の不可避的不純物を含んでいてもよい。   The metal layers 2a and 2b contain Al and / or Cu, but preferably contain Al and / or Cu as a main component. Here, the “main component” means a component contained by 70% by mass or more based on the total mass of the metal layers 2a and 2b. When a metal layer contains both Al and Cu, those total amounts should just be 70 mass% or more. The proportion of the main component may be 90% by mass or more, or 95% by mass or more. The metal layer may contain a trace amount of inevitable impurities.

本実施形態に係るセラミックス回路基板100において、金属層2a,2bの最外層の超微小負荷硬さは70以上である。なお、金属層2a,2bの最外層とは、金属層2a,2bがそれぞれ単一の金属層21a,21bで構成されている場合には当該単一の金属層を指し、金属層2a,2bがそれぞれ二層以上で構成されている場合には、二層以上のうち最も外側(セラミックス基材1から最も遠い)層を指す。   In the ceramic circuit board 100 according to the present embodiment, the super micro load hardness of the outermost layer of the metal layers 2a and 2b is 70 or more. The outermost layers of the metal layers 2a and 2b refer to the single metal layers when the metal layers 2a and 2b are composed of single metal layers 21a and 21b, respectively. Are each composed of two or more layers, the outermost layer (the furthest from the ceramic substrate 1) of the two or more layers.

このような特徴を有するセラミックス回路基板が、ベース板に接合する際にベース板の反りを抑制できるのみならず、繰り返し行われる発熱及び冷却(ヒートサイクル)によってもセラミックス基材及び金属層の高い密着性を維持できる理由を、本発明者等は以下のように考えている。   The ceramic circuit board having such features not only can suppress warping of the base plate when bonded to the base plate, but also has high adhesion between the ceramic substrate and the metal layer due to repeated heat generation and cooling (heat cycle). The present inventors consider the reason why the property can be maintained as follows.

まず、本発明者等の検討によれば、パワーモジュール製造時におけるベース板の反りの発生、並びにヒートサイクルによるセラミックス基材及び金属層の剥離やセラミックス基材におけるクラックの発生は、セラミックス回路基板を構成するセラミックス基材及び金属層の線熱膨張係数の差が原因であることが判明している。一般に、セラミックス基材の線熱膨張係数に比べ金属層の線熱膨張係数の方が大きい。そのため、セラミックス基材と金属層とを接合する温度から室温に戻す場合やヒートサイクルにより、金属層に引張応力が残留する。この引張応力の残留(残留応力)によって、上述したような不具合が発生すると考えられる。   First, according to the study by the present inventors, the occurrence of warpage of the base plate at the time of manufacturing the power module, the peeling of the ceramic base material and the metal layer by the heat cycle, and the occurrence of cracks in the ceramic base material It has been found that this is due to the difference in the coefficient of linear thermal expansion between the ceramic base material and the metal layer. In general, the linear thermal expansion coefficient of the metal layer is larger than the linear thermal expansion coefficient of the ceramic substrate. Therefore, tensile stress remains in the metal layer when the temperature is returned from the temperature at which the ceramic substrate and the metal layer are joined to room temperature or due to a heat cycle. It is considered that the above-described problems occur due to the residual tensile stress (residual stress).

本発明者等は、上記残留応力を低減するため、セラミックス回路基板の金属層の最外層の超微小負荷硬さに着目した。金属の硬さを測定する方法としては、押込み硬さ試験法が用いられる。この方法は、一定荷重を加えてできる圧痕(くぼみ)の面積又は深さから硬さを評価する方法である。この評価方法においては、金属に引張応力が残留していた場合、圧痕は引張応力により広げられるため、測定値は小さくなる。一方、金属に圧縮応力が残留していた場合、圧痕は圧縮応力により妨げられ、測定値は大きくなる。本発明に係るセラミックス回路基板は、得られるセラミックス回路基板における金属層の最外層の硬さの測定値を大きくしたことで、セラミックス回路基板における引張応力の残留(残留応力)を低減できた、と本発明者等は考えている。   In order to reduce the residual stress, the present inventors paid attention to the ultra-small load hardness of the outermost layer of the metal layer of the ceramic circuit board. An indentation hardness test method is used as a method for measuring the hardness of the metal. This method is a method for evaluating the hardness from the area or depth of an indentation (indentation) formed by applying a constant load. In this evaluation method, when the tensile stress remains in the metal, the indentation is expanded by the tensile stress, and thus the measured value becomes small. On the other hand, when the compressive stress remains in the metal, the indentation is hindered by the compressive stress, and the measured value becomes large. The ceramic circuit board according to the present invention has been able to reduce the residual tensile stress (residual stress) in the ceramic circuit board by increasing the measured value of the hardness of the outermost layer of the metal layer in the obtained ceramic circuit board. The present inventors are thinking.

本明細書において、セラミックス回路基板の金属層の最外層の超微小負荷硬さとは、稜間角度が115°の三角錐圧子を用いた超微小硬度計による測定により、下記の式から「HT115」として算出される値を意味する。
HT115=160.07・P/d
上記式中、Pは付加した最大荷重(mN)を示し、dは三角錐圧子による圧痕の垂線の長さ(μm)を示す。
In the present specification, the ultra-small load hardness of the outermost layer of the metal layer of the ceramic circuit board is expressed by the following equation from the following formula by measurement with a micro-hardness meter using a triangular pyramid indenter with an edge-to-edge angle of 115 °. It means a value calculated as “HT115”.
HT115 = 160.07 · P / d 2
In the above formula, P represents the added maximum load (mN), and d represents the length (μm) of the perpendicular of the indentation by the triangular pyramid indenter.

上述したような観点から、金属層2a,2bの最外層の超微小負荷硬さは、80以上であることが好ましい。超微小負荷硬さの上限値は、特に制限されないが、例えば200以下である。   From the viewpoint as described above, it is preferable that the ultra-small load hardness of the outermost layer of the metal layers 2a and 2b is 80 or more. The upper limit value of the ultra micro load hardness is not particularly limited, but is, for example, 200 or less.

金属層2a,2bの最外層の超微小負荷硬さを上述した数値範囲内とする手法としては、例えば、溶射法(コールドスプレー法)等が考えられる。コールドスプレー法は固相状態の金属粒子を超音速で基材に向けて噴射し、基材上に金属層を形成する技術である。金属粒子が衝突時に塑性変形して堆積していくため、変形による加工硬化により金属層の超微小負荷硬さの値を大きくすることが可能となる。   For example, a thermal spraying method (cold spray method) is conceivable as a method of setting the ultra-micro load hardness of the outermost layer of the metal layers 2a and 2b within the above-described numerical range. The cold spray method is a technique in which metal particles in a solid state are jetted toward a substrate at supersonic speed to form a metal layer on the substrate. Since the metal particles are plastically deformed and accumulated at the time of collision, it is possible to increase the value of the ultra fine load hardness of the metal layer by work hardening due to the deformation.

本実施形態に係るセラミックス回路基板100において、金属層2a,2bの最外層の残留応力は、好ましくは、40MPa以下、より好ましくは30MPa以下、更に好ましくは20MPa以下、特に好ましくは10MPa以下である。金属層2a,2bの最外層の残留応力は、実施例に記載のX線回折による測定方法により評価される。   In the ceramic circuit board 100 according to the present embodiment, the residual stress of the outermost layer of the metal layers 2a and 2b is preferably 40 MPa or less, more preferably 30 MPa or less, still more preferably 20 MPa or less, and particularly preferably 10 MPa or less. The residual stress of the outermost layer of the metal layers 2a and 2b is evaluated by the measurement method by X-ray diffraction described in the examples.

金属層2a,2bの最外層の残留応力を低減する手法としては、例えば、セラミックス基材と金属層とを接合する際の温度を小さくし、金属層の残留応力を低減する方法等が有効と考えられる。セラミックス基材と金属層とを接合する方法としては、特に制限されるものではないが、例えば、接着剤を用いて両者を接着させる接着法、活性金属法、溶射法等単独又は複数を組み合わせて用いる方法が挙げられる。接合する際の温度を小さくする観点からは、接着法、溶射法等を用いることが好ましく、熱伝導率の低い接着剤を用いずにパワーモジュールとしての放熱性を十分に確保する観点からは、活性金属法、溶射法等を用いることが好ましい。このような観点から、セラミックス基材の表面に活性金属法等により薄い金属層を形成した後に、所定の厚みの金属を低温で接合する方法や溶射法により金属層を形成する手法が有効である。セラミックス基材と金属層とを接合する方法の詳細については、後述する。   As a method for reducing the residual stress of the outermost layer of the metal layers 2a and 2b, for example, a method of reducing the residual stress of the metal layer by reducing the temperature at the time of joining the ceramic substrate and the metal layer is effective. Conceivable. The method for joining the ceramic substrate and the metal layer is not particularly limited. For example, an adhesive method in which both are bonded using an adhesive, an active metal method, a spraying method, etc., alone or in combination. The method to use is mentioned. From the viewpoint of reducing the temperature at the time of joining, it is preferable to use an adhesion method, a thermal spraying method, etc., and from the viewpoint of sufficiently ensuring heat dissipation as a power module without using an adhesive with low thermal conductivity, It is preferable to use an active metal method, a thermal spraying method or the like. From such a viewpoint, after forming a thin metal layer on the surface of the ceramic substrate by an active metal method or the like, a method of joining a metal of a predetermined thickness at a low temperature or a method of forming a metal layer by a thermal spraying method is effective. . Details of the method of joining the ceramic substrate and the metal layer will be described later.

このようなセラミックス回路基板100を得るためには、例えば、セラミックス基材1は、AlN、Si又はAlで形成されていることが好ましい。セラミックス基材1の厚みは、0.2〜1.5mmであることが好ましく、0.25〜1.0mmであることがより好ましい。セラミックス基材1の厚みが0.2mm未満であると耐熱衝撃性が低下し、1.5mmを超えると放熱性が低下する傾向がある。 In order to obtain such a ceramic circuit board 100, for example, the ceramic substrate 1 is preferably formed of AlN, Si 3 N 4 or Al 2 O 3 . The thickness of the ceramic substrate 1 is preferably 0.2 to 1.5 mm, and more preferably 0.25 to 1.0 mm. If the thickness of the ceramic substrate 1 is less than 0.2 mm, the thermal shock resistance is lowered, and if it exceeds 1.5 mm, the heat dissipation tends to be lowered.

また、金属層2a,2bは、Cu、Al、Cu及びMoを含む合金、並びにCu及びWを含む合金からなる群より選ばれる少なくとも1種で形成されていることが好ましい。金属層2a,2bは、それぞれ同種の材料で形成されていても、異種の材料で形成されていてもよいが、セラミックス回路基板の製造を容易にする観点から、同種の材料で形成されていることが好ましい。   The metal layers 2a and 2b are preferably formed of at least one selected from the group consisting of alloys containing Cu, Al, Cu and Mo, and alloys containing Cu and W. The metal layers 2a and 2b may be formed of the same kind of material or different kinds of materials, but are formed of the same kind of material from the viewpoint of facilitating the manufacture of the ceramic circuit board. It is preferable.

金属層2a,2bの厚みは、0.1〜2.0mmであることが好ましく、0.2〜1.0mmであることがより好ましい。金属層2a,2bの厚みが0.1mm未満であると流せる電流が制限され、2.0mmを超えると耐熱衝撃性が低下する傾向がある。金属層2a,2bの厚みは、それぞれ実質的に同じでも異なっていてもよいが、セラミックス回路基板の製造を容易にする観点から、実質的に同じであることが好ましい。   The thickness of the metal layers 2a and 2b is preferably 0.1 to 2.0 mm, and more preferably 0.2 to 1.0 mm. If the thickness of the metal layers 2a and 2b is less than 0.1 mm, the current that can be passed is limited, and if it exceeds 2.0 mm, the thermal shock resistance tends to be reduced. The thicknesses of the metal layers 2a and 2b may be substantially the same or different, but are preferably substantially the same from the viewpoint of facilitating the production of the ceramic circuit board.

セラミックス回路基板100は、上述したように、セラミックス基材1と金属層2a,2bとを接合することにより得ることができる。セラミックス基材と金属層とを接合する方法としては、接着剤を用いて両者を接着させる接着法、活性金属法、溶射法等を単独で又は複数を組み合わせて用いる方法が挙げられる。   As described above, the ceramic circuit board 100 can be obtained by bonding the ceramic base 1 and the metal layers 2a and 2b. Examples of the method for bonding the ceramic substrate and the metal layer include a method using an adhesive, an active metal method, a thermal spraying method, or the like alone or in combination.

接着法は、接着剤を用いて両者を接着させる方法であり、セラミックス基材の両面に、例えばアクリル系接着剤で金属板を接着した後、所望によりエッチング法で回路を形成する方法である。   The bonding method is a method in which both are bonded using an adhesive, and a circuit is formed by an etching method if desired after a metal plate is bonded to both surfaces of a ceramic substrate with, for example, an acrylic adhesive.

活性金属法は、例えばCuを含む金属層を接合する場合、Ag(90%)−Cu(10%)−TiH(3.2%)のろう材を用いて、温度800℃でセラミックス基材の両面にCu板を接合した後、所望によりエッチング法で回路を形成する方法が挙げられる。また、Alを含む金属層を接合する場合、Al−Cu−Mgクラッド箔をろう材として用い、温度630℃でセラミックス基材の両面にAl板を接合した後、所望によりエッチング法で回路を形成する方法が挙げられる。 In the active metal method, for example, when joining a metal layer containing Cu, a brazing material of Ag (90%)-Cu (10%)-TiH 2 (3.2%) is used at a temperature of 800 ° C. A method of forming a circuit by an etching method if desired after bonding Cu plates to both sides of the substrate. When joining Al-containing metal layers, use Al-Cu-Mg clad foil as a brazing material, join Al plates on both sides of the ceramic substrate at a temperature of 630 ° C, and then form a circuit by etching if desired. The method of doing is mentioned.

溶射法(コールドスプレー法)は、例えば、複数の金属粒子から構成される金属紛体を、10〜270℃に加熱するとともに250〜1050m/sの速度まで加速してから吹き付けることにより、セラミックス基材上に金属層を形成させる工程と、セラミックス基材及びセラミックス基材上に形成された金属層を不活性ガス雰囲気下で加熱処理する工程とを備える。金属紛体を構成する金属粒子として、Al及び/又はCu粒子を用いることにより、これらを含む金属層が形成される。   The thermal spraying method (cold spray method) is, for example, heating a metal powder composed of a plurality of metal particles to 10 to 270 ° C. and accelerating to a speed of 250 to 1050 m / s and then spraying the ceramic base material. A step of forming a metal layer thereon, and a step of heat-treating the ceramic substrate and the metal layer formed on the ceramic substrate in an inert gas atmosphere. By using Al and / or Cu particles as the metal particles constituting the metal powder, a metal layer containing these is formed.

上述した実施形態では、金属層2a,2bは、それぞれ、単一の金属層21a,21bからなる場合について説明したが、本発明は、上記実施形態に限らず、金属層2a,2bがそれぞれ二層以上の金属層を有していてもよい。   In the above-described embodiment, the case where the metal layers 2a and 2b are each composed of a single metal layer 21a and 21b has been described. However, the present invention is not limited to the above-described embodiment, and the metal layers 2a and 2b each include two metal layers 2a and 2b. You may have a metal layer more than a layer.

図2及び図3は、セラミックス回路基板の他の一実施形態を示す断面図である。図2のセラミックス回路基板101及び図3のセラミックス回路基板102において、金属層2a,2bは、それぞれ、セラミックス基材1上に接する第一金属層22a,22b、及び第一金属層22a,22b上に形成された第二金属層23a,23bから構成される。なお、図2に示すセラミックス回路基板101においては、第一金属層22a,22bの端面22Eと第二金属層23a,23bの端面23Eとが面一になっているが、セラミックス回路基板がより優れた耐熱衝撃性を有する観点から、図3に示すセラミックス回路基板102のように、第一金属層22a,22bの端面22Eが、第二金属層23a,23bの端面23Eよりも外側、すなわちセラミックス基材1の端部側にはみ出していてもよい。端面22Eが、端面23Eよりもはみ出している部分の幅は、例えば1〜1000μmであってもよい。   2 and 3 are cross-sectional views showing another embodiment of the ceramic circuit board. In the ceramic circuit board 101 of FIG. 2 and the ceramic circuit board 102 of FIG. 3, the metal layers 2a and 2b are respectively on the first metal layers 22a and 22b and the first metal layers 22a and 22b in contact with the ceramic substrate 1. The second metal layers 23a and 23b are formed. In the ceramic circuit board 101 shown in FIG. 2, the end face 22E of the first metal layers 22a and 22b and the end face 23E of the second metal layers 23a and 23b are flush, but the ceramic circuit board is more excellent. From the viewpoint of having thermal shock resistance, the end surfaces 22E of the first metal layers 22a and 22b are outside the end surfaces 23E of the second metal layers 23a and 23b, that is, the ceramic substrate, like the ceramic circuit board 102 shown in FIG. You may protrude to the edge part side of the material 1. FIG. The width of the portion where the end surface 22E protrudes beyond the end surface 23E may be, for example, 1 to 1000 μm.

以上説明したセラミックス回路基板は、パワーモジュールにおいて好適に用いられ、ベース板と接合する際に生じるベース板の反りを抑制できるのみならず、繰り返し行われる発熱及び冷却によってもセラミックス基材及び金属層の高い密着性を維持することができる。   The ceramic circuit board described above is suitably used in a power module, and not only can suppress warpage of the base plate that occurs when it is joined to the base plate, but also can be applied to the ceramic base material and the metal layer by repeated heat generation and cooling. High adhesion can be maintained.

ベース板に接合する際に生じるベース板の反りとは、ベース板にセラミックス回路基板を接合した際の、ベース板自体の初期形状(初期反り量)からの変形量(反り変化量)として測定される。また、ベース板の反り量とは、ベース板の任意の位置において、放熱面方向の長さ10cmあたりの反りの大きさを意味する。ベース板の反り変化量は、セラミックス回路基板に接合するものとしては、好ましくは20μm以下、より好ましくは15μm以下、更に好ましくは10μm以下である。当該反り変化量は、セラミックス回路基板に接合する前のベース板の反り量と、セラミックス回路基板に接合した後のベース板の反り量との差の絶対値として定義される。   The warpage of the base plate that occurs when joining the base plate is measured as the amount of deformation (warp change) from the initial shape (initial warpage amount) of the base plate itself when the ceramic circuit board is joined to the base plate. The Further, the amount of warpage of the base plate means the amount of warpage per 10 cm length in the heat radiation surface direction at an arbitrary position of the base plate. The amount of warpage change of the base plate is preferably 20 μm or less, more preferably 15 μm or less, and still more preferably 10 μm or less for bonding to the ceramic circuit board. The warpage change amount is defined as an absolute value of a difference between the warpage amount of the base plate before bonding to the ceramic circuit board and the warpage amount of the base plate after bonding to the ceramic circuit board.

図4は、パワーモジュールの一実施形態を示す断面図である。図4に示すように、パワーモジュール200は、ベース板3と、ベース板3上に第1の半田4を介して接合されたセラミックス回路基板103と、セラミックス回路基板103上に第2の半田5を介して接合された半導体素子6とを備えている。   FIG. 4 is a cross-sectional view showing an embodiment of the power module. As shown in FIG. 4, the power module 200 includes a base plate 3, a ceramic circuit substrate 103 bonded to the base plate 3 via a first solder 4, and a second solder 5 on the ceramic circuit substrate 103. And a semiconductor element 6 joined via the.

セラミックス回路基板103は、セラミックス基材1と、セラミックス基材1の両面に設けられた金属層2a,2bとを備えている。ベース板3は、第1の半田4を介して金属層2bに接合されている。半導体素子6は、第2の半田5を介して金属層2aの所定の部分に接合されているとともに、アルミワイヤ(アルミ線)等の金属ワイヤ7で金属層2aの所定の部分に接合されている。なお、図4に示すパワーモジュールにおいて、金属層2aは、電気回路(金属回路)を形成している。金属層2bは、金属回路を形成していてもしていなくともよい。   The ceramic circuit board 103 includes a ceramic substrate 1 and metal layers 2 a and 2 b provided on both surfaces of the ceramic substrate 1. The base plate 3 is bonded to the metal layer 2b through the first solder 4. The semiconductor element 6 is bonded to a predetermined portion of the metal layer 2a via the second solder 5, and is bonded to a predetermined portion of the metal layer 2a with a metal wire 7 such as an aluminum wire (aluminum wire). Yes. In the power module shown in FIG. 4, the metal layer 2a forms an electric circuit (metal circuit). The metal layer 2b may or may not form a metal circuit.

ベース板3上に設けられた上記の各構成要素は、例えば一面が開口した中空箱状の樹脂製の筐体8で蓋され、筐体8内に収容されている。ベース板3と筐体8との間の中空部分には、シリコーンゲル等の充填材9が充填されている。金属層2aの所定部分には、筐体8の外部と電気的な接続が可能なように、筐体8を貫通する電極10が第3の半田11を介して接合されている。   Each of the above-described components provided on the base plate 3 is covered with, for example, a hollow box-shaped resin casing 8 opened on one side, and is accommodated in the casing 8. A hollow portion between the base plate 3 and the housing 8 is filled with a filler 9 such as silicone gel. An electrode 10 penetrating through the housing 8 is joined to a predetermined portion of the metal layer 2a via a third solder 11 so that electrical connection with the outside of the housing 8 is possible.

ベース板2の縁部には、パワーモジュール200に例えば放熱部品を取り付ける際のネジ止め用の取付け穴3aが形成されている。取付け穴3aの数は、例えば4個以上である。ベース板3の縁部には、取付け穴3aに代えて、ベース板3の側壁が断面U字状となるような取付け溝が形成されていてもよい。   At the edge of the base plate 2, a mounting hole 3 a for screwing when a heat radiating component is attached to the power module 200 is formed. The number of mounting holes 3a is, for example, four or more. Instead of the attachment hole 3a, an attachment groove in which the side wall of the base plate 3 has a U-shaped cross section may be formed at the edge of the base plate 3.

パワーモジュール200は、上述した本実施形態に係るセラミックス回路基板を備えるため、高耐圧、高出力等が要望される電車又は自動車の駆動インバータとして好適に用いられる。   Since the power module 200 includes the above-described ceramic circuit board according to the present embodiment, the power module 200 is suitably used as a drive inverter for a train or automobile that requires high breakdown voltage, high output, and the like.

以下、実施例を挙げて本発明について更に具体的に説明する。ただし、本発明はこれら実施例に限定されるものではない。   Hereinafter, the present invention will be described more specifically with reference to examples. However, the present invention is not limited to these examples.

[実施例1]
セラミックス基材として、窒化アルミニウム(AlN)基材(サイズ:50mm×60mm×0.635mmt)を用いた。Al−Cu−Mgクラッド箔をろう材として用い、セラミックス基材の両面に温度630℃にてAl板(厚み0.2mm)を接合し、エッチングによりAl回路を形成した。続いて、溶射法(コールドスプレー法)で厚み0.4mmのCu回路を積層し、温度300℃でアニール処理を行った後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[Example 1]
As the ceramic substrate, an aluminum nitride (AlN) substrate (size: 50 mm × 60 mm × 0.635 mmt) was used. An Al-Cu-Mg clad foil was used as a brazing material, Al plates (thickness 0.2 mm) were bonded to both surfaces of the ceramic substrate at a temperature of 630 ° C., and an Al circuit was formed by etching. Subsequently, a Cu circuit having a thickness of 0.4 mm was laminated by a thermal spraying method (cold spray method), annealed at a temperature of 300 ° C., and then subjected to electroless Ni plating to produce a ceramic circuit board.

[実施例2]
実施例1と同様のセラミックス基材の両面に溶射法(コールドスプレー法)で厚み0.2mmのAl回路を積層し、温度500℃でアニール処理を行った。続いて、溶射法(コールドスプレー法)で厚み0.4mmのCu回路を積層し、温度300℃でアニール処理を行った後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[Example 2]
An Al circuit having a thickness of 0.2 mm was laminated on both surfaces of the same ceramic substrate as in Example 1 by a thermal spraying method (cold spray method), and annealed at a temperature of 500 ° C. Subsequently, a Cu circuit having a thickness of 0.4 mm was laminated by a thermal spraying method (cold spray method), annealed at a temperature of 300 ° C., and then subjected to electroless Ni plating to produce a ceramic circuit board.

[実施例3]
セラミックス基材として、窒化珪素(Si)基材(サイズ:50mm×60mm×0.32mmt)を用いた。Ag−Cu−TiHろう材を用い、セラミックス基材の両面に温度800℃にてCu板(厚み0.1mm)を接合し、エッチングによりCu回路を形成した。続いて、溶射法(コールドスプレー法)で厚み0.9mmのCu回路を積層し、温度300℃でアニール処理を行った後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[Example 3]
A silicon nitride (Si 3 N 4 ) base material (size: 50 mm × 60 mm × 0.32 mmt) was used as the ceramic base material. An Ag—Cu—TiH 2 brazing material was used, Cu plates (thickness 0.1 mm) were bonded to both surfaces of the ceramic substrate at a temperature of 800 ° C., and a Cu circuit was formed by etching. Subsequently, a Cu circuit having a thickness of 0.9 mm was laminated by a thermal spraying method (cold spray method), annealed at a temperature of 300 ° C., and then subjected to electroless Ni plating to produce a ceramic circuit board.

[比較例1]
Ag−Cu−TiHろう材を用い、実施例1と同様のセラミックス基材の両面に温度800℃にてCu板(厚み0.3mm)を接合し、エッチングによりCu回路を形成した後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[Comparative Example 1]
After using a Ag—Cu—TiH 2 brazing filler metal to bond a Cu plate (thickness 0.3 mm) at a temperature of 800 ° C. to both surfaces of a ceramic substrate similar to that in Example 1, and forming a Cu circuit by etching, Electrolytic Ni plating was applied to produce a ceramic circuit board.

[比較例2]
セラミックス基材として、窒化アルミニウム(AlN)基材(サイズ:50mm×60mm×1.0mmt)を用いた以外は、比較例1と同様の操作を行い、セラミックス回路基板を作製した。
[Comparative Example 2]
A ceramic circuit board was produced in the same manner as in Comparative Example 1 except that an aluminum nitride (AlN) base material (size: 50 mm × 60 mm × 1.0 mmt) was used as the ceramic base material.

[比較例3]
セラミックス基材として、窒化珪素(Si)基材(サイズ:50mm×60mm×0.635mmt)を用いた以外は、比較例1と同様の操作を行い、セラミックス回路基板を作製した。
[Comparative Example 3]
A ceramic circuit board was produced in the same manner as in Comparative Example 1 except that a silicon nitride (Si 3 N 4 ) base material (size: 50 mm × 60 mm × 0.635 mmt) was used as the ceramic base material.

[比較例4]
セラミックス基材として、窒化珪素(Si)基材(サイズ:50mm×60mm×0.32mmt)を用いた以外は、比較例1と同様の操作を行い、セラミックス回路基板を作製した。
[Comparative Example 4]
A ceramic circuit board was produced in the same manner as in Comparative Example 1 except that a silicon nitride (Si 3 N 4 ) base material (size: 50 mm × 60 mm × 0.32 mmt) was used as the ceramic base material.

[比較例5]
Cu板(厚み1.0mm)を用いた以外は、比較例4と同様の操作を行い、セラミックス回路基板を作製した。
[Comparative Example 5]
A ceramic circuit board was produced by performing the same operation as in Comparative Example 4 except that a Cu plate (thickness: 1.0 mm) was used.

[比較例6]
Al−Cu−Mgクラッド箔をろう材として用い、実施例1と同様のセラミックス基材の両面に温度630℃にてAl板(厚み0.4mm)を接合し、エッチングによりAl回路を形成した後、無電解Niめっきを施してセラミックス回路基板を作製した。
[Comparative Example 6]
After using an Al—Cu—Mg clad foil as a brazing material, joining Al plates (thickness 0.4 mm) at both temperatures of 630 ° C. on both surfaces of a ceramic substrate similar to Example 1, and forming an Al circuit by etching Then, electroless Ni plating was performed to produce a ceramic circuit board.

各実施例及び比較例のセラミックス回路基板の詳細を表1に示す。   Table 1 shows details of the ceramic circuit boards of the examples and comparative examples.

Figure 2019033131
Figure 2019033131

<金属層の最外層の超微小負荷硬さ(HT115)の測定>
得られたセラミックス回路基板を、4×20mmのサイズに切り出し、エポキシ樹脂で包埋後、試料の切断面を自動研磨装置にて研磨したものを測定試料とした。
超微小硬度計(株式会社島津製作所製、商品名「DUH−211」)を用いて、負荷速度を70.067mN/秒、試験力を500mN、負荷保持時間を10秒として、負荷−除荷試験を行い、超微小負荷硬さを測定した。結果を表2に示す。
<Measurement of ultra-micro load hardness (HT115) of outermost layer of metal layer>
The obtained ceramic circuit board was cut into a size of 4 × 20 mm, embedded in an epoxy resin, and then the cut surface of the sample was polished by an automatic polishing apparatus was used as a measurement sample.
Using a micro hardness tester (manufactured by Shimadzu Corporation, trade name “DUH-211”), the load speed is 70.67 mN / sec, the test force is 500 mN, and the load holding time is 10 seconds. A test was conducted to measure the micro load hardness. The results are shown in Table 2.

<残留応力の測定>
各セラミックス回路基板の金属層の最外層における残留応力は、X線回折法を用いて金属層の中央部のX線回折パターンを測定し、その結果に基づき評価した。応力評価にはsinψ法(並傾法、ψ一定法)を用い、銅の331回折線を解析した。具体的には、多目的試料アタッチメントを取り付けたX線回折装置(リガク社製;Ultima IV型)の試料板にセラミックス絶縁基板を貼り付け、以下の測定条件で測定した。
・X線源:CuKα線(多層膜ミラーを使用した平行ビーム光学系)
・X線管の電圧および電流:40kVおよび40mA
・X線入射側スリット:発散スリットは1mm、縦制限スリットは10mm
・X線受光側スリット:散乱スリットおよび受光スリットは開放。平行スリットアナライザーは開口角度0.5°
・垂直発散制限ソーラースリット:X線入射側、受光側ともに開口角度5°
・検出器:シンチレーションカウンター
・測定範囲(2θ):134°〜139.5°
・測定ステップ幅:0.02°
・計数時間:測定ステップあたり5秒
・試料面法線と回折面法線のなす角ψ:sinψが0、0.1、0.2、0.3、0.4、0.5となるように設定。なお、測定精度を上げる目的で±5°以内で搖動をかけることもある。
<Measurement of residual stress>
The residual stress in the outermost layer of the metal layer of each ceramic circuit board was evaluated based on the result of measuring the X-ray diffraction pattern at the center of the metal layer using the X-ray diffraction method. The sin 2 ψ method (parallel tilt method, ψ constant method) was used for stress evaluation, and the copper 331 diffraction line was analyzed. Specifically, a ceramic insulating substrate was attached to a sample plate of an X-ray diffraction apparatus (manufactured by Rigaku Corporation; Ultimate IV type) to which a multipurpose sample attachment was attached, and measurement was performed under the following measurement conditions.
X-ray source: CuKα ray (parallel beam optical system using multilayer mirror)
X-ray tube voltage and current: 40 kV and 40 mA
-X-ray incident side slit: 1 mm for the divergent slit, 10 mm for the vertical limiting slit
-X-ray receiving slit: Scattering slit and receiving slit are open. Parallel slit analyzer has an opening angle of 0.5 °
・ Vertical divergence-limited solar slit: X-ray incident side and light-receiving side have an opening angle of 5 °
Detector: Scintillation counter Measurement range (2θ): 134 ° to 139.5 °
・ Measurement step width: 0.02 °
-Counting time: 5 seconds per measurement step-Angle ψ between sample surface normal and diffraction surface normal: sin 2 ψ is 0, 0.1, 0.2, 0.3, 0.4, 0.5 Set to be. In order to improve the measurement accuracy, the vibration may be applied within ± 5 °.

残留応力σの算出には、下記式を用いた。下記式において、Eはヤング率であり、νはポアソン比であり、θは試料が無ひずみ状態のときの回折線角度である。金属層の最外層が銅である場合、残留応力σの算出にあたって、E=127200MPa、ν=0.364、2θ=136.882°とした。金属層の最外層がアルミニウムである場合、残留応力σの算出にあたって、E=68900MPa、ν=0.345、2θ=137.451°とした。Δ(2θ)/Δ(sinψ)は2θ−sinψプロットを直線近似して算出した。結果を表2に示す。なお、残留応力の符号がマイナスである場合は圧縮応力を、プラスである場合は引張応力をそれぞれ意味する。

Figure 2019033131
The following equation was used to calculate the residual stress σ. In the following equation, E is Young's modulus, ν is Poisson's ratio, and θ 0 is the diffraction line angle when the sample is in an unstrained state. When the outermost layer of the metal layer is copper, E = 127200 MPa, ν = 0.364, 2θ 0 = 136.882 ° in calculating the residual stress σ. When the outermost layer of the metal layer was aluminum, E = 68900 MPa, ν = 0.345, 2θ 0 = 137.451 ° was calculated in calculating the residual stress σ. Δ (2θ) / Δ (sin 2 ψ) was calculated by linearly approximating the 2θ-sin 2 ψ plot. The results are shown in Table 2. In addition, when the sign of the residual stress is minus, it means compressive stress, and when it is plus, it means tensile stress.
Figure 2019033131

<半田接合後のベース板の反り変化量の測定>
Al−SiC(65%)材をサイズが140×190×5mmとなるように加工した後、無電解Niめっきを施したベース板を用い、上記実施例及び比較例で得られたセラミックス回路基板とベース板を、共晶半田にて接合して測定用サンプルとした。
測定用サンプルにおけるベース板の放熱面の形状を3次元輪郭測定装置(株式会社東京精密製、商品名「コンターレコード1600D−22」)を用いて測定することで、長さ10cmに対するベース板の反り変化量を測定した。結果を表2に示す。
<Measurement of warpage change of base plate after soldering>
After processing the Al—SiC (65%) material to a size of 140 × 190 × 5 mm, using the base plate plated with electroless Ni, the ceramic circuit boards obtained in the above examples and comparative examples The base plate was joined with eutectic solder to obtain a measurement sample.
By measuring the shape of the heat radiating surface of the base plate in the measurement sample using a three-dimensional contour measuring device (trade name “Contour Record 1600D-22”, manufactured by Tokyo Seimitsu Co., Ltd.), the warp of the base plate to a length of 10 cm The amount of change was measured. The results are shown in Table 2.

各セラミックス回路基板の評価結果を、表2にまとめて示す。   Table 2 summarizes the evaluation results of each ceramic circuit board.

Figure 2019033131
Figure 2019033131

実施例1〜3のサンプルに対し、125℃の環境に30分放置した後に−40℃の環境に30分放置する操作を1サイクルとして、1000サイクルのヒートサイクル試験を実施した。ヒートサイクル試験後においても、実施例1〜3のセラミックス回路基板に金属回路の剥離等の異常は確認されず、高い密着性を維持していることが示された。   With respect to the samples of Examples 1 to 3, a heat cycle test of 1000 cycles was performed by setting one cycle as an operation of leaving the sample in a 125 ° C. environment for 30 minutes and then leaving it in a −40 ° C. environment for 30 minutes. Even after the heat cycle test, abnormalities such as peeling of the metal circuit were not confirmed on the ceramic circuit boards of Examples 1 to 3, indicating that high adhesion was maintained.

1…セラミックス基材、2a,2b…金属層、21a,21b…単一の金属層、22a,22b…第一金属層、22E…第一金属層の端面、23a,23b…第二金属層、23E…第二金属層の端面、100,101,102,103…セラミックス回路基板。   DESCRIPTION OF SYMBOLS 1 ... Ceramic base material, 2a, 2b ... Metal layer, 21a, 21b ... Single metal layer, 22a, 22b ... First metal layer, 22E ... End surface of the first metal layer, 23a, 23b ... Second metal layer, 23E: End face of second metal layer, 100, 101, 102, 103: Ceramic circuit board.

Claims (9)

セラミックス基材と、前記セラミックス基材の両面のそれぞれに設けられ、Al及び/又はCuを含む少なくとも一層の金属層と、を備え、
前記金属層のうちの少なくとも一方が金属回路を形成しており、
前記金属層の最外層の超微小負荷硬さが70以上である、セラミックス回路基板。
A ceramic base material, and provided on each of both surfaces of the ceramic base material, and comprising at least one metal layer containing Al and / or Cu,
At least one of the metal layers forms a metal circuit;
A ceramic circuit board, wherein the outermost layer of the metal layer has an ultra-micro load hardness of 70 or more.
前記最外層には、圧縮応力又は40MPa以下の引張応力が残留している、請求項1に記載のセラミックス回路基板。   The ceramic circuit board according to claim 1, wherein a compressive stress or a tensile stress of 40 MPa or less remains in the outermost layer. 前記セラミックス基材が、AlN、Si又はAlで形成されている、請求項1又は2に記載のセラミックス回路基板。 The ceramic circuit board according to claim 1 or 2, wherein the ceramic base is formed of AlN, Si 3 N 4 or Al 2 O 3 . 前記セラミックス基材の厚みが0.2〜1.5mmである、請求項1〜3のいずれか一項に記載のセラミックス回路基板。   The ceramic circuit board according to any one of claims 1 to 3, wherein the ceramic substrate has a thickness of 0.2 to 1.5 mm. 前記金属層が、Cu、Al、Cu及びMoを含む合金、並びにCu及びWを含む合金からなる群より選ばれる少なくとも1種で形成されている、請求項1〜4のいずれか一項に記載のセラミックス回路基板。   The metal layer is formed of at least one selected from the group consisting of an alloy containing Cu, Al, Cu and Mo, and an alloy containing Cu and W. Ceramic circuit board. 前記金属層の厚みが0.1〜2.0mmである、請求項1〜5のいずれか一項に記載のセラミックス回路基板。   The ceramic circuit board according to claim 1, wherein the metal layer has a thickness of 0.1 to 2.0 mm. 前記金属層が第一金属層及び第二金属層を有し、前記セラミックス基材、前記第一金属層及び前記第二金属層がこの順で積層されている、請求項1〜6のいずれか一項に記載のセラミックス回路基板。   The said metal layer has a 1st metal layer and a 2nd metal layer, The said ceramic base material, a said 1st metal layer, and a said 2nd metal layer are laminated | stacked in this order. The ceramic circuit board according to one item. 前記第二金属層がCuを含む、請求項7に記載のセラミックス回路基板。   The ceramic circuit board according to claim 7, wherein the second metal layer contains Cu. 前記第一金属層の端面と前記第二金属層の端面とが面一である、又は、前記第一金属層の端面が前記第二金属層の端面よりも外側にはみ出ている、請求項7又は8に記載のセラミックス回路基板。   The end surface of the first metal layer and the end surface of the second metal layer are flush with each other, or the end surface of the first metal layer protrudes outside the end surface of the second metal layer. Or the ceramic circuit board of 8.
JP2017151892A 2017-08-04 2017-08-04 ceramic circuit board Active JP7369508B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017151892A JP7369508B2 (en) 2017-08-04 2017-08-04 ceramic circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017151892A JP7369508B2 (en) 2017-08-04 2017-08-04 ceramic circuit board

Publications (2)

Publication Number Publication Date
JP2019033131A true JP2019033131A (en) 2019-02-28
JP7369508B2 JP7369508B2 (en) 2023-10-26

Family

ID=65524376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017151892A Active JP7369508B2 (en) 2017-08-04 2017-08-04 ceramic circuit board

Country Status (1)

Country Link
JP (1) JP7369508B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021130989A1 (en) * 2019-12-26 2021-07-01 三菱電機株式会社 Power module and power converting device
WO2022224949A1 (en) * 2021-04-19 2022-10-27 三菱マテリアル株式会社 Copper/ceramic bonded body and insulated circuit board

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319146A (en) * 2005-05-13 2006-11-24 Fuji Electric Holdings Co Ltd Wiring board
JP2007096032A (en) * 2005-09-29 2007-04-12 Toyota Industries Corp Insulating board, method of manufacturing the same and semiconductor device
JP2011029323A (en) * 2009-07-23 2011-02-10 Mitsubishi Materials Corp Substrate for power module, power module, and method of manufacturing substrate for power module
JP2013018190A (en) * 2011-07-11 2013-01-31 Nhk Spring Co Ltd Laminate and method for producing the same
JP2014101248A (en) * 2012-11-20 2014-06-05 Dowa Metaltech Kk Metal-ceramics joining substrate and method of producing the same
JP2016174165A (en) * 2011-12-20 2016-09-29 株式会社東芝 Semiconductor device
WO2017082368A1 (en) * 2015-11-11 2017-05-18 日本発條株式会社 Laminate and laminate manufacturing method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319146A (en) * 2005-05-13 2006-11-24 Fuji Electric Holdings Co Ltd Wiring board
JP2007096032A (en) * 2005-09-29 2007-04-12 Toyota Industries Corp Insulating board, method of manufacturing the same and semiconductor device
JP2011029323A (en) * 2009-07-23 2011-02-10 Mitsubishi Materials Corp Substrate for power module, power module, and method of manufacturing substrate for power module
JP2013018190A (en) * 2011-07-11 2013-01-31 Nhk Spring Co Ltd Laminate and method for producing the same
JP2016174165A (en) * 2011-12-20 2016-09-29 株式会社東芝 Semiconductor device
JP2014101248A (en) * 2012-11-20 2014-06-05 Dowa Metaltech Kk Metal-ceramics joining substrate and method of producing the same
WO2017082368A1 (en) * 2015-11-11 2017-05-18 日本発條株式会社 Laminate and laminate manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021130989A1 (en) * 2019-12-26 2021-07-01 三菱電機株式会社 Power module and power converting device
JP6927437B1 (en) * 2019-12-26 2021-09-01 三菱電機株式会社 Power module and power converter
WO2022224949A1 (en) * 2021-04-19 2022-10-27 三菱マテリアル株式会社 Copper/ceramic bonded body and insulated circuit board

Also Published As

Publication number Publication date
JP7369508B2 (en) 2023-10-26

Similar Documents

Publication Publication Date Title
EP3595001B1 (en) Substrate for power module having heat sink
JP4793622B2 (en) Ceramic circuit board, power module, and method of manufacturing power module
JP7144419B2 (en) power module
JP4893096B2 (en) Circuit board and semiconductor module using the same
KR20110015544A (en) Substrate for power module, power module, and method for producing substrate for power module
JP2003163315A (en) Module
JP7211949B2 (en) ceramic circuit board
JP7405806B2 (en) power module
JP7027094B2 (en) Power module with heat dissipation parts
JP5218621B2 (en) Circuit board and semiconductor module using the same
JP5370460B2 (en) Semiconductor module
JP7369508B2 (en) ceramic circuit board
JP5786569B2 (en) Power module substrate manufacturing method
JP5019148B2 (en) Ceramic circuit board and semiconductor module using the same
JP7299672B2 (en) Ceramic circuit board and its manufacturing method
JP7027095B2 (en) Ceramic circuit board
JP7299671B2 (en) ceramic circuit board
JP7298988B2 (en) Ceramic circuit board and its manufacturing method
JP7063559B2 (en) Base plate and power module
JP2017188675A (en) Heat dissipation substrate
JP2017188676A (en) Heat dissipation substrate
JP2023040689A (en) Substrate and semiconductor module
JP2002093968A (en) Module structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200720

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230706

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230718

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231003

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231016

R150 Certificate of patent or registration of utility model

Ref document number: 7369508

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150