JP2019012256A - 表示パネルおよび電界発光表示装置 - Google Patents

Abstract

【課題】本発明は、ピクセルの各々で駆動素子の電気的特性ばらつきをリアルタイム補償することができる表示パネルと、これを利用した電界発光表示装置を提供する。【解決手段】本発明の表示パネルは、アクティブ区間とブランク区間に分割されたフレーム期間の間にフレームデータを表示し、ブランク区間においてピクセルの電気的特性をセンシングした結果に基づいて、入力映像のデータを変調する電界発光表示装置の表示パネルにおいて、発光素子と前記発光素子を駆動する駆動素子を含み、駆動段階において前記発光素子が駆動素子を介して流れる電流で発光するサブピクセル、及び前記アクティブ区間と、前記ブランク区間で駆動段階の間、第１駆動電圧をサブピクセルに供給し、アクティブ区間のデータ書き込み段階、ブランク区間の初期化段階、ブランク区間のセンシング段階及びブランク区間のデータ書き込み段階において、サブピクセルに第２駆動電圧を供給する電源スイッチング回路を備える。【選択図】図３

Description

本発明は、ピクセル（ｐｉｘｅｌ：画素）の各々で駆動素子の電気的特性ばらつきをリアルタイム補償することができる表示パネルおよび電界発光表示装置に関する。

電界発光表示装置は、発光層の材料に応じて無機発光表示装置と有機発光表示装置に大別される。この中で、アクティブマトリクス型（active matrix type）の有機発光表示装置は、自ら発光する、代表的な電界発光ダイオードである、有機発光ダイオード（Organic Light Emitting Diode：以下、「ＯＬＥＤ」と称する）を含み、応答速度が速く、発光効率、輝度及び視野角が大きい長所がある。

有機発光表示装置のピクセルは、ＯＬＥＤ、キャパシタ、駆動素子、スイッチ素子等を含む。駆動素子とスイッチ素子は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造のＴＦＴ（Thin Film Transistor）で実現されることができる。駆動素子は、映像データの階調に応じて変化するゲート・ソース間電圧でＯＬＥＤの電流を調整して、ピクセルの輝度を映像データに基づいて調節する。

駆動素子として利用されるトランジスタが飽和領域で動作するとき、駆動素子のドレイン‐ソース間に流れる駆動電流（Ｉｄｓ）は以下のように表現される。

Ｉｄｓ＝１/２^＊（μ^＊Ｃ^＊Ｗ/Ｌ）^＊（Ｖｇｓ−Ｖｔｈ）^２

ここで、μは電子移動度を、Ｃはゲート絶縁膜の静電容量を、Ｗは駆動素子のチャネル幅を、そしてＬは駆動素子のチャネル長をそれぞれ示す。また、Ｖｇｓは駆動素子のゲート・ソース間電圧を示し、Ｖｔｈは駆動ＴＦＴのしきい値電圧（または臨界電圧）を示す。データ電圧に応じて駆動ＴＦＴのゲート・ソース間電圧（Ｖｇｓ）がプログラミング（または設定）される。プログラミングされたゲート・ソース間電圧（Ｖｇｓ）に応じてＯＬＥＤに流れる駆動素子のドレイン・ソース電流（Ｉｄｓ）が決定される。

駆動素子のしきい値電圧（Ｖｔｈ）、駆動ＴＦＴの電子移動度（μ）、及びＯＬＥＤのしきい値電圧などのピクセルの電気的特性は、ＯＬＥＤの電流を決定する要因であるため、理想的には、ピクセルの各々で同じでなければならない。しかし、工程ばらつき（偏差）、経時変化など、さまざまな原因によってピクセル間の電気的特性が異なることがある。このようなピクセルの電気的特性ばらつきは画質の劣化や寿命の短縮をもたらす。

駆動素子の電気的特性ばらつきを補償するために、内部補償方法と、外部補償方法が適用されることがある。内部補償方法は、駆動素子の電気的特性ばらつきをピクセル内でリアルタイムに自動的に補償することができる。外部補償の方法は、ピクセルのそれぞれの駆動電圧をセンシングし、センシングされた電圧に基づいて、外部回路で入力映像のデータを変調することにより、ピクセル間の駆動素子の電気的特性ばらつきを補償する。

ところで、従来の内部または外部補償方法においてＩＲドロップ（drop）の影響を受ける問題がある。ＩＲドロップは抵抗体（Ｒ）の電流（Ｉ）が流れて発生するピクセルの駆動電圧降下をもたらす。このような電圧降下は、画面の位置に応じて変わる。これにより、表示パネル上の画面の位置に応じて、ピクセル間に輝度差が発生することができる。

特開特開２０１０−１２２４６１号公報

本発明の目的は、ピクセルの各々で駆動素子の電気的特性ばらつきを補償することができ、ピクセルに印加される電源の電圧降下の影響を最小化することができる表示パネルおよび電界発光表示装置を提供することにある。

本発明の表示パネルは、アクティブ区間とブランク区間に分割されたフレーム期間の間にフレームデータを表示し、前記ブランク区間においてピクセルの電気的特性をセンシングした結果に基づいて、入力映像のデータを変調する電界発光表示装置の表示パネルにおいて、発光素子と前記発光素子を駆動する駆動素子を含み、駆動段階で前記発光素子が前記駆動素子を介して流れる電流で発光するサブピクセル、及び前記アクティブ区間と、前記ブランク区間で前記駆動段階の間、第１駆動電圧を前記サブピクセルに供給し、前記アクティブ区間のデータ書き込み段階、前記ブランク区間の初期化段階、前記ブランク区間のセンシング段階及び前記ブランク区間のデータ書き込み段階で、前記サブピクセルに第２駆動電圧を供給する電源スイッチング回路を備える。

前記第１駆動電圧が第１電源配線に供給され、前記第２駆動電圧が前記第１電源配線と分離される第２電源配線に供給される。

前記サブピクセルは、前記駆動素子に接続されたキャパシタをさらに備える。前記第１駆動電圧は、前記アクティブ区間と、前記ブランク区間の駆動段階の間に、前記キャパシタの第１電極と前記駆動素子の第１電極に供給される。前記第２駆動電圧は、前記ブランク区間において、前記初期化段階、前記センシング段階及び前記データ書き込み段階の間に、前記キャパシタの第１電極に供給される。前記キャパシタの第２電極は、第１ノードを経由して前記駆動素子のゲートに接続され、前記駆動素子の第１電極が前記キャパシタの第１電極に接続され、前記駆動素子の第２電極が第２ノードに接続される。

前記表示パネルは、前記第１駆動電圧が供給され、すべてのピクセルのラインのサブピクセルに共通に接続された第１電源配線、及び前記第２駆動電圧が供給されピクセルライン間に分離された複数の第２電源配線をさらに備える。

前記電源スイッチング回路は、前記駆動段階の期間を定義する発光スイッチング信号に応答して前記駆動段階でターンオンされて前記第１電源配線を、前記サブピクセルに接続する第１ピクセル駆動電圧スイッチング素子、前記アクティブ区間のデータ書き込み段階、前記ブランク区間の初期化段階、前記ブランク区間のセンシング段階及び前記ブランク区間のデータ書き込み段階の期間を定義する第１スキャン信号に応答してターンオンされ、前記第２電源配線を前記サブピクセルに接続する第２ピクセル駆動電圧スイッチング素子を備える。

前記サブピクセルは、前記センシング段階の期間を定義する第２スキャン信号に応答してターンオンされ前記第１ノードを前記第２ノードに接続する第１スイッチ素子、前記第１スキャン信号に応答してターンオンされてデータラインを前記第１ノードに接続する第２スイッチ素子、前記発光スイッチング信号に応答してターンオンされ前記第２ノードを第３ノードに接続する第３スイッチ素子、及び前記第１スキャン信号に応答してターンオンされ、所定の初期化電圧が印加される第３電源配線を前記第３ノードに接続する第４スイッチ素子をさらに備える。前記第３ノードは、前記第３スイッチ素子、前記第４スイッチ素子及び、前記発光素子のアノードに接続される。前記データ書き込み段階で、前記データラインに入力映像のデータ電圧が供給され、前記初期化段階で、前記データラインに前記初期化電圧が供給される。

前記ブランク区間と、前記ブランク区間に先立つ以前のアクティブ区間のデータ書き込み段階で同じである、以前のフレームデータが、前記ブランク区間にセンシングされるサブピクセルに書き込まれる。前記ブランク区間後の次のアクティブ区間のデータ書き込み段階でセンシングされたサブピクセルに、現在のフレームデータが書き込まれる。

本発明の電界発光表示装置は前記表示パネルを備える。

本発明は、駆動電圧（ＶＤＤ）を駆動段階用ＶＤＤ＝ＶＤＤ１と、センシング段階及び、データ書き込み段階用ＶＤＤ＝ＶＤＤ２に分離し、外部補償の方法でサブピクセルの電気的特性ばらつきを補償する。本発明は、アクティブ区間にサブピクセルにデータを書き込むとき、そしてバーチカルブランク区間でサブピクセルの電気的特性をセンシングするときＶＤＤ（＝ＶＤＤ１）をサブピクセルに印加する。したがって、本発明の電界発光表示装置は、センシング段階と、データ書き込みの段階でＩＲドロップの影響なしにサブピクセルの各々において駆動素子のゲート・ソース間電圧（Ｖｇｓ）の変動を防止し、センシング段階でＩＲドロップの影響を受けないため、サブピクセルの各々で駆動素子の電気的特性を正確にセンシングすることができる。

本発明の実施形態に係る電界発光表示装置を示すブロック図である。 本発明の実施形態に係る外部補償回路を示す回路図である。 ピクセルアレイの一部を示す図である。 ＩＲドロップによる電圧降下を示す図である。 サブピクセルのキャパシタの両端に印加される電圧を示す図である。 ＬＯＧ配線と第２ＶＤＤ配線の一部を拡大した図である。 ＬＯＧ配線と第２ＶＤＤ配線の一部を拡大した図である。 ＬＯＧ配線と第２ＶＤＤ配線の一部を拡大した図である。 ＶＤＤ配線上でのＩＲドロップによる電圧降下を示す図である。 ＶＤＤ配線上でのＩＲドロップによる電圧降下を示す図である。 本発明の実施形態に係る電源回路と表示パネルとの間のＶＤＤ経路を示す図である。 本発明の実施形態に係る電源回路と表示パネルとの間のＶＤＤ経路を示す図である。 本発明の実施形態に係る第１及び第２ＶＤＤ配線を示す図である。 共通ＶＤＤで、すべてのピクセルラインのピクセルを駆動する例を示して図である。 センシング段階のピクセルラインに印加されるＶＤＤと駆動段階のピクセルラインに印加されるＶＤＤが分離された例を示して図である。 本発明の実施形態に係るＶＤＤスイッチング回路とピクセル回路を示す回路図である。 バーチカルブランク区間でサブピクセルのセンシング段階を示す波形図である。 バーチカルブランク区間に以前のフレームのデータをサブピクセルに再び書き込む例を示す図である。 アクティブ区間でサブピクセルのデータ書き込み段階を示す波形図である。 アクティブ区間のデータ書き込み段階と駆動段階を示す回路図である。 データ書き込み段階と駆動段階でピクセル回路に印加されるＶＤＤとストレージキャパシタの電圧を示す図である。 バーチカルブランク区間の初期化段階とセンシング段階でピクセル回路の動作を示す回路図である。 アクティブ区間とバーチカルブランク区間を詳細に示す図である。

本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述される実施形態を参照すると明確になる。本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形で実現されるものであり、単に実施形態は、本発明の開示が完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によって定義されるだけである。

本発明の実施形態を説明するための図で開示された形状、大きさ、比率、角度、数などは例示的なものなので、本発明は、図面に示された事項に限定されるものではない。明細書全体にわたって同一参照符号は同一の構成要素を指す。また、本発明を説明するにおいて、関連する公知技術に対する具体的な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明は省略する。

本明細書上で言及された「備える」、「含む」、「有する」、「行われる」などが使用される場合、「〜だけ」が使用されない限り、他の部分が追加されることができる。構成要素を単数で表現する場合に特に明示的な記載事項がない限り、複数として解釈されることができる。

構成要素を解釈するに当たり、別の明示的な記載がなくても誤差の範囲を含むものと解釈する。

位置関係の説明である場合には、例えば、「〜の上に」、「〜の上部に」、「〜の下部に」、「〜の隣に」など２つの構成要素の間の位置関係が説明される場合には、「すぐに」または「直接」が使用されないその構成要素の間の１つ以上の他の構成要素が介在されることがある。

構成要素を区分するために、第１、第２などが使用されることができるが、これらの構成要素は、構成要素の前についた序数や構成要素の名称で、その機能や構造が制限されない。

以下の実施形態は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に様々な連動及び駆動が可能である。各実施形態は、互いに独立して実施可能することもあり関連の関係に一緒に実施可能することもある。

本発明の電界発光表示装置においてピクセル回路は、ｎ型ＴＦＴ（ＮＭＯＳ）とｐ型ＴＦＴ（ＰＭＯＳ）の内、１つ以上を含むことができる。ＴＦＴは、ゲート（gate）、ソース（source）及びドレイン（drain）を含む３電極素子である。ソースは、キャリア（carrier）をトランジスタに供給する電極である。ＴＦＴの内でキャリアは、ソースから流れ始める。ドレインはＴＦＴでキャリアが外部に出る電極である。ＴＦＴでキャリアの流れは、ソースからドレインに流れる。ｎ型ＴＦＴの場合には、キャリアが電子（electron）であるため、ソースからドレインに電子が流れるで有り得るよう、ソース電圧がドレイン電圧より低い電圧を有する。ｎ型ＴＦＴで電流の方向は、ドレインからソースの方向に流れる。ｐ型ＴＦＴ（ＰＭＯＳ）の場合、キャリアが正孔（hole）であるため、ソースからドレインに正孔が流れるで有り得るよう、ソース電圧がドレイン電圧より高い。ｐ型ＴＦＴで正孔がソースからドレインの方向に流れるため、電流がソースからドレインの方向に流れる。ＴＦＴのソースとドレインは、固定されたものではないことに注意しなければならない。例えば、ソースとドレインは、印加電圧に応じて変更されることができる。したがって、ＴＦＴのソースとドレインによって発明が限定されない。以下の説明ではＴＦＴのソースとドレインを第１及び第２電極と称する。

ピクセル回路に印加されるゲート信号は、ゲートオン電圧（Gate On Voltage）とゲートオフ電圧（Gate Off Voltage）の間でスイングする。ゲートオン電圧はＴＦＴのしきい値電圧より高い電圧に設定され、ゲートオフ電圧はＴＦＴのしきい値電圧より低い電圧に設定される。ＴＦＴは、ゲートオン電圧に応答してターンオン（turn-on）されるものの、ゲートオフ電圧に応答してターン-オフ（turn-off）される。ｎ型ＴＦＴの場合、ゲートオン電圧はゲートハイ電圧（Gate High Voltage、ＶＧＨ）であり、ゲートオフ電圧はゲートロー電圧（Gate Low Voltage、ＶＧＬ）で有り得る。ｐ型ＴＦＴの場合、ゲートオン電圧はゲートロー電圧（ＶＧＬ）であり、ゲートオフ電圧は、ゲートハイ電圧（ＶＧＨ）で有り得る。

以下、添付された図面を参照して、本発明の様々な実施形態を詳細に説明する。以下の実施形態において、電界発光表示装置は、有機発光物質を含む有機発光表示装置を中心に説明する。本発明の技術的思想は、有機発光表示装置に限定されず、無機発光物質を含む無機発光表示装置に適用することができる。無機発光表示装置は、量子点（quantum dot）表示装置を例に挙げられるが、これに限定されるものではない。

図１は、本発明の実施形態に係る電界発光表示装置を示すブロック図である。図２は、本発明の実施形態に係る外部補償回路を示す回路図である。図３は、ピクセルアレイの一部を示す図である。

図１及び図２を参照すると、本発明の実施形態に係る電界発光表示装置は、表示パネル１００と、表示パネル駆動回路を含む。

表示パネル１００は、画面上での入力映像を表示するアクティブ領域（ＡＡ）を含む。アクティブ領域（ＡＡ）にピクセルアレイが配置される。ピクセルアレイは、信号配線とピクセルを含む。信号配線は、データライン１０２と、データライン１０２と交差されるゲートライン１０４を含む。ピクセルアレイにＶＤＤ、Ｖｉｎｉ、ＶＳＳなどの電源をピクセルに供給するための電源配線と電極が配置されることができる。ピクセルは、マトリックス形態に配置されるピクセルを含む。図３において、ＬＩＮＥ１とＬＩＮＥ２は、ピクセルラインを示す。ピクセルライン（ＬＩＮＥ１、ＬＩＮＥ２）それぞれは、ピクセルアレイでゲートラインを共有する１ラインのピクセルを含む。

ピクセルの各々は、カラー実現のため赤色サブピクセル、緑色サブピクセル、青色サブピクセルに分けすることができる。ピクセルの各々は、白色サブピクセルをさらに含むことで有り得る。サブピクセル１０１のそれぞれは、ピクセル回路を含む。ピクセル回路は、発光素子、駆動素子、複数のスイッチ素子、キャパシタを含む。ピクセル回路は、スイッチ素子を用いてピクセルの各々で駆動素子の電気的特性ばらつきをリアルタイム補償することができる補償回路を含む。駆動素子とスイッチ素子は、ＰＭＯＳ構造のＴＦＴに実現されることができるが、これに限定されない。

表示パネル１００は、ピクセル駆動電圧（ＶＤＤ）をサブピクセル１０１に供給するためのＶＤＤ配線、ピクセル回路を初期化するための初期化電圧（Ｖｉｎｉ）をサブピクセル１０１に供給するためＶｉｎｉ配線、低電位電源電圧（ＶＳＳ）をサブピクセルに供給するためのＶＳＳ配線とＶＳＳ電極、ＶＧＨが印加されるＶＧＨ配線、ＶＧＬが印加されるＶＧＬ配線などをさらに含むことができる。ＶＤＤ配線はＶＤＤ１が印加される第１ＶＤＤ配線３１と、ＶＤＤ２が印加される第２ＶＤＤ配線３２に分離される。

ＶＤＤ、Ｖｉｎｉ、ＶＳＳなどの電源電圧は、電源回路１５０から発生される。電源回路１５０は、−直流変換器（ＤＣ−ＤＣ converter）、チャージポンプ（Charge pump）、レギュレーター（Regulator）などを利用して、ピクセルの駆動に必要な電源を発生する。電源回路１５０は、ＰＭＩＣ（Power Module Integrated Circuit）として実現されることができるが、これに限定されない。ＶＤＤ＝ＶＤＤ１＝ＶＤＤ２＝４．５Ｖ、ＶＳＳ＝−２．５Ｖ、Ｖｉｎｉ＝−３．５Ｖ、ＶＧＨ＝７．０Ｖ、ＶＧＬ＝−５．５Ｖなどで電源電圧が設定されることができるが、これに限定されない。電源電圧は、表示パネル１００の駆動特性やモデルによって異なることができる。

表示パネル１００の画面上に示さないタッチセンサが配置されることができる。タッチ入力は、別のタッチセンサを利用して、センシングされたり、ピクセルを介してセンシングすることができる。タッチセンサは、オン−セル（On-cell type）またはアドオンタイプ（Add on type）で表示パネルの画面上に配置したり、ピクセルアレイに内蔵されるイン-セル（In-cell type）タッチセンサに実現されることができる。

表示パネル駆動回路は、データ駆動部１１０、ゲート駆動部１２０、ＶＤＤスイッチング回路３０などを備える。表示パネル駆動回路は、データ駆動部１１０とデータライン１０２との間に配置されたデマルチプレクサ１１２をさらに備えることができる。

表示パネル駆動回路は、タイミングコントローラ（Timing controller、TCON）１３０の制御下に表示パネル１００のピクセルに入力映像のデータを書き込む。表示パネル駆動回路は、タッチセンサを駆動するためのタッチセンサ駆動部をさらに備えることができる。タッチセンサ駆動部は、図１から省略されている。モバイル機器で表示パネル駆動回路、タイミングコントローラ１３０は、電源回路１５０などは、一つの集積回路に集積することができる。

同一ピクセルラインにおいて隣接するサブピクセル１０１は、ＶＤＤスイッチング回路３０に共通に接続される。したがって、隣接したサブピクセルが一つのＶＤＤスイッチング回路３０を共有する。ＶＤＤスイッチング回路３０は、アクティブ区間（図２２、ＡＴ）の駆動段階にサブピクセル１０１にＶＤＤ１を供給し、アクティブ区間のデータ書き込み段階とバーティカルブランク（Vertical blank）区間（図２２、ＶＢ）の初期化及びセンシング段階の間、ＶＤＤ２をサブピクセル１０１に供給する。

アクティブ区間は１フレームのデータが画面上のすべてのピクセルに書き込まれる時間である。バーチカルブランク区間は、第Ｎ−１アクティブ区間と第Ｎアクティブ区間の間で所定時間に割り当てられる。バーチカルブランク区間の間、次のフレームデータ（第Ｎフレームデータ）がタイミングコントローラ１３０に受信されない時間である。

駆動段階は、ＶＤＤ１が駆動素子に供給され、駆動素子のゲート−ソース間電圧（Ｖｇｓ）に応じて発生する電流（Ｉｄｓ）が発光素子に流れる時間である。この駆動段階でサブピクセルの発光素子が発光することができる。

データ書き込み段階は、サブピクセルのストレージキャパシタ（Ｃｓｔ）の第１電極にＶＤＤ２が供給され、データ駆動部１１０から発生されたデータ電圧（Ｖｄａｔａ）がストレージキャパシタ（Ｃｓｔ）の第２電極と駆動素子のゲートに印加される時間である。

センシング段階は、バーチカルブランク区間内に割り当てられる。センシング段階の前に、サブピクセルを初期化するための初期化段階が設定される。センシング段階は、サブピクセルの電気的特性、例えば、駆動素子のしきい値電圧がセンシングされる。

表示パネル駆動回路では、アクティブ区間それぞれで、現在のフレームのデータをすべてのサブピクセルに書き込む。表示パネル駆動回路は、バーチカルブランク区間にあらかじめ設定されたピクセルラインでサブピクセルの駆動素子の電気的特性をセンシングして、以前のフレームのデータである第Ｎ−１フレームのデータをセンシングされたサブピクセルに再度書き込む。バーチカルブランク区間に１つ以上のピクセルラインがセンシングされ、次のバーチカルブランク区間に他のピクセルラインがセンシングされることができる。

表示パネル駆動回路は、低速駆動モードで動作することができる。低速駆動モードは、入力映像を分析して、入力映像が予め設定された時間だけ変化がない場合に表示装置の消費電力を低減する。低速駆動モードは、静止映像が一定時間以上入力される時、ピクセルのリフレッシュレート（Refresh rateまたはFrame rate）を下げることで、ピクセルのデータ書き込みサイクルを長く制御して消費電力を減らすることができる。低速駆動モードは、静止映像が入力される際に限定されない。表示装置が待機モードで動作するか、ユーザコマンドや入力映像が所定時間以上表示パネル駆動回路に入力されないとき表示パネル駆動回路は、低速駆動モードで動作することができる。

データ駆動部１１０は、毎フレーム期間ごとにタイミングコントローラ１３０から受信される入力映像のデータ信号（デジタルデータ）をデジタル−アナログ変換器（Digital to Analog converter、ＤＡＣ）２２を介してアナログデータ電圧に変換する。タイミングコントローラ１３０は、補償部１３１によって変調された補償データをデータ駆動部１１０に伝送する。データ駆動部１１０から出力されたデータ電圧（Ｖｄａｔａ）はデマルチプレクサ１１２を介してデータライン１０２に供給される。データ駆動部１１０は、図２に示されたセンシング部２０を含むことができる。

デマルチプレクサ１１２は、データ駆動部１１０とデータライン１０２との間に配置されて、データ駆動部１１０から出力されるデータ電圧（Ｖｄａｔａ）をデータライン１０２に分配する。デマルチプレクサ１１２により、データ駆動部１１０の出力チャンネル数をデータラインに比べて１/２以下に低減することができる。

ゲート駆動部１２０は、タイミングコントローラ１３０の制御下にゲート信号をゲートライン１０４に出力する。ゲート駆動部１２０は、シフトレジスタ（Shift register）を利用して、ゲート信号をシフト（shift）することにより、その信号をゲートライン１０４に順次供給することができる。ゲート信号は、データが書き込まれるラインのピクセルを選択するためのスキャン信号（ＳＣＡＮＡ（１）〜ＳＣＡＮＢ（２））と、データ電圧が充電されたピクセルの発光時間を定義する発光スイッチング信号（以下、「ＥＭ信号」と称する）（ＥＭ（１）、ＥＭ（２）を含む。図３において、ＳＣＡＮＡ（１）、ＳＣＡＮＢ（１）及び）（ＥＭ（１）は、第１ピクセルライン（ＬＩＮＥ１）のサブピクセル１０１に供給されるゲート信号である。ＳＣＡＮＡ（２）、ＳＣＡＮＢ（２）及びＥＭ（２）は、第２ピクセルライン（ＬＩＮＥ２）のサブピクセル１０１に供給されるゲート信号である。ゲートライン１０４は、第１スキャン信号（ＳＣＡＮＡ（１）、ＳＣＡＮＡ（２））が印加される第１ゲートライン４１と、第２スキャン信号（ＳＣＡＮＢ（１）、ＳＣＡＮＢ（２））が印加される第２ゲートライン４２と、ＥＭ信号（ＥＭ（１）、ＥＭ（２）が印加される第３ゲートライン４３を含む。

サブピクセルのピクセル回路、デマルチプレクサ１１２、ゲート駆動部１２０及び電源スイッチ回路１４０は、同一の製造工程で表示パネル１００の基板上に直接形成することができる。ピクセル回路、デマルチプレクサ１１２、ゲート駆動部１２０、及び電源スイッチ回路１４０のトランジスタは、ＮＭＯＳまたはＰＭＯＳトランジスタで実現されることができ、同じタイプのトランジスタに実現されることができる。

タイミングコントローラ１３０は、示さないホストシステムから入力映像のデジタルデータと、それと同期されるタイミング信号を受信する。タイミング信号は、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、クロック信号（ＤＣＬＫ）及びデータイネーブル信号（ＤＥ）などを含む。ホストシステムは、ＴＶ（Television）システム、セットトップボックス、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、モバイル機器のシステムの内、いずれか１つで有り得る。

タイミングコントローラ１３０は、バーチカルブランク区間に受信されたサブピクセルのセンシング結果に基づいて補償値を選択し、この補正値で入力映像のデジタルデータを変調して、データ駆動部１１０に伝送する。したがって、データ駆動部１１０は、サブピクセルのセンシング結果に基づいて変調されたデータをＤＡＣ２２を介してデータ電圧に変換して、データライン１０２に出力する。

タイミングコントローラ１３０は、入力フレーム周波数をｉ倍逓倍して、入力フレーム周波数かけるｉ（ｉは０より大きい正の整数）Ｈｚのフレーム周波数で表示パネル駆動部（１１０、１１２、１２０、１４０）の動作タイミングを制御することができる。入力フレーム周波数はＮＴＳＣ（National Television Standards Committee）方式で６０Ｈｚであり、ＰＡＬ（Phase-Alternating Line）方式で５０Ｈｚである。タイミングコントローラは、低速駆動モードでピクセルのリフレッシュレートを下げるために、フレーム周波数を１Ｈｚ〜３０Ｈｚの間の周波数に下げることができる。

タイミングコントローラ１３０は、ホストシステムから受信したタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ）に基づいて、データ駆動部１１０を制御するためのデータタイミング制御信号、デマルチプレクサ１１２を制御するためのスイッチ制御信号、ゲート駆動部１２０を制御するためのゲートタイミング制御信号などを発生して表示パネル駆動回路の動作タイミングを制御する。タイミングコントローラ１３０から出力されたゲートタイミング制御信号は、示さないレベルシフタ（level shifter）を介して、ゲートオン電圧とゲートオフ電圧に変換されて、ゲート駆動部１２０に供給することができる。レベルシフタは、ゲートタイミング制御信号のローレベルの電圧（low level voltage）をゲートロー電圧（ＶＧＬ）に変換し、ゲートタイミング制御信号のハイレベル電圧（high level voltage）をゲートハイ電圧（ＶＧＨ）に変換する。

ゲート駆動部１２０は、アクティブ領域（ＡＡ）外のベゼル領域（Bezel area、BZ）に形成されることができる。ＶＤＤスイッチング回路３０は、ベゼル領域（ＢＺ）に形成されたり、アクティブ領域（ＡＡ）内に分散配置されることができる。

製品出荷前のピクセルのそれぞれの電気的特性をセンシングし、そのセンシング結果に基づいて、サブピクセルの電気的特性ばらつきを補償する補償値を導出してルックアップテーブル（Look-up table）を生成する。このような補償値は、駆動素子のしきい値電圧を補償するための補償値（offset）と駆動素子の移動度補償のための補償値（gain）に分けられる。補償値が設定されたルックアップテーブルは、メモリ１３２に貯蔵される。メモリ１３２は、フラッシュメモリ（flash memory）で有り得るが、これに限定されない。

電界発光表示装置に電源が印加されると、メモリ１３２からの補償値がタイミングコントローラの補償部１３１のメモリに伝送伝される。補償部１３１のメモリはＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic RAM）またはＳＲＡＭで有り得るが、これに限定されない。

データ駆動部１１０は、図２に示されるように、ＤＡＣ２２、センシング部２０、ＤＡＣ２２の出力端子とデータライン１０２との間に配置された第１スイッチ素子（ＳＷ１）、Ｖｉｎｉをデータライン１０２に供給するための第２スイッチ素子（ＳＷ２）、データライン１０２とセンシング部２０の入力端子との間に配置された第３スイッチ素子（ＳＷ３）を含む。スイッチ素子（ＳＷ１、ＳＷ２、ＳＷ３）は、タイミングコントローラ１３０の制御下にオン／オフすることができる。

第１スイッチ素子（ＳＷ１）は、アクティブ区間にターンオンされてＤＡＣ２０から出力されるデータ電圧（Ｖｄａｔａ）をデータライン１０２に供給する。第１スイッチ素子（ＳＷ１）は、バーチカルブランク区間の間にオフ状態を維持する。

第２スイッチ素子（ＳＷ２）は、バーチカルブランク区間の初期化の段階でＶｉｎｉをデータライン１０２に供給する。第３スイッチ素子（ＳＷ３）は、バーチカルブランク区間のセンシング段階でターンオンされてデータライン１０２をセンシング部２０に接続する。第２及び第３スイッチ素子（ＳＷ２、ＳＷ３）は、アクティブ区間の間にオフ状態を維持する。

センシング部２０は、バーチカルブランク区間においてサブピクセルの電気的特性、例えば、駆動素子のしきい値電圧を毎フレーム期間ごとにリアルタイムセンシングする。センシング部２２は、アナログ−デジタル変換器（Analog to Digital Convertor、以下「ＡＤＣ」と称する）を介してサブピクセルのセンシング結果をデジタルデータに変換して補償部１３１に伝送する。センシング部２２は、公知の電圧センシング回路または電流センシング回路に実現されることができる。

補償部２６は、センシング部２０から受信されたサブピクセルのセンシング結果をルックアップテーブルに入力して、センシング結果に応じた補償値を選択し、その補償値で入力映像のデータを変調して補償データを出力する。駆動素子のしきい値電圧を補償するための補償値は、入力映像のデータに加えられて、駆動素子の移動度を補償するための補償値は、入力映像のデータに乗算なることで有り得る。補償部２６から出力された補償データは、データ駆動部１１０に伝送される。したがって、本発明の電界放出表示装置は、毎フレーム期間ごとにバーチカルブランク区間にサブピクセルの電気的特性をリアルタイムセンシングし、このセンシング結果に基づいて入力映像のデータを補償することにより、サブピクセルの電気的特性ばらつきをリアルタイム補償することができる。

図４〜図１０を結び付けて、ピクセルに影響を与えるＩＲドロップについて説明する。

ＩＲドロップは、図４に示すように抵抗（Ｒ）を介して電流（Ｉ）が流れるときに発生する電圧降下（Ｖｏｌｔａｇｅ Ｄｒｏｐ）を意味する。図４において、Ｖｅｘｔは外部入力電圧であり、Ｖｉｎは負荷（Load）に供給される実際の入力電圧である。Ｖｏｕｔは、負荷（Ｌｏａｄ）を通過した出力電圧（Ｖｏｕｔ）である。実際の入力電圧（Ｖｉｎ）は、Ｖｉｎ＝Ｖｅｘｔ−ＩＲである。

ピクセル回路は、駆動素子のゲート−ソース間電圧が保存されるストレージキャパシタ（Ｃｓｔ）を含む。図５に示すように、ストレージキャパシタ（Ｃｓｔ）の第１電極にＶＤＤが印加され、第２電極にＶＤＤ−Ｖｇｓ＝ＶＤＤ−ＤＡＴＡ−Ｖｔｈが印加される。ＤＡＴＡは、データの階調電圧である。Ｖｇｓは駆動素子のゲート−ソース間電圧であり、Ｖｔｈは駆動素子のしきい値電圧である。

図６〜図８は、表示パネル１００内のＶＤＤ配線を示す図である。図６〜図８において「Ｄ−ＩＣ」は、モバイル機器のドライブＩＣを示す。ドライブＩＣ（Ｄ−ＩＣ）に電源回路１５０、タイミングコントローラ１３０、データ駆動部１１０などが集積されることができる。

図６〜図８を参照すると、表示パネル１００内のＶＤＤ配線は、ＰＣＢ（また葉ＦＰＣＢ）を介して電源回路１５０からＶＤＤの供給を受けるＬＯＧ配線７０、ＬＯＧ配線７０に接続されたメッシュ（mesh）形態のＶＤＤ配線７２を含む。ＬＯＧ配線７０の抵抗がＶＤＤ配線７２より大きい。

ＶＤＤ配線７２は、図７に示された垂直配線７２ａと、図８に示された水平配線７２ｂを含む。垂直配線７２ａと水平配線７２ｂは、絶縁層を間に置いて直交して、少なくとも一部の交差点において絶縁層を貫通するコンタクトホール（Contact hole）を介して互いに接続される。図８〜図１０でＢ、Ｃ、Ｄ、Ｅの位置にコンタクトホールが形成されることができる。

ＬＯＧ配線の抵抗を介して入力ＩＲドロップが発生する。ＬＯＧ配線の抵抗が大きいため、ＶＤＤの電圧は、入力ＩＲドロップによって変動することができる。ＬＯＧ配線上のＡ地点の電流Ｉａは、Ｂ、Ｃ、Ｄ、Ｅ、位置のピクセルの駆動に必要な電流をそれぞれＩｂ、Ｉｃ、Ｉｄ、Ｉｅとする時、ＩａはＩｂ＋Ｉｃ＋Ｉｄ＋Ｉｅある。したがって、Ａ地点上の電圧Ｖａ＝ＶＤＤ−（Ｒａ^＊Ｉａ）＝ＶＤＤ−｛Ｒａ^＊（Ｉｂ＋Ｉｃ＋Ｉｄ＋Ｉｅ）｝である。ここで、ＩＲドロップはＲａ^＊（Ｉｂ＋Ｉｃ＋Ｉｄ＋Ｉｅ）である。Ｒａは、Ａ地点からＬＯＧ配線の抵抗である。ＩＲドロップは、すべてのピクセルにおいて要求される電流量に応じて変動する電圧であり、ＬＯＧ配線７０の抵抗が大きいため、入力ＩＲドロップがＶＤＤ配線７２上のＩＲドロップより大きい。

ＶＤＤ配線７２のＩＲドロップは、垂直配線７２ａで発生する垂直ＩＲドロップと水平配線７２ｂで発生する水平ＩＲドロップに分かれる。垂直ＩＲドロップは、図７に示すように、垂直配線７２ａ上で現れるＩＲドロップである。ＶＤＤ配線７２から水平配線７２ｂを除去し、垂直ＩＲドロップを解析する際にＢ地点に流れる電流は、Ｂ地点で要求される電流（Ｉｂ）にＣ地点で要求される電流（Ｉｃ）が加わったものである。Ｂ地点の電圧Ｖｂは、Ｖｂ＝Ｖａ−｛Ｒｂ^＊（Ｉｂ＋Ｉｃ）｝である。Ｒｂは、Ｂ地点での抵抗である。

水平ＩＲドロップは、図８に示すように、水平配線７２ｂ上で現れるＩＲドロップである。ＶＤＤ配線７２から垂直配線７２ａを除去し、水平ＩＲドロップを解析する際にＢ地点に流れる電流は、Ｂ地点で要求される電流（Ｉｂ）にＤ地点で要求される電流（Ｉｄ）が加わったものである。Ｂ地点の電圧Ｖｂは、Ｖｂ＝Ｖａ−｛Ｒｂ^＊（Ｉｂ＋Ｉｄ）｝である。

電界発光表示装置において他のピクセルから発生するＶＤＤのＩＲドロップの影響を受け、ピクセルの輝度が変わることがある。例えば、図９に示すように、すべてのピクセルが白階調で点灯された場合にＰ１位置の点灯ピクセルに印加されるＶＤＤの電圧降下が大きくなる。これに対し、一部のピクセルが点灯され、ほとんどのピクセルが消灯している場合は、Ｐ１位置の点灯ピクセルに印加されるＶＤＤの電圧降下が相対的に小さい。

ピクセルの駆動素子を介して発光素子に一定の電流が流れるべきですべてのピクセルが同じ階調で同じ輝度で発光することができる。高ＰＰＩ（pixel per inch）モデルの場合、ＶＤＤ配線の抵抗が大きくなり、図１０に示すように表示パネル１００の下部『Ｐ１、Ｐ２』に行くほどＩＲドロップが大きくなる。ＩＲドロップによる駆動素子に印加されるＶＤＤの電圧降下は、表示パネルの位置ごとに発光素子に流れる電流が変動され、これにより、輝度ムラが発生することができる。

表示パネルの上部の位置（ＰＯ）にＶＤＤが印加されるとＩＲドロップにより中間位置（Ｐ１）でＶＤＤはＶＤＤ−αで低くなり、下部の位置（Ｐ２）でＶＤＤはＶＤＤ−βでさらに低くなる。

本発明の電界発光表示装置は、ＶＤＤを駆動段階用ＶＤＤ＝ＶＤＤ１と、センシング段階及びデータ書き込み段階用ＶＤＤ＝ＶＤＤ２に分離し、外部補償の方法でサブピクセルの電気的特性ばらつきを補償する。本発明は、アクティブ区間にサブピクセルにデータを書き込むときにそしてバーチカルブランク区間でサブピクセルの電気的特性をセンシングするときＶＤＤ（＝ＶＤＤ１）をサブピクセルに印加する。したがって、本発明の電界発光表示装置は、センシング段階及びデータ書き込み段階でＩＲドロップの影響なしにサブピクセルの各々で駆動素子のゲート・ソース間電圧（Ｖｇｓ）の変動を防止し、センシング段階でＩＲドロップの影響を受けないため、サブピクセルの各々において駆動素子の電気的特性を正確にセンシングすることができる。本発明の電界発光表示装置は、ＩＲドロップを補償するための別のアルゴリズムや補償回路の追加開発なしで、ＶＤＤ配線上のＩＲドロップを補償し、サブピクセルのセンシング結果に基づいて入力映像データを補償することにより、画面全体で均一な輝度で映像を表示することができる。

図１１Ａ及び図１１Ｂは、本発明の実施形態に係る電源回路１５０と表示パネル１００との間のＶＤＤ経路を示す図である。

本発明の電源回路１５０は、図１１Ａに示すように別の出力チャンネルを介してＶＤＤ１とＶＤＤ２を出力して表示パネル１００に供給することができる。ＶＤＤ１は、電源回路１５０の第１出力端子（ＣＨ１）を介して出力され、ＰＣＢ上の第１ＶＤＤ配線１３２に供給される。ＰＣＢの第１ＶＤＤ配線１３２は、表示パネル１００の第１ＶＤＤ配線３１に接続される。ＶＤＤ２は、電源回路１５０の第２出力端子（ＣＨ２）を介して出力されて、ＰＣＢの第２ＶＤＤ配線１３４に供給される。ＰＣＢの第２ＶＤＤ配線１３４は、表示パネル１００の第２ＶＤＤ配線３２に接続される。図１１Ａの場合に、電源回路１５０からＶＤＤ１とＶＤＤ２は同じ電圧レベルで出力されることができるが、互いに異なる電圧レベルで出力されることもできる。表示パネルの駆動特性や応用分野に応じてＶＤＤ１とＶＤＤ２の電圧が決定されることができる。

本発明の電源回路１５０は、図１１Ｂに示すように、単一チャネルを介しＶＤＤ１とＶＤＤ２を出力して表示パネル１００に供給することができる。電源回路１５０の第１出力端子（ＣＨ１）を介して出力されるＶＤＤはＰＣＢ上の単一配線５０に供給される。単一配線５０は、二つの分岐配線（１３６、１３８）に分離される。第１分岐配線１３６に印加されたＶＤＤ１は表示パネル１００の第１ＶＤＤ配線３１に供給される。第２分岐配線１３８に印加されたＶＤＤ２は表示パネル１００の第２ＶＤＤ配線３２に供給される。

図１１Ｂで入端部の単一配線５０の抵抗は最小に設計しなければならない。入端部の単一配線５０の抵抗（Ｒｔ）に流れる電流（Ｉｔ）は、Ｉｔ＝Ｉ１＋Ｉ２でＸノードの電圧（Ｖｘ）＝Ｒｔ・Ｉｔ＝Ｒｔ^＊（Ｉ１＋Ｉ２）となる。第１分岐配線１３６を介して流れる電流（Ｉ１）によってデータ書き込みとセンシング段階にサブピクセルに供給されるＶＤＤ１が変更されることができる。このため、入端部の単一配線５０の抵抗（Ｒｔ）を分岐配線（４６、４８）の抵抗（Ｒ１、Ｒ２）対比１％未満に設定して、分岐配線の電流（Ｉ１）によるＶＤＤ２の変動を１％未満に抑えるべきである。

図１２は、本発明の実施形態に係る第１及び第２ＶＤＤ配線を示す図である。

図１２を参照すると、第１ＶＤＤ配線３１は、映像が表示されるアクティブ領域（ＡＡ）のピクセルアレイにメッシュ状に形成されてすべてのサブピクセルに接続される。ＶＤＤスイッチング回路３０は、駆動段階でＶＤＤ１が印加される第１ＶＤＤ配線３１をサブピクセルに接続する。ＶＤＤスイッチング回路３０は、駆動段階で第２ＶＤＤ配線３２をサブピクセルから分離する。

第２ＶＤＤ配線３２は、ピクセルラインのそれぞれに形成された複数のＶＤＤ配線（３２１〜３２４）を含む。ＶＤＤ配線（３２１〜３２４）は、ピクセルライン間に分離される。ＶＤＤスイッチング回路３０は、データ書き込みとセンシング段階で第１ピクセルラインのサブピクセル１０１をＶＤＤ２が印加される第２−１ＶＤＤ配線３２１に接続する。ＶＤＤスイッチング回路３０は、第２ピクセルラインのサブピクセル１０１をＶＤＤ２が印加される第２−２ＶＤＤ配線３２２に接続する。ＶＤＤスイッチング回路３０は、データ書き込みとセンシング段階で第２ＶＤＤ配線（３２１〜３２４）を１ピクセルラインずつ順次接続する。ＶＤＤスイッチング回路３０は、データ書き込みとセンシング段階で動作するサブピクセルから第１ＶＤＤ配線３１を分離する。

図１３は、共通のＶＤＤですべてのピクセルラインのピクセルを駆動する例を示して図である。図１４は、センシング段階のピクセルラインに印加されるＶＤＤと、駆動段階のピクセルラインに印加されるＶＤＤが分離された例を示して図である。

図１３に示すように、電源回路１５０から出力された共通ＶＤＤは入端抵抗（Ｒｉｎ）を介して駆動段階で動作するサブピクセル１３２に供給される。また、共通ＶＤＤは入端抵抗（Ｒｉｎ）を介して初期化段階、センシング段階、またはデータ書き込み段階で動作するサブピクセル１３１に供給される。この場合、初期化段階、センシング段階、またはデータ書き込み段階で動作するサブピクセル１３１に印加されるＶＤＤは駆動段階で動作する他のサブピクセル１３２によりＩＲドロップが大きくなる。図１３において、「Ｉｄｒ」は駆動段階で動作するサブピクセル１３２の駆動素子を介して流れる電流である。「Ｉｓｃ」は、初期化段階、センシング段階またはデータ書き込みの段階で動作するサブピクセル１３１の駆動素子を介して流れる電流である。Ｉｓｃ＝Ｉｄｒとしたときに図１３に示されたサブピクセル１３１に供給される電圧（Ｖｓｃ）はＶｓｃ＝ＶＤＤＰＭＩＣ−（Ｉｓｃ^＊Ｎ^＊Ｍ^＊サブピクセル数^＊Ｒｉｎ）である。ここで、ＶＤＤＰＭＩＣは電源回路１５０から出力されるＶＤＤである。Ｎ^＊Ｍは表示パネル１００の解像度である。

図１４を参照すると、電源回路１５０は、ＶＤＤスイッチ素子を用いて初期化段階、センシング段階またはデータ書き込み段階でＶＤＤ２を第２ＶＤＤ配線３２に供給する。第２ＶＤＤ配線３２を介して１つのピクセルラインに配置されたサブピクセルにＶＤＤ２が供給される時、第２ＶＤＤ配線３２を介してＶＤＤ２が印加される１つのピクセルラインを除外した他のピクセルラインのサブピクセルに駆動段階用ＶＤＤ１が供給される。

図１４に示すように、電源回路１５０から出力されたＶＤＤ２は、第１入端抵抗（Ｒｉｎ１）を介して初期化段階、センシング段階またはデータ書き込み段階で動作するサブピクセル１４１に供給される。電源回路１５０から出力された駆動段階用ＶＤＤ１は、第２入端抵抗（Ｒｉｎ２）を介して駆動段階で動作するサブピクセル１４２に供給される。Ｉｓｃ＝Ｉｄｒとするとき、図１４に示されたサブピクセル１４１に供給される電圧（Ｖｓｃ）はＶｓｃ＝ＶＤＤＰＭＩＣ−（Ｉｓｃ^＊Ｒｉｎ１）である。したがって、サブピクセル１４１に供給されるＶＤＤ２は、図１４から分かるように、他のサブピクセルの影響を受けないため、ＩＲドロップによる電圧降下がない。

図１５は、本発明の実施形態に係るＶＤＤスイッチング回路とピクセル回路を示す回路図である。図１６は、バーチカルブランク区間でサブピクセルのセンシング段階を示す波形図である。図１７は、バーチカルブランク区間に以前のフレームのデータをサブピクセルに再び書き込む例を示す図である。図１８は、アクティブ区間でサブピクセルのデータ書き込み段階を示す波形図である。

図１５〜図１８を参照すると、ＶＤＤスイッチング回路３０は、隣接した第１及び第２サブピクセル（１０１Ａ、１０１Ｂ）に接続された第１及び第２ＶＤＤスイッチ素子（Ｍ１、Ｍ２）を備える。第１及び第２サブピクセル（１０１Ａ、１０１Ｂ）は、互いに異なるデータライン１０２に接続され、複数のゲートライン（４１〜４３）に共通して接続される。

本発明は、第１及び第２サブピクセル（１０１Ａ、１０１Ｂ）にＶＤＤスイッチング回路３０のＶＤＤスイッチ素子（Ｍ１、Ｍ２）が共有されるため、ＶＤＤスイッチング回路３０に必要なスイッチ素子の数を減らすことができ、ＶＤＤスイッチング回路３０に必要な面積を削減することができる。

ピクセル回路は、発光素子（ＥＬ）、駆動素子（ＤＴ）、ストレージキャパシタ（Ｃｓｔ）と、複数のスイッチ素子（Ｔ１〜Ｔ４）を含む。ＶＤＤスイッチ素子（Ｍ１、Ｍ２）と、ピクセル回路のスイッチ素子（Ｔ１〜Ｔ４）と駆動素子（ＤＴ）は、ＰＭＯＳ構造のＴＦＴに実現されることができる。

サブピクセルの発光素子（ＥＬ）は、駆動素子（ＤＴ）で電流（Ｉｄｓ）が流れる駆動段階（ＤＲＶ）で発光される。駆動段階（ＤＲＶ）は、アクティブ区間（ＡＴ）がバーチカルブランク区間（ＶＢ）のそれぞれで初期化段階（ＩＮＩ）、センシング段階（ＳＥＮ）、及びデータ書き込み段階（ＷＲＶ、ＷＲＡ）を除外した１不レーム期間の大部分を占めする。

バーチカルブランク区間（ＶＢ）は、図１６に示すように、初期化段階（ＩＮＩ）、センシング段階（ＳＥＮ）、データ書き込み段階（ＷＲＶ）及び駆動段階（ＤＲＶ）を含む。アクティブ区間（ＡＴ）は、図１８に示すように、データ書き込み段階（ＷＲＡ）と駆動段階（ＤＲＶ）を含む。バーチカルブランク区間（ＶＢ）以降のアクティブ区間（ＡＴ）でセンシングされたサブピクセルのデータ書き込み段階（ＷＲＡ）に現在のフレームのデータがサブピクセルに書き込まれる。一方、バーチカルブランク区間（ＶＢ）のデータ書き込み段階（ＷＲＶ）でサブピクセルに、以前のフレームのデータが再び書き込まれる。したがって、バーチカルブランク区間（ＶＢ）とそれ以前のアクティブ区間（ＡＴ）でセンシングされるサブピクセルに書き込まれるデータは、同じデータである。

第１ＶＤＤスイッチ素子（Ｍ１）は、ＥＭ信号（ＥＭ（Ｎ））に応答して駆動段階（ＤＲＶ）でターンオン（turn-on）される。第１ＶＤＤスイッチ素子（Ｍ１）は、駆動段階（ＤＲＶ）のサブピクセルに第１ＶＤＤ配線３１を接続して、そのサブピクセルの駆動素子（ＤＴ）とストレージキャパシタ（Ｃｓｔ）にＶＤＤ１を供給する。第１ＶＤＤスイッチ素子（Ｍ１）は、ＥＭ信号（ＥＭ（Ｎ））が印加される第３ゲートライン４３に接続されたゲート、第１ＶＤＤ配線３１に接続された第１電極、及びピクセル回路の駆動素子（ＤＴ）とストレージキャパシタ（Ｃｓｔ）に接続された第２電極を含む。

第２ＶＤＤスイッチ素子（Ｍ２）は、第１スキャン信号（ＳＣＡＮＡ（Ｎ））に応答してターンオンされる。第２ＶＤＤスイッチ素子（Ｍ２）は、データ書き込み段階またはセンシング段階のサブピクセルに第２ＶＤＤ配線３２を接続して、そのサブピクセルの駆動素子（ＤＴ）とストレージキャパシタ（Ｃｓｔ）にＶＤＤ２を供給する。第２ＶＤＤスイッチ素子（Ｍ２）は、第１スキャン信号（ＳＣＡＮＡ（Ｎ））が印加される第１ゲートライン４１に接続されたゲート、第２ＶＤＤ配線３２に接続された第１電極、及びピクセル回路の駆動素子（ＤＴ）とストレージキャパシタ（Ｃｓｔ）に接続された第２電極を含む。

ピクセル回路の発光素子（ＥＬ）は、ＯＬＥＤに実現されることができる。ＯＬＥＤは、アノードとカソードの間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（Hole Injection layer、ＨＩＬ）、正孔輸送層（Hole transport layer、ＨＴＬ）、発光層（Emission layer、ＥＭＬ）、電子輸送層（Electron transport layer、ＥＴＬ）、電子注入層（Electron Injection layer、ＥＩＬ）などを含むことができるが、これに限定されない。ＯＬＥＤがターンオン（turn-on）されるとき、正孔輸送層（ＨＴＬ）を通過した正孔と電子輸送層（ＥＴＬ）を通過した電子が発光層（ＥＭＬ）に移動されて励起子が形成されて発光層（ＥＭＬ）で可視光が発光される。ＯＬＥＤは、駆動段階（ＤＲＶ）で発生される駆動素子（ＤＴ）のゲート・ソース間電圧（Ｖｇｓ）に応じて調節される電流で発光する。ＯＬＥＤのアノードは、第３ノード（ｎ３）を介して、第３及び第４スイッチ素子（Ｔ３、Ｔ４）に接続される。ＯＬＥＤのカソードは、ＶＳＳが印加されるＶＳＳ電極に接続される。駆動段階においてＯＬＥＤの電流パスは、第１ＶＤＤスイッチ素子（Ｍ１）とピクセル回路の第３スイッチ素子（Ｔ３）によってスイッチングされる。

ストレージキャパシタ（Ｃｓｔ）の第１電極は、ＶＤＤスイッチング回路３０を介してデータ書き込み段階とセンシング段階で第２ＶＤＤ配線３２に接続され、駆動段階でＶＤＤスイッチング回路３０を介して第１ＶＤＤ配線３１に接続される。ストレージキャパシタ（Ｃｓｔ）の第２電極は、第１ノード（ｎ１）を経由して駆動素子（ＤＴ）のゲートに、第１スイッチ素子（Ｔ１）の第１電極及び第２スイッチ素子（Ｔ２）の第２電極に接続される。

第１スイッチ素子（Ｔ１）は、第２スキャン信号（ＳＣＡＮＢ（Ｎ））に応答してセンシング段階でターンオンされる。第１スイッチ素子（Ｔ１）は、センシング段階で、第１ノード（ｎ１）を第２ノード（ｎ２）に接続する。第２ノード（ｎ２）は、第１スイッチ素子（Ｔ２）の第２電極、駆動素子（Ｄ２）の第２電極、及び第３スイッチ素子（Ｔ３）の第１電極に接続される。第１スイッチ素子（Ｔ１）は、第２スキャン信号（ＳＣＡＮＢ（Ｎ））が印加される第２ゲートライン４２に接続されたゲート、第１ノード（ｎ１）に接続された第１電極、及び第２ノード（ｎ２）に接続された第２電極を含む。

第２スイッチ素子（Ｔ２）は、アクティブ区間（ＡＴ）のデータ書き込み段階（ＷＲＡ）とバーチカルブランク区間（ＶＢ）の初期化段階（ＩＮＩ）、センシング段階（ＳＥＮ）、及びデータ書き込み段階（ＷＲＶ）で、第１スキャン信号（ＳＣＡＮＡ（Ｎ））に応答してターンオンされてデータライン１０２を第１ノード（ｎ１）に接続する。第２スイッチ素子（Ｔ２）は、第１スキャン信号（ＳＣＡＮＡ（Ｎ））が印加される第１ゲートライン４１に接続されたゲート、データライン１０２に接続された第１電極、及び第１ノード（ｎ１）に接続された第２電極を含む。

第３スイッチ素子（Ｔ３）は、ＥＭ信号（ＥＭ（Ｎ））に応答して駆動段階（ＤＲＶ）でターンオンされて第２ノード（ｎ２）を第３ノード（ｎ３）に接続する。第３スイッチ素子（Ｔ３）は、ＥＭ信号（ＥＭ（Ｎ））が印加される第３ゲートライン４３に接続されたゲート、第２ノード（ｎ２）に接続された第１電極、及び第３ノード（ｎ３）を介して発光素子（ＥＬ）のアノードに接続された第２電極を含む。

第４スイッチ素子（Ｔ４）は、アクティブ区間（ＡＴ）のデータ書き込み段階（ＷＲＡ）と、バーチカルブランク区間（ＶＢ）の初期化段階（ＩＮＩ）、センシング段階（ＳＥＮ）、及びデータ書き込み段階（ＷＲＶ）で第１スキャン信号（ＳＣＡＮＡ（Ｎ））に応答してターンオンされてＶｉｎｉ配線を第３ノード（ｎ３）に接続する。第４スイッチ素子（Ｔ４）は、初期化段階（ＩＮＩ）、センシング段階（ＳＥＮ）、及びデータ書き込み段階（ＷＲＡ、ＷＲＶ）でＶｉｎｉ配線を発光素子（ＥＬ）のアノードに接続して発光素子（ＥＬ）の寄生容量を放電して、サブピクセルの残像を防止する。第４スイッチ素子（Ｔ４）は、第１ゲートライン４１に接続されたゲート、Ｖｉｎｉ配線に接続された第１電極、及び第３ノード（ｎ３）に接続された第２電極を含む。

図１６及び図１７を参照すると、バーティブルブランク区間（ＶＢ）で第１スキャン信号（ＳＣＡＮＡ（Ｎ））は、初期化段階（ＩＮＩ）、センシング段階（ＳＥＮ）及びデータ書き込み段階（ＷＲＶ）を定義するゲートオン電圧のパルスで発生される。バーチカルブランク区間（ＶＢ）で第２スキャン信号（ＳＣＡＮＢ（Ｎ）は、センシング段階（ＳＥＮ）を定義するゲートオン電圧のパルスで発生される。第２スキャン信号（ＳＣＡＮＢ（Ｎ））は、センシング段階（ＳＥＮ）のみゲート−オン電圧で発生し、このセンシング段階（ＳＥＮ）以外のバーチカルブランク区間（ＶＢ）とアクティブ区間（ＡＴ）でゲートオフ電圧に維持される。ＥＭ信号（ＥＭ（Ｎ））は、バーチカルブランク区間（ＶＢ）で初期化段階（ＩＮＩ）、センシング段階（ＳＥＮ）及びデータ書き込み段階（ＷＲＶ）でゲートオフ電圧のパルスで発生され、それ以外の残りの駆動段階（ＤＲＶ）でゲートオン電圧に発生される。

初期化段階（ＩＮＩ）において図２１に示すように、第２ＶＤＤスイッチ素子（Ｍ２）と、ピクセル回路の第２スイッチ素子（Ｔ２）及び第４スイッチ素子（Ｔ４）が第１スキャン信号（ＳＣＡＮＡ（Ｎ））に応答してターンオンされる。初期化段階（ＩＮＩ）でデータライン１０２にＶｉｎｉが供給される。したがって、初期化段階（ＩＮＩ）でピクセル回路のストレージキャパシタ（Ｃｓｔ）の第１電極と、駆動素子（ＤＴ）の第１電極がＩＲドロップがないＶＤＤ２に初期化し、第１ノード（ｎ１）と第３ノード（ｎ３）をＶｉｎｉで初期化する。

センシング段階（ＳＥＮ）で図２１に示すように、第２ＶＤＤスイッチ素子（Ｍ２）と、ピクセル回路の第１、第２及び、第４スイッチ素子（Ｔ１、Ｔ２、Ｔ４）がスキャン信号（ＳＣＡＮＡ（Ｎ）、ＳＣＡＮＢ（Ｎ））に応答してターンオンされる。センシング段階（ＩＮＩ）でピクセル回路のストレージキャパシタ（Ｃｓｔ）の第１電極と駆動素子（ＤＴ）の第１電極にＩＲドロップがないＶＤＤ２が供給されて駆動素子（ＤＴ）のゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）に到達するまでのターンオンされ、このしきい値電圧（Ｖｔｈ）がストレージキャパシタ（Ｃｓｔ）に貯蔵される。センシング段階（ＳＥＮ）でセンシングされた駆動素子（ＤＴ）のしきい電圧（Ｖｔｈ）は、第１及び第２スイッチ素子（Ｔ１、Ｔ２）とデータライン１０２を介してセンシング部２０からデジタルデータに変換された後、補償部１３１に伝送される。補償部１３１は、センシング段階（ＳＥＮ）で受信された駆動素子のしきい値電圧に対応する補償値を選択し、その補償値で入力映像のデータを変調して補償データを発生する。

データ書き込み段階（ＷＲＶ）で第２ＶＤＤスイッチ素子（Ｍ２）と、ピクセル回路の第１、第２及び、第４スイッチ素子（Ｔ１、Ｔ２、Ｔ４）が第１スキャン信号（ＳＣＡＮＡ（Ｎ）に応答してターンオンされる。データ書き込み段階（ＷＲＶ）でデータライン１０２に以前フレームのデータ電圧（Ｖｄａｔａ）が供給され、入力映像のデータがサブピクセルに書き込まれる。データ書き込みの段階（ＷＲＶ）で、駆動素子（ＤＴ）のしきい電圧（Ｖｔｈ）だけ補償されたデータ電圧（Ｖｄａｔａ＋Ｖｔｈ）がストレージキャパシタ（Ｃｓｔ）に貯蔵される。データ書き込み段階（ＷＲＶ）で駆動素子（ＤＴ）のＶｇｓは、ストレージキャパシタ（Ｃｓｔ）に貯蔵さされた電圧（Ｖｄａｔａ＋Ｖｔｈ）に変わる。データ書き込み段階（ＷＲＶ）でサブピクセルに書き込まれるデータは、それ以前のアクティブ区間のような、以前のフレームのデータである。このデータは、図１７に示すように以前のフレームのデータである。

バーチカルブランク区間（ＶＢ）の駆動段階（ＤＲＶ）で第１ＶＤＤスイッチ素子（Ｍ１）とピクセル回路の第３スイッチ素子（Ｔ３）がＥＭ信号（ＥＭ（Ｎ））に応答してターンオンされる。このとき、駆動素子（ＤＴ）は、ゲート・ソース間電圧（Ｖｇｓ）に応じて電流（Ｉｄｓ）を発生する。発光素子（ＥＬ）は、駆動素子（ＤＴ）からの電流（Ｉｄｓ）によってターンオンされて発光される。駆動段階（ＤＲＶ）でピクセル回路に供給されるＶＤＤ１はＩＲドロップによる電圧降下分（α）を含む。駆動段階（ＤＲＶ）でストレージキャパシタ（Ｃｓｔ）の第１電極と駆動素子（ＤＴ）の第１電極にＶＤＤ１−αが印加される時、第１ノード（ｎ１）の電圧もαだけ低くなるため駆動素子（ＤＴ）のＶｇｓは変化がない。したがって、駆動段階（ＤＲＶ）で発光素子（ＥＬ）は、ＩＲドロップの影響なしに駆動される。

図１７を参照すると、第Ｎ−１アクティブ区間（ＶＢ（Ｎ−１））の間にサブピクセル（ＰＩＸ（Ｎ））に以前のフレームのデータが書き込まれる。サブピクセル（ＰＩＸ（Ｎ））は、バーチカルブランク区間（ＶＢ）にセンシングされる任意のサブピクセルである。第Ｎ−１アクティブ区間（ＡＴ（Ｎ−１））の間のすべてのピクセルにデータが書き込まれた後、第Ｎ−１バーティカルブランク区間（ＶＢ（Ｎ−１））でサブピクセル（ＰＩＸ（Ｎ））が初期化された後、センシングされると、そのサブピクセル（ＰＩＸ（Ｎ））でデータが消去（erase）されるので、サブピクセル（ＰＩＸ（Ｎ））が消灯される。バーチカルブランク区間（ＶＢ（Ｎ−１））が存在する１フレーム期間の間に、センシングされるサブピクセル（ＰＩＸ（Ｎ））の輝度が一定に維持されるようにバーチカルブランク区間（ＶＢ（Ｎ−１））でセンシング段階（ＳＥＮ）の以後に以前のフレームのデータと同じデータがサブピクセル（ＰＩＸ（Ｎ））に再度書き込まなければならない。

図１８を参照すると、アクティブ区間（ＡＴ）は、第１スキャン信号（ＳＣＡＮＡ（Ｎ））によって定義されるデータ書き込み段階（ＷＲＡ）と、ＥＭ信号（ＥＭ（Ｎ））によって定義される駆動段階（ＷＲＡ）を含む。

アクティブ区間（ＡＴ）で第１スキャン信号（ＳＣＡＮＡ（Ｎ））は、約１水平期間のデータ書き込み段階（ＷＲＡ）を定義するゲートオン電圧のパルスで発生される。データ書き込み段階（ＷＲＡ）で第２スキャン信号（ＳＣＡＮＢ（Ｎ））とＥＭ信号（ＥＭ（Ｎ））は、ゲートオフ電圧である。第２スキャン信号（ＳＣＡＮＢ（Ｎ））は、アクティブ区間（ＡＴ）の間、ゲートオフ電圧を維持する。図１９に示すように、データ書き込み段階（ＷＲＶ）で第２ＶＤＤスイッチ素子（Ｍ２）と第２スイッチ素子（Ｔ２）がターンオンされる。データ書き込み段階（ＷＲＶ）で、現在のフレームデータのデータ電圧（Ｖｄａｔａ）がデータライン１０２に供給され、サブピクセルにデータが書き込まれる。データ電圧（Ｖｄａｔａ）はＶＤＤ−（ＤＡＴＡ−Ｖｔｈ）と同じである。ＤＡＴＡは、データの階調電圧である。したがって、ストレージキャパシタ（Ｃｓｔ）と駆動素子（ＤＴ）の第１電極にＶＤＤ２が印加され、ストレージキャパシタ（Ｃｓｔ）の第２電極と駆動素子のゲートに接続された第１ノードにデータ電圧（Ｖｄａｔａ）が供給される。データ書き込みの段階（ＷＲＡ）で駆動素子（ＤＴ）のＶｇｓはＶｄａｔａ＋Ｖｔｈに変わる。

アクティブ区間（ＡＴ）の駆動段階（ＤＲＶ）で図１９に示すように、第１ＶＤＤスイッチ素子（Ｍ１）と第３スイッチ素子（Ｔ３）がＥＭ信号（ＥＭ（Ｎ））に応答してターンオンされる。このとき、駆動素子（ＤＴ）は、ゲート・ソース間電圧（Ｖｇｓ）に応じて電流（Ｉｄｓ）を発生する。発光素子（ＥＬ）は、駆動素子（ＤＴ）からの電流（Ｉｄｓ）によってターンオンされて発光される。駆動段階（ＤＲＶ）でピクセル回路に供給されるＶＤＤ１はＩＲドロップによる電圧降下分（α）を含む。駆動段階（ＤＲＶ）でストレージキャパシタ（Ｃｓｔ）の第１電極と駆動素子（ＤＴ）の第１電極にＶＤＤ１−αが印加される時、第１ノード（ｎ１）の電圧もαだけ低くなるため駆動素子（ＤＴ）のＶｇｓは変化がない。したがって、駆動段階（ＤＲＶ）で発光素子（ＥＬ）は、ＩＲドロップの影響なしに駆動される。

図２０は、データ書き込み段階（ＷＲＡ、ＷＲＢ）と駆動段階（ＤＲＶ）でピクセル回路に印加されるＶＤＤとストレージキャパシタの電圧を示す図である。

図２０を参照すると、データ書き込みの段階（ＷＲＡ、ＷＲＢ）でストレージキャパシタ（Ｃｓｔ）の第１電極と駆動素子（ＤＴ）の第１電極にＶＤＤ２＝ＶＤＤが印加され、ストレージキャパシタ（Ｃｓｔ）の第２電極にＶｄａｔａ＝ＶＤＤ−（ＤＡＴＡ−Ｖｔｈ）が印加される。したがって、ストレージキャパシタ（Ｃｓｔ）の電圧Ｖｇｓ＝ＤＡＴＡ＋Ｖｔｈである。

駆動段階（ＤＲＶ）でストレージキャパシタ（Ｃｓｔ）の第１電極と駆動素子（ＤＴ）の第１電極にＩＲドロップによって発生される電圧降下分（α）だけ変動したＶＤＤ１＝ＶＤＤ−αが印加され、第１及び第２スイッチ素子（Ｔ１、Ｔ２）がターン−オフされているので、ストレージキャパシタ（Ｃｓｔ）の第２電極は、フローティング（floating）される。第１ノード（ｎ１）がフローティングされているので、ストレージキャパシタ（Ｃｓｔ）の第１電極電圧がαだけ変化するとき、ストレージキャパシタ（Ｃｓｔ）の第２電極の電圧もαだけ変わる。したがって、駆動段階（ＤＲＶ）でＶＤＤが変化しても、ストレージキャパシタ（Ｃｓｔ）の両端間の電位差が維持されるため、Ｖｇｓはセンシング段階で充電された電圧と同じ電圧に維持される。

図２２は、ＶＥＳＡ（Video Electronics Standards Association）標準のディスプレイタイミングでアクティブ区間とバーチカルブランク区間を示す図である。

図２２を参照すると、垂直同期信号（Ｖｓｙｎｃ）は、１フレーム期間を定義する。水平同期信号（Ｈｓｙｎｃ）は、１水平期間（Horizontal time）を定義する。データイネーブル信号（ＤＥ）は、画面に表示されるピクセルデータを含む有効なデータ区間を定義する。

データイネーブル信号（ＤＥ）は、表示パネル１００のピクセルアレイに表示される有効なデータと同期される。データイネーブル信号（ＤＥ）の１パルス周期は１水平期間であり、データイネーブル信号（ＤＥ）のハイロジック（high logic）区間は、１ピクセルラインのデータ入力のタイミングを示す。１水平期間は、表示パネル１００で１ピクセルラインのピクセルにデータを書き込むのに必要な時間である。

タイミングコントローラ１３０は、データイネーブル信号（ＤＥ）と入力映像のデータをアクティブ区間（ＡＴ）の間に受信する。バーチカルブランク区間（ＶＢ）にデータイネーブル信号（ＤＥ）と入力映像のデータがない。アクティブ区間（ＡＴ）の間のすべてのピクセルに書き込まれる１フレーム分のデータがタイミングコントローラ１３０に受信される。１フレーム期間は、アクティブ区間の間（ＡＴ）とバーチカルブランク区間（ＶＢ）を合わせた時間である。

データイネーブル信号（ＤＥ）から分かるように、バーチカルブランク区間（ＶＢ）の間、表示装置に入力データが受信されない。バーチカルブランク区間（ＶＢ）は、垂直同期時間（Vertical sync time、ＶＳ）、バーチカルフロントポーチ（Vertical Front Porch、ＦＰ）、及びバーチカルバックポーチ（Vertical Back Porch、ＢＰ）を含む。垂直同期時間（ＶＳ）は、Ｖｓｙｎｃのフォーリングエッジ（falling edge）からライジングエッジ（rising edge）までの時間として、一画面の開始（または終了）のタイミングを示す。バーチカルフロントポーチ（ＦＰ）は、１フレームデータの最後のラインのデータのタイミングを示す最後のＤＥのフォーリングエッジからバーティカルブランク期間（ＶＢ）の開始までの時間である。バーチカルバックポーチ（ＢＰ）は、バーチカルブランク期間（ＶＢ）の終わりから１フレームデータの第１ラインデータのタイミングを示す第１ ＤＥのライジングエッジまでの時間である。

以上説明した内容を通じて当業者であれば、本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって定めるべきである。

２０ センシング部
２６ 補償部
１１０ データ駆動部
１２０ ゲート駆動部
１３０ タイミングコントローラ
１３１ 補償部
１４０ 電源スイッチ回路

Claims (12)

1. アクティブ区間とブランク区間に分割されたフレーム期間の間、フレームデータを表示し、前記ブランク区間でピクセルの電気的特性をセンシングした結果に基づいて、入力映像のデータを変調する電界発光表示装置の表示パネルにおいて、
   発光素子と前記発光素子を駆動する駆動素子を含み、駆動段階において前記発光素子が前記駆動素子を介して流れる電流で発光するサブピクセルと、
   前記アクティブ区間と、前記ブランク区間で前記駆動段階の間、第１駆動電圧を前記サブピクセルに供給し、
   前記アクティブ区間のデータ書き込み段階、前記ブランク区間の初期化段階、前記ブランク区間のセンシング段階及び前記ブランク区間のデータ書き込み段階において、前記サブピクセルに第２駆動電圧を供給する電源スイッチング回路を備える表示パネル。
2. 前記第１駆動電圧が第１電源配線に供給され、前記第２駆動電圧が前記第１電源配線と分離される第２電源配線に供給される、請求項１に記載の表示パネル。
3. 前記サブピクセルは、前記駆動素子に接続されたキャパシタをさらに備え、
   前記第１駆動電圧は、前記アクティブ区間と、前記ブランク区間の前記駆動段階の間に、前記キャパシタの第１電極と前記駆動素子の第１電極に供給され、
   前記第２駆動電圧は、前記ブランク区間において、前記初期化段階、前記センシング段階及び前記データ書き込み段階の間に、前記キャパシタの第１電極に供給され、
   前記キャパシタの第２電極は、第１ノードを経由して前記駆動素子のゲートに接続され、前記駆動素子の第１電極が前記キャパシタの第１電極に接続され、前記駆動素子の第２電極が第２ノードに接続される、請求項１に記載の表示パネル。
4. 前記第１駆動電圧が供給され、すべてのピクセルラインの前記サブピクセルに共通に接続された第１電源配線と、
   前記第２駆動電圧が供給され、ピクセルラインの間に分離された複数の第２電源配線をさらに備える、請求項３に記載の表示パネル。
5. 前記電源スイッチング回路は、
   前記駆動段階の期間を定義する発光スイッチング信号に応答して前記駆動段階でターンオンされて前記第１電源配線を前記サブピクセルに接続する第１ピクセル駆動電圧スイッチング素子と、
   前記アクティブ区間の前記データ書き込み段階、前記ブランク区間の前記初期化段階、前記ブランク区間の前記センシング段階及び前記ブランク区間のデータ書き込みの段階の期間を定義する第１スキャン信号に応答してターンオンされて前記第２電源配線を前記サブピクセルに接続する第２ピクセル駆動電圧スイッチング素子を備える、請求項３に記載の表示パネル。
6. 前記サブピクセルは、
   前記センシング段階の期間を定義する第２スキャン信号に応答してターンオンされて前記第１ノードを前記第２ノードに接続する第１スイッチ素子と、
   前記第１スキャン信号に応答してターンオンされてデータラインを前記第１ノードに接続する第２スイッチ素子と、
   前記発光スイッチング信号に応答してターンオンされて前記第２ノードを第３ノードに接続する第３スイッチ素子と、
   前記第１スキャン信号に応答してターンオンされて、所定の初期化電圧が印加される第３電源配線を前記第３ノードに接続する第４スイッチ素子をさらに備え、
   前記第３ノードは、前記第３スイッチ素子、前記第４スイッチ素子及び前記発光素子のアノードに接続され、
   前記データ書き込み段階において、前記データラインに入力映像のデータ電圧が供給され、前記初期化段階で、前記データラインに前記初期化電圧が供給される、請求項５に記載の表示パネル。
7. 前記ブランク区間と、
   前記ブランク区間に先立つ以前の前記アクティブ区間のデータ書き込み段階で同じである、以前のフレームのデータが、前記ブランク区間にセンシングされるサブピクセルに書き込まれ、
   前記ブランク区間後の次の前記アクティブ区間のデータ書き込み段階においてセンシングされたサブピクセルに、現在のフレームのデータが書き込まれる、請求項１に記載の表示パネル。
8. アクティブ区間とブランク区間に分割されたフレーム期間の間にフレームデータを表示し、前記ブランク区間でピクセルの電気的特性をセンシングした結果に基づいて、入力映像のデータを変調する電界発光表示装置の表示パネルを備える電界発光表示装置において、
   発光素子と前記発光素子を駆動する駆動素子を含み、
   駆動段階で前記発光素子が前記駆動素子を介して流れる電流で発光する複数のサブピクセルと、前記アクティブ区間と、前記ブランク区間で前記駆動段階の間、第１駆動電圧を前記サブピクセルに供給し、前記アクティブ区間のデータ書き込み段階、前記ブランク区間の初期化段階及び前記ブランク区間のセンシング段階及び前記ブランク区間のデータ書き込み段階において、前記サブピクセルに第２駆動電圧を供給する電源スイッチング回路を含む表示パネルを備える電界発光表示装置。
9. 入力映像のデータ電圧を前記アクティブ区間のデータ書き込み段階と、前記ブランク区間のデータ書き込み段階で、前記データラインにデータ電圧を供給し、前記初期化段階で所定の初期化電圧を供給するデータ駆動部と、
   前記アクティブ区間のデータ書き込み段階と、前記ブランク区間の初期化段階、前記ブランク区間のセンシング段階及び、前記ブランク区間のデータ書き込みの段階の期間を定義する第１スキャン信号を第１ゲートラインに供給し、前記ブランク区間のセンシング段階の期間を定義する第２スキャン信号を第２ゲートラインに供給し、前記駆動段階の期間を定義する発光スイッチング信号を第３ゲートラインに供給するゲート駆動部をさらに備え、
   前記表示パネルのサブピクセルは、
   互いに異なるデータラインにそれぞれ接続され、前記第１〜第３ゲートラインに共通的に接続された第１及び第２サブピクセルを含む、請求項８に記載の電界発光表示装置。
10. 前記第１駆動電圧と前記第２駆動電圧を出力する電源回路をさらに備え、
    前記電源回路は、前記第１駆動電圧を出力する第１出力端子と、前記第２駆動電圧を出力する第２出力端子を含み、
    前記電源回路から前記第１及び前記第２駆動電圧が同じ電圧レベルで出力される、請求項８に記載の電界発光表示装置。
11. 前記第１駆動電圧と前記第２駆動電圧を出力する電源回路をさらに備え、
    前記電源回路は、一つの出力チャンネルを介して、単一駆動電圧を、単一配線に、
    前記単一配線が第１及び第２分岐配線に分離され、
    前記第１駆動電圧が前記第１分岐配線を介して前記サブピクセルに供給され、
    前記第２駆動電圧が前記第２分岐配線を介して前記サブピクセルに供給される、請求項８に記載の電界発光表示装置。
12. 前記第１駆動電圧が供給され、すべてのピクセルラインの前記サブピクセルに共通に接続された第１電源配線と、
    前記第２駆動電圧が供給され、ピクセルライン別に分離され、前記サブピクセルに接続された複数の第２電源配線をさらに備え、
    前記第２電源配線を介して１つのピクセルラインに配置された前記サブピクセルに、前記第２駆動電圧が供給されるとき、前記第１電源配線を介して前記１つのピクセルラインを除外した他のピクセルラインの前記サブピクセルに前記第１駆動電圧が供給される、請求項８に記載の電界発光表示装置。

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