KR20220014197A - 전계 발광 표시장치 - Google Patents

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김영호
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Abstract

본 명세서의 실시예에 따른 전계 발광 표시장치는, 구동 소자와 발광 소자를 갖는 픽셀(PXL)이 구비된 표시패널(10); 및 상기 제1 수직 블랭크 구간에 이은 수직 액티브 구간(VAP) 내에서 디스플레이 구동을 위한 제1 데이터전압(Vdata1) 및 상기 제1 데이터전압에 동기되는 디스플레이용 스캔 신호(SCAN, P1)를 상기 픽셀에 기입하고, 상기 수직 액티브 구간에 이은 제2 수직 블랭크 구간(VBP2) 동안 상기 픽셀에서 상기 제1 데이터전압을 유지시키는 패널 구동회로(121, 13)를 포함하고, 상기 제1 수직 블랭크 구간(VBP1)의 길이는 프레임 주파수의 가변에 무관하게 고정되고, 상기 제2 수직 블랭크 구간(VBP2)의 길이는 프레임 주파수의 가변에 따라 변한다.

Description

전계 발광 표시장치{Electroluminescence Display Device}
이 명세서는 전계 발광 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 전계 발광 표시장치의 각 픽셀들은 스스로 발광하는 발광 소자를 포함하며, 영상 데이터의 계조에 따른 데이터전압으로 발광 소자의 발광량을 제어하여 휘도를 조절한다.
전계 발광 표시장치는 화상 품위를 높이기 위해 외부 보상 기술을 채용하고 있다. 외부 보상 기술은 픽셀의 전기적 특성에 따른 픽셀 전압 또는 전류를 센싱하고, 센싱된 결과를 바탕으로 입력 영상의 데이터를 변조함으로써 픽셀들 간 전기적 특성 편차를 보상하는 것이다.
그런데, 종래의 외부 보상 기술은 프레임 주파수가 급변할 때 보상 픽셀과 비 보상 픽셀 간에 휘도 편차가 커져 표시패널에서 보상 픽셀의 위치가 사용자에게 인지될 수 있다.
따라서, 본 명세서는 외부 보상 방식으로 픽셀들 간 전기적 특성 편차를 보상할 때 입력 영상에 따라 프레임 주파수가 가변되더라도 보상 픽셀의 위치가 사용자에게 인지되지 않도록 한 전계 발광 표시장치를 제공한다.
본 명세서의 실시예에 따른 전계 발광 표시장치는, 구동 소자와 발광 소자를 갖는 픽셀(PXL)이 구비된 표시패널(10); 및 상기 제1 수직 블랭크 구간에 이은 수직 액티브 구간(VAP) 내에서 디스플레이 구동을 위한 제1 데이터전압(Vdata1) 및 상기 제1 데이터전압에 동기되는 디스플레이용 스캔 신호(SCAN, P1)를 상기 픽셀에 기입하고, 상기 수직 액티브 구간에 이은 제2 수직 블랭크 구간(VBP2) 동안 상기 픽셀에서 상기 제1 데이터전압을 유지시키는 패널 구동회로(121, 13)를 포함하고, 상기 제1 수직 블랭크 구간(VBP1)의 길이는 프레임 주파수의 가변에 무관하게 고정되고, 상기 제2 수직 블랭크 구간(VBP2)의 길이는 프레임 주파수의 가변에 따라 변한다.
본 실시예는 외부 보상 방식으로 픽셀들 간 전기적 특성 편차를 보상할 때 입력 영상에 따라 프레임 주파수가 가변되더라도 보상 픽셀의 위치가 사용자에게 인지되지 않도록 할 수 있다.
본 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다.
도 2는 도 1의 전계 발광 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀의 등가 회로도이다.
도 4는 호스트 시스템과 타이밍 콘트롤러 간에 가변 프레임 주파수에 따른 신호들을 주고 받는 것을 보여주는 도면이다.
도 5 및 도 6은 입력 영상에 따라 프레임 주파수를 가변하는 VRR 기술을 설명하기 위한 도면들이다.
도 7 및 도 8은 외부 보상 기술에서 센싱 픽셀이 속하는 픽셀 그룹 라인의 위치에 따라 휘도 원복 구간의 길이가 달라지는 것을 설명하기 위한 도면들이다.
도 9a 및 도 9b는 센싱에 따른 휘도 손실을 보상하기 위한 보상 게인을 휘도 원복 구간의 길이에 따라 차등 설정한 일 예들을 보여주는 도면들이다.
도 10은 본 명세서의 일 비교예로서, 동일 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이가 프레임 주파수의 가변에 따라 달라지는 것을 보여주는 도면이다.
도 11은 본 명세서의 일 실시예로서, 동일 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이가 프레임 주파수의 가변에 무관하게 일정한 것을 보여주는 도면이다.
도 12는 도 11의 센싱 픽셀 그룹 라인에 인가되는 스캔 신호와 데이터전압의 파형을 보여준다.
도 13은 도 11의 기술적 사상을 구현하기 위한 타이밍 콘트롤러의 내부 구성을 보여주는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.
본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다. 도 2는 도 1의 전계 발광 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다. 그리고, 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀의 등가 회로도이다.
도 1 내지 도 3을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 패널 구동회로(121,13), 및 센싱 회로(122)를 포함할 수 있다. 패널 구동회로(121,13)는 표시패널(10)의 데이터라인들(15)에 연결된 디지털-아날로그 컨버터(DAC)(121)와, 표시패널(10)의 게이트라인들(17)에 연결된 게이트 드라이버(13)를 포함한다. 패널 구동회로(121,13), 및 센싱 회로(122)는 데이터 집적회로(12) 내에 실장될 수 있다.
표시패널(10)에는 다수의 데이터라인들(15) 및 리드-아웃 라인들(16)과, 다수의 게이트라인들(17)이 구비될 수 있다. 그리고, 데이터라인들(15), 리드-아웃 라인들(16) 및 게이트라인들(17)의 교차영역에는 픽셀들(PXL)이 배치될 수 있다. 매트릭스 형태로 배치된 픽셀들(PXL)에 의해 표시패널(10)의 표시 영역(AA)에 도 2와 같은 픽셀 어레이가 형성될 수 있다.
픽셀 어레이에서, 픽셀들(PXL)은 일 방향을 기준으로 픽셀 그룹 라인 별로 구분될 수 있다. 픽셀 그룹 라인들(Line 1~Line 4 등) 각각은 게이트라인(17)의 연장 방향(또는 수평 방향)으로 이웃한 복수의 픽셀들(PXL)을 포함한다. 픽셀 그룹 라인은 물리적인 신호라인이 아니라, 일 수평 방향을 따라 서로 이웃하게 배치된 픽셀들(PXL)의 집합체를 의미한다. 따라서, 동일 픽셀 그룹 라인을 구성하는 픽셀들(PXL)은 동일한 게이트라인(17)에 연결될 수 있다. 동일 픽셀 그룹 라인을 구성하는 픽셀들(PXL)은 서로 다른 데이터라인(15)에 연결될 수 있으나 이에 한정되지 않는다. 동일 픽셀 그룹 라인을 구성하는 픽셀들(PXL)은 서로 다른 리드-아웃 라인(16)에 연결될 수 있으나, 이에 한정되지 않고 서로 다른 컬러를 구현하는 복수개의 픽셀들(PXL)이 하나의 리드-아웃 라인(16)을 공유할 수도 있다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 데이터라인(15)을 통해 DAC(121)에 연결되고, 리드-아웃 라인(16)을 통해 센싱 회로(122)에 연결될 수 있다. DAC(121)와 센싱 회로(122)는 데이터 집적회로(12)에 내장될 수 있으나 이에 한정되지 않는다. 센싱 회로(122)는 데이터 집적회로(12) 바깥의 콘트롤 인쇄회로 기판(미도시)에 실장될 수도 있다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 고전위 전원라인(18)을 통해 고전위 픽셀전원(EVDD)에 연결될 수 있다. 그리고, 픽셀들(PXL) 각각은 게이트라인(17(1)~17(4))을 통해 게이트 드라이버(13)에 연결될 수 있다.
픽셀 어레이에서, 픽셀들(PXL)은 제1 컬러를 구현하는 픽셀들과, 제2 컬러를 구현하는 픽셀들과, 제3 컬러를 구현하는 픽셀들을 포함할 수 있으며, 제4 컬러를 구현하는 픽셀들을 더 포함할 수도 있다. 제1 컬러 내지 제4 컬러는 적색, 녹색, 청색, 백색 중 선택적으로 어느 하나일 수 있다.
각 픽셀(PXL)은 도 3과 같이 구현될 수 있으나, 이에 한정되지 않는다. k(k는 정수)번째 픽셀 그룹 라인에 배치된 일 픽셀(PXL)은, 발광 소자(EL), 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함할 수 있으며, 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)는 동일한 게이트라인(17(k))에 연결될 수 있다.
발광 소자(EL)는 픽셀 전류에 따라 발광한다. 발광 소자(EL)는 소스노드(Ns)에 접속된 애노드전극과, 저전위 픽셀전원(EVSS)에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기 또는 무기 화합물층을 포함한다. 유기 또는 무기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극에 인가되는 전압이 캐소드전극에 인가되는 저전위 픽셀전원(EVSS)에 비해 동작점 전압 이상으로 높아지면 발광 소자(EL)는 턴 온 된다. 발광 소자(EL)가 턴 온 되면, 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)에서 광이 생성된다.
구동 TFT(DT)는 구동 소자이다. 구동 TFT(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압차에 따라 발광 소자(EL)에 흐르는 픽셀 전류를 생성한다. 구동 TFT(DT)는 게이트 노드(Ng)에 접속된 게이트 전극, 고전위 픽셀전원(EVDD)에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다. 스토리지 커패시터(Cst)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 저장한다.
제1 스위치 TFT(ST1)는 게이트신호(SCAN(k))에 따라 데이터라인(15)과 게이트 노드(Ng) 사이의 전류 흐름을 온 시켜, 데이터라인(15)에 충전되어 있는 데이터전압을 게이트 노드(Ng)에 인가한다. 제1 스위치 TFT(ST1)는 게이트라인(17(k))에 접속된 게이트전극, 데이터라인(15)에 접속된 제1 전극, 및 게이트 노드(Ng)에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2)는 게이트신호(SCAN(k))에 따라 리드-아웃 라인(16)과 소스 노드(Ns) 사이의 전류 흐름을 온 시켜, 픽셀 전류에 따른 소스 노드(Ns)의 전압을 리드-아웃 라인(16)으로 전달한다. 제2 스위치 TFT(ST2)는 게이트라인(17(k))에 접속된 게이트전극, 소스 노드(Ns)에 접속된 제1 전극, 및 리드-아웃 라인(16)에 접속된 제2 전극을 구비한다.
이러한 픽셀 구조는 일 예시에 불과하며, 본 명세서의 기술적 사상은 픽셀 구조에 제한되지 않는다. 본 명세서의 기술적 사상은 구동 TFT(DT)의 전기적 특성(문턱전압 또는 전자 이동도)을 센싱할 수 있는 다양한 픽셀 구조에 적용될 수 있음에 주의하여야 한다.
타이밍 콘트롤러(11)는 다양한 인터페이스 회로를 통해 호스트 시스템(14)으로부터 가변 프레임 주파수에 동기되는 수직 동기신호(Vsync), 입력 데이터 인에이블신호(I-DE), 및 입력 영상 데이터(IDATA) 등을 수신한다.
가변 프레임 주파수 환경에서, 수직 액티브 구간의 길이는 고정되고, 수직 블랭크 구간의 길이는 프레임 주파수에 따라 변할 수 있다. 수직 블랭크 구간은 길이가 고정된 제1 수직 블랭크 구간과 길이가 가변되는 제2 수직 블랭크 구간을 포함할 수 있다. 제1 수직 블랭크 구간은 미리 설정된 가변 프레임 주파수의 범위 내에서 가장 빠른 프레임 주파수를 기준으로 설정되기 때문에, 프레임 주파수의 가변에 무관하게 고정될 수 있다. 반면에, 제2 수직 블랭크 구간은 미리 설정된 가변 프레임 주파수의 범위 내에서 프레임 주파수가 느려질수록 증가되도록 설정되기 때문에, 프레임 주파수의 가변에 따라 변할 수 있다.
타이밍 콘트롤러(11)는 제1 수직 블랭크 구간 동안에 센싱 구동을 구현함으로써, 프레임 주파수의 가변에 무관하게 일정한 센싱 기간을 확보하여 센싱 신뢰성을 높일 수 있다. 타이밍 콘트롤러(11)는 동일 프레임 내에서 디스플레이 구동에 앞서 센싱 구동이 먼저 수행되도록 수직 액티브 구간에 앞서 제1 수직 블랭크 구간을 배치하고, 센싱 구동과 무관한 제2 수직 블랭크 구간을 디스플레이 구동이 수행된 수직 액티브 구간 뒤에 배치함으로써, 프레임 주파수가 급변할 때 보상 픽셀과 비 보상 픽셀 간의 휘도 편차로 인해 보상 픽셀의 위치가 사용자에게 인지되는 문제점을 해결할 수 있다.
이를 위해, 타이밍 콘트롤러(11)는 입력 영상 데이터(IDATA)와 입력 데이터 인에이블 신호(I-DE)를 수신하고, 1 프레임 구간 내에서 수직 액티브 구간을 사이에 두고 제1 수직 블랭크 구간과 제2 수직 블랭크 구간이 배치되도록 입력 영상 데이터(IDATA)와 입력 데이터 인에이블 신호(I-DE)를 제1 수직 블랭크 구간만큼 지연되도록 변조할 수 있다. 즉, 타이밍 콘트롤러(11)는 입력 데이터 인에이블신호(I-DE)와 입력 영상 데이터(IDATA)를 소정 기간 동안 딜레이시킨 후, 지연 데이터 인에이블신호와 지연 영상 데이터(DDATA)를 생성할 수 있다. 이러한 타이밍 콘트롤러(11)의 변조 동작에 대해서는 도 11 내지 도 13을 통해 상세히 후술한다.
타이밍 콘트롤러(11)는 디스플레이 구동시, 수직 동기신호(Vsync)와 지연 데이터 인에이블신호 등의 타이밍 신호들에 기초하여 데이터 집적회로(12)의 동작 타이밍을 제어하기 위한 제1 데이터 제어신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 제1 게이트 제어신호(GDC)를 생성할 수 있다. 한편, 타이밍 콘트롤러(11)는 센싱 구동시, 수직 동기신호(Vsync)와 입력 데이터 인에이블신호(I-DE) 등의 타이밍 신호들에 기초하여 데이터 집적회로(12)의 동작 타이밍을 제어하기 위한 제2 데이터 제어신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 제2 게이트 제어신호(GDC)를 생성할 수 있다. 또한, 타이밍 콘트롤러(11)는 센싱 구동 및 디스플레이 구동과 별개로 휘도 원복 구동을 더 설정하고, 휘도 원복 구동시, 수직 동기신호(Vsync)와 입력 데이터 인에이블신호(I-DE) 등의 타이밍 신호들에 기초하여 데이터 집적회로(12)의 동작 타이밍을 제어하기 위한 제3 데이터 제어신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 제3 게이트 제어신호(GDC)를 생성할 수 있다.
타이밍 콘트롤러(11)는 게이트 및 데이터 제어신호들(GDC,DDC)을 기초로 표시패널(10)의 픽셀 그룹 라인들에 대한 디스플레이 구동 타이밍과 센싱 구동 타이밍과 휘도 원복 구동 타이밍을 개별적으로 제어함으로써, 영상 표시 중에 실시간으로 픽셀들(PXL)의 전기적 특성이 픽셀 그룹 라인 단위로 센싱되도록 할 수 있다.
여기서, 디스플레이 구동이란 1 프레임 내에서 디스플레이 구동을 위한 제1 데이터전압(이하, 디스플레이용 데이터전압이라 함)을 라인 순차 방식으로 픽셀 그룹 라인들에 기입하여 입력 영상을 표시패널(10)에 재현하는 구동이다. 센싱 구동이란 특정 픽셀 그룹 라인(이하, 센싱 픽셀 그룹 라인이라 함)에 배치된 픽셀들(PXL)에 제2 데이터전압(이하, 센싱용 데이터전압이라 함)을 기입하여 해당 픽셀들(PXL)의 전기적 특성을 센싱하기 위한 구동이다. 그리고, 휘도 원복 구동은 상기 센싱 동작이 완료된 센싱 픽셀 그룹 라인의 픽셀들(PXL)에 보상 게인이 적용된 제3 데이터전압(이하, 휘도 원복용 데이터전압이라 함)을 기입하여 센싱 동작으로 인한 휘도 손실을 보상하기 위한 구동이다. 제3 데이터전압은, 제1 데이터전압에 보상 게인이 적용된 전압이기 때문에, 제1 데이터전압과 상이할 수 있다.
타이밍 콘트롤러(11)는 한 프레임 중의 수직 액티브 구간에서 디스플레이 구동이 구현되도록 패널 구동회로(121, 13)의 동작을 제어할 수 있고, 상기 한 프레임 중에서 수직 액티브 구간에 앞선 제1 수직 블랭크 구간 내에서 센싱 구동이 구현되도록 패널 구동회로(121, 13)와 센싱 회로(122)의 동작을 제어할 수 있다. 그리고, 타이밍 콘트롤러(11)는 상기 센싱 구동의 종료 시점과 상기 디스플레이 구동의 시작 시점 사이에서 휘도 원복 구동이 구현되도록 패널 구동회로(121, 13)의 동작을 제어할 수 있다.
수직 액티브 구간은 디스플레이용 데이터전압이 모든 픽셀 그룹 라인들에 배치된 픽셀들(PXL)에 기입되는 기간이다. 제1 수직 블랭크 구간은 디스플레이용 데이터전압의 기입이 중지되는 기간으로서, 센싱 구간을 포함하며 또한 휘도 원복 구간을 부분적으로 포함할 수 있다. 센싱 구간 내에서 센싱용 데이터전압이 센싱 픽셀 그룹 라인에 배치된 픽셀들(PXL)에 기입되고, 상기 센싱 구간에 이은 휘도 원복 구간 내에서 휘도 원복용 데이터전압이 상기 센싱 픽셀 그룹 라인에 배치된 픽셀들(PXL)에 기입될 수 있다.
게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어하에 디스플레이용 스캔 신호(SCAN)와 센싱용 스캔 신호와 휘도 원복용 스캔 신호를 구분하여 생성할 수 있다.
디스플레이 구동을 구현하기 위해, 게이트 드라이버(13)는 수직 액티브 구간 내에서, 지연 데이터 인에이블 신호에 기반한 제1 게이트 제어신호(GDC)에 따라 디스플레이용 스캔 신호(SCAN)를 생성하고, 상기 디스플레이용 스캔 신호(SCAN)를 게이트라인들(17)에 라인 순차 방식으로 공급할 수 있다.
센싱 구동을 구현하기 위해, 게이트 드라이버(13)는 수직 액티브 구간에 앞선 제1 수직 블랭크 구간 내에서, 입력 데이터 인에이블 신호(I-DE)에 기반한 제2 게이트 제어신호(GDC)에 따라 센싱용 스캔 신호를 생성하여 센싱 픽셀 그룹 라인에 연결된 게이트라인(17)에 공급할 수 있다.
이어서, 휘도 원복 구동을 구현하기 위해, 게이트 드라이버(13)는 입력 데이터 인에이블 신호(I-DE)에 기반한 제3 게이트 제어신호(GDC)에 따라 휘도 원복용 스캔 신호를 생성하여 상기 센싱 픽셀 그룹 라인에 연결된 게이트라인(17)에 더 공급할 수 있다.
제1 수직 블랭크 구간마다 일 픽셀 그룹 라인씩 센싱 구동되는 경우, 복수의 제1 수직 블랭크 구간들에서의 동작에 따라 센싱 픽셀 그룹 라인의 위치가 랜덤하게 분산될 수 있다. 이렇게 센싱 픽셀 그룹 라인의 위치가 랜덤하게 분산되면 시각적인 적분 효과에 의해 센싱 픽셀 그룹 라인의 위치가 인지되는 부작용이 최소화될 수 있다.
게이트 드라이버(13)는 게이트 드라이버 인 패널(Gate-driver In Panel, GIP) 방식에 따라 표시패널(10)의 비 표시영역(NA)에 형성될 수 있다.
DAC(121)는 데이터라인들(15)에 연결된다. DAC(121)는 타이밍 콘트롤러(11)의 제어하에 디스플레이용 데이터전압(Vdata)과 센싱용 데이터전압과 휘도 원복용 데이터전압을 구분하여 생성할 수 있다.
디스플레이 구동을 구현하기 위해, DAC(121)는 수직 액티브 구간 내에서, 지연 데이터 인에이블 신호에 기반한 제1 데이터 제어신호(DDC)에 따라 지연 영상 데이터(DDATA)를 디스플레이용 데이터전압(Vdata)으로 변환하고, 상기 디스플레이용 데이터전압(Vdata)을 상기 디스플레이용 스캔 신호(SCAN)에 동기시켜 데이터라인들(15)에 공급할 수 있다.
센싱 구동을 구현하기 위해, DAC(121)는 수직 액티브 구간에 앞선 제1 수직 블랭크 구간 내에서, 입력 데이터 인에이블 신호(I-DE)에 기반한 제2 데이터 제어신호(DDC)에 따라 센싱용 데이터전압을 생성하고, 상기 센싱용 데이터전압을 상기 센싱용 스캔 신호에 동기시켜 데이터라인들(15)에 공급할 수 있다.
이어서, 휘도 원복 구동을 구현하기 위해, DAC(121)는 입력 데이터 인에이블 신호(I-DE)에 기반한 제3 데이터 제어신호(DDC)에 따라 휘도 원복용 데이터전압을 생성하고, 상기 휘도 원복용 데이터전압을 상기 휘도 원복용 스캔 신호에 동기시켜 데이터라인들(15)에 공급할 수 있다.
센싱 회로(122)는 센싱 구동시에 리드-아웃 라인들(16)을 통해 센싱 픽셀 그룹 라인의 타겟 픽셀들(PXL)에 연결된다. 센싱 회로(122)는 제1 수직 블랭크 구간 내에 위치하는 센싱 구간에서 상기 타겟 픽셀들(PXL)에 포함된 구동 TFT(DT)의 전기적 특성을 리드-아웃 라인들(16)을 통해 센싱한다. 센싱 회로(122)는 전압 센싱형으로 구현될 수도 있고, 전류 센싱형으로 구현될 수도 있다.
전압 센싱형 센싱 회로(122)는 샘플링 회로와 아날로그-디지털 컨버터를 포함할 수 있다. 샘플링 회로는 리드-아웃 라인(16)의 기생 커패시터에 저장된 타겟 픽셀(PXL)의 특정 노드 전압을 직접 샘플링한다. 아날로그-디지털 컨버터는 샘플링 회로에서 샘플링된 아날로그 전압을 디지털 센싱값으로 변환한 후에, 타이밍 콘트롤러(11)로 전송한다.
전류 센싱형 센싱 회로(122)는 전류 적분기와 샘플링 회로와 아날로그-디지털 컨버터를 포함할 수 있다. 전류 적분기는 타겟 픽셀(PXL)에 흐르는 픽셀 전류를 적분하여 센싱 전압을 출력한다. 샘플링 회로는 전류 적분기에서 출력되는 센싱 전압을 샘플링한다. 아날로그-디지털 컨버터는 샘플링 회로에서 샘플링된 아날로그 전압을 디지털 센싱값으로 변환한 후에, 타이밍 콘트롤러(11)로 전송한다.
호스트 시스템(14)의 출력 단자는 다양한 인터페이스 회로를 통해 타이밍 콘트롤러(11)에 연결될 수 있다. 호스트 시스템(14)은 입력 영상에 따라 프레임 주파수를 가변하고, 수직 동기신호(Vsync), 입력 데이터 인에이블신호(I-DE), 및 입력 영상 데이터(IDATA) 등을 가변 프레임 주파수에 동기시켜 타이밍 콘트롤러(11)로 전송한다. 호스트 시스템(14)은 시스템 보드 상에 실장될 수 있다. 호스트 시스템(14)은 사용자 명령/데이터를 수신하는 입력부, 메인 전원을 발생하는 메인 전원부, 입력 영상에 따라 프레임 주파수를 가변하는 VRR 제어회로, 전송 신호를 출력하는 출력 단자 등을 포함할 수 있다. 호스트 시스템(14)은 어플리케이션 프로세서, 퍼스널 컴퓨터, 셋탑 박스, 그래픽 프로세서 유닛 등으로 구현될 수 있으나 이에 한정되지 않는다.
도 4는 호스트 시스템과 타이밍 콘트롤러 간에 가변 프레임 주파수에 따른 신호들을 주고 받는 것을 보여주는 도면이다. 그리고, 도 5 및 도 6은 입력 영상에 따라 프레임 주파수를 가변하는 VRR 기술을 설명하기 위한 도면들이다.
도 4를 참조하면, 호스트 시스템(14)은 VESA 표준의 가변 재생율(Variable Refresh Rate, 이하, VRR) 기술을 채용하고 있으며, VRR 제어회로를 포함하여 입력 영상에 따라 프레임 주파수를 가변한다. 이러한 VRR 기술은 입력 영상에 따라 프레임 주파수를 가변하여 영상의 티어링(tearing) 현상을 억제하고 더욱 부드러운 영상 화면을 제공하기 위한 것이다.
호스트 시스템(14)에 포함된 VRR 제어회로는 입력 영상의 변화량을 프레임 단위로 검출하고, 영상 변화량에 따라 프레임 주파수를 가변함으로써, 급격한 영상 변화에 따른 화면 짤림, 화면 떨림, 입력 지연 등의 문제를 해결할 수 있다. 영상 변화량이 상대적으로 큰 경우, VRR 제어회로는 미리 설정된 가변 프레임 주파수 범위 내에서 프레임 주파수를 높일 수 있다. 반면, 영상 변화량이 상대적으로 작은 경우, VRR 제어회로는 미리 설정된 가변 프레임 주파수 범위 내에서 프레임 주파수를 낮출 수 있다. 예컨대, VRR 제어회로는 영상 변화량에 따라 프레임 주파수를 40Hz~240Hz의 주파수 범위 내에서 조정할 수 있다. 가변 프레임 주파수의 범위는 모델 및 스펙에 따라 다르게 설정될 수 있다.
호스트 시스템(14)은 도 5와 같이 수직 액티브 구간(VAP)의 길이를 고정하고, 영상 변화량에 따라 수직 블랭크 구간(VBP)의 길이를 조정함으로써, 프레임 주파수를 가변할 수 있다. 타이밍 콘트롤러(11)와의 원활한 신호 매칭을 위해, 수직 액티브 구간(VAP)의 길이는 미리 설정된 가변 프레임 주파수 범위 내에서 가장 빠른 프레임 주파수를 기준으로 고정되도록 설정될 수 있다.
호스트 시스템(14)은 수직 블랭크 구간(VBP)의 길이를 조정하기 위해, 가장 빠른 프레임 주파수(예컨대, 240Hz)를 기준으로 제1 수직 블랭크 구간(VBP1)을 고정되게 설정하고, 제2 수직 블랭크 구간(VBP2)의 길이를 프레임 주파수의 감소에 따라 제1 수직 블랭크 구간(VBP1)으로부터 증가되도록 조정할 수 있다.
예를 들어, 호스트 시스템(14)은 도 6과 같이 144 Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(VBP1)만을 포함하도록 수직 블랭크 구간(VBP)을 설정할 수 있다. 호스트 시스템(14)은 100Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(VBP1) 및 제1 수직 블랭크 구간(VBP1)으로부터 "X" 구간만큼 증가된 제2 수직 블랭크 구간(VBP2)을 포함하도록 수직 블랭크 구간(VBP)을 설정할 수 있다. 호스트 시스템(14)은 80Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(VBP1) 및 제1 수직 블랭크 구간(VBP1)으로부터 "Y" 구간(Y>X)만큼 증가된 제2 수직 블랭크 구간(VBP2)을 포함하도록 수직 블랭크 구간(VBP)을 설정할 수 있다. 그리고, 호스트 시스템(14)은 60Hz 모드를 구현하기 위해 제1 수직 블랭크 구간(VBP1) 및 제1 수직 블랭크 구간(VBP1)으로부터 "Z" 구간(Z>Y)만큼 증가된 제2 수직 블랭크 구간(VBP2)을 포함하도록 수직 블랭크 구간(VBP)을 설정할 수 있다.
도 7 내지 도 9b는 외부 보상 기술에서, 센싱 픽셀 그룹 라인의 위치에 따른 휘도 원복 구간의 길이 편차를 보상하기 위한 센싱 픽셀 그룹 라인 보상(Sensing pixel group Line Compensation, 이하 SLC라 함) 기술을 설명하기 위한 도면들이다.
SLC 기술은 고정 프레임 주파수 환경, 즉 입력 영상의 변화량에 무관하게 프레임 주파수가 고정된 환경에서 심플한 로직으로 구현될 수 있다.
예를 들어, 도 7과 같이 X Hz의 고정 프레임 주파수 환경일 때, 제N-1 프레임의 수직 블랭크 구간(VBP)에서 제m-1 픽셀 그룹 라인의 픽셀들(즉, SCAN(m-1)을 공급받는 픽셀 그룹 라인의 픽셀들)이 센싱되고, 제N 프레임(X Hz)의 수직 블랭크 구간(VBP)에서 제4 픽셀 그룹 라인의 픽셀들(즉, SCAN(4)을 공급받는 픽셀 그룹 라인의 픽셀들)이 센싱되는 경우를 살펴본다.
제m-1 픽셀 그룹 라인의 픽셀들은 제1 디스플레이 구간(DTME1)내에서, 제m-1 디스플레이용 스캔 신호(SCAN(m-1))에 따라 디스플레이용 데이터전압을 충전(WT-DIS 동작)한 후, 제1 디스플레이 구간(DTME1)의 나머지 시간 동안 상기 디스플레이용 데이터전압에 따른 발광 상태를 유지한다(HLD-DIS 동작). 제1 디스플레이 구간(DTME1)은 제N-1 프레임의 수직 액티브 구간(VAP) 및 수직 블랭크 구간(VBP)에 부분적으로 겹친다.
제m-1 픽셀 그룹 라인의 픽셀들은 제1 디스플레이 구간(DTME1)에 이은 센싱 구간(STME) 내에서, 센싱용 스캔 신호에 따라 센싱용 데이터전압을 충전(WT-SEN 동작)한 후, 비 발광 상태로 센싱의 대상이 된다. 이 센싱 구간(STME)은 제N-1 프레임의 수직 블랭크 구간(VBP) 내에 위치한다.
제m-1 픽셀 그룹 라인의 픽셀들은 센싱 구간(STME)에 이은 제1 휘도 원복 구간(RTME1) 내에서, 휘도 원복용 스캔 신호에 따라 휘도 원복용 데이터전압을 충전(WT-RCV 동작)한 후, 제1 휘도 원복 구간(RTME1)의 나머지 시간 동안 상기 휘도 원복용 데이터전압에 따른 발광 상태를 유지한다(HLD-RCV 동작). 제1 휘도 원복 구간(RTME1)은 제N-1 프레임의 수직 블랭크 구간(VBP)과 제N 프레임의 수직 액티브 구간(VAP)에 부분적으로 중첩된다.
제4 픽셀 그룹 라인의 픽셀들은 제2 디스플레이 구간(DTME2)내에서, 제4 디스플레이용 스캔 신호(SCAN(4))에 따라 디스플레이용 데이터전압을 충전(WT-DIS 동작)한 후, 제2 디스플레이 구간(DTME2)의 나머지 시간 동안 상기 디스플레이용 데이터전압에 따른 발광 상태를 유지한다(HLD-DIS 동작). 제2 디스플레이 구간(DTME2)은 제N 프레임의 수직 액티브 구간(VAP) 및 수직 블랭크 구간(VBP)에 부분적으로 중첩된다.
제4 픽셀 그룹 라인의 픽셀들은 제2 디스플레이 구간(DTME2)에 이은 센싱 구간(STME) 내에서, 센싱용 스캔 신호에 따라 센싱용 데이터전압을 충전(WT-SEN 동작)한 후, 비 발광 상태로 센싱의 대상이 된다. 이 센싱 구간(STME)은 제N 프레임의 수직 블랭크 구간(VBP) 내에 위치한다.
제4 픽셀 그룹 라인의 픽셀들은 센싱 구간(STME)에 이은 제2 휘도 원복 구간(RTME2) 내에서, 휘도 원복용 스캔 신호에 따라 휘도 원복용 데이터전압을 충전(WT-RCV 동작)한 후, 제2 휘도 원복 구간(RTME2)의 나머지 시간 동안 상기 휘도 원복용 데이터전압에 따른 발광 상태를 유지한다(HLD-RCV 동작). 제2 휘도 원복 구간(RTME2)은 제N 프레임의 수직 블랭크 구간(VBP)과 제N+1 프레임의 수직 액티브 구간(VAP)에 부분적으로 중첩된다.
고정 프레임 주파수 환경이므로, 제N-1 프레임의 수직 블랭크 구간(VBP)과 제N 프레임의 수직 블랭크 구간(VBP)의 길이는 동일하다. 또한, 제N-1 프레임의 수직 블랭크 구간(VBP)과 제N 프레임의 수직 블랭크 구간(VBP) 각각에서, 센싱 구간(STME)은 동일한 시간적 길이를 갖는다. 또한, 고정 프레임 주파수 환경이므로, 제m-1 픽셀 그룹 라인의 픽셀들이 디스플레이 구동, 센싱 구동, 및 휘도 원복 구동되는 데 필요한 1 프레임의 길이와, 제4 픽셀 그룹 라인의 픽셀들이 디스플레이 구동, 센싱 구동, 및 휘도 원복 구동되는 데 필요한 1 프레임의 길이는 서로 동일하다.
제N-1 프레임의 수직 액티브 구간(VAP) 내에서, 제m-1 디스플레이용 스캔 신호(SCAN(m-1))는 제4 디스플레이용 스캔 신호(SCAN(4))보다 위상이 늦다. 따라서, 제m-1 픽셀 그룹 라인의 픽셀들을 대상으로 한 제1 디스플레이 구간(DTME1)은 상대적으로 짧고 그 대신에 제1 휘도 원복 구간(RTME1)이 상대적으로 길다.
제N 프레임의 수직 액티브 구간(VAP) 내에서, 제4 디스플레이용 스캔 신호(SCAN(4))는 제m-1 디스플레이용 스캔 신호(SCAN(m-1))보다 위상이 늦다. 따라서, 제4 픽셀 그룹 라인의 픽셀들을 대상으로 한 제2 디스플레이 구간(DTME2)은 상대적으로 길고 그 대신에 제2 휘도 원복 구간(RTME2)이 상대적으로 짧다.
그런데, 도 8과 같이 한 화면 내의 모드 픽셀들에 동일한 밝기의 이미지를 표시할 때, 센싱 픽셀 그룹 라인(PL-B)의 픽셀들은 수직 블랭크 구간(VBP) 내의 센싱 구간(STME) 동안 비 발광되므로 비 센싱 픽셀 그룹 라인(PL-A)의 픽셀들에 비해 "△L"만큼 낮은 휘도를 발휘할 수 있다. 상기 센싱 픽셀 그룹 라인(PL-B)은 도 7의 예에서 제m-1 및 제4 픽셀 그룹 라인들일 수 있다.
도 7의 예에서, 제1 휘도 원복 구간(RTME1)과 제2 휘도 원복 구간(RTME2)은 이러한 휘도 손실을 보상하기 위한 것이다. 제1 휘도 원복 구간(RTME1)과 제2 휘도 원복 구간(RTME2)은 시간적 길이가 서로 다르므로, 차등적으로 보상 게인이 적용될 수 있다. 보상 게인이 적용되면, 도 8과 같이 디스플레이 구간에 비해 휘도 원복 구간에서의 휘도가 상대적으로 높아지기 때문에, 한 화면 내의 모드 픽셀들에서 실질적으로 동일 휘도를 구현할 수 있게 된다.
보상 게인의 크기와 휘도 원복 구간의 시간적 길이는 서로 반비례 관계를 가질 수 있다. 센싱 픽셀 그룹 라인의 상대적 위치에 상관없이 모든 센싱 픽셀 그룹 라인들은 동일한 길이의 센싱 구간을 가지기 때문에, 동일한 휘도 손실분을 갖는다. 다만, 센싱 픽셀 그룹 라인들은 상대적 위치에 따라 서로 다른 길이의 휘도 원복 구간을 가지기 때문에, 휘도 손실분을 보상할 수 있는 보상 게인의 크기가 센싱 픽셀 그룹 라인들에서 다르게 적용될 수 있다.
보상 게인의 크기는 도 9a와 같이 소정 시간 크기로 그룹핑 된 휘도 원복 블록 구간 별로 차등적으로 설정될 수 있다. 이렇게 하면, 보상 게인 로직이 간소화되고 보상 처리 속도가 증가하는 장점이 있다.
보상 게인의 크기는 도 9b와 같이 매 센싱 픽셀 그룹 라인마다 달라지는 개개의 휘도 원복 구간 별로 차등적으로 설정될 수 있다. 이렇게 하면, 보상의 정확도가 증가하는 장점이 있다.
보상 게인에 의한 영상 데이터의 보정 동작은 타이밍 콘트롤러에서 수행될 수 있다. 타이밍 콘트롤러는 센싱 픽셀 그룹 라인의 픽셀에 기입될 영상 데이터에 보상 게인을 적용하기 위한 SLC 보상 로직 회로를 더 포함할 수 있다.도 7 내지 도 9b를 통해 전술한 SLC 기술은 고정 프레임 주파수 환경에서 심플한 로직으로 구현될 수 있다. 매 프레임 마다 센싱 픽셀 그룹 라인의 위치는 미리 정해지는데, 고정 프레임 주파수 환경이기 때문에 동일한 센싱 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이는 프레임이 바뀌더라도 변하지 않는다. 즉, 고정 프레임 주파수 환경이기 때문에 센싱 픽셀 그룹 라인의 위치 각각에 대해 서로 다른 고정 길이를 갖도록 휘도 원복 구간이 미리 매칭될 수 있는 것이다. 그리고, 서로 다른 고정 길이를 갖는 휘도 원복 구간들에 대해 보상 게인이 차등적으로 미리 정해질 수 있는 것이다.
도 10은 본 명세서의 일 비교예로서, 동일한 센싱 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이가 프레임 주파수의 가변에 따라 달라지는 것을 보여주는 도면이다.
도 9에서 설명된 SLC 기술은 도 10과 같은 가변 프레임 주파수 환경에서 적용되기 어렵다. 왜냐하면, 동일한 센싱 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이가 프레임 주파수의 가변에 따라 달라지기 때문이다.
이를 부연 설명하기 위해, J Hz의 프레임 주파수를 갖는 제N-1 프레임과, J Hz보다 빠른 K Hz의 프레임 주파수를 갖는 제N 프레임 각각에서, 제4 픽셀 그룹 라인의 픽셀들(즉, SCAN(4)를 공급받는 픽셀 그룹 라인의 픽셀들)이 연속해서 센싱되는 것을 가정한다.
도 5 및 도 6을 통해 설명했듯이, 가변 프레임 주파수 환경에서, 수직 액티브 구간(VAP)과 제1 수직 블랭크 구간(VBP1) 각각의 시간적 길이는 프레임 주파수의 변화에 무관하게 제N-1 및 제N 프레임들에서 동일하게 설정된다. 따라서, 제1 수직 블랭크 구간(VBP1)에 속하는 센싱 구간(STME)의 길이는 제N-1 및 제N 프레임들에서 동일하게 설정된다.
반면에, 제2 수직 블랭크 구간(VBP2)은 제N 프레임에 비해 상대적으로 프레임 주파수가 더 느린 제N-1 프레임에서 더 길게 설정된다. 제2 수직 블랭크 구간(VBP2)은 제N-1 및 제N 프레임들에서 휘도 원복 구간의 길이를 결정한다. 따라서, 동일한 제4 픽셀 그룹 라인을 대상으로 한, 제N-1 프레임의 제1 휘도 원복 구간(RTME1)이 제N 프레임의 제2 휘도 원복 구간(RTME2)에 비해 길어진다.
이렇게 휘도 원복 구간의 길이가 센싱 픽셀 그룹 라인의 상대적 위치뿐만 아니라 프레임 주파수에 따라 더 달라지는 가변 프레임 주파수 환경에서는, 프레임 주파수 변화에 따른 휘도 원복 구간의 길이 변화를 예측할 수 없기 때문에 SLC 기술을 적용하기가 불가능하다. 이를 부연 설명하면 다음과 같다.
타이밍 콘트롤러는 호스트 시스템으로부터 가변 프레임 주파수에 관한 정보를 별도로 받는 것이 아니라, 호스트 시스템으로부터 전송 받은 입력 데이터 인에이블 신호(I-DE)를 참조로 하여 각 프레임에 대한 프레임 주파수를 판단한다. 타이밍 콘트롤러는 특정 프레임에서 입력 데이터 인에이블 신호(I-DE)의 트랜지션(transition) 구간(즉, 로직 로우 전압과 로직 하이 전압 사이에서 교번하는 펄스들이 존재하는 구간)을 해당 프레임의 수직 액티브 구간(VAP)으로 판단하고, 입력 데이터 인에이블 신호(I-DE)의 넌 트랜지션(non-transition) 구간(즉, 상기 펄스들 없이 로직 로우 전압으로만 유지되는 구간)을 해당 프레임의 수직 블랭크 구간(제1 수직 블랭크 구간(VBP1)과 제2 수직 블랭크 구간(VBP2)을 포함함)으로 판단한다. 따라서, 타이밍 콘트롤러는 제N 프레임에서 입력 데이터 인에이블 신호(I-DE)의 첫번째 펄스가 라이징 시작되기 전까지 제N-1 프레임의 제2 수직 블랭크 구간(VBP2)을 알 수 없고, 마찬가지로 제N+1 프레임에서 입력 데이터 인에이블 신호(I-DE)의 첫번째 펄스가 라이징 시작되기 전까지 제N 프레임의 제2 수직 블랭크 구간(VBP2)을 알 수 없다. 다시 말해, 타이밍 콘트롤러는 제N-1 프레임에서 프레임 주파수(J Hz)에 따른 제1 휘도 원복 구간(RTME1)의 길이 변화를 예측할 수 없기 때문에, 적절한 보상 게인을 제1 휘도 원복 구간(RTME1)에 적용하기 어렵다. 마찬가지로, 타이밍 콘트롤러는 제N 프레임에서 프레임 주파수(K Hz)에 따른 제2 휘도 원복 구간(RTME2)의 길이 변화를 예측할 수 없기 때문에, 적절한 보상 게인을 제2 휘도 원복 구간(RTME2)에 적용하기 어렵다.
동일한 센싱 픽셀 그룹 라인을 대상으로 한 제1 및 제2 휘도 원복 구간들(RTME1, RTME2)의 길이 편차가 적절한 보상 게인을 통해 보상되지 못하면, 센싱 픽셀 그룹 라인이 라인 딤으로 시인될 수 있다. 이러한 문제가 생기는 원인은 가변 프레임 주파수 기반의 동일 프레임 내에서, 고정된 길이를 갖는 제1 수직 블랭크 구간(VBP1)과 프레임 주파수에 따라 변하는 길이를 갖는 제2 수직 블랭크 구간(VBP2)이 연속해서 위치하기 때문이다.
도 11은 본 명세서의 일 실시예로서, 동일 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이가 프레임 주파수의 가변에 무관하게 일정한 것을 보여주는 도면이다. 그리고, 도 12는 도 11의 센싱 픽셀 그룹 라인에 인가되는 스캔 신호와 데이터전압의 파형을 보여준다.
도 11 및 도 12를 참조하면, 본 명세서의 일 실시예에 따른 전계 발광 표시장치는 외부 보상 방식으로 픽셀들 간 전기적 특성 편차를 보상할 때 입력 영상에 따라 프레임 주파수가 가변되더라도 보상 픽셀의 위치가 사용자에게 인지되지 않도록 하기 위한 것이다. 다시 말해, 이 전계 발광 표시장치는 가변 프레임 주파수 환경에서 SLC 기술을 적용할 때, 동일 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이를 프레임 주파수의 가변에 무관하게 일정하도록 하여, 센싱 픽셀 그룹 라인이 라인 딤으로 시인되는 것을 방지하기 위한 것이다.
도 11에서와 같이 제N-1 내지 제N+1 프레임들이 각각 서로 다른 프레임 주파수 예컨대, "I Hz", "K Hz", 및 "L Hz"를 갖는 가변 프레임 주파수 환경에서, 타이밍 콘트롤러는 제N 프레임에서의 제1 휘도 원복 구간(RTME1)의 길이와 제N+1 프레임에서의 제2 휘도 원복 구간(RTME1)의 길이가 프레임 주파수의 가변에 무관하게 동일하게 설정할 수 있다.
타이밍 콘트롤러는 입력 신호들(I-DE, IDATA)에 대한 신호 지연을 통해, 동일 프레임 내에서 센싱 구동 및 휘도 원복 구동을 위한 제1 수직 블랭크 구간(VBP1)을 디스플레이 구동을 위한 수직 액티브 구간(VAP) 앞에 배치하고, 디스플레이 상태를 유지하는 제2 수직 블랭크 구간(VBP2)을 수직 액티브 구간(VAP) 뒤에 배치하는 것으로부터 가능해진다. 다시 말해, "VAP-VBP1-VBP2" 순으로 배치된 1 프레임 구성이 입력 신호들(I-DE, IDATA)에 대한 신호 지연을 통해 "VBP1-VAP-VBP2" 순으로 바뀌면, 동일 픽셀 그룹 라인에 대한 휘도 원복 구간의 길이가 제N 프레임과 제N+1 프레임에서 서로 동일해진다. 이는 제N 프레임에서의 제1 휘도 원복 구간(RTME1)의 길이와 제N+1 프레임에서의 제2 휘도 원복 구간(RTME1)의 길이는 프레임 주파수의 빠르기에 따라 길이가 변하는 제2 수직 블랭크 구간(VBP2)과 무관하게 결정되기 때문이다.
이를 위해, 전계 발광 표시장치는 표시패널(도 1, 10), 센싱 회로(도 1, 122), 패널 구동회로(도 1, 121, 13)를 포함하며, 호스트 시스템(도 1, 14)과 타이밍 콘트롤러(도 1, 11)를 더 포함할 수 있다.
제N 프레임에서, 상기 1 프레임 구성 변경("VBP1-VAP-VBP2")과 관련된 전계 발광 표시장치의 동작을 간단히 설명하면 다음과 같다.
호스트 시스템(14)은 K Hz를 갖는 프레임 주파수에 동기시켜 제N 프레임의 입력 영상 데이터(IDATA)와 입력 데이터 인에이블 신호(I-DE)를 출력한다.
타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 제N 프레임의 입력 영상 데이터(IDATA)와 입력 데이터 인에이블 신호(I-DE)를 수신한다. 타이밍 콘트롤러(11)는 제N 프레임의 입력 영상 데이터(IDATA)와 입력 데이터 인에이블 신호(I-DE)를 변조한다. 다시 말해, 타이밍 콘트롤러(11)는 제N 프레임의 입력 영상 데이터(IDATA)를 제1 수직 블랭크 구간(VBP1)만큼 지연시키고, 제N 프레임의 입력 데이터 인에이블 신호(I-DE)를 제1 수직 블랭크 구간(VBP1)만큼 지연시킨다. 제1 수직 블랭크 구간(VBP1)의 길이는 미리 설정된 가변 프레임 주파수의 범위 내에서 가장 빠른 프레임 주파수를 기준으로 설정된 것으로서, 프레임 주파수의 가변에 무관하게 고정된다.
타이밍 콘트롤러(11)는 제N 프레임의 입력 신호들(IDATA,I-DE)에 대한 신호 지연을 통해, 제N 프레임에 대한 1 프레임 구간 내에서, 수직 액티브 구간(VAP)에 앞서 제1 수직 블랭크 구간(VBP1)을 재배치하고, 수직 액티브 구간(VAP)에 뒤이어 제2 수직 블랭크 구간(VBP2)을 재배치할 수 있다. 제2 수직 블랭크 구간(VBP2)의 길이는 프레임 주파수의 가변에 따라 변할 수 있다. 가변 프레임 주파수의 범위가 가장 느린 제1 프레임 주파수와 가장 빠른 제2 프레임 주파수를 포함하는 경우, 제2 수직 블랭크 구간(VBP2)의 길이는 상기 제1 프레임 주파수에서 가장 길고 상기 제2 프레임 주파수에서 가장 짧을 수 있다.
타이밍 콘트롤러(11)는 제N 프레임의 지연 데이터 인에이블 신호(D-DE)를 기반으로 제1 게이트 및 데이터 제어신호들(GDC,DDC)을 생성한다. 타이밍 콘트롤러(11)는 지연 영상 데이터(DDATA)와 제1 게이트 및 데이터 제어신호들(GDC,DDC)을 제N 프레임의 수직 액티브 구간(VAP) 동안 패널 구동회로(121, 13)에 공급한다.
타이밍 콘트롤러(11)는, 제N 프레임의 입력 데이터 인에이블 신호(I-DE)를 기반으로 제2 게이트 및 데이터 제어신호들(GDC,DDC)과 제3 게이트 및 데이터 제어신호들(GDC,DDC)을 생성하고, 제2 게이트 및 데이터 제어신호들(GDC,DDC)과 제3 게이트 및 데이터 제어신호들(GDC,DDC)을 제N 프레임의 제1 수직 블랭크 구간(VBP1) 동안 패널 구동회로(121, 13)에 공급한다.
패널 구동회로(121, 13)는, 타이밍 콘트롤러(11)의 제어하에 제N 프레임에서 센싱 픽셀 그룹 라인으로 특정된 제4 픽셀 그룹 라인의 픽셀들(SCAN(4)를 공급받는 픽셀들)(이하, 타겟 픽셀들이라 함)을 구동한다.
패널 구동회로(121, 13)는, 제N 프레임의 수직 액티브 구간(VAP) 내에서 제1 게이트 및 데이터 제어신호들(GDC,DDC)을 기준으로 디스플레이 구동을 위한 제1 데이터전압(Vdata1)과, 상기 제1 데이터전압(Vdata1)에 동기되는 디스플레이용 스캔 신호(P1)를 생성한다. 패널 구동회로(121, 13)는, 제N 프레임의 수직 액티브 구간(VAP) 내에서 제1 데이터전압(Vdata1)과 디스플레이용 스캔 신호(P1)를 타겟 픽셀들에 기입(WT-DIS 동작)하여 타겟 픽셀들을 디스플레이 구동시킨다(HLD-DIS 동작). 이러한 WT-DIS 동작은 제N 프레임의 수직 액티브 구간(VAP) 내에 포함된 디스플레이 구간(DTME)에서 이뤄지며, HLD-DIS 동작은 제N 프레임의 수직 액티브 구간(VAP)과 제2 수직 블랭크 구간(VBP2)에서 이뤄진다.
패널 구동회로(121, 13)는, 제N 프레임의 수직 액티브 구간(VAP)에 앞선 제1 수직 블랭크 구간(VBP1) 내에서 제2 게이트 및 데이터 제어신호들(GDC,DDC)을 기준으로 센싱 구동을 위한 제2 데이터전압(Vdata2)과, 상기 제2 데이터전압(Vdata2)에 동기되는 센싱용 스캔 신호(P2)를 생성한다. 패널 구동회로(121, 13)는, 제N 프레임의 제1 수직 블랭크 구간(VBP1) 내에서 제2 데이터전압(Vdata2)과 센싱용 스캔 신호(P2)를 타겟 픽셀들에 기입(WT-SEN 동작)하여 타겟 픽셀들을 센싱 구동시킨다. 센싱 구동시, 타겟 픽셀들에 포함된 구동 소자들은 제2 데이터전압(Vdata2)에 따라 온 동작되는 데 반해, 타겟 픽셀들에 포함된 발광 소자들은 비 발광된다. 이러한 WT-SEN 동작은 제N 프레임의 제1 수직 블랭크 구간(VBP1) 내에 포함된 센싱 구간(STME)에서 이뤄진다.
이러한 센싱 구간(STME)에서, 센싱 회로(122)는 타겟 픽셀들에 포함된 구동 소자들의 전기적 특성(문턱전압, 및/또는 이동도)을 센싱한다.
패널 구동회로(121, 13)는, 상기 센싱 구간(STME)의 종료 시점과 상기 디스플레이용 스캔 신호(P1)의 발생 시점 사이에 위치하는 제N 프레임의 휘도 원복 구간(RTME) 내에서, 제3 게이트 및 데이터 제어신호들(GDC,DDC)을 기준으로 휘도 원복 구동을 위한 제3 데이터전압(Vdata3)과, 상기 제3 데이터전압(Vdata3)에 동기되는 휘도 원복용 스캔 신호(P3)를 생성한다. 휘도 원복 구동을 위한 제3 데이터전압(Vdata3)은 상기 센싱 구간(STME) 동안의 비 발광으로 인한 휘도 손실을 보상하기 위해 보상 게인이 적용된 데이터전압이다. 보상 게인은 도 9a 및 도 9b에서와 같이 휘도 원복 구간(RTME)의 길이가 가장 짧은 픽셀 그룹 라인(예컨대, 제N 프레임에서 SCAN(1)을 공급받는 픽셀 그룹 라인)에 대해 가장 크게 설정되고, 휘도 원복 구간(RTME)의 길이가 가장 긴 픽셀 그룹 라인(예컨대, 제N 프레임에서 SCAN(m)을 공급받는 픽셀 그룹 라인)에 대해 가장 작게 설정된다. 패널 구동회로(121, 13)는, 제N 프레임의 휘도 원복 구간(RTME) 내에서 보상 게인이 적용된 제3 데이터전압(Vdata3)과 휘도 원복용 스캔 신호(P3)를 타겟 픽셀들에 기입(WT-RCV 동작)하여 타겟 픽셀들을 휘도 원복 구동시킨다(HLD-RCV 동작). 이러한 WT-RCV 동작은 제N 프레임의 제1 수직 블랭크 구간(VBP1) 내에서 이뤄지며, HLD-RCV 동작은 제N 프레임의 액티브 구간(VAP) 내에서 상기 디스플레이용 스캔 신호(P1)가 발생되기 전까지 이뤄진다.
본 실시예의 기술적 사상은 도 12와 같이 표현될 수도 있다.
도 12에서, 제N 프레임의 "K Hz"는 제N+1 프레임의 "L Hz"에 비해 상대적으로 빠른 프레임 주파수이다.
도 12를 참조하면, 게이트 드라이버(도 1, 13)는 동일 프레임 내에서 센싱용 데이터전압(Vdata2)에 동기되는 제1 스캔 신호(SCAN, P2), 휘도 원복용 데이터전압(Vdata3)에 동기되는 제2 스캔 신호(SCAN, P3), 및 디스플레이용 데이터전압(Vdata1)에 동기되는 제3 스캔 신호(SCAN, P1)를 일 픽셀에 연결된 동일 게이트라인에 순차적으로 출력한다. 여기서, 일 픽셀은 가변 프레임 주파수 환경에서 구동되는 데, 예컨대 제1 프레임(Nth Frame)에서 제1 프레임 주파수(K Hz)로 구동되고, 제2 프레임(N+1th Frame)에서 제1 프레임 주파수(K Hz)보다 느린 제2 프레임 주파수(L Hz)로 구동된다.
전술한 입력 신호들(I-DE, IDATA)에 대한 신호 지연에 의해, 상기 제2 스캔 신호(SCAN, P3)의 라이징 에지와 제3 스캔 신호(SCAN, P1)의 라이징 에지 사이의 간격(즉, 휘도 원복 구간)은 상기 제1 프레임과 상기 제2 프레임에서 동일해 진다. 다시 말해, 휘도 원복 구간이 프레임 주파수의 빠르기에 무관하게 고정된다.
이를 위해, 상기 제1 스캔 신호(SCAN, P2)와 상기 제2 스캔 신호(SCAN, P3)는 제1 수직 블랭크 구간(VBP1) 내에서 출력되고, 상기 제3 스캔 신호(SCAN, P1)는 제1 수직 블랭크 구간보다 시간이 늦은 수직 액티브 구간(VAP) 내에서 출력된다. 상기 제1 수직 블랭크 구간(VBP1)의 길이는 상기 제1 프레임과 상기 제2 프레임에서 동일하고, 상기 수직 액티브 구간(VAP)의 길이는 상기 제1 프레임과 상기 제2 프레임에서 동일하다.
한편, 상기 동일 프레임 내에, 상기 수직 액티브 구간(VAP)보다 시간이 늦은 제2 수직 블랭크 구간(VBP2)이 위치하고, 상기 제2 수직 블랭크 구간(VBP2)의 길이는 상기 제1 프레임과 상기 제2 프레임에서 상이하다. 상기 제2 프레임에서 상기 제2 수직 블랭크 구간(VBP2)의 길이는 상기 제1 프레임에서 상기 제2 수직 블랭크 구간(VBP2)의 길이보다 더 길다.
이러한 본 실시예에 따르면, 동일 픽셀 그룹 라인에 대한 휘도 원복 구간(RTME1 또는 RTME2)의 길이는 프레임 주파수의 가변에 무관하게 일정해진다. 이렇게 되는 이유는, 타이밍 콘트롤러(11)가 각 프레임의 입력 신호들(IDATA,I-DE)을 지연시켜액티브 구간(VAP) 앞에 고정 길이의 제1 수직 블랭크 구간(VBP1)을 확보하고, 상기 제1 수직 블랭크 구간(VBP1)을 이용하여 센싱 구동 및 휘도 원복 구동을 구현하기 때문이다.
본 실시예에 따르면, 휘도 원복 구간의 길이가 디스플레이용 스캔 신호(SCAN(1)~SCAN(m))의 기입 순서에 의해서만 변할 뿐이고 프레임 주파수의 가변에 따라서는 변하지 않기 때문에, 타이밍 콘트롤러(11)는 도 9a 및 도 9b와 같은 방법으로 휘도 원복 구간의 길이에 맞는 보상 게인을 영상 데이터에 적용한 후에 패널 구동회로(121, 13)에 공급할 수 있다. 그러면, 패널 구동회로(121, 13)는 적절한 보상 게인이 적용된 제3 데이터전압을 생성하여 센싱 픽셀 그룹 라인의 픽셀들에 기입함으로써, 센싱 픽셀 그룹 라인이 라인 딤으로 시인되는 것을 방지할 수 있다.
도 13은 도 11의 기술적 사상을 구현하기 위한 타이밍 콘트롤러(11)의 내부 구성을 보여주는 도면이다.
도 13을 참조하면, 타이밍 콘트롤러(11)는 입력 회로(111), 제어 회로(112), 지연 회로(113), 및 신호 출력회로(114)를 포함한다.
입력 회로(111)는 수신 단자를 통해 호스트 시스템으로부터 가변 프레임 주파수에 동기되는 프레임 단위의 입력 영상 데이터(IDATA), 입력 데이터 인에이블 신호(I-DE), 및 수직 동기신호(Vsync) 등을 수신한다.
제어 회로(112)는 상기 입력 신호들(IDATA, I-DE, Vsync)의 타이밍과 트랜지션을 체크하고, 상기 입력 신호들(IDATA, I-DE, Vsync)에 기초하여 지연 제어 신호(DDT)와 센싱 제어 신호(SST)를 생성한다.
지연 회로(113)는 지연 제어 신호(DDT)에 기초하여 각 프레임의 입력 영상 데이터(IDATA)를 고정된 길이의 제1 수직 블랭크 구간만큼 지연시키고, 각 프레임의 입력 데이터 인에이블 신호(I-DE)의 트랜지션 구간을 상기 제1 수직 블랭크 구간만큼 지연시킨다. 지연 회로(113)는 타이밍 콘트롤러(11)에 내장된 내부 메모리 또는 타이밍 콘트롤러(11) 바깥의 외부 메모리를 이용하여 입력 영상 데이터(IDATA)와 입력 데이터 인에이블 신호(I-DE)를 지연시켜, 지연 영상 데이터(DDATA)와 지연 데이터 인에이블 신호(D-DE)를 생성할 수 있다. 그리고, 지연 회로(113)는 입력 데이터 인에이블 신호(I-DE), 지연 데이터 인에이블 신호(D-DE), 지연 영상 데이터(DDATA)를 출력 단자를 통해 신호 출력회로(114)에 공급할 수 있다.
신호 출력회로(114)는 각 프레임에서 센싱 구동, 휘도 원복 구동, 디스플레이 구동이 순차 진행될 수 있도록 패널 구동회로의 동작 타이밍을 제어할 수 있는 제1 내지 제3 데이터/게이트 제어신호들(GDC,DDC)을 생성한다. 신호 출력회로(114)는 제1 내지 제3 데이터/게이트 제어신호들(GDC,DDC)과 함께 지연 영상 데이터(DDATA)를 패널 구동회로에 공급한다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 집적회로 13 : 게이트 드라이버
121: DAC 122: 센싱 회로

Claims (20)

  1. 구동 소자와 발광 소자를 갖는 픽셀(PXL)이 구비된 표시패널(10); 및
    상기 제1 수직 블랭크 구간에 이은 수직 액티브 구간(VAP) 내에서 디스플레이 구동을 위한 제1 데이터전압(Vdata1) 및 상기 제1 데이터전압에 동기되는 디스플레이용 스캔 신호(SCAN, P1)를 상기 픽셀에 기입하고, 상기 수직 액티브 구간에 이은 제2 수직 블랭크 구간(VBP2) 동안 상기 픽셀에서 상기 제1 데이터전압을 유지시키는 패널 구동회로(121, 13)를 포함하고,
    상기 제1 수직 블랭크 구간(VBP1)의 길이는 프레임 주파수의 가변에 무관하게 고정되고, 상기 제2 수직 블랭크 구간(VBP2)의 길이는 프레임 주파수의 가변에 따라 변하는 전계 발광 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 수직 블랭크 구간(VBP1)의 길이는 미리 설정된 가변 프레임 주파수의 범위 내에서 가장 빠른 프레임 주파수를 기준으로 설정된 전계 발광 표시장치.
  3. 제 1 항에 있어서,
    상기 가변 프레임 주파수의 범위는 제1 프레임 주파수, 및 상기 제1 프레임 주파수보다 빠른 제2 프레임 주파수를 포함하고,
    상기 제1 프레임 주파수에서의 상기 제2 수직 블랭크 구간(VBP2)의 길이는 상기 제2 프레임 주파수에서의 상기 제2 수직 블랭크 구간(VBP2)의 길이보다 더 긴 전계 발광 표시장치.
  4. 제 1 항에 있어서,
    제1 수직 블랭크 구간(VBP1) 내에 위치하는 센싱 구간(STME)에서 상기 구동 소자의 전기적 특성을 센싱하는 센싱 회로(122)를 더 포함한 전계 발광 표시장치.
  5. 제 4 항에 있어서,
    상기 패널 구동회로는 상기 센싱 구간(STME) 내에서 센싱 구동을 위한 제2 데이터전압(Vdata2) 및 상기 제2 데이터전압에 동기되는 센싱용 스캔 신호(SCAN, P2)를 상기 픽셀에 더 기입하고,
    상기 센싱 구간(STME) 동안, 상기 구동 소자는 상기 제2 데이터전압에 따라 온 동작 되고, 상기 발광 소자는 비 발광되는 전계 발광 표시장치.
  6. 제 4 항에 있어서,
    상기 센싱 구간의 종료 시점과 상기 디스플레이용 스캔 신호의 발생 시점 사이에, 휘도 원복 구간(RTME)이 더 위치하고,
    상기 패널 구동회로는 상기 휘도 원복 구간(RTME) 내에서 제3 데이터전압(Vdata3) 및 상기 제3 데이터전압에 동기되는 휘도 원복용 스캔 신호(SCAN, P3)를 상기 픽셀에 더 기입하는 전계 발광 표시장치.
  7. 제 6 항에 있어서,
    상기 제3 데이터전압은 상기 제1 데이터전압과 상이한 전계 발광 표시장치.
  8. 제 7 항에 있어서,
    상기 제3 데이터전압은 상기 제1 데이터전압에 보상 게인이 더 적용된 전계 발광 표시장치.
  9. 제 8 항에 있어서,
    상기 픽셀은 상기 디스플레이용 스캔 신호(SCAN, P1)가 순차적으로 인가되는 다수의 픽셀 그룹 라인들 중 어느 한 픽셀 그룹 라인에 속하고,
    동일 프레임 내에서, 상기 휘도 원복 구간의 길이는 상기 디스플레이용 스캔 신호(SCAN, P1)의 기입 순서가 상대적으로 빠른 제1 픽셀 그룹 라인에 비해 상대적으로 늦은 제2 픽셀 그룹 라인에서 더 긴 전계 발광 표시장치.
  10. 제 9 항에 있어서,
    상기 픽셀이 상기 제1 픽셀 그룹 라인에 속할 때의 보상 게인은 상기 픽셀이 상기 제2 픽셀 그룹 라인에 속할 때의 보상 게인에 비해 더 큰 전계 발광 표시장치.
  11. 제 6 항에 있어서,
    동일 픽셀 그룹 라인에 대한 상기 휘도 원복 구간(RTME)의 길이는 프레임 주파수의 가변에 무관하게 일정한 전계 발광 표시장치.
  12. 제 1 항에 있어서,
    가변 프레임 주파수에 동기시켜 입력 영상 데이터(IDATA)와 입력 데이터 인에이블 신호(I-DE)를 출력하는 호스트 시스템(14); 및
    상기 입력 영상 데이터(IDATA)와 상기 입력 데이터 인에이블 신호(I-DE)를 메모리를 통해 지연시키는 타이밍 콘트롤러(11)를 더 포함한 전계 발광 표시장치.
  13. 제 12 항에 있어서,
    상기 입력 영상 데이터(IDATA)는 상기 제1 수직 블랭크 구간(VBP1)만큼 지연되고, 상기 입력 데이터 인에이블 신호(I-DE)는 상기 제1 수직 블랭크 구간(VBP1)만큼 지연되는 전계 발광 표시장치.
  14. 제 13 항에 있어서,
    상기 지연으로부터 얻어진 지연 영상 데이터(DDATA)와, 상기 지연 영상 데이터(DDATA) 동기된 지연 데이터 인에이블 신호(D-DE)를 기반으로 생성된 제1 게이트 및 데이터 제어신호들(GDC,DDC)가 상기 수직 액티브 구간(VAP) 동안 상기 패널 구동회로에 공급되고,
    상기 입력 데이터 인에이블 신호(I-DE)를 기반으로 생성된 제2 게이트 및 데이터 제어신호들(GDC,DDC)과 제3 게이트 및 데이터 제어신호들(GDC,DDC)이 상기 제1 수직 블랭크 구간(VBP1) 동안 상기 패널 구동회로에 공급되는 전계 발광 표시장치.
  15. 제 14 항에 있어서,
    상기 패널 구동회로는,
    상기 제1 게이트 및 데이터 제어신호들(GDC,DDC)을 기준으로 상기 제1 데이터전압(Vdata1)과 상기 디스플레이용 스캔 신호(SCAN, P1)를 생성하고,
    상기 제2 게이트 및 데이터 제어신호들(GDC,DDC)을 기준으로 상기 제2 데이터전압(Vdata2)과 상기 센싱용 스캔 신호(SCAN, P2)를 생성하고,
    상기 제3 게이트 및 데이터 제어신호들(GDC,DDC)을 기준으로 상기 제3 데이터전압(Vdata3)과 상기 휘도 원복용 스캔 신호(SCAN, P3)를 생성하는 전계 발광 표시장치.
  16. 구동 소자와 발광 소자를 갖는 픽셀(PXL)이 구비된 표시패널(10); 및
    동일 프레임 내에서 센싱용 데이터전압(Vdata2)에 동기되는 제1 스캔 신호(SCAN, P2), 휘도 원복용 데이터전압(Vdata3)에 동기되는 제2 스캔 신호(SCAN, P3), 및 디스플레이용 데이터전압(Vdata1)에 동기되는 제3 스캔 신호(SCAN, P1)를 상기 픽셀에 연결된 동일 게이트라인에 순차적으로 출력하는 게이트 드라이버를 포함하고,
    상기 픽셀은 제1 프레임(Nth Frame)에서 제1 프레임 주파수(K Hz)로 구동되고, 제2 프레임(N+1th Frame)에서 제1 프레임 주파수(K Hz)보다 느린 제2 프레임 주파수(L Hz)로 구동되며,
    상기 제2 스캔 신호(SCAN, P3)의 라이징 에지와 상기 제3 스캔 신호(SCAN, P1)의 라이징 에지 사이의 간격은 상기 제1 프레임과 상기 제2 프레임에서 동일한 전계 발광 표시장치.
  17. 제 16 항에 있어서,
    상기 동일 프레임 내에서,
    상기 제1 스캔 신호(SCAN, P2)와 상기 제2 스캔 신호(SCAN, P3)는 제1 수직 블랭크 구간(VBP1) 내에서 출력되고,
    상기 제3 스캔 신호(SCAN, P1)는 제1 수직 블랭크 구간보다 시간이 늦은 수직 액티브 구간(VAP) 내에서 출력되는 전계 발광 표시장치.
  18. 제 17 항에 있어서,
    상기 제1 수직 블랭크 구간(VBP1)의 길이는 상기 제1 프레임과 상기 제2 프레임에서 동일하고,
    상기 수직 액티브 구간(VAP)의 길이는 상기 제1 프레임과 상기 제2 프레임에서 동일한 전계 발광 표시장치.
  19. 제 17 항에 있어서,
    상기 동일 프레임 내에, 상기 수직 액티브 구간(VAP)보다 시간이 늦은 제2 수직 블랭크 구간(VBP2)이 위치하고,
    상기 제2 수직 블랭크 구간(VBP2)의 길이는 상기 제1 프레임과 상기 제2 프레임에서 상이한 전계 발광 표시장치.
  20. 제 19 항에 있어서,
    상기 제2 프레임에서 상기 제2 수직 블랭크 구간(VBP2)의 길이는 상기 제1 프레임에서 상기 제2 수직 블랭크 구간(VBP2)의 길이보다 더 긴 전계 발광 표시장치.
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