JP2019004014A - Semiconductor device - Google Patents

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Abstract

To provide a technology that is related to a semiconductor device in which a passive element, such as a coil and a capacitor, and a semiconductor element are integrally formed on a semiconductor substrate, and that can suppress thickness of the semiconductor device including the passive element.SOLUTION: In a semiconductor device 2, a recess 3a is provided on a surface of a semiconductor substrate 3, and a coil 4 encapsulated with an insulator 6 is buried in the recess 3a. The coil 4 encapsulated with the insulator 6 is not provided on the semiconductor substrate 3 but buried in the recess 3a formed on the surface of the semiconductor substrate 3, and thereby, a thickness of the semiconductor device 2 can be reduced by a thickness that the coil is buried.SELECTED DRAWING: Figure 2

Description

本明細書が開示する技術は、半導体素子とコイルやコンデンサなどの受動素子が一体になった半導体装置に関する。   The technology disclosed in this specification relates to a semiconductor device in which a semiconductor element and a passive element such as a coil or a capacitor are integrated.

近年、トランジスタなどの半導体素子とコイルやコンデンサなどの受動素子が半導体基板に一体に形成されている半導体装置の開発が行われている。特許文献１では、半導体基板上に渦巻き状のコイルを配置し、強磁性体の絶縁体でそのコイルの配線を覆っている半導体装置が開示されている。   In recent years, a semiconductor device in which a semiconductor element such as a transistor and a passive element such as a coil or a capacitor are integrally formed on a semiconductor substrate has been developed. Patent Document 1 discloses a semiconductor device in which a spiral coil is disposed on a semiconductor substrate, and the wiring of the coil is covered with a ferromagnetic insulator.

特開平９−１８６２９１号公報JP-A-9-186291

半導体基板の上にコイルやコンデンサを形成すると、半導体装置の厚み（半導体基板の底面からコイルを含む基板の上面までの距離）が大きくなってしまい、装置が大型化してしまう。本明細書は、コイルやコンデンサなどの受動素子と半導体素子が半導体基板に一体に形成されている半導体装置に関し、受動素子を含む半導体装置の厚みを抑える技術を提供する。   When a coil or a capacitor is formed on a semiconductor substrate, the thickness of the semiconductor device (distance from the bottom surface of the semiconductor substrate to the top surface of the substrate including the coil) increases, and the device becomes large. The present specification relates to a semiconductor device in which a passive element such as a coil and a capacitor and a semiconductor element are integrally formed on a semiconductor substrate, and provides a technique for suppressing the thickness of the semiconductor device including the passive element.

本明細書が開示する半導体装置は、半導体基板の表面に窪みが設けられており、その窪みの中に絶縁体に封止されたコイルとコンデンサの少なくとも一方が埋設されている。絶縁体に封止されたコイルとコンデンサの少なくとも一方を半導体基板上ではなく、半導体基板の表面に形成した窪みに埋め込むことで、埋め込んだ厚み分だけ半導体装置の厚みを抑えることが可能となる。   In a semiconductor device disclosed in this specification, a recess is provided on a surface of a semiconductor substrate, and at least one of a coil and a capacitor sealed with an insulator is embedded in the recess. By embedding at least one of a coil and a capacitor sealed with an insulator in a recess formed on the surface of the semiconductor substrate instead of on the semiconductor substrate, the thickness of the semiconductor device can be suppressed by the embedded thickness.

本明細書が開示する半導体装置は、複数の渦巻き状のコイルが封止されており、少なくとも一つのコイルが、半導体基板の表面の窪みの中に配置されていればよい。窪みの中に配置されたコイルの分だけ、半導体装置の厚みを抑えることができる。   In the semiconductor device disclosed in this specification, a plurality of spiral coils may be sealed, and at least one coil may be disposed in a depression on the surface of the semiconductor substrate. The thickness of the semiconductor device can be reduced by the amount of the coil disposed in the recess.

複数のコイルは、直列に接続されており、その断面積は夫々等しいことが好ましい。コイルの断面積が等しいと、各コイルにおける電流密度が等しくなり、局所的な発熱を抑えることができる。   The plurality of coils are connected in series, and their cross-sectional areas are preferably equal. When the cross-sectional areas of the coils are equal, the current density in each coil is equal, and local heat generation can be suppressed.

さらに本明細書が開示する半導体装置は渦巻き状のコイルと導体板が対向するように絶縁体に封止されており、コイルと導体板の少なくとも一方が半導体基板の表面の窪みの中に、配置されていてもよい。通常、コンデンサは２枚の導体板が必要とされるが、上記の構成によれば、コイルがコンデンサの一方の導体板を兼ねるので、２個の受動素子の厚みを抑えることができる。そして、絶縁体に封止されたコイルとコンデンサの少なくとも一方を半導体基板の表面の窪みの中に埋め込むことで、埋め込んだ厚み分だけ半導体装置の厚みを抑えることが可能となる。   Further, the semiconductor device disclosed in this specification is sealed with an insulator so that the spiral coil and the conductor plate face each other, and at least one of the coil and the conductor plate is disposed in a depression on the surface of the semiconductor substrate. May be. Normally, a capacitor requires two conductor plates. However, according to the above configuration, the coil also serves as one conductor plate of the capacitor, so that the thickness of the two passive elements can be suppressed. Then, by embedding at least one of the coil and the capacitor sealed with the insulator in the depression on the surface of the semiconductor substrate, the thickness of the semiconductor device can be suppressed by the buried thickness.

本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。   Details and further improvements of the technology disclosed in this specification will be described in the following “DETAILED DESCRIPTION”.

実施例１の半導体装置の模式的な分解図である。1 is a schematic exploded view of a semiconductor device of Example 1. FIG. 実施例１の半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device of Example 1. FIG. 実施例２の半導体装置の模式的な分解図である。FIG. 6 is a schematic exploded view of a semiconductor device of Example 2. 実施例２の半導体装置の断面図である。6 is a cross-sectional view of a semiconductor device of Example 2. FIG. 実施例３の半導体装置の模式的な分解図である。FIG. 6 is a schematic exploded view of a semiconductor device of Example 3. 実施例３の半導体装置の断面図である。7 is a cross-sectional view of a semiconductor device according to Example 3. FIG. 実施例４の半導体装置の模式的な分解図である。FIG. 10 is a schematic exploded view of a semiconductor device of Example 4. 実施例４の半導体装置の断面図である。7 is a cross-sectional view of a semiconductor device according to Example 4. FIG. 実施例２の半導体装置の変形例の断面図である。6 is a cross-sectional view of a modification of the semiconductor device of Example 2. FIG.

図１、図２を参照して、実施例１の半導体装置２を説明する。図１に、半導体装置２の模式的な分解図を示す。半導体装置２は、半導体基板３とコイル４を備えている。半導体基板３の表面に所定の深さの窪み３ａが形成されている。コイル４は、平面内で渦巻き状に巻回されている平板タイプである。コイル４は、導線が巻回されている面が、半導体基板３の表面と平行となる向きで配置されている。図中のＸＹ平面が、半導体基板３の表面と平行な面を表している。コイル４の両端に導線５ａと５ｂが接続されている。導線５ａ、５ｂは、半導体基板３に形成された不図示の半導体素子あるいは他のデバイスに接続されている。   A semiconductor device 2 according to the first embodiment will be described with reference to FIGS. FIG. 1 shows a schematic exploded view of the semiconductor device 2. The semiconductor device 2 includes a semiconductor substrate 3 and a coil 4. A recess 3 a having a predetermined depth is formed on the surface of the semiconductor substrate 3. The coil 4 is a flat plate type that is spirally wound in a plane. The coil 4 is arranged so that the surface around which the conducting wire is wound is parallel to the surface of the semiconductor substrate 3. An XY plane in the drawing represents a plane parallel to the surface of the semiconductor substrate 3. Conductive wires 5 a and 5 b are connected to both ends of the coil 4. The conducting wires 5a and 5b are connected to a semiconductor element (not shown) formed on the semiconductor substrate 3 or another device.

図２に、半導体装置２の断面図を示す。図２は、図１の座標系においてＸＺ平面と平行な平面であり、コイル４の両端を通る平面で半導体装置２をカットした断面図を示している。図２は半導体基板３の一部を示しており、図示を省略しているが、半導体基板３にはトランジスタやダイオードなどの半導体素子が形成されている。半導体装置２は、半導体基板３の表面の窪み３ａに、絶縁体６で封止されたコイル４が埋め込まれている。コイル４は、導線５ａと５ｂを介して、半導体基板３に形成された半導体素子や他のデバイスに接続されている。このように、絶縁体６で封止されたコイル４が半導体基板３の表面の窪み３ａに埋め込まれた厚み分だけ、半導体装置２の厚みを抑制することが可能となる。   FIG. 2 shows a cross-sectional view of the semiconductor device 2. FIG. 2 is a cross-sectional view of the semiconductor device 2 cut along a plane that is parallel to the XZ plane in the coordinate system of FIG. FIG. 2 shows a part of the semiconductor substrate 3, which is not shown, but semiconductor elements such as transistors and diodes are formed on the semiconductor substrate 3. In the semiconductor device 2, a coil 4 sealed with an insulator 6 is embedded in a recess 3 a on the surface of a semiconductor substrate 3. The coil 4 is connected to a semiconductor element and other devices formed on the semiconductor substrate 3 through the conductive wires 5a and 5b. Thus, the thickness of the semiconductor device 2 can be suppressed by the thickness of the coil 4 sealed with the insulator 6 embedded in the recess 3 a on the surface of the semiconductor substrate 3.

図３、図４を参照して、実施例２の半導体装置２ａを説明する。図３に、半導体装置２ａの模式的な分解図を示す。半導体装置２ａは、半導体基板３と複数のコイル４ａ、４ｂを備えている。半導体基板３の表面に所定の深さの窪み３ａが設けられている。コイル４ａ、４ｂは、平面内で渦巻き状に巻回されている平板タイプである。コイル４ａとコイル４ｂは、導線の巻回面が半導体基板３の表面と平行になるように配置されている。図中のＸＹ平面が、半導体基板３の表面と平行な面を表している。コイル４ａと４ｂは、導線５ｃで直列に接続されている。またコイル４ａは、導線５ａを介して不図示の他の半導体素子などに接続されている。同様にコイル４ｂは、導線５ｂを介して不図示の他の半導体素子などに接続されている。   A semiconductor device 2a according to the second embodiment will be described with reference to FIGS. FIG. 3 is a schematic exploded view of the semiconductor device 2a. The semiconductor device 2a includes a semiconductor substrate 3 and a plurality of coils 4a and 4b. A recess 3 a having a predetermined depth is provided on the surface of the semiconductor substrate 3. The coils 4a and 4b are of a flat plate type wound in a spiral shape in a plane. The coils 4 a and 4 b are arranged so that the winding surface of the conducting wire is parallel to the surface of the semiconductor substrate 3. An XY plane in the drawing represents a plane parallel to the surface of the semiconductor substrate 3. The coils 4a and 4b are connected in series by a conducting wire 5c. The coil 4a is connected to another semiconductor element (not shown) through a conducting wire 5a. Similarly, the coil 4b is connected to other semiconductor elements (not shown) and the like via a conducting wire 5b.

図４に、半導体装置２ａの断面図を示す。図４は、図３の座標系においてＸＺ平面と平行な平面であり、コイル４ａ、４ｂの夫々両端を通る平面で半導体装置２ａをカットした断面図を示している。図４は半導体基板３の一部を示しており、図示は省略しているが、半導体基板３にはトランジスタやダイオードなどの半導体素子が形成されている。半導体装置２ａは、半導体基板３の表面の窪み３ａに、絶縁体６で封止されたコイル４ａと４ｂが埋め込まれている。コイル４ａと４ｂは、導線５ｃで直列に接続されている。またコイル４ａは、導線５ａを介して他の半導体素子などに接続されている。同様にコイル４ｂは、導線５ｂを介して他の半導体素子などに接続されている。このように、絶縁体６で封止されたコイル４ａと４ｂが半導体基板３の表面の窪み３ａに埋め込まれた厚み分だけ、半導体装置２ａの厚みを抑制することが可能となる。なお、コイル４ａと４ｂは導線の断面積が同じである。それゆえ、直列に接続されているコイル４ａと４ｂでは電流密度が等しくなる。これにより、２個のコイル４ａ、４ｂは温度が概ね等しく変化する。別言すれば、２個のコイル４ａ、４ｂは局所的に発熱することがない。コイル４ａと４ｂは導線の断面積が等しければよく、断面形状が等しくなくてもよい。例えば、下側のコイル４ｂは図中のＺ方向の厚みが薄く、ＸＹ方向に幅広に形成されており、上側のコイル４ａはＸＹ方向では幅狭であってＺ方向の厚みが大きい断面形状に形成されていてもよい。   FIG. 4 shows a cross-sectional view of the semiconductor device 2a. FIG. 4 is a cross-sectional view of the semiconductor device 2a cut along a plane parallel to the XZ plane in the coordinate system of FIG. 3 and passing through both ends of the coils 4a and 4b. FIG. 4 shows a part of the semiconductor substrate 3, and although not shown, semiconductor elements such as transistors and diodes are formed on the semiconductor substrate 3. In the semiconductor device 2 a, coils 4 a and 4 b sealed with an insulator 6 are embedded in a recess 3 a on the surface of the semiconductor substrate 3. The coils 4a and 4b are connected in series by a conducting wire 5c. Further, the coil 4a is connected to another semiconductor element or the like via a conducting wire 5a. Similarly, the coil 4b is connected to another semiconductor element or the like via a conducting wire 5b. As described above, the thickness of the semiconductor device 2a can be suppressed by the thickness in which the coils 4a and 4b sealed with the insulator 6 are embedded in the recess 3a on the surface of the semiconductor substrate 3. The coils 4a and 4b have the same cross-sectional area of the conducting wire. Therefore, the current densities are equal in the coils 4a and 4b connected in series. Thereby, the temperature of the two coils 4a and 4b changes substantially equally. In other words, the two coils 4a and 4b do not generate heat locally. The coils 4a and 4b only have to have the same cross-sectional area of the conducting wire, and the cross-sectional shapes may not be equal. For example, the lower coil 4b is thin in the Z direction in the drawing and formed wide in the XY direction, and the upper coil 4a is formed in a cross-sectional shape that is narrow in the XY direction and large in the Z direction. It may be formed.

図５、図６を参照して、実施例３の半導体装置２ｂを説明する。図５に、半導体装置２ｂの模式的な分解図を示す。半導体装置２ｂは、半導体基板３とコンデンサ７を備えている。半導体基板３の表面に所定の深さの窪み３ａが設けられている。コンデンサ７は導体板７ａと７ｂで構成されており、それらの導体板が半導体基板３の表面と平行になるように配置されている。図中のＸＹ平面が、半導体基板３の表面と平行な面を表している。また導体板７ａは、導線５ａを介して不図示の他の半導体素子などに接続されている。同様に導体板７ｂは、導線５ｂを介して不図示の他の半導体素子などに接続されている。   A semiconductor device 2b according to the third embodiment will be described with reference to FIGS. FIG. 5 shows a schematic exploded view of the semiconductor device 2b. The semiconductor device 2 b includes a semiconductor substrate 3 and a capacitor 7. A recess 3 a having a predetermined depth is provided on the surface of the semiconductor substrate 3. The capacitor 7 is composed of conductor plates 7 a and 7 b, and these conductor plates are arranged so as to be parallel to the surface of the semiconductor substrate 3. An XY plane in the drawing represents a plane parallel to the surface of the semiconductor substrate 3. Further, the conductor plate 7a is connected to other semiconductor elements (not shown) and the like via the conducting wire 5a. Similarly, the conductor plate 7b is connected to other semiconductor elements (not shown) and the like via the conductor 5b.

図６に、半導体装置２ｂの断面図を示す。図６は、図５の座標系においてＸＺ平面と平行な平面であり、導体板７ａと導線５ａの接続点及び導体板７ｂと導線５ｂの接続点を通る平面で半導体装置２ｂをカットした断面図を示している。図６は半導体基板３の一部を示しており、図示は省略しているが、半導体基板３にはトランジスタやダイオードなどの半導体素子が形成されている。半導体装置２ｂは、半導体基板３の表面の窪み３ａに、絶縁体６で封止されたコンデンサ７が埋め込まれている。コンデンサ７は、導線５ａ、５ｂを介して他の半導体素子などに接続されている。このように、絶縁体６で封止されたコンデンサ７が半導体基板３の表面の窪み３ａに埋め込まれた厚み分だけ、半導体装置２ｂの厚みを抑制することが可能となる。   FIG. 6 shows a cross-sectional view of the semiconductor device 2b. FIG. 6 is a cross-sectional view of the semiconductor device 2b cut along a plane parallel to the XZ plane in the coordinate system of FIG. 5 and passing through a connection point between the conductor plate 7a and the conductor 5a and a connection point between the conductor plate 7b and the conductor 5b. Is shown. FIG. 6 shows a part of the semiconductor substrate 3, and although not shown, semiconductor elements such as transistors and diodes are formed on the semiconductor substrate 3. In the semiconductor device 2 b, a capacitor 7 sealed with an insulator 6 is embedded in a recess 3 a on the surface of the semiconductor substrate 3. The capacitor 7 is connected to another semiconductor element or the like through the conductive wires 5a and 5b. Thus, the thickness of the semiconductor device 2b can be suppressed by the thickness of the capacitor 7 sealed with the insulator 6 embedded in the recess 3a on the surface of the semiconductor substrate 3.

図７、図８を参照して、実施例４の半導体装置２ｃを説明する。図７に、半導体装置２ｃの模式的な分解図を示す。半導体装置２ｃは、半導体基板３とコイル４とコンデンサ９を備えている。半導体基板３の表面に所定の深さの窪み３ａが設けられている。コイル４は、導線が平面内で渦巻き状に巻回されている平板タイプである。コイル４は、コンデンサ９の一方の導体板を兼ねている。即ち、コイル４とこれに対向するように配置されている導体板８でコンデンサ９が構成されている。平板タイプのコイル４と導体板８は、半導体基板３の表面と平行になるように配置されている。図中のＸＹ平面が、半導体基板３の表面と平行な面を表している。コイル４は、導線５ａ、５ｂを介して不図示の他の半導体素子などに接続されている。コンデンサ９の一方の導体である導体板８は、導線５ｄを介して不図示の他の半導体素子などに接続されている。   A semiconductor device 2c according to the fourth embodiment will be described with reference to FIGS. FIG. 7 is a schematic exploded view of the semiconductor device 2c. The semiconductor device 2 c includes a semiconductor substrate 3, a coil 4, and a capacitor 9. A recess 3 a having a predetermined depth is provided on the surface of the semiconductor substrate 3. The coil 4 is a flat plate type in which a conducting wire is wound spirally in a plane. The coil 4 also serves as one conductor plate of the capacitor 9. That is, the capacitor 9 is composed of the coil 4 and the conductor plate 8 disposed so as to face the coil 4. The flat type coil 4 and the conductor plate 8 are arranged so as to be parallel to the surface of the semiconductor substrate 3. An XY plane in the drawing represents a plane parallel to the surface of the semiconductor substrate 3. The coil 4 is connected to other semiconductor elements (not shown) and the like via conductive wires 5a and 5b. The conductor plate 8, which is one conductor of the capacitor 9, is connected to another semiconductor element (not shown) and the like via a conductor 5d.

図８に、半導体装置２ｃの断面図を示す。図８は、図７の座標系においてＸＺ平面と平行な平面であり、コイル４の両端を通る平面で半導体装置２ｃをカットした断面図を示している。図８は半導体基板３の一部を示しており、図示は省略しているが、半導体基板３にはトランジスタやダイオードなどの半導体素子が形成されている。半導体装置２ｃは、半導体基板３の表面の窪み３ａに、絶縁体６で封止されたコンデンサ９とコイル４が埋め込まれている。コンデンサ９はコイル４と導体板８で構成されている。コイル４は、導線５ａ、５ｂを介して他の半導体素子などに接続されている。導体板８は、導線５ｄを介して他の半導体素子などに接続されている。また、導線５ａと５ｄの間には絶縁体１２が挟まれており、導線５ａと５ｄは互いに接触しない。このように、絶縁体６で封止されたコンデンサ９が半導体基板３の表面の窪み３ａに埋め込まれた厚み分だけ、半導体装置２ｃの厚みを抑制することが可能となる。   FIG. 8 shows a cross-sectional view of the semiconductor device 2c. FIG. 8 is a cross-sectional view of the semiconductor device 2c cut along a plane that is parallel to the XZ plane in the coordinate system of FIG. FIG. 8 shows a part of the semiconductor substrate 3, and although not shown, semiconductor elements such as transistors and diodes are formed on the semiconductor substrate 3. In the semiconductor device 2 c, a capacitor 9 and a coil 4 sealed with an insulator 6 are embedded in a recess 3 a on the surface of the semiconductor substrate 3. The capacitor 9 includes a coil 4 and a conductor plate 8. The coil 4 is connected to other semiconductor elements and the like via conductive wires 5a and 5b. The conductor plate 8 is connected to another semiconductor element or the like via a conducting wire 5d. Further, the insulator 12 is sandwiched between the conductive wires 5a and 5d, and the conductive wires 5a and 5d do not contact each other. Thus, the thickness of the semiconductor device 2c can be suppressed by the thickness of the capacitor 9 sealed with the insulator 6 embedded in the recess 3a on the surface of the semiconductor substrate 3.

また、半導体装置２ｃでは、次の利点を備えている。通常、コイルとコンデンサは、３個の導体（１個のコイルと、コンデンサを構成する２個の導体板）が必要とされるが、半導体装置２ｃでは、コイル４がコンデンサ９の一方の導体板を兼ねているため、２個の導体でコイルとコンデンサを実現している。それゆえ、部品点数が少なく、装置を小型化することができる。   The semiconductor device 2c has the following advantages. Normally, a coil and a capacitor require three conductors (one coil and two conductor plates constituting the capacitor). In the semiconductor device 2c, the coil 4 is one conductor plate of the capacitor 9. Therefore, a coil and a capacitor are realized with two conductors. Therefore, the number of parts is small and the apparatus can be miniaturized.

図９を参照して実施例２の半導体装置２ａの変形例として半導体装置２ｄを説明する。半導体装置２ｄの模式的な分解図は、図３の半導体装置２ａと同じであるため、説明を省略する。図９に、半導体装置２ｄの断面図を示す。図９は、図３の座標系においてＸＺ平面と平行な平面であり、コイル４ａ、４ｂの夫々両端を通る平面で半導体装置２ｄをカットした断面図を示している。図９は半導体基板３の一部を示しており、図示は省略しているが、半導体基板３にはトランジスタやダイオードなどの半導体素子が形成されている。コイル４ａと４ｂは、導線５ｃで直列に接続されている。コイル４ａは、導線５ａを介して他の半導体素子などに接続されている。コイル４ｂは、導線５ｂを介して他の半導体素子などに接続されている。   With reference to FIG. 9, a semiconductor device 2d will be described as a modification of the semiconductor device 2a of the second embodiment. A schematic exploded view of the semiconductor device 2d is the same as the semiconductor device 2a of FIG. FIG. 9 shows a cross-sectional view of the semiconductor device 2d. FIG. 9 is a cross-sectional view of the semiconductor device 2d cut along a plane parallel to the XZ plane in the coordinate system of FIG. 3 and passing through both ends of the coils 4a and 4b. FIG. 9 shows a part of the semiconductor substrate 3, and although not shown, semiconductor elements such as transistors and diodes are formed on the semiconductor substrate 3. The coils 4a and 4b are connected in series by a conducting wire 5c. The coil 4a is connected to another semiconductor element or the like via a conducting wire 5a. The coil 4b is connected to another semiconductor element or the like via a conducting wire 5b.

コイル４ａ、４ｂは、絶縁体６に封止されている。半導体装置２ｄは、半導体基板３の表面の窪み３ａに、コイル４ｂだけが埋め込まれている。コイル４ａは、半導体基板３の表面よりも上に位置している。図中の破線ＳＬが、半導体基板３の表面と同じ高さを示している。半導体装置２ｄは、絶縁体６で封止されたコイル４ａと４ｂのうち、半導体基板３の表面の窪み３ａに埋め込まれたコイル４ｂの厚み分だけ、その厚みを抑制することが可能となる。   The coils 4 a and 4 b are sealed with an insulator 6. In the semiconductor device 2 d, only the coil 4 b is embedded in the recess 3 a on the surface of the semiconductor substrate 3. The coil 4 a is located above the surface of the semiconductor substrate 3. A broken line SL in the drawing indicates the same height as the surface of the semiconductor substrate 3. The semiconductor device 2 d can suppress the thickness of the coils 4 a and 4 b sealed with the insulator 6 by the thickness of the coil 4 b embedded in the recess 3 a on the surface of the semiconductor substrate 3.

本明細書が開示する技術は、封止された受動素子（コイル、コンデンサなど）を構成する導体のうち、少なくとも１個が半導体基板表面の窪み３ａに埋め込まれていればよい。   In the technology disclosed in this specification, at least one of the conductors constituting the sealed passive element (coil, capacitor, etc.) may be embedded in the recess 3a on the surface of the semiconductor substrate.

コイルの周囲の絶縁体は、強磁性体（例えばフェライト）を含むものであることが好ましい。例えば、絶縁体は、フェライトの粒子を絶縁性の樹脂で被覆した紛体を固めたものであるとよい。コイルの周囲の絶縁体が強磁性体を含んでいると、コイルのインダクタンスを高めることができる。また、コンデンサを構成する２個の導体板（あるいは、コンデンサを構成する導体板と板状のコイル）の間に充填されている絶縁体は、高い誘電率を有する物質であることが望ましい。高い容量のコンデンサを実現できるからである。   It is preferable that the insulator around the coil includes a ferromagnetic material (for example, ferrite). For example, the insulator may be formed by solidifying a powder in which ferrite particles are coated with an insulating resin. If the insulator around the coil contains a ferromagnetic material, the inductance of the coil can be increased. The insulator filled between the two conductor plates constituting the capacitor (or the conductor plate constituting the capacitor and the plate coil) is preferably a substance having a high dielectric constant. This is because a high-capacitance capacitor can be realized.

コイルの巻線と導線５ａ−５ｄは、アルミニウムＡｌ、銅Ｃｕ、金Ａｕ、タングステンＷ、チタンＴｉ、窒化チタンＴｉＮなどの金属配線で構成されている。コイルやコンデンサを埋め込むための窪み、及び、コイルやコンデンサは、エッチングや金属蒸着など、半導体製造技術を利用して製造することができる。   The coil windings and the conductive wires 5a-5d are made of metal wiring such as aluminum Al, copper Cu, gold Au, tungsten W, titanium Ti, and titanium nitride TiN. The recess for embedding the coil and the capacitor, and the coil and the capacitor can be manufactured using a semiconductor manufacturing technique such as etching or metal deposition.

本明細書では、平板タイプで渦巻き状に巻回されているコイルの形態は矩形で図示しているが、そのコイルの形態は多角形や丸形などであってもよい。   In the present specification, the shape of the coil that is spirally wound in the flat plate type is illustrated as a rectangle, but the shape of the coil may be a polygon or a circle.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

２、２ａ−２ｄ：半導体装置
３ ：半導体基板
３ａ ：窪み
４、４ａ、４ｂ：コイル
５ａ−５ｄ ：導線
６、１２ ：絶縁体
７、９ ：コンデンサ
７ａ、７ｂ、８：導体板 2, 2a-2d: Semiconductor device 3: Semiconductor substrate 3a: Depression 4, 4a, 4b: Coil 5a-5d: Conductor 6, 12: Insulator 7, 9: Capacitors 7a, 7b, 8: Conductor

Claims (4)

半導体基板の表面に窪みが設けられており、当該窪みの中に絶縁体に封止されたコイルとコンデンサの少なくとも一方が埋設されている、半導体装置。   A semiconductor device, wherein a recess is provided on a surface of a semiconductor substrate, and at least one of a coil and a capacitor sealed with an insulator is embedded in the recess. 前記絶縁体に複数の渦巻き状の前記コイルが封止されており、少なくとも一つの前記コイルが、前記窪みの中に配置されている、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of spiral coils are sealed in the insulator, and at least one of the coils is disposed in the recess. 複数の前記コイルが直列に接続されており、複数の前記コイルの巻線の断面積が等しい、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the plurality of coils are connected in series, and the cross-sectional areas of the windings of the plurality of coils are equal. 渦巻き状の前記コイルと導体板が対向するように前記絶縁体に封止されており、前記コイルと前記導体板の少なくとも一方が前記窪みの中に配置されており、前記コイルと前記導体板がコンデンサを構成している、請求項１に記載の半導体装置。   The coil is sealed with the insulator so that the coil and the conductor plate face each other, and at least one of the coil and the conductor plate is disposed in the recess, and the coil and the conductor plate are The semiconductor device of Claim 1 which comprises the capacitor | condenser.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653047A (en) * 1992-07-27 1994-02-25 Mitsubishi Materials Corp Noise filter
WO1996027905A1 (en) * 1995-03-06 1996-09-12 Hitachi, Ltd. High-frequency amplifier circuit
JP2002057037A (en) * 2000-08-09 2002-02-22 Fuji Electric Co Ltd Composite integrated circuit and its manufacturing method
JP2002299462A (en) * 2001-01-26 2002-10-11 Nokia Mobile Phones Ltd Semiconductor device
JP2003297939A (en) * 2002-04-05 2003-10-17 Innotech Corp Semiconductor device
JP2012195870A (en) * 2011-03-17 2012-10-11 Seiko Epson Corp Wireless communication device, manufacturing method of passive element, and wireless communication apparatus
JP2017504223A (en) * 2014-12-24 2017-02-02 インテル コーポレイション Passive components integrated in a stacked integrated circuit package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653047A (en) * 1992-07-27 1994-02-25 Mitsubishi Materials Corp Noise filter
WO1996027905A1 (en) * 1995-03-06 1996-09-12 Hitachi, Ltd. High-frequency amplifier circuit
JP2002057037A (en) * 2000-08-09 2002-02-22 Fuji Electric Co Ltd Composite integrated circuit and its manufacturing method
JP2002299462A (en) * 2001-01-26 2002-10-11 Nokia Mobile Phones Ltd Semiconductor device
JP2003297939A (en) * 2002-04-05 2003-10-17 Innotech Corp Semiconductor device
JP2012195870A (en) * 2011-03-17 2012-10-11 Seiko Epson Corp Wireless communication device, manufacturing method of passive element, and wireless communication apparatus
JP2017504223A (en) * 2014-12-24 2017-02-02 インテル コーポレイション Passive components integrated in a stacked integrated circuit package

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