JP2012195870A - Wireless communication device, manufacturing method of passive element, and wireless communication apparatus - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a wireless communication device which achieves one-chip high frequency circuit, enhances isolation characteristics between an upper layer circuit and a lower layer circuit, and has high mass productivity.SOLUTION: A wireless communication device comprises an RFIC, a capacitor 32, and an inductor 24 arranged in stack. A passive element chip 12 stacked for the RFIC so that at least a part of the capacitor 32 is located between the RFIC and the inductor 24. In the wireless communication device having such features, the passive element chip 12 includes a metal pattern configuring an upper electrode 26 of the capacitor 32 and a metal pattern configuring the inductor 24 arranged side by side. A lower layer metal pattern 18 configuring a lower electrode of the capacitor 32 is preferably extended below the metal pattern configuring the inductor 24.

Description

本発明は、無線通信デバイス、および無線通信機器に係り、特に受動素子を実装した無線通信デバイス、この無線通信デバイスを構成する受動素子の製造方法、および無線通信機器に関する。   The present invention relates to a wireless communication device and a wireless communication device, and more particularly, to a wireless communication device in which a passive element is mounted, a method for manufacturing a passive element constituting the wireless communication device, and a wireless communication device.

無線通信に用いられる高周波回路には、インピーダンス整合(マッチング)用に、単体乃至複数の受動素子が接続されることが一般的である。
従来、このような受動素子は、図11に示すように、無線通信デバイス1を構成するRFIC(Radio Frequency Integrated Circuit)2とアンテナ4とを電気的に接続する配線パターン中に設けられていた。しかし、このような構成では、回路に用いる受動素子3の数が増えるほど、実装基板5に実装するチップの数が増えることとなってしまうといった問題があった。このような問題は特に、インダクタ素子がトロイダルに形成される空芯コイルで構成されるために小型化に不向きであるといった事に起因していた。
Generally, a single or a plurality of passive elements are connected to a high-frequency circuit used for wireless communication for impedance matching.
Conventionally, as shown in FIG. 11, such a passive element has been provided in a wiring pattern that electrically connects an RFIC (Radio Frequency Integrated Circuit) 2 and an antenna 4 constituting the wireless communication device 1. However, such a configuration has a problem that the number of chips mounted on the mounting substrate 5 increases as the number of passive elements 3 used in the circuit increases. Such a problem is caused by the fact that the inductor element is composed of an air core coil formed in a toroidal shape and is not suitable for miniaturization.

これに対し、特許文献1や2には、スパイラル状に平面形成可能なインダクタが開示されている。特許文献1、2では、平面形成を可能とした受動素子を、RFICなどの半導体素子上に直接形成、あるいはW−CSP(Wafer level Chip Scale Package)として半導体素子上に実装し、受動素子を含んだ高周波回路をワンチップ化し、その実装面積を飛躍的に縮小している。   On the other hand, Patent Documents 1 and 2 disclose inductors that can be planarly formed in a spiral shape. In Patent Documents 1 and 2, a passive element that enables planar formation is directly formed on a semiconductor element such as an RFIC, or mounted on a semiconductor element as a W-CSP (Wafer Level Chip Scale Package), and includes a passive element. However, the high-frequency circuit is made into one chip, and the mounting area is drastically reduced.

上記特許文献1や2に開示されている技術によれば、確かに高周波回路としての実装面積を縮小し、無線通信デバイス、あるいはそれを搭載する無線通信機器の小型化を図ることが可能となる。このような構成の技術では、半導体素子上に直接、あるいはチップとして受動素子(特許文献1、2では特にインダクタ)が平面的に形成されるため上層に形成される回路と下層に形成される回路との間におけるアイソレーション特性が低く、次のような問題が生ずる虞がある。   According to the techniques disclosed in Patent Documents 1 and 2, it is possible to reduce the mounting area as a high-frequency circuit and to reduce the size of a wireless communication device or a wireless communication device on which the wireless communication device is mounted. . In the technology with such a configuration, a passive element (in particular, an inductor in Patent Documents 1 and 2 in Patent Documents 1 and 2) is formed in a planar manner directly on a semiconductor element or as a chip. The isolation characteristics between the two are low, and the following problems may occur.

すなわち、受動素子であるインダクタに電流が印加されると、インダクタを構成するスパイラル状のパターンと交差する方向に磁界が作用する。このため、半導体素子内に形成された内部配線や回路に対し、磁界が影響を及ぼす可能性があるというものである。   That is, when a current is applied to the inductor, which is a passive element, a magnetic field acts in a direction that intersects the spiral pattern that constitutes the inductor. For this reason, the magnetic field may affect the internal wiring and circuit formed in the semiconductor element.

このような問題に対しては、特許文献3に開示されているような無線通信デバイスが知られている。特許文献3に開示されている無線通信デバイスは、下層回路を構成する半導体素子等と、上層回路を構成するインダクタやキャパシタ等の受動素子との間に、網目状の金属パターンを配置したものである。   For such a problem, a wireless communication device as disclosed in Patent Document 3 is known. The wireless communication device disclosed in Patent Document 3 is a device in which a mesh-like metal pattern is arranged between a semiconductor element or the like constituting a lower layer circuit and a passive element such as an inductor or a capacitor constituting the upper layer circuit. is there.

このような構成の無線通信デバイスによれば、上層回路と下層回路との間におけるアイソレーション特性が向上し、半導体素子内の配線や回路に対するインダクタによる磁界の影響を抑制することができる。   According to the wireless communication device having such a configuration, the isolation characteristic between the upper layer circuit and the lower layer circuit is improved, and the influence of the magnetic field due to the inductor on the wiring and circuit in the semiconductor element can be suppressed.

特開2005−347723号公報JP 2005-347723 A 特開2008−159654号公報JP 2008-159654 A 特開2003−51543号公報JP 2003-51543 A

上記特許文献3に開示されているような無線通信デバイスによれば、マッチング用の受動素子を含む高周波回路のワンチップ化を実現すると共に、上層回路と下層回路間におけるアイソレーション特性の向上も図ることができる。   According to the wireless communication device disclosed in Patent Document 3, the high-frequency circuit including the passive element for matching is realized as one chip, and the isolation characteristic between the upper layer circuit and the lower layer circuit is improved. be able to.

しかし、特許文献3に開示されているような構成の無線通信デバイスでは、アイソレーション特性の向上と引き換えに、網目状の金属パターンを形成するための工程を増やす必要があり、特許文献2や3に開示されている無線通信デバイスに比べて量産性が低下してしまうといった問題が生ずる。   However, in a wireless communication device having a configuration as disclosed in Patent Document 3, it is necessary to increase the number of steps for forming a mesh-like metal pattern in exchange for improvement in isolation characteristics. There arises a problem that the mass productivity is lowered as compared with the wireless communication device disclosed in the above.

そこで本発明では、マッチング用の受動素子を含む高周波回路のワンチップ化を実現すると共に、上層回路と下層回路との間におけるアイソレーション特性を向上し、かつ量産性の高い無線通信デバイス、受動素子の製造方法、および無線通信機器を提供することを目的とする。   Therefore, in the present invention, a high-frequency circuit including a passive element for matching is realized as a single chip, and the isolation characteristics between the upper layer circuit and the lower layer circuit are improved, and the mass-productive wireless communication device and passive element are improved. An object of the present invention is to provide a manufacturing method and a wireless communication device.

本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。   SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.

[適用例1]高周波回路を構成する集積回路と、キャパシタ及びインダクタを有し、インダクタとが積層配置され、前記キャパシタの少なくとも一部が前記集積回路と前記インダクタとの間に位置するようにして前記集積回路に対して積層して実装される受動素子チップと、を備えることを特徴とする無線通信デバイス。
このような特徴を有する無線通信デバイスによれば、マッチング用の受動素子を含む高周波回路のワンチップ化を実現することができる。また、上層に配置された受動素子チップのインダクタと下層に配置された集積回路との間にキャパシタの少なくとも一部が介在されるため、インダクタから生ずる磁界をキャパシタを構成する金属パターンで遮蔽することができ、アイソレーション特性を向上することができる。また、受動素子チップを構成する要素(インダクタとキャパシタ)以外を含まずに前記効果を得ることができるため、余分な要素を形成するための工程が増える事が無く、量産性を高く維持することができる。
[Application Example 1] An integrated circuit that constitutes a high-frequency circuit, a capacitor and an inductor, the inductor is laminated, and at least a part of the capacitor is positioned between the integrated circuit and the inductor. A wireless communication device comprising: a passive element chip stacked and mounted on the integrated circuit.
According to the wireless communication device having such a feature, it is possible to realize a one-chip high-frequency circuit including a passive element for matching. In addition, since at least a part of the capacitor is interposed between the inductor of the passive element chip arranged in the upper layer and the integrated circuit arranged in the lower layer, the magnetic field generated from the inductor is shielded by the metal pattern constituting the capacitor. And isolation characteristics can be improved. In addition, since the above effect can be obtained without including elements (inductors and capacitors) constituting the passive element chip, the number of processes for forming extra elements is not increased, and high productivity is maintained. Can do.

[適用例2]適用例1に記載の無線通信デバイスであって、前記受動素子チップは、前記キャパシタの上部電極を構成する金属パターンと前記インダクタを構成する金属パターンとを横並びに備え、前記キャパシタの下部電極を構成する金属パターンを前記インダクタを構成する金属パターンの下部にまで延設したことを特徴とする無線通信デバイス。
このような構成とすることによれば、インダクタから生ずる磁界を遮蔽する金属パターンを、キャパシタの下部電極を形成する工程で同時に形成することが可能となる。よって、磁界を遮蔽するためのパターンを形成するためだけの層およびその層を形成する工程が不要となる。このため、低背化を図ることができると共に、工程数の削減による量産性の向上を図ることができる。
[Application Example 2] The wireless communication device according to Application Example 1, wherein the passive element chip includes a metal pattern constituting an upper electrode of the capacitor and a metal pattern constituting the inductor side by side, and the capacitor A wireless communication device, wherein a metal pattern constituting the lower electrode of the first metal layer extends to a lower part of the metal pattern constituting the inductor.
With this configuration, it is possible to simultaneously form a metal pattern that shields the magnetic field generated from the inductor in the step of forming the lower electrode of the capacitor. Therefore, a layer only for forming a pattern for shielding a magnetic field and a process for forming the layer are not necessary. For this reason, it is possible to reduce the height and improve the mass productivity by reducing the number of steps.

[適用例3]適用例2に記載の無線通信デバイスであって、前記キャパシタの下部電極を構成する金属パターンのうち、前記上部電極を構成する金属パターンの下部に位置する部分と前記インダクタを構成する金属パターンの下部に位置する部分とを接続する金属パターンに切れ込みを設けたことを特徴とする無線通信デバイス。
このような構成とした場合であっても、上記適用例2と同様な効果を得ることができる。
[Application Example 3] The wireless communication device according to Application Example 2, wherein a portion of the metal pattern constituting the lower electrode of the capacitor that is positioned below the metal pattern constituting the upper electrode and the inductor are constituted A wireless communication device comprising a notch formed in a metal pattern that connects a portion located below a metal pattern to be cut.
Even if it is a case where it is such a structure, the effect similar to the said application example 2 can be acquired.

[適用例4]適用例2又は3に記載の無線通信デバイスであって、前記キャパシタの下部電極を構成する金属パターンのうちの前記インダクタを構成する金属パターンの下部に位置する金属パターンを網目状に形成したことを特徴とする無線通信デバイス。
このような構成とした場合には、上記適用例2と同様な効果を得ることができると共に、インダクタの下部に位置する金属パターンの面積が減ることとなるため、寄生容量の増加を抑制することができる。
Application Example 4 In the wireless communication device according to Application Example 2 or 3, the metal pattern located below the metal pattern constituting the inductor among the metal patterns constituting the lower electrode of the capacitor is mesh-shaped. A wireless communication device characterized by being formed into
In such a configuration, the same effect as in the above application example 2 can be obtained, and the area of the metal pattern located under the inductor is reduced, so that an increase in parasitic capacitance is suppressed. Can do.

[適用例5]素子基板上に第1絶縁層を形成する第1絶縁層形成工程と、前記第1絶縁層の上面に、キャパシタの下部電極を構成する下層金属パターンを形成する下層金属パターン形成工程と、前記下層金属パターンの上面に、第2絶縁層を形成する第2絶縁層形成工程と、前記第2絶縁層の上面であって前記下層金属パターンに重なる位置に、前記キャパシタの上部電極とインダクタを構成する上層金属パターンを形成する上層金属パターン形成工程と、を有する受動素子の製造方法。
このような特徴を有する受動素子の製造方法によれば、工程数を増やす事無くインダクタからの磁界を遮蔽することのできる受動素子を製造することが可能となる。
Application Example 5 A first insulating layer forming step for forming a first insulating layer on an element substrate, and a lower metal pattern forming for forming a lower metal pattern constituting a lower electrode of a capacitor on the upper surface of the first insulating layer A second insulating layer forming step of forming a second insulating layer on the upper surface of the lower metal pattern, and an upper electrode of the capacitor at a position overlapping the lower metal pattern on the upper surface of the second insulating layer. And an upper layer metal pattern forming step of forming an upper layer metal pattern constituting the inductor.
According to the method for manufacturing a passive element having such characteristics, it is possible to manufacture a passive element that can shield the magnetic field from the inductor without increasing the number of steps.

[適用例6]適用例1乃至4のいずれか1例に記載の無線通信デバイスを搭載したことを特徴とする無線通信機器。   Application Example 6 A wireless communication device including the wireless communication device according to any one of Application Examples 1 to 4.

実施形態に係る無線通信デバイスを構成する受動素子チップの構成を示す分解斜視図である。It is a disassembled perspective view which shows the structure of the passive element chip | tip which comprises the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスの構成を示す側面断面図である。It is side surface sectional drawing which shows the structure of the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスの主要部の構成を示す平面図である。It is a top view which shows the structure of the principal part of the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスを構成する受動素子チップの正面断面図である。It is front sectional drawing of the passive element chip | tip which comprises the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスの製造工程を示すフローである。It is a flow which shows the manufacturing process of the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスの第1変形例に係る受動素子チップを構成する上層金属パターンと下層金属パターンの構成を示す図である。It is a figure which shows the structure of the upper layer metal pattern and lower layer metal pattern which comprise the passive element chip which concerns on the 1st modification of the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスの第2変形例に係る受動素子チップを構成する上層金属パターンと下層金属パターンの構成を示す図である。It is a figure which shows the structure of the upper layer metal pattern and lower layer metal pattern which comprise the passive element chip which concerns on the 2nd modification of the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスの第3変形例に係る受動素子チップを構成する上層金属パターンと下層金属パターンの構成を示す図である。It is a figure which shows the structure of the upper layer metal pattern and lower layer metal pattern which comprise the passive element chip which concerns on the 3rd modification of the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスの第4変形例に係る受動素子チップの正面断面を示す図である。It is a figure which shows the front cross section of the passive element chip which concerns on the 4th modification of the radio | wireless communication device which concerns on embodiment. 実施形態に係る無線通信デバイスを搭載した無線通信機器の一例としてのインクジェットプリンターの構成を示すブロック図である。It is a block diagram which shows the structure of the inkjet printer as an example of the wireless communication apparatus carrying the wireless communication device which concerns on embodiment. 従来の無線通信デバイスの構成を示す斜視図である。It is a perspective view which shows the structure of the conventional radio | wireless communication device.

以下、本発明の無線通信デバイス、及び無線通信機器に係る実施の形態について、図面を参照しつつ詳細に説明する。
本実施形態では、無線通信デバイスとして、高周波回路を構成するRFICと、このRFICと図示しないアンテナ間におけるインピーダンス整合用の受動素子を備えた素子を例に挙げ、図1〜図4を参照して説明する。なお、図1は、無線通信デバイスを構成する受動体素子チップの構成を示す分解斜視図である。また、図2は、無線通信デバイスの構成を示す側面断面図である。図3は、無線通信デバイスの主要部の平面構成を示す図である。図4は、無線通信デバイスを構成する受動素子チップの構成を示す正面断面図である。
本実施形態に係る無線通信デバイス10は、RFIC40と受動素子チップ12、リードフレーム44、およびモールド層60を基本として構成される。
Hereinafter, embodiments of the wireless communication device and the wireless communication device of the present invention will be described in detail with reference to the drawings.
In the present embodiment, as an example of a wireless communication device, an RFIC that constitutes a high-frequency circuit and an element that includes a passive element for impedance matching between the RFIC and an antenna (not shown) are described with reference to FIGS. explain. FIG. 1 is an exploded perspective view showing a configuration of a passive element chip constituting a wireless communication device. FIG. 2 is a side sectional view showing the configuration of the wireless communication device. FIG. 3 is a diagram illustrating a planar configuration of a main part of the wireless communication device. FIG. 4 is a front cross-sectional view showing the configuration of the passive element chip constituting the wireless communication device.
The wireless communication device 10 according to the present embodiment is configured based on the RFIC 40, the passive element chip 12, the lead frame 44, and the mold layer 60.

RFIC40は、半導体層に形成された高周波用の集積回路素子である。受動素子チップ12は、RFIC40のインピーダンスマッチングに用いられるインダクタ24とキャパシタ32との双方を備えた素子チップである。なお、本実施形態に係る受動素子チップ12は、その平面サイズ(ダイサイズ)をRFIC40の能動面の平面サイズよりも一回り小さく構成することで、RFIC40の能動面に搭載することを可能とした。以下、受動素子チップ12の具体的な構成について説明する。   The RFIC 40 is a high-frequency integrated circuit element formed in a semiconductor layer. The passive element chip 12 is an element chip including both an inductor 24 and a capacitor 32 used for impedance matching of the RFIC 40. The passive element chip 12 according to the present embodiment can be mounted on the active surface of the RFIC 40 by configuring the planar size (die size) to be slightly smaller than the planar size of the active surface of the RFIC 40. . Hereinafter, a specific configuration of the passive element chip 12 will be described.

受動素子チップ12は、素子基板14とキャパシタ32、およびインダクタ24を基本として構成される。素子基板14は、Siやガラス、石英、および水晶などの半導体や絶縁体で構成されたベアな材料であると良い。なお、素子基板14を半導体で構成することによれば、詳細を後述するインダクタ24から生ずる磁界を遮蔽するシールド効果を得ることができ、RFIC40との間におけるアイソレーション特性を向上させることができる。   The passive element chip 12 is configured based on an element substrate 14, a capacitor 32, and an inductor 24. The element substrate 14 is preferably a bare material made of a semiconductor or an insulator such as Si, glass, quartz, and quartz. When the element substrate 14 is made of a semiconductor, a shielding effect for shielding a magnetic field generated from the inductor 24, which will be described later in detail, can be obtained, and the isolation characteristics with the RFIC 40 can be improved.

キャパシタ32、およびインダクタ24は、上述した素子基板14の一方の主面に積層形成された第1絶縁層16と下層金属パターン18、第2絶縁層20、および上層金属パターン30により構成される。
第1絶縁層16は、素子基板14の一方の主面に設けられる。第1絶縁層16は、ポリイミド系の樹脂などにより構成された絶縁膜である。
The capacitor 32 and the inductor 24 are configured by the first insulating layer 16, the lower metal pattern 18, the second insulating layer 20, and the upper metal pattern 30 that are stacked on one main surface of the element substrate 14 described above.
The first insulating layer 16 is provided on one main surface of the element substrate 14. The first insulating layer 16 is an insulating film made of polyimide resin or the like.

下層金属パターン18は、第1絶縁層16の上面に設けられる。下層金属パターン18は、例えば、シード層、配線層、およびメッキ層から構成される。なお、図面には、説明を簡単化するために、下層金属パターン18を1つの層で示している。また、各層はCu、Au、Ag、Ti、W、Ni、およびTi−W、Ti−N等のチタン系合金等の導電性材料の単体又は複合材料により構成される。一例として、シード層をTi−W、配線層をCu、メッキ層をCuにより構成するものを挙げることができる。   The lower metal pattern 18 is provided on the upper surface of the first insulating layer 16. The lower metal pattern 18 includes, for example, a seed layer, a wiring layer, and a plating layer. In the drawing, the lower metal pattern 18 is shown as one layer for the sake of simplicity. Each layer is made of a single material or a composite material of a conductive material such as Cu, Au, Ag, Ti, W, Ni, and a titanium-based alloy such as Ti—W and Ti—N. As an example, a seed layer is made of Ti-W, a wiring layer is made of Cu, and a plating layer is made of Cu.

下層金属パターン18は、基本的にはキャパシタ32の下部電極を構成する金属パターンであるが、詳細を後述する上層金属パターン30により構成されるインダクタ24の下部にまで延設されているベタなパターンである。このような構成とすることで、延設された金属パターンは、インダクタ24から生ずる磁界を遮蔽するシールド効果を持つこととなる。このため、受動素子チップ12をRFIC40の能動面に搭載した場合であっても、RFIC40との間におけるアイソレーション特性を向上させることができる。   The lower metal pattern 18 is basically a metal pattern constituting the lower electrode of the capacitor 32, but is a solid pattern extending to the lower part of the inductor 24 constituted by an upper metal pattern 30 to be described in detail later. It is. With such a configuration, the extended metal pattern has a shielding effect for shielding the magnetic field generated from the inductor 24. For this reason, even when the passive element chip 12 is mounted on the active surface of the RFIC 40, the isolation characteristics with the RFIC 40 can be improved.

第2絶縁層20は、下層金属パターン18の上面に設けられる。第2絶縁層20は第1絶縁層16と同様に、ポリイミドなどの樹脂により構成された絶縁膜であり、詳細を後述する上層金属パターン30により構成されるキャパシタ32の上部電極26やインダクタ24と、上述した下層金属パターン18との短絡を防止する役割を果たす。   The second insulating layer 20 is provided on the upper surface of the lower metal pattern 18. Similar to the first insulating layer 16, the second insulating layer 20 is an insulating film made of a resin such as polyimide. The second insulating layer 20 includes an upper electrode 26 and an inductor 24 of the capacitor 32 formed of an upper metal pattern 30 to be described in detail later. It plays the role which prevents the short circuit with the lower layer metal pattern 18 mentioned above.

上層金属パターン30は、第2絶縁層20の上面に設けられる。上層金属パターン30も、上述した下層金属パターン18と同様に、シード層、配線層、およびメッキ層から構成すると良い(図面中では1層で上層金属パターン30を示す)。また、上層金属パターン30を構成する材料も、下層金属パターン18と同様で良く、Cu、Au、Ag、Ti、W、Ni、およびTi−W、Ti−N等のチタン系合金等の導電性材料の単体又は複合材料により構成すれば良い。一例として、シード層をTi−W、配線層をCu、メッキ層をCuにより構成するものを挙げることができる。   The upper metal pattern 30 is provided on the upper surface of the second insulating layer 20. The upper metal pattern 30 may be composed of a seed layer, a wiring layer, and a plating layer as in the lower metal pattern 18 (the upper metal pattern 30 is shown as one layer in the drawing). The material constituting the upper layer metal pattern 30 may be the same as that of the lower layer metal pattern 18, and is conductive such as Cu, Au, Ag, Ti, W, Ni, and titanium-based alloys such as Ti-W and Ti-N. What is necessary is just to comprise by the simple substance of a material, or a composite material. As an example, a seed layer is made of Ti-W, a wiring layer is made of Cu, and a plating layer is made of Cu.

上層金属パターン30は、キャパシタ32の上部電極26とインダクタ24を構成する。また、本実施形態においては、上層金属パターン30により、キャパシタ32の下部電極を構成する下部電極に接続される端子28が形成される。キャパシタ32の上部電極26を構成する上層金属パターン30は、ベタなパターンである。一方、インダクタ24を構成する上層金属パターン30は、平面形態をスパイラル状としたパターンである。インダクタ24を構成するスパイラル状の金属パターンの両端部には、信号の入出力のための端子25a,25bが設けられる。また、キャパシタ32の下部電極を構成する下層金属パターン18の端子48aは、スルーホール22などを介して下層金属パターン18と電気的に接続されている。   The upper metal pattern 30 constitutes the upper electrode 26 of the capacitor 32 and the inductor 24. In the present embodiment, the upper metal pattern 30 forms a terminal 28 connected to the lower electrode constituting the lower electrode of the capacitor 32. The upper metal pattern 30 constituting the upper electrode 26 of the capacitor 32 is a solid pattern. On the other hand, the upper metal pattern 30 constituting the inductor 24 is a pattern in which the planar form is spiral. Terminals 25 a and 25 b for inputting and outputting signals are provided at both ends of the spiral metal pattern constituting the inductor 24. Further, the terminal 48a of the lower layer metal pattern 18 constituting the lower electrode of the capacitor 32 is electrically connected to the lower layer metal pattern 18 through the through hole 22 or the like.

上層金属パターン30の上面には、保護膜としての第3絶縁層34が設けられる。第3絶縁層34も、第1、第2絶縁層16,20と同様にポリイミドなどの樹脂で構成することができる。第3絶縁層34には、上層金属パターン30の一部を露出させる複数の開口部36が設けられている。開口部36は、インダクタ24の端子25a,25bに該当する部位や、キャパシタ32の下部電極に接続された端子28に相当する部位、およびキャパシタ32の上部電極26の一部を露出させる部位に設けられる。   A third insulating layer 34 as a protective film is provided on the upper surface of the upper metal pattern 30. Similarly to the first and second insulating layers 16 and 20, the third insulating layer 34 can also be made of a resin such as polyimide. The third insulating layer 34 is provided with a plurality of openings 36 for exposing a part of the upper metal pattern 30. The opening 36 is provided in a portion corresponding to the terminals 25 a and 25 b of the inductor 24, a portion corresponding to the terminal 28 connected to the lower electrode of the capacitor 32, and a portion exposing a part of the upper electrode 26 of the capacitor 32. It is done.

リードフレーム44は、受動素子チップ12を実装するRFIC40を支持するフレーム兼外部電極としての役割を担う金属プレートである。リードフレーム44は、ベース46とリード電極48とより成る。ベース46は、上述したRFIC40を搭載するための台座である。リード電極48は、一方の端部48aを詳細を後述するモールド層60の内部に配置してRFIC40や受動素子チップ12と電気的導通を図り、他方の端部48bをモールド層60の外部へ突設させることで、外部電極としての役割を担うプレートである。なお、リード電極48における外部突出部分は、モールド層60形成後に所望する形態へと折り曲げ形成される。   The lead frame 44 is a metal plate that serves as a frame and external electrode that supports the RFIC 40 on which the passive element chip 12 is mounted. The lead frame 44 includes a base 46 and lead electrodes 48. The base 46 is a pedestal for mounting the RFIC 40 described above. The lead electrode 48 has one end 48 a disposed inside a mold layer 60, which will be described in detail later, for electrical conduction with the RFIC 40 and the passive element chip 12, and the other end 48 b projected to the outside of the mold layer 60. By providing it, it is a plate that plays a role as an external electrode. The externally protruding portion of the lead electrode 48 is bent and formed into a desired shape after the mold layer 60 is formed.

モールド層60は、上述したRFIC40や受動素子チップ12、およびリードフレーム44におけるベース46やリード電極48の一部を覆う保護層である。モールド層60は、絶縁性の樹脂により構成すれば良く、例えばエポキシ系樹脂などで形成すれば良い。   The mold layer 60 is a protective layer that covers a part of the base 46 and the lead electrode 48 in the RFIC 40, the passive element chip 12, and the lead frame 44 described above. The mold layer 60 may be made of an insulating resin, such as an epoxy resin.

このような基本構成を有する無線通信デバイス10では、RFIC40の能動面に形成されたパッド42と受動素子チップ12の上面に形成された端子25a,25b,28、キャパシタ32の上部電極26およびリード電極48の一方の端部48aとは、それぞれ必要に応じてワイヤ50を介して電気的に接続されている。   In the wireless communication device 10 having such a basic configuration, the pad 42 formed on the active surface of the RFIC 40, the terminals 25a, 25b, and 28 formed on the upper surface of the passive element chip 12, the upper electrode 26 of the capacitor 32, and the lead electrode One end 48a of 48 is electrically connected via a wire 50 as necessary.

このような構成を有する無線通信デバイス10によれば、インダクタ24やキャパシタ32といったインピーダンスマッチング用の受動素子を含む高周波回路をワンチップ化することができる。また、RFIC40の上層に配置したインダクタ24から生ずる磁界をインダクタ24とRFIC40との間に配置したキャパシタ32の下部電極を構成する下層金属パターン18により遮蔽するため、RFIC40とインダクタ24との間のアイソレーション特性を向上させることができる。さらに、インダクタ24から生ずる磁界を遮蔽する金属パターンは、キャパシタ32の下部電極を構成する金属パターンと同じ層に同一パターンとして形成されるため、従来の積層型の受動素子に比べ、工程数を減らすことができ、量産性の向上を図ることができる。   According to the wireless communication device 10 having such a configuration, a high-frequency circuit including passive elements for impedance matching such as the inductor 24 and the capacitor 32 can be formed into one chip. Further, since the magnetic field generated from the inductor 24 disposed on the upper layer of the RFIC 40 is shielded by the lower layer metal pattern 18 constituting the lower electrode of the capacitor 32 disposed between the inductor 24 and the RFIC 40, the isolator between the RFIC 40 and the inductor 24 is isolated. The transmission characteristics can be improved. Furthermore, since the metal pattern for shielding the magnetic field generated from the inductor 24 is formed in the same layer as the metal pattern constituting the lower electrode of the capacitor 32, the number of processes is reduced as compared with the conventional multilayer passive element. And mass productivity can be improved.

次に、本実施形態に係る無線通信デバイスの製造方法について図5を参照して説明する。
まず、受動素子チップ12の製造工程について説明する。最初に、素子基板14上にパッシベーション膜としての第1絶縁層16を形成する。第1絶縁層16の形成は、スピンオフやスクリーン印刷、インクジェット方式などにより樹脂膜を形成すれば良い(ステップ1:第1絶縁層形成工程)。次に、第1絶縁層16の上面に下層金属パターン18を形成する。下層金属パターン18の形成は、フォトリソグラフィの方式を利用したマスクの形成と、このマスクを利用したエッチングによる金属パターンの形状形成を行うようにすれば良い(ステップ2:下層金属パターン形成工程)。
Next, a method for manufacturing the wireless communication device according to the present embodiment will be described with reference to FIG.
First, the manufacturing process of the passive element chip 12 will be described. First, a first insulating layer 16 as a passivation film is formed on the element substrate 14. The first insulating layer 16 may be formed by forming a resin film by spin-off, screen printing, ink jet method, or the like (step 1: first insulating layer forming step). Next, a lower metal pattern 18 is formed on the upper surface of the first insulating layer 16. The lower metal pattern 18 may be formed by forming a mask using a photolithography method and forming a metal pattern shape by etching using the mask (step 2: lower metal pattern forming step).

次に、下層金属パターン18の上面に第2絶縁層20を形成する。第2絶縁層20の形成も、上述した第1絶縁層16の形成と同様に、スピンオフやスクリーン印刷、およびインクジェットなどの手法を用いれば良い。ここで、下層金属パターン18は、上層金属パターン30に形成する端子28(キャパシタ32における下部電極用端子)との間で電気的導通を図る必要がある。このため、第2絶縁層20には、端子28の下部に相当する位置に開口部を設け、導電性部材を充填したスルーホール22を形成する(ステップ3:第2絶縁層形成工程)。   Next, the second insulating layer 20 is formed on the upper surface of the lower metal pattern 18. Similarly to the formation of the first insulating layer 16 described above, the second insulating layer 20 may be formed by using a technique such as spin-off, screen printing, and inkjet. Here, the lower metal pattern 18 needs to be electrically connected to a terminal 28 (a lower electrode terminal in the capacitor 32) formed in the upper metal pattern 30. For this reason, an opening is provided in the second insulating layer 20 at a position corresponding to the lower portion of the terminal 28, and a through hole 22 filled with a conductive member is formed (step 3: second insulating layer forming step).

第2絶縁層20の上面には、上層金属パターン30により、スパイラル状のインダクタ24と、キャパシタ32を構成する上部電極26、及び端子28を形成する。その手順としてはまず、第2絶縁層20の上面全面に金属パターンを形成する。次に、金属パターンをレジスト膜で被覆し、フォトリソグラフィの方式を利用して、レジスト膜の形状形成を行い、所望する形状のマスクを得る。レジスト膜によるマスクの形成終了後、マスクを利用して金属パターンをエッチングし、インダクタ24と上部電極26、及びキャパシタ32の下部電極用の端子28の形状を得る(ステップ4:上層金属パターン形成工程)。   On the upper surface of the second insulating layer 20, the spiral inductor 24, the upper electrode 26 constituting the capacitor 32, and the terminal 28 are formed by the upper metal pattern 30. As the procedure, first, a metal pattern is formed on the entire upper surface of the second insulating layer 20. Next, the metal pattern is covered with a resist film, and the resist film is formed using a photolithography method to obtain a mask having a desired shape. After the mask formation with the resist film is completed, the metal pattern is etched using the mask to obtain the shapes of the inductor 24, the upper electrode 26, and the terminal 28 for the lower electrode of the capacitor 32 (step 4: upper layer metal pattern forming step) ).

上層金属パターン30により形成したインダクタ24と上部電極26、及び端子28の上面に保護膜としての第3絶縁層34を形成する。第3絶縁層34の形成も、第1、第2絶縁層16,20の形成と同様な手法を用いれば良い。第3絶縁層34では、インダクタ24、及びキャパシタ32と外部との電気的導通が図れるように、インダクタ24を構成する端子25a,25b、およびキャパシタ32の上部電極26の一部、並びにキャパシタ32の下部電極(下層金属パターン18)に接続された端子28を露出させるための開口部36を形成する(ステップ5:第3絶縁層形成工程)。このような方法により受動素子チップ12を製造することで、工程数を増やすことなくインダクタ24から素子基板14側へ向かって生ずる磁界を遮蔽することのできる受動素子チップ12を製造することができる。   A third insulating layer 34 as a protective film is formed on the top surfaces of the inductor 24, the upper electrode 26, and the terminal 28 formed by the upper metal pattern 30. The third insulating layer 34 may be formed by using the same technique as the first and second insulating layers 16 and 20. In the third insulating layer 34, the terminals 24 a and 25 b constituting the inductor 24, a part of the upper electrode 26 of the capacitor 32, and the capacitor 32 are formed so that the inductor 24 and the capacitor 32 can be electrically connected to the outside. An opening 36 for exposing the terminal 28 connected to the lower electrode (lower metal pattern 18) is formed (step 5: third insulating layer forming step). By manufacturing the passive element chip 12 by such a method, it is possible to manufacture the passive element chip 12 that can shield the magnetic field generated from the inductor 24 toward the element substrate 14 without increasing the number of processes.

次に、第3絶縁層34の形成を終えて完成した受動素子チップ12を、高周波回路が形成されたIC(RFIC40)に搭載する。RFIC40に対する受動素子チップ12の搭載には、接着剤(不図示)を用いる。なお、接着面が非能動面であることより、ここで用いる接着剤は、導電性のものであっても、非導電性のものであっても良い(ステップ6:受動素子チップ搭載工程)。   Next, the passive element chip 12 completed after the formation of the third insulating layer 34 is mounted on an IC (RFIC 40) on which a high-frequency circuit is formed. An adhesive (not shown) is used for mounting the passive element chip 12 on the RFIC 40. Since the adhesive surface is an inactive surface, the adhesive used here may be either conductive or non-conductive (step 6: passive element chip mounting step).

次に、受動素子チップ12を搭載したRFIC40を、リードフレーム44におけるベース46に搭載する。ベース46に対するRFIC40の搭載も、RFIC40に対する受動素子チップ12の搭載と同様に、接着剤(不図示)により行う。ここでの接着面も非能動面であることより、接着剤の性質は、導電性であっても、非導電性であっても良い(ステップ7:RFIC搭載工程)。   Next, the RFIC 40 on which the passive element chip 12 is mounted is mounted on the base 46 in the lead frame 44. The RFIC 40 is mounted on the base 46 by an adhesive (not shown), similarly to the mounting of the passive element chip 12 on the RFIC 40. Since the bonding surface here is also a non-active surface, the nature of the adhesive may be either conductive or non-conductive (step 7: RFIC mounting step).

受動素子チップ12を搭載したRFIC40をリードフレーム44に搭載した後、受動素子チップ12の端子25a,25b,28や上部電極26の一部とRFIC40のパッド42、およびリードフレーム44のリード電極48間における電気的接続を行う。電気的接続は、端子25a,25b,28、上部電極26、パッド42、およびリード電極48の一方の端部48aを適宜金属のワイヤ50により接続することで行う(ステップ8:ボンディング工程)。   After the RFIC 40 having the passive element chip 12 mounted thereon is mounted on the lead frame 44, the terminals 25 a, 25 b, 28 of the passive element chip 12, a part of the upper electrode 26, the pads 42 of the RFIC 40, and the lead electrodes 48 of the lead frame 44. Make electrical connections at. The electrical connection is performed by appropriately connecting the terminals 25a, 25b, 28, the upper electrode 26, the pad 42, and one end 48a of the lead electrode 48 with a metal wire 50 (step 8: bonding process).

ボンディング工程終了後、リードフレーム44を型枠に挟み込み、ベース46、RFIC40、受動素子チップ12、リード電極48の一方の端部48a、およびワイヤ50を樹脂により被覆し、モールド層60を形成する(ステップ9:モールド工程)。モールド工程の後、リードフレーム44を個別に切断し、モールド層60から突出しているリード電極48を所望する形状に屈曲形成することで、無線通信デバイス10が完成する(ステップ10:個片化工程)。   After the bonding process is completed, the lead frame 44 is sandwiched between molds, and the base 46, the RFIC 40, the passive element chip 12, one end 48a of the lead electrode 48, and the wire 50 are covered with resin to form a mold layer 60 ( Step 9: Molding process). After the molding process, the lead frame 44 is individually cut, and the lead electrode 48 protruding from the mold layer 60 is bent into a desired shape, whereby the wireless communication device 10 is completed (step 10: singulation process) ).

次に、本実施形態に係る無線通信デバイスの変形例について説明する。まず、図6を参照して、第1の変形例について説明する。図6は、第1の変形例に係る無線通信デバイスを構成する受動素子チップの上層金属パターン30と下層金属パターン18aの形態を示す図である。図6を参照すると判るように、上層金属パターン30の形態は、インダクタ24、キャパシタ32の上部電極26、および端子28を備え、上述した基本形態と同様である。これに対し、下層金属パターン18aは、キャパシタ32の下部電極を構成する領域18a1と、インダクタ24の下部に位置する領域18a2との間に切れ込み19を設けた点が相違する。下層金属パターン18aをこのような形態とした場合であっても、キャパシタ32の下部電極を構成する領域18a1とインダクタ24の下部に位置する領域18a2とが一部で接続されているため、1枚の金属膜とみなすことができる。また、下層金属パターン18aをこのような形態とした場合であっても、上記基本形態と同様な作用、効果を得ることができる。   Next, a modification of the wireless communication device according to the present embodiment will be described. First, the first modification will be described with reference to FIG. FIG. 6 is a diagram showing the form of the upper metal pattern 30 and the lower metal pattern 18a of the passive element chip constituting the wireless communication device according to the first modification. As can be seen from FIG. 6, the form of the upper metal pattern 30 includes the inductor 24, the upper electrode 26 of the capacitor 32, and the terminal 28, and is similar to the basic form described above. On the other hand, the lower metal pattern 18 a is different in that a cut 19 is provided between a region 18 a 1 constituting the lower electrode of the capacitor 32 and a region 18 a 2 located under the inductor 24. Even when the lower metal pattern 18a has such a form, the region 18a1 constituting the lower electrode of the capacitor 32 and the region 18a2 located under the inductor 24 are partially connected, so that one sheet It can be regarded as a metal film. Further, even when the lower layer metal pattern 18a has such a form, the same operation and effect as the basic form can be obtained.

次に、図7を参照して、第2の変形例について説明する。図7は、第2の変形例に係る無線通信デバイスを構成する受動素子チップの上層金属パターン30と下層金属パターン18bの形態を示す図である。本変形例においても上述した第1の変形例と同様に、上層金属パターン30については上記基本形態と同様である。これに対し下層金属パターン18bは、インダクタ24の下部に位置する領域18b2を網目状に形成している。ここで、網目を構成する金属パターンの線幅は、1〜10μm、各線の間隔は10〜100μm程度とすると良い。このような構成とすることによっても、無線通信の信号に起因してインダクタ24から生ずる磁界を遮蔽する効果を得ることができる。また、このような構成とすることによれば、インダクタ24の下部に位置する領域18b2の金属パターンの面積の割合を減らすことができる。このため、キャパシタ32の下部電極を構成する領域18b1の面積を確保しつつ、磁界遮蔽部分においては寄生容量の増加を抑制することができる。また、その他の作用、効果については、上記基本形態と同様な作用、効果を得ることができる。   Next, a second modification will be described with reference to FIG. FIG. 7 is a diagram showing the form of the upper metal pattern 30 and the lower metal pattern 18b of the passive element chip constituting the wireless communication device according to the second modification. Also in the present modification, as in the first modification described above, the upper metal pattern 30 is the same as in the basic mode. On the other hand, the lower metal pattern 18b forms a region 18b2 located below the inductor 24 in a mesh shape. Here, the line width of the metal pattern constituting the mesh is preferably 1 to 10 μm, and the interval between the lines is preferably about 10 to 100 μm. Even with such a configuration, it is possible to obtain an effect of shielding a magnetic field generated from the inductor 24 due to a wireless communication signal. Moreover, according to such a configuration, the ratio of the area of the metal pattern of the region 18b2 located under the inductor 24 can be reduced. For this reason, it is possible to suppress an increase in parasitic capacitance in the magnetic field shielding portion while securing the area of the region 18b1 constituting the lower electrode of the capacitor 32. Moreover, about the other effect | action and effect, the effect | action and effect similar to the said basic form can be acquired.

次に、図8を参照して、第3の変形例について説明する。図8は、第3の変形例に係る無線通信デバイスを構成する受動素子チップの上層金属パターン30aと下層金属パターン18の形態を示す図である。本変形例では、上記第1、第2の変形例とは異なり、下層金属パターン18は基本形態と同様なベタなパターンとし、上層金属パターン30aを異なる形態とした。具体的には、上層金属パターン30aに形成するインダクタ24やキャパシタ32の上部電極26をそれぞれ複数(実質的には電気的に接続されているため1つとみなされる)の金属パターンで形成している。具体的には、インダクタ24は、金属パターン24aと金属パターン25bにより構成している。また、上部電極26は、金属パターン26aと金属パターン26bにより構成している。このような上層金属パターン30aをこのような形態とした場合であっても、上記基本形態と同様な作用、効果を得ることができる。   Next, a third modification will be described with reference to FIG. FIG. 8 is a diagram showing the form of the upper metal pattern 30a and the lower metal pattern 18 of the passive element chip constituting the wireless communication device according to the third modification. In the present modification, unlike the first and second modifications, the lower layer metal pattern 18 has a solid pattern similar to the basic form, and the upper layer metal pattern 30a has a different form. Specifically, the inductor 24 and the upper electrode 26 of the capacitor 32 formed on the upper metal pattern 30a are each formed of a plurality of metal patterns (substantially regarded as one because they are electrically connected). . Specifically, the inductor 24 includes a metal pattern 24a and a metal pattern 25b. The upper electrode 26 includes a metal pattern 26a and a metal pattern 26b. Even when such an upper metal pattern 30a has such a form, the same operations and effects as the basic form can be obtained.

さらに、図9を参照して、第4の変形例について説明する。図9は、第4の変形例を構成する受動素子チップ12aの正面断面構造を示す図である。上記基本形態では、インダクタ24とキャパシタ32の上部電極26とを同一層の金属パターン(上層金属パターン30)により並列(横並び)に配置し、下層金属パターン18によりキャパシタ32の下部電極とインダクタ24の磁界遮蔽部を形成していた。これに対し本変形例では、素子基板14の一方の面に第1絶縁層16を形成し、その上面にキャパシタ32の下部電極となる下層金属パターン18cを形成している。そして、下層金属パターン18cの上面には第2絶縁層20を形成し、その上面にキャパシタ32の上部電極となる中層金属パターン21を形成している。さらに中層金属パターン21の上面に第3絶縁層34aを形成し、その上面にインダクタを構成する上層金属パターン30bを形成し、これを覆う保護膜としての第4絶縁層37を有する。   Further, a fourth modification will be described with reference to FIG. FIG. 9 is a diagram showing a front cross-sectional structure of a passive element chip 12a constituting a fourth modification. In the basic mode, the inductor 24 and the upper electrode 26 of the capacitor 32 are arranged in parallel (side by side) by the same metal pattern (upper metal pattern 30), and the lower electrode of the capacitor 32 and the inductor 24 are arranged by the lower metal pattern 18. A magnetic field shield was formed. On the other hand, in this modification, the first insulating layer 16 is formed on one surface of the element substrate 14, and the lower metal pattern 18 c that becomes the lower electrode of the capacitor 32 is formed on the upper surface. Then, the second insulating layer 20 is formed on the upper surface of the lower metal pattern 18c, and the intermediate metal pattern 21 to be the upper electrode of the capacitor 32 is formed on the upper surface. Further, the third insulating layer 34a is formed on the upper surface of the middle layer metal pattern 21, the upper layer metal pattern 30b constituting the inductor is formed on the upper surface, and the fourth insulating layer 37 is provided as a protective film covering the upper layer metal pattern 30b.

このように本変形例では、金属パターンを1層増やすことで、インダクタ(インダクタを構成する上層金属パターン30bと素子基板14との間にキャパシタ32の上部電極を構成する中層金属パターン21と下部電極を構成する下層金属パターン18cの双方を設ける構成としている。このような構成とすることによれば、インダクタと素子基板14との間に配置される金属パターンの層が増えることとなり、インダクタから生ずる磁界の遮蔽効果を高めることができる。また、横並びに配置していたインダクタとキャパシタとを積層配置することで、受動素子チップのダイサイズを縮小することができる。   Thus, in this modification, by increasing the metal pattern by one layer, the intermediate layer metal pattern 21 and the lower electrode constituting the upper electrode of the capacitor 32 between the inductor (the upper layer metal pattern 30b constituting the inductor and the element substrate 14). In this configuration, the number of metal pattern layers disposed between the inductor and the element substrate 14 increases, resulting from the inductor. The shielding effect of the magnetic field can be enhanced, and the die size of the passive element chip can be reduced by stacking the inductor and the capacitor that are arranged side by side.

次に、上記のような構成を備えた無線通信デバイスを搭載した無線通信機器について、図10を参照して説明する。図10に示す例は、インクジェットプリンター100の制御系の構成を示すブロック図である。
インクジェットプリンター100は、公知のマイコン制御回路からなる記録制御部110を備えており、この記録制御部110により制御される。記録制御部110は、システムバスで接続されたROM114、RAM112、ASIC(特定用途向け集積回路)118、CPU120、および不揮発性メモリー116等のシステムデバイスを備えている。また、記録制御部110は、制御デバイスとして、ヘッドドライバー122、CRモータードライバー124、およびPFモータードライバー126を備えている。
Next, a wireless communication device equipped with a wireless communication device having the above configuration will be described with reference to FIG. The example shown in FIG. 10 is a block diagram showing the configuration of the control system of the ink jet printer 100.
The ink jet printer 100 includes a recording control unit 110 including a known microcomputer control circuit, and is controlled by the recording control unit 110. The recording control unit 110 includes system devices such as a ROM 114, a RAM 112, an ASIC (application specific integrated circuit) 118, a CPU 120, and a nonvolatile memory 116 connected by a system bus. The recording control unit 110 includes a head driver 122, a CR motor driver 124, and a PF motor driver 126 as control devices.

ROM114には、CPU120によるインクジェットプリンター100の制御に必要な記録制御プログラム(ファームウェア)等が格納されている。RAM112は、CPU120の作業領域や記録データ等の格納領域として用いられる。CPU120は、インクジェットプリンター100の記録制御を実行するための演算処理やその他の必要な演算処理を行う。また、不揮発性メモリー116には、記録制御プログラムの処理に必要な各種データ等が記憶されている。   The ROM 114 stores a recording control program (firmware) and the like necessary for the control of the inkjet printer 100 by the CPU 120. The RAM 112 is used as a work area for the CPU 120 and a storage area for recording data. The CPU 120 performs arithmetic processing for executing recording control of the inkjet printer 100 and other necessary arithmetic processing. The nonvolatile memory 116 stores various data necessary for processing the recording control program.

ASIC118は、各ドライバーを介して記録ヘッド132、CRモーター134、PFモーター136を駆動制御する。記録ヘッド132は、記録紙にインクを噴射してドットを形成する部位であり、CRモーター134は、記録ヘッド132を移動させるキャリッジ(不図示)を駆動させるモーターである。また、PFモーター136は、記録紙を搬送するためのローラー(不図示)を駆動させるモーターである。   The ASIC 118 drives and controls the recording head 132, the CR motor 134, and the PF motor 136 via each driver. The recording head 132 is a portion that forms dots by ejecting ink onto recording paper, and the CR motor 134 is a motor that drives a carriage (not shown) that moves the recording head 132. The PF motor 136 is a motor that drives a roller (not shown) for conveying the recording paper.

さらに、インクジェットプリンター100は、ハードディスクドライブ128と無線通信モジュール130を備えている。ハードディスクドライブ128は、主に画像データを保存するための外部記憶装置であり、ASIC118が備えるドライブ制御回路により制御される。無線通信モジュール130は、本発明に係る無線通信デバイス10を含むモジュールであり、ASIC118が備える通信制御回路により制御され、画像データの取得や出力を成す。   Further, the inkjet printer 100 includes a hard disk drive 128 and a wireless communication module 130. The hard disk drive 128 is an external storage device mainly for storing image data, and is controlled by a drive control circuit provided in the ASIC 118. The wireless communication module 130 is a module including the wireless communication device 10 according to the present invention, and is controlled by a communication control circuit included in the ASIC 118 to acquire and output image data.

10………無線通信デバイス、12………受動素子チップ、14………素子基板、16………第1絶縁層、18………下層金属パターン、20………第2絶縁層、22………スルーホール、24………インダクタ、26………上部電極、28………端子、30………上層金属パターン、32………キャパシタ、34………第3絶縁層、36………開口部、40………RFIC、42………パッド、44………リードフレーム、46………ベース、48………リード電極、60………モールド層、100………インクジェットプリンター。
DESCRIPTION OF SYMBOLS 10 ......... Wireless communication device, 12 ......... Passive element chip | tip, 14 ......... Element board | substrate, 16 ......... 1st insulating layer, 18 ......... Lower metal pattern, 20 ......... 2nd insulating layer, 22 ..... Through hole, 24 ..... Inductor, 26 .... Upper electrode, 28 ..... Terminal, 30 .... Upper metal pattern, 32 ..... Capacitor, 34 .... Third insulating layer, 36 .. ...... Opening, 40 ... RFIC, 42 ... Pad, 44 ... Lead frame, 46 ... Base, 48 ... Lead electrode, 60 ... Mold layer, 100 ... Inkjet printer .

Claims (6)

高周波回路を構成する集積回路と、
キャパシタ及びインダクタを有し、インダクタとが積層配置され、前記キャパシタの少なくとも一部が前記集積回路と前記インダクタとの間に位置するようにして前記集積回路に対して積層して実装される受動素子チップと、を備えることを特徴とする無線通信デバイス。
An integrated circuit constituting a high-frequency circuit;
A passive element having a capacitor and an inductor, wherein the inductor is stacked and mounted on the integrated circuit so that at least a part of the capacitor is positioned between the integrated circuit and the inductor A wireless communication device comprising: a chip.
請求項1に記載の無線通信デバイスであって、
前記受動素子チップは、前記キャパシタの上部電極を構成する金属パターンと前記インダクタを構成する金属パターンとを横並びに備え、前記キャパシタの下部電極を構成する金属パターンを前記インダクタを構成する金属パターンの下部にまで延設したことを特徴とする無線通信デバイス。
The wireless communication device according to claim 1,
The passive element chip includes a metal pattern constituting the upper electrode of the capacitor and a metal pattern constituting the inductor side by side, and a metal pattern constituting the lower electrode of the capacitor is disposed below the metal pattern constituting the inductor. A wireless communication device characterized by being extended to
請求項2に記載の無線通信デバイスであって、
前記キャパシタの下部電極を構成する金属パターンのうち、前記上部電極を構成する金属パターンの下部に位置する部分と前記インダクタを構成する金属パターンの下部に位置する部分とを接続する金属パターンに切れ込みを設けたことを特徴とする無線通信デバイス。
The wireless communication device according to claim 2,
Of the metal pattern constituting the lower electrode of the capacitor, a cut is formed in the metal pattern connecting the portion located below the metal pattern constituting the upper electrode and the portion located below the metal pattern constituting the inductor. A wireless communication device provided.
請求項2又は3に記載の無線通信デバイスであって、
前記キャパシタの下部電極を構成する金属パターンのうちの前記インダクタを構成する金属パターンの下部に位置する金属パターンを網目状に形成したことを特徴とする無線通信デバイス。
The wireless communication device according to claim 2 or 3,
A wireless communication device, wherein a metal pattern located below a metal pattern constituting the inductor among metal patterns constituting a lower electrode of the capacitor is formed in a mesh shape.
素子基板上に第1絶縁層を形成する第1絶縁層形成工程と、
前記第1絶縁層の上面に、キャパシタの下部電極を構成する下層金属パターンを形成する下層金属パターン形成工程と、
前記下層金属パターンの上面に、第2絶縁層を形成する第2絶縁層形成工程と、
前記第2絶縁層の上面であって前記下層金属パターンに重なる位置に、前記キャパシタの上部電極とインダクタを構成する上層金属パターンを形成する上層金属パターン形成工程と、
を有する受動素子の製造方法。
A first insulating layer forming step of forming a first insulating layer on the element substrate;
A lower metal pattern forming step of forming a lower metal pattern constituting a lower electrode of the capacitor on the upper surface of the first insulating layer;
A second insulating layer forming step of forming a second insulating layer on the upper surface of the lower metal pattern;
An upper metal pattern forming step of forming an upper metal pattern constituting an upper electrode and an inductor of the capacitor at a position overlapping with the lower metal pattern on the upper surface of the second insulating layer;
A method of manufacturing a passive element having
請求項1乃至4のいずれか1項に記載の無線通信デバイスを搭載したことを特徴とする無線通信機器。
A wireless communication device comprising the wireless communication device according to claim 1.
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* Cited by examiner, † Cited by third party
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JP2018152435A (en) * 2017-03-10 2018-09-27 株式会社豊田中央研究所 Protective device
JP2019004014A (en) * 2017-06-14 2019-01-10 株式会社豊田中央研究所 Semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018152435A (en) * 2017-03-10 2018-09-27 株式会社豊田中央研究所 Protective device
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