JP2018508846A - 送信装置、ｄｐソース機器、受信装置及びｄｐシンク機器 - Google Patents

送信装置、ｄｐソース機器、受信装置及びｄｐシンク機器 Download PDF

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Abstract

【課題】DPでのリンクシンボルの通信を、簡単な構成で、USBリンク上で行えることを可能にする技術を提供する。【解決手段】送信装置は、変換部及び送信部を備える。変換部は、DisplayPort（DP）での複数のリンクシンボルを、Universal Serial Bus（USB）でのGen 2のデータブロックに変換する。送信部は、データブロックを送信する。【選択図】図１

Description

本発明は、DisplayPort（DP）及びUniversal Serial Bus（USB）に関する。
非特許文献１及び３には、DPに関する技術が開示されている。非特許文献２には、USBに関する技術が開示されている。非特許文献４には、ディスプレイのタイミングに関する技術が開示されている。
VESA DisplayPort (DP) Standard Version 1.3、２０１４年９月１７日 Universal Serial Bus 3.1 Specification Revision 1.0、２０１３年７月２６日 VESA DisplayPort Alt Mode on USB Type-C Standard Version 1.0、２０１４年９月２２日 VESA Coordinated Video Timing (CVT) Standard Version 1.2、２０１３年２月８日
DPでのリンクシンボルの通信を、簡単な構成で、USBリンク上で行うことが望まれる。
本発明は、DPでのリンクシンボルの通信を、簡単な構成で、USBリンク上で行えることを可能にする技術を提供することを目的とする。
本発明の一態様によれば、送信装置は、変換部及び送信部を備える。変換部は、DisplayPort（DP）での複数のリンクシンボルを、Universal Serial Bus（USB）でのGen 2のデータブロックに変換する。送信部はデータブロックを送信する。
本発明の一態様によれば、DPソース機器は、マッピング部、変換部及び送信部を備える、マッピング部は、ストリームデータを、DisplayPort（DP）での複数のリンクシンボルにマッピングする。変換部は、マッピング部で得られた複数のリンクシンボルを、Universal Serial Bus（USB）でのGen 2のデータブロックに変換する。送信部はデータブロックを送信する。
本発明の一態様によれば、受信装置は、受信部及び変換部を備える。受信部は、DisplayPort（DP）での複数のリンクシンボルが、Universal Serial Bus（USB）でのGen 2のデータブロックに変換されることによって得られた当該データブロックを受信する。変換部は、受信部で受信されたデータブロックを複数のリンクシンボルに変換する。
本発明の一態様によれば、DPシンク機器は、受信部、変換部及びマッピング部を備える。受信部は、DisplayPort（DP）での複数のリンクシンボルが、Universal Serial Bus（USB）でのGen 2のデータブロックに変換されることによって得られた当該データブロックを受信する。変換部は、受信部で受信されるデータブロックを複数のリンクシンボルに変換する。マッピング部は、変換部で得られた複数のリンクシンボルをストリームデータにマッピングする。
DPでのリンクシンボルの通信を、簡単な構成で、USBリンク上で行うことができる。
映像表示システムの構成を示す図である。 DPソース機器の構成を示す図である。 ソース側USBポートの構成を示す図である。 シンク側USBポートの構成を示す図である。 DPシンク機器の構成を示す図である。 他の映像表示システムの構成を示す図である。 他のDPソース機器の構成を示す図である。 他のDPシンク機器の構成を示す図である。 さらに他の映像表示システムの構成を示す図である。 さらに他の映像表示システムの構成を示す図である。 映像表示システムの構成を示す図である。 １３２ビットデータブロックの構成を示す図である。 DPメインリンクで伝送されるDPリンクシンボルと、Gen2 BR PHYリンクで伝送されるDPリンクシンボルとの対応関係を示す図である。 DPメインリンクで伝送されるDPリンクシンボルと、Gen2 BR PHYリンクで伝送されるDPリンクシンボルとの対応関係を示す図である。 DPメインリンクで伝送されるDPリンクシンボルと、Gen2 BR PHYリンクで伝送されるDPリンクシンボルとの対応関係を示す図である。
以下の説明では、上述の非特許文献１をDP Standard Version 1.3と呼ぶことがある。また、非特許文献２をUSB3.1 Specification Revision 1.0と呼ぶことがある。
DP Standard Version 1.3に記載されるように、DPは、AVストリームデータを、８ビットの値及びコントロール／データリンクシンボル識別ビットで構成される９ビットDPリンクシンボルに変換する。９ビットDPリンクシンボルは、ANSI 8b/10bコードに符号化される。つまり、データリンクシンボル（データシンボル）はANSI8b/10b データキャラクタシンボルコードに符号化され、コントロールリンクシンボル（コントロールシンボル）はANSI 8b/10b スペシャルキャラクタシンボルコード（ANSI 8b/10b Kコードとしても知られている）に符号化される。
一方で、USB3.1 Specification Revision 1.0に記載されるように、128b/132b-coded USB3.1 ESS (Enhanced SuperSpeed) Gen 2 BR (Generation 2 Bit Rate) のPHYレイヤは、コントロールブロックあるいはデータブロックである、シリアル化された１３２ビットブロックを、４ビットブロックヘッダによって識別されるように送信する。各々のブロックは、４ビットブロックヘッダ及び１６個の８ビットシンボルで構成される。
USB3.1 ESSリンクの各端は、当該リンクの他方端での基準クロックと６００ｐｐｍも離れる可能性がある自身の基準クロックで動作する。両端での基準クロック周波数のこの相違を調整するために、USB3.1 ESS送信装置は、SKP/SKPEND (つまり、skip/skip-end) Ordered Setシンボルを含むコントロールブロックを定期的に送信することが要求される。そのうえ、SYNC Ordered Setシンボルを含むコントロールブロックの定期的な送信は、スクランブラ（送信側）及びデスクランブラ（受信側）のLSFRを同期状態に保持するために要求される。DP Standard Version 1.3では、DPRX（DisplayPort receiver）は、入力されるANSI8b/10b-codedシリアルビットストリームからリンククロックを再生することが要求されるため、DPTX（DisplayPort transmitter）はスキップシンボルを送信しない。
非特許文献３において定義されるように、１つのコネクタ、つまりUSB Type-Cコネクタ上でのDP及びUSB3.1 ESSの両方のサポートは、USB3.1 Specification Revision 1.0で定義されるUSB3.1 ESS PHYレイヤあるいはDP Standard Version 1.3でのDP PHYレイヤのために、コネクタピンのいくつかを転用する。例えば、USB Type-Cコネクタが有する４組の高速差動対（差動端子）のすべてが４レーン分のDPメインリンクに使用されたり、２組の高速差動対（差動端子）がUSB3.1 ESSに、残りの２組の高速差動対（差動端子）が２レーン分のDPメインリンクに使用されたりする。非特許文献３で定められた方法では、USB3.1 ESS PHYレイヤがDPリンクシンボルを転送していないことから、USB3.1 ESS PHYレイヤ上でDPプロトコルをトンネルしない。
そこで、本実施の形態では、例えば、USB3.1 Specification Revision 1.0で定義されている128b/132b-coded USB3.1 ESS Gen 2 BR PHYレイヤ上での、DP Standard Version 1.3で定義されるDPプロトコルのトンネリングを実現する。本実施の形態では、８ビット値及びコントロール／データリンクシンボル識別ビットによってそれぞれが構成される９ビットDPリンクシンボルがパッケージ化され、USB3.1 ESSリンクマネジメントのための１３２ビットコントロールブロックが定期的に挿入される１３２ビットデータブロックにおいて送信され、それにより、USB3.1ポートにおける、リンクマネジメント及びGen 2 BR PHYレイヤと、DP1.3リンクレイヤとを変更せずに、USB3.1ESSリンク上でのDPプロトコルトンネリングが可能になる。以下に本実施の形態について詳細に説明する。
＜映像表示システムの構成＞
図１は実施の形態に係る映像表示システム１の構成を示す図である。図１に示されるように、映像表示システム１は、DP1.3ソース機器２と、DP1.3リンクシンボル−128b／132bコンバータ付きのUSB3.1 ESSポート３と、128b／132b−DP1.3リンクシンボルコンバータ付きのUSB3.1 ESSポート４と、DP1.3シンク機器５とを備えている。
以後、DP1.3ソース機器２を「DPソース機器２」と呼び、DP1.3シンク機器５を「DPシンク機器５」と呼ぶことがある。また、USB3.1 ESSポート３を「ソース側USBポート３」と呼び、「USB3.1 ESSポート４」を「シンク側USBポート４」と呼ぶことがある。
DPソース機器２及びDPシンク機器５のそれぞれは、DP Standard Version 1.3に準拠している。ソース側USBポート３及びシンク側USBポート４のそれぞれは、USB3.1 Specification Revision 1.0に準拠している。DPソース機器２、ソース側USBポート３、シンク側USBポート４及びDPシンク機器５とは、互いに別体となっている。
DPソース機器２とソース側USBポート３とを接続するメインリンクであるDP1.3リンク１００は、１レーン、２レーンあるいは４レーンで構成される。図１の例では、DPリンク１００は４レーンで構成されている。本実施の形態では、DP1.3リンク１００の伝送速度は、例えば、１レーンあたり５．４Ｇｂｐｓである。
DPシンク機器５とシンク側USBポート４とを接続するメインリンクであるDP1.3リンク１１０は、１レーン、２レーンあるいは４レーンで構成される。図１の例では、DPリンク１１０は４レーンで構成されている。各レーンの伝送速度は例えば５．４Ｇｂｐｓである。
ソース側USBポート３と、シンク側USBポート４と、それらの間の接続とは、USB3.1 ESSリンク１２０を構成している。USB3.1 ESSリンク１２０は、ソース側USBポート３と、シンク側USBポート４とを接続する２つのレーンを含んでいる。本実施の形態では、各レーンの伝送速度は例えば１０Ｇｂｐｓ（Gen 2）である。DPソース機器２とDPシンク機器５とは、ソース側USBポート３及びシンク側USBポート４を含むUSB3.1 ESSリンク１２０を通じて互いに接続される。
映像表示システム１では、DPソース機器２で生成されるAVストリームデータが、ソース側USBポート３及びシンク側USBポート４を通じてDPシンク機器５に入力される。そして、DPシンク機器５は入力されたAVストリームデータを再生する。これにより、DPソース機器２で生成された映像がDPシンク機器５で表示される。ソース側USBポート３は一種の送信装置であって、シンク側USBポート４は一種の受信装置である。
＜DPソース機器の構成＞
図２はソース機器２の構成を示す図である。図２に示されるように、ソース機器２は、ストリームレイヤ２０と、DP1.3 DPTXリンクレイヤ２１（以後、「DPTXリンクレイヤ２１」と呼ぶことがある）と、DP1.3 DPTX PHY 論理的／電気的サブレイヤ２２（以後、「DPTX PHYサブレイヤ２２」と呼ぶことがある）とを備えている。DPTX PHYサブレイヤ２２は複数のサブレイヤで構成されている。
ストリームレイヤ２０は、ストリームソースであるAVストリームデータを、ストリームクロックに基づいて生成する。DPTXリンクレイヤ２１は、ストリームレイヤ２０で生成されたAVストリームデータをDPリンクシンボルにマッピングする。言い換えれば、DPTXリンクレイヤ２１はAVストリームデータをDPリンクシンボルに変換する。DPTXリンクレイヤ２１は、ストリームデータをDPリンクにマッピングするマッピング部（マッピング回路）として機能する。DPリンクシンボルは、８ビットの値（８ビットのデータ）と、コントロール／データリンクシンボル識別ビットとで構成される。コントロール／データリンクシンボル識別ビットは１ビットで構成されている。したがって、DPリンクシンボルは９ビットで構成されている。コントロール／データリンクシンボル識別ビットは、それを含むDPリンクシンボルが、コントロールシンボルであるのか、データシンボルであるのかを識別するためのビットである。
DPTX PHYサブレイヤ２２は、DPTXリンクレイヤ２１で生成されたDPリンクシンボルに対して、スクランブル処理を行い、その後ANSI 8b/10bコードに符号化する。そして、DPTX PHYサブレイヤ２２は、符号化後のDPリンクシンボルをソース側USBポート３に送信する。これにより、ソース機器２からソース側USBポート３に対して、スクランブル処理され、かつANSI 8b/10bで符号化されたDPリンクシンボルが伝送される。
＜ソース側USBポートの構成＞
図３はソース側USBポート３の構成を示す図である。図３に示されるように、ソース側USBポート３は、DP1.3 DPRX PHY 電気的／論理的サブレイヤ３０（以後、「DPRX PHYサブレイヤ３０」と呼ぶことがある）と、DPリンクシンボル-to-132bデータブロックマッパ３１（以後、「マッパ３１」と呼ぶことがある）と、リンクマネジメント部３２と、スクランブラ及び128b/132bスケジューラ３３と、Gen 2 BR PHYレイヤ３４と、コネクタ３５とを備えている。DPRX PHYサブレイヤ３０は複数サブレイヤで構成されている。ソース側USBポート３とソース機器２とは、例えばケーブルで接続される。
DPRX PHYサブレイヤ３０は、ソース機器２からのDPリンクシンボルに対して、ANSI8b/10bに応じた復号化処理を行った後、デスクランブル処理を行う。DPRX PHYサブレイヤ３０は、デスクランブル処理後のDPリンクシンボルをマッパ３１に出力する。DPRX PHYサブレイヤ３０とマッパ３１との間は４レーンで接続されており、各レーンでは９ビットのパラレルデータが５４０ＭＨｚで転送される。
マッパ３１は、DPRX PHYサブレイヤ３０からのDPリンクシンボルを、USB3.1 ESS Gen 2 BRの１３２ビットのデータブロックに変換する。したがって、マッパ３１は、DPリンクシンボルをUSBでのGen 2のデータブロックに変換する変換部（変換回路）として機能する。マッパ３１は、DPトンネリングダミーリンクシンボル生成器３１０（以後、「生成器３１０」と呼ぶことがある）を有している。生成器３１０は、後述するDPトンネリングダミーリンクシンボルを生成する。マッパ３１は、DP1.3リンクシンボル−128b／132bコンバータとなっている。
リンクマネジメント部３２は、USB3.1 ESSリンク１２０のリンクマネジメントを行う。リンクマネジメント部３２は、SKP Ordered Set及びSYNC Ordered Setなどの、USB3.1 ESSリンク１２０のリンクマネジメントのための１３２ビットコントロールブロックを生成する。SKP Ordered Setには、SKPシンボル及びSKPENDシンボルなどが含まれる。リンクマネジメント部３２は、SKPシンボル及びSKPENDシンボルなど、specialシンボルを生成するシンボル生成器として機能する。
スクランブラ及び128b/132bスケジューラ３３は、マッパ３１で得られるデータブロック及びリンクマネジメント部３２で得られるコントロールブロックに対してスクランブラでスクランブル処理を行う。そして、スクランブラ及び128b/132bスケジューラ３３は、当該データブロック及び当該コントロールブロックの送信のスケジューリングを128b/132bスケジューラで行う。スクランブラ及び128b/132bスケジューラ３３は、第１基準クロックＲＥＦ＿ＣＬＫ１に基づいて動作する。第１基準クロックＲＥＦ＿ＣＬＫ１は、シンク側USBポート４に設けられた、図示しない基準クロック生成回路で生成される。スクランブラは、例えば、Linear Feedback Shift Register(LFSR)で構成された回路である。
Gen 2 BR PHYレイヤ３４は、スクランブラ及び128b/132bスケジューラ３３で決定された順序で、マッパ３１で得られるデータブロック及びリンクマネジメント部３２で得られるコントロールブロックをコネクタ３５を通じてシンク側USBポート４に送信する。Gen 2 BR PHYレイヤ３４は、コントロールブロック及びデータブロック等の１３２ビットブロックを送信する際には、当該１３２ブロックをパラレルデータからシリアルデータに変換し、シリアルデータの当該１３２ブロックを差動送信する。コネクタ３５は、USB Type-Cコネクタである。ソース側USBポート３は、USB Type-Cコネクタであるコネクタ３５が有する４組の高速差動対（差動端子）のうち、２組の高速差動対（差動端子）を使用してデータを送信する。Gen 2 BR PHYレイヤ３４は、１３２ビットブロックを送信する送信部（送信回路）として機能する。
データブロック及びコントロールブロックのそれぞれは、４ビットのブロックヘッダ（ブロック識別子）と、１６個のシンボルで構成されている。１シンボルは８ビットで構成されている。
＜シンク側USBポートの構成＞
図４はシンク側USBポート４の構成を示す図である。図４に示されるように、シンク側USBポート４は、DP1.3 DPTX PHY 論理的／物理的サブレイヤ４０（以後、「DPTX PHYサブレイヤ４０」と呼ぶことがある）と、132bデータブロック-to-DPリンクシンボルマッパ４１（以後、「マッパ４１」と呼ぶことがある）と、リンクマネジメント部４２と、128b/132bスプリッタ及びデスクランブラ４３と、Gen 2 BR PHYレイヤ４４と、コネクタ４５とを備えている。DPTX PHYサブレイヤ４０は複数サブレイヤで構成されている。
Gen 2 BR PHYレイヤ４４は、ソース側USBポート３から送信される１３２ビットブロックをコネクタ４５を通じて差動受信する。コネクタ４５は、USB Type-Cコネクタである。シンク側USBポート４は、USB Type-Cコネクタであるコネクタ４５が有する４組の高速差動対（差動端子）のうち、２組の高速差動対（差動端子）を使用してデータを受信する。Gen 2 BR PHYレイヤ４４は、１３２ビットブロックを受信する受信部（受信回路）として機能する。Gen 2 BR PHYレイヤ４４は、受信した１３２ビットブロックをシリアルデータからパラレルデータに変換し、パラレルデータの当該１３２ブロックを、128b/132bスプリッタ及びデスクランブラ４３に出力する。シンク側USBポート４のコネクタ４５と、ソース側USBポート３のコネクタ３５とは、USB Type-Cコネクタで互いに接続される。
128b/132bスプリッタ及びデスクランブラ４３は、128b/132bスプリッタにおいて、Gen 2 BR PHYレイヤ４４からの複数の１３２ビットブロックを、データブロックとコントロールブロックとに分ける。そして、128b/132bスプリッタ及びデスクランブラ４３は、データブロック及びコントロールブロックのそれぞれに対してデスクランブラでデスクランブル処理を行う。128b/132bスプリッタ及びデスクランブラ４３は、デスクランブル処理後のデータブロックをマッパ４１に出力し、デスクランブル処理後のコントロールブロックをリンクマネジメント部４２に出力する。128b/132bスプリッタ及びデスクランブラ４３は、第２基準クロックＲＥＦ＿ＣＬＫ２に基づいて動作する。第２基準クロックＲＥＦ＿ＣＬＫ２は、シンク側USBポート４に設けられた、図示しない基準クロック生成回路で生成される。デスクランブラは、例えば、Linear Feedback Shift Register(LFSR)で構成された回路である。ソース側USBポート３が送信するSYNC Ordered Setは、デスクランブラのLFSRをリセットするためのデータである。
ここで、ソース側USBポート３とシンク側USBポート４とは、互いに独立した第１基準クロックＲＥＦ＿ＣＬＫ１と第２基準クロックＲＥＦ＿ＣＬＫ２とに基づいてそれぞれ動作する。USB3.1 Specification Revision 1.0では、第１基準クロックＲＥＦ＿ＣＬＫ１及び第２基準クロックＲＥＦ＿ＣＬＫ２のそれぞれの周波数の精度については、±３００ｐｐｍが要求されている。したがって、第１基準クロックＲＥＦ＿ＣＬＫ１の周波数と第２基準クロックＲＥＦ＿ＣＬＫ２の周波数との差は最大で６００ｐｐｍとなる。この第１基準クロックＲＥＦ＿ＣＬＫ１及び第２基準クロックＲＥＦ＿ＣＬＫ２の周波数差を補償するために、ソース側USBポート３は、定期的にSKP Ordered Setを送信する。
マッパ４１は、128b/132bスプリッタ及びデスクランブラ４３からのデータブロックを、複数のDPリンクシンボルに変換する。したがって、マッパ４１は、USBでのGen 2のデータブロックを複数のDPリンクシンボルに変換する変換部（変換回路）として機能する。マッパ４１は、128b／132b−DP1.3リンクシンボルコンバータとなっている。
リンクマネジメント部４２は、128b/132bスプリッタ及びデスクランブラ４３からのコントロールブロックに基づいて、USB3.1 ESSリンク１２０のリンクマネジメントを行う。
DPTX PHYサブレイヤ４０は、上述のDPソース機器２のDPTX PHYサブレイヤ２２と同様に、マッパ４１で生成されたDPリンクシンボルに対して、スクランブル処理を行い、その後ANSI 8b/10bコードに符号化する。そして、DPTX PHYサブレイヤ４０は、符号化後のDPリンクシンボルをDPシンク機器５に送信する。これにより、シンク側USBポート４からDPシンク機器５に対して、スクランブル処理され、かつANSI 8b/10bで符号化されたDPリンクシンボルが伝送される。DPTX PHYサブレイヤ４０とマッパ４１との間は４レーンで接続されており、各レーンでは９ビットのパラレルデータが５４０ＭＨｚで転送される。
＜DPシンク機器の構成＞
図５はDPシンク機器５の構成を示す図である。図５に示されるように、DPシンク機器５は、ストリームレイヤ５０と、DP1.3 DPRXリンクレイヤ５１（以後、「DPRXリンクレイヤ５１」と呼ぶことがある）と、DP1.3 DPRX PHY 電気的／論理的サブレイヤ５２（以後、「DPRX PHYサブレイヤ５２」と呼ぶことがある）とを備えている。DPRX PHYサブレイヤ５２は複数のサブレイヤで構成されている。DPシンク機器５とシンク側USBポート４とは、例えばケーブルで接続される。
DPRX PHYサブレイヤ５２は、上述のソース側USBポート３のDPRX PHYサブレイヤ３０と同様に、シンク側USBポート４からのDPリンクシンボルに対して、ANSI8b/10bに応じた復号化処理を行い、その後、デスクランブル処理を行う。
DPRXリンクレイヤ５１は、DPRX PHYサブレイヤ５２でデスクランブル処理されたDPリンクシンボルをストリームデータにマッピングする。言い換えれば、DPRXリンクレイヤ５１は、DPリンクシンボルをストリームデータに変換する。DPRXリンクレイヤ５１は、DPリンクシンボルをストリームデータにマッピングするマッピング部（マッピング回路）として機能する。
ストリームレイヤ５０は、DPRXリンクレイヤ５１で得られたストリームデータから、オリジナルのAVストリームデータを再生する。さらに、ストリームレイヤ５０は、ストリームクロックを再生する。DPシンク機器５では、再生されたAVストリームデータ及びストリームクロックに基づいて、ビデオが表示されるととともに、当該ビデオに応じたオーディオが出力される。これにより、DPソース機器２で生成されたビデオ及びオーディオがシンク機器５で再現される。
以上のように、ソース側USBポート３のマッパ３１は、DPリンクシンボルを、USB3.1 ESS Gen 2 BRの１３２ビットのデータブロックに変換している。マッパ３１では、スクランブルの前に、すべての９ビットDPリンクシンボルが、１３２ビットデータブロックにパッケージ化される。１４個の９ビットDPリンクシンボル、合計で１２６ビットが、スクランブル前に、４ビットブロックヘッダ及び未使用２ビットにすぐに続いて、１３２ビットデータブロックにパッケージ化される。このパッケージ方法（変換方法）は、以下にとらわれない。
− DPリンクシンボルの種類；コントロールリンクシンボルあるいはデータリンクシンボルか
− DPリンクシンボルが、stuffing目的のためであるか否か
− DP送信フォーマット；SST（シングルストリーム伝送）あるいはMST（マルチストリーム伝送）か
マッパ３１で生成されるデータブロックは、コントロールリンクシンボルだけで構成されたり、データリンクシンボルだけで構成されたり、コントロールリンクシンボル及びデータリンクシンボルで構成されたりする。
マッパ３１は、１３２ビットデータブロックで送信するために利用できるDPリンクシンボルがない場合には、つまり、１４個のDPリンクシンボルが存在しない場合、生成器３１０において、DP トンネリングダミーリンクシンボルを生成し、それを足りないDPリンクシンボルの代わりに使用して１３２ビットデータブロックを生成する。生成器３１０は、ANSI 8b/10bで使用されない、１に設定されたコントロール／データリンクシンボル識別ビットを有するスペシャル９ビット値を、DP トンネリングダミーリンクシンボルとして生成する。ANSI 8b/10bで使用されない、１に設定されたコントロール／データリンクシンボル識別ビットを有するスペシャル９ビット値とは、ANSI 8b/10bスペシャルコードが割り当てられていないコントロールシンボルである。DP Standard Version 1.3では、256個のコントロールリンクシンボルがあり、ANSI8b/10bでは１２個のスペシャルキャラクタシンボルコードのみが定義されている。生成器３１０は、１４個のDPリンクシンボルが存在しない場合、ANSI 8b/10bスペシャルコードが割り当てられていないコントロールリンクシンボルを含む複数のDPリンクシンボルを１３２ビットデータブロックに変換すると言える。DP トンネリングダミーリンクシンボルは、DPTXリンクレイヤ２１が生成するDPダミーリンクシンボルと区別される。
SKP Ordered Set及びSYNC Ordered Set などの、USB3.1 ESSポート（ソース側USBポート３）によるリンクマネジメントのための１３２ビットコントロールブロックの送信は、DPリンクシンボルを含む１３２ビットデータブロックの送信より高い優先度を有している。
結果として、USB3.1 ESSリンク１２０上で送信される128b/132b-codedシリアルビットストリーム（ソース側USBポート３からシンク側USBポート４に送信されるシリアルビットストリーム）は、９ビットDPリンクシンボル(有効なあるいはその反対)を含む１３２ビットデータブロックと、USB3.1 ESSリンクマネジメント要求に従って挿入される１３２ビットコントロールブロックとで構成される。有効なDPリンクシンボルとは、DPTXリンクレイヤ２１で生成されるDPリンクシンボルであって、有効の反対のDPリンクシンボルとは、生成器３１０で生成されるDP トンネリングダミーリンクシンボルである。
リンクバンド幅のover-subscription（つまり、利用可能なUSB3.1 ESSリンクのバンド幅を越える、伝送AVストリームのピークバンド幅）は、DP Standard Version 1.3で定義されているlink bandwidth over-subscription prevention methodsを使うことによって回避される。
このようなDPリンクシンボル-to-132bデータブロックマッパ３１（DP1.3リンクシンボル−128b／132bコンバータ）と、132bデータブロック-to-DPリンクシンボルマッパ４１（128b／132b−DP1.3リンクシンボルコンバータ）との存在により、DPソース機器２及びDPシンク機器５に、10Gbps/lane の128b/132b-coded USB3.1 ESS Gen 2 BR PHYレイヤを実装することが可能である。
図６は、128b/132b-coded USB3.1 ESS Gen 2 BR PHYレイヤを有するDPソース機器２Ａ及びDPシンク機器５Ａを備える映像表示システム１Ａを示す図である。DPソース機器２Ａには、上述のソース側USBポート３の一部の構成が設けられ、DPシンク機器５Ａには、上述のシンク側USBポート４の一部の構成が設けられる。
図７はDPソース機器２Ａの構成を示す図である。図７に示されるように、DPソース機器２Ａは、DPソース機器２のストリームレイヤ２０及びDPTXリンクレイヤ２１を備えている。DPソース機器２Ａは、さらに、ソース側USBポート３のマッパ３１、リンクマネジメント部３２、スクランブラ及び128b/132bスケジューラ３３、Gen 2 BR PHYレイヤ３４及びコネクタ３５を備えている。
DPソース機器２Ａでは、DPTXリンクレイヤ２１で生成されたDPリンクシンボルが４レーンでマッパ３１に入力される。マッパ３１に入力されるDPリンクシンボルはスクランブルされていない。マッパ３１は、入力される複数のDPリンクシンボルをデータブロックに変換する。そして、Gen 2 BR PHYレイヤ３４は、コネクタ３５を通じて、データブロック及びコントロールブロックをDPシンク機器５Ａに差動送信する。
図８はDPシンク機器５Ａの構成を示す図である。図８に示されるように、DPシンク機器５Ａは、DPシンク機器５のストリームレイヤ５０及びDPRXリンクレイヤ５１を備えている。さらに、DPシンク機器５Ａは、シンク側USBポート４のマッパ４１、リンクマネジメント部４２、128b/132bスプリッタ及びデスクランブラ４３、Gen 2 BR PHYレイヤ４４及びコネクタ４５を備えている。
DPシンク機器５Ａでは、Gen 2 BR PHYレイヤ４４が、DPソース機器２Ａからの１３２ビットブロックをコネクタ４５を通じて差動受信する。マッパ４１で生成されたDPリンクシンボルは、４レーンでDPRXリンクレイヤ５１に入力される。DPRXリンクレイヤ５１に入力されるDPリンクシンボルはスクランブルされていない。そして、ストリームレイヤ５０では、DPソース機器２Ａで生成されたオリジナルのAVストリームデータが再生される。
DPソース機器２ＡとDPシンク機器５Ａとは別体となっている。DPソース機器２Ａのコネクタ３５と、DPシンク機器５Ａのコネクタ４５とは、USB Type-Cコネクタケーブルで接続される。
なお、図９に示される映像表示システム１Ｂのように、DPソース機器２に接続されたソース側USBポート３とDPシンク機器５Ａとを、USB Type-Cコネクタケーブルで接続してもよい。また、図１０に示される映像表示システム１Ｃのように、DPソース機器２Ａと、DPシンク機器５に接続されたシンク側USBポート４とを、USB Type-Cコネクタケーブルで接続してもよい。
本実施の形態では、非特許文献３で述べられているような、USB3.1 ESS PHY signalingからいくつかの信号ピンをDP1.3 PHY signalingに対して転用することの代わりに、128b/132b-coded USB3.1 ESS Gen 2 BR PHYレイヤ上において１レーンあたり10GbpsでDPプロトコルのトンネリングを可能にする。また、本実施の形態では、DPプロトコルのトンネリングはDP送信フォーマット（SST、MST）及びDP1.3 リンクレート (1.62-/2.7-/5.4-/8.1-Gbps per lane)にとらわれない。
また、本実施の形態は、２つのUSB3.1 ESSポートの間にGen 2 PHY re-timers を持つUSB3.1 ESSリンクに適用することもできる。その上、本実施の形態は、USB specifications及び128b/130b-coded PHYレイヤの今後のバージョンで定められるであろう他のビットレートでの128b/132b-coded PHYレイヤに適用できる。
DPリンクおよびUSB3.1 ESS Gen2 PHYリンクの構成について言えば、DP1.3 Standardの規定に従ってAUXトランザクションを通じてDPリンク数が設定される一方、USB specificationの規格に従ってUSB PD通信を通じてGen2 PHYリンクレーン数が設定される。DPリンク構成のためのAUXトランジャクションは、DFP_D (Downstream Facing Port DP)メインリンクのレーン数及びリンクレートが、 UFP_D (Upstream Facing Port DP) メインリンクのそれらとマッチすることを保証する。
図１１は、図１の映像表示システム１における、DPのAUX CH及びHPD（Hot Plug Detection）を追記したものである。図１１では、DP1.3リンクシンボル−128b／132bコンバータ付きのUSB3.1 ESSポート３（ソース側USBポート３）を「DPリンクシンボル−to−128b／132bコンバータ」と表記しており、128b／132b−DP1.3リンクシンボルコンバータ付きのUSB3.1 ESSポート４（シンク側USBポート４）を「128b／132b−to−DPリンクシンボルコンバータ」と表記している。
DPソース機器２とソース側USBポート３との間では、AUX_CH_DFP_D において、DP1.3 Standardの規定に従ってAUXトランザクションがやり取りされる。これにより、DPソース機器２とソース側USBポート３との間のメインリンクのレーン数が１、２及び４のいずれか一つに設定される。図１の例では、メインリンクのレーン数が４に設定されている。また、DPソース機器２とソース側USBポート３との間では、DP1.3 Standardの規定に従ってHDP（図１１でのHPD_DFP_D）が行われる。
ソース側USBポート３とシンク側USBポート４との間では、非特許文献３に記載されているように、USB Type-CコネクタのSBU（図１１でのAUX_CH_SBU）が利用されてAUXトランジャクションがやり取りされる。また、ソース側USBポート３とシンク側USBポート４との間では、非特許文献３に記載されているように、USB Type-CコネクタのUSB PD（図１１でのHPD-over-USB_PD）が利用されてHPDが行われる。ソース側USBポート３とシンク側USBポート４との間において、USB specificationの規格に従ってUSB PD通信が行われることによって、DPリンクシンボルが伝送されるレーン数が１、２及び４のいずれか一つに設定される。図１の例では、レーン数が２に設定されている。
シンク側USBポート４とDPシンク機器５の間では、AUX_CH_UFP_D において、DP1.3 Standardの規定に従ってAUXトランザクションがやり取りされる。シンク側USBポート４とDPシンク機器５の間のメインリンクのレーン数は、DPソース機器２とソース側USBポート３との間のメインリンクのレーン数と一致する。また、シンク側USBポート４とDPシンク機器５との間では、DP1.3 Standardの規定に従ってHDP（図１１でのHPD_UFP_D）が行われる。
図１２は、複数のDPリンクシンボルを含む１３２ビットデータブロックを示す図である。DPリンクシンボルは９ビットであり、８ビット値とコントロール／データリンクシンボル識別ビット（図１２でのコントロール／データリンクビット）とで構成される。
マッパ３１は、合計１２６ビットとなる１４個の９ビットDPリンクシンボルを、４ビットブロックヘッダ及び未使用２ビットにすぐに続いて、スクランブリング前に１３２ビットデータブロックにパッケージ化する。１３２ビットデータブロックは、８ビットシンボルごとにスクランブルされる。
DPリンクシンボルがデータブロックにパッケージ化される場合には、上述のように、マッパ３１は、生成器３１０において、DPトンネリングダミーリンクシンボルを生成することがある。このDPトンネリングダミーリンクシンボルは、１３２ビットデータブロックに含められる。
マッパ３１のレーンマッピングは、DPメインリンク及びGen2 BR PHYリンクのレーン数にはとらわれない。図１３〜１５は、DPメインリンクで伝送されるDPリンクシンボルと、Gen2 BR PHYリンクで伝送されるDPリンクシンボルとの対応関係を示す図である。図１３には、DPメインリンク及びGen2 BR PHYリンクのレーン数がともに４である場合の対応関係が示されており、図１４には、DPメインリンク及びGen2 BR PHYリンクのレーン数がともに２である場合の対応関係が示されており、図１５には、DPメインリンク及びGen2 BR PHYリンクのレーン数がともに１である場合の対応関係が示されている。図１３〜１５でのLx及びDP_LSy（１≦ｘ≦４、１≦ｙ≦４）は、それぞれ、レーンｘ及びDPリンクシンボルyを意味している。したがって、Lx_DP_LSyは、DPレーンｘでのDPリンクシンボルyを意味している。
図１３の例では、例えば、DPレーン０のDPリンクシンボル１，２，３は、Gen2 BR PHYレーン０上で、DPリンクシンボル１，５，９としてそれぞれ伝送される。図１４の例では、例えば、DPレーン０のDPリンクシンボル１，２，３は、Gen2 BR PHYレーン０上において、DPリンクシンボル１，３，５としてそれぞれ伝送される。図１５の例では、例えば、DPレーン０のDPリンクシンボル１，２，３は、Gen2 BR PHYレーン０上において、DPリンクシンボル１，２，３としてそれぞれ伝送される。
マッパ３１と対となるマッパ４１は、１３２ビットデータブロックから、９ビットＤＰリンクシンボルを取り出して、取り出した９ビットＤＰリンクシンボルを出力する。マッパ４１は、１３２ビットデータブロックにDPトンネリングダミーリンクシンボルが含まれている場合には、当該DPトンネリングダミーリンクシンボルを破棄する。
AVストリームデータに対応するDPリンクシンボルを、DP1.3 Standardに定められているDPマイクロパケット（つまり、SST伝送フォーマットのためのTU（Transfer Unit）、あるいはMST伝送フォーマットのためのMTP（Multi-stream Transport Packet））に等しく分配することは、マッパ４１の責任である。
DPソース機器２とソース側USBポート３との間のDPリンクバンド幅は、USB3.1 ESSリンクバンド幅より大きい。リンクバンド幅のover-subscription（つまり、伝送AVストリームのピークバンド幅は、利用可能なUSB3.1 ESSリンクバンド幅よりも大きい）は、以下の通りに抑制される。
− DP MST伝送フォーマットが使用される場合：DPソース機器２は、ENUM_PATH_RESOURCESメッセージトランジャクションを通じて、ターゲットのDPシンク機器５とのリンクでの利用可能なバンド幅を得る。
− DP SST (Single-Stream Transportフォーマットが使用される場合：DPソース機器２は、DP1.3 Standardで説明されている、DP ブランチ機器のdownstream-facing port性能を述べているDPCDアドレス00080h 〜 00083hでのDPCDレジスタを通して、最大送信可能ビクセルレート及びピクセルビット深さを得る。
マッパ３１は、downstream-facing DP++ portを備えるDPブランチ機器に設けることができる。
１４個のDPリンクシンボルが、１３２ビットデータブロックにパッケージ化され、DPリンクシンボルは８ビットデータを含む。本実施の形態では、USB3.1 ESS Gen 2 BR PHYレイヤ上でのDPトンネリングの符号化効率は以下のようになる。
データブロック符号化効率 = 14 * 8 bits / 132 bits = 84.8%
コントロールブロックの送信による伝送オーバーヘッドは、控えめに３％と近似され、その結果、リンクレイヤ符号化効率は下記のようになる。
リンクレイヤ符号化効率 = 84.8% * (100−3)/100 = 82.2%
PHYレイヤ符号化効率は、データ信頼性改善のために使用されるPHY-levelの前方誤り訂正(FEC) の方法に応じて、リンクレイヤ符号化効率より小さくなるように拘束される。2.5%のFECのオーバーヘッドを仮定すると、PHYレイヤ符号化効率は下記のようになる。
PHYレイヤ符号化効率 = 82.2% * (100−2.5)/100 = 80.2%
以下に示されるように、Gbps単位の生のシリアルビットレートは、Mbytes/sec単位の利用可能なバンド幅（つまり、符号化オーバーヘッドを除いたもの）に変換される。
1Gbps * 80% 符号化率 = 0.8Gbps = 100Mbytes/sec
10Gbps/laneで２レーン使用するUSB3.1 ESS Gen 2 BR PHYレイヤ上でトンネリングされたDPリンクシンボルの利用可能なバンド幅は、ゆえに、以下のようになる。
10*100 Mbytes/sec/lane * 2 lanes/link = 2000Mbytes/sec/link
１ピクセルあたり３０ビット（つまり、１ピクセルあたり３．７５バイト）のビデオピクセルストリームについて、最大ピクセルレートは以下のようになる。
１ピクセルあたり３０ビットでの最大ピクセルレート
= 2000Mbytes per sec per link / 3.75 bytes per pixel
= 533Mpixels/sec
参考として、533Mpixels/secのピクセルレートは、非特許文献４に定められた、ブランキングタイミングを減らしたVESA Coordinated Video Timing (CVT) Ver.1.2を用いた６０フレーム／秒での4K2Kプログレッシブビデオのピクセルレートに対応する。
以上のように、映像表示システムは、詳細に説明されたが、上記した説明は、全ての局面において例示であって、この発明がそれに限定されるものではない。また、上述した各種の例は、相互に矛盾しない限り組み合わせて適用可能である。そして、例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
２，２Ａ DPソース機器
３ ソース側USBポート（送信装置）
４ シンク側USBポート（受信装置）
５，５Ａ DPシンク機器
２１ DPTXリンクレイヤ
３１，４１ マッパ
３３ スクランブラ及び128b/132bスケジューラ
３４，４４ Gen 2 BR PHYレイヤ
４３ 128b/132bスプリッタ及びデスクランブラ
５１ DPRXリンクレイヤ

Claims (7)

  1. DisplayPort（DP）での複数のリンクシンボルを、Universal Serial Bus（USB）でのGen 2のデータブロックに変換する変換部と、
    前記データブロックを送信する送信部と
    を備える、送信装置。
  2. 請求項１に記載の送信装置であって、
    前記データブロックに対してスクランブル処理を行うスクランブラをさらに備え、
    前記送信部は、前記スクランブル処理された前記データブロックを送信する、送信装置。
  3. 請求項１及び請求項２のいずれか一つに記載の送信装置であって、
    前記変換部は、ANSI 8b/10bスペシャルコードが割り当てられていないコントロールシンボルを含む前記複数のリンクシンボルを前記データブロックに変換する、送信装置。
  4. ストリームデータを、DisplayPort（DP）での複数のリンクシンボルにマッピングするマッピング部と、
    前記マッピング部で得られた前記複数のリンクシンボルを、Universal Serial Bus（USB）でのGen 2のデータブロックに変換する変換部と、
    前記データブロックを送信する送信部と
    を備える、DPソース機器。
  5. DisplayPort（DP）での複数のリンクシンボルが、Universal Serial Bus（USB）でのGen 2のデータブロックに変換されることによって得られた当該データブロックを受信する受信部と、
    前記受信部で受信された前記データブロックを前記複数のリンクシンボルに変換する変換部と
    を備える、受信装置。
  6. 請求項５に記載の受信装置であって、
    前記受信部で受信される前記データブロックに対してデスクランブル処理を行うデスクランブラをさらに備え、
    前記変換部は、前記デスクランブル処理された前記データブロックを前記複数のリンクシンボルに変換する、受信装置。
  7. DisplayPort（DP）での複数のリンクシンボルが、Universal Serial Bus（USB）でのGen 2のデータブロックに変換されることによって得られた当該データブロックを受信する受信部と、
    前記受信部で受信される前記データブロックを前記複数のリンクシンボルに変換する変換部と、
    前記変換部で得られた前記複数のリンクシンボルをストリームデータにマッピングするマッピング部と
    を備える、DPシンク機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021531569A (ja) * 2018-07-12 2021-11-18 テキサス インスツルメンツ インコーポレイテッド ディスプレイポートオルタネートモード通信の検出

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017189796A1 (en) * 2016-04-29 2017-11-02 Megachips Technology America Corporation Data transmission method and data transmission system
US10049067B2 (en) 2016-12-01 2018-08-14 Qualcomm Incorporated Controller-PHY connection using intra-chip SerDes
WO2018211825A1 (ja) * 2017-05-15 2018-11-22 シャープ株式会社 情報処理装置、電子機器、情報処理装置の制御方法、および制御プログラム
US11055253B2 (en) 2017-10-18 2021-07-06 Nvidia Corporation Method to increase the bandwidth of a USB-C connector
CN109194889B (zh) * 2018-08-16 2020-11-20 长芯盛（武汉）科技有限公司 用于dp接口的低速信号转换模块
CN111475446B (zh) 2019-01-23 2021-10-19 纬联电子科技(中山)有限公司 显示装置及其高显示带宽控制方法
US11473418B1 (en) 2020-01-22 2022-10-18 Vermeer Manufacturing Company Horizontal directional drilling system and method
US20200320026A1 (en) * 2020-04-27 2020-10-08 Intel Corporation Bandwidth management allocation for displayport tunneling

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110087806A1 (en) * 2009-09-25 2011-04-14 Soumendra Mohanty Dual-Mode Data Transfer of Uncompressed Multimedia Contents or Data Communications
US20140129738A1 (en) * 2012-11-07 2014-05-08 Ati Technologies Ulc Flexible Implementation of Serial Bus Support Over Display Interface

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101334762B (zh) * 2007-10-12 2011-05-18 硅谷数模半导体（北京）有限公司 用在计算机中的数据传输系统
US8111799B2 (en) * 2008-01-03 2012-02-07 Dell Products L.P. Method, system and apparatus for reducing power consumption at low to midrange resolution settings
US8397272B2 (en) * 2008-08-05 2013-03-12 Analogix Semiconductor, Inc. Multi-stream digital display interface
US8482114B2 (en) * 2009-09-10 2013-07-09 Nxp B.V. Impedance optimized chip system
US8806094B2 (en) * 2009-09-25 2014-08-12 Analogix Semiconductor, Inc. Transfer of uncompressed multimedia contents or data communications
US8217689B2 (en) * 2010-01-19 2012-07-10 Integrated Device Technology, Inc. Method and circuit for DisplayPort video clock recovery
US8583841B2 (en) * 2010-10-15 2013-11-12 Synaptics Incorporated Digital video data relay
JP6454353B2 (ja) * 2014-03-31 2019-01-16 メガチップス テクノロジー アメリカ コーポレーション コンバータ
US9552322B2 (en) * 2014-06-12 2017-01-24 Pericom Semiconductor Corporation Hybrid repeater for supporting backward compatibility

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110087806A1 (en) * 2009-09-25 2011-04-14 Soumendra Mohanty Dual-Mode Data Transfer of Uncompressed Multimedia Contents or Data Communications
US20140129738A1 (en) * 2012-11-07 2014-05-08 Ati Technologies Ulc Flexible Implementation of Serial Bus Support Over Display Interface

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HEWLETT-PACKARD COMPANY 他: "Universal Serial Bus 3.1 Specification", UNIVERSAL SERIAL BUS 3.1 SPECIFICATION, vol. Revision 1.0, JPN6018030322, 26 July 2013 (2013-07-26), US, pages 2 - 3, ISSN: 0003853793 *
VIDEO ELECTRONICS STANDARDS ASSOCIATION: "VESA DISPLAYPORT STANDARD", [ONLINE], vol. VERSION 1, REVISION 1a, JPN5017011020, 11 January 2008 (2008-01-11), pages 1 - 238, ISSN: 0003853792 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021531569A (ja) * 2018-07-12 2021-11-18 テキサス インスツルメンツ インコーポレイテッド ディスプレイポートオルタネートモード通信の検出
JP7477237B2 (ja) 2018-07-12 2024-05-01 テキサス インスツルメンツ インコーポレイテッド ディスプレイポートオルタネートモード通信の検出

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