JP2018506894A5

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Publication number: JP2018506894A5
Application number: JP2017536247A
Authority: JP
Filing date: 2015-11-20
Publication date: 2018-12-06

Description

[0065] 開示された実施形態の上記説明は、いかなる当業者もが、本開示の製造または使用を可能とするように提供されている。これらの実施形態への様々な修正は当業者に容易に明らかになり、本明細書で説明されている包括的な原則は、本開示の精神もしくは範囲から逸脱することなく他の実施形態に適用され得る。よって、本明細書で提示されている説明および図面は、本開示の目下好まれている実装を提示しており、それゆえ、本開示によって広く熟考される主題の代表的なものであることが、理解されるものである。本開示の範囲は、当業者にとって明らかになり得る他の実施形態を十分に包含し、従って、本開示の範囲は、添付の請求項以外の何物によっても限定されないことが、さらに理解される。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
インダクタ、第１の結合キャパシタ、および第２の結合キャパシタを有するタンク回路と、
前記第１の結合キャパシタおよび前記第２の結合キャパシタに電気的に結合されたバラクタ回路と、
第１のゲート、第１のドレイン、および第１のソースを有する第１のＭＯＳデバイスと、前記第１のソースは、前記バラクタ回路に電気的に結合されており、
第２のゲート、第２のドレイン、および第２のソースを有する第２のＭＯＳデバイスと、前記第２のソースは、前記第１のソースとは反対側で前記バラクタ回路に電気的に結合されており、
第１のバイアス電圧を受けるために、前記第１のドレインおよび前記第２のドレインに電気的に結合された第１の入力と、
第１のゲートバイアス電圧を受けるために、前記第１のゲートおよび前記第２のゲートに電気的に結合された第２の入力とを備える、周波数発振器。
［Ｃ２］
前記第１の結合キャパシタおよび前記インダクタに、電気的に結合された第１の粗調節キャパシタと、
前記第２の結合キャパシタおよび前記インダクタに、電気的に結合された第２の粗調節キャパシタと、
第３のゲート、第３のドレイン、および第３のソースを有する第３のＭＯＳデバイスと、前記第３のドレインは、前記第１の粗調節キャパシタに電気的に結合されており、
第４のゲート、第４のドレイン、および第４のソースを有する第４のＭＯＳデバイスと、前記第４のドレインは、前記第２の粗調節キャパシタに電気的に結合されており、
前記第３のソースおよび前記第４のソースに、電気的に結合された帯域制御入力と、第２のゲートバイアス電圧を受けるために、前記第３のゲートおよび前記第４のゲートに、電気的に結合された第３の入力とをさらに備える、Ｃ１に記載の周波数発振器。
［Ｃ３］
前記帯域制御入力は、前記第３の入力に電気的に結合されている、Ｃ２に記載の周波数発振器。
［Ｃ４］
前記帯域制御入力および前記第３の入力は、少なくとも１つのバイアス電圧を受けるように構成され、前記少なくとも１つのバイアス電圧は、前記第３のＭＯＳデバイスおよび前記第４のＭＯＳデバイスを負にバイアスするように選択される、Ｃ２に記載の周波数発振器。
［Ｃ５］
スイッチゲート、スイッチドレイン、スイッチソースを有するスイッチをさらに備え、前記スイッチゲートは、前記帯域制御入力に電気的に結合され、前記スイッチドレインは、前記第１の粗調節キャパシタおよび前記第３のＭＯＳデバイスに電気的に結合され、前記スイッチソースは、前記第２の粗調節キャパシタおよび前記第４のＭＯＳデバイスに電気的に結合される、Ｃ２に記載の周波数発振器。
［Ｃ６］
前記第１の入力は、前記第２の入力に電気的に結合され、前記第１のゲートバイアス電圧は、前記第１のバイアス電圧に等しい、Ｃ１に記載の周波数発振器。
［Ｃ７］
前記第１のゲートは、前記第１のドレインに電気的に結合され、前記第２のゲートは、前記第２のドレインに電気的に結合される、Ｃ１に記載の周波数発振器。
［Ｃ８］
前記第１の入力および前記第２の入力は、少なくとも１つのバイアス電圧を受けるように構成され、前記少なくとも１つのバイアス電圧は、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスを負にバイアスするように選択される、Ｃ１に記載の周波数発振器。
［Ｃ９］
前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスは、前記バラクタ回路をバイアスし、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスの位相ノイズの、前記周波数発振器の出力の発振ピークへの寄与を隔離するように構成される、Ｃ１に記載の周波数発振器。
［Ｃ１０］
可変容量回路と、
少なくとも１つのインダクタおよび少なくとも１つのキャパシタを有するタンク回路と、前記タンク回路は、前記可変容量回路に並列で電気的に結合され、
第１のゲート、第１のソース、および第１のドレインを有する第１のＭＯＳデバイスと、前記第１のソースは、前記タンク回路および前記可変容量回路に電気的に結合され、第２のゲート、第２のソース、および第２のドレインを有する第２のＭＯＳデバイスと、前記第２のソースは、前記タンク回路および前記可変容量回路に電気的に結合され、前記第１のドレインおよび前記第２のドレインに、電気的に結合され、第１のバイアス電圧を受けるように構成された第１の入力と、
前記第１のゲートおよび前記第２のゲートに電気的に結合された第２の入力と、前記第２の入力は、第１のゲートバイアス電圧を受けるように構成され、周波数発振器が動作中であるとき、前記第１のゲートバイアス電圧は、前記第１のＭＯＳデバイスの第１のゲート−ソース電圧が、第１のしきい値電圧より低いままであるべく、前記第１のＭＯＳデバイスをバイアスすることが可能であり、前記第２のＭＯＳデバイスの第２のゲート−ソース電圧が、第２のしきい値電圧よりも低いままであるべく、前記第２のＭＯＳデバイスをバイアスするように構成される、を備える周波数発振器。
［Ｃ１１］
前記タンク回路に電気的に結合された第１の粗調節キャパシタおよび第２の粗調節キャパシタと、
第３のゲート、第３のソース、および第３のドレインを有する第３のＭＯＳデバイスと、前記第３のソースは、前記第１の粗調節キャパシタに電気的に結合され、
第４のゲート、第４のソース、および第４のドレインを有する第４のＭＯＳデバイスと、前記第４のソースは、前記第２の粗調節キャパシタに電気的に結合され、
前記第３のドレインおよび前記第４のドレインに、電気的に結合された帯域制御入力と、
第２のゲートバイアス電圧を受けるために、前記第３のゲートおよび前記第４のゲートに電気的に結合された第３の入力とをさらに備え、前記第２のゲートバイアス電圧は、第３のゲート−ソース電圧が、第３のしきい値電圧よりも低いままであるべく、前記第３のＭＯＳデバイスをバイアスするように、また、第４のゲート−ソース電圧が、第４のしきい値電圧よりも低いままであるべく、前記第４のＭＯＳデバイスをバイアスするように構成される、Ｃ１０に記載の周波数発振器。
［Ｃ１２］
前記帯域制御入力は、前記第３の入力に電気的に結合される、Ｃ１１に記載の周波数発振器。
［Ｃ１３］
前記第１の入力は、前記第２の入力に電気的に結合され、前記第１のゲートバイアス電圧は、前記第１のバイアス電圧に等しい、Ｃ１０に記載の周波数発振器。
［Ｃ１４］
前記第１のゲートは、前記第１のドレインに電気的に結合され、前記第２のゲートは、前記第２のドレインに電気的に結合される、Ｃ１０に記載の周波数発振器。
［Ｃ１５］
前記第１の入力および前記第２の入力は、少なくとも１つのバイアス電圧を受けるように構成され、前記少なくとも１つのバイアス電圧は、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスを負にバイアスするために選択される、Ｃ１０に記載の周波数発振器。
［Ｃ１６］
バラクタ回路に電気的に結合されたタンク回路を使用して、発振出力を生成することと、
第１のＭＯＳデバイスおよび第２のＭＯＳデバイスを使用して、前記バラクタ回路をバイアスすることと、前記バラクタ回路は、前記第１のＭＯＳデバイスの第１のソースに、および、前記第２のＭＯＳデバイスの第２のソースに、電気的に結合され、
前記第１のＭＯＳデバイスの第１のゲートにおいて、および、前記第２のＭＯＳデバイスの第２のゲートにおいて、第１のゲートバイアス電圧で、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスをバイアスすることと、
前記第１のＭＯＳデバイスの第１の相互コンダクタンス、および前記第２のＭＯＳデバイスの第２の相互コンダクタンスを、前記第１のバイアス電圧および前記第１のゲートバイアス電圧で、制御することとを備える、発振器回路をバイアスするための方法。
［Ｃ１７］
前記タンク回路および帯域制御入力を使用してデジタルクロック信号を生成することと、前記タンク回路は、第１の粗調節キャパシタおよび第２の粗調節キャパシタに、電気的に結合され、
第３のＭＯＳデバイスの第３のゲートにおいて、および第４のＭＯＳデバイスの第４のゲートにおいて、第２のゲートバイアス電圧で、前記第３のＭＯＳデバイスおよび前記第４のＭＯＳデバイスをバイアスすることと、前記帯域制御入力は、前記第３のＭＯＳデバイスの第３のソース、および前記第４のＭＯＳデバイスの第４のソースに電気的に結合され、
前記帯域制御入力および前記第２のゲートバイアス電圧を使用して、前記第３のＭＯＳデバイスの第３の相互コンダクタンス、および前記第４のＭＯＳデバイスの第４の相互コンダクタンスを制御することとをさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記帯域制御入力を、前記第２のゲートバイアス電圧に、電気的に結合することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１のゲートバイアス電圧を、前記第１のバイアス電圧に、電気的に結合することをさらに備える、Ｃ１６に記載の方法。
［Ｃ２０］
前記第１のＭＯＳデバイスの前記第１のゲートを、前記第１のＭＯＳデバイスの第１のドレインに、電気的に結合することと、
前記第２のＭＯＳデバイスの前記第２のゲートを、前記第２のＭＯＳデバイスの第２のドレインに、電気的に結合することとをさらに備える、Ｃ１６に記載の方法。
［Ｃ２１］
共振周波数において、エネルギーを蓄積するための共振手段と、前記共振手段は、少なくとも１つのインダクタおよび少なくとも１つのキャパシタを有し、
第１の末端部および第２の末端部を有する可変容量手段と、前記第１の末端部および前記第２の末端部は、前記共振手段に電気的に結合され、
第１のゲート、第１のドレイン、および第１のソースを有する第１のトランジスタ手段と、前記第１のソースは、前記第１の末端部に電気的に結合され、
第２のゲート、第２のドレイン、および第２のソースを有する第２のトランジスタ手段と、前記第２のソースは、前記第２の末端部に電気的に結合され、
前記第１のドレインおよび前記第２のドレインに、電気的に結合された第１のバイアス手段と、
前記第１のゲートおよび前記第２のゲートに、電気的に結合された第２のバイアス手段とを備える、発振周波数を生成するための装置。
［Ｃ２２］
前記可変容量手段は、前記第１の末端部および前記第２の末端部を有するバラクタ回路を備え、前記第１の末端部は、第１の結合キャパシタに電気的に結合され、前記第２の末端部は、第２の結合キャパシタに電気的に結合される、Ｃ２１に記載の装置。
［Ｃ２３］
第３のゲート、第３のソース、および第３のドレインを有する第３のトランジスタ手段と、前記第３のソースは、前記共振手段に電気的に結合され、
第４のゲート、第４のソース、および第４のドレインを有する第４のトランジスタ手段と、前記第４のソースは、前記共振手段に電気的に結合され、
前記第３のドレインおよび前記第４のドレインに、電気的に結合された帯域制御手段と、
第３のバイアス手段を受けるために、前記第３のゲートおよび前記第４のゲートに、電気的に結合された入力手段とをさらに備える、Ｃ２１に記載の装置。
［Ｃ２４］
前記第３のバイアス手段は、第３のゲート−ソース電圧が、第３のしきい値電圧よりも低いままであるべく、前記第３のトランジスタ手段をバイアスするように、また、第４のゲート−ソース電圧が、第４のしきい値電圧よりも低いままであるべく、前記第４のトランジスタ手段をバイアスするように構成される、Ｃ２３に記載の装置。
［Ｃ２５］
スイッチソース、スイッチドレイン、およびスイッチゲートを有するスイッチ手段をさらに備え、前記スイッチゲートは、前記帯域制御手段に電気的に結合され、前記スイッチドレインは、前記第３のトランジスタ手段および前記共振手段に電気的に結合され、前記スイッチソースは、前記第４のトランジスタ手段および前記共振手段に電気的に結合される、Ｃ２３に記載の装置。

Claims

調節電圧を受けるように動作可能な調節入力を有する可変容量回路と、
少なくとも１つのインダクタおよび少なくとも１つのキャパシタを有するタンク回路と、前記タンク回路は、前記可変容量回路に並列で電気的に結合され、
第１のゲート、第１のソース、および第１のドレインを有する第１のＭＯＳデバイスと、前記第１のソースは、前記タンク回路および前記可変容量回路に電気的に結合され、
第２のゲート、第２のソース、および第２のドレインを有する第２のＭＯＳデバイスと、前記第２のソースは、前記タンク回路および前記可変容量回路に電気的に結合され、
前記第１のドレインおよび前記第２のドレインに、電気的に結合され、第１のバイアス電圧を受けるように構成された第１の入力と、
前記第１のゲートおよび前記第２のゲートに電気的に結合された第２の入力と、前記第２の入力は、第１のゲートバイアス電圧を受けるように構成され、周波数発振器が動作中であるとき、前記第１のゲートバイアス電圧は、前記第１のＭＯＳデバイスの第１のゲート−ソース電圧が、第１のしきい値電圧より低いままであるべく、前記第１のＭＯＳデバイスをバイアスするように、また、前記第２のＭＯＳデバイスの第２のゲート−ソース電圧が、第２のしきい値電圧よりも低いままであるべく、前記第２のＭＯＳデバイスをバイアスするように動作可能である、を備える周波数発振器。
前記タンク回路に電気的に結合された第１の粗調節キャパシタおよび第２の粗調節キャパシタと、
第３のゲート、第３のソース、および第３のドレインを有する第３のＭＯＳデバイスと、前記第３のソースは、前記第１の粗調節キャパシタに電気的に結合され、
第４のゲート、第４のソース、および第４のドレインを有する第４のＭＯＳデバイスと、前記第４のソースは、前記第２の粗調節キャパシタに電気的に結合され、
前記第３のドレインおよび前記第４のドレインに、電気的に結合された帯域制御入力と、
第２のゲートバイアス電圧を受けるために、前記第３のゲートおよび前記第４のゲートに電気的に結合された第３の入力とをさらに備え、前記第２のゲートバイアス電圧は、第３のゲート−ソース電圧が、第３のしきい値電圧よりも低いままであるべく、前記第３のＭＯＳデバイスをバイアスするように、また、第４のゲート−ソース電圧が、第４のしきい値電圧よりも低いままであるべく、前記第４のＭＯＳデバイスをバイアスするように構成される、請求項１に記載の周波数発振器。
前記帯域制御入力は、前記第３の入力に電気的に結合される、請求項２に記載の周波数発振器。
前記第１の入力は、前記第２の入力に電気的に結合され、前記第１のゲートバイアス電圧は、前記第１のバイアス電圧に等しい、請求項１に記載の周波数発振器。
前記第１のゲートは、前記第１のドレインに電気的に結合され、前記第２のゲートは、前記第２のドレインに電気的に結合される、請求項１に記載の周波数発振器。
前記第１の入力および前記第２の入力は、少なくとも１つのバイアス電圧を受けるように構成され、前記少なくとも１つのバイアス電圧は、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスを負にバイアスするために選択される、請求項１に記載の周波数発振器。
バラクタ回路に電気的に結合されたタンク回路を使用して、発振出力を生成することと、
第１のしきい値電圧を有する第１のＭＯＳデバイスおよび第２のしきい値電圧を有する第２のＭＯＳデバイスを使用して、前記バラクタ回路をバイアスすることと、前記バラクタ回路は、前記第１のＭＯＳデバイスの第１のソースに、および、前記第２のＭＯＳデバイスの第２のソースに、電気的に結合され、
前記第１のＭＯＳデバイスの第１のゲートにおいて、および、前記第２のＭＯＳデバイスの第２のゲートにおいて、第１のゲートバイアス電圧で、前記第１のＭＯＳデバイスおよび前記第２のＭＯＳデバイスをバイアスすることと、
前記第１のＭＯＳデバイスの第１の相互コンダクタンス、および前記第２のＭＯＳデバイスの第２の相互コンダクタンスを、前記第１のバイアス電圧および第１のゲートバイアス電圧で、制御することとを備える、発振器回路をバイアスするための方法。
前記タンク回路および帯域制御入力を使用してデジタルクロック信号を生成することと、前記タンク回路は、第１の粗調節キャパシタおよび第２の粗調節キャパシタに、電気的に結合され、
第３のＭＯＳデバイスの第３のゲートにおいて、および第４のＭＯＳデバイスの第４のゲートにおいて、第２のゲートバイアス電圧で、前記第３のＭＯＳデバイスおよび前記第４のＭＯＳデバイスをバイアスすることと、前記帯域制御入力は、前記第３のＭＯＳデバイスの第３のソース、および前記第４のＭＯＳデバイスの第４のソースに電気的に結合され、
前記帯域制御入力および前記第２のゲートバイアス電圧を使用して、前記第３のＭＯＳデバイスの第３の相互コンダクタンス、および前記第４のＭＯＳデバイスの第４の相互コンダクタンスを制御することとをさらに備える、請求項７に記載の方法。
前記帯域制御入力を、前記第２のゲートバイアス電圧に、電気的に結合することをさらに備える、請求項８に記載の方法。
前記第１のゲートバイアス電圧を、前記第１のバイアス電圧に、電気的に結合することをさらに備える、請求項７に記載の方法。