JP2018185268A - Inspection circuit board and semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To improve the reliability and reduce the size of a semiconductor device including a semiconductor element not having an inspection function.SOLUTION: Provided is an inspection circuit board 10 constituting an inspection circuit for inputting/outputting an inspection signal so as to scan the external input/output terminals of a semiconductor element not having an inspection function. The inspection circuit board includes a boundary scan cell 11 for inputting/outputting an inspection signal so as to scan the external input/output terminals of a semiconductor element 12, with terminals provided that can establish electrical continuity with the external input/output terminals of the semiconductor element, the boundary scan cell being provided within the inspection circuit board or on a second surface that is the reverse side of a first surface, with a wiring pattern for connecting the semiconductor element and the boundary scan cell formed within the inspection circuit board.SELECTED DRAWING: Figure 2

Description

本開示は、検査機能を有しない半導体素子の外部入出力端子を走査するように検査信号の入出力を行う検査回路を構成する検査回路基板及び当該検査回路基板を有する半導体装置に関する。   The present disclosure relates to an inspection circuit board constituting an inspection circuit that inputs and outputs an inspection signal so as to scan an external input / output terminal of a semiconductor element that does not have an inspection function, and a semiconductor device having the inspection circuit board.

特許文献1には、集積回路の外部入出力端子を順次走査するようにテストデータの入出力を行なう検査回路を構成する検査回路基板において、検査機能をそれ自身が有しない集積回路に対してベアチップから成りかつそれぞれTAPコントローラを備える検査用セルを付加するようになし、集積回路のパッケージとほぼ同じ大きさの補助中間基板を具備し、該補助中間基板を介して前記集積回路を回路基板にマウントするとともに、補助中間基板上に検査用セルをマウントし、該検査用セルの電極が半田ボールを介して補助中間基板の配線パターンに接続され、補助中間基板の配線パターンを介して検査用セルが検査機能を有しない集積回路に接続される検査回路基板が開示されている。   Japanese Patent Application Laid-Open No. 2004-133620 discloses a test circuit board that constitutes a test circuit that inputs and outputs test data so as to sequentially scan external input / output terminals of an integrated circuit, and is a bare chip for an integrated circuit that does not have a test function. And a test cell each having a TAP controller, and having an auxiliary intermediate board that is approximately the same size as the package of the integrated circuit, and mounting the integrated circuit on the circuit board via the auxiliary intermediate board In addition, the inspection cell is mounted on the auxiliary intermediate substrate, and the electrode of the inspection cell is connected to the wiring pattern of the auxiliary intermediate substrate via the solder ball, and the inspection cell is connected via the wiring pattern of the auxiliary intermediate substrate. An inspection circuit board connected to an integrated circuit having no inspection function is disclosed.

特許平11−218560号公報Japanese Patent No. 11-218560

本開示は、検査機能を有しない半導体素子を有する半導体装置の信頼性の向上及び小型化を可能とする検査回路基板及び半導体装置を提供する。   The present disclosure provides an inspection circuit board and a semiconductor device that can improve the reliability and miniaturization of a semiconductor device having a semiconductor element that does not have an inspection function.

本開示における検査回路基板は、検査機能を有しない半導体素子の外部入出力端子を走査するように検査信号の入出力を行う検査回路を構成する検査回路基板であって、前記半導体素子の外部入出力端子を走査するように検査信号の入出力を行うバウンダリスキャンセルを備え、前記半導体素子の前記外部入出力端子と導通可能な端子が第1の面に設けられており、前記バウンダリスキャンセルは、当該検査回路基板中または前記第1の面の裏面である第2の面に設けられており、前記半導体素子と前記バウンダリスキャンセルとを接続するための配線パターンが当該検査回路基板中に形成されている。   An inspection circuit board in the present disclosure is an inspection circuit board that constitutes an inspection circuit that inputs and outputs an inspection signal so as to scan an external input / output terminal of a semiconductor element that does not have an inspection function. A boundary scan cell that inputs and outputs an inspection signal so as to scan an output terminal is provided, and a terminal that can be electrically connected to the external input / output terminal of the semiconductor element is provided on a first surface. The wiring pattern for connecting the semiconductor element and the boundary scan cell is formed in the inspection circuit board, which is provided in the inspection circuit board or on the second surface which is the back surface of the first surface. Has been.

本開示における検査回路基板は、半導体素子の外部入出力端子を走査するように検査信号の入出力を行うバウンダリスキャンセルを備えるようにしたので、検査機能を有しない半導体素子の外部入出力端子の状態を検査することができる。このため、半導体素子の実装時の接合状態を確認することができるので、半導体装置の信頼性を向上させることができる。また、このバウンダリスキャンセルが検査回路基板中または第1の面の裏面である第2の面に設けられているようにしたので、高さ方向における半導体装置の大きさを抑制することができる。よって、検査機能を有しない半導体素子を有する半導体装置の信頼性の向上及び小型化を実現することができる。   Since the inspection circuit board according to the present disclosure includes a boundary scan cell that inputs and outputs an inspection signal so as to scan the external input / output terminals of the semiconductor element, the external input / output terminals of the semiconductor element that does not have the inspection function are provided. The condition can be checked. For this reason, since the joining state at the time of mounting of a semiconductor element can be confirmed, the reliability of a semiconductor device can be improved. In addition, since the boundary scan cell is provided in the inspection circuit board or on the second surface which is the back surface of the first surface, the size of the semiconductor device in the height direction can be suppressed. Therefore, it is possible to improve the reliability and reduce the size of a semiconductor device including a semiconductor element that does not have an inspection function.

第1の実施形態に係る半導体装置の概略ブロック図1 is a schematic block diagram of a semiconductor device according to a first embodiment. 第1の実施形態に係る半導体装置の縦断面図1 is a longitudinal sectional view of a semiconductor device according to a first embodiment. 第1の実施形態に係る半導体装置1を車載カメラとして利用する場合における車両の模式平面図Schematic plan view of a vehicle when the semiconductor device 1 according to the first embodiment is used as an in-vehicle camera 第2の実施形態に係る半導体装置の縦断面図A longitudinal sectional view of a semiconductor device according to a second embodiment 第3の実施形態に係る半導体装置の縦断面図Vertical section of a semiconductor device according to the third embodiment 比較例に係る半導体装置の概略ブロック図Schematic block diagram of a semiconductor device according to a comparative example

以下、実施の形態について、図面を参照しながら説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。   Hereinafter, embodiments will be described with reference to the drawings. However, more detailed description than necessary may be omitted. For example, detailed descriptions of already well-known matters and repeated descriptions for substantially the same configuration may be omitted. This is to avoid the following description from becoming unnecessarily redundant and to facilitate understanding by those skilled in the art.

なお、添付図面及び以下の説明は、当業者が本開示を十分に理解するために、提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。   The accompanying drawings and the following description are provided to enable those skilled in the art to fully understand the present disclosure, and are not intended to limit the subject matter described in the claims.

[実施の形態]
[1−1.課題]
以下、本実施の形態の課題について説明する。近年、駐車時の後方確認等に用いるために車載カメラが搭載されてきている。さらに車載カメラに検知機能をもたせ、車内外の人や物体を検知してその情報を分析し、運転者に注意を促したり、車を制御したりするための車載カメラが搭載されてきている。
[Embodiment]
[1-1. Task]
Hereinafter, the problem of this embodiment will be described. In recent years, an in-vehicle camera has been mounted for use in rearward confirmation during parking. Further, an in-vehicle camera has been installed to provide a detection function to the in-vehicle camera, detect people and objects inside and outside the vehicle, analyze the information, alert the driver, and control the vehicle.

検知機能を有する車載カメラは、衝突防止などの安全、安心に直結する為、高い品質、信頼性が求められている。   An in-vehicle camera having a detection function is required to have high quality and reliability in order to directly connect with safety and security such as collision prevention.

車載カメラにはCCD(Charge Coupled Device)、CMOS(Complementary Metal Oxide Semiconductor)型イメージセンサが実装されており、機能ピン数増大により多数のピンを設けることができるBGA(Ball grid array)パッケージ品が増えてきている。ここで、BGAでは、パッケージ底面の格子状に並んだ端子へディスペンサで溶けた半田を塗布し、半田の表面張力で半球状に形成された電極(はんだボールともいう)を形成する。BGAパッケージ品は、はんだリフローで実装基板に搭載されるが、リフロー実装後のBGAに対してはプローブピンが当てられない問題がある。また、はんだ接合部の外観検査が直接できないため、X線で検査も試みられている。しかしながら、はんだ接続のオープン不良が検出できない場合もあり、実装不良個所がわからない問題がある。   In-vehicle cameras are equipped with CCD (Charge Coupled Device) and CMOS (Complementary Metal Oxide Semiconductor) image sensors, and the number of BGA (Ball grid array) packages that can be provided with a large number of pins is increased by increasing the number of functional pins. It is coming. Here, in the BGA, solder melted by a dispenser is applied to the terminals arranged in a lattice pattern on the bottom surface of the package, and an electrode (also referred to as a solder ball) formed in a hemisphere is formed by the surface tension of the solder. BGA package products are mounted on a mounting board by solder reflow, but there is a problem that probe pins cannot be applied to BGA after reflow mounting. Further, since the appearance inspection of the solder joint portion cannot be directly performed, an inspection using X-rays has been attempted. However, there is a case where an open defect of the solder connection cannot be detected, and there is a problem that the location of the mounting defect is not known.

これらの実装不良に対する故障判定の手法の一つに国際標準規格IEEE1149.1として標準化されたバウンダリスキャンがある。ここで、バウンダリスキャンは、端子と内部のロジックの間に設置されたバウンダリスキャンセルを使って、端子の状態を調べるか、または端子が入出力する値を変更する技術である。   One of the failure determination methods for these mounting defects is a boundary scan standardized as the international standard IEEE 1149.1. Here, the boundary scan is a technique for examining the state of a terminal or changing a value input / output by the terminal using a boundary scan cell installed between the terminal and internal logic.

図6は、比較例に係る半導体装置の概略ブロック図である。図6に示すように、比較例に係る半導体装置5は一例として、バウンダリスキャン機能を有する集積回路53が二つ搭載されている。この集積回路53には内部ロジック回路59とTAPコントローラ54(Test Access Port)がそれぞれ搭載されている。比較例に係る半導体装置5は、ホストコンピュータ21に制御線を介して接続され、ホストコンピュータ21からこの制御線を介してテスト用制御信号が供給される。このように、この制御線を介してホストコンピュータ21から制御が実施されることにより、半導体装置5に対してバウンダリスキャン検査が行われる。   FIG. 6 is a schematic block diagram of a semiconductor device according to a comparative example. As shown in FIG. 6, as an example, the semiconductor device 5 according to the comparative example includes two integrated circuits 53 having a boundary scan function. The integrated circuit 53 includes an internal logic circuit 59 and a TAP controller 54 (Test Access Port). The semiconductor device 5 according to the comparative example is connected to the host computer 21 via a control line, and a test control signal is supplied from the host computer 21 via this control line. As described above, the boundary scan inspection is performed on the semiconductor device 5 by performing the control from the host computer 21 through the control line.

CPU(Central Processing Unit)やFPGA(Field-Programmable Gate Array)の多くはバウンダリスキャンに対応しているが、カスタムICやイメージセンサの多くはTAPコントローラが内蔵されておらず、バウンダリスキャンに対応していない。このように、TAP(Test Access Port)コントローラが内臓されていない半導体素子の場合、バウンダリスキャンができないため、信頼性が低いという問題がある。   Many CPUs (Central Processing Units) and FPGAs (Field-Programmable Gate Arrays) support boundary scan, but many custom ICs and image sensors do not have a built-in TAP controller and support boundary scans. Absent. As described above, in the case of a semiconductor element in which a TAP (Test Access Port) controller is not incorporated, there is a problem in that reliability is low because boundary scan cannot be performed.

TAPコントローラが内蔵されていない半導体素子でバウンダリスキャンを実施するには、外付けのTAPコントローラを実装する必要がある。例えば、特許文献1では、検査機能を有しない集積回路に対してベアチップから成りかつそれぞれTAPコントローラを備える検査用セルを付加するようにして、集積回路のパッケージとほぼ同じ大きさの補助中間基板を具備し、この補助中間基板を介して集積回路を回路基板にマウントするとともに、補助中間基板上に検査用セルをマウントし、この検査用セルの電極がはんだボールを介して補助中間基板の配線パターンに接続され、補助中間基板の配線パターンを介して検査用セルが検査機能を有しない集積回路に接続される検査基板回路が開示されている。   In order to perform a boundary scan with a semiconductor element that does not have a built-in TAP controller, it is necessary to mount an external TAP controller. For example, in Patent Document 1, an auxiliary intermediate substrate having a size substantially the same as a package of an integrated circuit is provided by adding an inspection cell made of a bare chip and having a TAP controller to an integrated circuit having no inspection function. The integrated circuit is mounted on the circuit board via the auxiliary intermediate substrate, and the inspection cell is mounted on the auxiliary intermediate substrate, and the electrode of the inspection cell is connected to the wiring pattern of the auxiliary intermediate substrate via the solder ball. An inspection board circuit is disclosed in which an inspection cell is connected to an integrated circuit having no inspection function via a wiring pattern of an auxiliary intermediate board.

しかしながら、この試みも、ベアチップ(TAPコントローラ)を搭載させるための補助中間基板を搭載するために、回路基板の面積は増大しないものの、補助中間基板分の高さ領域が必要となり、高さ方向の小型化が困難であるという問題がある。具体的には、現在、車載カメラは、車両のリアカメラやフロントカメラとして利用されており、サイズとしては縦23mm×横23mm×高さ30mmの製品が搭載されているが、縦23mm×横23mm×高さ30mmに収まるように小型化することが困難である。さらにサイドミ
ラーに代わる電子ミラー32についてはデザイン性の問題もあり、さらなる小型化が望まれている。
However, this trial also requires a height area equivalent to the auxiliary intermediate board, although the area of the circuit board does not increase in order to mount the auxiliary intermediate board for mounting the bare chip (TAP controller). There is a problem that miniaturization is difficult. Specifically, the in-vehicle camera is currently used as a rear camera and a front camera of a vehicle, and as a size, a product having a size of 23 mm in length × 23 mm in width × 30 mm in height is mounted, but 23 mm in length × 23 mm in width. X It is difficult to reduce the size so as to be within a height of 30 mm. Furthermore, the electronic mirror 32 that replaces the side mirror also has a design problem, and further miniaturization is desired.

さらに、補助中間基板に少なくとも被測定集積回路分の複数ベアチップ(TAPコントローラ)の搭載が必要であり、コスト増大の要因となるという問題がある。   Furthermore, it is necessary to mount a plurality of bare chips (TAP controllers) corresponding to at least the integrated circuit to be measured on the auxiliary intermediate substrate, which causes a problem of increasing costs.

各実施形態は、係る事情に鑑みてなされたものであり、検査機能を有しない半導体素子を有する半導体装置の信頼性の向上及び小型化を可能とする検査回路基板及び半導体装置を提供する。更に、各実施形態は、コストを低減することを可能とする検査回路基板及び半導体装置を提供する。   Each embodiment has been made in view of such circumstances, and provides an inspection circuit board and a semiconductor device that can improve the reliability and miniaturization of a semiconductor device having a semiconductor element that does not have an inspection function. Furthermore, each embodiment provides an inspection circuit board and a semiconductor device that can reduce the cost.

(第1の実施形態)
以下、図1〜3を用いて、第1の実施形態を説明する。
(First embodiment)
The first embodiment will be described below with reference to FIGS.

[1−2.構成]
第1の実施形態に係る半導体装置1は、図1は、第1の実施形態に係る半導体装置1の概略ブロック図である。
[1-2. Constitution]
FIG. 1 is a schematic block diagram of a semiconductor device 1 according to the first embodiment.

図1に示すように第1の実施形態に係る半導体装置1は一例として、検査機能を有しない半導体素子12と、検査機能を有する半導体素子13とを備える。ここで検査機能は一例としてバウンダリスキャン機能であるものとして以下、説明する。   As shown in FIG. 1, the semiconductor device 1 according to the first embodiment includes, as an example, a semiconductor element 12 that does not have an inspection function and a semiconductor element 13 that has an inspection function. Here, the inspection function will be described below as an example of the boundary scan function.

バウンダリスキャン機能を有しない半導体素子12は、内部ロジック121が搭載されているが、TAPコントローラが搭載されていない。一方、バウンダリスキャン機能を有する半導体素子13は、内部ロジック131と、TAPコントローラ132を有する。半導体素子12は、カスタムIC(Integrated Circuit:集積回路)またはイメージセンサなどである。本実施形態では一例として、半導体素子12はイメージセンサであるものとして以下説明する。一方、半導体素子13は例えば、集積回路(IC)である。   The semiconductor element 12 not having the boundary scan function has the internal logic 121 mounted thereon, but does not have a TAP controller mounted thereon. On the other hand, the semiconductor element 13 having a boundary scan function includes an internal logic 131 and a TAP controller 132. The semiconductor element 12 is a custom IC (Integrated Circuit) or an image sensor. In the present embodiment, as an example, the semiconductor element 12 will be described below as an image sensor. On the other hand, the semiconductor element 13 is, for example, an integrated circuit (IC).

更に半導体装置1は、バウンダリスキャン機能を有しない半導体素子12に対してバウンダリスキャン機能を付加するためのバウンダリスキャンセル11を備える。バウンダリスキャンセル11は、半導体素子12へ検査信号を供給する供給回路111と、半導体素子12から出力された検査信号を受信する受信回路112と、供給回路111と受信回路112を切り替えて制御するTAPコントローラ113とを備える。バウンダリスキャンセル11は例えば、供給回路111、受信回路112及びTAPコントローラ113が実装されたチップである。   Further, the semiconductor device 1 includes a boundary scan cell 11 for adding a boundary scan function to the semiconductor element 12 that does not have the boundary scan function. The boundary scan cell 11 includes a supply circuit 111 that supplies a test signal to the semiconductor element 12, a reception circuit 112 that receives the test signal output from the semiconductor element 12, and a TAP that switches between the supply circuit 111 and the reception circuit 112 for control. And a controller 113. The boundary scan cell 11 is, for example, a chip on which a supply circuit 111, a reception circuit 112, and a TAP controller 113 are mounted.

このように、TAPコントローラ113が供給回路111と受信回路112を切り替えて制御するように構成することにより、バウンダリスキャンセル11の内部のTAPコントローラの数を二つから一つに減らすことができるので、バウンダリスキャンセル11を小型化することができる。更に半導体素子12がイメージセンサの場合、小型の車載カメラの提供が可能となる。また、特許文献1では、補助中間基板に少なくとも被測定集積回路分の複数のTAPコントローラが必要であったが、単一のTAPコントローラで検査が可能となるので、コストを抑えることができる。   In this way, by configuring the TAP controller 113 to switch and control the supply circuit 111 and the receiving circuit 112, the number of TAP controllers in the boundary scan cell 11 can be reduced from two to one. The boundary scan cell 11 can be downsized. Furthermore, when the semiconductor element 12 is an image sensor, a small in-vehicle camera can be provided. In Patent Document 1, a plurality of TAP controllers corresponding to at least the integrated circuit to be measured are required on the auxiliary intermediate substrate. However, since inspection can be performed with a single TAP controller, the cost can be suppressed.

第1の実施形態に係る半導体装置1は、ホストコンピュータ21に制御線を介して接続され、ホストコンピュータ21からこの制御線を介してテスト用制御信号が供給される。このように、この制御線を介してホストコンピュータ21から制御が実施されることにより、検査回路基板10に対してバウンダリスキャン検査が行われる。   The semiconductor device 1 according to the first embodiment is connected to a host computer 21 via a control line, and a test control signal is supplied from the host computer 21 via this control line. As described above, the boundary scan inspection is performed on the inspection circuit board 10 by performing the control from the host computer 21 via the control line.

図2は、第1の実施形態に係る半導体装置の縦断面図である。図2に示すように、半導体装置1は、検査回路基板10を備え、バウンダリスキャンセル11はこの検査回路基板10の内部に搭載されている。この検査回路基板10は、検査機能を有しない半導体素子12の外部入出力端子を走査するように検査信号の入出力を行う。   FIG. 2 is a longitudinal sectional view of the semiconductor device according to the first embodiment. As shown in FIG. 2, the semiconductor device 1 includes an inspection circuit board 10, and a boundary scan cell 11 is mounted inside the inspection circuit board 10. The inspection circuit board 10 inputs and outputs inspection signals so as to scan the external input / output terminals of the semiconductor element 12 having no inspection function.

検査回路基板10の表面(第1の面)には、半導体素子12の外部入出力端子と導通可能に設けられた複数の端子41が設けられている。バウンダリスキャン機能を有しない半導体素子12とバウンダリスキャンセル11とを接続するために、複数の端子41それぞれとバウンダリスキャンセル11とを接続する配線パターン16が検査回路基板10中に形成されている。検査回路基板10の表面(第1の面)にはバウンダリスキャン機能を有しない集積回路(ここでは一例としてイメージセンサ)12が、はんだボール15それぞれによって対応する端子41に固定されている。ここではんだボール15は例えばBGAで形成されたものである。これにより、半導体素子12は、はんだボール15、端子41、及び配線パターン16を介してバウンダリスキャンセル11に接続されている。   On the surface (first surface) of the inspection circuit board 10, a plurality of terminals 41 provided so as to be electrically connected to the external input / output terminals of the semiconductor element 12 are provided. In order to connect the semiconductor element 12 that does not have the boundary scan function and the boundary scan cell 11, a wiring pattern 16 that connects each of the plurality of terminals 41 and the boundary scan cell 11 is formed in the inspection circuit substrate 10. On the surface (first surface) of the inspection circuit board 10, an integrated circuit (here, an image sensor as an example) 12 having no boundary scan function is fixed to the corresponding terminal 41 by each solder ball 15. Here, the solder balls 15 are made of BGA, for example. As a result, the semiconductor element 12 is connected to the boundary scan cell 11 via the solder ball 15, the terminal 41, and the wiring pattern 16.

また、検査回路基板10の裏面(第2の面)には、半導体素子13の外部入出力端子と導通可能に設けられた複数の端子42が設けられている。バウンダリスキャン機能を有する半導体素子13とバウンダリスキャンセル11とを接続するために、配線パターン16が検査回路基板10中に形成されている。検査回路基板10の裏面(第2の面)にはバウンダリスキャン機能を有する半導体素子13が、はんだボール19それぞれによって対応する端子42に固定されている。ここではんだボール19は例えばBGAで形成されたものである。これにより、半導体素子13は、はんだボール19、端子42、及び配線パターン16を介してバウンダリスキャンセル11に接続されている。   In addition, a plurality of terminals 42 are provided on the back surface (second surface) of the inspection circuit board 10 so as to be electrically connected to the external input / output terminals of the semiconductor element 13. In order to connect the semiconductor element 13 having the boundary scan function and the boundary scan cell 11, a wiring pattern 16 is formed in the inspection circuit board 10. On the back surface (second surface) of the inspection circuit board 10, the semiconductor element 13 having a boundary scan function is fixed to the corresponding terminal 42 by each solder ball 19. Here, the solder balls 19 are made of BGA, for example. Thereby, the semiconductor element 13 is connected to the boundary scan cell 11 via the solder ball 19, the terminal 42, and the wiring pattern 16.

なお、本実施形態では一例として、検査回路基板10と半導体素子12、13は、BGAで形成されたはんだボール15、19ではんだ接合されているが、LGA(Land grid array)ではんだ接合されていてもよい。ここでLGAは、BGAのはんだボールの代わりに平面電極パッドを格子状に並べたものである。このLGAによってはんだ接合されても、同様な効果を得ることができる。   In this embodiment, as an example, the test circuit board 10 and the semiconductor elements 12 and 13 are soldered by solder balls 15 and 19 formed of BGA, but are soldered by LGA (Land grid array). May be. Here, the LGA is obtained by arranging planar electrode pads in a grid pattern instead of BGA solder balls. The same effect can be obtained even if this LGA is soldered.

また必要に応じてバウンダリスキャン機能を追加するために検査回路基板10上に端子43が設けられている。   Further, a terminal 43 is provided on the inspection circuit board 10 in order to add a boundary scan function as required.

図3は、第1の実施形態に係る半導体装置1を車載カメラとして利用する場合における車両の模式平面図である。第1の実施形態に係る半導体装置1は、車両4のリアカメラ31、またはフロントカメラ33として利用されてもよい。また、第1の実施形態に係る半導体装置1は、サイドミラーに代わる電子ミラー32として利用されてもよい。   FIG. 3 is a schematic plan view of the vehicle when the semiconductor device 1 according to the first embodiment is used as an in-vehicle camera. The semiconductor device 1 according to the first embodiment may be used as the rear camera 31 or the front camera 33 of the vehicle 4. The semiconductor device 1 according to the first embodiment may be used as an electronic mirror 32 that replaces the side mirror.

[1−3.効果等]
以上のように、第1の実施形態に係る検査回路基板10は、検査機能を有しない半導体素子12の外部入出力端子を走査するように検査信号の入出力を行う検査回路を構成する。検査回路基板10は、集積回路の外部入出力端子を順次走査するように検査信号の入出力を行うバウンダリスキャンセル11を備える。半導体素子12の外部入出力端子と導通可能な端子が第1の面に設けられている。バウンダリスキャンセル11は、当該検査回路基板10中に設けられている。半導体素子12と前記バウンダリスキャンセル11とを接続するための配線パターン16が当該検査回路基板10中に形成されている。
[1-3. Effect]
As described above, the inspection circuit board 10 according to the first embodiment constitutes an inspection circuit that inputs and outputs inspection signals so as to scan the external input / output terminals of the semiconductor element 12 that does not have an inspection function. The inspection circuit board 10 includes a boundary scan cell 11 that inputs and outputs inspection signals so as to sequentially scan external input / output terminals of the integrated circuit. A terminal capable of conducting with an external input / output terminal of the semiconductor element 12 is provided on the first surface. The boundary scan cell 11 is provided in the inspection circuit board 10. A wiring pattern 16 for connecting the semiconductor element 12 and the boundary scan cell 11 is formed in the inspection circuit board 10.

この構成により、検査回路基板10は、半導体素子12の外部入出力端子を走査するように検査信号の入出力を行うバウンダリスキャンセル11を備えるようにしたので、検査機能を有しない半導体素子12の外部入出力端子の状態を検査することができる。このため、半導体素子12の実装時の接合状態を確認することができるので、半導体装置1の信頼性を向上させることができる。また、このバウンダリスキャンセル11が検査回路基板10中に設けられているようにしたので、高さ方向における半導体装置1の大きさを抑制することができる。よって、検査機能を有しない半導体素子12を有する半導体装置1の信頼性の向上及び小型化を実現することができる。   With this configuration, the inspection circuit board 10 includes the boundary scan cell 11 for inputting / outputting the inspection signal so as to scan the external input / output terminal of the semiconductor element 12, so that the semiconductor element 12 having no inspection function is provided. The state of the external input / output terminal can be inspected. For this reason, since the joining state at the time of mounting of the semiconductor element 12 can be confirmed, the reliability of the semiconductor device 1 can be improved. Further, since the boundary scan cell 11 is provided in the inspection circuit board 10, the size of the semiconductor device 1 in the height direction can be suppressed. Accordingly, it is possible to improve the reliability and reduce the size of the semiconductor device 1 including the semiconductor element 12 having no inspection function.

[他の実施の形態]
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施の形態にも適用できる。
[Other embodiments]
As described above, the embodiments have been described as examples of the technology disclosed in the present application. However, the technology in the present disclosure is not limited to this, and can also be applied to embodiments that have been changed, replaced, added, omitted, and the like.

そこで、以下、他の実施の形態を例示する。
(第2の実施形態)
図4は、第2の実施形態に係る半導体装置の縦断面図である。図4に示すように、第2の実施形態に係る半導体装置2では、検査機能を有しない集積回路(ここでは一例としてイメージセンサ)12及び検査機能を有する半導体素子13の両方が、検査回路基板17の表面(第1の面)に、それぞれはんだボール15、19によって固定されている。
Therefore, other embodiments will be exemplified below.
(Second Embodiment)
FIG. 4 is a longitudinal sectional view of the semiconductor device according to the second embodiment. As shown in FIG. 4, in the semiconductor device 2 according to the second embodiment, both an integrated circuit (here, an image sensor as an example) 12 having no inspection function and a semiconductor element 13 having an inspection function are included in an inspection circuit board. It is fixed to the surface (first surface) 17 by solder balls 15 and 19, respectively.

検査回路基板17は、半導体素子12、13の外部入出力端子を走査するように検査信号の入出力を行うバウンダリスキャンセル11を備える。半導体素子12、13の外部入出力端子と導通可能な端子41、43がそれぞれ表面(第1の面)に設けられている。バウンダリスキャンセル11は、当該検査回路基板17中に設けられている。また、半導体素子12、13とバウンダリスキャンセル11とを接続するための配線パターン16bが当該検査回路基板17中に形成されている。これにより、半導体素子12は、はんだボール15、端子41、配線パターン16bを介してバウンダリスキャンセル11に接続されている。また、半導体素子13は、はんだボール19、端子43、配線パターン16bを介してバウンダリスキャンセル11に接続されている。   The inspection circuit board 17 includes a boundary scan cell 11 that inputs and outputs inspection signals so as to scan external input / output terminals of the semiconductor elements 12 and 13. Terminals 41 and 43 that can be electrically connected to external input / output terminals of the semiconductor elements 12 and 13 are provided on the surface (first surface), respectively. The boundary scan cell 11 is provided in the inspection circuit board 17. Further, a wiring pattern 16 b for connecting the semiconductor elements 12 and 13 and the boundary scan cell 11 is formed in the inspection circuit board 17. Thereby, the semiconductor element 12 is connected to the boundary scan cell 11 via the solder ball 15, the terminal 41, and the wiring pattern 16b. Further, the semiconductor element 13 is connected to the boundary scan cell 11 through the solder ball 19, the terminal 43, and the wiring pattern 16b.

以上、第2の実施形態に係る半導体装置2において、検査回路基板17の同じ面に半導体素子12と半導体素子13が設けられている。これにより、半導体装置2の厚みを薄くすることができる。これらは基板へのリフロー実装方法を変えることなく実施可能である。   As described above, in the semiconductor device 2 according to the second embodiment, the semiconductor element 12 and the semiconductor element 13 are provided on the same surface of the inspection circuit board 17. Thereby, the thickness of the semiconductor device 2 can be reduced. These can be implemented without changing the reflow mounting method on the substrate.

(第3の実施形態)
第1及び2の実施形態では、バウンダリスキャンセル11は、当該検査回路基板中に設けられていたが、第2の実施形態では、バウンダリスキャンセル11は、検査回路基板の裏面(第2の面)に設けられている。
(Third embodiment)
In the first and second embodiments, the boundary scan cell 11 is provided in the inspection circuit board. In the second embodiment, the boundary scan cell 11 is provided on the back surface (second surface) of the test circuit board. ).

図5は、第3の実施形態に係る半導体装置の縦断面図である。図4に示すように、第3の実施形態に係る半導体装置3では、検査機能を有しない集積回路(ここでは一例としてイメージセンサ)12及び検査機能を有する半導体素子13の両方が、検査回路基板18の表面(第1の面)に、それぞれはんだボール15、19によって固定されている。一方、検査回路基板18はバウンダリスキャンセル11を備え、このバウンダリスキャンセル11は、検査回路基板18の裏面に固定されている。   FIG. 5 is a longitudinal sectional view of the semiconductor device according to the third embodiment. As shown in FIG. 4, in the semiconductor device 3 according to the third embodiment, both the integrated circuit (here, an image sensor as an example) 12 having no inspection function and the semiconductor element 13 having an inspection function are inspected circuit boards. It is fixed to the surface (first surface) 18 by solder balls 15 and 19, respectively. On the other hand, the inspection circuit board 18 includes a boundary scan cell 11, and the boundary scan cell 11 is fixed to the back surface of the test circuit board 18.

第2の実施形態と同様に、半導体素子12、13の外部入出力端子と導通可能な端子41、43がそれぞれ表面(第1の面)に設けられている。また、半導体素子12、13とバウンダリスキャンセル11とを接続するための配線パターン16cが当該検査回路基板18中に形成されている。これにより、半導体素子12は、はんだボール15、端子41、配線パターン16cを介してバウンダリスキャンセル11に接続されている。また、半導体素子13は、はんだボール19、端子43、配線パターン16cを介してバウンダリスキャンセル11に接続されている。   Similarly to the second embodiment, terminals 41 and 43 that can be electrically connected to external input / output terminals of the semiconductor elements 12 and 13 are provided on the surface (first surface), respectively. A wiring pattern 16 c for connecting the semiconductor elements 12 and 13 and the boundary scan cell 11 is formed in the inspection circuit board 18. Thereby, the semiconductor element 12 is connected to the boundary scan cell 11 via the solder ball 15, the terminal 41, and the wiring pattern 16c. Further, the semiconductor element 13 is connected to the boundary scan cell 11 via the solder ball 19, the terminal 43, and the wiring pattern 16c.

以上、第3の実施形態に係る半導体装置3によれば、このバウンダリスキャンセル11を検査回路基板18の裏面(第2の面)に設けられているようにしたので、検査回路基板18の厚みを低減することができる。   As described above, according to the semiconductor device 3 according to the third embodiment, since the boundary scan cell 11 is provided on the back surface (second surface) of the inspection circuit board 18, the thickness of the inspection circuit board 18. Can be reduced.

各実施形態では、半導体素子13はバウンダリスキャン機能を有するとして説明したが、これに限ったものではなく、半導体素子13はバウンダリスキャン機能を有していなくてもよい。その場合、バウンダリスキャンセル11は、半導体素子13の外部入出力端子を走査するように検査信号の入出力を行うようにしてもよい。   In each embodiment, the semiconductor element 13 has been described as having a boundary scan function. However, the present invention is not limited to this, and the semiconductor element 13 may not have a boundary scan function. In that case, the boundary scan cell 11 may input / output the inspection signal so as to scan the external input / output terminal of the semiconductor element 13.

各実施形態では、半導体装置が半導体素子を二つ備える場合について説明したが、これに限らず、半導体素子は1つでもよいし、三つ以上であってもよい。例えば、半導体装置が、2種類以上の半導体素子を備える場合、半導体素子の一つが検査機能を有しないものであればよい。   In each embodiment, the case where the semiconductor device includes two semiconductor elements has been described. However, the present invention is not limited to this, and the number of semiconductor elements may be one or three or more. For example, in the case where the semiconductor device includes two or more types of semiconductor elements, it is sufficient that one of the semiconductor elements does not have an inspection function.

1、2、3、5 半導体装置
4 車両
10、17、18 検査回路基板
11 バウンダリスキャンセル
111 供給回路
112 受信回路
113 TAPコントローラ
12 半導体素子
121 内部ロジック回路
13 半導体素子
14 TAPコントローラ
15、19 はんだボール
16、16b、16c 配線パターン
53 集積回路
54 TAPコントローラ
59 内部ロジック回路
21 ホストコンピュータ
31 リアカメラ
32 電子ミラー
33 フロントカメラ
41、42、43 端子
1, 2, 3, 5 Semiconductor device 4 Vehicle 10, 17, 18 Inspection circuit board 11 Boundary scan cell 111 Supply circuit 112 Reception circuit 113 TAP controller 12 Semiconductor element 121 Internal logic circuit 13 Semiconductor element 14 TAP controller 15, 19 Solder ball 16, 16b, 16c Wiring pattern 53 Integrated circuit 54 TAP controller 59 Internal logic circuit 21 Host computer 31 Rear camera 32 Electronic mirror 33 Front camera 41, 42, 43 Terminal

Claims (8)

検査機能を有しない半導体素子の外部入出力端子を走査するように検査信号の入出力を行う検査回路を構成する検査回路基板であって、
前記半導体素子の外部入出力端子を走査するように検査信号の入出力を行うバウンダリスキャンセルを備え、
前記半導体素子の前記外部入出力端子と導通可能な端子が第1の面に設けられており、
前記バウンダリスキャンセルは、当該検査回路基板中または前記第1の面の裏面である第2の面に設けられており、
前記半導体素子と前記バウンダリスキャンセルとを接続するための配線パターンが当該検査回路基板中に形成されている
検査回路基板。
An inspection circuit board constituting an inspection circuit that inputs and outputs an inspection signal so as to scan an external input / output terminal of a semiconductor element that does not have an inspection function,
A boundary scan cell that inputs and outputs an inspection signal so as to scan an external input / output terminal of the semiconductor element,
A terminal capable of electrical connection with the external input / output terminal of the semiconductor element is provided on the first surface;
The boundary scan cell is provided in a second surface which is the back surface of the inspection circuit board or the first surface,
A test circuit board, wherein a wiring pattern for connecting the semiconductor element and the boundary scan cell is formed in the test circuit board.
前記バウンダリスキャンセルは、
前記半導体素子へ検査信号を供給する供給回路と、
前記半導体素子から出力された検査信号を受信する受信回路と、
前記供給回路と前記受信回路を切り替えて制御するTAPコントローラと、
を備える
請求項1に記載の検査回路基板。
The boundary scan cell is
A supply circuit for supplying an inspection signal to the semiconductor element;
A receiving circuit for receiving an inspection signal output from the semiconductor element;
A TAP controller for switching and controlling the supply circuit and the receiving circuit;
The inspection circuit board according to claim 1.
前記バウンダリスキャンセルは、前記供給回路、前記受信回路及び前記TAPコントローラが実装されたチップである
請求項2に記載の検査回路基板。
The inspection circuit board according to claim 2, wherein the boundary scan cell is a chip on which the supply circuit, the reception circuit, and the TAP controller are mounted.
前記半導体素子はイメージセンサである
請求項1から3のいずれか一項に記載の検査回路基板。
The inspection circuit board according to claim 1, wherein the semiconductor element is an image sensor.
検査機能を有しない第1の半導体素子と、
前記第1の半導体素子の外部入出力端子を走査するように検査信号の入出力を行う検査回路を構成する請求項1から4のいずれか一項に記載の検査回路基板と、
を備える半導体装置。
A first semiconductor element having no inspection function;
The inspection circuit board according to any one of claims 1 to 4, which constitutes an inspection circuit that inputs and outputs an inspection signal so as to scan an external input / output terminal of the first semiconductor element;
A semiconductor device comprising:
第2の半導体素子を更に備え、
前記第1の半導体素子と前記第2の半導体素子は、前記検査回路基板の第1の面に設けられている
請求項5に記載の半導体装置。
A second semiconductor element;
The semiconductor device according to claim 5, wherein the first semiconductor element and the second semiconductor element are provided on a first surface of the inspection circuit board.
前記バウンダリスキャンセルは、前記検査回路基板の前記第1の面の裏面である第2の面に設けられている
請求項6に記載の半導体装置。
The semiconductor device according to claim 6, wherein the boundary scan cell is provided on a second surface that is a back surface of the first surface of the inspection circuit board.
前記第1の半導体素子はイメージセンサである
請求項5から7のいずれか一項に記載の半導体装置。
The semiconductor device according to claim 5, wherein the first semiconductor element is an image sensor.
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