JP2018160548A - 記憶装置及び整流装置 - Google Patents

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Abstract

【課題】微細な整流素子を備える記憶装置を提供する。【解決手段】実施形態の記憶装置は第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に位置する抵抗変化層と、抵抗変化層と第２の導電層との間に位置し有機分子を含む有機分子層と、を備え、有機分子が、第１のＨＯＭＯ準位を有する第１の縮合多環部と、第１のＨＯＭＯ準位よりもエネルギーの高い第２のＨＯＭＯ準位を有する第２の縮合多環部と、第１の縮合多環部と第２の縮合多環部との間に位置し第１のＨＯＭＯ準位及び第２のＨＯＭＯ準位よりもエネルギーの高い第３のＨＯＭＯ準位を有する第３の縮合多環部を有する。【選択図】図２

Description

本発明の実施形態は、記憶装置及び整流装置に関する。
電子デバイスの微細化に伴い、微細な整流素子の実現が期待される。例えば、抵抗変化型メモリでは、ワード線とビット線の交点に抵抗変化層を有するメモリセルが設けられる。抵抗変化層に電圧を印加することにより、抵抗変化層の抵抗を変化させてメモリ機能を発現させる。メモリセルが整流性を備えない場合、非選択のメモリセルを流れるリーク電流により誤動作が生ずるおそれがある。このため、メモリセルに整流素子を設けた構造とすることが好ましい。
抵抗変化型メモリは、記憶容量の大容量化のために、メモリセルの微細化が求められる。このため、メモリセルに設けられる整流素子にも微細化が必要となる。半導体のｐｎ接合を利用するｐｎダイオードでは、サイズを小さくするとトンネリング電流が増加し、例えば、１０ｎｍ以下のサイズを実現することは困難である。
特表２００８−５１３５４３号公報
本発明が解決しようとする課題は、微細な整流素子を備える記憶装置を提供することにある。
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に位置する抵抗変化層と、前記抵抗変化層と前記第２の導電層との間に位置し有機分子を含む有機分子層と、を備え、前記有機分子が、第１のＨＯＭＯ（Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位を有する第１の縮合多環部と、前記第１のＨＯＭＯ準位よりもエネルギーの高い第２のＨＯＭＯ準位を有する第２の縮合多環部と、前記第１の縮合多環部と前記第２の縮合多環部との間に位置し前記第１のＨＯＭＯ準位及び前記第２のＨＯＭＯ準位よりもエネルギーの高い第３のＨＯＭＯ準位を有する第３の縮合多環部を有する。
第１の実施形態の記憶装置のブロック図。 第１の実施形態のメモリセルの模式断面図。 第１の実施形態の有機分子を示す図。 第１の実施形態のメモリセルの拡大模式断面図。 第１の実施形態の有機分子を示す図。 第１の実施形態の有機分子を示す図。 第１の実施形態の有機分子の整流機能の説明図。 第２の実施形態の整流装置の模式断面図。 第３の実施形態の記憶装置のブロック図。 第３の実施形態のメモリセルアレイの等価回路図。 第３の実施形態のメモリセルアレイの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
以下、実施形態の記憶装置を、図面を参照して説明する。
（第１の実施形態）
本実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に位置する抵抗変化層と、抵抗変化層と第２の導電層との間に位置し有機分子を含む有機分子層と、を備える。そして、有機分子が、第１のＨＯＭＯ（Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位を有する第１の縮合多環部と、第１のＨＯＭＯ準位よりもエネルギーの高い第２のＨＯＭＯ準位を有する第２の縮合多環部と、第１の縮合多環部と第２の縮合多環部との間に位置し第１のＨＯＭＯ準位及び第２のＨＯＭＯ準位よりもエネルギーの高い第３のＨＯＭＯ準位を有する第３の縮合多環部を有する。
図１は、本実施形態の記憶装置のメモリセルアレイ１００及び周辺回路のブロック図である。図２は、本実施形態の記憶装置のメモリセルＭＣの模式断面図である。図２は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
本実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４と、ワード線１０４と交差する複数のビット線１０６とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。本実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８および第２の制御回路１１０に接続される。
第１の制御回路１０８および第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
メモリセルＭＣは、図２に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０、有機分子層４０を備える。
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
下部電極１０の材料と上部電極２０の材料とは、同一であっても異なっていても構わない。
抵抗変化層３０は、下部電極１０と上部電極２０との間に挟まれる。抵抗変化層３０は、例えば、金属酸化物である。
抵抗変化層３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化ニオブ、酸化タンタル、酸化タングステンなどを含む。抵抗変化層３０は、単層膜であっても多層膜であっても構わない。抵抗変化層３０の膜厚は、例えば、５ｎｍ以上２５ｎｍ以下である。
抵抗変化層３０への電流の印加により、抵抗変化層３０の抵抗が変化する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
有機分子層４０は、複数の有機分子５０を含む。有機分子５０により、有機分子層４０は整流性を備える。有機分子層４０の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
なお、各層の膜厚は、例えば、透過型電子顕微鏡（ＴＥＭ）を用いて測定することが可能である。
図３は、本実施形態の有機分子５０の構造を示す図である。図３（ａ）が有機分子５０の構造の模式図、図３（ｂ）、図３（ｃ）は有機分子５０の一例を示す図である。
図３（ａ）に示すように有機分子５０は、第１の縮合多環部ＦＰ１（１ｓｔ Ｆｕｓｅｄ Ｐｏｌｙｃｙｃｌｉｃ Ｕｎｉｔ）、第２の縮合多環部ＦＰ２（２ｎｄ Ｆｕｓｅｄ Ｐｏｌｙｃｙｃｌｉｃ Ｕｎｉｔ）、第３の縮合多環部ＦＰ３（３ｒｄ Ｆｕｓｅｄ Ｐｏｌｙｃｙｃｌｉｃ Ｕｎｉｔ）、第１の接続部Ｃ１、第２の接続部Ｃ２、第１のリンカー部Ｌ１、及び、第２のリンカー部Ｌ２を備える。
第３の縮合多環部ＦＰ３は、第１の縮合多環部ＦＰ１と第２の縮合多環部ＦＰ２との間に設けられる。第１の接続部Ｃ１は、第１の縮合多環部ＦＰ１と第２の縮合多環部ＦＰ２との間に設けられる。第２の接続部Ｃ２は、第２の縮合多環部ＦＰ２と第３の縮合多環部ＦＰ３の間に設けられる。
第１の縮合多環部ＦＰ１は第１のＨＯＭＯ（Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位を有する。第２の縮合多環部ＦＰ２は第２のＨＯＭＯ準位を有する。第３の縮合多環部ＦＰ３は第３のＨＯＭＯ準位を有する。
第２のＨＯＭＯ準位のエネルギーは、第１のＨＯＭＯ準位のエネルギーよりも高い。また、第３のＨＯＭＯ準位のエネルギーは、第２のＨＯＭＯ準位のエネルギーよりも高い。なお、「ＨＯＭＯ準位のエネルギーが高い」とは、「真空準位とＨＯＭＯ準位のエネルギー差が小さい」と同義である。
本明明細書中、縮合多環部のＨＯＭＯ準位は、縮合多環部が単独の分子状態にある場合のＨＯＭＯ準位を意味するものとする。縮合多環部が単独の分子状態にある場合のＨＯＭＯ準位は、縮合多環部の構造が定められれば、分子軌道法に基づく計算により算出することが可能である。
第１の縮合多環部ＦＰ１及び第２の縮合多環部ＦＰ２は、電子軌道のレベルを調整する機能を有する。言い換えれば、第１の縮合多環部ＦＰ１及び第２の縮合多環部ＦＰ２は、下部電極１０側のトンネル準位と上部電極２０側のトンネル準位を調整する機能を有する。第３の縮合多環部ＦＰ３は、下部電極１０と上部電極２０との間の直接トンネリングを阻止する機能を有する。
例えば、第１の縮合多環部ＦＰ１と第３の縮合多環部ＦＰ３とは非共役である。また、例えば、第２の縮合多環部ＦＰ２と第３の縮合多環部ＦＰ３とは非共役である。
第１の接続部Ｃ１は、第１の縮合多環部ＦＰ１と第２の縮合多環部ＦＰ２を接続する機能を備える。第２の接続部Ｃ２は、第２の縮合多環部ＦＰ２と第３の縮合多環部ＦＰ３を接続する機能を備える。第１のリンカー部Ｌ１及び第２のリンカー部Ｌ２は、有機分子５０を抵抗変化層３０及び上部電極２０のいずれか一方に固定する機能を備える。
図３（ｂ）は、有機分子５０の一例を示す図である。有機分子５０において、第１の縮合多環部ＦＰ１は第１の縮合多環炭化水素（１ｓｔ Ｆｕｓｅｄ Ｐｏｌｙｃｙｃｌｉｃ Ａｒｏｍａｔｉｃ Ｈｙｄｒｏｃａｒｂｏｎ）、第２の縮合多環部ＦＰ２は第２の縮合多環炭化水素（２ｎｄ Ｆｕｓｅｄ Ｐｏｌｙｃｙｃｌｉｃ Ａｒｏｍａｔｉｃ Ｈｙｄｒｏｃａｒｂｏｎ）、第３の縮合多環部ＦＰ３は第３の縮合多環炭化水素（３ｒｄ Ｆｕｓｅｄ Ｐｏｌｙｃｙｃｌｉｃ Ａｒｏｍａｔｉｃ Ｈｙｄｒｏｃａｒｂｏｎ）を、それぞれ含む。第１の縮合多環炭化水素は、ナフタレンである。第２の縮合多環炭化水素は、アントラセンである。第３の縮合多環炭化水素は、フェナレンである。第１の接続部Ｃ１及び第２の接続部Ｃ２は、一重結合である。第１のリンカー部Ｌ１及び第２のリンカー部Ｌ２は、チオレートアニオンあるいはチオエーテル基である。
図３（ｃ）は、図３（ｂ）の有機分子５０の３次元的イメージを示す。図３（ｂ）の有機分子５０は、第３の縮合多環炭化水素であるフェナレンのベンゼン環が形成する面が、第１の縮合多環炭化水素であるナフタレンのベンゼン環が形成する面、及び、第２の縮合多環炭化水素であるアントラセンのベンゼン環が形成する面に対して回転した状態でエネルギー的に安定となる。言い換えれば、第３の縮合多環炭化水素のベンゼン環が形成する面は、第１の縮合多環炭化水素及び第２の縮合多環炭化水素のベンゼン環が形成する面に対し、略直交する状態でエネルギー的に安定となる。
図４は、本実施形態のメモリセルＭＣの一例の拡大模式断面図である。有機分子層４０は、複数の有機分子５０を含む。図４に示すように有機分子５０の一端が抵抗変化層３０に結合し固定される。また、有機分子５０の他端が上部電極２０に結合し固定される。
図５は、有機分子５０の具体例を示す図である。図５における３つの縮合多環部は、左側から、第１の縮合多環部ＦＰ１、第３の縮合多環部ＦＰ３、第２の縮合多環部ＦＰ２である。
本実施形態の有機分子５０は、図３、図５に示した例に限定されるものではない。
第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３は、上述のＨＯＭＯ準位のエネルギーの大小関係を満たすものであれば、任意の分子構造を取ることが可能である。
第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３に含まれる縮合多環系の基（Ｆｕｓｅｄ Ｐｏｌｙｃｙｃｌｉｃ Ｇｒｏｕｐ）は、例えば、縮合多環炭化水素、又は、複素環化合物（Ｈｅｔｒｏｃｙｃｌｉｃ Ｒｉｎｇ Ｃｏｍｐｏｕｎｄ）である。
第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３のそれぞれに含まれる縮合多環系の基の数は、例えば、１０個以下である。
第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３に含まれる縮合多環系の基の少なくとも一つに、置換基が結合していても構わない。
図６は、有機分子５０の一例を示す図である。図３（ｂ）で示した有機分子の第１の縮合多環部ＦＰ１と第２の縮合多環部ＦＰ２に置換基が結合する。
具体的には、第１の縮合多環部ＦＰ１に含まれる第１の縮合多環炭化水素に、２つのアルキル鎖が結合している。２つのアルキル鎖は、第１の縮合多環部ＦＰ１の第３の縮合多環部ＦＰ３に対向する位置に結合されている。同様に、第２の縮合多環部ＦＰ２に含まれる第２の縮合多環炭化水素に、２つのアルキル鎖が結合している。２つのアルキル鎖は、第２の縮合多環部ＦＰ２の第３の縮合多環部ＦＰ３に対向する位置に結合されている。
アルキル鎖は、立体障害として機能する置換基である。立体障害として機能する置換基は、アルキル鎖に限定されず、例えば、アルキルアミノ基、アリール基、アルキルシリル基、チオアルキル基などその他の置換基を用いることも可能である。
第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３に含まれる縮合多環系の基の少なくとも一つに、有機分子５０の電子密度に変調を加える置換基が結合されていても構わない。有機分子５０の電子密度に変調を加える置換基は、例えば、ハロ基、ニトロ基、一部ハロ基を含むアルキル基、アミノ基、アシル基、カルボニル基、ヒドロキシル基、スルホ基などを用いることが可能である。
第１のリンカー部Ｌ１及び第２のリンカー部Ｌ２は、チオエーテル基に限定されるものではない。抵抗変化層３０及び上部電極２０の材料に応じて適切な基（ｇｒｏｕｐ）を選択すれば良い。例えば、ジアルキルシリルエーテル基、エーテル基、ホスホン酸エステル基、エステル基、アゾ基などを用いることが可能である。
なお、有機分子５０が第１のリンカー部Ｌ１及び第２のリンカー部Ｌ２のいずれも有しない構造とすることも可能である。
第１の接続部Ｃ１及び第２の接続部Ｃ２は、一重結合に限定されるものではない。第１の接続部Ｃ１は第１の縮合多環部ＦＰ１と第３の縮合多環部ＦＰ３を接合する機能、第２の接続部Ｃ２は第２の縮合多環部ＦＰ２と第３の縮合多環部ＦＰ３とを接続する機能を有する構造であれば良い。例えば、ビシクロオクタンなどを用いることも可能である。
なお、有機分子５０の分子構造は、例えば、原子間力顕微鏡（ＡＦＭ）、又は、走査型トンネル顕微鏡（ＳＴＭ）を用いて同定することが可能である。
次に、本実施形態の記憶装置の作用及び効果について説明する。
本実施形態の記憶装置では抵抗変化層３０に電圧を印加することにより、抵抗変化層３０の抵抗を変化させてメモリ機能を発現させる。さらに、有機分子層４０に含まれる有機分子５０が整流機能を有する。したがって、有機分子層４０が整流性を備える整流素子である。有機分子層４０が整流性を備えることにより、例えば、非選択のメモリセルを流れるリーク電流による誤動作を抑制する。よって、安定して動作する抵抗変化型メモリが実現できる。
以下、本実施形態の有機分子５０の整流機能について詳述する。
図７は、本実施形態の有機分子５０の整流機能の説明図である。図７では、有機分子５０の第１の縮合多環部ＦＰ１側に下部電極１０があり、第２の縮合多環部ＦＰ２側に上部電極２０がある場合を例に説明する。
本実施形態の有機分子５０において、第１の縮合多環部ＦＰ１は、第１のＨＯＭＯ準位を有する。第２の縮合多環部ＦＰ２は、第２のＨＯＭＯ準位を有する。第３の縮合多環部ＦＰ３は、第３のＨＯＭＯ準位を有する。
図７に示すように、第２のＨＯＭＯ準位のエネルギーは、第１のＨＯＭＯ準位のエネルギーよりも高い。また、第３のＨＯＭＯ準位のエネルギーは、第２のＨＯＭＯ準位のエネルギーよりも高い。
第３のＨＯＭＯ準位のエネルギーを高くすることにより、下部電極１０と上部電極２０との間をトンネリングし得る分子軌道のつながりを、第３の縮合多環部ＦＰ３の左右で分断する。言い換えれば、下部電極１０側のトンネル準位と上部電極２０側のトンネル準位を独立に設定できる。したがって、下部電極１０と上部電極２０に流れる電流量に、下部電極１０と上部電極２０に印加する電圧の極性に対する依存性が生じる。
図７の場合、第３のＨＯＭＯ準位のエネルギーと第１のＨＯＭＯ準位のエネルギーの差が、第３のＨＯＭＯ準位のエネルギーと第２のＨＯＭＯ準位のエネルギーの差よりも大きい。したがって、正孔（ホール）は、下部電極１０から上部電極２０に向かう方向に流れやすくなる。したがって、図７中、白矢印の方向に電流が流れやすくなる。言い換えれば、下部電極１０に相対的に正の電圧が印加される場合に電流が流れやすく、上部電極２０に相対的に正の電圧が印加される場合に電流が流れにくい。
上記作用により、有機分子５０は整流機能を備えると考えられる。
第３の縮合多環部ＦＰ３によるトンネル確率の分断は、第１の縮合多環部ＦＰ１と第３の縮合多環部ＦＰ３とが非共役、第２の縮合多環部ＦＰ２と第３の縮合多環部ＦＰ３とが非共役になることで、生ずると考えられる。すなわち、第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、及び、第３の縮合多環部ＦＰ３の分子軌道が局在化することで、トンネル確率が分断されると考えられる。
例えば、図３（ｃ）に示すように、第３の縮合多環炭化水素のフェニル基が形成する面が、第１の縮合多環炭化水素及び第２の縮合多環炭化水素のフェニル基が形成する面に対し、略直交する状態となることで、分子軌道が局在化する。
したがって、第３の縮合多環炭化水素が、第１の縮合多環炭化水素及び第２の縮合多環炭化水素に対して回転しやすいことが望ましい。よって、第１の接続部Ｃ１及び第２の接続部Ｃ２が一重結合であることが望ましい。
なお、第１の接続部Ｃ１及び第２の接続部Ｃ２の構造の長さが長くなると、有機分子層４０の抵抗が増大し、メモリセルのオン抵抗が増大するおそれがある。この観点からも、第１の接続部Ｃ１及び第２の接続部Ｃ２は、長さの短い一重結合であることが望ましい。
また、有機分子５０の整流機能を安定させる観点から、第３の縮合多環炭化水素のフェニル基が形成する面が、第１の縮合多環炭化水素及び第２の縮合多環炭化水素のフェニル基が形成する面に対し、略直交する状態が安定して保たれることが好ましい。この観点から、第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３に含まれる縮合多環系の基の少なくとも一つに、立体障害として機能する置換基が結合されることが望ましい。立体障害として機能する置換基は、図６に示すように、第１の縮合多環部ＦＰ１と第３の縮合多環部ＦＰ３とが対向する位置、又は、第２の縮合多環部ＦＰ２と第３の縮合多環部ＦＰ３が対向する位置に設けられることが好ましい。
また、第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３に含まれる縮合多環系の基の少なくとも一つに、有機分子の電子密度に変調を加える置換基を結合することにより、有機分子５０の整流特性を変調することも可能である。例えば、ＦＰ２にニトロ基などの置換基を導入することによって、ＦＰ２の電子密度が低くなり、ＨＯＭＯ準位のエネルギーが高くなるため、整流性を高める効果が得られると考えられる。
また、有機分子５０の合成を容易にする観点から、第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、第３の縮合多環部ＦＰ３のそれぞれに含まれる縮合多環系の基の数は、例えば、５個以下であることが好ましい。
有機分子５０を、抵抗変化層３０及び上部電極２０の少なくともいずれか一方に固定し、有機分子５０の整流機能を安定させる観点から、有機分子５０は、第１のリンカー部Ｌ１及び第２のリンカー部Ｌ２の少なくともいずれか一方を備えることが好ましい。さらに、第１のリンカー部Ｌ１及び第２のリンカー部Ｌ２の両方を備え、有機分子５０が抵抗変化層３０及び上部電極２０の両方に固定されることがより好ましい。
第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、及び、第３の縮合多環部ＦＰ３に含まれる縮合多環系の基は、縮合多環炭化水素であることが好ましい。縮合多環炭化水素は熱的な安定性が高い。したがって、有機分子５０の整流機能が安定する。
有機分子５０の合成を容易にする観点から、第１の接続部Ｃ１及び第２の接続部Ｃ２は、第１の縮合多環部ＦＰ１、第２の縮合多環部ＦＰ２、及び、第３の縮合多環部ＦＰ３、それぞれの中心に近い環（Ｒｉｎｇ）に結合していることが好ましい。
下部電極１０と上部電極２０は、同一の材料であることが好ましい。例えば、下部電極１０と上部電極２０は、同一の金属材料であることが好ましい。下部電極１０と上部電極２０との間に電池効果に起因する電流が流れることで生じる、メモリセルＭＣの誤動作を抑制できる。
例えば、有機分子に整流機能を持たせるために、電子供与基Ｄ（ドナー）と電子吸引基Ａ（アクセプタ）をシグマ結合で結合したＤ−σ−Ａ構造や、電子供与基Ｄと電子吸引基Ａをパイ結合で結合したＤ−π−Ａ構造とすることが考えらえる。Ｄ−σ−Ａ構造やＤ−π−Ａ構造を有する有機分子は、分子がイオン化することで電流を流す。このため、分子骨格の劣化が生じやすく経時劣化が大きい。
本実施形態の有機分子５０は、分子のイオン化を伴わないメカニズムで電流を流す。したがって、分子骨格の劣化が生じにくく経時劣化が小さい。よって、信頼性の高い抵抗変化型メモリが実現できる。
また、有機分子層４０に含まれる有機分子５０の長さは、例えば、１０ｎｍ以下である。したがって、有機分子層４０の膜厚を１０ｎｍ以下とすることが可能である。よって、メモリセルＭＣの微細化が可能となり、大容量の抵抗変化型メモリが実現できる。
以上、本実施形態によれば、メモリセルＭＣが微細な整流素子を備え、安定した動作及び大容量化が可能な抵抗変化型メモリが実現できる。また、整流素子の経時劣化が小さく、信頼性の高い抵抗変化型メモリが実現できる。
（第２の実施形態）
本実施形態の整流装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に位置し有機分子を含む有機分子層と、を備える。そして、有機分子が、第１のＨＯＭＯ準位を有する第１の縮合多環部と、第１のＨＯＭＯ準位よりもエネルギーの高い第２のＨＯＭＯ準位を有する第２の縮合多環部と、第１の縮合多環部と第２の縮合多環部との間に位置し第１のＨＯＭＯ準位及び第２のＨＯＭＯ準位よりもエネルギーの高い第３のＨＯＭＯ準位を有する第３の縮合多環部を有する。
本実施形態の整流装置は、第１の実施形態のメモリセルＭＣの下部電極、上部電極、及び、有機分子層を単体のダイオードとして利用する点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、記述を省略する。
図８は、本実施形態のダイオードの模式断面図である。ダイオードは、図８に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、有機分子層４０を備える。
第１の実施形態で記述したように、有機分子層４０は整流機能を備える。また、有機分子層４０に含まれる有機分子５０は、微細かつ経時劣化が小さい。
本実施形態のダイオードは、例えば、各種電子デバイスの回路内で整流素子として用いることができる。
有機分子５０は、第１のリンカー部Ｌ１及び第２のリンカー部Ｌ２の少なくともいずれか一方によって、下部電極１０及び上部電極２０の少なくともいずれか一方に結合されることが好ましい。
以上、本実施形態によれば、微細で経時劣化の小さい整流素子を備える整流装置が実現できる。
（第３の実施形態）
本実施形態の記憶装置は、メモリセルアレイが３次元構造を備える以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の記憶装置のブロック図である。図１０は、メモリセルアレイの等価回路図である。図１１は、メモリセルアレイの模式断面図である。
また、本実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。
図９に示すように、記憶装置は、メモリセルアレイ２００、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
また、図１０に示すように、メモリセルアレイ２００内には、複数のメモリセルＭＣが立体的に配置される。図１０中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ２００は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図１１（ａ）、図１１（ｂ）は、本実施形態の記憶装置のメモリセルアレイ２００の模式断面図である。図１１（ａ）は、メモリセルアレイ２００のｘｙ断面図である。図１１（ｂ）は、メモリセルアレイ２００のｙｚ断面図である。図１１（ａ）は、図１１（ｂ）のＢＢ’断面図、図１１（ｂ）は図１１（ａ）のＡＡ’断面図である。図１１中、破線で囲まれた領域が、１個のメモリセルＭＣである。
メモリセルアレイ２００は、ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ１３、ビット線ＢＬ１１、ビット線ＢＬ１２を備える。また、抵抗変化層３０、有機分子層４０、層間絶縁層６０を備える。
有機分子層４０に、第１の実施形態の有機分子層４０が適用される。第１の実施形態の有機分子層４０は、薄膜化が可能となるため、三次元構造を備える本実施形態の横方向（ｘ方向及びｙ方向）の微細化に適している。
本実施形態によれば、三次元構造を備えることにより、第１の実施形態の効果に加え、抵抗変化型メモリの集積度が更に向上するという効果が得られる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 下部電極（第１の導電層）
２０ 上部電極（第２の導電層）
３０ 抵抗変化層
４０ 有機分子層
５０ 有機分子

Claims (16)

  1. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に位置する抵抗変化層と、
    前記抵抗変化層と前記第２の導電層との間に位置し有機分子を含む有機分子層と、を備え、
    前記有機分子が、第１のＨＯＭＯ（Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位を有する第１の縮合多環部と、前記第１のＨＯＭＯ準位よりもエネルギーの高い第２のＨＯＭＯ準位を有する第２の縮合多環部と、前記第１の縮合多環部と前記第２の縮合多環部との間に位置し前記第１のＨＯＭＯ準位及び前記第２のＨＯＭＯ準位よりもエネルギーの高い第３のＨＯＭＯ準位を有する第３の縮合多環部を有する記憶装置。
  2. 前記第１の縮合多環部は第１の縮合多環炭化水素を含み、前記第２の縮合多環部は第２の縮合多環炭化水素を含み、前記第３の縮合多環部は第３の縮合多環炭化水素を含む請求項１記載の記憶装置。
  3. 前記第１の縮合多環炭化水素、前記第２の縮合多環炭化水素、及び、前記第３の縮合多環炭化水素の少なくとも一つに置換基が結合される請求項２記載の記憶装置。
  4. 前記第１の縮合多環部と前記第３の縮合多環部との結合は一重結合であり、前記第２の縮合多環部と前記第３の縮合多環部との結合は一重結合である請求項１ないし請求項３いずれか一項記載の記憶装置。
  5. 前記第１の縮合多環部と前記第３の縮合多環部とは非共役であり、前記第２の縮合多環部と前記第３の縮合多環部とは非共役である請求項１ないし請求項４いずれか一項記載の記憶装置。
  6. 前記第３の縮合多環部との間に前記第１の縮合多環部を挟んで位置する第１のリンカー部、及び、前記第３の縮合多環部との間に前記第２の縮合多環部を挟んで位置する第２のリンカー部の少なくともいずれか一方を、更に備え、
    前記有機分子が、前記第１のリンカー部及び前記第２のリンカー部の少なくともいずれか一方によって、前記抵抗変化層及び前記第２の導電層の少なくともいずれか一方に結合される請求項１ないし請求項５いずれか一項記載の記憶装置。
  7. 前記第１の導電層と前記第２の導電層は同一の金属材料である請求項１ないし請求項６いずれか一項記載の記憶装置。
  8. 前記有機分子層の膜厚は、１０ｎｍ以下である請求項１ないし請求項７いずれか一項記載の記憶装置。
  9. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に位置し有機分子を含む有機分子層と、を備え、
    前記有機分子が、第１のＨＯＭＯ（Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位を有する第１の縮合多環部と、前記第１のＨＯＭＯ準位よりもエネルギーの高い第２のＨＯＭＯ準位を有する第２の縮合多環部と、前記第１の縮合多環部と前記第２の縮合多環部との間に位置し前記第１のＨＯＭＯ準位及び前記第２のＨＯＭＯ準位よりもエネルギーの高い第３のＨＯＭＯ準位を有する第３の縮合多環部を有する整流装置。
  10. 前記第１の縮合多環部は第１の縮合多環炭化水素を含み、前記第２の縮合多環部は第２の縮合多環炭化水素を含み、前記第３の縮合多環部は第３の縮合多環炭化水素を含む請求項９記載の整流装置。
  11. 前記第１の縮合多環炭化水素、前記第２の縮合多環炭化水素、及び、前記第３の縮合多環炭化水素の少なくとも一つに置換基が結合される請求項１０記載の整流装置。
  12. 前記第１の縮合多環部と前記第３の縮合多環部との結合は一重結合であり、前記第２の縮合多環部と前記第３の縮合多環部との結合は一重結合である請求項９ないし請求項１１いずれか一項記載の整流装置。
  13. 前記第１の縮合多環部と前記第３の縮合多環部とは非共役であり、前記第２の縮合多環部と前記第３の縮合多環部とは非共役である請求項９ないし請求項１２いずれか一項記載の整流装置。
  14. 前記第３の縮合多環部との間に前記第１の縮合多環部を挟んで位置する第１のリンカー部、及び、前記第３の縮合多環部との間に前記第２の縮合多環部を挟んで位置する第２のリンカー部の少なくともいずれか一方を、更に備え、
    前記有機分子が、前記第１のリンカー部及び前記第２のリンカー部の少なくともいずれか一方によって、前記第１の導電層及び前記第２の導電層の少なくともいずれか一方に結合される請求項９ないし請求項１３いずれか一項記載の整流装置。
  15. 前記第１の導電層と前記第２の導電層は同一の金属材料である請求項９ないし請求項１４いずれか一項記載の整流装置。
  16. 前記有機分子層の膜厚は、１０ｎｍ以下である請求項９ないし請求項１５いずれか一項記載の整流装置。



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JPH03262170A (ja) 1990-03-13 1991-11-21 Toshiba Corp 有機／無機接合型半導体素子
JPH06302807A (ja) 1993-04-14 1994-10-28 Hitachi Ltd 分子素子よりなる構造体
JP2002289878A (ja) * 2001-03-26 2002-10-04 Pioneer Electronic Corp 有機半導体ダイオード
US7345302B2 (en) * 2004-09-21 2008-03-18 Hewlett-Packard Development Company, L.P. E-field polarized materials
US7378539B2 (en) 2004-09-22 2008-05-27 Hewlett-Packard Development Company, L.P. Compound, a molecular switch employing the compound and a method of electronic switching
US7105374B1 (en) * 2005-01-12 2006-09-12 Spansion Llc Memory cell containing copolymer containing diarylacetylene portion
EP1703572A1 (en) 2005-01-25 2006-09-20 SONY DEUTSCHLAND GmbH Molecular rectifiers
US7580239B2 (en) * 2006-06-29 2009-08-25 Hewlett-Packard Development Company, L.P. Capacitive latched bi-stable molecular switch
KR101300006B1 (ko) 2006-09-28 2013-08-26 주식회사 동진쎄미켐 전자 소자용 화합물 및 이를 포함하는 전자 소자
JP5717490B2 (ja) 2011-03-24 2015-05-13 株式会社東芝 有機分子メモリ
JP5390554B2 (ja) 2011-03-24 2014-01-15 株式会社東芝 有機分子メモリ
JP2013115388A (ja) * 2011-11-30 2013-06-10 Toshiba Corp 有機分子メモリおよび有機分子メモリ用有機分子
JP2014027185A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 不揮発性記憶装置
JP5818870B2 (ja) * 2012-12-27 2015-11-18 キヤノン株式会社 有機発光素子及び表示装置
US9276216B2 (en) * 2013-09-10 2016-03-01 Kabushiki Kaisha Toshiba Organic molecular device
CN111710788B (zh) * 2015-08-07 2023-07-21 株式会社半导体能源研究所 发光元件、显示装置、电子设备及照明装置
US10096658B2 (en) * 2016-04-22 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element, display device, electronic device, and lighting device

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