JP2018157078A - Field-effect transistor and electronic device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a field-effect transistor capable of alleviating influences caused by deviation in alignment.SOLUTION: A field-effect transistor includes a substrate, a gate electrode, a gate insulating film, a semiconductor layer, a source electrode, and a drain electrode. On the substrate, the gate electrode, the gate insulating film, and the semiconductor layer are laminated in the above order. The source electrode and the drain electrode are contacted with the semiconductor layer. At least one of the source electrode and the drain electrode is substantially arcuate at the whole or a part of a portion where they are opposed to each other when seen from an upper surface.SELECTED DRAWING: Figure 1

Description

本発明は、電界効果トランジスタおよび電子装置に関する。   The present invention relates to a field effect transistor and an electronic device.

半導体装置の中でも、電界効果トランジスタ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）は、各種電子装置等に広く用いられている。   Among semiconductor devices, field effect transistors (FETs) are widely used in various electronic devices and the like.

図６に、電界効果トランジスタの構造の一例を示す。図６（Ａ）〜（Ｃ）は、横型（ボトムゲート・トップコンタクトタイプ）電界効果トランジスタの構造を模式的に示した断面図および平面図である。図示の通り、従来の横型電界効果トランジスタは、ゲート電極１１上に絶縁膜１２を介して半導体層１３が形成され、その上に、長方形のソース電極１４およびドレイン電極１５が、一定の間隔をあけて互いに対向して配置されている。   FIG. 6 shows an example of the structure of a field effect transistor. 6A to 6C are a cross-sectional view and a plan view schematically showing the structure of a lateral (bottom gate / top contact type) field effect transistor. As shown in the figure, in a conventional lateral field effect transistor, a semiconductor layer 13 is formed on a gate electrode 11 with an insulating film 12 interposed therebetween, and a rectangular source electrode 14 and drain electrode 15 are spaced apart from each other by a certain distance. Are arranged opposite to each other.

このようなソース電極およびドレイン電極を形成する際、図６（Ｃ）に示すように、ゲート電極に対するアライメントのズレが発生すると、ソース電極およびドレイン電極と、ゲート電極との間に、ｘｙ方向およびθ方向の位置ずれが生じる。この結果、ソース電極およびドレイン電極と、ゲート電極との重なり部分の面積が変動し、寄生容量の変動につながる等の問題がある。また、チャネル長やチャネル幅が変動することにより、オン電流のばらつきが生じる等の問題がある。   When such a source electrode and a drain electrode are formed, as shown in FIG. 6C, when an alignment shift occurs with respect to the gate electrode, the xy direction and the source electrode are formed between the source electrode and the drain electrode and the gate electrode. A positional deviation in the θ direction occurs. As a result, there is a problem that the area of the overlapping portion of the source and drain electrodes and the gate electrode varies, leading to variations in parasitic capacitance. In addition, there is a problem such as variation in on-current due to variation in channel length and channel width.

前記ソース電極と前記ドレイン電極とを上下方向において異なる層に形成した、縦型の電界効果トランジスタにおいても、アライメントのズレにより、同様の問題が生じる。   The same problem occurs due to misalignment in a vertical field effect transistor in which the source electrode and the drain electrode are formed in different layers in the vertical direction.

これに対し、図７に示すように、ソース電極１４とドレイン電極１５とを櫛歯状に噛み合わせた構成とする電界効果トランジスタが提案されている（特許文献１）。これにより、アライメントのズレが発生した場合においても、ｘｙ方向におけるアライメントズレの影響をある程度軽減することができる。   On the other hand, as shown in FIG. 7, a field effect transistor having a configuration in which a source electrode 14 and a drain electrode 15 are engaged in a comb shape has been proposed (Patent Document 1). Thereby, even when an alignment shift occurs, the influence of the alignment shift in the xy direction can be reduced to some extent.

特開２０１０−２３８８７３号公報JP 2010-238873 A

しかしながら、ｘｙ方向におけるアライメントズレだけでなく、θ方向におけるアライメントズレの影響についても、より効果的に軽減可能な方法が求められている。   However, there is a demand for a method that can more effectively reduce not only the alignment shift in the xy direction but also the influence of the alignment shift in the θ direction.

そこで、本発明は、電界効果トランジスタにおけるアライメントのズレによる影響をより効果的に軽減することを目的とする。   In view of the above, an object of the present invention is to more effectively reduce the influence of the misalignment in the field effect transistor.

前記目的を達成するために、本発明の電界効果トランジスタは、
基板と、ゲート電極と、ゲート絶縁膜と、半導体層と、ソース電極と、ドレイン電極とを含み、
前記基板上に、前記ゲート電極、前記ゲート絶縁膜、および前記半導体層が、前記順序で積層され、
前記ソース電極および前記ドレイン電極が、前記半導体層に接しており、
前記ソース電極および前記ドレイン電極の少なくとも一方が、上面からみて、互いに対向する部分の全部または一部において、略円弧状であることを特徴とする。 In order to achieve the above object, the field effect transistor of the present invention comprises:
Including a substrate, a gate electrode, a gate insulating film, a semiconductor layer, a source electrode, and a drain electrode;
On the substrate, the gate electrode, the gate insulating film, and the semiconductor layer are stacked in the order,
The source electrode and the drain electrode are in contact with the semiconductor layer;
At least one of the source electrode and the drain electrode is substantially arc-shaped in all or part of the portions facing each other when viewed from above.

本発明の電子装置は、前記本発明の電界効果トランジスタを含むことを特徴とする。   The electronic device of the present invention includes the field effect transistor of the present invention.

本発明によれば、電界効果トランジスタにおけるアライメントのズレによる影響を軽減することができる。このため、例えば、前記ズレにより生じる、チャネル幅やチャネル長の変動等を抑制し、安定したオン電流を得ることができる。また、例えば、前記電界効果トランジスタの特性のバラツキを改善することができる。さらに、本発明によれば、アライメントのズレによる影響を軽減することができることから、例えば、従来よりもアライメントズレに対する設計マージンを小さくすることができ、素子の小型化、および集積化を可能とすることができる。   According to the present invention, it is possible to reduce the influence due to misalignment in the field effect transistor. For this reason, for example, fluctuations in channel width and channel length caused by the deviation can be suppressed, and a stable on-current can be obtained. In addition, for example, variation in characteristics of the field effect transistor can be improved. Furthermore, according to the present invention, since the influence of the alignment shift can be reduced, for example, the design margin for the alignment shift can be made smaller than before, and the device can be miniaturized and integrated. be able to.

図１は、実施形態１における電界効果トランジスタの一例を示す断面図および平面図である。FIG. 1 is a cross-sectional view and a plan view illustrating an example of the field effect transistor according to the first embodiment. 図２は、実施形態１の変形例における電界効果トランジスタの構造の一例を示す平面図である。FIG. 2 is a plan view illustrating an example of the structure of the field effect transistor according to the modification of the first embodiment. 図３は、実施形態２における電界効果トランジスタの構造の一例を示す平面図である。FIG. 3 is a plan view showing an example of the structure of the field effect transistor according to the second embodiment. 図４は、実施形態３における電界効果トランジスタの構造の一例を示す平面図である。FIG. 4 is a plan view showing an example of the structure of the field effect transistor according to the third embodiment. 図５は、実施形態４における電界効果トランジスタの構造の一例を示す断面図である。FIG. 5 is a cross-sectional view illustrating an example of the structure of the field effect transistor according to the fourth embodiment. 図６は、従来の電界効果トランジスタの構造の一例を示す断面図および平面図である。FIG. 6 is a cross-sectional view and a plan view showing an example of the structure of a conventional field effect transistor. 図７は、従来の電界効果トランジスタの構造の一例を示す平面図である。FIG. 7 is a plan view showing an example of the structure of a conventional field effect transistor.

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上面からみて、互いに対向する部分の全部または一部において、一方が、凸型の略円弧状であり、他方が、凹型の略円弧状である。   In the field effect transistor of the present invention, for example, in the whole or a part of the part where the source electrode and the drain electrode face each other as viewed from above, one is a convex substantially arc shape, and the other is a concave type. It is substantially arc-shaped.

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上面からみて、互いに対向する部分の全部または一部において、一方が、他方を取り囲むように形成されている。   In the field effect transistor of the present invention, for example, the source electrode and the drain electrode are formed so that one of them surrounds the other in part or all of the portions facing each other when viewed from above.

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極の少なくとも一方が、上面からみて、アイランド形状である。   In the field effect transistor of the present invention, for example, at least one of the source electrode and the drain electrode has an island shape when viewed from above.

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上面からみて、略円弧状の形状を含む。   In the field effect transistor of the present invention, for example, the source electrode and the drain electrode include a substantially arc shape when viewed from above.

本発明の電界効果トランジスタは、例えば、前記ソース電極および前記ドレイン電極が、上下方向において、異なる層に形成されている。   In the field effect transistor of the present invention, for example, the source electrode and the drain electrode are formed in different layers in the vertical direction.

本発明の電界効果トランジスタは、例えば、前記ゲート電極の設置面が、上面からみて、前記ドレイン電極およびソース電極の設置面より大きい。   In the field effect transistor of the present invention, for example, the installation surface of the gate electrode is larger than the installation surface of the drain electrode and the source electrode when viewed from above.

本発明の電界効果トランジスタは、例えば、前記半導体層が、上面からみて、前記ゲート電極の設置面より小さい。   In the field effect transistor of the present invention, for example, the semiconductor layer is smaller than the installation surface of the gate electrode when viewed from above.

本発明の電界効果トランジスタは、例えば、前記半導体層が、有機半導体層である。   In the field effect transistor of the present invention, for example, the semiconductor layer is an organic semiconductor layer.

つぎに、本発明の実施形態について、図を用いて説明する。本発明は、下記の実施形態によって何ら限定および制限されない。なお、以下の図面において、同一部分には、同一符号を付している。各実施形態における説明は、それぞれ、互いを援用できる。また、図面においては、説明の便宜上、各部の構造は適宜簡略化して示す部分があり、各部の寸法比等は、実際とは異なり、模式的に示す場合がある。   Next, an embodiment of the present invention will be described with reference to the drawings. The present invention is not limited or restricted by the following embodiments. In the following drawings, the same parts are denoted by the same reference numerals. The description in each embodiment can mutually use each other. Further, in the drawings, for convenience of explanation, there is a portion where the structure of each portion is simplified as appropriate, and the dimensional ratio of each portion may be schematically shown, unlike the actual case.

（実施形態１）
図１（Ａ）は、本実施形態における電界効果トランジスタ１を横からみた模式図（断面図）である。図１（Ａ）に示すように、本実施形態の電界効果トランジスタ１は、基板１０と、ゲート電極１１と、ゲート絶縁膜１２と、半導体層１３と、ソース電極１４と、ドレイン電極１５とを含み、基板１０上に、ゲート電極１１、ゲート絶縁膜１２、および半導体層１３が、前記順序で積層されている。そして、本実施形態において、ソース電極１４およびドレイン電極１５は、半導体層１３の上面に接して配置されている。 (Embodiment 1)
FIG. 1A is a schematic view (cross-sectional view) of the field effect transistor 1 according to this embodiment as viewed from the side. As shown in FIG. 1A, the field effect transistor 1 of the present embodiment includes a substrate 10, a gate electrode 11, a gate insulating film 12, a semiconductor layer 13, a source electrode 14, and a drain electrode 15. In addition, the gate electrode 11, the gate insulating film 12, and the semiconductor layer 13 are stacked in this order on the substrate 10. In this embodiment, the source electrode 14 and the drain electrode 15 are disposed in contact with the upper surface of the semiconductor layer 13.

電界効果トランジスタ１において、基板１０、ゲート電極１１、ゲート絶縁膜１２、半導体層１３、ソース電極１４、およびドレイン電極１５の材料は、特に制限されず、公知の材料を用いることができる。   In the field effect transistor 1, the materials for the substrate 10, the gate electrode 11, the gate insulating film 12, the semiconductor layer 13, the source electrode 14, and the drain electrode 15 are not particularly limited, and known materials can be used.

ゲート電極１１を形成する材料としては、例えば、Ａｌ−Ｎｄ、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ−Ｎｂ、Ｔａ、Ｃｒ、およびこれらの合金があげられる。ソース電極１４およびドレイン電極１５を形成する材料としては、例えば、Ａｌ−Ｎｄ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｍｏ−Ｎｂ、およびこれらの合金があげられる。ゲート電極１１、ソース電極１４およびドレイン電極１５は、例えば、それぞれ、積層膜であってもよい。前記積層膜は、例えば、前記材料を、電極およびバリアメタルのクラッド構造とすることにより形成できる。   Examples of the material for forming the gate electrode 11 include Al—Nd, Au, Ag, Cu, Mo—Nb, Ta, Cr, and alloys thereof. Examples of the material for forming the source electrode 14 and the drain electrode 15 include Al—Nd, Au, Ag, Cu, Al, Mo—Nb, and alloys thereof. Each of the gate electrode 11, the source electrode 14, and the drain electrode 15 may be a laminated film, for example. The laminated film can be formed, for example, by forming the material into a clad structure of an electrode and a barrier metal.

電界効果トランジスタ１は、例えば、半導体層１３が有機半導体である有機トランジスタであることが好ましい。前記有機半導体を形成する材料は、例えば、低分子ｐ型半導体として、ペンタセン、5,6,11,12-テトラフェニルナフタセン（ルブレン）、2,3-ベンゾアントラセン（テトラセン）、2,6-ジフェニルアントラセン等のアセン類、ジナフト[3,2-b:2’,3’-f]チエノ[3,2-b]チオフェン（DNTT）、2,7-ジフェニル[1]ベンゾチエノ[3,2-b][1]ベンゾチオフェン（DPh-BTBT）、フェナントロ[1,2-b:8,7-b']ジチオフェン、ベンゾ[a]クリセン等のヘテロアセン類、2,5-ビス(4-ビフェニルイル)チオフェン、2,8-ジメチルアントラ[2,3-b:7,6-b']ジチオフェン（DMADT）等のチオフェン類およびオリゴチオフェン類、フタロシアニン、銅フタロシアニン等のポルフィリン類、4,7-ジ(2-チエニル)-2,1,3-ベンゾチアジアゾール等のベンゾチアゾール類、ならびにビス(エチレンジチオ)テトラチアフルバレン（TTF）等があげられる。また、前記有機半導体を形成する材料は、例えば、低分子ｎ型半導体として、フラーレンＣ60、フラーレンＣ70等のフラーレンとその誘導体類、N,N'-ジメチル-3,4,9,10-ペリレンテトラカルボン酸ジイミド、N,N'-ジ-n-オクチル-3,4,9,10-ペリレンテトラカルボン酸ジイミド、N,N′-ジオクチル-3,4,9,10-ペリレンジカルボキシルジイミド（PTCDI）等のイミド類、銅(II)1,2,3,4,8,9,10,11,15,16,17,18,22,23,24,25-ヘキサデカフルオロフタロシアニン、ナフタレン-1,4,5,8-テトラカルボン酸二無水物等のテトラカルボン酸類、3,4,9,10-ペリレンテトラカルボン酸二無水物、テトラシアノキノジメタン（TCNQ）等があげられる。また、前記有機半導体を形成する材料は、例えば、高分子を用いた有機半導体として、ポリチオフェン類やポリフルオレン類等があげられる。   The field effect transistor 1 is preferably an organic transistor in which the semiconductor layer 13 is an organic semiconductor, for example. The material forming the organic semiconductor is, for example, pentacene, 5,6,11,12-tetraphenylnaphthacene (rubrene), 2,3-benzoanthracene (tetracene), 2,6- Acenes such as diphenylanthracene, dinaphtho [3,2-b: 2 ', 3'-f] thieno [3,2-b] thiophene (DNTT), 2,7-diphenyl [1] benzothieno [3,2- b] [1] benzothiophene (DPh-BTBT), phenanthro [1,2-b: 8,7-b '] dithiophene, heteroacenes such as benzo [a] chrysene, 2,5-bis (4-biphenylyl) ) Thiophenes, thiophenes such as 2,8-dimethylanthra [2,3-b: 7,6-b '] dithiophene (DMADT) and oligothiophenes, porphyrins such as phthalocyanine and copper phthalocyanine, 4,7-di Benzothiazoles such as (2-thienyl) -2,1,3-benzothiadiazole, and bis (ethylenedithio) tetrathiafulvalene TTF) and the like. Examples of the material forming the organic semiconductor include fullerenes such as fullerene C60 and fullerene C70 and derivatives thereof such as low molecular n-type semiconductors, N, N'-dimethyl-3,4,9,10-perylenetetra. Carboxylic acid diimide, N, N'-di-n-octyl-3,4,9,10-perylenetetracarboxylic acid diimide, N, N'-dioctyl-3,4,9,10-perylenedicarboxylic diimide (PTCDI ) And other imides, copper (II) 1,2,3,4,8,9,10,11,15,16,17,18,22,23,24,25-hexadecafluorophthalocyanine, naphthalene-1 , 4,5,8-tetracarboxylic dianhydride and the like, 3,4,9,10-perylenetetracarboxylic dianhydride, tetracyanoquinodimethane (TCNQ) and the like. Examples of the material forming the organic semiconductor include polythiophenes and polyfluorenes as organic semiconductors using polymers.

前記有機トランジスタは、低温プロセスで形成でき、材料の選択の幅が広く、設計の自由度も高いことから、近年、開発が広く行われるようになってきており、有機ＥＬ表示装置、通信装置、照明等への応用が期待されている。   The organic transistor can be formed by a low-temperature process, has a wide range of material selection, and has a high degree of design freedom. Therefore, in recent years, development has been widely performed, and an organic EL display device, a communication device, Application to lighting is expected.

前記有機トランジスタは、一般に、透明基板上に、薄膜素子として形成される。前記透明基板は、例えば、ガラス、または可撓性（フレキシブル）を有するフィルム等が使用できる。前記フレキシブルフィルムは、例えば、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）があげられる。前記フレキシブルフィルムは、例えば、軽量で且つ曲げられること、および割れにくいことから、前記有機ＥＬ表示装置等、様々な応用が期待されている。   The organic transistor is generally formed as a thin film element on a transparent substrate. As the transparent substrate, for example, glass or a flexible film can be used. Examples of the flexible film include polyimide, polyethylene terephthalate (PET), and polyethylene naphthalate (PEN). The flexible film is expected to be applied in various applications, such as the organic EL display device, because it is lightweight, bent, and not easily broken.

前記フレキシブルフィルムは、一般に、熱膨張係数および線膨張係数が大きく、ガラス基板やＳｉ基板等と比較して、熱による寸法変動が大きい。そして、前記フレキシブルフィルム上に有機トランジスタを形成する場合、無機トランジスタを形成する場合と比較して、より低温のプロセスにより形成することができるが、前記低温プロセスにおいても、レジストの焼成や基板の脱水処理等のために１００〜１８０℃前後の加熱が必要となるため、熱による前記フレキシブルフィルムへの負荷がかかる。また、例えば、前記フレキシブルフィルム上に電極（例えばボトムゲート構造であれば、ゲート電極）を形成する際、エッチング液や現像液に晒されることによっても、前記フレキシブルフィルムへの負荷がかかる。このように、前記フレキシブルフィルム上に前記薄膜素子を形成する場合、前記フレキシブルフィルムへの負荷等により、寸法変動が生じ、電極間のアライメントズレ、およびそれによるトランジスタ特性の変動・ばらつきが生じやすい。本発明によれば、ソース電極およびドレイン電極間のアライメントズレによる影響を軽減でき、これにより、例えば、トランジスタ特性の変動・ばらつき等を抑制することができることから、例えば、前記フレキシブルフィルム上への薄膜素子形成において、上述のように基板の寸法変動が起きた場合でも、安定したトランジスタ特性を得ることができる。   The flexible film generally has a large thermal expansion coefficient and linear expansion coefficient, and has a large dimensional variation due to heat compared to a glass substrate, a Si substrate, or the like. And when forming an organic transistor on the flexible film, it can be formed by a lower temperature process than when forming an inorganic transistor, but even in the low temperature process, resist baking and substrate dehydration can be performed. Since heating at around 100 to 180 ° C. is necessary for processing and the like, a load is applied to the flexible film due to heat. Further, for example, when an electrode (for example, a gate electrode in the case of a bottom gate structure) is formed on the flexible film, a load is applied to the flexible film by being exposed to an etching solution or a developing solution. As described above, when the thin film element is formed on the flexible film, the dimensional variation is caused by the load on the flexible film, and the alignment deviation between the electrodes and the variation / variation of the transistor characteristics due to the alignment tend to occur. According to the present invention, it is possible to reduce the influence due to the misalignment between the source electrode and the drain electrode, and thereby, for example, it is possible to suppress the variation / variation of the transistor characteristics, for example, the thin film on the flexible film, for example In the element formation, stable transistor characteristics can be obtained even when the dimensional variation of the substrate occurs as described above.

本実施形態の電界効果トランジスタ１は、図１（Ａ）に示すように、トップコンタクト型の積層構造である。トップコンタクト型の積層構造は、例えば、まず、ゲート絶縁膜上に有機半導体層を成膜し、その後、前記有機半導体層上に、ソース電極およびドレイン電極を形成することにより作製できる。電界効果トランジスタ１を前記トップコンタクト型の積層構造とする場合、例えば、蒸着により形成された金属電極膜が、前記有機半導体層にも拡散するため、ボトムコンタクト型の積層構造と比較して、接触抵抗が小さく、素子特性が優れており、また、再現性や信頼性等の安定性も優れている。電界効果トランジスタ１の積層構造は、例えば、ボトムゲート型、ボトムコンタクト型等、トップコンタクト型以外の積層構造でもよい。電界効果トランジスタ１をボトムゲート型およびボトムコンタクト型の積層構造とする場合、例えば、ソース電極およびドレイン電極を形成する際に、フォトリソグラフィおよび微細加工技術等を用いることができるため、トランジスタの短チャネル化が可能である。いずれの場合も、各層の厚さは、特に制限されず、その形成材料等に応じて、適宜設定できる。   As shown in FIG. 1A, the field effect transistor 1 of the present embodiment has a top contact type stacked structure. The top contact type stacked structure can be manufactured, for example, by first forming an organic semiconductor layer on a gate insulating film and then forming a source electrode and a drain electrode on the organic semiconductor layer. When the field effect transistor 1 has the top contact type stacked structure, for example, a metal electrode film formed by vapor deposition also diffuses into the organic semiconductor layer. The resistance is small, the device characteristics are excellent, and the stability such as reproducibility and reliability is also excellent. The stacked structure of the field effect transistor 1 may be a stacked structure other than the top contact type, such as a bottom gate type and a bottom contact type. When the field-effect transistor 1 has a bottom-gate and bottom-contact stacked structure, for example, photolithography and microfabrication techniques can be used when forming a source electrode and a drain electrode. Is possible. In any case, the thickness of each layer is not particularly limited, and can be appropriately set according to the forming material.

図１（Ｂ）は、本実施形態における電界効果トランジスタ１の平面図である。以下の平面図において、ソース電極１４およびドレイン電極１５が互いに対向する部分を、太線で示す。図１（Ｂ）に示すように、本実施形態の電界効果トランジスタ１は、上面からみて、ソース電極１４およびドレイン電極１５が、互いに対向する部分において、略円弧状となっている。以下の説明において、ソース電極１４およびドレイン電極１５についての記載は、それぞれを入れ替えた場合についても同様とすることができる。   FIG. 1B is a plan view of the field effect transistor 1 in the present embodiment. In the following plan views, portions where the source electrode 14 and the drain electrode 15 face each other are indicated by bold lines. As shown in FIG. 1B, in the field effect transistor 1 of this embodiment, the source electrode 14 and the drain electrode 15 are substantially arc-shaped at portions facing each other when viewed from above. In the following description, the descriptions of the source electrode 14 and the drain electrode 15 can be the same when they are interchanged.

このように、ソース電極１４およびドレイン電極１５が、互いに対向する部分において、略円弧状となるように形成されていることにより、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向にずれた場合でも、チャネル長およびチャネル幅の変動を抑えることができるため、アライメントのズレによる影響を軽減することができる。   As described above, the source electrode 14 and the drain electrode 15 are formed so as to have a substantially circular arc shape in a portion facing each other, so that, for example, the positions of the source electrode 14 and the drain electrode 15 are shifted in the θ direction. Even in this case, fluctuations in the channel length and channel width can be suppressed, so that the influence due to the misalignment can be reduced.

本発明において、上下方向とは、基板１０に対する各部材の積層方向であり、基板１０側が下方向であり、基板１０と反対側が上方向である。また、上面とは、電界効果トランジスタにおける、上方向の面をいう。   In the present invention, the vertical direction is a stacking direction of each member with respect to the substrate 10, the substrate 10 side is a downward direction, and the opposite side to the substrate 10 is an upward direction. Further, the upper surface refers to an upper surface of the field effect transistor.

前記略円弧の方向は、例えば、ソース電極１４およびドレイン電極１５の中央付近を中心とする円に沿う方向である。   The direction of the substantially circular arc is, for example, a direction along a circle centered around the center of the source electrode 14 and the drain electrode 15.

本発明において、略円弧状とは、例えば、完全な円弧状でもよいし、円弧に近い曲線状でもよいし、曲線および／または直線を含み、円弧に近い線状でもよい。   In the present invention, the substantially arc shape may be, for example, a complete arc shape, a curved shape close to an arc, or a linear shape that includes a curve and / or a straight line and is close to an arc.

本発明は、さらに、ソース電極１４およびドレイン電極１５の少なくとも一方が、上面からみて、略円弧状の形状を含むことが好ましい。以下の平面図において、ソース電極１４およびドレイン電極１５における略円弧状の形状部分を、斜線で示す。図１（Ｂ）において、ドレイン電極１５が、略円弧状の部分を含む。このように形成することにより、例えば、略円弧状の形状を含むソース電極１４およびドレイン電極１５の位置が、θ方向にずれた場合でも、ソース電極１４およびドレイン電極１５の外側（互いに対向していない側）においても、各電極１４，１５とゲート電極１１との重なり部分の面積の変動を抑制できるため、前記ズレによる影響を軽減することができる。ソース電極１４およびドレイン電極１５は、例えば、両方が、略円弧状の形状を含んでもよい。   In the present invention, it is further preferable that at least one of the source electrode 14 and the drain electrode 15 includes a substantially arc shape when viewed from above. In the following plan views, the substantially arc-shaped portions of the source electrode 14 and the drain electrode 15 are indicated by hatching. In FIG. 1B, the drain electrode 15 includes a substantially arc-shaped portion. By forming in this way, for example, even when the positions of the source electrode 14 and the drain electrode 15 including a substantially arc-shaped shape are shifted in the θ direction, the outside of the source electrode 14 and the drain electrode 15 (facing each other). On the other hand, since the variation in the area of the overlapping portion between each of the electrodes 14 and 15 and the gate electrode 11 can be suppressed, the influence of the deviation can be reduced. For example, both the source electrode 14 and the drain electrode 15 may include a substantially arc shape.

図１（Ｂ）では、ドレイン電極１５がソース電極１４より大きく形成されているが、本発明は、これには制限されず、例えば、ソース電極１４がドレイン電極１５より大きく形成されていてもよいし、ソース電極１４およびドレイン電極１５が同じ大きさでもよい。   In FIG. 1B, the drain electrode 15 is formed larger than the source electrode 14, but the present invention is not limited to this. For example, the source electrode 14 may be formed larger than the drain electrode 15. The source electrode 14 and the drain electrode 15 may be the same size.

ソース電極１４およびドレイン電極１５は、図１（Ｂ）に示すように、互いに対向する部分において、一方が、凸型の略円弧状であり、他方が、凹型の略円弧状であることが好ましい。ただし、本発明は、これに制限されず、例えば、互いに対向する部分において、一方が、凸型の略円弧状であり、他方が、直線等の略円弧状以外の線状、または、凸型の略円弧状であってもよいし、互いに対向する部分において、一方が、凹型の略円弧状であり、他方が、直線等の略円弧状以外の線状、または、凹型の略円弧状であってもよい。   As shown in FIG. 1B, it is preferable that one of the source electrode 14 and the drain electrode 15 is a convex substantially arc shape and the other is a concave substantially arc shape in a portion facing each other. . However, the present invention is not limited to this. For example, in the portions facing each other, one is a convex substantially arc shape, and the other is a linear shape other than a substantially arc shape such as a straight line, or a convex shape. In a portion facing each other, one is a concave substantially arc shape, and the other is a linear shape other than a substantially arc shape such as a straight line, or a concave substantially arc shape. There may be.

また、本実施形態において、ソース電極１４およびドレイン電極１５は、図１（Ｂ）に示すように、一方が、他方を取り囲むように形成されている。このように形成することにより、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向だけでなくｘｙ方向にずれた場合においても、アライメントのズレによる影響を軽減することができる。   In the present embodiment, as shown in FIG. 1B, one of the source electrode 14 and the drain electrode 15 is formed so as to surround the other. By forming in this way, for example, even when the positions of the source electrode 14 and the drain electrode 15 are shifted not only in the θ direction but also in the xy direction, it is possible to reduce the influence due to the misalignment.

また、図１（Ｂ）では、ソース電極１４およびドレイン電極１５が、互いに対向する部分の全部において、略円弧状となっているが、本発明は、これには制限されず、ドレイン電極１５およびソース電極１４が、互いに対向する部分の一部において、略円弧状であり、前記一部以外の部分が、例えば、直線等の略円弧状以外の線状であってもよい。この場合、各電極における互いに対向する部分のうち、例えば、ソース電極１４およびドレイン電極１５の中央付近を中心とする円に沿う部分において、略円弧状であることが好ましい。   In FIG. 1B, the source electrode 14 and the drain electrode 15 are substantially arc-shaped in all of the portions facing each other. However, the present invention is not limited to this, and the drain electrode 15 and the drain electrode 15 The source electrode 14 may have a substantially arc shape in a part of the part facing each other, and the part other than the part may have a line shape other than the substantially arc shape such as a straight line. In this case, among the portions of each electrode facing each other, for example, a portion along a circle centering around the center of the source electrode 14 and the drain electrode 15 is preferably substantially arc-shaped.

ソース電極１４およびドレイン電極１５において、取り出し配線部を設ける位置は、特に制限されず、任意の位置に設けることができる。前記取り出し配線部は、例えば、ソース電極１４およびドレイン電極１５が、略円弧状の形状を含む場合、前記略円弧状の形状に接続する、任意の位置とすることができる。   In the source electrode 14 and the drain electrode 15, the position where the extraction wiring portion is provided is not particularly limited, and can be provided at an arbitrary position. For example, when the source electrode 14 and the drain electrode 15 include a substantially arc shape, the lead-out wiring portion can be at any position connected to the substantially arc shape.

前記取り出し配線部は、例えば、３次元的に設置されてもよく、この場合、例えば、ソース電極１４および／またはドレイン電極１５にコンタクトホールを形成し、配線することができる。このように形成することにより、例えば、電極間のアライメントのズレが生じた場合においても、前記取り出し配線部を２次元的に配線した場合と比較して、ドレイン電極およびソース電極と、ゲート電極との重なり部分の面積の変動を抑制できるため、前記ズレによる影響を軽減することができる。   For example, the extraction wiring portion may be installed three-dimensionally. In this case, for example, a contact hole may be formed in the source electrode 14 and / or the drain electrode 15 and wiring may be performed. By forming in this way, for example, even when misalignment between the electrodes occurs, the drain electrode, the source electrode, the gate electrode, and the gate electrode are compared with the case where the extraction wiring portion is two-dimensionally wired. Since the fluctuation of the area of the overlapping portion can be suppressed, the influence of the deviation can be reduced.

本実施形態において、ゲート絶縁膜１２は、図１（Ａ）に示すように、ゲート電極１１上に、ゲート電極１１の端まで形成されている。ゲート電極１１は、図１（Ｂ）に示すように、例えば、ゲート電極１１の設置面の大きさが、上面からみて、ソース電極１４およびドレイン電極１５の設置面よりも大きいことが好ましい。本発明において、「ソース電極およびドレイン電極の設置面」とは、ソース電極およびドレイン電極における、配線部分を除いた部分の設置面をいう。このように形成することにより、例えば、電極間のアライメントのズレが生じた場合においても、前記設置面におけるドレイン電極およびソース電極と、ゲート電極との重なり部分の面積の変動を抑制できるため、前記ズレによる影響を軽減することができる。   In the present embodiment, the gate insulating film 12 is formed on the gate electrode 11 up to the end of the gate electrode 11 as shown in FIG. As shown in FIG. 1B, for example, the gate electrode 11 preferably has a larger installation surface of the gate electrode 11 than the installation surface of the source electrode 14 and the drain electrode 15 when viewed from above. In the present invention, the “installation surface of the source electrode and the drain electrode” refers to the installation surface of the source electrode and the drain electrode excluding the wiring portion. By forming in this way, for example, even when alignment misalignment occurs between the electrodes, the variation in the area of the overlapping portion of the drain electrode and the source electrode on the installation surface and the gate electrode can be suppressed, The effect of deviation can be reduced.

また、半導体層１３が、有機半導体層である場合、半導体層１３は、例えば、図１（Ａ）および（Ｂ）に示すように、ゲート電極１１の設置面よりも小さく形成されることが好ましい。有機半導体では、シリコン系半導体のｐｎ接合部と異なり、キャリアが、電極全面から注入される。このため、前記有機半導体層の領域が大きいと、オフリークの電流が流れる経路が多くなり、オンオフ比（整流比）が小さくなってしまう。このため、半導体層１３を、例えば、ゲート電極１１の設置面より小さく、具体的には、例えば、基板１０上に、ベタ膜ではなく、アイランド形状に形成することにより、オフリークを小さくすることができる。   In addition, when the semiconductor layer 13 is an organic semiconductor layer, the semiconductor layer 13 is preferably formed smaller than the installation surface of the gate electrode 11 as shown in FIGS. 1A and 1B, for example. . In an organic semiconductor, unlike a silicon-based semiconductor pn junction, carriers are injected from the entire surface of the electrode. For this reason, if the region of the organic semiconductor layer is large, the number of paths through which off-leakage current flows increases and the on / off ratio (rectification ratio) decreases. For this reason, for example, by forming the semiconductor layer 13 smaller than the installation surface of the gate electrode 11, specifically, for example, on the substrate 10 in an island shape instead of a solid film, off-leakage can be reduced. it can.

ソース電極１４およびドレイン電極１５は、上面からみて、半導体層１３の設置面の範囲内に設置することが好ましい。このように形成することにより、例えば、ゲート電極１１とソース電極１４およびドレイン電極１５との重なりがある領域に半導体層１３があることになるため、ゲート電極１１とソース電極１４およびドレイン電極１５との寄生容量の変動を抑えることができる。また、例えば、チャネル長およびチャネル幅の変動を小さくできることから、オン抵抗・オン電流の変動を小さくすることができ、トランジスタ特性を安定させることができる。   The source electrode 14 and the drain electrode 15 are preferably installed within the range of the installation surface of the semiconductor layer 13 when viewed from above. By forming in this way, for example, the semiconductor layer 13 is in a region where the gate electrode 11 and the source electrode 14 and the drain electrode 15 overlap, so that the gate electrode 11, the source electrode 14, and the drain electrode 15 The fluctuation of parasitic capacitance can be suppressed. Further, for example, since fluctuations in channel length and channel width can be reduced, fluctuations in on-resistance and on-current can be reduced, and transistor characteristics can be stabilized.

（変形例）
図２は、本実施形態の変形例における電界効果トランジスタ１の平面図である。本例において、ソース電極１４およびドレイン電極１５は、それぞれが、互いを取り囲むように形成されている。そして、ソース電極１４およびドレイン電極１５は、いずれも、略円弧状の形状を含む（斜線部分）。前記点を除いては、前記実施形態１と同様である。 (Modification)
FIG. 2 is a plan view of a field effect transistor 1 in a modification of the present embodiment. In this example, the source electrode 14 and the drain electrode 15 are formed so as to surround each other. The source electrode 14 and the drain electrode 15 both include a substantially arc shape (shaded portion). Except for the above points, the second embodiment is the same as the first embodiment.

ソース電極１４およびドレイン電極１５が、このような構成である場合にも、前記実施形態１と同様に、例えば、ソース電極１４およびドレイン電極１５のアライメントのズレによる影響を軽減することができ、また、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向だけでなくｘｙ方向にずれた場合においても、アライメントのズレによる影響を軽減することができる。さらに、ソース電極１４およびドレイン電極１５が、いずれも、略円弧状の形状を含むことにより、例えば、アライメントのズレによる影響を軽減することができることに加え、チャネル幅を大きくすることができる。   Even in the case where the source electrode 14 and the drain electrode 15 have such a configuration, for example, as in the first embodiment, it is possible to reduce the influence of misalignment of the source electrode 14 and the drain electrode 15, For example, even when the positions of the source electrode 14 and the drain electrode 15 are shifted not only in the θ direction but also in the xy direction, it is possible to reduce the influence due to misalignment. In addition, since both the source electrode 14 and the drain electrode 15 include a substantially arc shape, for example, the influence of misalignment can be reduced, and the channel width can be increased.

（実施形態２）
図３は、本実施形態における電界効果トランジスタ１の平面図である。本例において、ドレイン電極１５は、ソース電極１４を取り囲むように形成されており、ソース電極１４は、ドレイン電極１５に取り囲まれた部分において、アイランド形状となっている。前記点を除いては、前記実施形態１と同様である。 (Embodiment 2)
FIG. 3 is a plan view of the field effect transistor 1 in the present embodiment. In this example, the drain electrode 15 is formed so as to surround the source electrode 14, and the source electrode 14 has an island shape in a portion surrounded by the drain electrode 15. Except for the above points, the second embodiment is the same as the first embodiment.

本発明において、アイランド形状とは、他の部分と比較して、その部分が、島のように大きくなっている形状をいう。前記アイランド形状は、例えば、円形、略円形、および、四角形等の多角形等である。   In the present invention, the island shape refers to a shape in which the portion is enlarged like an island as compared with other portions. The island shape is, for example, a circle, a substantially circle, or a polygon such as a quadrangle.

このように、ソース電極１４が、ドレイン電極１５に取り囲まれた部分において、アイランド形状となっている構成であることにより、各電極間の距離の変動をより抑えることができるため、ソース電極１４およびドレイン電極１５のアライメントのズレによる影響をより軽減することができる。   As described above, since the source electrode 14 has an island shape in the portion surrounded by the drain electrode 15, variation in the distance between the electrodes can be further suppressed. The influence due to the misalignment of the drain electrode 15 can be further reduced.

（実施形態３）
図４は、本実施形態における電界効果トランジスタ１の平面図である。図４（Ａ）は、本実施形態における電界効果トランジスタの一例であり、ソース電極１４は、アイランド形状を有し、ドレイン電極１５は、ソース電極１４におけるアイランド形状を取り囲むように形成されている。また、ソース電極１４が、上面からみて、１つの環状構造を含み、ドレイン電極１５が、上面からみて、２つの環状構造を含む（斜線部分）。前記点を除いては、前記実施形態と同様である。 (Embodiment 3)
FIG. 4 is a plan view of the field effect transistor 1 in the present embodiment. FIG. 4A shows an example of the field effect transistor according to this embodiment. The source electrode 14 has an island shape, and the drain electrode 15 is formed so as to surround the island shape in the source electrode 14. Further, the source electrode 14 includes one annular structure as viewed from the upper surface, and the drain electrode 15 includes two annular structures as viewed from the upper surface (shaded portion). Except for the above points, the present embodiment is the same as the above embodiment.

図４（Ｂ）は、本実施形態における電界効果トランジスタ１の別の一例であり、ドレイン電極１５は、アイランド形状を有し、ソース電極１４は、ドレイン電極１５におけるアイランド形状を取り囲むように形成されている。また、ソース電極１４が、上面からみて、２つの環状構造を含み、ドレイン電極１５が、上面からみて、１つの環状構造を含む（斜線部分）。ドレイン電極１５は、コンタクトホールを形成することにより、３次元的に配線されている。前記点を除いては、前記実施形態と同様である。   FIG. 4B shows another example of the field effect transistor 1 in the present embodiment. The drain electrode 15 has an island shape, and the source electrode 14 is formed so as to surround the island shape in the drain electrode 15. ing. Further, the source electrode 14 includes two annular structures as viewed from the upper surface, and the drain electrode 15 includes one annular structure as viewed from the upper surface (shaded portion). The drain electrode 15 is wired three-dimensionally by forming a contact hole. Except for the above points, the present embodiment is the same as the above embodiment.

本発明において、環状構造とは、図４（Ａ）および（Ｂ）に示すように、例えば、略円弧状の形状であり、且つ、一方の電極における前記略円弧状の形状が、他方を大きく取り囲んでいる状態である。本発明において、環状構造とは、閉じた環状でもよいし、閉じた環状でなくてもよい。   In the present invention, as shown in FIGS. 4A and 4B, the annular structure is, for example, a substantially arcuate shape, and the substantially arcuate shape of one electrode is larger than the other. Surrounding state. In the present invention, the ring structure may be a closed ring or may not be a closed ring.

ソース電極１４およびドレイン電極１５に含まれる前記環状構造の数は、特に制限されず、例えば、それぞれ、１〜５０個、１〜１０個、１〜５個である。ソース電極１４およびドレイン電極１５に含まれる前記環状構造の数は、例えば、それぞれ、同じでもよいし、異なっていてもよい。また、例えば、ソース電極１４およびドレイン電極１５の両方が前記環状構造を含んでもよいし、一方が前記環状構造を含み、他方が前記環状構造を含まなくてもよい。   The number of the annular structures included in the source electrode 14 and the drain electrode 15 is not particularly limited, and is, for example, 1 to 50, 1 to 10, or 1 to 5, respectively. The numbers of the annular structures included in the source electrode 14 and the drain electrode 15 may be the same or different, for example. For example, both the source electrode 14 and the drain electrode 15 may include the annular structure, or one may include the annular structure, and the other may not include the annular structure.

このように、ソース電極１４およびドレイン電極１５が前記環状構造を含む構成であることにより、例えば、ソース電極１４およびドレイン電極１５の位置が、θ方向だけでなくｘｙ方向にずれた場合においても、アライメントのズレによる影響を軽減することができる。   As described above, since the source electrode 14 and the drain electrode 15 include the annular structure, for example, even when the positions of the source electrode 14 and the drain electrode 15 are shifted not only in the θ direction but also in the xy direction, The influence due to misalignment can be reduced.

ソース電極１４およびドレイン電極１５に含まれる前記環状構造は、例えば、図４（Ａ）および（Ｂ）に示すように、それぞれの前記環状構造が、交互に互いを取り囲む構成であることが好ましい。前記構成とすることにより、例えば、アライメントのズレによる影響を軽減することができることに加え、チャネル幅を大きくすることができる。   The annular structures included in the source electrode 14 and the drain electrode 15 preferably have a configuration in which the annular structures alternately surround each other, as shown in FIGS. 4A and 4B, for example. By adopting the above-described configuration, for example, the influence of alignment deviation can be reduced, and in addition, the channel width can be increased.

（実施形態４）
図５は、本実施形態における電界効果トランジスタ１を横からみた模式図（断面図）である。図５に示すように、本実施形態の電界効果トランジスタ１は、基板１０上に、ゲート電極１１、ゲート絶縁膜１２、および半導体層１３が、前記順序で積層されており、ソース電極１４およびドレイン電極１５は、上下方向において、それぞれ、半導体層１３の上面および下面に接して形成されている。すなわち、本実施形態において、ソース電極１４およびドレイン電極１５が、上下方向において、異なる層に設けられている。前記点を除いては、前記実施形態と同様である。 (Embodiment 4)
FIG. 5 is a schematic view (cross-sectional view) of the field effect transistor 1 according to this embodiment as viewed from the side. As shown in FIG. 5, in the field effect transistor 1 of this embodiment, a gate electrode 11, a gate insulating film 12, and a semiconductor layer 13 are laminated on a substrate 10 in the above order, and a source electrode 14 and a drain The electrodes 15 are formed in contact with the upper surface and the lower surface of the semiconductor layer 13 in the vertical direction, respectively. That is, in the present embodiment, the source electrode 14 and the drain electrode 15 are provided in different layers in the vertical direction. Except for the above points, the present embodiment is the same as the above embodiment.

このように、ソース電極１４およびドレイン電極１５を、異なる層に設ける構成とした場合、各電極を縦方向に形成できることから、例えば、短チャネル化が容易となる。   As described above, when the source electrode 14 and the drain electrode 15 are provided in different layers, each electrode can be formed in the vertical direction, so that, for example, a short channel can be easily achieved.

本実施形態においても、ソース電極１４およびドレイン電極１５を同じ層に設けた前記実施形態と同様に、電界効果トランジスタ１は、上面からみて、ソース電極１４およびドレイン電極１５が、互いに対向する部分において、略円弧状となっている。このため、ソース電極１４およびドレイン電極１５を異なる層に設けた本実施形態においても、前記実施形態と同様に、アライメントのズレによる影響を軽減することができる。   Also in this embodiment, as in the above-described embodiment in which the source electrode 14 and the drain electrode 15 are provided in the same layer, the field-effect transistor 1 has a structure in which the source electrode 14 and the drain electrode 15 face each other as viewed from above. It is substantially arc-shaped. For this reason, also in the present embodiment in which the source electrode 14 and the drain electrode 15 are provided in different layers, the influence due to misalignment can be reduced as in the above-described embodiment.

（実施形態５）
本発明の電子装置は、前記本発明の電界効果トランジスタを含むことを特徴とする。本発明の電子装置の用途は特に限定されず、例えば、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置等に広く用いることができる。本発明の電界効果トランジスタによれば、アライメントのズレによる影響を軽減することができるため、例えば、これらの電子装置（電子機器）の特性のバラツキを抑制することができ、例えば、有機ＥＬディスプレーの輝度バラツキを抑制することができる。 (Embodiment 5)
The electronic device of the present invention includes the field effect transistor of the present invention. The use of the electronic device of the present invention is not particularly limited. For example, a motor control device (for example, for an electric vehicle or an air conditioner), a power supply device (for example, for a computer), inverter lighting, a high frequency power generation device (for example, for a microwave oven) , For electromagnetic cookers, etc.), image display devices, information recording / reproducing devices, communication devices and the like. According to the field effect transistor of the present invention, it is possible to reduce the influence caused by the misalignment. For example, it is possible to suppress variations in characteristics of these electronic devices (electronic devices). Luminance variation can be suppressed.

以上、実施形態を参照して本発明を説明したが、本発明は、上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をできる。   The present invention has been described above with reference to the embodiments. However, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.

本発明によれば、電界効果トランジスタにおけるアライメントのズレによる影響を軽減することができる。このため、例えば、本発明の電界効果トランジスタを、画像表示装置、通信装置、照明等に用いることにより、例えば、これらの電子装置（電子機器）の特性のバラツキを抑制することができる。   According to the present invention, it is possible to reduce the influence due to misalignment in the field effect transistor. Therefore, for example, by using the field effect transistor of the present invention for an image display device, a communication device, illumination, or the like, for example, variations in characteristics of these electronic devices (electronic devices) can be suppressed.

１ 電界効果トランジスタ
１０ 基板
１１ ゲート電極
１２ ゲート絶縁膜
１３ 半導体層
１４ ソース電極
１５ ドレイン電極 DESCRIPTION OF SYMBOLS 1 Field effect transistor 10 Substrate 11 Gate electrode 12 Gate insulating film 13 Semiconductor layer 14 Source electrode 15 Drain electrode

Claims (10)

基板と、ゲート電極と、ゲート絶縁膜と、半導体層と、ソース電極と、ドレイン電極とを含み、
前記基板上に、前記ゲート電極、前記ゲート絶縁膜、および前記半導体層が、前記順序で積層され、
前記ソース電極および前記ドレイン電極が、前記半導体層に接しており、
前記ソース電極および前記ドレイン電極の少なくとも一方が、上面からみて、互いに対向する部分の全部または一部において、略円弧状であることを特徴とする電界効果トランジスタ。 Including a substrate, a gate electrode, a gate insulating film, a semiconductor layer, a source electrode, and a drain electrode;
On the substrate, the gate electrode, the gate insulating film, and the semiconductor layer are stacked in the order,
The source electrode and the drain electrode are in contact with the semiconductor layer;
A field effect transistor, wherein at least one of the source electrode and the drain electrode is substantially arc-shaped in all or a part of portions facing each other when viewed from above. 前記ソース電極および前記ドレイン電極が、上面からみて、互いに対向する部分の全部または一部において、一方が、凸型の略円弧状であり、他方が、凹型の略円弧状である、請求項１記載の電界効果トランジスタ。 2. The source electrode and the drain electrode, as viewed from above, in one or all of a part facing each other, one is a convex substantially arc shape and the other is a concave substantially arc shape. The field effect transistor as described. 前記ソース電極および前記ドレイン電極が、上面からみて、互いに対向する部分の全部または一部において、一方が、他方を取り囲むように形成されている、請求項１または２に記載の電界効果トランジスタ。 3. The field effect transistor according to claim 1, wherein the source electrode and the drain electrode are formed so that one of them surrounds the other in all or a part of the portions facing each other when viewed from above. 前記ソース電極および前記ドレイン電極の少なくとも一方が、上面からみて、アイランド形状である、請求項１から３のいずれか一項に記載の電界効果トランジスタ。 4. The field effect transistor according to claim 1, wherein at least one of the source electrode and the drain electrode has an island shape when viewed from above. 5. 前記ソース電極および前記ドレイン電極が、上面からみて、略円弧状の形状を含む、請求項１から４のいずれか一項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 4, wherein the source electrode and the drain electrode include a substantially arc shape when viewed from above. 前記ソース電極および前記ドレイン電極が、上下方向において、異なる層に形成されている、請求項１から５のいずれか一項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 5, wherein the source electrode and the drain electrode are formed in different layers in the vertical direction. 前記ゲート電極の設置面が、上面からみて、前記ドレイン電極およびソース電極の設置面より大きい、請求項１から６のいずれか一項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 6, wherein an installation surface of the gate electrode is larger than an installation surface of the drain electrode and the source electrode when viewed from above. 前記半導体層が、上面からみて、前記ゲート電極の設置面より小さい、請求項１から７のいずれか一項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 7, wherein the semiconductor layer is smaller than an installation surface of the gate electrode when viewed from above. 前記半導体層が、有機半導体層である、請求項１から８のいずれか一項に記載の電界効果トランジスタ。 The field effect transistor according to any one of claims 1 to 8, wherein the semiconductor layer is an organic semiconductor layer. 請求項１から９のいずれか一項に記載の電界効果トランジスタを含むことを特徴とする電子装置。 An electronic device comprising the field effect transistor according to claim 1.
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