JP2018152527A - Mis type semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本明細書の技術分野は、ゲート絶縁膜を有するＭＩＳ型半導体装置とその製造方法に関する。 The technical field of this specification relates to a MIS type semiconductor device having a gate insulating film and a method for manufacturing the same.
近年、半導体装置の微細化が進んでおり、トランジスタのゲート絶縁膜の薄膜化が求められている。しかし、従来用いられているＳｉＯ2 は、薄くするとリーク電流が増大する。そこで、ＳｉＯ2 に替えて高誘電率材料が用いられている。高誘電率材料としては、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、ＨｆＯx Ｎy 、ＺｒＯx Ｎy 、などが挙げられる。特にゲート絶縁膜としてＺｒＯx Ｎy を用いたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置が特許文献１〜５に示されている。 In recent years, miniaturization of semiconductor devices has progressed, and thinning of gate insulating films of transistors has been demanded. However, the leakage current increases when SiO 2 used in the past is thinned. Therefore, a high dielectric constant material is used instead of SiO 2 . Examples of the high dielectric constant material include HfO 2 , ZrO 2 , TiO 2 , HfOx Ny, and ZrOx Ny. In particular, Patent Documents 1 to 5 show MIS (Metal-Insulator-Semiconductor) type semiconductor devices using ZrOx Ny as a gate insulating film.
特許文献１には、半導体基板とゲート絶縁膜とゲート電極とを有する半導体装置に、ゲート絶縁膜としてＺｒ2 ＯＮ2 や、ＺｒＯ2-2xＮ4x/3（ただしｘは３／８＜ｘ＜３／４）を用いたものが開示されている。また、ゲート絶縁膜は結晶または多結晶であることが示されている。また、Ｚｒ2 ＯＮ2 からなるゲート絶縁膜は、Ｚｒ2 ＯＮ2 セラミックターゲットを用いたスパッタリングにより形成することが記載されている。スパッタガスにはアルゴンを用いるとともに、基板温度は６００〜８００℃、スパッタガス圧は０．５〜０．２Ｐａとすることが記載されている。 In Patent Document 1, a semiconductor device having a semiconductor substrate, a gate insulating film, and a gate electrode is used as a gate insulating film such as Zr 2 ON 2 or ZrO 2-2x N 4x / 3 (where x is 3/8 <x < The one using 3/4) is disclosed. Further, it is shown that the gate insulating film is crystalline or polycrystalline. The gate insulating film made of Zr 2 ON 2 is described to be formed by sputtering using a Zr 2 ON 2 ceramic target. It is described that argon is used as the sputtering gas, the substrate temperature is 600 to 800 ° C., and the sputtering gas pressure is 0.5 to 0.2 Pa.
特許文献２には、窒素を含むＺｒＯ2 からなるゲート絶縁膜を有するＭＩＳ型半導体装置が開示されている。また、チャネル側のゲート絶縁膜の窒素濃度をゲート電極側のゲート絶縁膜の窒素濃度よりも高くするとともに、ゲート絶縁膜のチャネル側の窒素濃度を１０20〜１０21／ｃｍ3 とするものが開示されている。また、ゲート絶縁膜は、室温から８００℃、０．１ｍＰａ〜１ｋＰａにおいてアルゴンガスで希釈した窒素ガスと酸素ガスの混合ガス中でスパッタリング法により形成することが記載されている。また、ゲート絶縁膜が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。 Patent Document 2 discloses a MIS type semiconductor device having a gate insulating film made of ZrO 2 containing nitrogen. In addition, the nitrogen concentration of the gate insulating film on the channel side is made higher than the nitrogen concentration of the gate insulating film on the gate electrode side, and the nitrogen concentration on the channel side of the gate insulating film is 10 20 to 10 21 / cm 3. It is disclosed. Further, it is described that the gate insulating film is formed by sputtering in a mixed gas of nitrogen gas and oxygen gas diluted with argon gas at room temperature to 800 ° C. and 0.1 mPa to 1 kPa. Further, there is no particular description as to whether the gate insulating film is in a crystalline, polycrystalline, or amorphous state.
特許文献３には、半導体基板上に、化学的酸化物層、高誘電体層、下部金属層、捕捉金属層、上部金属層、多結晶半導体層を順に積層したＭＩＳ型半導体装置が開示されている。半導体基板にはＳｉやＩＩＩ−Ｖ族半導体を用いることができる旨が記載されている。また、高誘電体層には、ＺｒＯx Ｎy （０．５≦ｘ≦３、０≦ｙ≦２）を用いることができる旨が記載されている。高誘電体層が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。また、高誘電体層はＣＶＤ法やＡＬＤ法などによって形成することができると記載があるが、スパッタリング法による形成については特に記載がない。 Patent Document 3 discloses a MIS type semiconductor device in which a chemical oxide layer, a high dielectric layer, a lower metal layer, a trapping metal layer, an upper metal layer, and a polycrystalline semiconductor layer are sequentially stacked on a semiconductor substrate. Yes. It is described that Si and III-V semiconductors can be used for the semiconductor substrate. Further, it is described that ZrOx Ny (0.5≤x≤3, 0≤y≤2) can be used for the high dielectric layer. There is no particular description as to whether the high dielectric layer is in a crystalline, polycrystalline, or amorphous state. In addition, although it is described that the high dielectric layer can be formed by a CVD method, an ALD method, or the like, there is no description about formation by a sputtering method.
特許文献４には、ゲート絶縁膜としてＺｒＯx Ｎy を用いるＭＩＳＦＥＴが開示されている。特許文献４では、Ｚｒをターゲットとするとともにアルゴンに酸素と窒素を混合した混合ガスの雰囲気中でスパッタリングすることによりゲート絶縁膜が成膜される。 Patent Document 4 discloses a MISFET using ZrOx Ny as a gate insulating film. In Patent Document 4, a gate insulating film is formed by sputtering in an atmosphere of a mixed gas in which oxygen and nitrogen are mixed in argon while using Zr as a target.
特許文献５では、ゲート絶縁膜としてＺｒＯx Ｎy を用いるＭＩＳ型パワーデバイスが開示されている。この場合には、酸素組成比ｘと窒素組成比ｙによってはゲート印加電圧が大きいと閾値電圧が変動することが開示されている。パワーデバイスを安定に動作させるためには、大きなゲート印加電圧に対して閾値電圧の変動を抑制することが重要である。 Patent Document 5 discloses a MIS type power device using ZrOx Ny as a gate insulating film. In this case, it is disclosed that the threshold voltage varies depending on the oxygen composition ratio x and the nitrogen composition ratio y when the gate applied voltage is large. In order to stably operate the power device, it is important to suppress the fluctuation of the threshold voltage with respect to a large gate applied voltage.
そこで本明細書の技術は、次の課題を解決するためのものである。その課題とは、大きなゲート印加電圧に対して閾値電圧の変動を抑制することのできるＭＩＳ型半導体装置とその製造方法を提供することである。 Therefore, the technology of this specification is for solving the following problems. The problem is to provide a MIS type semiconductor device capable of suppressing the fluctuation of the threshold voltage with respect to a large gate applied voltage and a method for manufacturing the same.
第１の態様におけるＭＩＳ型半導体装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に位置するゲート絶縁膜と、を有する。ゲート絶縁膜は、第１の絶縁膜を有する。第１の絶縁膜は、微結晶のＺｒＯx Ｎy 膜である。第１の絶縁膜は、Ａｒ原子を含有する。 The MIS type semiconductor device according to the first aspect includes a semiconductor layer, a gate electrode, and a gate insulating film positioned between the semiconductor layer and the gate electrode. The gate insulating film has a first insulating film. The first insulating film is a microcrystalline ZrOx Ny film. The first insulating film contains Ar atoms.
このＭＩＳ型半導体装置においては、微結晶のＺｒＯx Ｎy 膜は、Ａｒ原子を含有する。ＺｒＯx Ｎy 膜が微結晶であるため、Ａｒ原子を含有することができる。この微結晶に含まれるＡｒ原子が、閾値電圧の変動を打ち消していると考えられる。 In this MIS type semiconductor device, the microcrystalline ZrOx Ny film contains Ar atoms. Since the ZrOx Ny film is microcrystalline, it can contain Ar atoms. It is considered that Ar atoms contained in this microcrystal cancel the fluctuation of the threshold voltage.
第２の態様におけるＭＩＳ型半導体装置においては、ゲート絶縁膜は、半導体層と第１の絶縁膜との間に第２の絶縁膜を有する。第２の絶縁膜は、ＳｉＯ2 と、ＳｉＮｘと、Ａｌ2 Ｏ3 と、ＨｆＯ2 と、ＺｒＯ2 と、ＡｌＮとのうち少なくとも１種類の膜を有する。 In the MIS type semiconductor device according to the second aspect, the gate insulating film has a second insulating film between the semiconductor layer and the first insulating film. The second insulating film has at least one kind of film selected from SiO 2 , SiNx, Al 2 O 3 , HfO 2 , ZrO 2 , and AlN.
第３の態様におけるＭＩＳ型半導体装置においては、ゲート印加電圧が５Ｖ以上である。 In the MIS type semiconductor device according to the third aspect, the gate application voltage is 5 V or more.
第４の態様におけるＭＩＳ型半導体装置の製造方法は、半導体層の上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、を有する。ゲート絶縁膜形成工程では、スパッタリング法を用いることによりＡｒガスを含むガスを供給しつつ微結晶のＺｒＯx Ｎy 膜を１０ｎｍ／ｍｉｎ以下の成膜速度で形成し、微結晶のＺｒＯx Ｎy 膜の内部にＡｒ原子を含有させる。 According to a fourth aspect of the present invention, there is provided a method of manufacturing a MIS type semiconductor device comprising: a gate insulating film forming step of forming a gate insulating film on a semiconductor layer; and a gate electrode forming step of forming a gate electrode on the gate insulating film. Have. In the gate insulating film forming step, a microcrystalline ZrOx Ny film is formed at a deposition rate of 10 nm / min or less while supplying a gas containing Ar gas by using a sputtering method, and the microcrystalline ZrOx Ny film is formed inside the microcrystalline ZrOx Ny film. Ar atoms are contained.
本明細書の技術は、大きなゲート印加電圧に対して閾値電圧の変動を抑制することのできるＭＩＳ型半導体装置とその製造方法を提供することができる。 The technology of the present specification can provide a MIS type semiconductor device capable of suppressing a variation in threshold voltage with respect to a large gate applied voltage and a method for manufacturing the same.
以下、本明細書の技術の具体的な実施例について図を参照に説明するが、本明細書の技術は実施例に限定されるものではない。 Hereinafter, specific examples of the technology of the present specification will be described with reference to the drawings. However, the technology of the present specification is not limited to the examples.
１．ＭＩＳ型半導体装置のゲート電極部分
図１は、実施例１のＭＩＳ型半導体装置Ｊ１のゲート電極部分の構成を示す断面図である。図１においてソース電極およびドレイン電極は、省略されている。ＭＩＳ型半導体装置Ｊ１は、半導体層１０と、ゲート絶縁膜１１と、ゲート電極１２と、を有する。ゲート絶縁膜１１は、半導体層１０とゲート電極１２との間に位置している。ゲート絶縁膜１１は、微結晶のＺｒＯx Ｎy 膜を有する。微結晶のＺｒＯx Ｎy 膜は、第１の絶縁膜である。また、後述するように、微結晶のＺｒＯx Ｎy 膜は、Ａｒ原子を含有する。
1. FIG. 1 is a cross-sectional view showing the configuration of the gate electrode portion of the MIS type semiconductor device J1 according to the first embodiment. In FIG. 1, the source electrode and the drain electrode are omitted. The MIS type semiconductor device J1 includes a semiconductor layer 10, a gate insulating film 11, and a gate electrode 12. The gate insulating film 11 is located between the semiconductor layer 10 and the gate electrode 12. The gate insulating film 11 has a microcrystalline ZrOx Ny film. The microcrystalline ZrOx Ny film is the first insulating film. Further, as will be described later, the microcrystalline ZrOx Ny film contains Ar atoms.
半導体層１０は、ｎ型Ｓｉ基板である。Ｓｉ以外にもIII 族窒化物半導体層、ＩＩＩ−Ｖ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＳｉＣ層などを用いることができる。III 族窒化物半導体層は、たとえばＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮなどの層である。また、ＩＩＩ−Ｖ族半導体層は、たとえば、ＧａＡｓ、ＧａＰ、ＧａＩｎＰなどの層である。また、ＩＩ−ＶＩ族化合物半導体層は、たとえばＺｎＯなどの層である。また、半導体層１０の伝導型はｎ型でなくともよく、ｐ型でも真性でもよい。また、半導体層１０は単層でなくてもよく、複数の層によって構成されていてもよい。たとえば、材料、伝導型、組成比、不純物濃度などが異なる層が積層された構成であってもよい。また、半導体層１０は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に積層された層であってもよい。半導体層１０の厚みは、例えば、３００μｍ以上１０００μｍ以下である。もちろん、これ以外の厚みであってもよい。 The semiconductor layer 10 is an n-type Si substrate. In addition to Si, a group III nitride semiconductor layer, a group III-V semiconductor layer, a group II-VI compound semiconductor layer, a SiC layer, or the like can be used. The group III nitride semiconductor layer is, for example, a layer of GaN, AlN, AlGaN, InGaN, AlGaInN, or the like. The III-V semiconductor layer is a layer of GaAs, GaP, GaInP, or the like, for example. The II-VI group compound semiconductor layer is a layer of ZnO, for example. Further, the conductivity type of the semiconductor layer 10 does not have to be n-type, and may be p-type or intrinsic. Further, the semiconductor layer 10 may not be a single layer, and may be composed of a plurality of layers. For example, a configuration in which layers having different materials, conductivity types, composition ratios, impurity concentrations, and the like are stacked may be used. Further, the semiconductor layer 10 may be a semiconductor substrate itself, or may be a layer laminated on a semiconductor substrate or an insulating substrate. The thickness of the semiconductor layer 10 is, for example, not less than 300 μm and not more than 1000 μm. Of course, other thicknesses may be used.
ゲート絶縁膜１１は、前述のように微結晶のＺｒＯx Ｎy を有する。図１では、ゲート絶縁膜１１は半導体層１０に接触している。ゲート絶縁膜１１（ＺｒＯx Ｎy ）の厚みは、例えば、５０ｎｍ以上１００ｎｍ以下である。もちろん、これ以外の厚みであってもよい。ゲート絶縁膜１１の酸素組成比ｘに対する窒素組成比ｙの比ｙ／ｘは、１≦ｙ／ｘ≦４を満たすとよい。また、酸素組成比ｘは、０．２≦ｘ＜０．５を満たすとよい。閾値電圧の変動を抑制することができるからである。 As described above, the gate insulating film 11 includes microcrystalline ZrOx Ny. In FIG. 1, the gate insulating film 11 is in contact with the semiconductor layer 10. The thickness of the gate insulating film 11 (ZrOx Ny) is, for example, not less than 50 nm and not more than 100 nm. Of course, other thicknesses may be used. The ratio y / x of the nitrogen composition ratio y to the oxygen composition ratio x of the gate insulating film 11 preferably satisfies 1 ≦ y / x ≦ 4. The oxygen composition ratio x preferably satisfies 0.2 ≦ x <0.5. This is because fluctuations in the threshold voltage can be suppressed.
ゲート電極１２の材質は、例えば、Ａｌ、ポリシリコン、Ｗである。ゲート電極１２に印加するゲート印加電圧は、５Ｖ以上である。また、１０Ｖ以上であってもよい。図１では、ゲート電極１２は、ゲート絶縁膜１１に接触している。しかし、ゲート絶縁膜１１とゲート電極１２との間に他の絶縁膜や金属膜を有していてもよい。 The material of the gate electrode 12 is, for example, Al, polysilicon, or W. The gate application voltage applied to the gate electrode 12 is 5V or more. Moreover, 10V or more may be sufficient. In FIG. 1, the gate electrode 12 is in contact with the gate insulating film 11. However, another insulating film or a metal film may be provided between the gate insulating film 11 and the gate electrode 12.
２．ゲート絶縁膜のＡｒ原子
ゲート絶縁膜１１は、前述のように、微結晶のＺｒＯx Ｎy 膜を有する。ＺｒＯx Ｎy 膜が微結晶であるため、ＺｒＯx Ｎy 膜は微小な結晶粒の集合体である。そのため、ＺｒＯx Ｎy 膜は結晶粒界を有する。そのため、成膜時においてＺｒＯx Ｎy 膜の結晶粒界にＡｒ原子が混入する余地があると考えられる。実際に、実施例１における微結晶のＺｒＯx Ｎy 膜は、Ａｒ原子を含有する。ゲート絶縁膜１１のＡｒ原子の含有量は、０．５ａｔｍ％以上２ａｔｍ％以下である。
2. Ar Atom of Gate Insulating Film The gate insulating film 11 has a microcrystalline ZrOx Ny film as described above. Since the ZrOx Ny film is a microcrystal, the ZrOx Ny film is an aggregate of fine crystal grains. Therefore, the ZrOx Ny film has a crystal grain boundary. Therefore, it is considered that there is room for Ar atoms to enter the crystal grain boundaries of the ZrOx Ny film during film formation. Actually, the microcrystalline ZrOx Ny film in Example 1 contains Ar atoms. The content of Ar atoms in the gate insulating film 11 is 0.5 atm% or more and 2 atm% or less.
Ａｒ原子は、不活性な単原子分子である。そのため、Ａｒ原子の有する電子は、ＺｒＯx Ｎy 膜の結晶粒界においてＺｒ原子等とほとんど結合しないか、非常に緩く結合していると考えられる。したがって、Ａｒ原子は、ゲート絶縁膜１１における誘電体の分極とは独立して、比較的自由に分極できると考えられる。したがって、Ａｒ原子は、ＺｒＯx Ｎy 膜の分極とは逆向きに分極し、電界をキャンセルしていると考えられる。 Ar atoms are inactive monoatomic molecules. Therefore, it is considered that the electrons possessed by Ar atoms hardly bond with Zr atoms or the like at the crystal grain boundary of the ZrOx Ny film or are very loosely bonded. Therefore, it is considered that Ar atoms can be polarized relatively freely independently of the dielectric polarization in the gate insulating film 11. Therefore, it is considered that Ar atoms are polarized in the opposite direction to the polarization of the ZrOx Ny film and cancel the electric field.
後述するように、ゲート絶縁膜１１がＡｒ原子を含有している場合には、ＭＩＳ型半導体装置における閾値電圧の変動は抑制される。ゲート絶縁膜１１がＡｒ原子を含有していない場合には、ＭＩＳ型半導体装置における閾値電圧の変動はある程度大きい。 As will be described later, when the gate insulating film 11 contains Ar atoms, fluctuations in the threshold voltage in the MIS type semiconductor device are suppressed. When the gate insulating film 11 does not contain Ar atoms, the threshold voltage variation in the MIS type semiconductor device is large to some extent.
３．ＭＩＳ型半導体装置の製造方法
次に、ＭＩＳ型半導体装置Ｊ１の製造方法について説明する。
3. Manufacturing Method of MIS Type Semiconductor Device Next, a manufacturing method of the MIS type semiconductor device J1 will be described.
３−１．半導体層準備工程
まず、ｎ型のＳｉ基板である半導体層１０を準備する。半導体層１０の表面をアセトン、ＩＰＡ（イソプロピルアルコール）、超純水を順に用いて洗浄し、半導体層１０の表面の油分を除去する。その後、半導体層１０をバッファードフッ酸に浸漬させて、半導体層１０表面の自然酸化膜を除去する（図２（ａ））。
3-1. Semiconductor Layer Preparation Step First, the semiconductor layer 10 that is an n-type Si substrate is prepared. The surface of the semiconductor layer 10 is cleaned using acetone, IPA (isopropyl alcohol), and ultrapure water in this order to remove oil on the surface of the semiconductor layer 10. Thereafter, the semiconductor layer 10 is immersed in buffered hydrofluoric acid to remove the natural oxide film on the surface of the semiconductor layer 10 (FIG. 2A).
３−２．ゲート絶縁膜形成工程
次に、清浄された半導体層１０上に、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ、電子サイクロトロン共鳴）スパッタリング法によってＺｒＯx Ｎy からなるゲート絶縁膜１１を形成する（図２（ｂ））。このように、ゲート絶縁膜形成工程では、スパッタリング法を用いる。そして、Ａｒガスを含むガスを供給しつつ微結晶のＺｒＯx Ｎy 膜を１０ｎｍ／ｍｉｎ以下の成膜速度で形成し、微結晶のＺｒＯx Ｎy 膜の内部にＡｒ原子を含有させる。成膜速度は、１ｎｍ／ｍｉｎ以上５ｎｍ／ｍｉｎ以下であるとなおよい。微結晶のＺｒＯx Ｎy 膜を低い成膜速度で成膜しているため、微結晶の結晶粒界等にＡｒ原子が入り込むことができると考えられる。
3-2. Next, a gate insulating film 11 made of ZrOx Ny is formed on the cleaned semiconductor layer 10 by ECR (Electron Cyclotron Resonance) sputtering method (FIG. 2B). Thus, the sputtering method is used in the gate insulating film formation step. Then, while supplying a gas containing Ar gas, a microcrystalline ZrOx Ny film is formed at a deposition rate of 10 nm / min or less, and Ar atoms are contained in the microcrystalline ZrOx Ny film. The film formation rate is more preferably 1 nm / min or more and 5 nm / min or less. Since the microcrystalline ZrOx Ny film is formed at a low film formation speed, it is considered that Ar atoms can enter the crystal grain boundaries of the microcrystal.
具体的には、アルゴンガスに窒素と酸素を混合した混合ガスの雰囲気中でスパッタリングする。金属ターゲットはＺｒである。基板温度は室温である。圧力は０．０７Ｐａ以上０．２Ｐａ以下である。ＲＦパワーは、３００Ｗ以上７００Ｗ以下である。マイクロ波パワーは３００Ｗ以上７００Ｗ以下である。アルゴンガスの流量は１５ｓｃｃｍ以上５０ｓｃｃｍ以下である。酸素ガスの流量は０．１ｓｃｃｍ以上３．０ｓｃｃｍ以下である。窒素ガスの流量は３ｓｃｃｍ以上２０ｓｃｃｍ以下である。これらの数値範囲は例示である。そのため、これらの数値範囲以外の数値を用いてもよい。 Specifically, sputtering is performed in an atmosphere of a mixed gas in which nitrogen and oxygen are mixed in argon gas. The metal target is Zr. The substrate temperature is room temperature. The pressure is 0.07 Pa or more and 0.2 Pa or less. The RF power is 300 W or more and 700 W or less. Microwave power is 300W or more and 700W or less. The flow rate of the argon gas is 15 sccm or more and 50 sccm or less. The flow rate of oxygen gas is 0.1 sccm or more and 3.0 sccm or less. The flow rate of nitrogen gas is 3 sccm or more and 20 sccm or less. These numerical ranges are exemplary. Therefore, numerical values outside these numerical ranges may be used.
また、ＥＣＲスパッタリング法以外にも、マグネトロンスパッタリングなどを用いることができる。ただし、ＥＣＲスパッタリング法は、他のスパッタリング法に比べて低温、高圧力でゲート絶縁膜１１を成膜することができる。ＺｒＯx Ｎy の酸素組成比ｘ、窒素組成比ｙについては、酸素ガスおよび窒素ガスの流量比により制御できる。 In addition to the ECR sputtering method, magnetron sputtering or the like can be used. However, the ECR sputtering method can form the gate insulating film 11 at a lower temperature and higher pressure than other sputtering methods. The oxygen composition ratio x and nitrogen composition ratio y of ZrOx Ny can be controlled by the flow ratio of oxygen gas and nitrogen gas.
３−３．熱処理工程
次に、ゲート絶縁膜１１を熱処理する。ゲート絶縁膜１１を成膜後ゲート電極１２を形成する前にこの熱処理を実施する。熱処理温度は３００℃以上７００℃以下である。熱処理時間は５分以上９０分以下である。雰囲気は窒素雰囲気である。窒素雰囲気とは９９％以上の窒素を含む雰囲気をいう。熱処理の雰囲気は、窒素雰囲気の他、Ａｒ雰囲気と、Ｈ2 とＮ2 との混合ガス雰囲気と、これらの混合ガス雰囲気であってもよい。
3-3. Next, the gate insulating film 11 is heat-treated. This heat treatment is performed after forming the gate insulating film 11 and before forming the gate electrode 12. The heat treatment temperature is 300 ° C. or higher and 700 ° C. or lower. The heat treatment time is 5 minutes or more and 90 minutes or less. The atmosphere is a nitrogen atmosphere. A nitrogen atmosphere means an atmosphere containing 99% or more of nitrogen. The atmosphere of the heat treatment may be an Ar atmosphere, a mixed gas atmosphere of H 2 and N 2, and a mixed gas atmosphere thereof in addition to a nitrogen atmosphere.
３−４．ゲート電極形成工程
次に、ゲート絶縁膜１１の上にゲート電極１２を形成する。より具体的には、ゲート絶縁膜１１上にフォトリソグラフィによって所定の領域以外の領域にレジスト膜を形成する。次に、所定の領域およびレジスト膜上に蒸着等によって電極膜を形成する。次にリフトオフによってレジスト膜とその上の電極膜の一部とを除去するとともに所定の領域にのみ電極膜を残す。これにより、ゲート絶縁膜１１上の所定の領域にのみゲート電極１２が形成される。以上により図１に示すＭＩＳ型半導体装置Ｊ１が製造される。
3-4. Next, the gate electrode 12 is formed on the gate insulating film 11. More specifically, a resist film is formed on the gate insulating film 11 in a region other than a predetermined region by photolithography. Next, an electrode film is formed on the predetermined region and the resist film by vapor deposition or the like. Next, the resist film and a part of the electrode film thereon are removed by lift-off, and the electrode film is left only in a predetermined region. Thereby, the gate electrode 12 is formed only in a predetermined region on the gate insulating film 11. Thus, the MIS type semiconductor device J1 shown in FIG. 1 is manufactured.
４．本実施例の効果
本実施形態のＭＩＳ型半導体装置Ｊ１は、ＺｒＯx Ｎy 膜からなるゲート絶縁膜１１を有する。ＺｒＯx Ｎy 膜は、Ａｒ原子を含有している。そのため、ＺｒＯx Ｎy 膜中のＡｒ原子が閾値電圧の変動を抑制している。また、上記の製造方法により製造されたゲート絶縁膜１１は、高い熱的安定性を備えている。したがって、ＭＩＳ型半導体装置Ｊ１の閾値電圧は、温度変化によってもほとんど変動しない。
4). Effect of this Example The MIS type semiconductor device J1 of this embodiment has a gate insulating film 11 made of a ZrOx Ny film. The ZrOx Ny film contains Ar atoms. Therefore, Ar atoms in the ZrOx Ny film suppress the fluctuation of the threshold voltage. Further, the gate insulating film 11 manufactured by the above manufacturing method has high thermal stability. Therefore, the threshold voltage of the MIS type semiconductor device J1 hardly fluctuates even with a temperature change.
５．変形例
本明細書のＭＩＳ型半導体装置は、実施例１に示した構造に限るものではなく、半導体層上にゲート絶縁膜、ゲート電極が順に形成された構造であれば任意の構造であってよい。
5. Modification The MIS type semiconductor device of the present specification is not limited to the structure shown in the first embodiment, and may be any structure as long as a gate insulating film and a gate electrode are sequentially formed on the semiconductor layer. Good.
５−１．第２の絶縁膜
図３は、実施例１の変形例におけるＭＩＳ型半導体装置Ｊ２のゲート電極部分の構成を示す断面図（その１）である。ゲート絶縁膜１１は、第２の絶縁膜１１ａと第１の絶縁膜１１ｂとを有する。つまり、第２の絶縁膜１１ａは、半導体層１０と第１の絶縁膜１１ｂとの間に位置している。第２の絶縁膜１１ａは、ＳｉＯ2 と、ＳｉｘＮｙと、Ａｌ2 Ｏ3 と、ＨｆＯ2 と、ＺｒＯ2 と、ＡｌＮとのうち少なくとも１種類の膜を有する。つまり、ＳｉＯ2 と、ＳｉｘＮｙと、Ａｌ2 Ｏ3 と、ＨｆＯ2 と、ＺｒＯ2 と、ＡｌＮとのうちのいずれかの単層であってもよいし、これらの複数層であってもよい。なお、ゲート絶縁膜１１は、微結晶で形成される。そのため、ゲート絶縁膜１１と半導体層１０とを格子整合させる必要はない。
5-1. Second Insulating Film FIG. 3 is a cross-sectional view (part 1) showing the configuration of the gate electrode portion of the MIS type semiconductor device J2 in a modification of the first embodiment. The gate insulating film 11 includes a second insulating film 11a and a first insulating film 11b. That is, the second insulating film 11a is located between the semiconductor layer 10 and the first insulating film 11b. The second insulating film 11a includes a SiO 2, and SixNy, and Al 2 O 3, and HfO 2, and ZrO 2, at least one film of the AlN. That is, it may be a single layer of SiO 2 , SixNy, Al 2 O 3 , HfO 2 , ZrO 2 , and AlN, or a plurality of these layers. Note that the gate insulating film 11 is formed of microcrystals. Therefore, it is not necessary to lattice match the gate insulating film 11 and the semiconductor layer 10.
５−２．複数層のＺｒＯx Ｎy 膜
また、実施例１のＭＩＳ型半導体装置Ｊ１では、ゲート絶縁膜１１を単層としているが、酸素組成比ｘ、窒素組成比ｙの異なる複数の層で構成されていてもよい。
5-2. Multiple layers of ZrOx Ny films Although the gate insulating film 11 is a single layer in the MIS type semiconductor device J1 of the first embodiment, it may be composed of a plurality of layers having different oxygen composition ratios x and nitrogen composition ratios y. Good.
図４は、実施例１の変形例におけるＭＩＳ型半導体装置Ｊ３のゲート電極部分の構成を示す断面図（その２）である。ゲート絶縁膜１１は、第２の絶縁膜１１ａと第１の絶縁膜１１ｂとを有する。第２の絶縁膜１１ａは、半導体層１０と第１の絶縁膜１１ｂとの間に位置している。第２の絶縁膜１１ａの材質は、図３と同様である。第１の絶縁膜１１ｂは、ＺｒＯU ＮV 膜１１ｂ１とＺｒＯx Ｎy 膜１１ｂ２とを有する。ここで、ｕ＞０、ｖ＞０、ｘ＞ｕ、ｙ＞ｖである。 FIG. 4 is a cross-sectional view (part 2) illustrating the configuration of the gate electrode portion of the MIS type semiconductor device J3 according to a modification of the first embodiment. The gate insulating film 11 includes a second insulating film 11a and a first insulating film 11b. The second insulating film 11a is located between the semiconductor layer 10 and the first insulating film 11b. The material of the second insulating film 11a is the same as that shown in FIG. The first insulating film 11b includes a ZrO U N V film 11b1 and a ZrOx Ny film 11b2. Here, u> 0, v> 0, x> u, y> v.
図４に示す場合に、ＺｒＯU ＮV 膜１１ｂ１における第２の絶縁膜１１ａの側では、酸素原子の濃度が高い。ＺｒＯU ＮV 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側では、Ａｒ原子の濃度が高い。 In the case shown in FIG. 4, in the side of the second insulating film 11a in the ZrO U N V film 11 b 1, the concentration of oxygen atoms is high. On the ZrOx Ny film 11b2 side in the ZrO U N V film 11b1, the concentration of Ar atoms is high.
５−３．半導体層形成工程
半導体層準備工程の代わりに、基板の上に半導体層を形成する半導体層形成工程を実施してもよい。
5-3. Semiconductor Layer Forming Step A semiconductor layer forming step of forming a semiconductor layer on the substrate may be performed instead of the semiconductor layer preparation step.
５−４．組み合わせ
また、上記の変形例を自由に組み合わせてもよい。
5-4. Combination In addition, the above modified examples may be freely combined.
６．実験
６−１．サンプルの作製
ＧａＮ層の上に第２の絶縁膜１１ａとしてＳｉＯ2 を成膜した。ＳｉＯ2 の上にＺｒＯU ＮV 膜１１ｂ１とＺｒＯx Ｎy 膜１１ｂ２とを順に成膜した。ＺｒＯU ＮV 膜１１ｂ１とＺｒＯx Ｎy 膜１１ｂ２とは、いずれも微結晶である。ＺｒＯU ＮV 膜１１ｂ１およびＺｒＯx Ｎy 膜１１ｂ２の成膜の際には、ＥＣＲスパッタリング法を実施した。
6). Experiment 6-1. Preparation of Sample A SiO 2 film was formed as a second insulating film 11a on the GaN layer. A ZrO U N V film 11b1 and a ZrOx Ny film 11b2 were sequentially formed on the SiO 2 . The ZrO U N V film 11b1 and the ZrOx Ny film 11b2 are both microcrystals. When forming the ZrO U N V film 11b1 and the ZrOx Ny film 11b2, an ECR sputtering method was performed.
ターゲットはＺｒであった。基板温度は室温であった。スパッタリング装置の内圧は０．０７〜０．２Ｐａの範囲で調整した。ＲＦパワーは５００Ｗであった。マイクロ波パワーは５００Ｗであった。スパッタリング装置には、Ａｒと、Ｏ2 と、Ｎ2 と、を含むガスを供給した。アルゴンガス、窒素ガス、酸素ガスの流量は、実施例１の数値で調整した。ＺｒＯU ＮV 膜１１ｂ１の膜厚は５ｎｍであった。ＺｒＯx Ｎy 膜１１ｂ２の膜厚は約７５ｎｍであった。ＺｒＯU ＮV 膜１１ｂ１およびＺｒＯx Ｎy 膜１１ｂ２の成膜速度は、４ｎｍ／ｍｉｎであった。そして、ＺｒＯx Ｎy 膜１１ｂ２の上にゲート電極１２を形成した。 The target was Zr. The substrate temperature was room temperature. The internal pressure of the sputtering apparatus was adjusted in the range of 0.07 to 0.2 Pa. The RF power was 500W. The microwave power was 500W. A gas containing Ar, O 2 and N 2 was supplied to the sputtering apparatus. The flow rates of argon gas, nitrogen gas, and oxygen gas were adjusted with the values in Example 1. The thickness of the ZrO U N V film 11b1 was 5 nm. The film thickness of the ZrOx Ny film 11b2 was about 75 nm. The deposition rate of the ZrO U N V film 11b1 and the ZrOx Ny film 11b2 was 4 nm / min. Then, the gate electrode 12 was formed on the ZrOx Ny film 11b2.
６−２．ＺｒＯx Ｎy 膜中のＡｒ原子
図５は、実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析によるマッピング画像である。図５に示すように、ＺｒＯU ＮV 膜１１ｂ１およびＺｒＯx Ｎy 膜１１ｂ２は、Ａｒ原子を含有する。なお、ＺｒＯU ＮV 膜１１ｂ１における第２の絶縁膜１１ａの側では、酸素原子の濃度が高くＡｒ原子の濃度が低い。ＺｒＯU ＮV 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側では、Ａｒ原子の濃度が高く酸素原子の濃度が低い。このように、酸素原子の濃度が高い領域では、Ａｒ原子の濃度が低い。
6-2. FIG. 5 is a mapping image obtained by energy dispersive X-ray analysis of the MIS type semiconductor device in the experiment. As shown in FIG. 5, the ZrO U N V film 11b1 and the ZrOx Ny film 11b2 contain Ar atoms. In the side of the second insulating film 11a in the ZrO U N V film 11 b 1, the low concentration of the concentration of oxygen atoms is high Ar atoms. On the ZrOx Ny film 11b2 side in the ZrO U N V film 11b1, the concentration of Ar atoms is high and the concentration of oxygen atoms is low. Thus, in the region where the oxygen atom concentration is high, the Ar atom concentration is low.
図６は、実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析による元素スペクトル（その１）である。図６は、ＺｒＯx Ｎy 膜１１ｂ２の位置における元素スペクトルである。ＺｒＯx Ｎy 膜１１ｂ２の内部では、Ａｒ原子の組成比が１ａｔｍ％であった。 FIG. 6 is an element spectrum (part 1) obtained by energy dispersive X-ray analysis of the MIS type semiconductor device in the experiment. FIG. 6 is an elemental spectrum at the position of the ZrOx Ny film 11b2. Inside the ZrOx Ny film 11b2, the composition ratio of Ar atoms was 1 atm%.
図７は、実験におけるＭＩＳ型半導体装置のエネルギー分散型Ｘ線分析による元素スペクトル（その２）である。図７は、ＺｒＯU ＮV 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側の位置における元素スペクトルである。ＺｒＯU ＮV 膜１１ｂ１におけるＺｒＯx Ｎy 膜１１ｂ２の側の位置では、Ａｒ原子の組成比が１．５ａｔｍ％であった。 FIG. 7 is an element spectrum (part 2) obtained by energy dispersive X-ray analysis of the MIS type semiconductor device in the experiment. FIG. 7 is an elemental spectrum at a position on the ZrOx Ny film 11b2 side in the ZrO U N V film 11b1. At the position of the ZrO x Ny film 11b2 side in the ZrO U N V film 11b1, the composition ratio of Ar atoms was 1.5 atm%.
このように、第１の絶縁膜１１ｂは、０．５ａｔｍ％以上２ａｔｍ％以下のＡｒ原子を含有している。 As described above, the first insulating film 11b contains 0.5 atom% or more and 2 atom% or less of Ar atoms.
６−３．閾値電圧の変動
図８は、実施例のＭＩＳ型半導体装置のＣ−Ｖ特性を示すグラフである。閾値電圧の変動は、０．１Ｖ程度である。したがって、実施例のＭＩＳ型半導体装置における閾値電圧の変動は十分に小さい。
6-3. FIG. 8 is a graph showing the CV characteristics of the MIS type semiconductor device of the example. The variation of the threshold voltage is about 0.1V. Therefore, the variation of the threshold voltage in the MIS type semiconductor device of the embodiment is sufficiently small.
図９は、比較例のＭＩＳ型半導体装置のＣ−Ｖ特性を示すグラフである。比較例のＭＩＳ型半導体装置における閾値電圧の変動量は、実施例のＭＩＳ型半導体装置における閾値電圧の変動量に比べて十分に大きい。 FIG. 9 is a graph showing the CV characteristics of the MIS type semiconductor device of the comparative example. The variation amount of the threshold voltage in the MIS type semiconductor device of the comparative example is sufficiently larger than the variation amount of the threshold voltage in the MIS type semiconductor device of the embodiment.
このように、実施例のＭＩＳ型半導体装置では、閾値電圧の変動量が十分に小さい。つまり、閾値電圧の変動が抑制されたＭＩＳ型半導体装置が実現されている。 Thus, in the MIS type semiconductor device of the example, the amount of fluctuation of the threshold voltage is sufficiently small. That is, an MIS type semiconductor device in which fluctuations in threshold voltage are suppressed is realized.
図１０は、実施例２のＭＩＳＨＦＥＴ１００の構成を示した図である。ＭＩＳＨＦＥＴ１００は、Ｓｉからなる基板１０１と、基板１０１上にＡｌＮからなるバッファ層１０２を介して位置するノンドープのＧａＮからなる第１キャリア走行層１０３を有している。 FIG. 10 is a diagram illustrating a configuration of the MISHFET 100 according to the second embodiment. The MISHFET 100 includes a substrate 101 made of Si, and a first carrier traveling layer 103 made of non-doped GaN located on the substrate 101 via a buffer layer 102 made of AlN.
また、第１キャリア走行層１０３上の互いに離間した２つの領域上に、２つに分離して形成されたノンドープのＧａＮからなる第２キャリア走行層１０４と、２つの分離した第２キャリア走行層１０４上にそれぞれ位置するＡｌＧａＮからなるキャリア供給層１０５を有していて、第２キャリア走行層１０４とキャリア供給層１０５はヘテロ接合している。第２キャリア走行層１０４とキャリア供給層１０５は、選択的に再成長させて形成した層である。 In addition, the second carrier traveling layer 104 made of non-doped GaN formed separately on two regions separated from each other on the first carrier traveling layer 103 and the two separated second carrier traveling layers. A carrier supply layer 105 made of AlGaN is provided on each 104, and the second carrier running layer 104 and the carrier supply layer 105 are heterojunctioned. The second carrier transit layer 104 and the carrier supply layer 105 are layers formed by selective regrowth.
また、２つの分離したキャリア供給層１０５のうち、一方のキャリア供給層１０５上に形成されたソース電極１０６と、他方のキャリア供給層１０５上に形成されたドレイン電極１０７と、を有している。ソース電極１０６およびドレイン電極１０７はＴｉ／Ａｌ（キャリア供給層１０５側からＴｉ、Ａｌの順）からなる。 In addition, of the two separated carrier supply layers 105, a source electrode 106 formed on one carrier supply layer 105 and a drain electrode 107 formed on the other carrier supply layer 105 are provided. . The source electrode 106 and the drain electrode 107 are made of Ti / Al (in order of Ti and Al from the carrier supply layer 105 side).
また、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域に挟まれ第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３と、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１と、キャリア供給層１０５との上に、微結晶のＺｒＯx Ｎy からなる絶縁膜１０８を有している。 Also, the first carrier traveling layer 103 between which the second carrier traveling layer 104 and the carrier supply layer 105 are sandwiched and the second carrier traveling layer 104 is not formed, the two second carrier traveling layers 104 and the carrier supply. An insulating film 108 made of microcrystalline ZrOx Ny is formed on the two side end faces 111 of the second carrier traveling layer 104 and the carrier supply layer 105 on the side where the region of the layer 105 is spaced apart and on the carrier supply layer 105. Have.
また、この絶縁膜１０８を介して、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３と、２つの側端面１１１との上に形成されたゲート電極１０９を有している。ゲート電極１０９は、Ｎｉ／Ａｕ（絶縁膜１０８側からＮｉ、Ａｕの順）からなる。このゲート電極１０９は、側端面１１１近傍のキャリア供給層１０５上にも、絶縁膜１０８を介して延伸していて、ソース電極１０６側とドレイン電極１０７側それぞれに０．５μｍ延伸している。このように延伸させることで、ゲート電極１０９に正の電圧を印加した際に、側端面１１１近傍により多くの電子を蓄積することができ、その延伸されたゲート電極１０９の下部にあたる領域の２ＤＥＧの濃度をより高めることができる。そのため、オン抵抗をより低減することができる。 In addition, the first carrier traveling layer 103 in which the second carrier traveling layer 104 is not formed and the gate electrode 109 formed on the two side end surfaces 111 are provided via the insulating film 108. The gate electrode 109 is made of Ni / Au (in order of Ni and Au from the insulating film 108 side). The gate electrode 109 extends also on the carrier supply layer 105 in the vicinity of the side end face 111 via the insulating film 108 and extends 0.5 μm to the source electrode 106 side and the drain electrode 107 side, respectively. By extending in this way, when a positive voltage is applied to the gate electrode 109, more electrons can be accumulated in the vicinity of the side end face 111, and the 2DEG of the region corresponding to the lower portion of the extended gate electrode 109 is stored. The concentration can be further increased. Therefore, the on-resistance can be further reduced.
第１キャリア走行層１０３の厚さは２μｍ、第２キャリア走行層１０４の厚さは１００ｎｍ、キャリア供給層１０５の厚さは２５ｎｍである。また、絶縁膜１０８の厚さは４０ｎｍである。また、ソース電極１０６とゲート電極１０９との間隔は１．５μｍ、ゲート電極１０９とドレイン電極１０７との距離は６．５μｍである。ＭＩＳＨＦＥＴ１００は、ゲート電極１０９はソース電極１０６よりに位置した非対称な構成となっている。このようにゲート電極１０９をドレイン電極１０７よりもソース電極１０６に近い位置とすることで、耐圧性の向上を図っている。 The thickness of the first carrier transit layer 103 is 2 μm, the thickness of the second carrier transit layer 104 is 100 nm, and the thickness of the carrier supply layer 105 is 25 nm. The thickness of the insulating film 108 is 40 nm. The distance between the source electrode 106 and the gate electrode 109 is 1.5 μm, and the distance between the gate electrode 109 and the drain electrode 107 is 6.5 μm. The MISHFET 100 has an asymmetrical configuration in which the gate electrode 109 is located closer to the source electrode 106. In this manner, the gate electrode 109 is positioned closer to the source electrode 106 than the drain electrode 107, thereby improving the pressure resistance.
基板１０１には、Ｓｉ以外に、サファイア、ＳｉＣ、ＺｎＯ、スピネル、ＧａＮなどの従来よりIII 族窒化物半導体の成長基板として知られる任意の材料の基板を用いてもよい。 In addition to Si, the substrate 101 may be made of any material conventionally known as a group III nitride semiconductor growth substrate, such as sapphire, SiC, ZnO, spinel, and GaN.
バッファ層１０２には、ＡｌＮのほか、ＧａＮを用いてもよく、ＡｌＮ／ＧａＮなどの複数の層であってもよい。また、第１キャリア走行層１０３は、任意の組成比のIII 族窒化物半導体でよいが、結晶性等の点からＧａＮが望ましい。また、第１キャリア走行層１０３はｎ型不純物などがドープされていてもよく、複数の層で構成されていてもよい。また、バッファ層１０２を形成せず、直接基板１０１上に第１キャリア走行層１０３が形成されていてもよい。 In addition to AlN, GaN may be used for the buffer layer 102, or a plurality of layers such as AlN / GaN may be used. The first carrier transit layer 103 may be a group III nitride semiconductor having an arbitrary composition ratio, but GaN is desirable from the viewpoint of crystallinity and the like. The first carrier traveling layer 103 may be doped with an n-type impurity or the like, and may be composed of a plurality of layers. Further, the first carrier traveling layer 103 may be formed directly on the substrate 101 without forming the buffer layer 102.
第２キャリア走行層１０４はＧａＮ、キャリア供給層１０５はＡｌＧａＮである。キャリア供給層１０５のバンドギャップが第２キャリア走行層１０４よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、第２キャリア走行層１０４およびキャリア供給層１０５は任意のIII 族窒化物半導体でよい。たとえば、第２キャリア走行層１０４としてＩｎＧａＮを用い、キャリア供給層１０５としてＧａＮないしＡｌＧａＮを用いてもよい。また、キャリア供給層１０５は、Ｓｉなどの不純物がドープされたｎ型としてもよい。また、キャリア供給層１０５上にキャップ層を設けた構造としてもよい。また、第２キャリア走行層１０４は、第１キャリア走行層１０３と同一組成であってもよいし、異なる組成比のIII 族窒化物半導体材料であってもよい。 The second carrier traveling layer 104 is GaN, and the carrier supply layer 105 is AlGaN. If the composition ratio of the group III nitride semiconductor is selected so that the band gap of the carrier supply layer 105 is larger than that of the second carrier travel layer 104, the second carrier travel layer 104 and the carrier supply layer 105 may be any III A group nitride semiconductor may be used. For example, InGaN may be used as the second carrier traveling layer 104 and GaN or AlGaN may be used as the carrier supply layer 105. The carrier supply layer 105 may be an n-type doped with an impurity such as Si. Further, a structure in which a cap layer is provided over the carrier supply layer 105 may be employed. The second carrier traveling layer 104 may have the same composition as the first carrier traveling layer 103, or may be a group III nitride semiconductor material having a different composition ratio.
第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合により、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側には、２ＤＥＧが形成される（図１０の点線で示した部分）。第２キャリア走行層１０４とキャリア供給層１０５は、ゲート電極１０９によって互いに離間された２つの領域に形成されている。そのため、２ＤＥＧもまた、キャリア供給層１０５上にソース電極１０６が形成されている側（ソース−ゲート側）と、キャリア供給層１０５上にドレイン電極１０７が形成されている側（ゲート−ドレイン側）の２つの領域に分離して形成される。 Due to the heterojunction between the second carrier transit layer 104 and the carrier supply layer 105, 2DEG is present in the vicinity of the heterojunction interface 110 between the second carrier transit layer 104 and the carrier supply layer 105 and on the second carrier transit layer 104 side. It is formed (portion indicated by a dotted line in FIG. 10). The second carrier traveling layer 104 and the carrier supply layer 105 are formed in two regions separated from each other by the gate electrode 109. Therefore, 2DEG also has a side where the source electrode 106 is formed on the carrier supply layer 105 (source-gate side) and a side where the drain electrode 107 is formed on the carrier supply layer 105 (gate-drain side). The two regions are formed separately.
ソース電極１０６およびドレイン電極１０７は、トンネル効果によってキャリア供給層１０５を介して第２キャリア走行層１０４にオーミックコンタクトをとる。ソース電極１０６およびドレイン電極１０７の材料として、Ｔｉ／Ａｌ以外にも、Ｔｉ／Ａｕなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５、第２キャリア走行層１０４の領域に、高濃度にＳｉをドープしたり、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の厚さを薄くしてもよい。 The source electrode 106 and the drain electrode 107 are in ohmic contact with the second carrier traveling layer 104 through the carrier supply layer 105 by a tunnel effect. In addition to Ti / Al, Ti / Au or the like can be used as a material for the source electrode 106 and the drain electrode 107. Note that a material having a Schottky contact may be used, but this is not desirable in order to reduce the on-resistance. Further, in order to obtain a good ohmic contact, the regions of the carrier supply layer 105 and the second carrier running layer 104 immediately below the source electrode 106 and the drain electrode 107 are doped with Si at a high concentration, or the source electrode 106 and the drain electrode The thickness of the carrier supply layer 105 immediately below 107 may be reduced.
絶縁膜１０８は、ゲート絶縁膜と保護膜とを兼ねたものである。ゲート絶縁膜は、絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５と、ゲート電極１０９との間に挟まれて位置する領域１０８ａである。もちろん、ゲート絶縁膜と保護膜とを兼ねずともよく、ゲート絶縁膜部分が微結晶のＺｒＯx Ｎy であれば、保護膜部分については別の材料としてもよい。 The insulating film 108 serves as both a gate insulating film and a protective film. The gate insulating film is a region 108 a of the insulating film 108 that is located between the first carrier traveling layer 103, the second carrier traveling layer 104, the carrier supply layer 105, and the gate electrode 109. Of course, the gate insulating film and the protective film do not have to be used. If the gate insulating film portion is microcrystalline ZrOx Ny, the protective film portion may be made of another material.
保護膜部分を別材料とする場合、ＳｉＯ2 、ＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮなどを用いることができる。また、絶縁膜１０８は単層であるが、絶縁膜１０８の全部または一部を、複数の層で構成してもよい。 When the protective film portion is made of another material, SiO 2 , SiNx, Al 2 O 3 , HfO 2 , ZrO 2 , AlN, or the like can be used. Further, although the insulating film 108 is a single layer, all or part of the insulating film 108 may be formed of a plurality of layers.
ゲート電極１０９は、Ｎｉ／Ａｕの他にも、Ｔｉ／Ａｌ、Ｗやポリシリコンなどを用いてもよい。 The gate electrode 109 may be made of Ti / Al, W, polysilicon or the like in addition to Ni / Au.
実施例２のＭＩＳＨＦＥＴ１００の動作について説明する。ＭＩＳＨＦＥＴ１００は、ゲート電極１０９にバイアス電圧が印加されていない状態では、２ＤＥＧがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、ＭＩＳＨＦＥＴ１００はノーマリオフ特性を有している。一方、ゲート電極１０９に閾値電圧以上のバイアス電圧が印加されると、絶縁膜１０８を介してゲート電極１０９と接している領域、すなわち、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３表面近傍、第２キャリア走行層１０４およびキャリア供給層１０５の向かい合う側端面１１１近傍に電子が蓄積され、この蓄積された電子を介してソース−ゲート側の２ＤＥＧとゲート−ドレイン側の２ＤＥＧが電気的に接続される。その結果、ソース−ドレイン間に電流が流れ、オン状態となる。 The operation of the MISHFET 100 according to the second embodiment will be described. In the state where the bias voltage is not applied to the gate electrode 109, the MISHFET 100 is separated from the source-gate side and the gate-drain side and is not electrically connected. Therefore, no current flows between the source and the drain, and the transistor is in the off state. That is, the MISHFET 100 has a normally-off characteristic. On the other hand, when a bias voltage equal to or higher than the threshold voltage is applied to the gate electrode 109, the region in contact with the gate electrode 109 through the insulating film 108, that is, the first carrier traveling where the second carrier traveling layer 104 is not formed. Electrons are accumulated in the vicinity of the surface of the layer 103, in the vicinity of the side end face 111 facing the second carrier traveling layer 104 and the carrier supply layer 105, and the 2DEG on the source-gate side and the 2DEG on the gate-drain side are connected via the accumulated electrons. Electrically connected. As a result, a current flows between the source and the drain, and the device is turned on.
また、このＭＩＳＨＦＥＴ１００では、第２キャリア走行層１０４は、第１キャリア走行層１０３上に選択的に再成長された層であるから、第１キャリア走行層１０３と第２キャリア走行層１０４との界面に再成長に伴う不純物が混入している。しかし、第２キャリア走行層１０４中の再成長に伴う不純物は、第１キャリア走行層１０３から離れるにしたがって減少している。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０においては、選択的な再成長に伴う不純物はほとんど見られない。また、キャリア供給層１０５は、第２キャリア走行層１０４を再成長させたのちに、第２キャリア走行層１０４に連続して選択的に再成長させた層である。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０の平坦性は、直接第１キャリア走行層１０３上にキャリア供給層１０５を再成長させた場合の第１キャリア走行層１０３とキャリア供給層１０５とのヘテロ接合界面よりも高くなっている。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側に形成される２ＤＥＧの移動度を低下させてしまうことがない。したがって、実施例２のＭＩＳＨＦＥＴ１００は、ノーマリオフでありながら、オン抵抗の低い構造となっている。 Further, in this MISHFET 100, the second carrier traveling layer 104 is a layer that has been selectively regrown on the first carrier traveling layer 103, and therefore the interface between the first carrier traveling layer 103 and the second carrier traveling layer 104. Impurities associated with regrowth are mixed in. However, the impurities accompanying the regrowth in the second carrier transit layer 104 decrease as the distance from the first carrier transit layer 103 increases. Therefore, at the heterojunction interface 110 between the second carrier transit layer 104 and the carrier supply layer 105, almost no impurities accompanying selective regrowth are observed. In addition, the carrier supply layer 105 is a layer that is selectively regrown continuously with the second carrier traveling layer 104 after the second carrier traveling layer 104 is regrown. Therefore, the flatness of the heterojunction interface 110 between the second carrier transit layer 104 and the carrier supply layer 105 is the same as the first carrier transit layer 103 when the carrier supply layer 105 is regrowth directly on the first carrier transit layer 103. And higher than the heterojunction interface between the carrier supply layer 105 and the carrier supply layer 105. Therefore, the mobility of 2DEG formed near the heterojunction interface 110 between the second carrier traveling layer 104 and the carrier supply layer 105 and on the second carrier traveling layer 104 side is not reduced. Therefore, the MISHFET 100 of Example 2 has a structure with low on-resistance while being normally off.
なお、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面における、再成長に伴って混入した不純物を十分に低減し、平坦性を高めるためには、第２キャリア走行層１０４の厚さを５０ｎｍ以上とすることが望ましい。 Note that the thickness of the second carrier traveling layer 104 is sufficient to sufficiently reduce impurities mixed with regrowth at the heterojunction interface between the second carrier traveling layer 104 and the carrier supply layer 105 and to improve flatness. The thickness is preferably 50 nm or more.
また、ＭＩＳＨＦＥＴ１００では、第１キャリア走行層１０３上に形成された絶縁膜１０８の上端が、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０よりも低い位置（第１キャリア走行層１０３により近い位置）となるように、絶縁膜１０８の厚さを第２キャリア走行層１０４の厚さよりも薄くしている。これにより、ゲート電極１０９に正の電圧を印加した際に、２つの側端面１１１近傍に、より多くの電子を蓄積することができる。その結果、オン抵抗がさらに低減された構造となっている。 In the MISHFET 100, the upper end of the insulating film 108 formed on the first carrier traveling layer 103 is lower than the heterojunction interface 110 between the second carrier traveling layer 104 and the carrier supply layer 105 (first carrier traveling layer). The thickness of the insulating film 108 is made thinner than the thickness of the second carrier traveling layer 104 so as to be closer to the position 103. Thereby, when a positive voltage is applied to the gate electrode 109, more electrons can be accumulated in the vicinity of the two side end surfaces 111. As a result, the on-resistance is further reduced.
また、ＭＩＳＨＦＥＴ１００では、ゲート絶縁膜（絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５とゲート電極１０９との間に位置する領域１０８ａ）として、微結晶のＺｒＯx Ｎy を用いている。そのため、ＭＩＳＨＦＥＴ１００を５Ｖ以上のゲート印加電圧とした場合であっても、閾値が変動せず、安定した動作をさせることができる。 In the MISHFET 100, the gate insulating film (the first carrier traveling layer 103, the second carrier traveling layer 104, and the region 108a located between the carrier supply layer 105 and the gate electrode 109 in the insulating film 108) is fine. Crystalline ZrOx Ny is used. Therefore, even when the MISHFET 100 is set to a gate applied voltage of 5 V or more, the threshold value does not fluctuate and a stable operation can be performed.
次に、実施例２のＭＩＳＨＦＥＴ１００の製造工程について、図を参照に説明する。まず、Ｓｉからなる基板１０１上に、ＡｌＮからなるバッファ層１０２をＭＯＣＶＤ法によって形成する。そして、バッファ層１０２上にノンドープＧａＮからなる第１キャリア走行層１０３をＭＯＣＶＤ法によって形成する（図１１（ａ））。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）、を用いる。 Next, the manufacturing process of the MISHFET 100 of Example 2 will be described with reference to the drawings. First, the buffer layer 102 made of AlN is formed on the substrate 101 made of Si by the MOCVD method. Then, the first carrier traveling layer 103 made of non-doped GaN is formed on the buffer layer 102 by MOCVD (FIG. 11A). Hydrogen and nitrogen are used for the carrier gas, ammonia is used for the nitrogen source, TMG (trimethylgallium) is used for the Ga source, and TMA (trimethylaluminum) is used for the Al source.
次に、第１キャリア走行層１０３上の所定の領域に、ＣＶＤ法によってＳｉＯ2 からなるマスク１１３を形成する。マスク１１３を挟んで２つの離間した領域にはマスク１１３を形成せず第１キャリア走行層１０３表面を露出させる（図１１（ｂ））。マスク１１３は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、ＳｉＯ2 のほか、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 などの絶縁膜などを用いることができる。 Next, a mask 113 made of SiO 2 is formed in a predetermined region on the first carrier traveling layer 103 by a CVD method. The surface of the first carrier traveling layer 103 is exposed without forming the mask 113 in two spaced apart areas with the mask 113 in between (FIG. 11B). The mask 113 may be any material that inhibits the growth of the group III nitride semiconductor. In addition to SiO 2 , an insulating film such as Si 3 N 4 , Al 2 O 3 , HfO 2 , or ZrO 2 may be used. it can.
次に、第１キャリア走行層１０３上に、ＭＯＣＶＤ法によってノンドープＧａＮからなる第２キャリア走行層１０４を再成長させる。ここで、マスク１１３の上には結晶成長が阻害されてＧａＮが成長しない。そのため、マスク１１３の形成されていない２つの離間した領域上にのみ、第２キャリア走行層１０４が選択的に再成長する（図１１（ｃ））。この再成長時において、第１キャリア走行層１０３と第２キャリア走行層１０４との界面の平坦性は悪化し、不純物が混入してしまう。しかし、第２キャリア走行層１０４が成長するにしたがって、第２キャリア走行層１０４表面の平坦性は回復していき、再成長に伴う不純物の混入も減少していく。 Next, the second carrier traveling layer 104 made of non-doped GaN is regrown on the first carrier traveling layer 103 by MOCVD. Here, crystal growth is inhibited on the mask 113 and GaN does not grow. Therefore, the second carrier traveling layer 104 selectively re-grows only on two spaced regions where the mask 113 is not formed (FIG. 11C). During this regrowth, the flatness of the interface between the first carrier traveling layer 103 and the second carrier traveling layer 104 is deteriorated, and impurities are mixed. However, as the second carrier transit layer 104 grows, the flatness of the surface of the second carrier transit layer 104 recovers, and the contamination of impurities accompanying regrowth also decreases.
第２キャリア走行層１０４を所定の厚さまで成長させた後、続けてＡｌ0.25Ｇａ0.75Ｎからなるキャリア供給層１０５をＭＯＣＶＤ法によって成長させる。ここにおいても、マスク１１３上では結晶成長が阻害される。そのため、２つの第２キャリア走行層１０４の上にのみ、キャリア供給層１０５が選択的に成長する。キャリア供給層１０５の形成時において、第２キャリア走行層１０４の平坦性は回復し、不純物の混入が減少しているため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性は高く、またその界面近傍における再成長に伴う不純物はほとんど見られない。マスク１１３は、キャリア供給層１０５を所定の厚さまで成長させたのちに除去する（図１１（ｄ））。 After the second carrier traveling layer 104 is grown to a predetermined thickness, the carrier supply layer 105 made of Al 0.25 Ga 0.75 N is subsequently grown by the MOCVD method. Again, crystal growth is inhibited on the mask 113. Therefore, the carrier supply layer 105 is selectively grown only on the two second carrier traveling layers 104. When the carrier supply layer 105 is formed, the flatness of the second carrier travel layer 104 is restored and the contamination of impurities is reduced. Therefore, the heterojunction interface between the second carrier travel layer 104 and the carrier supply layer 105 is flattened. The impurities are high, and there are almost no impurities associated with regrowth in the vicinity of the interface. The mask 113 is removed after the carrier supply layer 105 is grown to a predetermined thickness (FIG. 11D).
次に、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３と、２つの領域の第２キャリア走行層１０４およびキャリア供給層１０５が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１と、キャリア供給層１０５との上に、微結晶状のＺｒＯx Ｎy からなる絶縁膜１０８を形成する（図１１（ｅ））。絶縁膜１０８は、ゲート絶縁膜とキャリア供給層１０５の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。 Next, the first carrier traveling layer 103 in which the second carrier traveling layer 104 is not formed, and the second carrier traveling layer 104 on the side where the second carrier traveling layer 104 and the carrier supply layer 105 in the two regions are separated and face each other. Then, an insulating film 108 made of microcrystalline ZrOx Ny is formed on the two side end surfaces 111 of the carrier supply layer 105 and the carrier supply layer 105 (FIG. 11E). The insulating film 108 serves as both a gate insulating film and a protective film for the carrier supply layer 105, thereby reducing the number of manufacturing steps.
ここで、絶縁膜１０８の形成には、ＥＣＲスパッタリング法を用いる。アルゴンガスに窒素と酸素を混合した混合ガス中で、Ｚｒの金属ターゲットを用いて、基板温度は室温とし、圧力は０．０７〜０．２Ｐａとし、ＲＦパワーは５００Ｗ、マイクロ波パワーは５００Ｗとする。また、アルゴンガスの流量は１５〜３０ｓｃｃｍ、酸素ガスの流量は０．１〜３．０ｓｃｃｍ、窒素ガスの流量は４．３〜１７ｓｃｃｍとする。絶縁膜１０８の酸素組成比、窒素組成比は酸素ガス流量と窒素ガス流量によって制御可能である。この条件により、微結晶のＺｒＯx Ｎy からなる絶縁膜１０８を形成することができる。 Here, the ECR sputtering method is used to form the insulating film 108. In a mixed gas in which nitrogen and oxygen are mixed in argon gas, a Zr metal target is used, the substrate temperature is set to room temperature, the pressure is set to 0.07 to 0.2 Pa, the RF power is 500 W, and the microwave power is 500 W. To do. The flow rate of argon gas is 15-30 sccm, the flow rate of oxygen gas is 0.1-3.0 sccm, and the flow rate of nitrogen gas is 4.3-17 sccm. The oxygen composition ratio and the nitrogen composition ratio of the insulating film 108 can be controlled by the oxygen gas flow rate and the nitrogen gas flow rate. Under these conditions, the insulating film 108 made of microcrystalline ZrOx Ny can be formed.
次に、絶縁膜１０８の成膜が完了した後に、絶縁膜１０８の表面が露出した状態で、窒素雰囲気において、４００℃、３０分、熱処理を行った。望ましい温度範囲及び時間範囲は実施例１と同じである。 Next, after the formation of the insulating film 108 was completed, heat treatment was performed in a nitrogen atmosphere at 400 ° C. for 30 minutes with the surface of the insulating film 108 exposed. The desirable temperature range and time range are the same as in Example 1.
次に、ソース電極１０６、ドレイン電極１０７を形成する領域の絶縁膜１０８を除去してキャリア供給層１０５を露出させ、その露出したキャリア供給層１０５上に蒸着とリフトオフによってソース電極１０６、ドレイン電極１０７を形成する。また、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３と、２つの側端面１１１と、その側端面１１１近傍のキャリア供給層１０５との位置と対応する絶縁膜１０８の上に、蒸着とリフトオフによってゲート電極１０９を形成する。以上によって図１０に示すＭＩＳＨＦＥＴ１００が製造される。 Next, the insulating film 108 in the region where the source electrode 106 and the drain electrode 107 are formed is removed to expose the carrier supply layer 105, and the source electrode 106 and the drain electrode 107 are formed on the exposed carrier supply layer 105 by vapor deposition and lift-off. Form. Further, on the insulating film 108 corresponding to the positions of the first carrier traveling layer 103 in which the second carrier traveling layer 104 is not formed, the two side end surfaces 111, and the carrier supply layer 105 in the vicinity of the side end surface 111. Then, the gate electrode 109 is formed by vapor deposition and lift-off. Thus, the MISHFET 100 shown in FIG. 10 is manufactured.
このＭＩＳＨＦＥＴ１００の製造方法によれば、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性が高く、その界面近傍における再成長に伴う不純物はほとんど見られないため、ノーマリオフ特性を有しつつオン抵抗を低くすることができる。また、微結晶のＺｒＯx Ｎy からなる絶縁膜１０８を形成することができるため、ＭＩＳＨＦＥＴ１００を５Ｖ以上のゲート印加電圧とした場合であっても、閾値が変動せず、安定した動作をさせることができる。 According to the manufacturing method of the MISHFET 100, the flatness of the heterojunction interface between the second carrier traveling layer 104 and the carrier supply layer 105 is high, and almost no impurities are observed due to regrowth in the vicinity of the interface. The on-resistance can be lowered while having it. Further, since the insulating film 108 made of microcrystalline ZrOx Ny can be formed, even when the MISHFET 100 is set to a gate applied voltage of 5 V or more, the threshold value does not fluctuate and stable operation can be performed. .
なお、上記ＭＩＳＨＦＥＴ１００の製造方法において、選択成長に用いたマスク１１３は、キャリア供給層１０５の形成後に除去しているが、マスク１１３として、微結晶のＺｒＯx Ｎy を用い、これを除去せずにゲート絶縁膜としてそのまま利用してもよい。 Note that in the manufacturing method of the MISHFET 100, the mask 113 used for the selective growth is removed after the formation of the carrier supply layer 105, but as the mask 113, microcrystalline ZrOx Ny is used, and the gate is removed without removing it. The insulating film may be used as it is.
図１２は、縦型ＭＩＳトランジスタを構成を示した断面図である。本実施例は、ＧａＮを用いたトレンチ型ＭＩＳＦＥＴである。ｎ型ＧａＮ基板１上にｎ- 層２、ｐ型層３、およびｎ+ 層４をＭＯＣＶＤ法により結晶成長させる。ｎ型層のドナーとなるドーパントはＳｉ、ｐ型層のアクセプタとなるドーパントはＭｇを用いることができる。Ｃｌ系ガスを用いたドライエッチングによりゲート部のトレンチ（凹部）１５およびｐコンタクト領域となるリセス領域（凹部）２０を形成する。トレンチおよびリセス領域の側面の形状は垂直でなくてもよく、斜めの形状でもよい。 FIG. 12 is a cross-sectional view showing the configuration of a vertical MIS transistor. This example is a trench MISFET using GaN. An n @-layer 2, a p type layer 3, and an n @ + layer 4 are grown on the n type GaN substrate 1 by MOCVD. Si can be used as a dopant serving as a donor for the n-type layer, and Mg can be used as a dopant serving as an acceptor for the p-type layer. A trench (recess) 15 in the gate portion and a recess region (recess) 20 to be a p-contact region are formed by dry etching using a Cl-based gas. The shape of the side surfaces of the trench and the recess region may not be vertical but may be oblique.
その後、ＺｒＯx Ｎy よりなるゲート絶縁膜９をＥＣＲスパッタリングにより４０ｎｍの厚さに形成し、窒素雰囲気中で４００℃３０分の熱処理を行う。ゲート絶縁膜９の酸素ガス流量、窒素ガス流量などの製造条件は、実施例１、２に記載された条件が適用できる。 Thereafter, a gate insulating film 9 made of ZrOx Ny is formed to a thickness of 40 nm by ECR sputtering, and heat treatment is performed at 400 ° C. for 30 minutes in a nitrogen atmosphere. The manufacturing conditions such as the oxygen gas flow rate and the nitrogen gas flow rate of the gate insulating film 9 can apply the conditions described in the first and second embodiments.
ｎ+ 層４に接続するようにソース電極５を形成した後、ｐ型層３接続するようにボディ電極５５を形成し、コンタクト抵抗低減のための熱処理を行う。熱処理に関しては別々に行ってもよい。すなわち、ソース電極５を形成した後にソース電極５のための熱処理を行い、その後にボディ電極５５を形成しボディ電極５５のための熱処理を行ってもよいし、その逆で形成してもよい。その後、ゲート電極７を形成する。最後にｎ型ＧａＮ基板１上の裏面にドレイン電極６を形成し、コンタクト抵抗低減のための熱処理を行う。 After the source electrode 5 is formed so as to be connected to the n + layer 4, the body electrode 55 is formed so as to be connected to the p-type layer 3, and a heat treatment for reducing contact resistance is performed. The heat treatment may be performed separately. That is, after the source electrode 5 is formed, the heat treatment for the source electrode 5 may be performed, and then the body electrode 55 may be formed and the heat treatment for the body electrode 55 may be performed, or vice versa. Thereafter, the gate electrode 7 is formed. Finally, the drain electrode 6 is formed on the back surface of the n-type GaN substrate 1 and heat treatment is performed to reduce contact resistance.
ソース電極５はＡｌ／Ｔｉ（Ｔｉがｎ+ 層側）、ボディ電極５５はＡｕ／Ｐｄ、ドレイン電極６はＡｌ／Ｔｉ（Ｔｉがｎ型基板１側）、ゲート電極７はＡｌ／ＴｉＮ（ＴｉＮがゲート絶縁膜９側）とする。 The source electrode 5 is Al / Ti (Ti is the n + layer side), the body electrode 55 is Au / Pd, the drain electrode 6 is Al / Ti (Ti is the n-type substrate 1 side), and the gate electrode 7 is Al / TiN (TiN Is the gate insulating film 9 side).
なお、図１２に示す実施例３の縦型ＭＩＳトランジスタにおいて、トレンチ１５を構成するｎ- 層２、ｎ- 層２のトレンチ１５に露出した面およびｐ型層３の上面にＳｉＯ2 よりなるゲート絶縁膜８をＡＬＤ法により形成し、続けて、ゲート絶縁膜８の上に本明細書の技術におけるＺｒＯx Ｎy のゲート絶縁膜９をＥＣＲスパッタリング法により形成しても良い（図１３）。すなわち、図１３に示すように、ゲート絶縁膜を、半導体層側からＺｒＯx Ｎy とは異なる組成のゲート絶縁膜８とＺｒＯx Ｎy からなるゲート絶縁膜９との２層構造としても良い。この場合も、ゲート絶縁膜９の表面が露出した状態で、窒素雰囲気中において４００℃３０分の熱処理を行う。望ましい温度範囲及び時間範囲は実施例１、２と同じである。 In the vertical MIS transistor of Example 3 shown in FIG. 12, the gate made of SiO 2 on the n − layer 2 constituting the trench 15, the surface exposed to the trench 15 of the n − layer 2 and the upper surface of the p type layer 3. The insulating film 8 may be formed by the ALD method, and subsequently, the ZrOx Ny gate insulating film 9 in the technique of this specification may be formed on the gate insulating film 8 by the ECR sputtering method (FIG. 13). That is, as shown in FIG. 13, the gate insulating film may have a two-layer structure of a gate insulating film 8 having a composition different from ZrOx Ny and a gate insulating film 9 made of ZrOx Ny from the semiconductor layer side. Also in this case, heat treatment is performed at 400 ° C. for 30 minutes in a nitrogen atmosphere with the surface of the gate insulating film 9 exposed. A desirable temperature range and time range are the same as those in Examples 1 and 2.
ゲート絶縁膜８には、ＳｉＯ2 の他、ＳｉＮ、ＳｉＯＮ、Ａｌ2 Ｏ3 を用いることができる。その他、ゲート絶縁膜８として、半導体層側からＡｌ2 Ｏ3 とＳｉＯ2 との２重層、ＡｌＯＮとＳｉＮの２重層、その他の層の３層以上としても良い。 In addition to SiO 2 , SiN, SiON, Al 2 O 3 can be used for the gate insulating film 8. In addition, the gate insulating film 8 may be formed of three or more layers including a double layer of Al 2 O 3 and SiO 2 , a double layer of AlON and SiN, and other layers from the semiconductor layer side.
上記実施例では、ＧａＮを用いて説明したがＳｉ、ＧａＡｓ、ＩｎＰ、ＳｉＣなど他の半導体材料を用いたトランジスタであっても良い。また、実施例３では、縦型トレンチＭＩＳトランジスタとしたが、本明細書の技術は、縦型のプレーナＭＩＳＦＥＴとすることができる。また、本願発明は、横型のＭＩＳＦＥＴ、ＭＩＳＨＦＥＴ、ＩＧＢＴなど、絶縁ゲート構造を有する半導体装置であれば、全ての半導体装置に適用可能である。 In the above embodiment, GaN has been described, but a transistor using other semiconductor materials such as Si, GaAs, InP, and SiC may be used. In the third embodiment, the vertical trench MIS transistor is used. However, the technique of this specification can be a vertical planar MISFET. In addition, the present invention can be applied to all semiconductor devices as long as the semiconductor device has an insulated gate structure such as a lateral MISFET, MISHFET, or IGBT.
本明細書の技術のＭＩＳ型半導体装置は、ＭＩＳＦＥＴ、ＭＩＳＨＦＥＴ、ＩＧＢＴなどのパワーデバイスに適している。 The MIS type semiconductor device of the technology of this specification is suitable for power devices such as MISFET, MISHFET, and IGBT.
Ｊ１、Ｊ２、Ｊ３：ＭＩＳ型半導体装置
１０：半導体層
１１：ゲート絶縁膜
１１ａ：第２の絶縁膜
１１ｂ：第１の絶縁膜
１１ｂ１：ＺｒＯU ＮV 膜
１１ｂ２：ＺｒＯx Ｎy 膜
１２：ゲート電極
１００：ＭＩＳＨＦＥＴ
１０１：基板
１０２：バッファ層
１０３：第１キャリア走行層
１０４：第２キャリア走行層
１０５：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８：絶縁膜
１０９：ゲート電極
J1, J2, J3: MIS type semiconductor device 10: Semiconductor layer 11: Gate insulating film 11a: Second insulating film 11b: First insulating film 11b1: ZrO U N V film 11b2: ZrOx Ny film 12: Gate electrode 100 : MISHFET
101: substrate 102: buffer layer 103: first carrier traveling layer 104: second carrier traveling layer 105: carrier supply layer 106: source electrode 107: drain electrode 108: insulating film 109: gate electrode
Claims (4)
ゲート電極と、
前記半導体層と前記ゲート電極との間に位置するゲート絶縁膜と、
を有し、
前記ゲート絶縁膜は、
第１の絶縁膜を有し、
前記第１の絶縁膜は、
微結晶のＺｒＯx Ｎy 膜であり、
前記第１の絶縁膜は、
Ａｒ原子を含有すること
を特徴とするＭＩＳ型半導体装置。 A semiconductor layer;
A gate electrode;
A gate insulating film located between the semiconductor layer and the gate electrode;
Have
The gate insulating film is
Having a first insulating film;
The first insulating film includes:
A microcrystalline ZrOx Ny film,
The first insulating film includes:
An MIS type semiconductor device comprising Ar atoms.
前記ゲート絶縁膜は、
前記半導体層と前記第１の絶縁膜との間に第２の絶縁膜を有し、
前記第２の絶縁膜は、
ＳｉＯ2 と、ＳｉＮｘと、Ａｌ2 Ｏ3 と、ＨｆＯ2 と、ＺｒＯ2 と、ＡｌＮとのうち少なくとも１種類の膜を有すること
を特徴とするＭＩＳ型半導体装置。 The MIS type semiconductor device according to claim 1,
The gate insulating film is
Having a second insulating film between the semiconductor layer and the first insulating film;
The second insulating film is
An MIS type semiconductor device having at least one film of SiO 2 , SiNx, Al 2 O 3 , HfO 2 , ZrO 2 , and AlN.
ゲート印加電圧が５Ｖ以上であること
を特徴とするＭＩＳ型半導体装置。 In the MIS type semiconductor device according to claim 1 or 2,
A MIS type semiconductor device, wherein a gate applied voltage is 5 V or more.
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
を有し、
前記ゲート絶縁膜形成工程では、
スパッタリング法を用いることによりＡｒガスを含むガスを供給しつつ微結晶のＺｒＯx Ｎy 膜を１０ｎｍ／ｍｉｎ以下の成膜速度で形成し、
前記微結晶の前記ＺｒＯx Ｎy 膜の内部にＡｒ原子を含有させること
を特徴とするＭＩＳ型半導体装置の製造方法。 A gate insulating film forming step of forming a gate insulating film on the semiconductor layer;
Forming a gate electrode on the gate insulating film; and
Have
In the gate insulating film forming step,
A microcrystalline ZrOx Ny film is formed at a deposition rate of 10 nm / min or less while supplying a gas containing Ar gas by using a sputtering method,
A method of manufacturing a MIS type semiconductor device, wherein Ar atoms are contained in the microcrystalline ZrOx Ny film.
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