JP2018148000A - Semiconductor device - Google Patents
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Abstract
Description
本明細書が開示する技術は、半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device.
半導体装置は、機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備えることが多い。このような半導体装置の終端耐圧構造としては、周辺部に対応する範囲の半導体基板の表層部に設けられている複数のガードリング領域が広く採用されている。特許文献1〜4には、複数のガードリング領域が採用された半導体装置が例示されている。 A semiconductor device often includes a semiconductor substrate that is partitioned into an element portion provided with a functional structure and a peripheral portion provided with a termination withstand voltage structure. As such a terminal breakdown voltage structure of a semiconductor device, a plurality of guard ring regions provided in the surface layer portion of the semiconductor substrate in a range corresponding to the peripheral portion are widely employed. Patent Documents 1 to 4 exemplify semiconductor devices in which a plurality of guard ring regions are employed.
素子部の機能構造を介して順方向電流が流れた後に逆バイアスが印加されると、素子部から周辺部に向けて空乏層が広がる。この空乏層の伸展に伴って、半導体基板内に残存していたキャリアが排出される。半導体基板内に残存しているキャリア量が多いと、空乏層が伸展する速度が遅くなり、半導体基板の周辺部の局所で電界集中が生じる。複数のガードリング領域が設けられている半導体装置では、隣り合うガードリング領域の間の領域において、ガードリング領域とドリフト領域で構成されるpn接合が小さい曲率半径を有して存在していることから、その領域で電界が集中することがある。このため、隣り合うガードリング領域の間の領域において、電界集中に起因したダイナミックアバランシェ現象が発生することがある。隣り合うガードリング領域の間でダイナミックアバランシェ現象が発生すると、アバランシェ電流が半導体基板の表面を集中して流れることから、ジュール熱による熱破損が懸念される。 When a reverse bias is applied after a forward current flows through the functional structure of the element portion, a depletion layer spreads from the element portion toward the peripheral portion. With the extension of the depletion layer, carriers remaining in the semiconductor substrate are discharged. When the amount of carriers remaining in the semiconductor substrate is large, the speed at which the depletion layer extends is reduced, and electric field concentration occurs locally at the periphery of the semiconductor substrate. In a semiconductor device provided with a plurality of guard ring regions, a pn junction composed of the guard ring region and the drift region exists with a small radius of curvature in a region between adjacent guard ring regions. Therefore, the electric field may concentrate in that region. For this reason, a dynamic avalanche phenomenon due to electric field concentration may occur in a region between adjacent guard ring regions. When a dynamic avalanche phenomenon occurs between adjacent guard ring regions, an avalanche current flows in a concentrated manner on the surface of the semiconductor substrate, which may cause thermal damage due to Joule heat.
このように、複数のガードリング領域が採用された半導体装置が高いアバランシェ耐量を有するためには、隣り合うガードリング領域の間の領域、即ち、半導体基板の表面部における電界集中を緩和することが肝要である。しかしながら、半導体基板の表面部の電界集中を緩和しただけでは、半導体基板の基板内部においてダイナミックアバランシェ現象が発生することが懸念される。このため、高いアバランシェ耐量を有するためには、半導体基板の基板内部の電界集中も緩和することが肝要である。本明細書は、高いアバランシェ耐量を有する半導体装置を提供することを目的とする。 Thus, in order for a semiconductor device employing a plurality of guard ring regions to have a high avalanche resistance, it is possible to alleviate electric field concentration in the region between adjacent guard ring regions, that is, the surface portion of the semiconductor substrate. It is essential. However, there is a concern that a dynamic avalanche phenomenon may occur inside the semiconductor substrate only by reducing the electric field concentration on the surface portion of the semiconductor substrate. For this reason, in order to have a high avalanche resistance, it is important to reduce electric field concentration inside the semiconductor substrate. An object of the present specification is to provide a semiconductor device having a high avalanche resistance.
本明細書が開示する半導体装置としては、ダイオード、MOSFET又はIGBTが例示される。半導体装置は、機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備えることができる。半導体基板の材料としては、特に限定されるものではないが、シリコン、炭化珪素又は窒化物半導体が例示される。機能構造としては、特に限定されるものではないが、MOS構造が例示される。機能構造は、第1導電型の素子部側ドリフト領域と第2導電型の表面領域を有することができる。素子部側ドリフト領域は、半導体基板内に設けられている。表面領域は、半導体基板の表層部に設けられており、素子部側ドリフト領域上に配置されている。表面領域は、アノード領域、ボディ領域又はベース領域と称されることがある。終端耐圧構造は、複数の埋込み絶縁膜と第1導電型の周辺部側ドリフト領域と第2導電型の複数のガードリング領域と第2導電型のリサーフ領域を有することができる。複数の埋込み絶縁膜は、半導体基板の表面上に設けられており、素子部から離れる方向に沿って間隔を置いて配置されている。複数の埋込み絶縁膜は、半導体基板の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する。周辺部側ドリフト領域は、半導体基板内に設けられている。複数のガードリング領域は、半導体基板の表層部に設けられている。複数のガードリング領域の各々は、隣り合う埋込み絶縁膜の間に配置されている。リサーフ領域は、半導体基板の表層部に設けられており、周辺部ドリフト領域上に配置されている。リサーフ領域は、素子部から離れる方向に沿って表面領域から延びており、複数のガードリング領域を被覆する。このため、複数のガードリング領域は、電気的にフローティングではない。この半導体装置では、隣り合うガードリング領域の間に埋込み絶縁膜が設けられているので、隣り合うガードリング領域の間の領域、即ち、半導体基板の表面部における電界集中が緩和され、その領域でダイナミックアバランシェ現象が発生することが抑制される。さらに、この半導体装置では、リサーフ領域と周辺部ドリフト領域のpn接合から伸びる空乏層によって半導体基板の周辺部の基板内部において空乏化が促進される。これにより、半導体基板の周辺部の基板内部の電界も緩和され、半導体装置は高いアバランシェ耐量を有することができる。 Examples of the semiconductor device disclosed in this specification include a diode, a MOSFET, and an IGBT. The semiconductor device can include a semiconductor substrate that is partitioned into an element portion provided with a functional structure and a peripheral portion provided with a termination withstand voltage structure. The material of the semiconductor substrate is not particularly limited, but silicon, silicon carbide, or nitride semiconductor is exemplified. The functional structure is not particularly limited, but a MOS structure is exemplified. The functional structure can have a first conductivity type element part side drift region and a second conductivity type surface region. The element part side drift region is provided in the semiconductor substrate. The surface region is provided on the surface layer portion of the semiconductor substrate and is disposed on the element portion side drift region. The surface region may be referred to as the anode region, body region, or base region. The termination withstand voltage structure may include a plurality of buried insulating films, a first conductivity type peripheral drift region, a plurality of second conductivity type guard ring regions, and a second conductivity type RESURF region. The plurality of buried insulating films are provided on the surface of the semiconductor substrate, and are arranged at intervals along the direction away from the element portion. The plurality of buried insulating films have an insulator filled in a plurality of shallow trenches formed on the surface of the semiconductor substrate. The peripheral side drift region is provided in the semiconductor substrate. The plurality of guard ring regions are provided in the surface layer portion of the semiconductor substrate. Each of the plurality of guard ring regions is disposed between adjacent buried insulating films. The RESURF region is provided in the surface layer portion of the semiconductor substrate and is disposed on the peripheral portion drift region. The RESURF region extends from the surface region along a direction away from the element portion, and covers the plurality of guard ring regions. For this reason, the plurality of guard ring regions are not electrically floating. In this semiconductor device, since the buried insulating film is provided between the adjacent guard ring regions, the electric field concentration in the region between the adjacent guard ring regions, that is, the surface portion of the semiconductor substrate is alleviated. Occurrence of the dynamic avalanche phenomenon is suppressed. Further, in this semiconductor device, depletion is promoted inside the substrate in the peripheral portion of the semiconductor substrate by the depletion layer extending from the pn junction in the RESURF region and the peripheral drift region. Thereby, the electric field inside the substrate around the semiconductor substrate is also relaxed, and the semiconductor device can have a high avalanche resistance.
上記半導体装置では、リサーフ領域が、素子部から離れる方向に沿って並んでいる複数のリサーフ部分領域を有していてもよい。この場合、隣り合うリサーフ部分領域の不純物濃度を比較すると、素子部から遠い側のリサーフ部分領域の不純物濃度の方が低い。この半導体装置は、複数のリサーフ部分領域で構成された多段のリサーフ領域を有する。このような多段のリサーフ領域によって半導体基板の周辺部の基板内部の電界が良好に緩和され、半導体装置は高いアバランシェ耐量を有することができる。 In the semiconductor device, the RESURF region may include a plurality of RESURF partial regions arranged along the direction away from the element portion. In this case, when comparing the impurity concentration of the adjacent resurf partial regions, the impurity concentration of the resurf partial region far from the element portion is lower. This semiconductor device has a multi-stage resurf region composed of a plurality of resurf partial regions. Such a multi-stage RESURF region can alleviate the electric field inside the substrate at the periphery of the semiconductor substrate, and the semiconductor device can have a high avalanche resistance.
上記半導体装置では、隣り合うリサーフ部分領域の間の不純物濃度の変化領域が、ガードリング領域の下方に位置してもよい。この半導体装置では、多段のリサーフ領域の不純物濃度の変化領域がガードリング領域の位置に対応する。ガードリング領域の下方にリサーフ部分領域の間の不純物濃度の変化領域が配置されていると、ダイナミックアバランシェ現象が発生したときの急激な電位低下が、ガードリング領域とリサーフ領域の相乗効果によって抑制される。このような多段のリサーフ領域によって半導体基板の周辺部の基板内部の電界が良好に緩和され、半導体装置は高いアバランシェ耐量を有することができる。 In the semiconductor device, the impurity concentration changing region between the adjacent RESURF partial regions may be located below the guard ring region. In this semiconductor device, the impurity concentration changing region of the multi-stage RESURF region corresponds to the position of the guard ring region. If a region where the impurity concentration changes between the RESURF partial regions is arranged below the guard ring region, the sudden potential drop when the dynamic avalanche phenomenon occurs is suppressed by the synergistic effect of the guard ring region and the RESURF region. The Such a multi-stage RESURF region can alleviate the electric field inside the substrate at the periphery of the semiconductor substrate, and the semiconductor device can have a high avalanche resistance.
上記半導体装置では、終端耐圧構造がさらに、半導体基板上に延設して設けられており、ガードリング領域に接するフィールドプレート電極を有していてもよい。このようなフィールドプレート電極を有していると、外部電荷による耐圧変動が抑えられる。 In the semiconductor device, the termination breakdown voltage structure may be further provided so as to extend on the semiconductor substrate, and may have a field plate electrode in contact with the guard ring region. When such a field plate electrode is provided, fluctuations in breakdown voltage due to external charges can be suppressed.
図1に示されるように、半導体装置1は、シリコン単結晶からなる半導体基板10を備える。半導体基板10は、MOS構造が設けられている素子部10Aと終端耐圧構造が設けられている周辺部10Bに区画されている。周辺部10Bは、半導体基板10の表面に対して直交する方向から観測したときに(以下、「平面視したときに」という)、素子部10Aの周囲を一巡するように配置されている。なお、素子部10Aは、後述するボディ領域13が存在する範囲として特定される。このため、素子部10Aと周辺部10Bの境界は、ボディ領域13の側面の位置に対応する。
As shown in FIG. 1, the semiconductor device 1 includes a
半導体装置1は、ドレイン電極2、ソース電極3及びトレンチゲート4を備える。ドレイン電極2は、素子部10A及び周辺部10Bの双方に対応する範囲の半導体基板10の裏面に接触する。ソース電極3は、素子部10Aに対応する範囲の半導体基板10の表面に接触する。トレンチゲート4は、素子部10Aに対応する範囲の半導体基板10の表層部に形成されているゲートトレンチ内に設けられている。図1では、1つのトレンチゲート4のみが図示されているが、実際には、複数のトレンチゲート4が素子部10Aに設けられている。それらトレンチゲート4は、半導体基板10を平面視したときに、例えばストライプ状又は格子状のレイアウトを有する。
The semiconductor device 1 includes a
半導体基板10は、n+型のドレイン領域11、n型のドリフト領域12、p+型のボディ領域13、n+型のソース領域14、p++型のボディコンタクト領域15、p++型のガードリング領域16、p型のリサーフ領域17及びn+型の終端等電位領域18を有する。
The
ドレイン領域11は、素子部10A及び周辺部10Bの双方に対応する範囲の半導体基板10の裏層部に設けられている。ドレイン領域11は、半導体基板10の裏面に露出しており、ドレイン電極2にオーミック接触する。
The
ドリフト領域12は、素子部10A及び周辺部10Bの双方に対応する範囲の半導体基板10内に設けられており、ドレイン領域11上に配置されている。ドリフト領域12は、素子部10Aにおいて、ドレイン領域11とボディ領域13の間に配置されて両者を隔てており、ドレイン領域11とボディ領域13に接触する。ドリフト領域12は、周辺部10Bにおいて、ドレイン領域11とリサーフ領域17の間に配置されて両者を隔てており、ドレイン領域11と終端等電位領域18の間に配置されて両者を隔てており、ドレイン領域11とリサーフ領域17と終端等電位領域18に接触する。
The
ボディ領域13は、素子部10Aに対応する範囲の半導体基板10の表層部に設けられており、ドリフト領域12上に配置されている。ボディ領域13は、ドリフト領域12とソース領域14の間に配置されて両者を隔てており、ドリフト領域12とソース領域14とボディコンタクト領域15に接触する。ボディ領域13は、本明細書で開示する表面領域の一例である。
The
ソース領域14は、素子部10Aに対応する範囲の半導体基板10の表層部に設けられており、ボディ領域13上に配置されている。ソース領域14は、トレンチゲート4の側面に接触するとともに、ボディ領域13とボディコンタクト領域15にも接触する。ソース領域14は、半導体基板10の表面に露出しており、ソース電極3にオーミック接触する。
The
ボディコンタクト領域15は、素子部10Aに対応する範囲の半導体基板10の表層部に設けられており、ボディ領域13上に配置されている。ボディコンタクト領域15は、ボディ領域13とソース領域14に接触する。ボディコンタクト領域15は、半導体基板10の表面に露出しており、ソース電極3にオーミック接触する。
The
トレンチゲート4は、半導体基板10の表面から深さ方向に伸びるゲートトレンチ内に設けられており、ゲート電極4a及びゲート電極4aを被覆するゲート絶縁膜4bを有する。トレンチゲート4は、ソース領域14及びボディ領域13を貫通してドリフト領域12に達する。トレンチゲート4のゲート電極4aは、ドリフト領域12とソース領域14を隔てているボディ領域13にゲート絶縁膜4bを介して対向する。このゲート電極4aが対向するボディ領域13は、チャネルが形成される領域である。このように、半導体基板10の素子部10Aには、トレンチゲート4、ドリフト領域12、ボディ領域13及びソース領域14で構成されるMOS構造が設けられている。MOS構造はドリフト領域12とボディ領域13で構成されるpnダイオードを内蔵しており、このpnダイオードが還流ダイオードとして動作する。
The
複数のガードリング領域16は、周辺部10Bに対応する範囲の半導体基板10の表層部に設けられており、リサーフ領域17によって被覆されている。複数のガードリング領域16は、素子部10Aから離れる方向(紙面左右方向)に沿って間隔を置いて配置されている。また、複数のガードリング領域16の各々は、平面視したときに、素子部10Aの周囲を一巡するように配置されている。複数のガードリング領域16は、半導体基板10の表面に露出しており、後述するフィールドプレート電極7に接触する。複数のガードリング領域16は、リサーフ領域17を介してボディ領域13に電気的に接続されている。このため、複数のガードリング領域16は、電気的にフローティングではない。
The plurality of
リサーフ領域17は、周辺部10Bに対応する範囲の半導体基板10の表層部に設けられており、ドリフト領域12上に配置されており、複数のガードリング領域16及び後述する複数の埋込み絶縁膜5を被覆する。リサーフ領域17は、平板状の形態を有しており、素子部10Aから離れる方向(紙面左右方向)に沿って延びており、一端がボディ領域13に接触する。リサーフ領域17は、平面視したときに、ボディ領域13から複数のガードリング領域16を超えてガードリング領域16と終端等電位領域18の間の位置まで延びている。この例では、リサーフ領域17の下面の深さはボディ領域13の下面の深さに一致しているが、リサーフ領域17の下面の深さはボディ領域13の下面の深さよりも深いことが望ましい。リサーフ領域17は、平面視したときに、素子部10Aの周囲を一巡するように配置されている。
The
リサーフ領域17は、素子部10Aから離れる方向(紙面左右方向)に沿って並んでいる複数のリサーフ部分領域17a,17b,17c,17dを有する。以下、素子部10Aに近い順に、第1リサーフ部分領域17a、第2リサーフ部分領域17b、第3リサーフ部分領域17c、第4リサーフ部分領域17dと称する。第1リサーフ部分領域17aの不純物濃度は、約1×1014〜1016cm-3であり、ボディ領域13と同一の濃度である。第2リサーフ部分領域17bの不純物濃度は、約0.8×1014〜1016cm-3である。第3リサーフ部分領域17cの不純物濃度は、約0.6×1014〜1016cm-3である。第4リサーフ部分領域17dの不純物濃度は、約0.4×1014〜1016cm-3である。このように、隣り合うリサーフ部分領域17a,17b,17c,17dの不純物濃度を比較すると、素子部10Aから遠い側のリサーフ部分領域17a,17b,17c,17dの不純物濃度の方が低い。また、第1リサーフ部分領域17aと第2リサーフ部分領域17bの間の不純物濃度の変化領域、即ち、素子部10Aから離れる向きに計測したときに不純物濃度が低下する領域が、ガードリング領域16の下方に存在する。素子部10Aから離れる方向(紙面左右方向)におけるガードリング領域16の最大幅が0.5〜2μmであることから、上記の変化領域がその範囲内に収まっている。同様に、第2リサーフ部分領域17bと第3リサーフ部分領域17cの間の不純物濃度の変化領域及び第3リサーフ部分領域17cと第4リサーフ部分領域17dの間の不純物濃度の変化領域も、ガードリング領域16の下方に存在する。
The
終端等電位領域18は、周辺部10Bの終端に対応する範囲の半導体基板10の表層部に設けられており、ドリフト領域12上に配置されている。終端等電位領域18は、ドリフト領域12に接触する。終端等電位領域18は、平面視したときに、素子部10Aの周囲を一巡するように配置されている。終端等電位領域18は、半導体基板10の表面に露出しており、後述する終端電極8に接触する。
The end
図1に示されるように、半導体装置1はさらに、複数の埋込み絶縁膜5、層間絶縁膜6、複数のフィールドプレート電極7及び終端電極8を備える。
As shown in FIG. 1, the semiconductor device 1 further includes a plurality of buried insulating
複数の埋込み絶縁膜5の各々は、周辺部10Bに対応する範囲の半導体基板10の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する。このように、複数の埋込み絶縁膜5は、シャロー・トレンチ・アイソレーション(STI)の構造を有する。複数の埋込み絶縁膜5は、素子部10Aから離れる方向(紙面左右方向)に沿って間隔を置いて配置されている。また、複数の埋込み絶縁膜5の各々は、平面視したときに、素子部10Aの周囲を一巡するように配置されている。複数の埋込み絶縁膜5のうちの一部は、隣り合うガードリング領域16の間に配置されている。換言すると、複数のガードリング領域16の各々は、隣り合う埋込み絶縁膜5の間に配置されている。複数のガードリング領域16は、埋込み絶縁膜5よりも深く形成されている。
Each of the plurality of buried insulating
層間絶縁膜6は、周辺部10Bに対応する範囲の半導体基板10上に設けられている。層間絶縁膜6には複数の貫通孔が形成されており、その貫通孔を介してフィールドプレート電極7とガードリング領域16が接触する。
The
複数のフィールドプレート電極7は、周辺部10Bに対応する範囲の層間絶縁膜6上に延設されている。複数のフィールドプレート電極7は、素子部10Aから離れる方向(紙面左右方向)に沿って間隔を置いて配置されている。また、複複数のフィールドプレート電極7の各々は、平面視したときに、素子部10Aの周囲を一巡するように配置されている。複数のフィールドプレート電極7の各々は、複数のガードリング領域16の各々に対応して配置されており、複数のガードリング領域16の各々に接触する。複数のフィールドプレート電極7の電位は、フローティングである。図示省略しているが、半導体基板10の周辺部10B上には、層間絶縁膜6及びフィールドプレート電極7を覆うようにモールド樹脂が形成される。複数のフィールドプレート電極7は、そのモールド樹脂に付着した水分等によってモールド樹脂内に侵入した外部電荷が半導体基板10内にまで侵入するのを防止することができる。これにより、半導体基板10の周辺部10Bにおける局所的なチャージバランスの崩れが抑制され、半導体装置1の耐圧低下が抑制される。
The plurality of
終端電極8は、周辺部10Bの終端に対応する範囲の半導体基板10の表面上に設けられている。終端電極8は、平面視したときに、素子部10Aの周囲を一巡するように配置されている。終端電極8は、終端等電位領域18に対応して配置されており、終端等電位領域18に接触する。終端電極8の電位は、ドレイン電極2と同一である。
The
次に、半導体装置1の動作について説明する。ドレイン電極2に正電圧が印加され、ソース電極3に接地電圧が印加され、ゲート電極4aに正電圧が印加されると、ゲート電極4aが対向するボディ領域13にチャネルが形成され、ソース領域14、チャネル、ドリフト領域12及びドレイン領域11を経由して、ソース電極3からドレイン電極2に向かって電子が流れる。このように、ドレイン電極2からソース電極3に向けて電流が流れるモードはオンモードである。一方、ドレイン電極2に正電圧が印加され、ソース電極3に接地電圧が印加され、ゲート電極4aに接地電圧が印加されると、ゲート電極4aが対向するボディ領域13にチャネルが形成されず、電流は遮断される。このように、ドレイン電極2からソース電極3に向けて電流が流れないモードはオフモードである。半導体装置1は、オンモードとオフモードを切り換えることでスイッチング素子として動作することができる。
Next, the operation of the semiconductor device 1 will be described. When a positive voltage is applied to the
例えば、半導体装置1がインバータ回路に用いられた場合、モータ等の負荷を流れる負荷電流が、素子部10AのMOS構造に内蔵するpnダイオード(ドリフト領域12とボディ領域13で構成される)を介して還流する還流モードが存在する。この還流モードでは、ソース電極3がドレイン電極2よりも正となる電圧が印加されており、内蔵ダイオードには順方向電流が流れる。その後、半導体装置1がオフモードに切り替わり、ドレイン電極2がソース電極3よりも正となる逆バイアスが印加される。このような還流モードからオフモードへの遷移期間に、周辺部10Bにダイナミックアバランシェ現象が発生することがある。半導体装置1は、このようなダイナミックアバランシェ現象に対策することができる。
For example, when the semiconductor device 1 is used in an inverter circuit, a load current flowing through a load such as a motor is passed through a pn diode (consisting of a
還流モードからオフモードへの遷移期間では、素子部10Aにおいて、ドリフト領域12とボディ領域13のpn接合からドリフト領域12内に向けて空乏層が広がる。この空乏層は、素子部10Aから周辺部10Bに向けて広がる。素子部10Aから広がる空乏層は、周辺部10Bにおいて、素子部10Aから離れる方向(紙面左右方向)に沿って、複数のガードリング領域16の各々に順に到達することにより、周辺部10Bの広範囲に広がることができる。特に、半導体装置1では、周辺部10Bにリサーフ領域17が設けられており、このリサーフ領域17とドリフト領域12のpn接合から広がる空乏層も加わることで、空乏層が周辺部10Bの広範囲に素早く形成される。
In the transition period from the reflux mode to the off mode, a depletion layer spreads from the pn junction of the
半導体装置1では、埋込み絶縁膜5が隣り合うガードリング領域16の間に設けられており、さらにリサーフ領域17が半導体基板10の表層部に設けられている。仮に、埋込み絶縁膜5及びリサーフ領域17が設けられていないとすると、隣り合うガードリング領域16の間の領域では、ガードリング領域16とドリフト領域12で構成されるpn接合が小さい曲率半径を有して存在していることから、電界が集中しており、その電界集中に起因したダイナミックアバランシェ現象が発生する。隣り合うガードリング領域16の間でダイナミックアバランシェ現象が発生すると、アバランシェ電流が半導体基板の表面を集中して流れ、ジュール熱による熱破損が懸念される。
In the semiconductor device 1, the buried insulating
半導体装置1では、隣り合うガードリング領域16の間に埋込み絶縁膜5が設けられているので、隣り合うガードリング領域16の間の領域において電界集中が緩和され、その領域でダイナミックアバランシェ現象が発生することが抑制される。これにより、半導体装置1では、電界の集中する領域が半導体基板10の表面から基板内部に移動する。半導体装置1ではさらに、半導体基板10内にリサーフ領域17が設けられていることにより、還流モードからオフモードへの遷移期間において半導体基板10の基板内部に空乏層が素早く形成されており、半導体基板10の基板内部の電界が緩和される。このように、半導体装置1では、半導体基板10の表面部及び基板内部の双方においてダイナミックアバランシェ現象の発生が抑えられる。これにより、半導体装置は高いアバランシェ耐量を有することができる。なお、半導体装置1では、リサーフ領域17の下面とドリフト領域12のpn接合面近傍が電界集中箇所となり、高いサージ電圧が印加されたときには、このpn接合面近傍でダイナミックアバランシェ現象が生じ得る。このように半導体装置1では、ダイナミックアバランシェ現象の発生個所が半導体基板10の深い位置に移動しており、ダイナミックアバランシェ現象が発生したとしても、アバランシェ電流が半導体基板10内を拡散して流れることができる。この点でも、半導体装置1は、高いアバランシェ耐量を有することができる。
In the semiconductor device 1, since the buried insulating
半導体装置1では、リサーフ領域17が複数のリサーフ部分領域17a,17b,17c,17dを有している。このように、リサーフ領域17が多段で構成されている。さらに、不純物濃度の関係については、第1リサーフ部分領域17a>第2リサーフ部分領域17b>第3リサーフ部分領域17c>第4リサーフ部分領域17dが成立している。この半導体装置1では、還流モードからオフモードへの遷移期間において、半導体基板10の周辺部10Bの等電位線分布が均一化される。このため、多段のリサーフ領域17によって半導体基板10の周辺部10Bの深部の電界が良好に緩和され、半導体装置1は高いアバランシェ耐量を有することができる。
In the semiconductor device 1, the
上記半導体装置では、隣り合うリサーフ部分領域17a,17b,17c,17dの間の不純物濃度の変化領域が、ガードリング領域16の下方に位置している。この半導体装置1では、還流モードからオフモードへの遷移期間において、半導体基板10の周辺部10Bの等電位線分布がさらに均一化される。このため、多段のリサーフ領域17と複数のガードリング領域16によって半導体基板10の周辺部10Bの基板内部の電界が極めて良好に緩和され、半導体装置1は高いアバランシェ耐量を有することができる。
In the semiconductor device, the impurity concentration changing region between the adjacent RESURF
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
1:半導体装置
2:ドレイン電極
3:ソース電極
4:トレンチゲート
4a:ゲート電極
4b:ゲート絶縁膜
5:埋込み絶縁膜
6:層間絶縁膜
7:フィールドプレート電極
8:終端電極
10:半導体基板
10A:素子部
10B:周辺部
11:ドレイン領域
12:ドリフト領域
13:ボディ領域
14:ソース領域
15:ボディコンタクト領域
16:ガードリング領域
17:リサーフ領域
17a,17b,17c,17d:リサーフ部分領域
18:終端等電位領域
1: Semiconductor device 2: Drain electrode 3: Source electrode 4:
Claims (4)
機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備え、
前記機能構造は、
前記半導体基板内に設けられている第1導電型の素子部側ドリフト領域と、
前記半導体基板の表層部に設けられており、前記素子部側ドリフト領域上に配置されている第2導電型の表面領域と、を有しており、
前記終端耐圧構造は、
前記半導体基板の表面上に設けられており、前記素子部から離れる方向に沿って間隔を置いて配置されている複数の埋込み絶縁膜であって、前記半導体基板の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する、複数の埋込み絶縁膜と、
前記半導体基板内に設けられている第1導電型の周辺部側ドリフト領域と、
前記半導体基板の前記表層部に設けられている第2導電型の複数のガードリング領域であって、各々が隣り合う前記埋込み絶縁膜の間に配置されている、複数のガードリング領域と、
前記半導体基板の表層部に設けられており、前記周辺部ドリフト領域上に配置されている第2導電型のリサーフ領域であって、前記素子部から離れる方向に沿って前記表面領域から延びており、前記複数のガードリング領域を被覆する、リサーフ領域と、を有する半導体装置。 A semiconductor device,
Comprising a semiconductor substrate partitioned into an element part provided with a functional structure and a peripheral part provided with a termination withstand voltage structure;
The functional structure is
A first conductivity type element side drift region provided in the semiconductor substrate;
A surface region of a second conductivity type provided on a surface layer portion of the semiconductor substrate and disposed on the element portion side drift region;
The termination withstand voltage structure is
A plurality of embedded insulating films provided on the surface of the semiconductor substrate and arranged at intervals along a direction away from the element portion, and a plurality of embedded insulating films formed on the surface of the semiconductor substrate; A plurality of buried insulating films having an insulator filled in the shallow trench;
A first conductivity type peripheral portion drift region provided in the semiconductor substrate;
A plurality of guard ring regions of a second conductivity type provided in the surface layer portion of the semiconductor substrate, each of which is disposed between the adjacent buried insulating films;
A resurf region of a second conductivity type provided on a surface layer portion of the semiconductor substrate and disposed on the peripheral drift region, and extending from the surface region along a direction away from the element portion. A semiconductor device comprising: a RESURF region that covers the plurality of guard ring regions.
隣り合う前記リサーフ部分領域の不純物濃度を比較すると、前記素子部から遠い側の前記リサーフ部分領域の不純物濃度の方が低い、請求項1に記載の半導体装置。 The RESURF region has a plurality of RESURF partial regions arranged along a direction away from the element portion,
2. The semiconductor device according to claim 1, wherein when the impurity concentration of the adjacent resurf partial regions is compared, the impurity concentration of the resurf partial region far from the element portion is lower.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111554677A (en) * | 2020-05-06 | 2020-08-18 | 四川立泰电子有限公司 | Power device terminal structure with low electromagnetic interference |
US11081545B2 (en) | 2019-02-19 | 2021-08-03 | Rohm Co., Ltd. | Semiconductor device |
WO2021178334A1 (en) * | 2020-03-02 | 2021-09-10 | Cree, Inc. | Semiconductor die with improved edge termination |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008103530A (en) * | 2006-10-19 | 2008-05-01 | Toyota Central R&D Labs Inc | Semiconductor device |
JP2008147361A (en) * | 2006-12-08 | 2008-06-26 | Toyota Central R&D Labs Inc | Semiconductor device |
WO2013132568A1 (en) * | 2012-03-05 | 2013-09-12 | 三菱電機株式会社 | Semiconductor device |
WO2016102549A1 (en) * | 2014-12-23 | 2016-06-30 | Abb Technology Ag | Reverse-conducting semiconductor device |
-
2017
- 2017-03-03 JP JP2017040869A patent/JP6897166B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008103530A (en) * | 2006-10-19 | 2008-05-01 | Toyota Central R&D Labs Inc | Semiconductor device |
JP2008147361A (en) * | 2006-12-08 | 2008-06-26 | Toyota Central R&D Labs Inc | Semiconductor device |
WO2013132568A1 (en) * | 2012-03-05 | 2013-09-12 | 三菱電機株式会社 | Semiconductor device |
WO2016102549A1 (en) * | 2014-12-23 | 2016-06-30 | Abb Technology Ag | Reverse-conducting semiconductor device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11081545B2 (en) | 2019-02-19 | 2021-08-03 | Rohm Co., Ltd. | Semiconductor device |
US11670674B2 (en) | 2019-02-19 | 2023-06-06 | Rohm Co., Ltd. | Semiconductor device |
WO2021178334A1 (en) * | 2020-03-02 | 2021-09-10 | Cree, Inc. | Semiconductor die with improved edge termination |
CN111554677A (en) * | 2020-05-06 | 2020-08-18 | 四川立泰电子有限公司 | Power device terminal structure with low electromagnetic interference |
CN111554677B (en) * | 2020-05-06 | 2024-02-27 | 四川立泰电子有限公司 | Terminal structure of power device with low electromagnetic interference |
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