JP2018142835A - 制御器設計装置、制御器及びプログラム - Google Patents

Abstract

【課題】逆システムの設計精度を犠牲にすることなくゲインを小さくすることができ、外乱等の変化に対する頑健性を得る。【解決手段】遅延時間算出部１１は、音響信号u1-1〜u1-m1等に基づいて、全体システムＧｗの遅延時間を算出し、遅延時間を分離する。同定部１２は、遅延時間を分離した制御対象Ｇp#２４及び目標システムＧt#２６を同定する。仮逆システム構成部１３は、制御対象Ｇp#２４の逆システムを、仮の逆システムＨ0として構成する。仮制御器構成部１４は、目標システムＧt#２６と仮の逆システムＨ0とを直列に結合し、仮の制御器Ｈ’を構成する。パラメータ決定部１５は、仮の制御器Ｈ’を等価変換し、そのＨ∞ノルムが最小となるように、パラメータΦ%を決定する。制御器構成部１６は、入力側の遅延時間を補償する遅延器６−１〜６−ｍ２等を構成し、これに等価変換後の制御器Ｈ’を直列に結合し、制御器Ｈを構成する。【選択図】図６

Description

本発明は、音響システム等の制御器を設計する技術に関し、特に、制御対象となるシステムの制御点に所望の信号を提示するための制御器を設計する制御器設計装置、制御器及びプログラムに関する。

従来、音響システム等の制御器を設計するために、逆システムを用いることが知られている。逆システムとは、制御対象となるシステムの逆の特性を有するシステムである。所定の目的に応じた逆システムを適切に設計することにより、所望の制御器を設計することができる。

〔逆システム〕
図１７及び図１８は、逆システムを説明する概念図である。図１７及び図１８において、逆システムＨinv１００は、信号Ｘ_inを入力して信号Ｘ_outを出力し、制御対象Ｇｐ１０１は、信号Ｙ_inを入力して信号Ｙ_outを出力するものとする。

図１７を参照して、制御対象Ｇｐ１０１は、逆システムＨinv１００により出力される信号Ｘ_outを信号Ｙ_inとして入力する。このような逆システムＨinv１００及び制御対象Ｇｐ１０１において、制御対象Ｇｐ１０１により出力される信号Ｙ_outを、逆システムＨinv１００に入力する信号Ｘ_inに一致または近似させる場合、逆システムＨinv１００は、制御対象Ｇｐ１０１の逆システムとなる。

また、図１８を参照して、逆システムＨinv１００は、制御対象Ｇｐ１０１により出力される信号Ｙ_outを信号Ｘ_inとして入力する。このような逆システムＨinv１００及び制御対象Ｇｐ１０１において、逆システムＨinv１００により出力される信号Ｘ_outを、制御対象Ｇｐ１０１に入力する信号Ｙ_inに一致または近似させる場合も、逆システムＨinv１００は、制御対象Ｇｐ１０１の逆システムとなる。

図１９は、多入力多出力の逆システムを説明する概念図である。図１９は、図１７に示した１入力１出力の逆システムＨinv１００及び制御対象Ｇｐ１０１を多入力多出力のシステムに拡張したものである。逆システムＨinv１０２は、信号Ｘ_in1，Ｘ_in2，・・・，Ｘ_inNを入力して信号Ｘ_out1，Ｘ_out2，・・・，Ｘ_outMを出力し、制御対象Ｇｐ１０３は、信号Ｙ_in1，Ｙ_in2，・・・，Ｙ_inMを入力して信号Ｙ_out1，Ｙ_out2，・・・，Ｙ_outNを出力するものとする。

図１９に示すように、制御対象Ｇｐ１０３は、逆システムＨinv１０２により出力される信号Ｘ_out1，Ｘ_out2，・・・，Ｘ_outMを信号Ｙ_in1，Ｙ_in2，・・・，Ｙ_inMとしてそれぞれ入力する。このような逆システムＨinv１０２及び制御対象Ｇｐ１０３において、制御対象Ｇｐ１０３により出力される信号Ｙ_out1，Ｙ_out2，・・・，Ｙ_outNを、逆システムＨinv１０２に入力する信号Ｘ_in1，Ｘ_in2，・・・，Ｘ_inNに一致または近似させる場合、逆システムＨinv１０２は、制御対象Ｇｐ１０３の逆システムとなる。

図１７において、制御対象Ｇｐ１０１により出力される信号Ｙ_outを、逆システムＨinv１００に入力される信号Ｘ_inに一致させることが、逆システムＨinv１００を設計する目的となる。この場合の出力を観察する地点を制御点という。図１７において、制御対象Ｇｐ１０１により出力される信号Ｙ_outを観察する地点が制御点となる。同様に、図１９では、制御対象Ｇｐ１０３により出力される信号Ｙ_out1，Ｙ_out2，・・・，Ｙ_outNを観察する地点が制御点となる。ここで、図１７に示した制御対象Ｇｐ１０１の入力点、すなわち制御点へ信号Ｙ_inを提示する地点を提示点とする。図１９に示した制御対象Ｇｐ１０３の各入力点、すなわち各制御点へ信号Ｙ_in1，Ｙ_in2，・・・，Ｙ_inMを提示する地点を提示点とする。

〔音響システム〕
次に、音響システムの例を挙げて、制御対象及び逆システムについて説明する。音響システムでは、音場制御または室内残響除去等の処理のために、逆システムが用いられる。制御対象は、音場制御が行われる音場または残響が除去される室内の音場である。

図２０は、音響システムにおいて、聴取音場を制御対象とした場合の制御対象及び逆システムを説明する概念図であり、図１９に示した多入力多出力の逆システムＨinv１０２及び制御対象Ｇｐ１０３に対応している。図２０に示すように、音場制御の処理を行うための制御器を設計する場合には、聴取音場が制御対象Ｇｐ１０３となる。制御対象Ｇｐ１０３には、５台のスピーカ１０４−１〜１０４−５及び２本のマイクロホン１０５−１，１０５−２が配置されている。制御したい聴取位置（マイクロホン１０５−１，１０５−２の位置）が制御点となる。

聴取音場内に配置されたスピーカ１０４−１〜１０４−５から再生される音響信号により制御が行われるとすると、これらのスピーカ１０４−１〜１０４−５へ入力される音響信号が制御対象Ｇｐ１０３への入力信号となる。

音場制御では、スピーカ１０４−１〜１０４−５を二次音源といい、制御対象Ｇｐ１０３は、各二次音源である提示点から制御点への音響伝搬を示す指標である伝達関数（音響伝達関数）によってモデル化される。この場合、制御対象Ｇｐ１０３は、制御点×二次音源の音響伝達関数のマトリクス（音響伝達関数行列）として表現される。

〔制御器〕
これらの制御点に対して所望の音響信号を提示する場合、逆システムＨinv１０２を適切に設計した上で、逆システムＨinv１０２に、所望の音響特性を付与した音響信号を入力すればよい。この所望の音響特性を付与するシステムを目標システムＧｔとすると、制御器は、目標システムＧｔに逆システムＨinv１０２を合わせて構成される。

図２１は、音響システムにおいて、入力信号に所望の音響特性を付与する制御器を説明する概念図である。制御器Ｈは、制御点にて所望の音響特性を有する音響信号が観察されるように、音響信号を制御対象Ｇｐ１０３へ出力する。図２０に示した逆システムＨinv１０２に加え、制御点であるマイクロホン１０５−１，１０５−２に対して所望の音響信号を提示するように、入力信号に所望の音響特性を付与する目標システムＧｔ１１０を想定する。つまり、制御器Ｈは、目標システムＧｔ１１０及び逆システムＨinv１０２を備えて構成される。

図２２は、音響システムにおいて、聴取音場を制御対象とした場合の逆システムの伝達関数行列を周波数領域で計算する例を説明する概念図である。説明を簡単化するため、二次音源の数及び制御点の数を共に２とする。制御対象Ｇｐ１０９は聴取音場であり、２台のスピーカ１０４−１，１０４−２及び２本のマイクロホン１０５−１，１０５−２が配置されている。制御したい聴取位置（マイクロホン１０５−１，１０５−２の位置）が制御点となる。制御器Ｈは、入力信号ｕに所望の音響特性を付与する目標システムＧｔ１０８、及び逆システムＨinv１０７を備えて構成される。

図２２において、制御器Ｈに入力される信号をｕ、入力信号ｕに付与される所望の音響特性の伝達関数（目標システムＧｔ１０８を表す伝達関数）をｘ_i、逆システムＨinv１０７を表す伝達関数をｈ_ij、制御対象Ｇｐ１０９において、ｊ番目の二次音源であるスピーカ１０４−ｊからｉ番目の制御点であるマイクロホン１０５−ｉまでの間の伝達関数をｇ_ij、制御点にて観察される音響信号をｙ_iとする。ｉ＝１，２であり、ｊ＝１，２である。ここで、目標システムＧｔ１０８の伝達関数ｘ_iは、制御点にて観察される音響信号にて実現したい所望の音響特性である。

逆システムＨinv１０７の伝達関数行列を求める逆システム設計装置は、まず、ｊ番目の二次音源であるスピーカ１０４−ｊからｉ番目の制御点であるマイクロホン１０５−ｉまでの間の伝達関数ｇ_ij（ω）を求める。具体的には、逆システム設計装置は、インパルス応答を測定し、離散フーリエ変換等により、インパルス応答を周波数領域のスペクトルに変換することで、周波数領域の伝達関数ｇ_ij（ω）を求める。

制御器Ｈの入力信号ｕから制御点にて観察される音響信号ｙ_iまでの関係は、離散周波数ビン毎に、次式で表される。

ここで、ω_kは離散周波数ビンを示し、周波数領域の表現であることを明示するために記述される。

逆システム設計装置は、次式に示すように、観察される音響信号ｙ_iと、入力信号ｕに所望の音響特性の伝達関数ｘ_iを付与した信号とを一致させることを目的として、処理を行う。

また、各行列の要素は複素数である。逆システム設計装置は、次式に示すように、伝達関数ｇ_ij（ω_k）を要素とする制御対象Ｇｐ１０９の伝達関数行列を用いて、逆行列計算により、伝達関数ｈ_ij（ω_k）を要素とする逆システムＨinv１０７の伝達関数行列を求める。

逆システム設計装置は、離散周波数ビンω_k毎に、前記式（３）の計算を行う。そして、逆システム設計装置は、次式に示すように、離散フーリエ逆変換等により、逆システムＨinv１０７の伝達関数行列を周波数領域から時間領域に戻す。逆システムＨinv１０７は、制御器Ｈ内にＦＩＲフィルタまたはＩＩＲフィルタとして実装される。

ここで、ｋは、時間領域の表現であることを明示するために記述される。

このように、逆システム設計装置により逆システムＨinv１０７の伝達関数行列が求められ、逆システムＨinv１０７は、ＦＩＲまたはＩＩＲフィルタとして実装される。制御器Ｈは、この逆システムＨinv１０７と、入力信号ｕに所望の音響特性を付与する目標システムＧｔ１０８とを備えて構成される。

一般に、制御対象Ｇｐ１０９において、様々な要因から前記数式（１）〜（４）の計算が成り立たなくなることが多い。例えば図２２において、スピーカ１０４−１，１０４−２及びマイクロホン１０５−１，１０５−２の向きまたは位置がわずかにずれるだけでも、伝達関数ｇ_ijが変わってくる。

図２３は、音響システムにおいて、図２２に示したマイクロホン１０５−１，１０５−２の代わりに、制御点を聴取者の耳１１２−１，１１２−２とした場合の例を説明する概念図である。この制御対象Ｇｐ１０９では、制御点である耳１１２−１，１１２−２の位置にて音響信号ｙ_iが観察され、制御対象Ｇｐ１０９の伝達関数ｇ_ijとして聴取者の頭部伝達関数ｇ_ijが用いられる。

図２３に示す制御対象Ｇｐ１０９の音場の再生を、バイノーラル再生という。スピーカ１０４−１，１０４−２から制御点である耳１１２−１，１１２−２までの間の頭部伝達関数ｇ_ijは、聴取者の頭または耳の形等によって変化することから、聴取者が代わると、制御対象Ｇｐ１０９の伝達関数ｇ_ijも変化してしまう。

図２２を用いて説明した計算例では、逆システムＨinv１０７は厳密に設計され、制御対象Ｇｐ１０９の伝達関数ｇ_ijが変化することは勘案されていない。このため、図２２の計算例では、制御対象Ｇｐ１０９の伝達関数ｇ_ijの変化に対して脆弱である。

図２３から、音響システムにおける制御点では、二次音源から再生される音響信号の重ね合わせにより、合成された音響信号ｙ_iとなることがわかる。制御対象Ｇｐ１０９の伝達関数ｇ_ijが変化し、その位相が反転した場合には、加算されるべき音響信号が相殺されたり、相殺されるべき音響信号が加算増幅されたりする等の問題が生じる。特に、振幅の大きな音響信号を逆相で相殺している場合に位相が反転すると、振幅の大きな音響信号同士が加算され、大きな誤差及びノイズが発生してしまう。

このような問題を解決するために、例えば、逆行列を計算する際に正則項を挿入する手法が開示されている（例えば、非特許文献１を参照）。これにより、制御器Ｈのゲインを小さくすることができ、入力信号に対する出力信号の増幅を抑えるから、結果として出力信号の誤差及びノイズの拡大を抑えることができる。

また、伝達関数を特異値分解し、逆行列の特異値のうち値の大きな特異値を０として無視する手法も開示されている（例えば、非特許文献２を参照）。これにより、非特許文献１と同様に、制御器Ｈのゲインを小さくすることができ、結果として出力信号の誤差及びノイズの拡大を抑えることができる。

また、制御点の数を二次音源より少なくし、逆行列の代わりに擬似逆行列を計算する手法も開示されている（例えば、非特許文献３を参照）。これにより、間接的に逆システムのゲインを小さくすることができる。

H.Tokuno et al., "Inverse Filter of Sound Reproduction Systems Using Regularization", IEICE Trans., E80-A, 5, 809-820, 1997. 永田他，"音場再現システムにおける環境変化に適応的な逆フィルタの逐次的緩和アルゴリズム"，信学論(A)，J86-A，824-834，2003. 渡利他，"制御理論講話（その１０）−ロバスト制御の応用−"，小山工業高等専門学校研究紀要，第39号(2007)37-46

しかしながら、前述の非特許文献１，２の手法は、逆システムの精度を犠牲にしてゲインを小さくすることにより、外乱等の変化に対する頑健性を得るものである。また、前述の非特許文献１，２，３の手法は、制御器Ｈのゲインを陽に（直接）制御する設計にはなっておらず、結果としてゲインが小さくなっているに過ぎず、必ずしも最適解が得られるとは限らない。

そこで、本発明は前記課題を解決するためになされたものであり、その目的は、逆システムの設計精度を犠牲にすることなくゲインを小さくすることができ、外乱等の変化に対する頑健性を得ることが可能な制御器設計装置、制御器及びプログラムを提供することにある。

前記目的を達成するために、請求項１の制御器設計装置は、信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システム、及び前記所定数の提示点へ信号を出力する前記制御対象の逆システムを備えた制御器を設計する制御器設計装置において、前記制御対象を、前記所定数の提示点から提示される第１信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、前記目標システムを、所定数の提示点から提示される第２信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとした場合に、前記第１信号、前記第２信号、及び前記所定数の制御点にて観察される信号に基づいて、前記制御対象の遅延時間及び前記目標システムの遅延時間を算出する遅延時間算出部と、前記制御対象から、前記遅延時間算出部により算出された前記制御対象の遅延時間を分離し、分離制御対象を同定すると共に、前記目標システムから、前記遅延時間算出部により算出された前記目標システムの遅延時間を分離し、分離目標システムを同定する同定部と、前記同定部により同定された前記分離制御対象の逆システムを、仮逆システムとして構成する仮逆システム構成部と、前記同定部により同定された前記分離目標システム、及び前記仮逆システム構成部により構成された前記仮逆システムを結合し、仮制御器を構成する仮制御器構成部と、前記仮制御器構成部により構成された前記仮制御器を等価変換して変換後制御器を構成し、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定するパラメータ決定部と、前記遅延時間算出部により算出された前記制御対象の遅延時間及び前記目標システムの遅延時間に基づいて、当該制御対象の遅延時間及び当該目標システムの遅延時間を補償する遅延器を構成し、前記遅延器及び前記変換後制御器を結合し、前記制御器を構成する制御器構成部と、を備えたことを特徴とする。

また、請求項２の制御器設計装置は、請求項１に記載の制御器設計装置において、前記パラメータ決定部が、前記仮制御器構成部により構成された前記仮制御器を、所定の変換行列を用いて前記変換後制御器に等価変換し、前記変換後制御器のＨ∞性能を特徴づける所定の線形行列不等式に基づいて、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定する、ことを特徴とする。

また、請求項３の制御器設計装置は、請求項２に記載の制御器設計装置において、前記同定部により同定された前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、前記同定部により同定された前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とし、前記パラメータ決定部により等価変換された前記変換後制御器が、複数の制御器パラメータにて直達項を持たない状態空間モデルで表され、前記複数の制御器パラメータを、前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列とし、前記パラメータ決定部が、前記変換後制御器のＨ∞ノルムが最小となるように、前記所定のパラメータΦ%を決定する、ことを特徴とする。

さらに、請求項４の制御器は、信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システムと、前記所定数の提示点へ信号を出力する前記制御対象の逆システムと、を備えた制御器において、前記制御対象を、前記所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、前記目標システムを、所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、前記制御対象から所定の遅延時間が分離したシステムを分離制御対象とし、当該分離制御対象の逆システムを仮逆システムとし、前記目標システムから所定の遅延時間が分離したシステムを分離目標システムとし、当該分離目標システム及び当該仮逆システムを結合したシステムを仮制御器とし、当該仮制御器を等価変換したシステムを変換後制御器とし、前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とした場合に、当該制御器が、前記目標システムにおける前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第１の遅延器と、前記第１の遅延器により遅延させた、前記目標システムにおける前記所定数の提示点分の信号を入力し、前記制御対象における前記所定数の提示点分の信号を生成する前記変換後制御器と、前記変換後制御器により生成された、前記制御対象における前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第２の遅延器と、を備え、前記変換後制御器が、前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列にて、直達項を持たない状態空間モデルで表され、第１の乗算器、加算器、第３の遅延器、第２の乗算器及び第３の乗算器を備え、前記第１の乗算器が、前記第１の遅延器により遅延させた信号に、前記入力行列Ｂt#を乗算し、前記加算器が、前記第１の乗算器により乗算された結果に、前記第２の乗算器により乗算された結果を加算し、前記第３の遅延器が、前記第１の加算器により加算された結果を遅延させ、前記第２の乗算器が、前記第３の遅延器により遅延させた結果に、前記（−Ａw#Ｂp#Φ%＋Ａw#）で表される前記システム行列を乗算し、前記第３の乗算器が、前記第３の遅延器により遅延させた結果に、前記所定のパラメータΦ%で表される前記出力行列を乗算し、前記所定のパラメータΦ%を、前記変換後制御器のＨ∞ノルムが最小となるように決定された行列とする、ことを特徴とする。

また、請求項５の制御器は、請求項４に記載の制御器において、前記パラメータΦ%を、請求項３に記載の制御器設計装置により決定されたパラメータΦ%とする、ことを特徴とする。

さらに、請求項６のプログラムは、コンピュータを、請求項１から３までのいずれか一項に記載の制御器設計装置として機能させることを特徴とする。

また、請求項７のプログラムは、コンピュータを、請求項４または５に記載の制御器として機能させることを特徴とする。

以上のように、本発明によれば、逆システムの設計精度を犠牲にすることなくゲインを小さくすることができ、外乱等の変化に対する頑健性を得ることが可能となる。

本発明の実施形態による制御器設計装置のハードウェア構成を示す概略図である。 制御器を含む音響システムの構成例を示す図である。 制御対象を、直達項を持つ状態空間モデルで表した場合のブロック線図である。 制御対象を、直達項を持たない状態空間モデルで表した場合のブロック線図である。 本発明の実施形態にて想定する全体システムについて説明する図である。 制御部の機能構成例を示すブロック図である。 制御部の処理例を示すフローチャートである。 全体システムの構成例を示すブロック図である。 制御対象の構成例を示すブロック図である。 目標システムの構成例を示すブロック図である。 遅延時間を分離した制御対象を、直達項を持たない状態空間モデルで表した場合のブロック線図である。 遅延時間を分離した目標システムを、直達項を持たない状態空間モデルで表した場合のブロック線図である。 制御対象の逆システム（仮の逆システム）を示すブロック線図である。 仮の制御器の構成例を示す図である。 変換処理後の制御器のブロック線図である。 制御器の構成例を示す図である。 逆システムを説明する概念図である。 逆システムを説明する概念図である。 多入力多出力の逆システムを説明する概念図である。 音響システムにおいて、聴取音場を制御対象とした場合の制御対象及び逆システムを説明する概念図である。 音響システムにおいて、入力信号に所望の音響特性を付与する制御器を説明する概念図である。 音響システムにおいて、聴取音場を制御対象とした場合の逆システムの伝達関数行列を周波数領域で計算する例を説明する図である。 音響システムにおいて、制御対象の制御点を聴取者の耳とした場合の例を説明する概念図である。 実験結果を得るための二次音源及び仮想音源等の配置を説明する図である。 実験結果を説明する図である。

以下、本発明を実施するための形態について図面を用いて詳細に説明する。制御器Ｈは、所望の特性を付与する目標システムＧｔと制御対象Ｇｐの逆システムＨinvとにより構成されるものとする。本発明では、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、目標システムＧｔを、直達項を持たない状態空間モデルで表現し、目標システムＧｔ及び逆システムＨinvを状態空間で設計する。

一般に、ｍ入力ｐ出力（ｍ＞ｐ）の離散時間線形時不変システム（離散時間ＬＴＩ（Linear Time Invariant）システム）Ｇ（ｚ）において、直達項を持たない状態空間モデルは、以下の式にて表される。ｍ，ｐは正の整数である。

ここで、ｘ（ｋ），ｕ（ｋ），ｙ（ｋ）は、それぞれ状態変数ベクトル、入力ベクトル、出力ベクトルであり、ｘ（ｋ）∈Ｒⁿ，ｕ（ｋ）∈Ｒ^m，ｙ（ｋ）∈Ｒ^pとする。

Ａ，Ｂ，Ｃは、それぞれ離散時間ＬＴＩシステムＧ（ｚ）におけるシステムの係数行列（システム行列）、入力側の係数行列（入力行列）、出力側の係数行列（出力行列）とするパラメータであり、Ａ∈Ｒ^n×n，Ｂ∈Ｒ^n×m，Ｃ∈Ｒ^p×nとする。ｎはシステムの次数である。Ｒⁿ，Ｒ^m，Ｒ^pは、それぞれｎ，ｍ，ｐ行の実ベクトルからなる集合であり、Ｒ^n×n，Ｒ^n×m，Ｒ^p×nは、それぞれｎ行ｎ列、ｎ行ｍ列、ｐ行ｎ列の実行列からなる集合である。

本発明は、制御器ＨのＨ∞ノルムを評価関数として制御器Ｈのゲインを定量化し、Ｈ∞ノルムを最小化する最適化問題として、制御器Ｈのパラメータを決定することを特徴とする。Ｈ∞ノルムとゲインとは、Ｈ∞ノルムが大きいほどゲインの上限が大きくなり、Ｈ∞ノルムが小さいほどゲインの上限が小さくなる関係にある。

制御器Ｈにおける複数のパラメータのうち後述するパラメータΦ^については、安定した解を得ることができない。本発明では、制御器ＨのＨ∞ノルムが最小となるように、安定解のパラメータΦ%を決定する。パラメータΦ^，Φ%の詳細については後述する。これにより、逆システムＨinvの設計精度を犠牲にすることなく、制御器Ｈのゲインを小さくすることができ、外乱等の変化に対する頑健性を得ることが可能となる。以下、音響システムを例に挙げて説明する。

〔ハードウェア構成〕
まず、本発明の実施形態による制御器設計装置のハードウェア構成について説明する。図１は、本発明の実施形態による制御器設計装置のハードウェア構成を示す概略図である。この制御器設計装置１０は、制御器Ｈを設計する装置である。制御器設計装置１０は、ＣＰＵ５１と、プログラム及びテーブル等を記憶するＲＯＭ及びＲＡＭからなる記憶部５２と、アプリケーションのプログラム、テーブル及びデータ等を記憶する記憶装置（例えばハードディスク装置）５３と、当該制御器設計装置１０のオペレータによるキーボード及びマウス等の操作に伴い、所定のデータを入力制御する操作／入力部５４と、オペレータに対しデータ入力操作等を促すための画面情報を表示器に出力する表示出力インタフェース部５５と、インターネット等のネットワークを介してプログラム及びデータの送受信を行う通信部５６と、を備えて構成され、これらの構成部はシステムバス５７を介して相互に接続される。

記憶装置５３には、制御器設計装置１０の基本的な機能を提供するＯＳ（オペレーティングシステム）プログラム、制御器設計プログラム、及び、制御器設計プログラムにて使用する各種テーブル及びデータ等が記憶されている。

制御器設計プログラムは、所望の特性を付与する目標システムＧｔと制御対象Ｇｐの逆システムＨinvとにより構成される制御器Ｈを設計するためのプログラムである。具体的には、制御器設計プログラムは、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、制御器ＨのＨ∞ノルムを評価関数としてそのゲインを定量化し、Ｈ∞ノルムを最小化するように、制御器Ｈのパラメータを決定する。

尚、制御器設計プログラムは、当該制御器設計装置１０が処理を行うときに、ＣＰＵ５１により記憶装置５３から記憶部５２のＲＡＭに読み出されて実行される。また、各種テーブル及びデータは、制御器設計プログラムの実行に伴い生成され、ＣＰＵ５１によって記憶部５２のＲＡＭから記憶装置５３へ書き込まれ、また、制御器設計プログラムの実行に伴い、ＣＰＵ５１によって記憶装置５３から記憶部５２のＲＡＭに読み出される。

ここで、ＯＳプログラムは、ＣＰＵ５１により実行され、制御器設計装置１０の基本的な機能として、記憶部５２、記憶装置５３、操作／入力部５４、表示出力インタフェース部５５及び通信部５６を管理する。そして、このＯＳプログラムがＣＰＵ５１によって実行された状態で、前述の制御器設計プログラムが実行される。

制御部５０は、ＣＰＵ５１及び記憶部５２により構成され、ＣＰＵ５１が記憶装置５３に記憶された制御器設計プログラムを記憶部５２に読み出して実行することにより、制御器設計装置１０全体を統括制御する。図１は、制御器設計プログラムが記憶装置５３から記憶部５２に読み出された状態を示している。このように、制御器設計装置１０は、図１に示したハードウェア構成により、制御部５０が制御器設計プログラムに従って各種処理を行う。

〔制御器Ｈ〕
次に、図１に示した制御器設計プログラムにより設計される制御器Ｈについて説明する。図２は、制御器Ｈを含む音響システムの構成例を示す図である。この音響システムは、制御器Ｈ、及び聴取音場である制御対象Ｇｐ１により構成される。

制御器Ｈは、所望の音響特性を付与する目標システムＧｔ２、及び制御対象Ｇｐ１の逆システムである逆システムＨinv３を備えている。制御対象Ｇｐ１には、ｍ１個のスピーカ１０４−１〜１０４−ｍ１が配置され、人間の耳１１２−１，１１２−２の位置が聴取位置である。制御したい聴取位置である耳１１２−１，１１２−２の位置が制御点であり、当該制御点において音響信号が観察される。制御対象Ｇｐ１の入力点であるスピーカ１０４−１〜１０４−ｍ１の位置が提示点であり、当該提示点から制御点へ音響信号が提示される。

制御器Ｈの目標システムＧｔ２は、ｍ２個の信号（音響信号）u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2に対し、耳１１２−１，１１２−２の位置である制御点にて実現したい所望の音響特性を付与するための処理を行う。つまり、目標システムＧｔ２は、耳１１２−１，１１２−２の位置である制御点にて観察される音響信号の特性を、所望の特性に一致させるためのシステムである。

逆システムＨinv３は、所望の音響特性が付与された音響信号u2-1〜u2-m2を入力し、これらの信号に対して所定の処理を行い、ｍ１個の音響信号u1-1〜u1-m1を生成して出力する。

制御対象Ｇｐ１は、制御器Ｈからｍ１個の音響信号u1-1〜u1-m1を入力し、スピーカ１０４−１〜１０４−ｍ１から音響信号u1-1〜u1-m1が出力され、耳１１２−１，１１２−２に対して音響信号y1，y2が提示される。

〔制御対象Ｇｐ１〕
本発明の実施形態では、制御対象Ｇｐ１は、直達項を持たない状態空間モデルとして表現する。直達項を持たない状態空間モデルを説明する前に、直達項を持つ状態空間モデルについて説明する。

図３は、制御対象Ｇｐ１を、直達項を持つ状態空間モデルで表した場合のブロック線図である。図３において、システムの係数行列をＡ、入力側の係数行列をＢ、出力側の係数行列をＣ、直達項の行列をＤとする。Ｚ^-1は１サンプル時間の遅れを表す遅延器であり、ｘは状態変数ベクトル、ｕは入力ベクトル、ｙは出力ベクトルを示す。

直達項を持つ状態空間モデルは、以下の式にて表される。

入力ベクトルｕと状態変数ベクトルｘの関係を示す前記数式（７）は、直達項を持たない状態空間モデルの前記数式（５）と同じである。また、出力ベクトルｙと状態変数ベクトルｘ及び入力ベクトルｕの関係を示す前記数式（８）は、直達項を持たない状態空間モデルの前記数式（６）の右辺に、直達項の行列Ｄと入力ベクトルｕの乗算結果（積）を加えた式となる。

図４は、制御対象Ｇｐ１を、直達項を持たない状態空間モデルで表した場合のブロック線図であり、本発明の実施形態にて想定するモデルである。図３に示した直達項を持つ状態空間モデルとこの図４の状態空間モデルとを比較すると、図３では直達項の行列Ｄが存在するのに対し、図では直達項の行列Ｄが存在しない点で相違する。その他は同じである。

図４に示す直達項を持たない制御対象Ｇｐ１の状態空間モデルは、前記数式（５）及び（６）にて表され、前記数式（６）では、直達項を持つ状態空間モデルの前記数式（８）と異なり、直達項の行列Ｄと入力ベクトルｕの乗算結果は存在しない。

図４に示すように、入力ベクトルｕの信号と出力ベクトルｙの信号との間に、１サンプル時間の遅れを生じさせる遅延器が存在する。このため、入力ベクトルｕのサンプル時間と出力ベクトルｙのサンプル時間とが同じではなく、この状態空間モデルは、１サンプル時間の遅延を有することとなる。

〔全体システム〕
本発明の実施形態において、制御器Ｈを設計する際に想定する全体システムについて説明する。図５は、全体システムについて説明する図である。この全体システムＧｗは、制御対象Ｇｐ１及び目標システムＧｔ２により構成される。

制御対象Ｇｐ１には、二次音源であるｍ１個のスピーカ１０４−１〜１０４−ｍ１が配置され、目標システムＧｔ２には、所望の音響特性を提示する仮想音源であるｍ２個のスピーカ１０６−１〜１０６−ｍ２が配置されている。また、制御対象Ｇｐ１及び目標システムＧｔ２において、人間の耳１１２−１，１１２−２の位置がｐ＝２個の聴取位置である。

制御したい聴取位置である耳１１２−１，１１２−２の位置が制御点である。制御対象Ｇｐ１の入力点であるスピーカ１０４−１〜１０４−ｍ１の位置及び目標システムＧｔ２の入力点であるスピーカ１０６−１〜１０６−ｍ２の位置が提示点である。スピーカ１０４−１〜１０４−ｍ１から音響信号u1-1〜u1-m1が出力され、スピーカ１０６−１〜１０６−ｍ２から音響信号u2-1〜u2-m2が出力され、耳１１２−１，１１２−２に対して音響信号y1，y2が提示される。

本発明の実施形態では、音源である提示点のスピーカ１０４−１〜１０４−ｍ１，１０６−１〜１０６−ｍ２を実際に配置する。そして、スピーカ１０４−１〜１０４−ｍ１，１０６−１〜１０６−ｍ２から出力される音響信号、及び当該音響信号により得られる耳１１２−１，１１２−２における音響信号を測定する。このようにして測定された音響信号に基づいて制御器Ｈが設計され、制御器Ｈのパラメータが決定される。

つまり、本発明の実施形態では、図５に示した制御対象Ｇｐ１及び目標システムＧｔ２から構成される全体システムＧｗを、入力数ｍ＝ｍ１＋ｍ２及び出力数ｐ＝２としたｍ入力ｐ出力のシステムとして扱う。

〔制御器設計装置１０の制御部５０〕
次に、図１に示した制御器設計装置１０の制御部５０について説明する。図６は、制御部５０の機能構成例を示すブロック図であり、当該制御部５０が制御器設計プログラムの処理を実行する際の機能構成を示している。この制御部５０は、遅延時間算出部１１、同定部１２、仮逆システム構成部１３、仮制御器構成部１４、パラメータ決定部１５及び制御器構成部１６を備えている。制御部５０は、制御器設計プログラムの処理にて制御器Ｈを設計することで、制御器Ｈのパラメータを決定する。

制御部５０は、図５に示した二次音源であるスピーカ１０４−１〜１０４−ｍ１から出力される音響信号u1-1〜u1-m1、仮想音源であるｍ２個のスピーカ１０６−１〜１０６−ｍ２から出力される音響信号u2-1〜u2-m2、及び制御点の耳１１２−１，１１２−２に提示される音響信号y1，y2を入力する。

制御部５０は、音響信号u1-1〜u1-m1，u2-1〜u2-m2，y1，y2に基づいて、制御器ＨのパラメータＧt#，Ｈ0，Ｒｄ，Ｒｃを決定する。そして、制御部５０は、当該パラメータを用いて構成される制御器Ｈの情報をＨ（Ｇt#，Ｈ0，Ｒｄ，Ｒｃ）として出力する。Ｈ（Ｇt#，Ｈ0，Ｒｄ，Ｒｃ）＝Ｈ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ^，Ψ，Ｒｄ，Ｒｃ）＝Ｈ（Ａw#，Ｂt#，Ｂp#，Φ%，Ｒｄ，Ｒｃ）である。これらのパラメータの詳細については後述する。

制御部５０により決定されたこれらのパラメータを用いて構成される制御器Ｈは、図２に示したとおり、音響信号u2-1〜u2-m2を入力し、音響信号u1-1〜u1-m1を出力する。つまり、これらのパラメータは、入力信号である音響信号u2-1〜u2-m2から出力信号である音響信号u1-1〜u1-m1を生成するためのデータである。

〔制御部５０の処理〕
図７は、制御部５０の処理例を示すフローチャートである。以下、制御部５０の処理例について詳細に説明する。

（全体システムＧｗの遅延時間の算出、分離：ステップＳ７０１）
制御部５０の遅延時間算出部１１は、音響信号u1-1〜u1-m1を印加したときの音響信号y1，y2、及び、音響信号u2-1〜u2-m2を印加したときの音響信号y1，y2を取得する。そして、遅延時間算出部１１は、全体システムＧｗの遅延時間を算出し、音響信号y1，y2のインパルス応答から遅延時間を分離（除去）する（ステップＳ７０１）。

前述の通り、全体システムＧｗの入力信号は、ｍ＝ｍ１＋ｍ２個の音響信号u1-1〜u1-m1，u2-1〜u2-m2であり、出力信号は、ｐ＝２個の音響信号y1，y2である。音響信号u1-1〜u1-m1，u2-1〜u2-m2は測定信号として、音響信号y1，y2は応答信号として、遅延時間算出部１１に入力される。

遅延時間算出部１１は、まず、入力側の遅延時間を算出する。遅延時間算出部１１は、全体システムＧｗのｉ番目の入力信号である、音響信号u1-1〜u1-m1，u2-1〜u2-m2のうちの１つの信号、及び音響信号y1，y2を入力する。そして、遅延時間算出部１１は、ｉ番目の入力信号に入力が印加されたタイミングから、いずれかの出力信号から非零の値が得られるまでの間の時間を算出し、その算出時間から１サンプル時間分減じた値を、入力側の遅延時間として求める。これをｍ１＋ｍ２回繰り返すことにより、ｍ個の入力信号である音響信号u1-1〜u1-m1，u2-1〜u2-m2のそれぞれについて、全体システムＧｗにおける入力側の遅延時間が算出される。

遅延時間算出部１１は、次に、出力側の遅延時間を算出する。遅延時間算出部１１は、全体システムＧｗから入力側の遅延時間を除いた全体システムについて、全ての入力信号に入力が印加された場合の時系列の音響信号u1-1〜u1-m1，u2-1〜u2-m2，y1，y2を入力する。そして、遅延時間算出部１１は、全ての入力信号に入力が印加されたタイミングから、ｉ番目の出力信号から非零の値が得られるまでの間の時間をそれぞれ算出し、その算出時間から１サンプル時間分減じた値を、出力側の遅延時間として求める。これにより、ｐ＝２個の出力信号である音響信号y1，y2のそれぞれについて、全体システムＧｗにおける出力側の遅延時間が算出される。

遅延時間算出部１１は、次に、全体システムＧｗにおいて、音響信号y1，y2のインパルス応答から入力側の遅延時間及び出力側の遅延時間を分離し、遅延時間が分離されたインパルス応答y1’，y2’を生成する。

（制御対象Ｇp#２４及び目標システムＧt#２６の同定：ステップＳ７０２）
同定部１２は、遅延時間が分離されたインパルス応答y1’，y2’に基づいて、制御対象Ｇｐ１から遅延時間を分離した制御対象（分離制御対象）Ｇp#２４、及び目標システムＧｔ２から遅延時間を分離した目標システム（分離目標システム）Ｇt#２６を同定する（ステップＳ７０２）。入力側の遅延時間を求める際に１サンプル時間分遅延を減じているため、遅延時間を分離した制御対象Ｇp#２４及び目標システムＧt#２６も、それぞれ直達項を持たない状態空間モデルとして表現される。

具体的には、同定部１２は、インパルス応答y1’，y2’に基づいて、直達項を持たない状態空間モデルとして表現した制御対象Ｇp#２４のパラメータである係数行列Ａw#，Ｂp#，Ｃw#を同定する。また、同定部１２は、インパルス応答y1’，y2’に基づいて、直達項を持たない状態空間モデルとして表現した目標システムＧt#２６のパラメータである係数行列Ａw#，Ｂt#，Ｃw#を同定する。この同定手法は既知であるから、ここでは詳細な説明を省略する。

図８は、全体システムＧｗの構成例を示すブロック図である。全体システムＧｗから遅延時間が分離された全体システムをＧw#（Ａw#，Ｂw#，Ｃw#）、対角成分に遅延要素を持つ入力側の伝達関数行列をＲｗ、対角成分に遅延要素を持つ出力側の伝達関数行列をＱｗとする。

全体システムＧw#（Ａw#，Ｂw#，Ｃw#）は、直達項を持たない状態空間モデルで表されるシステムである。ｕは入力信号（入力ベクトル）であり、ｍ個の音響信号u1-1〜u1-m1，u2-1〜u2-m2を示し、ｙは出力信号（出力ベクトル）であり、ｐ＝２個の音響信号y1，y2を示す。Ａw#はシステムの係数行列、Ｂw#は入力側の係数行列、Ｃw#は出力側の係数行列を示す。

図８に示すように、全体システムＧｗから入力側の遅延時間及び出力側の遅延時間が分離されることで、全体システムＧｗから、入力側遅延器Ｒｗ２０、全体システムＧw#２１及び出力側遅延器Ｑｗ２２が構成される。

ここで、入力側遅延器Ｒｗ２０の伝達関数行列Ｒｗにおいて、その１〜ｍ１行目及び１〜ｍ１列目からなる部分行列をＲｐとし、ｍ１＋１〜ｍ２行目及びｍ１＋１〜ｍ２列目からなる部分行列をＲｔとする。また、全体システムＧw#２１の係数行列Ｂw#において、その１〜ｍ１列目からなる部分行列をＢp#とし、ｍ１＋１〜ｍ２列目からなる部分行列をＢt#とする。

図９は、制御対象Ｇｐ１の構成例を示すブロック図である。制御対象Ｇｐ１から遅延時間が分離された制御対象をＧp#（Ａw#，Ｂp#，Ｃw#）、対角成分に遅延要素を持つ入力側の伝達関数行列をＲｐ、対角成分に遅延要素を持つ出力側の伝達関数行列をＱｗとする。

制御対象Ｇp#（Ａw#，Ｂp#，Ｃw#）は、直達項を持たない状態空間モデルで表されるシステムである。ｕ１は入力信号（入力ベクトル）であり、ｍ１個の音響信号u1-1〜u1-m1を示し、ｙは出力信号（出力ベクトル）であり、ｐ＝２個の音響信号y1，y2を示す。Ａw#はシステムの係数行列、Ｂp#は入力側の係数行列、Ｃw#は出力側の係数行列を示す。

全体システムＧｗのパラメータである係数行列Ａw#，Ｂw#，Ｃw#と、制御対象Ｇp#２４のパラメータである係数行列Ａw#，Ｂp#，Ｃw#とを比較すると、両者は、システムの係数行列Ａw#及び出力側の係数行列Ｃw#において共通する。これに対し、両者は、入力側の係数行列Ｂw#，Ｂp#において相違する。

図９に示すように、制御対象Ｇｐ１から入力側の遅延時間及び出力側の遅延時間が分離されることで、入力側遅延器Ｒｐ２３、制御対象Ｇp#２４及び出力側遅延器Ｑｗ２２が構成される。同定部１２により、制御対象Ｇp#２４のパラメータである係数行列Ａw#，Ｂp#，Ｃw#が同定される。

図１１は、遅延時間を分離した制御対象Ｇp#２４を、直達項を持たない状態空間モデルで表した場合のブロック線図である。図１１に示すように、制御対象Ｇp#２４の状態空間モデルは、図４と同様であり、前記数式（５）及び（６）にて表され、制御対象Ｇp#２４のパラメータ（分離制御対象パラメータ）は係数行列Ａw#，Ｂp#，Ｃw#である。

図１０は、目標システムＧｔ２の構成例を示すブロック図である。目標システムＧｔ２から遅延時間が分離された目標システムをＧt#（Ａw#，Ｂt#，Ｃw#）、対角成分に遅延要素を持つ入力側の伝達関数行列をＲｔ、対角成分に遅延要素を持つ出力側の伝達関数行列をＱｗとする。

目標システムＧt#（Ａw#，Ｂt#，Ｃw#）は、直達項を持たない状態空間モデルで表されるシステムである。ｕ２は入力信号（入力ベクトル）であり、ｍ２個の音響信号u2-1〜u2-m2を示し、ｙは出力信号（出力ベクトル）であり、ｐ＝２個の音響信号y1，y2を示す。Ａw#はシステムの係数行列、Ｂt#は入力側の係数行列、Ｃw#は出力側の係数行列を示す。

全体システムＧｗのパラメータである係数行列Ａw#，Ｂw#，Ｃw#と、目標システムＧt#２６のパラメータである係数行列Ａw#，Ｂt#，Ｃw#とを比較すると、両者は、システムの係数行列Ａw#及び出力側の係数行列Ｃw#において共通する。これに対し、両者は、入力側の係数行列Ｂw#，Ｂt#において相違する。

図１０に示すように、目標システムＧｔ２から入力側の遅延時間及び出力側の遅延時間が分離されることで、入力側遅延器Ｒｔ２５、目標システムＧt#２６及び出力側遅延器Ｑｗ２２が構成される。同定部１２により、目標システムＧt#２６の係数行列Ａw#，Ｂt#，Ｃw#が同定される。

図１２は、遅延時間を分離した目標システムＧt#２６を、直達項を持たない状態空間モデルで表した場合のブロック線図である。図１２に示すように、目標システムＧt#２６の状態空間モデルは、図４と同様であり、前記数式（５）及び（６）にて表され、目標システムＧt#２６のパラメータ（分離目標パラメータ）は係数行列Ａw#，Ｂt#，Ｃw#である。
る。

ここで、図１２に示した目標システムＧt#２６のブロック線図の数式を、以下のように表す。

（仮の逆システムＨ0を構成：ステップＳ７０３）
仮逆システム構成部１３は、制御対象Ｇp#２４の逆システムを、仮の逆システム（仮逆システム）Ｈ0として構成する（ステップＳ７０３）。ステップＳ７０３においては、仮の逆システムＨ0のパラメータのうち、後述するパラメータΦ^は具体的に決定されない。

図１３は、制御対象Ｇp#２４の逆システム（仮の逆システムＨ0）を示すブロック線図である。制御対象Ｇp#２４の逆システムである仮の逆システムＨ0の状態空間モデルは、直達項を持つ状態空間モデルの前記数式（７）及び（８）において、係数行列Ａ，Ｂ，ＣをそれぞれＡ₀，Ｂ₀，Ｃ₀で置き換え、かつ直達項の行列ＤをＤ₀で置き換えた式で表される。係数行列Ａ₀，Ｂ₀，Ｃ₀及び直達項の行列Ｄ₀が、仮の逆システムＨ0のパラメータ（仮逆システムパラメータ）である。

ここで、システムの係数行列Ａ₀は、Ａ₀＝Ａw#−Ｂp#Φ^Ψであり、入力側の係数行列Ｂ₀は、Ｂ₀＝Ｂp#Φ^であり、出力側の係数行列Ｃ₀は、Ｃ₀＝−Φ^Ψであり、直達項の行列Ｄ₀は、Ｄ₀＝Φ^である。また、パラメータΦ^は、Φ^∈Ｒ^m1×ｐであり、パラメータΦをΦ＝Ｃw#Ｂp#としたときのΦΦ^＝Ｉpを満たす縦長の矩形行列である。パラメータΨは、Ψ＝Ｃw#Ａw#である。この場合、パラメータΦ^は、安定した解を得ることができないため、未知の変数行列とする。

仮の逆システムＨ0のパラメータは、Ａ₀＝Ａw#−Ｂp#Φ^Ψ，Ｂ₀＝Ｂp#Φ^，Ｃ₀＝−Φ^Ψ，Ｄ₀＝Φ^であり、このうちのＡw#，Ｂp#，Ψ＝Ｃw#Ａw#、及びΦ＝Ｃw#Ｂp#は、ステップＳ７０２にて同定された制御対象Ｇp#２４の係数行列Ａw#，Ｂp#，Ｃw#を用いて直接決定される。しかし、仮の逆システムＨ0のパラメータのうちパラメータΦ^は、直接決定することができず、安定した解を得ることができない。

ステップＳ７０３において、パラメータΦ^は決定することができず、制御対象Ｇp#２４の逆システムも具体的に決定することができないという意味で、制御対象Ｇp#２４の逆システムを、仮の逆システムＨ0という。パラメータΦ^に代わる安定解のパラメータΦ%は、後述するステップＳ７０５において具体的に決定される。

図１３に示した仮の逆システムＨ0のブロック線図における数式を、以下のように表す。

図１３のブロック線図で表される逆システムＨ0は、厳密には完全な逆システムとはならず、１サンプル時間分だけ遅延時間を持つ。つまり、Ｇp#（ｚ）Ｈ0（ｚ）＝ｚ^-1Ｉpである。Ｉpは単位行列を示す。

（仮の制御器Ｈ’を構成：ステップＳ７０４）
仮制御器構成部１４は、遅延時間を分離した目標システムＧt#２６と仮の逆システムＨ0とを直列に結合し、仮の制御器（仮制御器）Ｈ’を構成する（ステップＳ７０４）。目標システムＧt#２６と仮の逆システムＨ0とが結合された制御器には未だ決定されていないパラメータΦ^が含まれ、当該制御器を具体的に特定することができないという意味で、仮の制御器Ｈ’という。

図１４は、仮の制御器Ｈ’の構成例を示す図である。この仮の制御器Ｈ’は、目標システムＧt#２６及び仮の逆システムＨ0により構成される。目標システムＧt#２６は、図１２に示したとおり、システムの係数行列Ａw#、入力側の係数行列Ｂt#及び出力側の係数行列Ｃw#とする、直達項を持たない状態空間モデルにて表される。また、仮の逆システムＨ0は、図１３に示したとおり、システムの係数行列Ａ₀＝Ａw#−Ｂp#Φ^Ψ、入力側の係数行列Ｂ₀＝Ｂp#Φ^、出力側の係数行列Ｃ₀＝−Φ^Ψ、直達項の行列Ｄ₀＝Φ^とする、直達項を持つ状態空間モデルにて表される。

図１４に示した仮の制御器Ｈ’のブロック線図（図１２に示したブロック線図と図１３に示したブロック線図とを結合したもの）を数式で表すと、以下のとおりとなる。Ｇt#（ｚ）及びＨ0（ｚ）は、前記数式（９）及び（１０）のとおりである。仮の制御器Ｈ’は、直達項を持たない状態空間モデルで表され、後述する変換処理を行うことで、制御器Ｈ’として全てのパラメータを決定することが可能となる。

（パラメータΦ%を決定：ステップＳ７０５）
パラメータ決定部１５は、仮の制御器Ｈ’に変換処理を施し、変換後の制御器（変換後制御器）Ｈ’のＨ∞ノルムを評価関数として、Ｈ∞ノルムが最小となるようにパラメータΦ%を決定する（ステップＳ７０５）。これにより、制御器Ｈ’に含まれる全てのパラメータが決定される。

仮の制御器Ｈ’の前記数式（１１）を、後述する数式（１６）の変換行列Ｔを用いて等価変換すると、以下の数式が得られる。具体的な変換処理については後述する。

ここで、ΦΦ^＝Ｉpの安定解は存在しないが、ΦΦ^Ｃw#＝Ｃw#の安定解は存在する。このため、パラメータΦ^の代わりに、Φ^Ｃw#＝Φ%となるパラメータΦ%を求める。前記数式（１２）をパラメータΦ%で表すと、後述する数式（１７）となる。

制御器Ｈ’のＨ∞ノルムを最小化するパラメータΦ%を決定するために、線形行列不等式（ＬＭＩ（Linear Matrix Inequality））を用いる。Ｈ∞性能を特徴づける線形行列不等式を記述することができれば、既存の計算アルゴリズムを適用することにより、パラメータΦ%の数値解を得ることができる。

一般に、線形行列不等式における不等号は行列の定値性を表現し、未知変数ｘ_i（ｉ＝１，・・・，ｍ）に関する線形行列不等式は、以下の式で与えられる。

ここで、Ｆ_i（ｉ＝０，・・・，ｍ）は実対称行列である。

離散時間ＬＴＩシステムを以下の式

で記述するとき、その安定性とＨ∞性能を特徴づける線形行列不等式表現は、以下の定理（ａ）（ｂ）により与えられる。すなわち、離散時間ＬＴＩシステムＧ（ｚ）が、直達項を持たない状態空間モデルを示す前記数式（５）及び（６）で表される場合に、与えられたパラメータγ＞０に対し、次の条件は等価である。
（ａ）係数行列Ａがシュール安定であり、||Ｇ||_∞＜γが成り立つ。
（ｂ）次式の線形行列不等式を満足するＸ∈Ｓⁿ ₊₊が存在する。Ｓⁿ ₊₊は、サイズがｎの実正定行列からなる集合である。

この場合、制御器Ｈ’の前記数式（１２）を前記数式（１５）に代入し、当該数式（１５）が満足するＸが存在するときに、制御器Ｈ’のＨ∞ノルムはパラメータγ以下となり、以降、パラメータγが最小となるまで繰り返す。制御器Ｈ’のＨ∞ノルムを最小化するパラメータΦ%は、このときのΦ%の値に決定される。ここで、制御器Ｈ’の前記数式（１２）を表す行列において、十字に区切られた左上の係数行列をＡ、右上の係数行列をＢ、左下の係数行列をＣとし、これらの係数行列が前記数式（１５）に代入される。

したがって、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するように、すなわち、制御器Ｈ’の前記数式（１２）における係数行列Ａ，Ｂ，Ｃを前記数式（１５）に代入したときに、当該数式（１５）を満足するＸが存在し、かつパラメータγが最小となるように、パラメータΦ%を決定する。

このように、パラメータΦ%を決定する際の演算処理を変形して線形行列不等式として記述することができれば、既存の計算アルゴリズムを適用することにより、パラメータの数値解を得ることができる。

尚、仮の制御器Ｈ’の前記数式（１１）を制御器Ｈ’の前記数式（１２）へ等価変換するためには、以下の変換行列Ｔが用いられる。

前記数式（１２）のとおり、パラメータΦ^は常にＣw#との積として記述されるため、前述のΦΦ^＝Ｉpの制約は、ΦΦ^Ｃw#＝Ｃw#に緩和することができる。さらに、新たな変数行列のパラメータをΦ%：＝Φ^Ｃw#∈Ｒ^m1×nと定義すると、前記数式（１２）は以下のようになる。

また、ΦΦ^Ｃw#＝Ｃw#は、ΦΦ%＝Ｃw#となる。前述のとおり、ΦΦ^＝Ｉpの安定解は存在しないが、ΦΦ^Ｃw#＝Ｃw#の安定解は存在する。

一方、Ｈ∞ノルムを最小化する条件を示す前記数式（１５）の線形行列不等式は、シュールの補題より、以下の数式と等価である。

前記数式（１７）を前記数式（１８）に代入すると、当該数式（１８）は以下の式で表される。

記述を簡単にするため、ブロック対称となる部分行列を＊で表している。

制御器Ｈ’の前記数式（１２）を変形した前記数式（１７）を表す行列において、十字に区切られた左上の係数行列をＡ、右上の係数行列をＢ、左下の係数行列をＣとする。これらの係数行列Ａ，Ｂ，Ｃを、前記数式（１５）を変形した前記数式（１８）に代入すると、前記数式（１９）が得られる。

したがって、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するように、すなわち、前記数式（１９）を満足するＸが存在する条件のもとパラメータγが最小となるように、パラメータΦ%を決定することを目的とするが、前記数式（１９）を導出するためには前記数式（１６）を用いた等価変換の処理を行う必要がある。

ここで、前記数式（１９）には、変数行列Ｘと変数行列のパラメータΦ%に関する双線形項が含まれるため線形行列不等式ではない。そこで、新たな変数行列をＹ：＝Φ%Ｘ∈Ｒ^m1×nと定義すると、この変数行列Ｙを用いた前記数式（１９）は、等価的に線形行列不等式とすることができる。同様に、前記数式：ΦΦ%＝Ｃw#は、変数行列Ｙを用いると、ΦＹ＝Ｃw#Ｘに修正される。

つまり、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するように、すなわち、前記数式（１９）を満足するＸが存在する条件のもとパラメータγが最小となるように、前記数式（１９）のΦ%ＸをＹに置き換えて変数行列Ｘ，Ｙを求め、パラメータΦ%を決定する。前記数式（１９）及び前記数式：ΦＹ＝Ｃw#Ｘの線形行列不等式が成り立つとき、Φ%＝ＹＸ^-1となり、変換行列Ｙ，ＸよりパラメータΦ%が求められる。

したがって、パラメータ決定部１５は、制御器Ｈ’のＨ∞ノルムを最小化するパラメータΦ%を決定する際に、変数行列Ｙを用いた前記数式（１９）と前記数式：ΦＹ＝Ｃw#Ｘとを連立させた前記数式：Φ%＝ＹＸ^-1から、パラメータΦ%を得る。

これにより、パラメータΦ%が決定されるから、制御器Ｈ’に含まれる全てのパラメータである制御器パラメータ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ%）が決定される。

（遅延時間を補償、制御器Ｈを構成：ステップＳ７０６）
制御器構成部１６は、ステップＳ７０１にて算出した入力側の遅延時間を補償する遅延器を構成し、当該遅延器と制御器Ｈ’とを直列に結合し、制御器Ｈを構成する（ステップＳ７０６）。これにより、制御器Ｈに含まれる全てのパラメータ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ%，Ｒｄ，Ｒｃ）が決定される。

ステップＳ７０１にて算出した遅延時間は、制御対象Ｇｐ１から分離した入力側の遅延時間及び出力側の遅延時間、並びに、目標システムＧｔ２から分離した入力側の遅延時間及び出力側の遅延時間である。これらの遅延時間のうち、出力側の遅延時間は、制御対象Ｇｐ１及び目標システムＧｔ２にて共通し相殺されるため、補償する必要がない。

このため、制御対象Ｇｐ１から分離した入力側の遅延時間、及び目標システムＧｔ２から分離した入力側の遅延時間を補償する。制御対象Ｇｐ１から分離した入力側の遅延時間を補償する構成部により、図９に示した入力側遅延器Ｒｐ２３が補償され、目標システムＧｔ２から分離した入力側の遅延時間を補償する構成部により、図１０に示した入力側遅延器Ｒｔ２５が補償される。

図１６は、制御器Ｈの構成例を示す図である。この制御器Ｈは、遅延器（第１の遅延器）６−１〜６−ｍ２、遅延器（第２の遅延器）７−１〜７−ｍ１、及び制御器Ｈ’を備えている。遅延器６−１〜６−ｍ２の遅延時間をＲd1，・・・，Ｒdm2とし、遅延器７−１〜７−ｍ１の遅延時間をＲc1，・・・，Ｒcm1とする。

制御器構成部１６は、ステップＳ７０１にて目標システムＧｔ２から分離した入力側の遅延時間のうち、最小のものをαとする。そして、制御器構成部１６は、このαから、制御対象Ｇｐ１から分離した入力側の遅延時間をそれぞれ減算し、減算結果にさらに１サンプルの時間を減算した値をそれぞれ求め、これらの値を遅延器７−１〜７−ｍ１の遅延時間Ｒc1，・・・，Ｒcm1に設定する。ここで、制御器構成部１６は、遅延時間Ｒc1，・・・，Ｒcm1のいずれかが負値（β）である場合、この値が０となるように、負値の絶対値｜β｜の最大の値を全ての遅延時間Ｒc1，・・・，Ｒcm1に加算し、これらの加算結果の値を新たな遅延時間Ｒc1，・・・，Ｒcm1に設定する。

また、制御器構成部１６は、目標システムＧｔ２から分離した入力側の遅延時間からαをそれぞれ減算し、これらの減算結果の値を遅延器６−１〜６−ｍ２の遅延時間Ｒd1，・・・，Ｒdm2に設定する。

そして、制御器構成部１６は、遅延時間Ｒd1，・・・，Ｒdm2を設定した遅延器６−１，６−ｍ２、及び遅延時間Ｒc1，・・・，Ｒcm1を設定した遅延器７−１〜７−ｍ１を構成し、これらとステップＳ７０３〜ステップＳ７０５にて全てのパラメータが決定された制御器Ｈ’とを直列に結合し、制御器Ｈを構成する。

このように、制御器構成部１６により、ステップＳ７０１にて分離した遅延時間を補償するための遅延器６−１〜６−ｍ２，７−１〜７−ｍ１にて用いる遅延時間が設定され、当該遅延器６−１〜６−ｍ２，７−１〜７−ｍ１と制御器Ｈ’とを直列に結合した制御器Ｈが構成される。

以上のように、本発明の実施形態による制御器設計装置１０によれば、制御対象Ｇｐを、直達項を持たない状態空間モデルで表現することを前提に、目標システムＧｔ２及び逆システムＨinv３から構成される制御器Ｈのパラメータを、制御器Ｈのゲインを指標にＨ∞ノルムを最小化する最適化問題として決定するようにした。

具体的には、遅延時間算出部１１は、音響信号u1-1〜u1-m1，u2-1〜u2-m2，y1，y2に基づいて、全体システムＧｗの遅延時間を算出し、遅延時間が分離されたインパルス応答y1’，y2’を生成する。同定部１２は、遅延時間が分離されたインパルス応答y1’，y2’に基づいて、制御対象Ｇｐ１から遅延時間を分離した制御対象Ｇp#２４、及び目標システムＧｔ２から遅延時間を分離した目標システムＧt#２６を同定する。

仮逆システム構成部１３は、制御対象Ｇp#２４の逆システムを、仮の逆システムＨ0として構成する。仮の逆システムＨ0には、仮逆システム構成部１３によっては安定解が与えられないパラメータΦ^が含まれる。仮制御器構成部１４は、目標システムＧt#２６と仮の逆システムＨ0とを直列に結合し、仮の制御器Ｈ’を構成する。仮の制御器Ｈ’には、仮制御器構成部１４によっては安定解が与えられないパラメータΦ^が含まれる。

パラメータ決定部１５は、仮の制御器Ｈ’を等価変換し、制御器Ｈ’のＨ∞ノルムを評価関数として、Ｈ∞ノルムが最小となるようにパラメータΦ%を決定する。制御器構成部１６は、遅延時間算出部１１により算出された入力側の遅延時間を補償する遅延器６−１〜６−ｍ２，７−１〜７−ｍ１を構成し、当該遅延器６−１〜６−ｍ２，７−１〜７−ｍ１と制御器Ｈ’とを直列に結合し、制御器Ｈを構成する。これにより、制御器Ｈに含まれる全てのパラメータが決定される。

ここで、ΦΦ^＝Ｉpには安定解が存在せず、ΦΦ^Ｃw#＝Ｃw#には安定解が存在することから、パラメータΦ%は、前記数式（１２）においてΦ^Ｃw#＝Φ%とした前記数式（１７）に基づき、制御器Ｈ’のＨ∞ノルムが最小となるように決定される。

これにより、逆システムＨinv３の設計精度を犠牲にすることなく、制御器Ｈのゲインを小さくすることができる。つまり、制御器Ｈのゲインは陽に抑制されるから、従来技術に比べ、外乱等の変化に対する頑健性の高い制御器Ｈを設計することが可能となる。

〔実験結果〕
次に、本発明の実施形態による制御器設計装置１０の実験結果について説明する。図２４は、実験結果を得るための二次音源及び仮想音源等の配置を説明する図であり、図２５は、実験結果を説明する図である。

図２５の実験結果を得るために、再生音場の測定は音響無響室で行った。図２４を参照して、中央に、人間の耳１１２−１，１１２−２に相当するＨＡＴＳ（Head and Torso Simulator、測定用ダミーヘッド）を配置し、その正面に、二次音源であるスピーカ１０４−１〜１０４−５からなるラインスピーカを配置し、さらに、その側方及び後方に、仮想音源であるスピーカ１０６−１〜１０６−５を配置した。ＨＡＴＳの立ち位置が受聴点、すなわちその耳１１２−１，１１２−２の位置が制御点である。ＨＡＴＳ、スピーカ１０４−１〜１０４−５，１０６−１〜１０６−５の距離及び角度は、図２４に示すとおりである。

二次音源であるスピーカ１０４−１〜１０４−５のラインスピーカから耳１１２−１，１１２−２の位置の制御点までのシステムが、図５に示した制御対象Ｇｐ１に対応する。また、仮想音源であるスピーカ１０６−１〜１０６−５から耳１１２−１，１１２−２の位置の制御点までのシステムが、図５に示した目標システムＧｔ２に対応する。

測定信号には、信号長２¹⁷サンプル、量子化ビット数２４ビット、サンプリング周波数４８ｋＨｚのＬｏｇ−ＴＳＰ（Logarithmic−Ｔime Stretched Pulse）信号を用いた。この測定信号を、二次音源及び仮想音源であるスピーカのそれぞれに印加し、ＨＡＴＳの両方の耳１１２−１，１１２−２の位置にて収音された応答を得て、その応答に基づいて制御器Ｈを設計することにより、図２５の実験結果を得た。

図２５には、実験結果として、本発明の実施形態における制御器ＨのＨ∞ノルム、及び、一般技術における制御器のＨ∞ノルムを示している。ここで、一般技術の実験結果は、ΦΦ^＝ＩpのΦ^として、一般的なムーアペンローズ（Moore Penrose）の擬似逆行列を用いた場合を示している。図２５の（１）は、スピーカ１０６−１〜１０６−５のうちスピーカ１０６−１のみを仮想音源とした場合を示し、（２）〜（５）は、それぞれスピーカ１０６−２〜１０６−５のみを仮想音源とした場合を示す。

図２５の（１）に示す実験結果から、本発明の実施形態のＨ∞ノルムは３．４６であり、一般技術のＨ∞ノルムは７１．９９であり、本発明の実施形態の方が一般技術よりもＨ∞ノルムが小さいことがわかる。（２）〜（５）についても同様である。

したがって、本発明の実施形態では、制御器Ｈのゲインを小さくすることができ、制御器Ｈのゲインは陽に抑制されるから、外乱等の変化に対する頑健性の高い制御器Ｈを設計することが可能となる。

〔制御器Ｈの構成及び処理〕
次に、図１に示した制御器設計装置１０により設計された制御器Ｈの構成及び処理について説明する。制御器Ｈは、図２に示したとおり、目標システムＧｔ２及び逆システムＨinv３により構成され、図１６に示したとおり、遅延器６−１〜６−ｍ２，７−１〜７−ｍ１及び制御器Ｈ’を備えている。

遅延器６−１〜６−ｍ２は、音響信号u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2を、予め設定された遅延時間Ｒd1，・・・，Ｒdm2の時間分遅延させ、遅延後の音響信号u2-1〜u2-m2を制御器Ｈ’に出力する。遅延時間Ｒd1，・・・，Ｒdm2は、ステップＳ７０１及びステップＳ７０６により、予め設定される。

図１５は、変換処理後の制御器Ｈ’のブロック線図であり、前記数式（１７）をブロック線図で表したものである。この制御器Ｈ‘は、直達項を持たない状態空間モデルで表され、制御器パラメータは、係数行列（−Ａw#Ｂp#Φ%＋Ａw#），Ｂt#，Φ%からなる。（−Ａw#Ｂp#Φ%＋Ａw#）はシステムの係数行列、Ｂt#は入力側の係数行列、Φ%は出力側の係数行列を示す。

制御器Ｈ’は、乗算器（第１の乗算器）３０、加算器３１、遅延器（第３の遅延器）３２、乗算器（第２の乗算器）３３及び乗算器（第３の乗算器）３４を備えている。乗算器３０は、遅延器６−１〜６−ｍ２から遅延後の音響信号u2-1〜u2-m2（ｕ２’）を入力し、音響信号ｕ２’に入力側の係数行列Ｂt#を乗算し、乗算結果（積）を加算器３１に出力する。

加算器３１は、乗算器３０から乗算結果を入力すると共に、乗算器３３から乗算結果を入力し、両乗算結果を加算し、加算結果を遅延器３２に出力する。遅延器３２は、加算器３１から加算結果を入力し、１サンプル時間分遅延させ、遅延後の加算結果を乗算器３３及び乗算器３４に出力する。遅延器３２が出力する遅延後の加算結果は、入力した加算結果のサンプル時間に対して１サンプル時間前の加算結果である。

乗算器３３は、遅延器３２から加算結果を入力し、加算結果にシステムの係数行列（−Ａw#Ｂp#Φ%＋Ａw#）を乗算し、乗算結果を加算器３１に出力する。乗算器３４は、遅延器３２から加算結果を入力し、加算結果に出力側の係数行列Φ%を乗算し、乗算結果を制御器出力音響信号として遅延器７−１〜７−ｍ１に出力する。

遅延器７−１〜７−ｍ１は、制御器Ｈ’から制御器出力音響信号をそれぞれ入力し、当該制御器出力音響信号を、予め設定された遅延時間Ｒc1，・・・，Ｒcm1の時間分遅延させ、遅延後の音響信号u1-1〜u1-m1をスピーカ１０４−１〜１０４−ｍ１に出力する。遅延時間Ｒc1，・・・，Ｒcm1は、ステップＳ７０１及びステップＳ７０６により、予め設定される。

以上のように、本発明の実施形態による制御器Ｈによれば、遅延器６−１〜６−ｍ２は、音響信号u2-1〜u2-m2を入力し、音響信号u2-1〜u2-m2に対し、制御器設計装置１０により予め設定されたパラメータＲｄの遅延時間Ｒd1，・・・，Ｒdm2の時間分遅延させる。制御器Ｈ’は、遅延時間Ｒd1，・・・，Ｒdm2の時間分遅延させた音響信号u2-1〜u2-m2を入力し、制御器設計装置１０により予め設定されたパラメータ（Ａw#，Ｂt#，Ｂp#，Ｃw#，Φ%）を用いて、直達項を持たない状態空間モデルの演算を行い、ｍ１個の制御器出力音響信号を出力する。

遅延器７−１〜７−ｍ１は、制御器Ｈ’により演算されたｍ１個の制御器出力音響信号を入力し、ｍ１個の制御器出力音響信号に対し、制御器設計装置１０により予め設定されたパラメータＲｃの遅延時間Ｒc1，・・・，Ｒcm1の時間分遅延させる。このようにして生成された音響信号u1-1〜u1-m1は、制御対象Ｇｐ１のスピーカ１０４−１〜１０４−ｍ１へ出力される。

これにより、制御器Ｈのパラメータは、逆システムＨinv３の設計精度を犠牲にすることなく、ゲインが小さくなるように設定された値であるから、制御器Ｈのゲインは陽に抑制され、従来技術に比べ、外乱等の変化に対して高い頑健性を得ることが可能となる。

尚、本発明の実施形態による制御器Ｈのハードウェア構成は、制御器設計装置１０と同様に、通常のコンピュータを使用することができる。制御器Ｈは、ＣＰＵ、ＲＡＭ等の揮発性の記憶媒体、ＲＯＭ等の不揮発性の記憶媒体、及びインタフェース等を備えたコンピュータによって構成される。制御器Ｈに備えた遅延器６−１〜６−ｍ２，７−１〜７−ｍ１及び制御器Ｈ’の各機能は、これらの機能を記述したプログラムをＣＰＵに実行させることによりそれぞれ実現される。これらのプログラムは、前記記憶媒体に格納されており、ＣＰＵに読み出されて実行される。また、これらのプログラムは、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリ等の記憶媒体に格納して頒布することもでき、ネットワークを介して送受信することもできる。

以上、実施形態を挙げて本発明を説明したが、本発明は前記実施形態に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。前記実施形態では、音響システムを例に挙げて説明したが、音響システムは一例であり、本発明は、音響システム以外の制御システムにも適用がある。例えば、複数の制御点を温度制御したり、湿度制御したりする制御システム等にも適用がある。

１，１０１，１０３，１０９ 制御対象Ｇｐ
２，１０８，１１０ 目標システムＧｔ
３，１００，１０２，１０７ 逆システムＨinv
６ 遅延器（第１の遅延器）
７ 遅延器（第２の遅延器）
１０ 制御器設計装置
１１ 遅延時間算出部
１２ 同定部
１３ 仮逆システム構成部
１４ 仮制御器構成部
１５ パラメータ決定部
１６ 制御器構成部
２０ 入力側遅延器Ｒｗ
２１ 全体システムＧw#
２２ 出力側遅延器Ｑｗ
２３ 入力側遅延器Ｒｐ
２４ 制御対象（分離制御対象）Ｇp#
２５ 入力側遅延器Ｒｔ
２６ 目標システム（分離目標システム）Ｇt#
３０ 乗算器（第１の乗算器）
３１ 加算器
３２ 遅延器（第３の遅延器）
３３ 乗算器（第２の乗算器）
３４ 乗算器（第３の乗算器）
５０ 制御部
５１ ＣＰＵ
５２ 記憶部
５３ 記憶装置
５４ 操作／入力部
５５ 表示出力インタフェース部
５６ 通信部
５７ システムバス
１０４，１０６ スピーカ
１０５ マイクロホン
１１２ 耳
Ｈ 制御器
Ｈ’ 仮の制御器
Ｈ0 仮の逆システム

Claims (7)

1. 信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システム、及び前記所定数の提示点へ信号を出力する前記制御対象の逆システムを備えた制御器を設計する制御器設計装置において、
   前記制御対象を、前記所定数の提示点から提示される第１信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、
   前記目標システムを、所定数の提示点から提示される第２信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとした場合に、
   前記第１信号、前記第２信号、及び前記所定数の制御点にて観察される信号に基づいて、前記制御対象の遅延時間及び前記目標システムの遅延時間を算出する遅延時間算出部と、
   前記制御対象から、前記遅延時間算出部により算出された前記制御対象の遅延時間を分離し、分離制御対象を同定すると共に、前記目標システムから、前記遅延時間算出部により算出された前記目標システムの遅延時間を分離し、分離目標システムを同定する同定部と、
   前記同定部により同定された前記分離制御対象の逆システムを、仮逆システムとして構成する仮逆システム構成部と、
   前記同定部により同定された前記分離目標システム、及び前記仮逆システム構成部により構成された前記仮逆システムを結合し、仮制御器を構成する仮制御器構成部と、
   前記仮制御器構成部により構成された前記仮制御器を等価変換して変換後制御器を構成し、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定するパラメータ決定部と、
   前記遅延時間算出部により算出された前記制御対象の遅延時間及び前記目標システムの遅延時間に基づいて、当該制御対象の遅延時間及び当該目標システムの遅延時間を補償する遅延器を構成し、前記遅延器及び前記変換後制御器を結合し、前記制御器を構成する制御器構成部と、
   を備えたことを特徴とする制御器設計装置。
2. 請求項１に記載の制御器設計装置において、
   前記パラメータ決定部は、
   前記仮制御器構成部により構成された前記仮制御器を、所定の変換行列を用いて前記変換後制御器に等価変換し、前記変換後制御器のＨ∞性能を特徴づける所定の線形行列不等式に基づいて、前記変換後制御器のＨ∞ノルムが最小となるように、前記変換後制御器のパラメータを決定する、ことを特徴とする制御器設計装置。
3. 請求項２に記載の制御器設計装置において、
   前記同定部により同定された前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、
   前記同定部により同定された前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とし、
   前記パラメータ決定部により等価変換された前記変換後制御器が、複数の制御器パラメータにて直達項を持たない状態空間モデルで表され、前記複数の制御器パラメータを、前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列とし、
   前記パラメータ決定部は、
   前記変換後制御器のＨ∞ノルムが最小となるように、前記所定のパラメータΦ%を決定する、ことを特徴とする制御器設計装置。
4. 信号が観察される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点を含む制御対象に対し、前記所定数の制御点にて観察される信号の特性を所望の特性に一致させるための目標システムと、前記所定数の提示点へ信号を出力する前記制御対象の逆システムと、を備えた制御器において、
   前記制御対象を、前記所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、
   前記目標システムを、所定数の提示点から提示される信号と前記所定数の制御点にて観察される信号との間の関係について、直達項を持たない状態空間モデルで表されるシステムとし、
   前記制御対象から所定の遅延時間が分離したシステムを分離制御対象とし、当該分離制御対象の逆システムを仮逆システムとし、前記目標システムから所定の遅延時間が分離したシステムを分離目標システムとし、当該分離目標システム及び当該仮逆システムを結合したシステムを仮制御器とし、当該仮制御器を等価変換したシステムを変換後制御器とし、
   前記分離制御対象が、複数の分離制御対象パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離制御対象パラメータを、システム行列Ａw#、入力行列Ｂp#及び出力行列Ｃw#とし、
   前記分離目標システムが、複数の分離目標パラメータにて直達項を持たない状態空間モデルで表され、前記複数の分離目標パラメータを、前記システム行列Ａw#、入力行列Ｂt#及び前記出力行列Ｃw#とした場合に、
   当該制御器は、
   前記目標システムにおける前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第１の遅延器と、
   前記第１の遅延器により遅延させた、前記目標システムにおける前記所定数の提示点分の信号を入力し、前記制御対象における前記所定数の提示点分の信号を生成する前記変換後制御器と、
   前記変換後制御器により生成された、前記制御対象における前記所定数の提示点分の信号を入力し、前記所定数の提示点分の前記信号毎に、予め設定された遅延時間だけ遅延させる第２の遅延器と、を備え、
   前記変換後制御器は、
   前記システム行列Ａw#と前記入力行列Ｂp#と所定のパラメータΦ%とマイナス１との積に前記システム行列Ａw#を加算した結果（−Ａw#Ｂp#Φ%＋Ａw#）で表されるシステム行列、前記入力行列Ｂt#、及び前記所定のパラメータΦ%で表される出力行列にて、直達項を持たない状態空間モデルで表され、第１の乗算器、加算器、第３の遅延器、第２の乗算器及び第３の乗算器を備え、
   前記第１の乗算器が、前記第１の遅延器により遅延させた信号に、前記入力行列Ｂt#を乗算し、
   前記加算器が、前記第１の乗算器により乗算された結果に、前記第２の乗算器により乗算された結果を加算し、
   前記第３の遅延器が、前記第１の加算器により加算された結果を遅延させ、
   前記第２の乗算器が、前記第３の遅延器により遅延させた結果に、前記（−Ａw#Ｂp#Φ%＋Ａw#）で表される前記システム行列を乗算し、
   前記第３の乗算器が、前記第３の遅延器により遅延させた結果に、前記所定のパラメータΦ%で表される前記出力行列を乗算し、
   前記所定のパラメータΦ%を、前記変換後制御器のＨ∞ノルムが最小となるように決定された行列とする、ことを特徴とする制御器。
5. 請求項４に記載の制御器において、
   前記パラメータΦ%を、請求項３に記載の制御器設計装置により決定されたパラメータΦ%とする、ことを特徴とする制御器。
6. コンピュータを、請求項１から３までのいずれか一項に記載の制御器設計装置として機能させるプログラム。
7. コンピュータを、請求項４または５に記載の制御器として機能させるプログラム。

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