JP6399864B2 - 制御器設計装置、制御器設計方法及びプログラム - Google Patents
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Description
図5及び図6は、逆システムを説明する概念図である。図5及び図6において、システム100は、信号Xinを入力して信号Xoutを出力し、システム101は、信号Yinを入力して信号Youtを出力するものとし、システム101を制御対象となるシステム(制御対象システム)Bとする。
次に、音響システムの例を挙げて、制御対象システム及び逆システムについて説明する。音響システムでは、音場再現または室内残響除去等の処理のために、逆システムが用いられる。制御対象システムは、音場再現が行われる音場または残響が除去される室内の音場である。
これらの制御点に対して所望の音響信号を提示する場合、逆システムAであるシステム102を適切に設計した後に、逆システムAに所望の音響信号を入力すればよい。図9は、音響システムにおいて、入力信号に所望の音響特性を付与する制御器Dを説明する概念図である。制御器Dは、制御点にて所望の音響特性を有する音響信号が観察されるように、音響信号を制御対象システムBへ出力する。図8に示した逆システムAであるシステム102に加え、制御点であるマイクロホン105−1,105−2に対して所望の音響信号を提示するように、入力信号に所望の音響特性を付与するシステムCであるシステム110を想定する。つまり、制御器Dであるシステム111は、システムC及び逆システムAを備えて構成される。
まず、本発明の実施形態による制御器設計装置のハードウェア構成について説明する。図1は、本発明の実施形態による制御器設計装置のハードウェア構成を示す概略図である。この制御器設計装置1は、CPU51と、プログラム及びテーブル等を記憶するROM及びRAMからなる記憶部52と、アプリケーションのプログラム、テーブル及びデータ等を記憶する記憶装置(ハードディスク装置)53と、当該制御器設計装置1のオペレータによるキーボード及びマウス等の操作に伴い、所定のデータを入力制御する操作/入力部54と、オペレータに対しデータ入力操作等を促すための画面情報を表示器に出力する表示出力インタフェース部55と、インターネット等のネットワークを介してプログラム及びデータの送受信を行う通信部56と、を備えて構成され、これらの構成部はシステムバス57を介して相互に接続される。
図2は、図1に示した制御器設計装置1における制御部50の機能構成を示すブロック図であり、図1に示した制御部50が制御器設計プログラムの処理を実行する際の機能構成を示している。この制御部50は、初期行列形成部10、逆行列形成部11、制御器行列形成部12及び記憶部52を備えている。逆行列形成部11は、周波数ビン判定手段13、非負近似逆行列形成手段14及び逆行列形成手段15を備えている。
図3は、制御部50による制御器Dの伝達関数行列を形成する処理を示すフローチャートである。以下、図2に示す各構成部及び図3に示すフローチャートについて、図10及び図11に示した音響システムを例にして説明する。
次に、図3のステップS305に示した非負近似逆行列hc(ω)を形成する処理の詳細について説明する。前述のとおり、非負近似逆行列形成手段14は、ステップS305において、前記式(7)に示したとおり、伝達関数行列Xの振幅スペクトル|x(ω)|が伝達関数行列Gの振幅スペクトル|g(ω)|及び非負近似逆行列hc(ω)の積である乗算結果と同じまたは近似するように、非負近似逆行列hc(ω)を形成する。
「亀岡弘和、“非負値行列因子分解”、計測と制御、第51巻第9号、p.835−844、2012年9月号」
また、前記式(10)に示した補助関数Aは一例であり、非負近似逆行列形成手段14は、他の補助関数を設定するようにしてもよい。
10 初期行列形成部
11 逆行列形成部
12 制御器行列形成部
13 周波数ビン判定手段
14 非負近似逆行列形成手段
15 逆行列形成手段
50 制御部
51 CPU
52 記憶部
53 記憶装置
54 操作/入力部
55 表示出力インタフェース部
56 通信部
57 システムバス
100−103,106,107,109,110 システム
104 スピーカ
105 マイクロホン
108,111 制御器
112 耳
Claims (5)
- 信号が観測される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点との間の伝達関数行列で表される制御対象システムに対し、所定の信号を出力する制御器であって、前記制御対象システムの前記制御点にて観察される信号の特性を、所望の特性に一致させるための伝達関数行列で表される特性システムと、前記制御対象システムの伝達関数行列に対する逆行列を制御対象逆行列とした場合の前記制御対象逆行列で表される逆システムとを備えた前記制御器の伝達関数行列を形成する制御器設計装置において、
前記制御対象システムの伝達関数行列及び前記特性システムの伝達関数行列を、周波数ビン毎にそれぞれ形成する行列形成部と、
前記行列形成部により形成された周波数ビン毎のそれぞれの伝達関数行列に基づいて、周波数ビン毎に制御器用逆行列を形成する逆行列形成部と、
前記逆行列形成部により形成された周波数ビン毎の制御器用逆行列に基づいて、前記制御器の伝達関数行列を形成する制御器行列形成部と、を備え、
前記逆行列形成部は、
前記周波数ビンの周波数が所定の周波数であるか否かを判定する周波数ビン判定手段と、
前記周波数ビン判定手段により所定の周波数であると判定された場合、前記周波数ビンにおける前記制御対象システムの伝達関数行列の振幅スペクトル及び前記特性システムの伝達関数行列の振幅スペクトルを取得し、前記特性システムの伝達関数行列の振幅スペクトルが前記制御対象システムの伝達関数行列の振幅スペクトル及び形成する第1の制御器用逆行列の積と同じまたは所定の閾値以下で近似するように、前記第1の制御器用逆行列を形成する第1の逆行列形成手段と、
前記周波数ビン判定手段により所定の周波数でないと判定された場合、前記制御対象逆行列を形成し、前記制御対象逆行列及び前記特性システムの伝達関数行列の積を、第2の制御器用逆行列として形成する第2の逆行列形成手段と、を備え、
前記制御器行列形成部は、
前記第1の逆行列形成手段により形成された第1の制御器用逆行列、及び前記第2の逆行列形成手段により形成された第2の制御器用逆行列に基づいて、前記制御器の伝達関数行列を形成する、ことを特徴とする制御器設計装置。 - 請求項1に記載の制御器設計装置において、
前記周波数ビン判定手段は、
前記周波数ビンの周波数が所定の周波数であるか否かを判定する際に、前記周波数ビンの周波数と所定の閾値とを比較し、前記周波数が前記所定の閾値よりも高い場合、前記周波数ビンの周波数が前記所定の周波数であると判定し、前記周波数が前記所定の閾値以下である場合、前記周波数ビンの周波数が所定の周波数でないと判定する、ことを特徴とする制御器設計装置。 - 請求項1または2に記載の制御器設計装置において、
前記第1の逆行列形成手段は、
前記特性システムの伝達関数行列の振幅スペクトルと、前記制御対象システムの伝達関数行列の振幅スペクトル及び形成する逆行列の積との間の乖離度が最小になるように、前記逆行列を形成する、ことを特徴とする制御器設計装置。 - 信号が観測される所定数の制御点と前記所定数の制御点へ信号をそれぞれ提示する所定数の提示点との間の伝達関数行列で表される制御対象システムに対し、所定の信号を出力する制御器であって、前記制御対象システムの前記制御点にて観察される信号の特性を、所望の特性に一致させるための伝達関数行列で表される特性システムと、前記制御対象システムの伝達関数行列に対する逆行列を制御対象逆行列とした場合の前記制御対象逆行列で表される逆システムとを備えた前記制御器の伝達関数行列を形成する制御器設計装置による制御器設計方法において、
前記制御対象システムの伝達関数行列及び前記特性システムの伝達関数行列を、周波数ビン毎に形成し、前記周波数ビン毎のそれぞれの伝達関数行列を記憶部に格納する第1のステップと、
前記記憶部から周波数ビン毎の前記制御対象システムの伝達関数行列及び前記特性システムの伝達関数行列を読み出し、前記周波数ビンの周波数が所定の周波数であるか否かを判定する第2のステップと、
前記周波数ビンの周波数が前記所定の周波数であると判定した場合、前記周波数ビンにおける前記制御対象システムの伝達関数行列の振幅スペクトル及び前記特性システムの伝達関数行列の振幅スペクトルを取得し、前記特性システムの伝達関数行列の振幅スペクトルが前記制御対象システムの伝達関数行列の振幅スペクトル及び形成する第1の制御器用逆行列の積と同じまたは所定の閾値以下で近似するように、前記第1の制御器用逆行列を形成する第3のステップと、
前記周波数ビンの周波数が前記所定の周波数でないと判定した場合、前記制御対象逆行列を形成し、前記制御対象逆行列及び前記特性システムの伝達関数行列の積を、第2の制御器用逆行列として形成する第4のステップと、
前記第3のステップにて形成した第1の制御器用逆行列、及び前記第4のステップにて形成した第2の制御器用逆行列に基づいて、前記制御器の伝達関数行列を形成する第5のステップと、
を有することを特徴とする制御器設計方法。 - コンピュータを、請求項1から3までのいずれか一項に記載の制御器設計装置として機能させるプログラム。
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JP2014177803A JP6399864B2 (ja) | 2014-09-02 | 2014-09-02 | 制御器設計装置、制御器設計方法及びプログラム |
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JP2014177803A JP6399864B2 (ja) | 2014-09-02 | 2014-09-02 | 制御器設計装置、制御器設計方法及びプログラム |
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