JP2018136774A - Image forming apparatus - Google Patents
Image forming apparatus Download PDFInfo
- Publication number
- JP2018136774A JP2018136774A JP2017031179A JP2017031179A JP2018136774A JP 2018136774 A JP2018136774 A JP 2018136774A JP 2017031179 A JP2017031179 A JP 2017031179A JP 2017031179 A JP2017031179 A JP 2017031179A JP 2018136774 A JP2018136774 A JP 2018136774A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- clock signal
- signal line
- power supply
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、電池でバックアップされたデバイスと、このデバイスと通信を行う制御回路を含む画像形成装置に関する。 The present invention relates to an image forming apparatus including a device backed up by a battery and a control circuit for communicating with the device.
デバイス間のデータ通信にバスを用いることがある。この場合、バスに複数のデバイスが接続される。データ伝送路として、バスは複数のデバイスで共用される。複数のデバイスが同時にバスを使用した場合、データ（信号）の衝突が起きる。正しくデータの送受信ができない。バスでの衝突を避けるための技術の一例が特許文献１に記載されている。
A bus may be used for data communication between devices. In this case, a plurality of devices are connected to the bus. As a data transmission path, the bus is shared by a plurality of devices. When multiple devices use the bus at the same time, data (signal) collision occurs. Data cannot be sent and received correctly. An example of a technique for avoiding a collision on a bus is described in
具体的に、特許文献１には、ＣＰＵと、ＣＰＵからのＷｒｉｔｅ／Ｒｅａｄアクセスに対応するレジスタを有するインターフェース部を備えた信号処理用デバイス（ＡＳＩＣやＦＰＧＡ）の間に接続され、ＣＰＵからアドレス、データおよびＷｒｉｔｅ制御信号が入力されたとき、アドレスに該当するデバイスのレジスタに対してデータを書き込むとともに、外部接続されたＲＡＭにデータをアドレスごとに記憶し、ＣＰＵからアドレス、およびＲｅａｄ制御信号が入力されたとき、アドレスに該当するデバイスのレジスタまたは外部接続されたＲＡＭの該当アドレスのいずれか一方にアクセスしてデータを読み出すとともに、読み出したデータをＣＰＵへ出力するＣＰＵバスアクセス補助回路が記載されている。この構成により、内部回路（ＡＳＩＣ、ＦＰＧＡ）へのＣＰＵインターフェース部のリードアクセスを、バス衝突を発生することなく省略しようとする（特許文献１：請求項１、段落［００１３］）。
Specifically, in
画像形成装置に複数のデバイスを搭載することがある。また、マスターデバイスとしての制御ＩＣと各デバイス（スレーブデバイス）をバスで接続することがある。バスはデータ通信用の信号線を含む。これにより、制御ＩＣと各デバイスはデータ通信可能に接続される。また、バスにクロック用信号線を含める場合がある。例えば、制御ＩＣがクロック信号を出力する。クロック信号はクロック用信号線に入力される。その結果、動作用のクロック信号が各デバイスに供給される。 A plurality of devices may be mounted on the image forming apparatus. Also, a control IC as a master device may be connected to each device (slave device) via a bus. The bus includes a signal line for data communication. Thereby, the control IC and each device are connected so that data communication is possible. In some cases, the bus includes a clock signal line. For example, the control IC outputs a clock signal. The clock signal is input to the clock signal line. As a result, an operation clock signal is supplied to each device.
画像形成装置の電源がＯＦＦされたとき、制御ＩＣと各デバイスへの電力供給が停止される。電力供給停止により、制御ＩＣやデバイスが停止する。また、制御ＩＣはクロック信号の出力を停止する。次の電源ＯＮのとき、制御ＩＣと各デバイスへの電力供給が開始される。制御ＩＣや各デバイスは起動を開始する。制御ＩＣと各デバイスは、予め定められた起動処理（初期動作）を行う。例えば、制御ＩＣはクロック信号の出力を開始する。また、制御ＩＣはデバイスとの通信を開始する。通信により、制御ＩＣはどのようなデバイスが接続されているかを確認する。 When the power of the image forming apparatus is turned off, the power supply to the control IC and each device is stopped. When the power supply is stopped, the control IC and the device are stopped. The control IC stops outputting the clock signal. When the power is turned on next time, power supply to the control IC and each device is started. The control IC and each device start activation. The control IC and each device perform a predetermined activation process (initial operation). For example, the control IC starts outputting a clock signal. Further, the control IC starts communication with the device. Through communication, the control IC confirms what device is connected.
ここで、デバイスを電池でバックアップすることがある。画像形成装置が電源ＯＦＦされても、電池と接続されたデバイス（電池接続デバイス）への電力供給は続く。そのため、リード中（データ送信中）に制御ＩＣのクロック信号の供給が停止した場合、電池接続デバイスはウェイト状態となる。つまり、電池接続デバイスは、次のクロック信号を待つ状態となる。次のクロック信号の入力により、電池接続デバイスは、未送信データの送信を再開する。 Here, the device may be backed up with a battery. Even when the image forming apparatus is powered off, power supply to the device connected to the battery (battery connection device) continues. Therefore, when the supply of the clock signal of the control IC is stopped during reading (during data transmission), the battery connected device enters a wait state. That is, the battery connected device waits for the next clock signal. When the next clock signal is input, the battery-connected device resumes transmission of untransmitted data.
画像形成装置が電源ＯＮされたとき、制御ＩＣは起動処理を行う。起動処理のとき、制御ＩＣはクロック信号の出力を開始する。これにより、各デバイスへのクロック信号の供給が開始される。一方、データ送信中（信号線へのデータ信号入力中）にウェイト状態になった電池接続デバイスは、クロック信号供給開始と同時に未送信データの送信を再開する。クロック信号の供給開始と同時に制御ＩＣがデータ（コマンド）出力を開始すると、データの衝突が生ずる。つまり、制御ＩＣと電池接続デバイスが同時にデータ信号線に入力するため、正常な通信を行うことができない。 When the image forming apparatus is powered on, the control IC performs a startup process. During the startup process, the control IC starts outputting the clock signal. Thereby, supply of the clock signal to each device is started. On the other hand, the battery-connected device that is in a wait state during data transmission (during data signal input to the signal line) resumes transmission of untransmitted data simultaneously with the start of clock signal supply. When the control IC starts outputting data (command) simultaneously with the start of supply of the clock signal, data collision occurs. That is, since the control IC and the battery connection device input to the data signal line at the same time, normal communication cannot be performed.
衝突による通信エラー回避のため、起動処理の過程で、電池接続デバイスから不要なデータを吐き出させる期間を設ける場合がある。例えば、制御ＩＣのクロック信号の供給開始後、一定期間内に受信したデータを破棄するように制御ＩＣや各デバイスを設定する場合がある。しかし、吐き出しが終わるまで制御ＩＣはデータ出力を開始できない。そのため、起動処理に要する時間が長くなるという問題がある。電池接続デバイスに出力待ちのデータが残っているとは限らない。しかし、電池接続デバイスに送信待ちのデータが残っているか否かは判別できない。そのため、電源ＯＮのとき、毎回、データ衝突の回避のための時間を設けなくてはならない。 In order to avoid a communication error due to a collision, a period in which unnecessary data is discharged from the battery-connected device may be provided in the process of startup processing. For example, there is a case where the control IC and each device are set so as to discard the data received within a certain period after the supply of the clock signal of the control IC is started. However, the control IC cannot start data output until the discharge is completed. Therefore, there is a problem that the time required for the startup process becomes long. There is no guarantee that data waiting for output remains in the battery-connected device. However, it cannot be determined whether or not data waiting for transmission remains in the battery-connected device. Therefore, every time the power is turned on, a time for avoiding data collision must be provided.
ここで、特許文献１記載のＣＰＵバスアクセス補助回路は、デバイスのレジスタの設定値の読み出しでの衝突を回避する。しかし、特許文献１記載の技術は、電池でバックアップされたデバイスと関係がない。また、起動処理に要する時間の長期化と関係がない。従って、上記の問題を解決することはできない。
Here, the CPU bus access auxiliary circuit described in
本発明は、上記従来技術の問題点に鑑み、起動時のデータ衝突回避のための時間を不要とし、起動処理に要する時間を短くする。 In view of the above-described problems of the prior art, the present invention eliminates the time for avoiding data collision at the time of activation and shortens the time required for the activation process.
上記課題解決のため、請求項１に係る画像形成装置は、制御回路と、複数のデバイスと、電源装置と、クロック信号線と、データ信号線と、クロック入力部と、電源断検知部と、を備える。前記電源装置は、前記制御回路と複数の前記デバイスに電力を供給する。前記クロック信号線は、前記制御回路とそれぞれの前記デバイスを接続する。前記クロック信号線は、前記制御回路が出力する第１クロック信号を前記デバイスに入力する。前記データ信号線は、前記制御回路とそれぞれの前記デバイスを接続する。前記データ信号線は、前記制御回路と前記デバイス間でやりとりされるデータを伝える。前記クロック入力部は、前記クロック信号線と接続される。前記電源断検知部は、画像形成装置の電源ＯＦＦに基づく前記電源装置の動作停止を検知する。前記デバイスのうち、少なくとも１つの前記デバイスは電池から電力が供給される。前記電源断検知部の出力に基づき前記電源装置の動作停止を認識したとき、前記制御回路は、前記第１クロック信号の出力を停止する。また、前記制御回路は前記クロック入力部の動作を開始させる。前記クロック入力部は、動作開始後、予め設定された個数の第２クロック信号を生成する。前記クロック入力部は、生成した前記第２クロック信号を前記クロック信号線に入力し、その後、動作を停止する。
In order to solve the above problem, an image forming apparatus according to
本発明によれば、起動時のデータ衝突回避のための時間を無くすことができる。従って、画像形成装置の起動処理に要する時間を短くすることができる。 According to the present invention, it is possible to eliminate time for avoiding data collision at startup. Accordingly, the time required for the activation process of the image forming apparatus can be shortened.
以下、図１〜図６を用いて本発明の実施形態を説明する。以下の説明では、画像形成装置として、プリンター１００１００を例に挙げて説明する。但し、本実施の形態に記載されている構成、配置等の各要素は、発明の範囲を限定せず、単なる説明例にすぎない。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. In the following description, the printer 100100 will be described as an example of the image forming apparatus. However, each element such as configuration and arrangement described in this embodiment does not limit the scope of the invention and is merely an illustrative example.
（プリンター１００の概略）
次に、図１に基づき、実施形態に係るプリンター１００を説明する。図１は、実施形態に係るプリンター１００の一例を示す図である。
(Outline of printer 100)
Next, the
プリンター１００は、制御部１０（制御基板）と記憶部２を含む。制御部１０は、プリンター１００の動作を制御する。記憶部２は、制御に必要なデータ、プログラムを記憶する。制御部１０は、制御回路１と画像処理部１１を含む。制御回路１は、ＣＰＵやＳｏＣのような集積回路である。記憶部２は、ＲＯＭ２１、ＲＡＭ２２を含む。記憶部２はＨＤＤのような大容量の記憶装置を備えてもよい。
The
制御回路１は、記憶部２に記憶されるプログラム、データに基づきプリンター１００の各部の制御を行う。制御回路１は、記憶部２に記憶されるプログラム、データに基づき、各種の演算処理を行う。画像処理部１１は、画像データを画像処理する。画像処理部１１は、濃度変換や拡大、縮小のような画像処理を行える。画像処理部１１は、コンピューター２００での設定内容（設定データ）に応じた画像処理を行う。
The
記憶部２は、不揮発性の記憶装置と揮発性の記憶装置の組み合わせである。記憶部２は、プリンター１００の制御用のプログラムやデータ（設定データ）を記憶する。また、記憶部２は、画像データを記憶できる。
The
プリンター１００は、操作パネル３を含む。操作パネル３は表示パネルとハードキーを含む。表示パネルは、プリンター１００の状態、メッセージ、各種設定画面を表示する。制御部１０は、表示パネルの表示を制御する。ハードキーはプリンター１００の動作の設定操作を受け付ける。制御部１０はハードキーによる使用者の操作内容を認識する。
The
また、プリンター１００は印刷部４を含む。印刷部４は、給紙部４ａ、搬送部４ｂ、画像形成部４ｃ、定着部４ｄを含む。制御部１０は、給紙部４ａ、搬送部４ｂ、画像形成部４ｃ、定着部４ｄの動作を制御する。制御部１０は、給紙、用紙搬送、トナー像の形成、転写、定着のような印刷関連処理を制御する。
The
印刷ジョブのとき、制御部１０は、用紙を１枚ずつ給紙部４ａに供給させる。制御部１０は、供給された用紙を搬送部４ｂに搬送させる。制御部１０は、画像データに基づきトナー像を画像形成部４ｃに形成させる。制御部１０は画像形成部４ｃにトナー像を転写させる。これにより、搬送される用紙にトナー像が転写される。制御部１０は、用紙に転写されたトナー像を定着部４ｄに定着させる。搬送部４ｂはトナー定着後の用紙を機外に排出する。印刷済の用紙は排出トレイ（不図示）に排出される。プリンター１００は、印刷時に用いる回転体を回転させるモーター４ｅを複数含む。例えば、回転体は、給紙や用紙搬送用のローラー、感光体ドラム、定着用のローラーである。印刷時、制御部１０はモーター４ｅを回転させる。
In the case of a print job, the
また、プリンター１００は通信部１２を含む。通信部１２は通信用のハードウェアとソフトウェアを備える。例えば、ハードウェアは、ソケット、通信制御用チップ、通信データを記憶するメモリーである。ソフトウェアは、規格に沿って通信を行うためのソフトウェアである。通信部１２はコンピューター２００と通信可能に接続される。例えば、通信部１２はネットワークを介してコンピューター２００と接続される。コンピューター２００は、例えば、ＰＣやサーバーである。通信部１２はコンピューター２００から印刷用データを受信する。印刷用データは、印刷内容を示すデータと印刷設定を示すデータを含む。例えば、印刷内容を示すデータは、画像データやページ記述言語で記述されたデータである。制御部１０は、印刷用データに基づく画像処理を画像処理部１１に行わせる。制御部１０は、画像処理後の画像データに基づく印刷を印刷部４に行わせる。
The
また、プリンター１００はＲＴＣ回路５（Ｒｅａｌ Ｔｉｍｅ Ｃｌｏｃｋ回路）を含む。ＲＴＣ回路５は時計として動作する。ＲＴＣ回路５は、少なくとも、年、月、日、時、分、秒を計る。また、プリンター１００は、センサー６を含む。センサー６は１つとは限らず、複数でもよい。
The
（プリンター１００のバス１０１）
次に、図２を用いて、実施形態に係るプリンター１００のバス１０１の一例を説明する。図２は、実施形態に係るプリンター１００のバス１０１の一例を示す図である。
(
Next, an example of the
プリンター１００は、バス１０１を含む。例えば、バス１０１の規格として、Ｉ２Ｃ（アイ スクエアド シー）を採用することができる。採用できるバス１０１の規格は、Ｉ２Ｃに限られない。
The
バス１０１は、プリンター１００の制御回路１と各デバイス８との間でデータ通信を行うための共通の経路である。バス１０１はクロック信号線ＳＣＬとデータ信号線ＳＤＡを含む。制御回路１はクロック信号線ＳＣＬ及びデータ信号線ＳＤＡと接続される。例えば、制御回路１にバス通信用回路が内蔵される。制御回路１は、少なくとも２つのバス通信用端子を含む。一方の端子１ａにクロック信号線ＳＣＬが接続される。他方の端子１ｂにデータ信号線ＳＤＡが接続される。
The
プリンター１００は、複数のデバイス８を含む。例えば、バス１０１に接続されるデバイス８には、ＲＴＣ回路５、ＲＯＭ２１、センサー６がある。例えば、センサー６は、温度センサーや湿度センサーである。温度センサーと湿度センサーの設置個数は、１つでもよいし、複数でもよい。上記以外のセンサー６をデバイス８としてプリンター１００に設けてもよい。
The
各デバイス８は、クロック信号線ＳＣＬとデータ信号線ＳＤＡに接続される。各信号線に接続されるデバイス数は画像形成装置により異なる。以下では、合計ｎ個（ｎは２以上の正の整数）のデバイス８を各信号線に接続する例を説明する。また、ｎ個のデバイス８のうち、第１デバイス８１がＲＴＣ回路５であり、第２デバイス８２がＲＯＭ２１であり、第ｎデバイス８ｎがセンサー６である例を説明する。
Each
各デバイス８は、少なくとも２つの端子を含む。一方の端子８ａは、入力用端子であり、クロック信号線ＳＣＬと接続される。他方の端子８ｂは、入出力用の端子であり、データ信号線ＳＤＡと接続される。
Each
クロック信号線ＳＣＬは、制御回路１とそれぞれのデバイス８を接続する。制御回路１は第１クロック信号ＣＬ１を出力する。第１クロック信号ＣＬ１は各デバイス８の動作用クロックである。デバイス８は供給されるクロック信号に基づき動作する。制御回路１が出力した第１クロック信号ＣＬ１は、クロック信号線ＳＣＬに入力される。その結果、第１クロック信号ＣＬ１が各デバイス８に入力される。
The clock signal line SCL connects the
第１クロック信号ＣＬ１の出力のため、制御回路１はスイッチング回路１ｃを含む。例えば、スイッチング回路１ｃはＣＭＯＳ回路である。スイッチング回路１ｃは、ＣＭＯＳ回路以外の回路でもよい。制御回路１（スイッチング回路１ｃ）は、所定の周波数でクロック信号線ＳＣＬのレベル（ＨｉｇｈレベルとＬｏｗレベル）を変化させる。
For outputting the first clock signal CL1, the
データ信号線ＳＤＡは、制御回路１とそれぞれのデバイス８を接続する。データ信号線ＳＤＡは、制御回路１とデバイス８間でやりとりされるデータ信号を伝える。プリンター１００では、制御回路１がマスターデバイスである。制御回路１はデータ信号線ＳＤＡでの通信を制御する。
The data signal line SDA connects the
何れかのデバイス８にデータを書き込むとき、制御回路１は、ｗｒｉｔｅ要求と、書き込み先（データを記憶させるデバイス８）を示すデータと、書き込むデータをデータ信号線ＳＤＡに入力する。書き込み先として指定されたデバイス８は、データを受信し、記憶する。
When writing data to any one of the
何れかのデバイス８からデータを読み出すとき、制御回路１は、ｒｅａｄ要求と、読み出し元（データを読み出すデバイス８）を示すデータと、読み出すデータを示す信号をデータ信号線ＳＤＡに入力する。読み出し元として指定されたデバイス８は、データを受信する。そして、読み出し元として指定されたデバイス８は、要求されたデータをデータ信号線ＳＤＡに入力する。制御回路１は、デバイス８が出力したデータを受信する。
When reading data from any of the
例えば、ＲＴＣ回路５から時間（時刻）を読み出すとき、制御回路１は、ＲＴＣ回路５に時間の読み出しを要求する。要求を受けたＲＴＣ回路５は、時間を示すデータをデータ信号線ＳＤＡに入力する。制御回路１は、データ信号線ＳＤＡに入力されたデータを受信する。これにより、制御回路１（制御部１０）は、現在の時間を認識する。
For example, when reading time (time) from the
プリンター１００は電源装置７を含む。電源装置７は、データ信号線ＳＤＡに電圧Ｖｄｄを印加する。電源装置７はプルアップ抵抗Ｒ１を介してデータ信号線ＳＤＡに電圧Ｖｄｄを印加する。データ信号線ＳＤＡはプルアップされる。例えば、電圧Ｖｄｄは、ＤＣ３．３Ｖである。電圧Ｖｄｄは、３．３Ｖ以外の値でもよい。制御回路１と各デバイス８は、データ信号線ＳＤＡをグランドに接続することによりデータ信号線ＳＤＡのレベルを変化させる。つまり、制御回路１と各デバイス８は、オープンドレイン又はオープンコレクタ方式でデータをやりとりする。
The
制御回路１と各デバイス８は、データ信号線ＳＤＡとグランドの接続、非接続を切り替えるためのトランジスタ（不図示）を含む。グランドとデータ信号線ＳＤＡを接続した場合、データ信号線ＳＤＡはＬｏｗレベルになる。グランドとデータ信号線ＳＤＡを接続していない場合、データ信号線ＳＤＡはＨｉｇｈレベルとなる。制御回路１と各デバイス８に含まれるコントローラー８ｃがトランジスタのＯＮ／ＯＦＦを制御する。
The
なお、図２に示すように、電源装置７はクロック信号線ＳＣＬと接続されない。一方で、クロック信号線ＳＣＬには、クロック入力部９が接続される。クロック入力部９は、予め定められた周波数でＨｉｇｈレベルとＬｏｗレベルが変化する第２クロック信号ＣＬ２を出力する回路である。クロック入力部９は、例えば、タイマー回路である。第２クロック信号ＣＬ２の周波数は、第１クロック信号ＣＬ１の周波数以下とする。具体的には、クロック入力部９の出力端子とクロック信号線ＳＣＬが接続される。クロック入力部９は、生成した第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力する。
As shown in FIG. 2, the
（制御回路１と各デバイス８への電力供給）
次に、図３を用いて、実施形態に係る制御回路１と各デバイス８への電力供給の一例を説明する。図３は、実施形態に係る制御回路１と各デバイス８への電力供給の一例を示す図である。
(Power supply to the
Next, an example of power supply to the
プリンター１００は、電源スイッチ７０を含む。電源スイッチ７０を操作することにより、使用者は電源ＯＮ状態と電源ＯＦＦ状態を切り替えることができる。例えば、会社の始業に合わせて使用者はプリンター１００を電源ＯＮ状態にする。会社の終業にあわせて使用者は、プリンター１００を電源ＯＦＦ状態にする。
The
図１〜図３に示すように、プリンター１００は電源装置７を含む。電源装置７は１次電源部７１と２次電源部７２を含む。また、電源装置７は、商用電源（コンセント）と接続される。商用電源からの電力は１次電源部７１に入力される。
As shown in FIGS. 1 to 3, the
１次電源部７１は商用電源から供給される交流電力を変換する。１次電源部７１は直流電圧を生成する。例えば、１次電源部７１はモーター４ｅ用のＤＣ２４Ｖを生成する。例えば、１次電源部７１は、トランス、トランジスタ、ダイオード、コンデンサー、コイルを含むスイッチング電源である。
The primary
２次電源部７２は１次電源部７１が生成した直流電圧を変換する（降圧する）。２次電源部７２は低圧電源である。電源ＯＮ状態のとき２次電源部７２が動作する。電源ＯＦＦ状態のとき２次電源部７２は動作しない。２次電源部７２は、電源スイッチ７０によりプリンター１００の電源がＯＮされたとき、動作を開始する。プリンター１００の電源がＯＦＦされたとき２次電源部７２は動作を停止する。２次電源部７２は、少なくとも、制御回路１と各デバイス８に電力を供給する。２次電源部７２は、制御回路１、第１デバイス８１（ＲＴＣ回路５）、第２デバイス８２（ＲＯＭ２１）、第ｎデバイス８ｎ（センサー６）に電力を供給する。２次電源部７２は、通信部１２、画像処理部１１、操作パネル３にも電力を供給する。
The secondary
２次電源部７２は複数種類の直流電圧を生成する。供給先の動作に必要な電圧が生成される。例えば、２次電源部７２は、ＤＣ５Ｖ、３．３Ｖ、２．５Ｖ、１．８Ｖのように複数種の電圧を生成できる。そのため、２次電源部７２は複数の電力変換回路を含む。例えば、電力変換回路はＤＣＤＣコンバーターである。２次電源部７２は対応する大きさの電圧を供給先に入力する。
The secondary
また、プリンター１００には電源断検知部７３が設けられる。プリンター１００の電源がＯＦＦされたとき、２次電源部７２の動作が停止する。電源断検知部７３は、プリンター１００の電源ＯＦＦに基づく電源装置７（２次電源部７２）の動作停止を検知する。言い換えると、電源断検知部７３は、プリンター１００の電源ＯＦＦを検知する。動作停止を検知したとき、電源断検知部７３は停止通知を制御回路１に入力する。制御回路１は電源断検知部７３の出力に基づき、電源装置７の動作停止を認識する。
The
例えば、電源断検知部７３は比較回路である。電源断検知部７３は規定電圧値を生成する。電源断検知部７３は、２次電源部７２から制御回路１に供給される電圧と規定電圧値を比較する。２次電源部７２の動作停止により、２次電源部７２から制御回路１に供給される電圧が次第に低下する。２次電源部７２が制御回路１に供給する電圧が規定電圧値以上になった後、２次電源部７２が制御回路１に供給する電圧が規定電圧値を下回ったとき、電源断検知部７３は電源装置７（２次電源部７２）が動作を停止したと認識する。なお、規定電圧値は、２次電源部７２が制御回路１に供給する電圧値（予め設定された電圧値）よりも小さい。また、規定電圧値は制御回路１の最低動作電圧値よりも大きい。予め設定された電圧値＞規定電圧値＞最低動作電圧値の関係がある。
For example, the power-
ここで、各信号線に接続されたデバイス８のうち、第１デバイス８１（ＲＴＣ回路５）には電池５０から電力が供給される。プリンター１００は、電池５０から電力供給を受けるデバイス８を少なくとも１つ含む。電池５０からの電力供給により、電源ＯＦＦ状態でも（２次電源部７２が動作を停止していても）第１デバイス８１は動作可能である。
Here, of the
電源装置７が制御回路１と各デバイス８に電力を供給している間、制御回路１は、クロック入力部９を動作させない。例えば、プリンター１００の電源ＯＮ状態では、制御回路１はクロック入力部９を動作させない。電源断検知部７３から停止通知を受信したとき、制御回路１は、クロック入力部９の動作を開始させる。例えば、電源装置７（２次電源部７２）が動作を停止したとき、制御回路１はクロック入力部９の動作を開始させる。クロック入力部９は、動作を開始後、予め設定された個数の第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力する。その後、クロック入力部９は動作を停止する。
While the
図３に示すように、電池５０がクロック入力部９に電力を供給してもよい。この場合、クロック入力部９は、電池５０から供給される電力を用いて第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力する。これにより、電源装置７（２次電源部７２）が動作を停止しても、クロック入力部９を動作させることができる。
As shown in FIG. 3, the
また、図３に示すように、クロック入力部９に対し、キャパシターＣ１を設けてもよい。この場合、キャパシターＣ１の一端はクロック入力部９と電源装置７に接続される。キャパシターＣ１の他端はグランドに接続される。電力供給中、電源装置７はキャパシターＣ１を充電する。クロック入力部９は、電源断検知部７３による電力供給遮断の検知の前にキャパシターＣ１に充電された電荷を用いて第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力する。電源装置７からの電力供給が停止されても、クロック入力部９を動作させることができる。
Further, as shown in FIG. 3, a capacitor C <b> 1 may be provided for the
なお、電池５０がクロック入力部９に電力を供給する場合、キャパシターＣ１を設けなくてもよい。キャパシターＣ１を設ける場合、電池５０からクロック入力部９に電力を供給しなくてよい。
When the
（電池５０でバックアップされたデバイス８の問題点）
次に、図４を用いて、電池５０でバックアップされたデバイス８の問題点を説明する。図４は、電池５０でバックアップされたデバイス８の問題点を説明するためのタイミングチャートである。
(Problem of
Next, problems of the
図４のタイミングチャートのうち、上段のチャート（波形）は、２次電源部７２の出力電圧の波形の一例を示す。例えば、２次電源部７２が制御回路１に供給する電圧波形の一例を示す。中段のチャートは、制御回路１が出力するクロック信号の波形の一例を示す。下段のチャートは、データ信号の一例を示す。
In the timing chart of FIG. 4, the upper chart (waveform) shows an example of the waveform of the output voltage of the secondary
図４のデータのうち、例えば、第１データＤ１は、ＲＴＣ回路５からの時間の読み出しを要求するデータである。制御回路１は、第１データＤ１において、ＲＴＣ回路５に時間の読み出し要求を送信している。
Among the data in FIG. 4, for example, the first data D <b> 1 is data requesting reading of time from the
図４のデータのうち、第２データＤ２はＲＴＣ回路５が送信したデータである。ＲＴＣ回路５は、第２データＤ２をデータ信号線ＳＤＡに入力する。第２データＤ２において、ＲＴＣ回路５は、制御回路１の要求に応じ、現在の時間を示すデータを送信している。図４のタイミングチャートのうち、時点ｔ１は、ＲＴＣ回路５がデータの送信を開始した時点である。
Among the data in FIG. 4, the second data D <b> 2 is data transmitted by the
電源スイッチ７０が押されたことによって２次電源部７２（電源装置７）の出力電圧が低下する。図４のタイミングチャートの時点ｔ２は、電源断検知部７３が電源装置７（２次電源部７２）の動作停止を検知した時点である。プリンター１００の電源ＯＦＦにより、クロック信号のＨｉｇｈレベル時の電圧も次第に低下する。やがて、有効なクロック信号が制御回路１からＲＴＣ回路５に供給されなくなる。つまり、図４では、ＲＴＣ回路５のデータ送信完了前に電源装置７の動作が停止している。
When the
ここで、ＲＴＣ回路５は電池５０でバックアップされている。そのため、ＲＴＣ回路５は未送信のデータを保持できる。ＲＴＣ回路５は、送信待ち状態となる。図４の第２データＤ２のうち、破線部分が未送信データＤ３である。次にプリンター１００の電源がＯＮされ、制御回路１がクロック信号の出力を開始したとき、ＲＴＣ回路５は未送信データＤ３の送信を再開する。
Here, the
図４のタイミングチャートのうち、時点ｔ３はプリンター１００が電源ＯＮ状態となった時点である。時点ｔ３から２次電源部７２の出力電圧の上昇が開始する。時点ｔ４は、制御回路１がクロック信号の出力を開始する時点である。
In the timing chart of FIG. 4, a time point t3 is a time point when the
送信待ち状態でクロック信号の供給が開始されると、ＲＴＣ回路５はデータ送信を再開する。データ衝突を避けるため、制御回路１はクロック信号の出力開始と同時にデータ出力を開始できない。図４のうち、網掛け部分でデータの衝突が起きる可能性がある。データの衝突を避けるには、ＲＴＣ回路５の未送信データＤ３の送信完了を待つ必要がある。クロック信号の出力開始後、待ち時間が経過してから、制御回路１はデータ出力を開始できる。待ち時間分、電源ＯＮ時の起動処理が遅くなる。
When the supply of the clock signal is started while waiting for transmission, the
そこで、プリンター１００では、クロック入力部９が設けられる。クロック入力部９により、次のプリンター１００の電源ＯＮまでに、ＲＴＣ回路５の未送信データＤ３を全て出力させる。言い換えると、電源ＯＦＦ状態に移行した時点で、ＲＴＣ回路５の送信待ち状態を解消する。以下、電源ＯＦＦ状態への移行時の処理の流れの一例を説明する。
Therefore, the
（電源がＯＦＦされたときの処理の流れ）
次に、図５、図６を用いて、実施形態に係るプリンター１００で電源がＯＦＦされたときの処理の流れの一例を説明する。図５は、実施形態に係るプリンター１００で電源がＯＦＦされたときの処理の流れの一例を示すフローチャートである。図６は、実施形態に係るプリンター１００に係るタイミングチャートである。
(Processing flow when the power is turned off)
Next, an example of a processing flow when the
図５のフローチャートのスタートは、電源断検知部７３が電源装置７（２次電源部７２）の動作停止を検知した時点である。言い換えると、電源断検知部７３の出力に基づき、制御回路１が電源装置７（２次電源部７２）の動作停止を認識した時点である。
The start of the flowchart of FIG. 5 is when the power-
図６においては、時点Ｔ１が、電源断検知部７３の出力に基づき、制御回路１が電源装置７（２次電源部７２）の動作停止を認識した時点である。ここで、図６のタイミングチャートのうち、最上段のチャート（波形）は、２次電源部７２の出力電圧の波形の一例を示す。例えば、２次電源部７２が制御回路１に供給する電圧波形の一例を示す。上から２段目のチャートは、電源断検知部７３が制御回路１に入力する信号の波形の一例を示す。２次電源部７２の出力電圧値が規定電圧値以上のとき、電源断検知部７３は、Ｈｉｇｈレベルを出力する。２次電源部７２の出力電圧値が規定電圧値未満のとき、電源断検知部７３は、Ｌｏｗレベルを出力する。電源断検知部７３から入力される信号がＬｏｗレベルに変化したとき、制御回路１は、電源装置７の動作が停止したと認識する。また、上から３段目のチャートは、クロック信号線ＳＣＬに入力されるクロック信号の波形の一例を示す。最下段のチャートはデータ信号の一例を示す。
In FIG. 6, time T <b> 1 is a time when the
まず、制御回路１は、デバイス８への要求（コマンド）の発行を停止する（ステップ♯１）。次に、制御回路１は、第１クロック信号ＣＬ１の出力を停止する（ステップ♯２）。図６では、時点Ｔ２は、第１クロック信号ＣＬ１の出力が停止された時点である。電源装置７（２次電源部７２）の動作停止を認識したとき、制御回路１は、直ちに第１クロック信号ＣＬ１の出力を停止する。続いて、制御回路１は、クロック入力部９の動作を開始させる（ステップ♯３）。２次電源部７２から入力される電圧が最低動作電圧を下回る前に、制御回路１は、動作開始をクロック入力部９に指示する。やがて、制御回路１は動作を停止する。
First, the
クロック入力部９は、動作開始後、予め設定された個数の第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力する（ステップ♯４）。図６では、クロック信号線ＳＣＬへの第２クロック信号ＣＬ２の入力開始時点が時点Ｔ３である。予め設定された個数は、第１デバイス８１（電池５０から電力が供給されるデバイス８）が、全データを送信できる数以上である。言い換えると、制御回路１から要求されたとき、ＲＴＣ回路５が送信するデータ（時間を示すデータ）の全ビット数以上である。
After the operation starts, the
図６の最下段のチャートに示すように、第２クロック信号ＣＬ２によって、第１デバイス８１（ＲＴＣ回路５）から送信するデータが全て吐き出される。データ送信中に電源装置７の動作が停止しても、第１デバイス８１は送信待ち状態とはならない。図６において、時点Ｔ４は第１デバイス８１が全データを出力しきった時点である。その後、クロック入力部９は、動作を停止する（ステップ♯５）。クロック入力部９は必要最低限のみ動作する。動作時間の最短化が図られる。そして、本フローは終了する（エンド）。
As shown in the lowermost chart of FIG. 6, all data transmitted from the first device 81 (RTC circuit 5) is discharged by the second clock signal CL2. Even if the operation of the
図６において、時点Ｔ５は、プリンター１００の電源がＯＮされた時点である。電源装置７が動作を開始する。２次電源部７２の出力電圧の上昇し始める。図６において、時点Ｔ６は、電源断検知部７３が２次電源部７２の出力電圧値が規定電圧値以上になったことを検知した時点である。これにより、電源断検知部７３は、Ｈｉｇｈレベルの信号を制御回路１に入力する。
In FIG. 6, a time point T5 is a time point when the
起動処理時、制御回路１による第１クロック信号ＣＬ１の供給開始にあわせ、第１デバイス８１（ＲＴＣ回路５）が未送信データＤ３の出力を再開することがなくなる。従って、図６に示すように、第１クロック信号ＣＬ１の供給開始当初から、制御回路１と各デバイス８はデータのやりとりを開始できる。
During the startup process, the first device 81 (RTC circuit 5) does not resume the output of the untransmitted data D3 in accordance with the start of supply of the first clock signal CL1 by the
このようにして、実施形態に係る画像形成装置（プリンター１００）は、制御回路１、複数のデバイス８、電源装置７、クロック信号線ＳＣＬ、データ信号線ＳＤＡ、クロック入力部９、電源断検知部７３を備える。電源装置７は、制御回路１と複数のデバイス８に電力を供給する。クロック信号線ＳＣＬは、制御回路１とそれぞれのデバイス８を接続する。クロック信号線ＳＣＬは、制御回路１が出力する第１クロック信号ＣＬ１をデバイス８に入力する。データ信号線ＳＤＡは、制御回路１とそれぞれのデバイス８を接続する。データ信号線ＳＤＡは、制御回路１とデバイス８間でやりとりされるデータを伝える。クロック入力部９は、クロック信号線ＳＣＬと接続される。電源断検知部７３は、画像形成装置の電源ＯＦＦに基づく電源装置７の動作停止を検知する。デバイス８のうち、少なくとも１つのデバイス８（ＲＴＣ回路５）は電池５０から電力が供給される。電源断検知部７３の出力に基づき電源装置７の動作停止を認識したとき、制御回路１は、第１クロック信号ＣＬ１の出力を停止する。また、制御回路１はクロック入力部９の動作を開始させる。クロック入力部９は、動作開始後、予め設定された個数の第２クロック信号ＣＬ２を生成する。クロック入力部９は、生成した第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力し、その後、動作を停止する。
As described above, the image forming apparatus (printer 100) according to the embodiment includes the
これにより、第１クロック信号ＣＬ１の停止後、第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力することができる。データ送信中に第１クロック信号ＣＬ１の供給が停止されても、第２クロック信号ＣＬ２により、電池５０でバックアップされたデバイス８（バックアップデバイス８、ＲＴＣ回路５）にデータ送信を続けさせることができる。バックアップデバイス８に全データを吐き出させることができる。クロック信号の待ち状態は、次の起動時まで持ち越されない。従って、バックアップデバイス８から不要なデータを吐き出させるための期間を起動処理時に設ける必要がない。起動処理に要する時間を短くすることができる。起動時、制御回路１は、第１クロック信号ＣＬ１の供給開始と同時に各デバイス８と通信を開始できる。データの衝突や通信エラーは生じない。
Accordingly, after the first clock signal CL1 is stopped, the second clock signal CL2 can be input to the clock signal line SCL. Even if the supply of the first clock signal CL1 is stopped during data transmission, the device 8 (
また、予め設定された個数は、電池５０から電力が供給されるデバイス８が制御回路１から要求されたデータを全て送信できる数以上である。これにより、バックアップデバイス８のリード中に第１クロック信号ＣＬ１の供給が停止された場合、第２クロック信号ＣＬ２に基づき、バックアップデバイス８から全データを送信させることができる。電源装置７の動作停止により第１クロック信号ＣＬ１の供給が停止されるとき、バックアップデバイス８に全データを吐き出させることができる。
Further, the preset number is equal to or greater than the number that allows the
電源装置７の動作停止を認識したとき、制御回路１は、デバイス８への要求の発行停止後、第１クロック信号ＣＬ１の出力を停止する。そして、制御回路１は、クロック入力部９の動作を開始させる。これにより、第１クロック信号ＣＬ１の供給停止前に、制御回路１から新たな要求は出されない。第２クロック信号ＣＬ２への切替後、バックアップデバイス８のみにデータを出力させることができる。また、第１クロック信号ＣＬ１の出力停止後、第２クロック信号ＣＬ２の供給が開始されるので、第１クロック信号ＣＬ１と第２クロック信号ＣＬ２の衝突はない。
When recognizing the stop of the operation of the
電池５０がクロック入力部９に電力を供給してもよい。この場合、クロック入力部９は、電池５０から供給される電力を用いて第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力する。これにより、電源装置７が動作を停止しても、クロック入力部９を動作させることができる。クロック入力部９は、バックアップデバイス８にデータを吐き出させる間だけ動作する。クロック入力部９の動作期間は限られる。そのため、電池５０の寿命に大きな影響はない。クロック入力部９のための電池５０を特別に設ける必要がない。
The
また、画像形成装置にキャパシターＣ１を設けてもよい。この場合、キャパシターＣ１とクロック入力部９が接続される。クロック入力部９は、電源装置７の動作停止前にキャパシターＣ１に充電された電荷を用いて第２クロック信号ＣＬ２をクロック信号線ＳＣＬに入力する。これにより、電源装置７が動作を停止しても、クロック入力部９を動作させることができる。クロック入力部９のための電池５０を特別に設ける必要がない。
Further, the capacitor C1 may be provided in the image forming apparatus. In this case, the capacitor C1 and the
電源装置７は、プルアップ抵抗Ｒ１を介してデータ信号線ＳＤＡに電圧を印加する。電源装置７は、クロック信号線ＳＣＬと接続されない。デバイス８は、データ信号線ＳＤＡをグランドに接続することによりデータ信号線ＳＤＡのレベルを変化させる。制御回路１は、スイッチングにより第１クロック信号ＣＬ１のレベルを変化させる。これにより、クロック信号線ＳＣＬと電源装置７は接続されない。そのため、第２クロック信号ＣＬ２に基づく電流が、クロック信号線ＳＣＬを介して動作停止状態の電源装置７に流れ込まない。電源装置７への不要な電流の回り込みがない。また、第２クロック信号ＣＬ２によってデータを吐き出すとき、バックアップデバイス８はデータ信号線ＳＤＡをグランドに接続する動作を行う。従って第２クロック信号ＣＬ２に基づきデータが送信されても、制御回路１や他のデバイス８への電流の流れ込みはない。第２クロック信号ＣＬ２に基づきバックアップデバイス８がデータを送信しても、電源装置７、制御回路１、各デバイス８に悪影響はない。
The
電池５０から電力が供給されるデバイス８は、ＲＴＣ回路５である。これにより、ＲＴＣ回路５を搭載しても、画像形成装置の起動に要する時間を短くすることができる。
The
本発明の実施形態を説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。 Although the embodiment of the present invention has been described, the scope of the present invention is not limited to this, and various modifications can be made without departing from the spirit of the invention.
本発明は、制御回路と複数のデバイスを含む画像形成装置に使用可能である。 The present invention can be used in an image forming apparatus including a control circuit and a plurality of devices.
１００ プリンター（画像形成装置） １ 制御回路
５ ＲＴＣ回路（第１デバイス） ５０ 電池
７ 電源装置 ７３ 電源断検知部
８ デバイス ８１ 第１デバイス
８２ 第２デバイス ８ｎ 第ｎデバイス
９ クロック入力部 ＳＣＬ クロック信号線
ＳＤＡ データ信号線 Ｃ１ キャパシター
Ｒ１ プルアップ抵抗 ＣＬ１ 第１クロック信号
ＣＬ２ 第２クロック信号
DESCRIPTION OF
Claims (7)
複数のデバイスと、
前記制御回路と複数の前記デバイスに電力を供給する電源装置と、
前記制御回路とそれぞれの前記デバイスを接続し、前記制御回路が出力する第１クロック信号を前記デバイスに入力するクロック信号線と、
前記制御回路とそれぞれの前記デバイスを接続し、前記制御回路と前記デバイス間でやりとりされるデータを伝えるデータ信号線と、
前記クロック信号線と接続されるクロック入力部と、
画像形成装置の電源ＯＦＦに基づく前記電源装置の動作停止を検知する電源断検知部と、を備え、
前記デバイスのうち、少なくとも１つの前記デバイスは電池から電力が供給され、
前記電源断検知部の出力に基づき前記電源装置の動作停止を認識したとき、
前記制御回路は、前記第１クロック信号の出力を停止し、前記クロック入力部の動作を開始させ、
前記クロック入力部は、動作開始後、予め設定された個数の第２クロック信号を生成し、生成した前記第２クロック信号を前記クロック信号線に入力し、その後、動作を停止することを特徴とする画像形成装置。 A control circuit;
Multiple devices,
A power supply apparatus for supplying power to the control circuit and the plurality of devices;
A clock signal line for connecting the control circuit and each of the devices, and inputting a first clock signal output from the control circuit to the device;
A data signal line for connecting the control circuit and each of the devices and transmitting data exchanged between the control circuit and the device;
A clock input connected to the clock signal line;
A power-off detection unit that detects an operation stop of the power supply device based on power-off of the image forming apparatus,
At least one of the devices is powered by a battery,
When recognizing the operation stop of the power supply device based on the output of the power-off detector
The control circuit stops the output of the first clock signal and starts the operation of the clock input unit;
The clock input unit generates a predetermined number of second clock signals after the operation starts, inputs the generated second clock signals to the clock signal line, and then stops the operation. Image forming apparatus.
前記制御回路は、
前記デバイスへの要求の発行停止後、前記第１クロック信号の出力を停止し、
前記クロック入力部の動作を開始させることを特徴とする請求項１又は２に記載の画像形成装置。 When recognizing that the power supply unit has stopped operating,
The control circuit includes:
After stopping issuing requests to the device, stop outputting the first clock signal,
The image forming apparatus according to claim 1, wherein an operation of the clock input unit is started.
前記クロック入力部は、前記電池から供給される電力を用いて前記第２クロック信号を前記クロック信号線に入力することを特徴とする請求項１乃至３の何れか１項に記載の画像形成装置。 The battery supplies power to the clock input;
4. The image forming apparatus according to claim 1, wherein the clock input unit inputs the second clock signal to the clock signal line using electric power supplied from the battery. 5. .
前記キャパシターと前記クロック入力部が接続され、
前記クロック入力部は、前記電源装置の動作停止前に前記キャパシターに充電された電荷を用いて前記第２クロック信号を前記クロック信号線に入力することを特徴とする請求項１乃至３の何れか１項に記載の画像形成装置。 Including capacitors,
The capacitor and the clock input unit are connected,
4. The clock input unit inputs the second clock signal to the clock signal line using the electric charge charged in the capacitor before the operation of the power supply device is stopped. 5. 2. The image forming apparatus according to item 1.
前記デバイスは、前記データ信号線をグランドに接続することにより前記データ信号線のレベルを変化させ、
前記制御回路は、スイッチングにより前記第１クロック信号のレベルを変化させることを特徴とする請求項１乃至５の何れか１項に記載の画像形成装置。 The power supply device applies a voltage to the data signal line via a pull-up resistor and is not connected to the clock signal line.
The device changes the level of the data signal line by connecting the data signal line to a ground,
The image forming apparatus according to claim 1, wherein the control circuit changes a level of the first clock signal by switching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017031179A JP6589907B2 (en) | 2017-02-22 | 2017-02-22 | Image forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017031179A JP6589907B2 (en) | 2017-02-22 | 2017-02-22 | Image forming apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018136774A true JP2018136774A (en) | 2018-08-30 |
| JP6589907B2 JP6589907B2 (en) | 2019-10-16 |
Family
ID=63366910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017031179A Expired - Fee Related JP6589907B2 (en) | 2017-02-22 | 2017-02-22 | Image forming apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6589907B2 (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022507643A (en) * | 2018-12-03 | 2022-01-18 | ヒューレット－パッカード デベロップメント カンパニー エル．ピー． | Logic circuit |
| US11250146B2 (en) | 2018-12-03 | 2022-02-15 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11292261B2 (en) | 2018-12-03 | 2022-04-05 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11298950B2 (en) | 2018-12-03 | 2022-04-12 | Hewlett-Packard Development Company, L.P. | Print liquid supply units |
| US11312145B2 (en) | 2018-12-03 | 2022-04-26 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11338586B2 (en) | 2018-12-03 | 2022-05-24 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11364716B2 (en) | 2018-12-03 | 2022-06-21 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11407229B2 (en) | 2019-10-25 | 2022-08-09 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11429554B2 (en) | 2018-12-03 | 2022-08-30 | Hewlett-Packard Development Company, L.P. | Logic circuitry package accessible for a time period duration while disregarding inter-integrated circuitry traffic |
| US11479047B2 (en) | 2018-12-03 | 2022-10-25 | Hewlett-Packard Development Company, L.P. | Print liquid supply units |
-
2017
- 2017-02-22 JP JP2017031179A patent/JP6589907B2/en not_active Expired - Fee Related
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11345159B2 (en) | 2018-12-03 | 2022-05-31 | Hewlett-Packard Development Company, L.P. | Replaceable print apparatus component |
| US11298950B2 (en) | 2018-12-03 | 2022-04-12 | Hewlett-Packard Development Company, L.P. | Print liquid supply units |
| JP2022507643A (en) * | 2018-12-03 | 2022-01-18 | ヒューレット－パッカード デベロップメント カンパニー エル．ピー． | Logic circuit |
| US11292261B2 (en) | 2018-12-03 | 2022-04-05 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11351791B2 (en) | 2018-12-03 | 2022-06-07 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11312145B2 (en) | 2018-12-03 | 2022-04-26 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11312146B2 (en) | 2018-12-03 | 2022-04-26 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11318751B2 (en) | 2018-12-03 | 2022-05-03 | Hewlett-Packard Development Company, L.P. | Sensor circuitry |
| US11331924B2 (en) | 2018-12-03 | 2022-05-17 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11331925B2 (en) | 2018-12-03 | 2022-05-17 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11338586B2 (en) | 2018-12-03 | 2022-05-24 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11366913B2 (en) | 2018-12-03 | 2022-06-21 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11345158B2 (en) | 2018-12-03 | 2022-05-31 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11345157B2 (en) | 2018-12-03 | 2022-05-31 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| JP7041324B2 (en) | 2018-12-03 | 2022-03-23 | ヒューレット－パッカード デベロップメント カンパニー エル．ピー． | Logic circuit |
| US11250146B2 (en) | 2018-12-03 | 2022-02-15 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11345156B2 (en) | 2018-12-03 | 2022-05-31 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11364724B2 (en) | 2018-12-03 | 2022-06-21 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11364716B2 (en) | 2018-12-03 | 2022-06-21 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11407228B2 (en) | 2018-12-03 | 2022-08-09 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11787194B2 (en) | 2018-12-03 | 2023-10-17 | Hewlett-Packard Development Company, L.P. | Sealed interconnects |
| US11429554B2 (en) | 2018-12-03 | 2022-08-30 | Hewlett-Packard Development Company, L.P. | Logic circuitry package accessible for a time period duration while disregarding inter-integrated circuitry traffic |
| US11427010B2 (en) | 2018-12-03 | 2022-08-30 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11479046B2 (en) | 2018-12-03 | 2022-10-25 | Hewlett-Packard Development Company, L.P. | Logic circuitry for sensor data communications |
| US11479047B2 (en) | 2018-12-03 | 2022-10-25 | Hewlett-Packard Development Company, L.P. | Print liquid supply units |
| US11511546B2 (en) | 2018-12-03 | 2022-11-29 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
| US11625493B2 (en) | 2018-12-03 | 2023-04-11 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11738562B2 (en) | 2018-12-03 | 2023-08-29 | Hewlett-Packard Development Company, L.P. | Logic circuitry |
| US11407229B2 (en) | 2019-10-25 | 2022-08-09 | Hewlett-Packard Development Company, L.P. | Logic circuitry package |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6589907B2 (en) | 2019-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6589907B2 (en) | Image forming apparatus | |
| JP5812539B2 (en) | Image forming apparatus | |
| EP2312402B1 (en) | Image forming apparatus and method of controlling power thereof | |
| JP5725695B2 (en) | Data storage device and data storage device control method | |
| US20090201558A1 (en) | Image forming apparatus and control method | |
| JP2008158210A (en) | Power source supply control apparatus, power source supply control method and image forming apparatus | |
| EP1612647A2 (en) | Image forming apparatus having power supply apparatus | |
| US8837973B2 (en) | Image processing apparatus, control method thereof, and storage medium | |
| KR20140019237A (en) | Image processing apparatus, and control method thereof, and recording medium | |
| JP6106623B2 (en) | Image forming apparatus | |
| JP4577120B2 (en) | Image forming system and post-processing apparatus | |
| JP2017027458A (en) | Memory control device and image forming apparatus having the same | |
| JP6565845B2 (en) | Image forming apparatus | |
| JP5520809B2 (en) | Image forming apparatus | |
| JP2010201705A (en) | Image forming apparatus, method for controlling image forming apparatus, and program | |
| JP2007336776A (en) | Power control unit and electrical equipment | |
| JP6265116B2 (en) | Image forming apparatus | |
| JP5821406B2 (en) | Image processing apparatus, power saving control method, and power saving control program | |
| JP2007021844A (en) | Printer | |
| JP2022113960A (en) | Electronic apparatus | |
| JP2017079561A (en) | Power supply device and image forming apparatus including the same | |
| JP2006142768A (en) | Image formation device | |
| US20180357128A1 (en) | Image formation apparatus, information processing apparatus, information processing method, and non-transitory recording medium having computer readable information processing program stored thereon | |
| JP6132439B2 (en) | Image forming apparatus | |
| JP2023132600A (en) | Electronic apparatus, image formation device, and power supply control method for electronic apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190611 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190731 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190820 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190902 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6589907 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |