JP2018125044A5 - - Google Patents

Description

２つのコマンドがバスコントローラに記憶されると、コマンドを比較してよい。コマンドが一致すると、コマンドは二次相互接続ネットワークへと提供される。コマンドが一致しない場合、コマンドは二次相互接続ネットワークへと提供されず、プログラム可能なエラー処理ユニットに送信されてよい。様々な実施形態では、プログラム可能なエラー処理ユニットの機能は、改ざん事象を報告する能力、Ｉ／Ｏ回路を無効にする能力、メモリを「抹消する」能力、チップをリセットする能力、クロック若しくは電源をオフ／オンにする能力、又はチップのより多くの特徴のうちの１つを恒久的に無効にするためにヒューズを飛ばす能力を含んでよいが、これらに限定されない。

Claims (15)

1. 複数のプロセッサ；
   複数のメモリ；
   複数のルータ；
   を備える、マルチプロセッサシステムであって、
   各前記プロセッサは複数のプロセッサポートを備え、
   前記複数のルータは、一次相互接続ネットワークを形成し、
   前記複数のプロセッサ、前記複数のメモリ、前記複数のルータは、分散型配置で連結され、
   前記マルチプロセッサシステムはまた、複数のインタフェースユニットを備え、
   各前記インタフェースユニットは、それぞれの前記プロセッサ及びそれぞれの前記ルータに結合され、
   前記複数のインタフェースユニットは、連結されて二次相互接続ネットワークを形成し、
   前記マルチプロセッサシステムはまた、少なくとも１つの指定された前記インタフェースユニットに結合したバスコントローラを備え、
   前記バスコントローラは、前記少なくとも１つの指定されたインタフェースユニットにデータを送信し、かつ前記少なくとも１つの指定されたインタフェースユニットからデータを受信するよう構成され、
   前記バスコントローラは、前記少なくとも１つの指定されたインタフェースユニットにアクセスするための要求を調停するよう構成され、
   前記マルチプロセッサシステムは、２つ以上のプロセッサそれぞれから受信したメッセージの比較を実行し、前記比較に基づいて複数のアクションの特定の１つを実行するよう構成される、マルチプロセッサシステム。
2. 前記複数のアクションの特定の１つを実行し、前記バスコントローラは、前記２つ以上のプロセッサそれぞれから受信したメッセージが一致するとの判断に応答して前記メッセージの１つを二次相互接続ネットワークに送信するよう更に構成される、請求項１に記載のマルチプロセッサシステム。
3. エラーハンドラユニットを更に備え、前記複数のアクションの前記特定の１つを実行し、前記バスコントローラは、前記２つ以上のプロセッサそれぞれが受信したメッセージが一致しないとの判断に応答して前記エラーハンドラユニットにコマンドを送信するよう更に構成される、請求項２に記載のマルチプロセッサシステム。
4. 前記エラーハンドラユニットは、前記バスコントローラからの前記コマンドの受信に応答して改ざん事象を報告するよう構成される、請求項３に記載のマルチプロセッサシステム。
5. 複数の入出力回路を更に備え、前記エラーハンドラユニットは、前記バスコントローラからの前記コマンドの受信に応答して前記入出力回路を無効にするよう構成される、請求項３に記載のマルチプロセッサシステム。
6. 複数のフューズを更に備え、前記エラーハンドラユニットは、前記バスコントローラからの前記コマンドの受信に応答して前記複数のフューズの少なくとも１つを飛ばすよう構成される、請求項３に記載のマルチプロセッサシステム。
7. マルチプロセッサシステム内で通信を行うための方法であって、
   前記マルチプロセッサシステムは、分散型配置で連結された複数のプロセッサ及び複数のデータメモリルータを備え、
   前記方法は：
   第１の前記プロセッサから指定された前記プロセッサに関連付けられた指定された前記ルータへの通信経路を、一次相互接続ネットワーク上で確立するステップ；前記指定されたルータはプロセッサインターフェースブロックに接続され、
   前記第１のプロセッサによって、前記一次相互接続ネットワークを通して前記指定されたルータに二次相互接続ネットワークからのメッセージを送信するステップ；
   前記指定されたルータによって、前記二次相互接続ネットワークからの前記メッセージをプロセッサインタフェースブロックに提供するステップ；
   前記プロセッサインタフェースブロックによって、前記二次相互接続ネットワークからの前記メッセージをバスコントローラに提供するステップ；
   前記バスコントローラによって、前記複数のプロセッサの２つ以上のプロセッサからのメッセージを受信するステップ；
   前記バスコントローラによって、前記複数のプロセッサの前記２つ以上のプロセッサから前記のメッセージをの比較を実行するステップ；
   前記比較の結果に基づく複数のアクションの特定の１つを実行するステップ、
   を含む方法。
8. 前記２つ以上のプロセッサそれぞれから受信したメッセージが一致するとの判断に応答して前記メッセージの１つを二次相互接続ネットワークに送信するステップを含む前記複数のアクションの特定の１つを実行する、請求項７に記載の方法。
9. 前記２つ以上のプロセッサそれぞれから受信したメッセージが一致しないとの判断に応答して前記マルチプロセッサシステムに含まれるエラーハンドラユニットへのコマンドの送信を含む前記複数のアクションの前記特定の１つを実行する、請求項８に記載の方法。
10. 前記エラーハンドラユニットによって、前記バスコントローラからの前記コマンドの受信に応答して改ざん事象を報告するステップを更に含む、請求項９に記載の方法。
11. 前記エラーハンドラユニットによる、前記バスコントローラからの前記コマンドを受信する前記エラーハンドラユニットに応答して前記マルチプロセッサシステムに含まれる入出力（Ｉ／Ｏ）回路の少なくとも１つを無効にするステップを更に含む、請求項９に記載の方法。
12. 複数のプロセッサ；
    複数のデータメモリルータ
    を備える、マルチプロセッサシステムであって、
    各前記プロセッサは複数のプロセッサポートを備え、
    前記複数のデータメモリルータは一次相互接続ネットワークを形成し、各データメモリルータは複数の通信ポートを含み、第１のメモリと、ルーティングエンジンを備え、
    前記複数のプロセッサと前記複数のデータメモリルータは、分散型配置で連結され、
    複数のインタフェースユニットは、連結されて二次相互接続ネットワークを形成し、各インタフェースユニットは、それぞれの前記プロセッサ及びそれぞれの前記データメモリルータに結合され、
    前記マルチプロセッサシステムは、少なくとも第１及び第２の前記インタフェースユニットに結合したバスコントローラを備え、
    前記バスコントローラは、前記第１のインタフェースユニットにデータを送信し、かつ前記第２のインタフェースユニットからデータを受信するよう構成され、
    前記バスコントローラは、少なくとも前記第１及び第２のインタフェースユニットにアクセスするための要求を調停するよう構成され、
    前記バスコントローラは、前記複数のプロセッサの前記２つ以上のプロセッサから受信したメッセージをの比較を実行するよう構成され、および、
    前記バスコントローラは、前記比較の結果に基づく複数のアクションの特定の１つを実行するよう構成される、マルチプロセッサシステム。
13. 前記複数のアクションの特定の１つを実行し、前記バスコントローラは、前記２つ以上のプロセッサそれぞれから受信したメッセージが一致するとの判断に応答して前記メッセージの１つを前記二次相互接続ネットワークに送信するよう更に構成される、請求項１２に記載のマルチプロセッサシステム。
14. エラーハンドラユニットを更に備え、前記複数のアクションの前記特定の１つを実行し、前記バスコントローラは、前記２つ以上のプロセッサそれぞれが受信したメッセージが一致しないとの判断に応答して前記エラーハンドラユニットにコマンドを送信するよう更に構成される、請求項１３に記載のマルチプロセッサシステム。
15. 複数の入出力回路を更に備え、前記エラーハンドラユニットは、前記バスコントローラからの前記コマンドの受信に応答して前記入出力回路を無効にするよう構成される、請求項１４に記載のマルチプロセッサシステム。