JP2018116969A - Control device, processing system, and control method - Google Patents
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Abstract
Description
本発明は、電動ドリルの動作を制御する制御装置、制御システムおよび制御方法に関する。特に、本発明は、多層配線基板に形成されたビアスタブを掘削加工する電動ドリルの動作を制御する制御装置、制御システムおよび制御方法に関する。 The present invention relates to a control device, a control system, and a control method for controlling the operation of an electric drill. In particular, the present invention relates to a control device, a control system, and a control method for controlling the operation of an electric drill that excavates a via stub formed on a multilayer wiring board.
一般的な多層配線基板において、信号の配線層を変更するためには、異なる層間を電気的に接続するためにビアが形成される。多層配線基板の最表層と内層とを接続するビアを形成する際に基板を貫通するスルーホールを形成すると、信号伝送経路から外れたスルーホール部分がスタブ（以下、ビアスタブ）として機能する。伝送路上のビアにビアスタブがある場合、インピーダンス整合が取れているビアであっても、ビアスタブの影響で伝送路のインピーダンス特性が悪化することがある。 In a general multilayer wiring board, in order to change a signal wiring layer, vias are formed to electrically connect different layers. When a through hole penetrating the substrate is formed when forming a via that connects the outermost layer and the inner layer of the multilayer wiring board, the through hole portion that is out of the signal transmission path functions as a stub (hereinafter referred to as a via stub). When there is a via stub in the via on the transmission path, even if the via has impedance matching, the impedance characteristic of the transmission path may deteriorate due to the influence of the via stub.
ビアスタブによるインピーダンス特性の悪化を回避する方法の一つとして、バックドリル工法によるビアスタブの除去が挙げられる。しかし、一般的なバックドリル工法には、ドリル加工の精度によっては、余分なビアスタブが残ってしまったり、ビアを削りすぎてしまったりという問題点があった。 One method for avoiding deterioration of impedance characteristics due to a via stub is removal of the via stub by a back drill method. However, the general back-drilling method has a problem that extra via stubs remain or the vias are cut too much depending on the accuracy of drilling.
特許文献１の配線板は、スルーホールの加工状態を検査するための検査用スルーホールを備える。検査用スルーホールは、スルーホールの周囲に形成され、スルーホールと電気的に接続されている。特許文献１によれば、バックドリル穴が開けられたスルーホールと検査用スルーホールとの間の通電状態を検査することによって、スルーホールの除去状態を判断できる。
The wiring board of
特許文献２には、多層回路基板を貫通するビアのスタブ部分をバックドリル加工によって適切に除去できる方法について開示されている。特許文献２の方法では、ビアスタブを穿孔する際に、ビアスタブに隣接して回路基板内に埋め込まれ、該ビアスタブから電気的に絶縁されているコンタクトパッドにフィードバック信号を付与する。そして、特許文献２の方法では、ビアスタブに隣接した絶縁材料を除去する穿孔加工によって形成される孔がコンタクトパッドに達し、フィードバック信号が受け取られた時点で穿孔を停止することによって適切にビアスタブを除去できる。
特許文献１の配線板を用いれば、バックドリル穴が開けられたスルーホールに関して、スルーホールの加工状態を検査することが可能となる。しかし、特許文献１の配線板は、スルーホールを加工しすぎた場合には不良品になってしまうという問題点があった。
If the wiring board of
特許文献２の方法によれば、ビアスタブを除去することを防止できるため、スルーホールを加工しすぎることはない。しかし、ビアのインピーダンスは、主に、ビアの長さに応じた誘導成分と、ビアスタブの容量成分とによって決まるため、特許文献２の方法によって精度よくビアスタブを除去できたとしても、ビアのインピーダンスが最適になるとは限らない。
According to the method of
また、特許文献１および２の手法は、バックドリル穴の加工精度を検査するためのスルーホールが設けられた専用の多層回路基板に対してではないと用いることができないという問題点があった。
Further, the methods of
本発明の目的は、上述した課題を解決し、多層配線基板に形成されたビアのインピーダンスが適切な値になるようにビアスタブを精度よく加工するための制御装置を提供することにある。 An object of the present invention is to solve the above-described problems and provide a control device for accurately processing a via stub so that the impedance of a via formed in a multilayer wiring board has an appropriate value.
本発明の一態様に係る制御装置は、多層配線基板に形成されたビアを掘削加工するドリルの動作を制御する制御装置であって、ビアと電気的に接続された配線に印加するためのステップ波形を発生させるステップ波形発生回路と、配線に印加されたステップ波形の反射波をサンプリングし、ステップ波形の反射波形を出力するサンプリング回路と、サンプリング回路の出力した反射波形を入力とし、所望のインピーダンス値に対応する設定電圧値と反射波形の電圧値とを比較し、反射波形の電圧値と設定電圧値との比較結果に応じて第１の出力値を遷移させる比較器と、ステップ波形と第１の出力値とを入力とし、ステップ波形の立ち上がりをトリガとして、設定された所定のタイミングと、ステップ波形の立ち下がりのタイミングとで第２の出力値を遷移させ、サンプリングクロックに同期して、第１の出力値に応じて第３の出力値を遷移させ、第１の出力値に応じて遷移した第３の出力値を第２の出力値が遷移するタイミングで遷移させ、多層配線基板の主面に対して略垂直方向にドリルを移動させる制御をする制御回路とを備える。 A control device according to one aspect of the present invention is a control device that controls an operation of a drill that excavates a via formed in a multilayer wiring board, and is a step for applying to a wiring electrically connected to the via A step waveform generation circuit that generates a waveform, a sampling circuit that samples the reflected waveform of the step waveform applied to the wiring, outputs the reflected waveform of the step waveform, and the reflected waveform output by the sampling circuit is input, and the desired impedance A comparator that compares the voltage value of the reflected waveform with the voltage value of the reflected waveform and transitions the first output value in accordance with the comparison result of the voltage value of the reflected waveform and the set voltage value; The first output value is input, and the rising edge of the step waveform is used as a trigger to set the second timing at the set predetermined timing and the falling timing of the step waveform. The output value is transitioned, the third output value is transitioned according to the first output value in synchronization with the sampling clock, and the third output value transitioned according to the first output value is the second output. And a control circuit for controlling the drill to move in a direction substantially perpendicular to the main surface of the multilayer wiring board.
本発明の一態様に係る制御方法は、多層配線基板に形成されたビアを加工するドリルの動作を制御する制御方法であって、ビアと電気的に接続された配線にステップ波形を印加し、配線に印加されたステップ波形の反射波をサンプリングしてステップ波形の反射波形を生成し、所望のインピーダンス値に対応する設定電圧値と反射波形とを比較し、反射波形の電圧値と設定電圧値との比較結果に応じて第１の出力値を遷移させ、ステップ波形の立ち上がりをトリガとして、設定された所定のタイミングと、ステップ波形の立ち下がりのタイミングとで第２の出力値を遷移させ、所定のサンプリングクロックに同期させて、第１の出力値に応じて第３の出力値を遷移させ、第１の出力値に応じて遷移した第３の出力値を第２の出力値が遷移するタイミングで遷移させ、第３の出力値の遷移に応じて、多層配線基板の主面に対して略垂直方向にドリルを移動させる制御をする。 A control method according to an aspect of the present invention is a control method for controlling the operation of a drill that processes a via formed in a multilayer wiring board, applying a step waveform to a wiring electrically connected to the via, The reflected waveform of the step waveform applied to the wiring is sampled to generate the reflected waveform of the step waveform, the set voltage value corresponding to the desired impedance value is compared with the reflected waveform, and the reflected waveform voltage value and the set voltage value The first output value is transitioned according to the comparison result with the step waveform, using the rising edge of the step waveform as a trigger, the second output value is transitioned between the set predetermined timing and the falling timing of the step waveform, In synchronism with a predetermined sampling clock, the third output value transitions according to the first output value, and the second output value transitions from the third output value transitioned according to the first output value. It is transition timing, in response to the transition of the third output value, the control to move the drill in a direction substantially perpendicular to the main surface of the multilayer wiring board.
本発明によれば、多層配線基板に形成されたビアのインピーダンスが適切な値になるようにビアスタブを精度よく加工するための制御装置を提供することが可能になる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the control apparatus for processing a via | veer stub accurately so that the impedance of the via | veer formed in the multilayer wiring board may become an appropriate value.
以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。また、図面中の矢印の向きは、一例を示すものであり、ブロック間の信号の向きを限定するものではない。 EMBODIMENT OF THE INVENTION Below, the form for implementing this invention is demonstrated using drawing. However, the preferred embodiments described below are technically preferable for carrying out the present invention, but the scope of the invention is not limited to the following. In addition, in all the drawings used for description of the following embodiments, the same reference numerals are given to the same parts unless there is a particular reason. In the following embodiments, repeated description of similar configurations and operations may be omitted. Moreover, the direction of the arrow in the drawing shows an example, and does not limit the direction of the signal between the blocks.
（第１の実施形態）
（構成）
まず、本発明の第１の実施形態に係る制御システムの構成について、図面を参照しながら説明する。
(First embodiment)
(Constitution)
First, the configuration of the control system according to the first embodiment of the present invention will be described with reference to the drawings.
図１は、本実施形態に係る加工システム１の構成を示す概念図である。図１のように、本実施形態の加工システム１は、制御装置１０、プローブ２０、ドリル３０を備える。加工システム１は、加工対象である多層配線基板に含まれるビアのビアスタブを、バックドリル工法によってドリル３０で掘削加工するためのシステムである。
FIG. 1 is a conceptual diagram showing a configuration of a
図２は、図１の加工システム１の加工対象である多層配線基板（以下、加工対象基板１００）の一部の断面図である。加工対象基板１００は、複数の絶縁層１０１と複数の配線層１０２とが交互に積層された構造を有する。なお、加工対象基板１００のビア１０５を掘削加工するモードのことをビア掘削加工モードと呼ぶ。
FIG. 2 is a cross-sectional view of a part of a multilayer wiring board (hereinafter, the processing target substrate 100) that is a processing target of the
加工対象基板１００には、第１の主面１００−１（上側）から第２の主面１００−２（下面）を貫く貫通孔の内面にはめっき層（以下、スルーホール）が形成されている。加工対象基板１００に形成されたスルーホール（以下、ビア１０５が形成されている。 A plating layer (hereinafter referred to as a through hole) is formed on the inner surface of the through hole penetrating the first main surface 100-1 (upper side) to the second main surface 100-2 (lower surface). Yes. Through holes (hereinafter referred to as vias 105) formed in the substrate to be processed 100 are formed.
ビア１０５は、第１の主面１００−１に形成された配線１０６に電気的に接続されるとともに、加工対象基板１００の内部の配線層１０２の一つである配線１０７に電気的に接続される。すなわち、第１の主面１００−１に形成された配線１０６と、加工対象基板１００の内部の配線層１０２とは一つの配線を構成する。
The
また、ビア１０５のうち、配線１０６と配線１０７とによって構成される信号線として機能せず、スタブとして機能する部分をビアスタブ１０８と呼ぶ。図２においては、破線で囲ったビア１０５の一部がビアスタブ１０８に相当する。
A portion of the
図３は、加工システム１に加工対象基板１００をセットする一例を示す概念図である。なお、図３においては、加工システム１が加工対象基板１００を下方から加工する様子を図示しているが、加工システム１が加工対象基板１００を上側から加工するように構成してもよい。また、加工システム１は、主面が鉛直方向に沿って配置された加工対象基板１００を加工したり、主面が鉛直方向に対して斜めに配置された加工対象基板１００を加工したりしてもよい。
FIG. 3 is a conceptual diagram illustrating an example of setting the
図３のように、加工対象基板１００のビア１０５をバックドリル工法によって加工する際には、加工対象基板１００の第１の主面１００−１に配された配線１０６にプローブ２０を電気的に接触させる。そして、加工システム１は、加工対象基板１００の第２の主面１００−２側から加工対象のビア１０５のビアスタブ１０８をドリル３０によって掘削加工する。
As shown in FIG. 3, when the via 105 of the
ここで、加工システム１の構成について図面を参照しながら説明する。以下において、各構成要素が出力する波形は、電圧値の時間変化を示す。
Here, the configuration of the
制御装置１０は、プローブ２０を介してステップ波形を配線１０６に印加し、印加したステップ波形の反射波形をサンプリングする。制御装置１０は、サンプリングした反射波形と、予め設定された特性インピーダンスの設定値（以下、Ｚ0設定値）とを比較する。制御装置１０は、サンプリングした反射波形の出力とＺ0設定値との大小関係に基づいて、ドリル３０を制御する。なお、Ｚ0設定値は、所望のインピーダンス値Ｚ0を設定するための電圧値である。
The
例えば、制御装置１０は、サンプリングした反射波形の出力がＺ0設定値よりも小さいときには、ビアスタブ１０８に起因するインピーダンスに改善の余地があるため、ビアスタブ１０８を掘削加工するようにドリル３０を制御する。例えば、制御装置１０は、サンプリングした反射波形の出力がＺ0設定値以上になったときには、ビアスタブ１０８に起因するインピーダンスが適切であるため、掘削加工を停止させるようにドリル３０を制御する。
For example, when the output of the sampled reflected waveform is smaller than the Z 0 set value, the
プローブ２０は、加工対象基板１００に形成されたビア１０５のビアスタブ１０８を加工する際に、そのビア１０５と電気的に接続された配線１０６に接触させるための端子である。また、プローブ２０は、加工対象基板１００の配線１０６にステップ波形を印加するための端子であるとともに、ステップ波形の反射波形をサンプリングするための端子である。
The
ドリル３０は、モータによって回転駆動され、加工対象基板１００に掘削加工するための電動工具である。ドリル３０には、掘削対象であるビア１０５の導電部分を除去するのに適したドリル径のものを用いる。ドリル３０の材質は、加工対象基板１００やビアスタブ１０８の材料の硬度などに合わせたものを選択すればよい。
The
ドリル３０は、加工対象基板１００のビアスタブ１０８を掘削するために、図示しない回転制御手段によって回転数が制御される。ドリル３０は、制御装置１０の制御に応じて、図１０のｚ方向に沿って、加工対象基板１００の第２の主面から第１の主面に向けて移動するように制御される。なお、ドリル３０の回転数も制御装置１０によって制御するように構成してもよい。すなわち、ドリル３０は、加工対象基板１００の主面に対して略垂直な方向に掘削加工するように配置される。
The rotation speed of the
例えば、ドリル３０は、サンプリングした反射波形の出力がＺ0設定値よりも小さいときには、ビアスタブ１０８に起因するインピーダンスに改善の余地があるため、ビアスタブ１０８を掘削加工するように制御装置１０によって制御される。例えば、ドリル３０は、サンプリングした反射波形の出力がＺ0設定値以上になったときには、ビア１０５のインピーダンスが適切であるため、掘削加工を停止させるように制御装置１０によって制御される。
For example, the
〔制御装置〕
次に、本実施形態の制御装置１０について図面を参照しながら説明する。図４は、制御装置１０の構成を示す概念図である。図４のように、制御装置１０は、ステップ波形発生回路１１、サンプリング回路１２、Ｚ0設定カウンタ１３、Ｚ0比較器１４、タイマー１５、フリップフロップ１６（Ｆ／Ｆ：Flip-Flop）、ドリル制御回路１７を備える。
〔Control device〕
Next, the
ステップ波形発生回路１１は、タイマー１５およびプローブ２０に接続される。
Step
ステップ波形発生回路１１は、ステップ波形を発生させる。ステップ波形発生回路１１は、発生させたステップ波形を、プローブ２０を介して配線１０６に印加する。また、ステップ波形発生回路１１は、タイマー１５にステップ波形を出力する。すなわち、ステップ波形発生回路１１は、ビア１０５と電気的に接続された配線１０６に印加するためのステップ波形を発生させる。
The step
サンプリング回路１２は、プローブ２０およびＺ0比較器１４に接続される。
The
サンプリング回路１２は、ステップ波形を配線１０６に印加した際の反射波形をサンプリングする。サンプリング回路１２は、サンプリングした反射波形をＺ0比較器１４に出力する。すなわち、サンプリング回路１２は、配線１０６に印加されたステップ波形の反射成分をサンプリングし、ステップ波形の反射波形を出力する。
The
Ｚ0設定カウンタ１３（カウンタとも呼ぶ）は、Ｚ0比較器１４に接続される。なお、Ｚ0設定カウンタ１３は、所望のインピーダンス値Ｚ0を入力するための入力手段（図示しない）に接続される。 The Z 0 setting counter 13 (also referred to as a counter) is connected to the Z 0 comparator 14. The Z 0 setting counter 13 is connected to input means (not shown) for inputting a desired impedance value Z 0 .
Ｚ0設定カウンタ１３は、所望のインピーダンス値Ｚ0に対応する電圧値であるＺ0設定値を設定するための論理回路である。Ｚ0設定カウンタ１３には、図示しない入力手段によって所望のインピーダンス値Ｚ0が設定される。Ｚ0設定カウンタ１３は、所望のインピーダンス値Ｚ0に対応した電圧値であるＺ0設定値（設定電圧値とも呼ぶ）をＺ0比較器１４に出力する。すなわち、Ｚ0設定カウンタ１３は、所望のインピーダンス値Ｚ0に対応するＺ0設定値を出力する。なお、Ｚ0設定カウンタ１３を省略し、所望のインピーダンス値Ｚ0に対応するＺ0設定値をＺ0比較器１４に入力するように構成してもよい。 The Z 0 setting counter 13 is a logic circuit for setting a Z 0 setting value that is a voltage value corresponding to a desired impedance value Z 0 . A desired impedance value Z 0 is set in the Z 0 setting counter 13 by input means (not shown). The Z 0 setting counter 13 outputs a Z 0 setting value (also referred to as a set voltage value) that is a voltage value corresponding to a desired impedance value Z 0 to the Z 0 comparator 14. That is, the Z 0 setting counter 13 outputs a Z 0 setting value corresponding to the desired impedance value Z 0 . The Z 0 setting counter 13 may be omitted, and the Z 0 setting value corresponding to the desired impedance value Z 0 may be input to the Z 0 comparator 14.
Ｚ0比較器１４（比較器とも呼ぶ）は、サンプリング回路１２、Ｚ0設定カウンタ１３およびフリップフロップ１６に接続される。
The Z 0 comparator 14 (also referred to as a comparator) is connected to the
Ｚ0比較器１４は、サンプリング回路１２によってサンプリングされた反射波形と、Ｚ0設定カウンタ１３に設定されたＺ0設定値とを入力とし、サンプリングされた反射波形とＺ0設定値とを比較する。Ｚ0比較器１４は、サンプリングされた反射波形とＺ0設定値との比較結果をフリップフロップ１６に出力する。例えば、Ｚ0比較器１４は、サンプリングされた反射波形の電圧値がＺ0設定値を上回るタイミングや下回るタイミングで、出力値を遷移させる。すなわち、Ｚ0比較器１４は、反射波形の電圧値とＺ0設定値とを比較した比較結果に応じて出力値を遷移させる。Ｚ0比較器１４の出力値のことを第１の出力値とも呼ぶ。
The Z 0 comparator 14 receives the reflected waveform sampled by the
タイマー１５は、ステップ波形発生回路１１およびフリップフロップ１６に接続される。
The
タイマー１５は、タイマー設定値が設定され、ステップ波形発生回路１１からステップ波形を入力とする。ビア１０５からの反射成分が反射波形に現れるタイミングがタイマー設定値（所定のタイミングとも呼ぶ）としてタイマー１５に設定される。
The
タイマー１５は、ステップ波形が「Ｌｏｗ」から「Ｈｉｇｈ」に遷移する際の立ち上がりをトリガとしてカウントをスタートし、タイマー設定値分の時間が経過したタイミングで論理的に「Ｈｉｇｈ」に相当する電圧値（以下、「Ｈｉｇｈ」）を出力する。そして、タイマー１５は、ステップ波形が「Ｈｉｇｈ」から「Ｌｏｗ」に遷移する際の立ち下がりをトリガとして論理的に「Ｌｏｗ」に相当する電圧値（以下、「Ｌｏｗ」）を出力する。
The
すなわち、タイマー１５は、ステップ波形の立ち上がりをトリガとして、ビア１０５からの反射成分が反射波形に現れるタイミングと、ステップ波形の立ち下がりのタイミングとで出力値を遷移させる。タイマー１５の出力値のことを第２の出力値とも呼ぶ。これ以降、各構成要素の出力に関して、電圧値が「Ｌｏｗ」の状態を第１の状態、電圧値が「Ｈｉｇｈ」の状態を第２の状態とも呼ぶ。
That is, the
フリップフロップ１６は、図示しないクロック発生回路、Ｚ0比較器１４およびドリル制御回路１７に接続される。
The flip-
フリップフロップ１６は、図示しないクロック発生回路からサンプリングクロック（以下、サンプリングＣＬＫ：Ｃｌｏｃｋ）を入力とし、Ｚ0比較器１４の出力と、タイマー１５の出力とを入力とする。フリップフロップ１６の出力は、ドリル制御回路１７に出力される。サンプリングＣＬＫは、図示しないクロック発生回路から発生させるように構成してもよいし、外部から取得するように構成してもよい。
The flip-
フリップフロップ１６は、サンプリングＣＬＫに同期して、Ｚ0比較器１４の出力値を読み込む。フリップフロップ１６は、タイマー１５の出力が「Ｈｉｇｈ」のときはＺ0比較器１４の出力値を保持し、タイマー１５の出力が「Ｌｏｗ」のときはＺ0比較器１４の出力値をリセットする。すなわち、フリップフロップ１６は、サンプリングクロックに同期して、Ｚ0比較器１４による比較結果を読み込み、タイマー１５のカウントに応じてＺ0比較器１４の出力値を保持またはリセットする。フリップフロップ１６の出力値のことを第３の出力値とも呼ぶ。
The flip-
ドリル制御回路１７は、フリップフロップ１６の出力値に基づいて、ビアスタブ１０８を所定量だけ掘削加工するようにドリル３０を移動させる制御する。
The
ドリル制御回路１７は、フリップフロップの出力が「Ｌｏｗ」から「Ｈｉｇｈ」に切り替わるタイミングで、加工対象基板１００を所定量だけ掘削加工させるためにドリル３０を＋Ｚ方向に移動させる制御をする。また、ドリル制御回路１７は、ビアスタブ１０８の掘削加工が終了すると、加工対象基板１００の内部からドリル３０を抜くためにドリル３０を−Ｚ方向に移動させる制御をする。なお、ビアスタブ１０８の掘削加工が終了した際に、不要であれば加工対象基板１００の内部からドリル３０を抜かなくてもよい。すなわち、ドリル制御回路１７は、フリップフロップ１６の出力値の遷移に応じてドリル３０を加工対象基板１００の主面に対して略垂直方向に移動させる制御をする。なお、略垂直方向とは、加工対象基板１００に形成されたビア１０５の貫通方向に沿った方向である。
The
図４において破線で囲んだタイマー１５とフリップフロップ１６とドリル制御回路１７とは、制御回路を構成する。制御回路は、ステップ波形を入力とし、ステップ波形の立ち上がりをトリガとして、設定された所定のタイミングと、ステップ波形の立ち下がりのタイミングとで第２の出力値を遷移させる。また、制御回路は、第１の出力値を入力として、サンプリングクロックに同期して、第１の出力値に応じて第３の出力値を遷移させる。そして、制御回路は、第１の出力値に応じて遷移した第３の出力値を第２の出力値が遷移するタイミングで遷移させ、加工対象基板１００（多層配線基板）の主面に対して略垂直方向にドリル３０を移動させる制御をする。
In FIG. 4, the
以上が、制御装置１０の構成についての説明である。
The above is the description of the configuration of the
図５は、加工システム１によって加工された加工対象基板１００の一部の断面図である。図５のように、加工システム１は、ビアスタブ１０８を完全に除去するわけではなく、ビアスタブの一部（ビアスタブ１０９）を残存させるように加工対象基板１００を加工する。図２においては、破線で囲ったビア１０５の部分が、掘削加工の後に残存するビアスタブ１０９である。すなわち、本実施形態の加工システム１は、ビアスタブ１０８の全てを掘削加工して除去するわけではなく、インピーダンスが適切な値になる程度のビアスタブ１０９を残存させる。なお、ビアスタブ１０９が残存しない方が適切な値インピーダンスを得られる場合は、必ずしもビアスタブ１０９を残存させなくてもよい。
FIG. 5 is a cross-sectional view of a part of the
（動作）
〔準備〕
次に、ドリル３０の掘削条件を設定する手順について図面を参照しながら説明する。図６は、ドリル３０の掘削条件を設定する手順を示すフローチャートである。
(Operation)
[Preparation]
Next, a procedure for setting the drilling conditions of the
図６において、まず、掘削対象のビア１０５の位置にドリルを設定する（ステップＳ１１）。例えば、加工対象基板１００の主面に二次元座標系（以下、ｘｙ座標系）を設定し、加工対象のビア１０５の位置をｘｙ座標系上の位置座標で設定すればよい。
In FIG. 6, first, a drill is set at the position of the via 105 to be excavated (step S11). For example, a two-dimensional coordinate system (hereinafter referred to as an xy coordinate system) may be set on the main surface of the
次に、Ｚ0設定カウンタ１３に所望のインピーダンス値を設定する（ステップＳ１２）。例えば、Ｚ0設定カウンタ１３には、図示しない入力装置によって所望のインピーダンス値を設定する。このとき、Ｚ0設定カウンタ１３は、所望のインピーダンス値に対応する電圧値をＺ0設定値として算出する。 Next, a desired impedance value is set in the Z 0 setting counter 13 (step S12). For example, a desired impedance value is set in the Z 0 setting counter 13 by an input device (not shown). At this time, the Z 0 setting counter 13 calculates a voltage value corresponding to a desired impedance value as the Z 0 setting value.
そして、加工対象のビア１０５の位置に対応したタイマー設定値をタイマー１５に設定する（ステップＳ１３）。 Then, a timer set value corresponding to the position of the via 105 to be processed is set in the timer 15 (step S13).
例えば、以上のステップＳ１１〜ステップＳ１３の設定は、図７のようなユーザインターフェース１１０を用いて入力できる。ユーザインターフェース１１０は、ドリル３０の掘削条件を入力する際にユーザに提示する画面情報であり、任意の表示装置に表示させることができる。
For example, the settings in steps S11 to S13 can be input using a
図７は、パーソナルコンピュータ（以下、ＰＣ：Personal Computer）の画面にユーザインターフェース１１０を表示させる例である。ユーザインターフェース１１０は、掘削対象のビアスタブ位置（ｘ、ｙ）を入力するための第１の入力部１１１と、所望のインピーダンスを入力するための第２の入力部１１２と、タイマー設定値を入力するための第３の入力部１１３とを含む。
FIG. 7 shows an example in which the
すなわち、第１の入力部は、加工対象基板１００の主面上に設定される平面座標系における加工対象のビア１０５の位置を入力するため入力部である。第２の入力部は、所望のインピーダンス値Ｚ0をＺ0設定カウンタ１３に設定するための入力部である。第３の入力部は、タイマー設定値をタイマー１５に入力するための入力部である。
That is, the first input unit is an input unit for inputting the position of the via 105 to be processed in the plane coordinate system set on the main surface of the
また、ユーザインターフェース１１０には、各入力部をアクティブにするためのポインター１１５を図示している。ユーザは、マウスなどの入力手段を用いてポインター１１５を所望の入力部の上に移動させて各入力部をアクティブとし、キーボードなどを用いて所望の数値を入力する。
The
図７には、ｘ座標として数値ＡＡ、ｙ座標として数値ＢＢを第１の入力部１１１に入力し、所望インピーダンスとしてＣＣを第２の入力部１１２に入力して、タイマー設定値としてＤＤを第３の入力部１１３に入力する例を示している。なお、図７のユーザインターフェース１１０は一例であって、制御装置１０に設定する各種の設定値もここで挙げた限りではない。
In FIG. 7, a numerical value AA as an x coordinate and a numerical value BB as a y coordinate are input to the first input unit 111, CC as a desired impedance is input to the
〔ドリル制御：概略〕
ここで、制御装置１０によるドリル制御の概略について図面を参照しながら説明する。図８は、制御装置１０のドリル制御について説明するためのフローチャートである。なお、図８のフローチャートに沿った処理に先立って、プローブ２０を配線１０６に接触した状態とし、加工対象のビア１０５の位置にドリル３０を配置しておく。
[Drill control: Outline]
Here, an outline of drill control by the
図８において、まず、制御装置１０は、ビア１０５を含む配線１０６にプローブ２０を介してステップ波形を印加する（ステップＳ２１）。
In FIG. 8, first, the
次に、制御装置１０は、配線１０６に印加されたステップ波形の反射波形をサンプリングする（ステップＳ２２）。
Next, the
次に、制御装置１０は、サンプリングした反射波形の出力と、Ｚ0設定値とを比較する（ステップＳ２３）。
Next, the
サンプリングした反射波形の出力がＺ0設定値よりも小さい場合（ステップＳ２３でＹｅｓ）、制御装置１０は、ドリル３０を＋Ｚ方向に所定量移動させるように制御する（ステップＳ２４）。ステップＳ２４の後は、ステップＳ２１に戻る。ドリル３０を移動する際の所定量は、ビア１０５の加工精度等に応じて予め設定しておく値である。
When the output of the sampled reflection waveform is smaller than the Z 0 set value (Yes in step S23), the
一方、サンプリングした反射波形の出力がＺ0設定値よりも大きい場合（ステップＳ２３でＮｏ）、図８のフローチャートに沿った処理は終了とする。 On the other hand, when the output of the sampled reflection waveform is larger than the Z 0 set value (No in step S23), the processing according to the flowchart of FIG.
以上が、制御装置１０によるドリル制御の概略についての説明である。
The above is the outline of the drill control by the
〔ドリル制御：詳細〕
次に、図９および図１０のタイムチャートを用いて、制御装置１０の動作の詳細について説明する。図９および図１０に示す各波形は、下記の通りに対応付けられる。
（１）：ステップ波形出力（ステップ波形発生回路１１の出力）
（２）：Ｚ0設定カウンタ出力（Ｚ0設定カウンタ１３の出力）
（３）：サンプリング回路出力（サンプリング回路１２の出力）
（４）：Ｚ0比較器出力（Ｚ0設定カウンタ出力とサンプリング回路出力との比較結果）
（５）：タイマー出力（タイマー１５の出力）
（６）：サンプリングＣＬＫ
（７）：Ｆ／Ｆ出力（フリップフロップ１６の出力）
図９は、ビア１０５を掘削加工する前段階もしくは途中段階におけるタイムチャートである。
[Drill control: details]
Next, details of the operation of the
(1): Step waveform output (output of step waveform generation circuit 11)
(2): Z 0 setting counter output (output of Z 0 setting counter 13)
(3): Sampling circuit output (output of sampling circuit 12)
(4): Z 0 comparator output (comparison result between Z 0 setting counter output and sampling circuit output)
(5): Timer output (
(6): Sampling CLK
(7): F / F output (output of flip-flop 16)
FIG. 9 is a time chart in the stage before or during the excavation processing of the
まず、時刻ｔ1において、ステップ波形発生回路１１は、プローブ２０を介してステップ波形（１）を配線１０６に印加する。ステップ波形（１）が配線１０６に印加されると、配線１０６の各所のインピーダンスに応じた反射波形が発生する。サンプリング回路１２は、ステップ波形発生回路１１によって印加されたステップ波形（１）の反射波形をサンプリングする。
First, at time t 1 , the step
Ｚ0比較器１４には、Ｚ0設定カウンタ１３に予め設定されたインピーダンス値に対応する電圧値であるＺ0設定カウンタ出力（２）と、サンプリング回路１２によってサンプリングされた反射波形であるサンプリング回路出力（３）とが入力される。Ｚ0比較器１４は、Ｚ0設定カウンタ１３のＺ0設定カウンタ出力（２）と、サンプリング回路１２のサンプリング回路出力（３）とを比較し、比較結果であるＺ0比較器出力（４）を出力する。
The Z 0 comparator 14 includes a Z 0 setting counter output (2) that is a voltage value corresponding to an impedance value preset in the Z 0 setting counter 13, and a sampling circuit that is a reflected waveform sampled by the
サンプリング回路出力（３）がＺ0設定カウンタ出力（２）よりも小さい場合、Ｚ0比較器１４は、Ｚ0比較器出力（４）として０（以下、「Ｌｏｗ」）をフリップフロップ１６に出力する。図９において、Ｚ0比較器１４は、時刻ｔ2から時刻ｔ3までの間と、時刻ｔ4以降にフリップフロップ１６に「Ｌｏｗ」を出力する。
When the sampling circuit output (3) is smaller than the Z 0 setting counter output (2), the Z 0 comparator 14 outputs 0 (hereinafter “Low”) to the flip-
一方、サンプリング回路出力（３）がＺ0設定カウンタ出力（２）よりも大きい場合、Ｚ0比較器１４は、Ｚ0比較器出力（４）として論理的に「Ｈｉｇｈ」に相当する電圧値（以下、「Ｈｉｇｈ」）をフリップフロップ１６に出力する。図９において、Ｚ0比較器１４は、時刻ｔ2以前と、時刻ｔ3から時刻ｔ4までの間、フリップフロップ１６に「Ｈｉｇｈ」を出力する。
On the other hand, when the sampling circuit output (3) is larger than the Z 0 setting counter output (2), the Z 0 comparator 14 logically corresponds to a voltage value (high) corresponding to “High” as the Z 0 comparator output (4). Hereinafter, “High”) is output to the flip-
タイマー１５は、ステップ波形出力（１）のＲｉｓｅエッジ（時刻ｔ1）をトリガとしてカウントを開始する。タイマー１５は、カウントを開始してからタイマー設定値（時間ｔ3−ｔ1）が経過したタイミング（時刻ｔ3）で、タイマー出力（５）として「Ｈｉｇｈ」をフリップフロップ１６に出力する。
The
フリップフロップ１６は、サンプリングＣＬＫ（６）に同期して、Ｚ0比較器出力（４）を読み込む。フリップフロップ１６は、タイマー出力（５）が「Ｈｉｇｈ」のときは、Ｚ0比較器出力（４）を保持する。一方、フリップフロップ１６は、タイマー出力（５）が「Ｌｏｗ」のときはＺ0比較器出力（４）をリセットする。
The flip-
ビアスタブ１０８がある場合、Ｚ0比較器出力（４）が「Ｈｉｇｈ」になり、タイマー出力（５）は「Ｈｉｇｈ」となる。このとき、Ｆ／Ｆ出力（７）は、「Ｈｉｇｈ」に相当する電圧値になる。そして、タイマー出力（５）が「Ｌｏｗ」になると、Ｆ／Ｆ出力（７）は「Ｌｏｗ」になる。
When there is a via
時刻ｔ5において、ステップ波形出力（１）が「Ｌｏｗ」に遷移すると、タイマー出力（５）は「Ｌｏｗ」に遷移し、Ｆ／Ｆ出力（７）も「Ｌｏｗ」に遷移する。このとき、ドリル制御回路１７は、Ｆ／Ｆ出力（７）が「Ｈｉｇｈ」から「Ｌｏｗ」に遷移したＦａｌｌエッジ（時刻ｔ5）において、ビアスタブ１０８を所定量掘削するために、ドリル３０を＋Ｚ方向に移動させる制御をする。
When the step waveform output (1) transitions to “Low” at time t 5 , the timer output (5) transitions to “Low”, and the F / F output (7) also transitions to “Low”. At this time, the
図１０は、ビア１０５のインピーダンスが最適化された段階におけるタイムチャートである。
FIG. 10 is a time chart at the stage where the impedance of the
ドリル３０の掘削によるインピーダンス改善のため、サンプリング回路出力（３）は、Ｚ0設定カウンタ出力（２）に比べて電圧値が大きくなる。そのため、Ｚ0比較器出力（４）は、ビアスタブ１０８の位置（時刻ｔ3から時刻ｔ4までの間）においても「Ｌｏｗ」をＦ／Ｆ１６に出力する。ドリル制御回路１７は、Ｆ／Ｆ１６の出力が「Ｌｏｗ」である場合、ドリル位置を変更させない。
The sampling circuit output (3) has a larger voltage value than the Z 0 setting counter output (2) in order to improve the impedance by excavation of the
以上が、制御装置１０の動作の詳細についての説明である。
The details of the operation of the
図９および図１０のタイムチャートについては、下記のように表現することもできる。 The time charts of FIGS. 9 and 10 can also be expressed as follows.
Ｚ0比較器１４、タイマー１５およびフリップフロップ１６の出力値は、第１の状態（「Ｌｏｗ」）と第２の状態（「Ｈｉｇｈ」）とのいずれかの状態に設定される。例えば、第１の状態は相対的に低い電圧値に設定され、第２の状態は相対的に高い電圧値に設定される。
The output values of the Z 0 comparator 14, the
Ｚ0比較器１４は、第２の状態を初期状態とし、反射波形の電圧値がＺ0設定値を上回るタイミングで第２の状態から第１の状態に出力値を遷移させる。また、Ｚ0比較器１４は、反射波形の電圧値がＺ0設定を下回るタイミングで第１の状態から第２の状態に出力値を遷移させる。 The Z 0 comparator 14 sets the second state as an initial state, and transitions the output value from the second state to the first state at a timing when the voltage value of the reflected waveform exceeds the Z 0 set value. In addition, the Z 0 comparator 14 changes the output value from the first state to the second state at a timing when the voltage value of the reflected waveform falls below the Z 0 setting.
タイマー１５は、第１の状態を初期状態とし、ステップ波形の立ち上がりをトリガとして、ビア１０５からの反射成分が反射波形に現れるタイミングで第１の状態から第２の状態に出力値を遷移させる。また、タイマー１５は、ステップ波形の立ち下がりのタイミングで第１の状態から第２の状態に出力値を遷移させる。
The
フリップフロップ１６は、第１の状態を初期状態とし、サンプリングクロックに同期して、Ｚ0比較器１４の出力値が第２の状態の場合に出力値を第２の状態に遷移させる。フリップフロップ１６は、タイマー１５の出力値が第２の状態から第１の状態に遷移するタイミングで出力値を第１の状態に遷移させる。
The flip-
ドリル制御回路１７は、フリップフロップ１６の出力値が第２の状態から第１の状態に遷移するタイミングでドリル３０を制御する。
The
また、以上の制御装置１０による制御方法は、多層配線基板に形成されたビアを加工するドリルを制御する制御方法であり、下記のように言い換えることができる。
Moreover, the control method by the
すなわち、本実施形態の制御方法では、ビア１０５と電気的に接続された配線１０６にステップ波形を印加し、配線１０６に印加されたステップ波形の反射波をサンプリングしてステップ波形の反射波形を生成する。次に、所望のインピーダンス値に対応するＺ0設定値と反射波形とを比較し、反射波形の電圧値とＺ0設定値との比較結果に応じてＺ0比較器１４の出力値（第１の出力値）を遷移させる。次に、ステップ波形の立ち上がりをトリガとして、設定された所定のタイミングと、ステップ波形の立ち下がりのタイミングとでタイマー１５の出力値（第２の出力値）を遷移させる。次に、所定のサンプリングクロックに同期させて、第１の出力値に応じてフリップフロップ１６の出力値（第３の出力値）を遷移させ、第１の出力値に応じて遷移した第３の出力値を第２の出力値が遷移するタイミングで遷移させる。そして、第３の出力値の遷移に応じて、加工対象基板１００の主面に対して略垂直方向にドリル３０を移動させる制御をする。
In other words, in the control method of the present embodiment, a step waveform is applied to the
（効果）
以上のように、本実施形態においては、ビアスタブを除去したいスルーホールを有する信号伝送路にステップ波形を印加し、印加したステップ波形の反射波形からインピーダンス値を算出する。そして、本実施形態においては、所望のインピーダンス値に対応する電圧値と、システムで算出したインピーダンス値とを比較した結果をドリル位置にフィードバックする。そのため、本実施形態によれば、多層配線基板において、信号配線層を別の配線層に変更するビアのインピーダンスが最適値になるように加工できる。
(effect)
As described above, in the present embodiment, a step waveform is applied to a signal transmission line having a through hole from which a via stub is to be removed, and an impedance value is calculated from the reflected waveform of the applied step waveform. In this embodiment, the result of comparing the voltage value corresponding to the desired impedance value and the impedance value calculated by the system is fed back to the drill position. Therefore, according to the present embodiment, the multilayer wiring board can be processed so that the impedance of the via for changing the signal wiring layer to another wiring layer becomes an optimum value.
すなわち、本実施形態によれば、掘削対象のビアスタブにステップ波形を印加してインピーダンス観測を実施しながら掘削を行うため、ビアのインピーダンスを最適化できる。 That is, according to this embodiment, since excavation is performed while applying a step waveform to a via stub to be excavated and performing impedance observation, the impedance of the via can be optimized.
ビアのインピーダンスは、ビアの長さに対応した誘導成分と、ビアスタブの容量成分とを足し合わせた値である。そのため、ビアの誘導成分と比べてビアスタブの容量成分の方が大きいとインピーダンスが低下してしまう。一般的には、バックドリル工法などを用いてビアスタブを除去してインピーダンス低下を防ぐ。しかし、ビアスタブの誘導成分によっては、ビアスタブを掘削加工することによってインピーダンスがむしろ高くなることもある。そのため、本実施形態では、ビアスタブを全て除去するのではなく、インピーダンスが最適になるようにビアスタブを残すことによって、ビアスタブを掘削しすぎることに起因するインピーダンスの増大を防ぐことができる。 The via impedance is a value obtained by adding the inductive component corresponding to the via length and the capacitive component of the via stub. For this reason, when the capacitance component of the via stub is larger than the via induction component, the impedance is lowered. Generally, the via stub is removed by using a back drill method or the like to prevent the impedance from being lowered. However, depending on the inductive component of the via stub, excavating the via stub may increase the impedance. For this reason, in this embodiment, it is possible to prevent an increase in impedance due to excessive drilling of the via stub by leaving the via stub so as to optimize the impedance instead of removing all the via stubs.
（第２の実施形態）
次に、本発明の第２の実施形態に係る加工システムについて、図面を参照しながら説明する。本実施形態では、ステップ波形の反射波形におけるビアの反射成分を特定し、タイマー設定値を決定する点で第１の実施形態とは異なる。以下の説明においては、第１の実施形態と同様の構成については、第１の実施形態と同じ符号を付して表記する。
(Second Embodiment)
Next, a processing system according to a second embodiment of the present invention will be described with reference to the drawings. This embodiment is different from the first embodiment in that a via reflection component in a step waveform reflection waveform is specified and a timer setting value is determined. In the following description, the same components as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment.
図１１は、本実施形態に係る加工システムが備える制御装置１０−２の概念図である。図１１のように、制御装置１０−２は、ステップ波形発生回路１１、サンプリング回路１２、Ｚ0設定カウンタ１３、Ｚ0比較器１４、タイマー１５、フリップフロップ１６（Ｆ／Ｆ：Flip-Flop）、ドリル制御回路１７、ビア位置検出回路１８を備える。ビア位置検出回路１８以外の構成は、第１の実施形態の制御装置１０と同様であるため、詳細な説明は省略する。なお、図１１の構成は一例であって、各構成要素の配置箇所や接続関係、入出力関係は任意に設定できる。
FIG. 11 is a conceptual diagram of the control device 10-2 included in the machining system according to the present embodiment. As shown in FIG. 11, the control device 10-2 includes a step
ビア位置検出回路１８（検出回路とも呼ぶ）は、Ｚ0比較器１４、タイマー１５に接続される。また、ビア位置検出回路１８には、サンプリングＣＬＫが入力される。ビア位置検出回路１８に入力されるサンプリングＣＬＫは、フリップフロップ１６と共用されていてもよいし、ビア位置検出回路１８に専用のクロックとしてもよい。
The via position detection circuit 18 (also referred to as a detection circuit) is connected to the Z 0 comparator 14 and the
ビア位置検出回路１８は、複数のインピーダンス値に対応するＺ0設定値と反射波形の電圧値とを比較した比較結果に基づいてＺ0比較器１４から出力される出力値を取得する。ビア位置検出回路１８は、取得した出力値をサンプリングクロックに基づいて設定される複数のサンプリングタイミングごとに保持する。ビア位置検出回路１８は、ビア１０５を所定量だけ掘削加工する前後において複数のサンプリングタイミングごとに保持する出力値を比較し、反射波形にビア１０５の反射成分が含まれるタイミングを検出する。そして、ビア位置検出回路１８は、検出したタイミングに基づいて所定のタイミングを設定し、設定した所定のタイミングをタイマー１５に出力する。
The via
なお、第１の実施形態において説明したビア掘削加工モードに対して、ステップ波形の反射波形におけるビアの反射成分をビア位置検出回路１８によって検出するモードのことをビア位置検出モードと呼ぶ。以下においては、ビア位置検出モードにおける各構成の機能について説明する。
In contrast to the via excavation processing mode described in the first embodiment, a mode in which the via reflection component in the reflected waveform of the step waveform is detected by the via
ステップ波形発生回路１１は、プローブ２０を配線１０６に接触した状態で、ビア１０５と電気的に接続された配線１０６にプローブ２０を介してステップ波形を印加する。
The step
サンプリング回路１２は、配線１０６に印加されたステップ波形の反射波形をサンプリングする。
The
ここで、ビア位置検出モードで得られるステップ波形の反射波形を示す。図１２および図１３は、ビア位置検出モードで用いられるステップ波形の反射波形の一例である。図１２は、ビア位置検出モードの第１段階で得られる反射波形の一例である。図１３は、ビア位置検出モードの第２段階で得られる反射波形の一例である。 Here, the reflection waveform of the step waveform obtained in the via position detection mode is shown. 12 and 13 are examples of step waveform reflection waveforms used in the via position detection mode. FIG. 12 is an example of a reflected waveform obtained in the first stage of the via position detection mode. FIG. 13 is an example of a reflected waveform obtained in the second stage of the via position detection mode.
ビア位置検出モードは、第１段階と第２段階という少なくとも二つの段階でステップ波形の反射波形を取得する。第１段階で反射波形を得た後、加工対象のビア１０５を掘削加工し、さらに第２段階で反射波形を得る。そして、第１段階の反射波形と、第２段階の反射波形とを比較し、変化している箇所をビア１０５による反射成分として検出する。
In the via position detection mode, the reflected waveform of the step waveform is acquired in at least two stages of the first stage and the second stage. After obtaining the reflection waveform in the first stage, the via 105 to be processed is excavated and the reflection waveform is obtained in the second stage. Then, the reflected waveform at the first stage and the reflected waveform at the second stage are compared, and the changed portion is detected as a reflected component by the
Ｚ0設定カウンタ１３は、事前に設定された所望のインピーダンス値Ｓsetに対応する電圧値をＺ0比較器１４に出力する。ビア位置検出モードで用いる所望のインピーダンス値Ｓsetに対応する電圧値は、ビア掘削加工モードで用いるＺ0設定値と同じであってもよいし、異なっていてもよい。 The Z 0 setting counter 13 outputs a voltage value corresponding to a desired impedance value S set set in advance to the Z 0 comparator 14. The voltage value corresponding to the desired impedance value S set used in the via position detection mode may be the same as or different from the Z 0 set value used in the via excavation processing mode.
Ｚ0比較器１４は、Ｚ0設定値をＳ0からＳsetまで段階的に変化させて、サンプリングされた反射波形とＺ0設定値とを比較する。そして、Ｚ0比較器１４は、比較結果をビア位置検出回路１８に出力する。すなわち、Ｚ0比較器１４は、Ｚ0設定カウンタ１３の出力する所望のインピーダンス値Ｓsetに対応する電圧値を上限とする複数のＺ0設定値と反射波形との比較結果に基づいた出力値をビア位置検出回路１８に出力する。
The Z 0 comparator 14 changes the Z 0 set value stepwise from S 0 to S set and compares the sampled reflected waveform with the Z 0 set value. Then, the Z 0 comparator 14 outputs the comparison result to the via
ビア位置検出回路１８は、Ｓ0からＳsetまで段階的に変化させたＺ0設定値と、反射波形との比較結果について、Ｔ0からＴendまでの間で、サンプリングＣＬＫに基づいて設定されるサンプリングタイミングごとに電圧値を算出する。
The via
ビア位置検出回路１８は、電圧値を未だ保持していない場合、サンプリングタイミングごとに算出した電圧値を保持する。そして、ドリル制御回路１７は、加工対象基板１００を所定量だけ掘削加工させるためにドリル３０を＋Ｚ方向に移動させる制御をする。
The via
ビア位置検出モードでドリル制御回路１７が加工対象のビア１０５を掘削加工する量は、ビア掘削加工モードと比べて小さくてよい。なぜならば、ビア位置検出モードでビア１０５を掘削しすぎると、ビア掘削加工モードで掘削加工する部分がなくなり、ビア１０５を最適化できないためである。
The amount that the
一方、ビア位置検出回路１８は、所望のインピーダンスに対応する電圧値を既に保持している場合、保持されている電圧値と算出した電圧値とをサンプリングタイミングごとに比較する。
On the other hand, when the voltage value corresponding to the desired impedance is already held, the via
ビア位置検出回路１８は、電圧値の変化が大きいサンプリングタイミングＴnをタイマー設定値としてタイマー１５に出力する。実際に設定されるタイマー設定値は、Ｔnを含む時間帯で設定する。
The via
すなわち、ビア位置検出回路１８は、Ｚ0比較器１４の出力値を保持していない場合は、複数のサンプリングタイミングごとにＺ0比較器１４の出力値を保持する。そして、ビア位置検出回路１８は、加工対象基板１００の方向にドリル３０を所定量移動させてビア１０５を掘削加工させるように制御する指示をドリル制御回路１７に出力する。一方、ビア位置検出回路１８は、Ｚ0比較器１４の出力値を保持している場合は、ビア１０５を所定量だけ掘削加工した前後におけるＺ0比較器１４の出力値を比較し、Ｚ0比較器１４の出力値が変化するタイミングを検出する。そして、ビア位置検出回路１８は、検出したタイミングに基づいて所定のタイミングを設定する。
That is, when the output value of the Z 0 comparator 14 is not held, the via
〔ビア位置検出モード〕
次に、本実施形態に加工システムにおけるビア位置検出モードについて図面を参照しながら説明する。図１４は、ビア位置検出モードに関するフローチャートである。以下の説明においては、制御装置１０−２を主体として説明する。
[Via position detection mode]
Next, a via position detection mode in the processing system according to the present embodiment will be described with reference to the drawings. FIG. 14 is a flowchart regarding the via position detection mode. In the following description, the control device 10-2 will be mainly described.
まず、準備段階として、掘削対象のビアスタブ１０８の位置にドリル３０をセットし、所望のインピーダンス値ＳsetをＺ0設定カウンタ１３に設定しておく。本実施形態においては、タイマー設定値を事前に設定しておくのではなく、ビア位置検出回路１８によってタイマー設定値を設定する。
First, as a preparation stage, the
図１４において、プローブ２０を配線１０６に接触した状態で、まず、制御装置１０−２は、ビア１０５と電気的に接続された配線１０６にプローブ２０を介してステップ波形を印加する（ステップＳ３１）。
In FIG. 14, with the
制御装置１０−２は、配線１０６に印加されたステップ波形の反射波形をサンプリングする（ステップＳ３２）。 The control device 10-2 samples the reflected waveform of the step waveform applied to the wiring 106 (step S32).
制御装置１０−２は、Ｓ0からＳsetまでのインピーダンス値に対応させてＺ0設定値を段階的に変化させて、サンプリングされた反射波形とＺ0設定値とを比較する（ステップＳ３３）。 The control device 10-2 changes the Z 0 set value stepwise in accordance with the impedance values from S 0 to S set , and compares the sampled reflected waveform with the Z 0 set value (step S33). .
制御装置１０−２は、Ｓ0からＳsetまでの比較結果について、Ｔ0からＴendまでの間で、サンプリングＣＬＫに基づいて設定されるサンプリングタイミングごとに値を保持する（ステップＳ３４）。 Controller 10-2, the comparison result from S 0 to S The set, between from T 0 to T end The, retaining the values for each sampling timing which is set based on the sampling CLK (step S34).
ステップＳ３５の段階で未だ値が保持されていなかった場合（ステップＳ３５でＮｏ）、制御装置１０−２は、ビア１０５を所定量だけ掘削加工させるためにドリル３０を＋Ｚ方向に所定量だけ移動させる制御をする（ステップＳ３６）。ステップＳ３６の後は、ステップＳ３１に戻る。
When the value has not been held yet in step S35 (No in step S35), the control device 10-2 moves the
一方、値が既に保持されている場合（ステップＳ３５でＹｅｓ）、制御装置１０−２は、ビア１０５の掘削加工前後の値をサンプリングタイミングごとに比較する（ステップＳ３７）。 On the other hand, when the value is already held (Yes in step S35), the control device 10-2 compares the values before and after the excavation processing of the via 105 for each sampling timing (step S37).
制御装置１０−２は、値が変化しているサンプリングタイミングをタイミング設定値として設定する（ステップＳ３８）。 The control device 10-2 sets the sampling timing at which the value is changed as a timing setting value (step S38).
以上が、ビア位置検出モードについての説明である。なお、ビア１０５のインピーダンスを最適な状態にするための掘削加工は、第１の実施形態と同様のビア掘削加工モードで行う。なお、本実施形態のビア掘削加工モードは、第１の実施形態と同様であるため、詳細な説明は省略する。 This completes the description of the via position detection mode. The excavation for making the impedance of the via 105 optimal is performed in the same via excavation mode as in the first embodiment. In addition, since the via excavation processing mode of this embodiment is the same as that of the first embodiment, detailed description thereof is omitted.
以上のように、本実施形態によれば、ステップ波形の反射波形におけるビアの反射成分を検出することによってタイマー設定値を設定できる。 As described above, according to the present embodiment, the timer set value can be set by detecting the via reflection component in the step waveform reflection waveform.
（ハードウェア）
ここで、本発明の各実施形態に係る制御装置の制御系統を実現するハードウェア構成について、図１５のコンピュータ９０を一例として挙げて説明する。なお、図１５のコンピュータ９０は、各実施形態の制御装置を実現するための構成例であって、本発明の範囲を限定するものではない。
(hardware)
Here, the hardware configuration for realizing the control system of the control device according to each embodiment of the present invention will be described using the
図１５のように、コンピュータ９０は、プロセッサ９１、主記憶装置９２、補助記憶装置９３、入出力インターフェース９５および通信インターフェース９６を備える。図１５においては、インターフェースをＩ／Ｆ（Interface）と略して表記している。プロセッサ９１、主記憶装置９２、補助記憶装置９３、入出力インターフェース９５および通信インターフェース９６は、バス９９を介して互いにデータ通信可能に接続される。また、プロセッサ９１、主記憶装置９２、補助記憶装置９３および入出力インターフェース９５は、通信インターフェース９６を介して、インターネットやイントラネットなどのネットワークに接続される。
As shown in FIG. 15, the
プロセッサ９１は、補助記憶装置９３等に格納されたプログラムを主記憶装置９２に展開し、展開されたプログラムを実行する。本実施形態においては、コンピュータ９０にインストールされたソフトウェアプログラムを用いる構成とすればよい。プロセッサ９１は、本実施形態に係る制御装置が実行する演算処理や制御処理を実行する。
The
主記憶装置９２は、プログラムが展開される領域を有する。主記憶装置９２は、例えばＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリとすればよい。また、ＭＲＡＭ（Magnetoresistive Random Access Memory）などの不揮発性メモリを主記憶装置９２として構成・追加してもよい。
The
補助記憶装置９３は、種々のデータを記憶する手段である。補助記憶装置９３は、ハードディスクやフラッシュメモリなどのローカルディスクによって構成される。なお、種々のデータを主記憶装置９２に記憶させる構成とし、補助記憶装置９３を省略することも可能である。
The
入出力インターフェース９５は、コンピュータ９０と周辺機器との接続規格に基づいて、コンピュータ９０と周辺機器とを接続する装置である。通信インターフェース９６は、規格や仕様に基づいて、インターネットやイントラネットなどのネットワークに接続するためのインターフェースである。入出力インターフェース９５および通信インターフェース９６は、外部機器と接続するインターフェースとして共通化してもよい。
The input /
コンピュータ９０には、必要に応じて、キーボードやマウス、タッチパネルなどの入力機器を接続できるように構成してもよい。それらの入力機器は、情報や設定の入力に使用される。なお、タッチパネルを入力機器として用いる場合は、表示機器の表示画面が入力機器のインターフェースを兼ねる構成とすればよい。プロセッサ９１と入力機器との間のデータ通信は、入出力インターフェース９５に仲介させればよい。
You may comprise the
通信インターフェース９６は、ネットワークを通じて、外部のシステムや装置、無人機に接続される。
The
また、コンピュータ９０には、情報を表示するための表示機器を備え付けてもよい。表示機器を備え付ける場合、コンピュータ９０には、表示機器の表示を制御するための表示制御装置（図示しない）が備えられていることが好ましい。表示機器は、入出力インターフェース９５を介してコンピュータ９０に接続すればよい。例えば、図７に示したユーザインターフェース１１０は、コンピュータ９０に接続された表示機器に表示させればよい。
Further, the
また、コンピュータ９０には、必要に応じて、リーダライタを備え付けてもよい。リーダライタは、バス９９に接続される。リーダライタは、プロセッサ９１と図示しない記録媒体（プログラム記録媒体）との間で、記録媒体からのデータ・プログラムの読み出し、コンピュータ９０の処理結果の記録媒体への書き込みなどを仲介する。記録媒体は、例えばＳＤ（Secure Digital）カードやＵＳＢ（Universal Serial Bus）メモリなどの半導体記録媒体などで実現できる。また、記録媒体は、フレキシブルディスクなどの磁気記録媒体、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などの光学記録媒体やその他の記録媒体によって実現してもよい。
The
以上が、本発明の実施形態に係る制御装置を可能とするためのハードウェア構成の一例である。なお、図１５のハードウェア構成は、本実施形態に係る制御装置を可能とするためのハードウェア構成の一例であって、本発明の範囲を限定するものではない。また、本実施形態に係る制御装置に関する処理をコンピュータに実行させるプログラムも本発明の範囲に含まれる。さらに、本発明の実施形態に係るプログラムを記録したプログラム記録媒体も本発明の範囲に含まれる。 The above is an example of the hardware configuration for enabling the control device according to the embodiment of the present invention. The hardware configuration in FIG. 15 is an example of a hardware configuration for enabling the control device according to the present embodiment, and does not limit the scope of the present invention. A program that causes a computer to execute processing related to the control device according to the present embodiment is also included in the scope of the present invention. Furthermore, a program recording medium that records the program according to the embodiment of the present invention is also included in the scope of the present invention.
以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
１ 加工システム
１０ 制御装置
１１ ステップ波形発生回路
１２ サンプリング回路
１３ Ｚ0設定カウンタ
１４ Ｚ0比較器
１５ タイマー
１６ フリップフロップ
１７ ドリル制御回路
１８ ビア位置検出回路
２０ プローブ
３０ ドリル
１００ 加工対象基板
１０１ 絶縁層
１０２ 配線層
１０５ ビア
１０６、１０７ 配線
１０８、１０９ ビアスタブ
１１０ ユーザインターフェース
１１１ 第１の入力部
１１２ 第２の入力部
１１３ 第３の入力部
１１５ ポインター
1
Claims (10)
前記ビアと電気的に接続された配線に印加するためのステップ波形を発生させるステップ波形発生回路と、
前記配線に印加された前記ステップ波形の反射波をサンプリングし、前記ステップ波形の反射波形を出力するサンプリング回路と、
前記サンプリング回路の出力した前記反射波形を入力とし、所望のインピーダンス値に対応する設定電圧値と前記反射波形の電圧値とを比較し、前記反射波形の電圧値と前記設定電圧値との比較結果に応じて第１の出力値を遷移させる比較器と、
前記ステップ波形と前記第１の出力値とを入力とし、前記ステップ波形の立ち上がりをトリガとして、設定された所定のタイミングと、前記ステップ波形の立ち下がりのタイミングとで第２の出力値を遷移させ、サンプリングクロックに同期して、前記第１の出力値に応じて第３の出力値を遷移させ、前記第１の出力値に応じて遷移した前記第３の出力値を前記第２の出力値が遷移するタイミングで遷移させ、前記多層配線基板の主面に対して略垂直方向に前記ドリルを移動させる制御をする制御回路とを備える制御装置。 A control device for controlling the operation of a drill for excavating a via formed in a multilayer wiring board,
A step waveform generating circuit for generating a step waveform to be applied to the wiring electrically connected to the via; and
A sampling circuit that samples the reflected wave of the step waveform applied to the wiring and outputs the reflected waveform of the step waveform;
The reflected waveform output from the sampling circuit is input, the set voltage value corresponding to a desired impedance value is compared with the voltage value of the reflected waveform, and the comparison result between the voltage value of the reflected waveform and the set voltage value A comparator that transitions the first output value in response to
Using the step waveform and the first output value as inputs, and using the rising edge of the step waveform as a trigger, the second output value is transitioned between a predetermined timing set and the falling timing of the step waveform. The third output value is shifted according to the first output value in synchronization with the sampling clock, and the third output value transitioned according to the first output value is changed to the second output value. And a control circuit that performs control to cause the drill to move in a direction substantially perpendicular to the main surface of the multilayer wiring board.
前記ステップ波形を入力とし、前記ステップ波形の立ち上がりをトリガとして、前記所定のタイミングと、前記ステップ波形の立ち下がりのタイミングとで前記第２の出力値を遷移させるタイマーと、
前記第１の出力値と前記第２の出力値と前記サンプリングクロックとを入力とし、前記サンプリングクロックに同期して、前記第１の出力値に応じて第３の出力値を遷移させ、前記第１の出力値に応じて遷移した前記第３の出力値を前記第２の出力値が遷移するタイミングで遷移させるフリップフロップと、
前記第３の出力値の遷移に応じて、前記多層配線基板の主面に対して略垂直方向に前記ドリルを移動させる制御をするドリル制御回路とを有する請求項１に記載の制御装置。 The control circuit includes:
A timer for transitioning the second output value at the predetermined timing and the falling timing of the step waveform, using the step waveform as an input, triggered by the rising edge of the step waveform,
The first output value, the second output value, and the sampling clock are input, and a third output value is transitioned according to the first output value in synchronization with the sampling clock. A flip-flop that transitions the third output value transitioned according to the output value of 1 at a timing when the second output value transitions;
2. The control device according to claim 1, further comprising: a drill control circuit that controls to move the drill in a direction substantially perpendicular to a main surface of the multilayer wiring board in accordance with the transition of the third output value.
前記比較器は、
前記第２の状態を初期状態とし、前記反射波形の電圧値が前記設定電圧値を上回るタイミングで前記第２の状態から前記第１の状態に前記第１の出力値を遷移させ、前記反射波形の電圧値が前記設定電圧値を下回るタイミングで前記第１の状態から前記第２の状態に前記第１の出力値を遷移させ
前記タイマーは、
前記第１の状態を初期状態とし、前記ステップ波形の立ち上がりをトリガとして、前記ビアからの反射成分が前記反射波形に現れるタイミングで前記第１の状態から前記第２の状態に前記第２の出力値を遷移させ、前記ステップ波形の立ち下がりのタイミングで前記第１の状態から前記第２の状態に前記第２の出力値を遷移させ、
前記フリップフロップは、
前記第１の状態を初期状態とし、前記サンプリングクロックに同期して、前記第１の出力値が前記第２の状態の場合に出力値を前記第２の状態に遷移させ、前記第２の出力値が前記第２の状態から前記第１の状態に遷移するタイミングで前記第３の出力値を前記第１の状態に遷移させ、
前記ドリル制御回路は、
前記第１の出力値が前記第２の状態から前記第１の状態に遷移するタイミングで前記ドリルを制御する請求項１乃至３のいずれか一項に記載の制御装置。 The first output value and the third output value are set to one of a first state and a second state;
The comparator is
The second state is set as an initial state, the first output value is shifted from the second state to the first state at a timing when the voltage value of the reflected waveform exceeds the set voltage value, and the reflected waveform The timer shifts the first output value from the first state to the second state at a timing when the voltage value of the timer falls below the set voltage value.
The second output from the first state to the second state at a timing when the reflected component from the via appears in the reflected waveform with the first state as an initial state and the rising edge of the step waveform as a trigger Transition the value, transition the second output value from the first state to the second state at the fall timing of the step waveform,
The flip-flop
The first state is set as an initial state, and in synchronization with the sampling clock, when the first output value is the second state, the output value is shifted to the second state, and the second output Transitioning the third output value to the first state at a timing when the value transitions from the second state to the first state;
The drill control circuit is:
4. The control device according to claim 1, wherein the drill is controlled at a timing at which the first output value transitions from the second state to the first state. 5.
前記所望のインピーダンス値を前記カウンタに設定するための第２の入力部と、
前記所定のタイミングを前記タイマーに設定するための第３の入力部とを含むユーザインターフェースを有する請求項１乃至４のいずれか一項に記載の制御装置。 A first input unit for setting a position of the via to be processed in a plane coordinate system set on the main surface of the multilayer wiring board;
A second input unit for setting the desired impedance value in the counter;
The control device according to claim 1, further comprising a user interface including a third input unit configured to set the predetermined timing in the timer.
前記カウンタの出力する所望のインピーダンス値に対応する電圧値を上限とする複数の前記設定電圧値と前記反射波形との比較結果に基づいた出力値を前記検出回路に出力し、
前記検出回路は、
前記比較器の出力値を保持していない場合は、複数の前記サンプリングタイミングごとに前記比較器の出力値を保持し、前記多層配線基板の方向に前記ドリルを所定量移動させて前記ビアを掘削加工させるように制御する指示を前記ドリル制御回路に出力し、
前記比較器の出力値を保持している場合は、前記ビアを所定量だけ掘削加工した前後における前記比較器の出力値を前記サンプリングタイミングごとに比較し、前記比較器の出力値が変化するタイミングを検出し、検出したタイミングに基づいて前記所定のタイミングを設定する請求項６に記載の制御装置。 The comparator is
Output to the detection circuit an output value based on a comparison result between a plurality of the set voltage value and the reflected waveform with an upper limit voltage value corresponding to a desired impedance value output by the counter,
The detection circuit includes:
When the output value of the comparator is not held, the output value of the comparator is held at each of the plurality of sampling timings, and the drill is moved by a predetermined amount in the direction of the multilayer wiring board to drill the via An instruction to control to be processed is output to the drill control circuit,
When the output value of the comparator is held, the output value of the comparator is compared at every sampling timing before and after the via is excavated by a predetermined amount, and the output value of the comparator changes. The control device according to claim 6, wherein the predetermined timing is set based on the detected timing.
前記多層配線基板の主面に対して略垂直な方向に掘削加工するように配置され、前記ドリル制御回路によって移動するように制御されるドリルと、
前記ステップ波形発生回路および前記サンプリング回路に電気的に接続されるプローブとを備える加工システム。 A control device according to claim 1;
A drill arranged to drill in a direction substantially perpendicular to the main surface of the multilayer wiring board and controlled to move by the drill control circuit;
A processing system comprising: the step waveform generation circuit; and a probe electrically connected to the sampling circuit.
前記ビアと電気的に接続された配線にステップ波形を印加し、
前記配線に印加された前記ステップ波形の反射波をサンプリングして前記ステップ波形の反射波形を生成し、
所望のインピーダンス値に対応する設定電圧値と前記反射波形とを比較し、前記反射波形の電圧値と前記設定電圧値との比較結果に応じて第１の出力値を遷移させ、
前記ステップ波形の立ち上がりをトリガとして、設定された所定のタイミングと、前記ステップ波形の立ち下がりのタイミングとで第２の出力値を遷移させ、
所定のサンプリングクロックに同期させて、前記第１の出力値に応じて第３の出力値を遷移させ、
前記第１の出力値に応じて遷移した前記第３の出力値を前記第２の出力値が遷移するタイミングで遷移させ、
前記第３の出力値の遷移に応じて、前記多層配線基板の主面に対して略垂直方向に前記ドリルを移動させる制御をする制御方法。 A control method for controlling the operation of a drill for processing a via formed in a multilayer wiring board,
Apply a step waveform to the wiring electrically connected to the via,
Sampling the reflected waveform of the step waveform applied to the wiring to generate the reflected waveform of the step waveform,
A set voltage value corresponding to a desired impedance value is compared with the reflected waveform, and a first output value is transitioned according to a comparison result between the voltage value of the reflected waveform and the set voltage value,
Using the rising edge of the step waveform as a trigger, the second output value is transitioned between the set predetermined timing and the falling timing of the step waveform,
In synchronization with a predetermined sampling clock, the third output value is shifted according to the first output value,
Transitioning the third output value transitioned according to the first output value at a timing when the second output value transitions,
A control method for controlling the drill to move in a direction substantially perpendicular to the main surface of the multilayer wiring board in accordance with the transition of the third output value.
前記ビアを所定量だけ掘削加工する前後において前記複数のサンプリングタイミングごとに保持する前記第１の出力値を比較し、
前記反射波形に前記ビアの反射成分が含まれるタイミングを検出して、検出したタイミングに基づいて前記所定のタイミングを設定する請求項９に記載の制御方法。 The first output value based on a comparison result obtained by comparing the set voltage value corresponding to a plurality of impedance values with the voltage value of the reflected waveform is held for each of a plurality of sampling timings set based on the sampling clock. And
Comparing the first output value held at each of the plurality of sampling timings before and after excavating the via by a predetermined amount;
The control method according to claim 9, wherein a timing at which the reflection component of the via is included in the reflection waveform is detected, and the predetermined timing is set based on the detected timing.
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