JP2018096812A - Semiconductor package and method for inspecting the same - Google Patents
Semiconductor package and method for inspecting the same Download PDFInfo
- Publication number
- JP2018096812A JP2018096812A JP2016240994A JP2016240994A JP2018096812A JP 2018096812 A JP2018096812 A JP 2018096812A JP 2016240994 A JP2016240994 A JP 2016240994A JP 2016240994 A JP2016240994 A JP 2016240994A JP 2018096812 A JP2018096812 A JP 2018096812A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- lead frame
- substrate
- inspection
- sealing body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、半導体パッケージ及びその検査方法に関する。 The present invention relates to a semiconductor package and an inspection method thereof.
従来の技術として、超音波探触子から超音波を半導体パッケージに向けて送信し、半導体パッケージの内部で反射した超音波を超音波探触子で受信して、半導体パッケージの内部を検査する超音波探傷方法が知られている(例えば、特許文献1参照。)。 As a conventional technique, an ultrasonic wave is transmitted from an ultrasonic probe toward a semiconductor package, and an ultrasonic wave reflected inside the semiconductor package is received by the ultrasonic probe to inspect the inside of the semiconductor package. An acoustic flaw detection method is known (for example, see Patent Document 1).
この超音波探傷方法は、水に沈めた半導体パッケージに対して超音波探触子から超音波を送信し、半導体パッケージの内部の検査対象位置において反射した超音波を超音波探触子で受信して内部検査を実行する。 In this ultrasonic flaw detection method, ultrasonic waves are transmitted from an ultrasonic probe to a semiconductor package submerged in water, and the ultrasonic waves reflected at the inspection target position inside the semiconductor package are received by the ultrasonic probe. Perform internal inspection.
しかし従来の超音波探傷方法は、複数の半導体パッケージが形成されたマトリックスフレームから切り出した完成品に対して検査がおこなわれるので、コストと共に検査時間が掛かる問題がある。 However, the conventional ultrasonic flaw detection method has a problem that it takes an inspection time as well as cost because an inspection is performed on a finished product cut out from a matrix frame in which a plurality of semiconductor packages are formed.
従って本発明の目的は、検査に掛かるコストと検査時間とを抑制することができる半導体パッケージ及びその検査方法を提供することにある。 Accordingly, it is an object of the present invention to provide a semiconductor package and an inspection method thereof that can suppress the cost and inspection time required for inspection.
本発明の一態様は、電子部品を搭載した基板がリードフレームと共に少なくとも一方の端面に露出する封止体を備えた半導体パッケージを提供する。 One embodiment of the present invention provides a semiconductor package including a sealing body in which a substrate on which an electronic component is mounted is exposed to at least one end face together with a lead frame.
本発明によれば、検査に掛かるコストと検査時間とを抑制することができる。 According to the present invention, it is possible to reduce the cost and inspection time required for inspection.
(実施の形態の要約)
実施の形態に係る半導体パッケージは、電子部品を搭載した基板がリードフレームと共に少なくとも一方の端面に露出する封止体を備えて概略構成されている。
(Summary of embodiment)
The semiconductor package according to the embodiment is roughly configured to include a sealing body in which a substrate on which an electronic component is mounted is exposed on at least one end face together with a lead frame.
この半導体パッケージは、基板とリードフレームが封止体の端面に露出しているので、封止体が基板やリードフレームから剥離していないかを外観による検査によって行うことができる。従って半導体パッケージは、この構成を採用しない場合と比べて、検査に掛かるコストと検査時間とを抑制することができる。 In this semiconductor package, since the substrate and the lead frame are exposed at the end face of the sealing body, it is possible to check whether the sealing body has been peeled off from the substrate or the lead frame by visual inspection. Therefore, the semiconductor package can reduce the cost and the inspection time required for the inspection as compared with the case where this configuration is not adopted.
[実施の形態]
(半導体パッケージ1の概要)
図1(a)は、実施の形態に係る半導体パッケージの一例を示す概略図であり、図1(b)は、半導体パッケージの一例を示す上面図であり、図1(c)は、リードフレームと基板が露出する端面の一例を示す概略図である。図2(a)は、実施の形態に係る半導体パッケージの封止体が形成される前のマトリックスフレームの一部の一例を示す概略図であり、図2(b)は、封止体が形成された後のマトリックスフレームの一部の一例を示す概略図であり、図2(c)は、製品となる半導体パッケージの一例を示す概略図である。図1(a)、図1(b)及び図2(c)では、内部の構造を図示するため、封止体6を点線で示している。図2(a)及び図2(b)では、マトリックスフレーム7の一部を図示している。なお、以下に記載する実施の形態に係る各図において、図形間の比率は、実際の比率とは異なる場合がある。
[Embodiment]
(Outline of semiconductor package 1)
FIG. 1A is a schematic view showing an example of a semiconductor package according to the embodiment, FIG. 1B is a top view showing an example of the semiconductor package, and FIG. 1C is a lead frame. It is the schematic which shows an example of the end surface which a board | substrate exposes. FIG. 2A is a schematic view showing an example of a part of a matrix frame before the sealing body of the semiconductor package according to the embodiment is formed, and FIG. FIG. 2C is a schematic diagram illustrating an example of a part of the matrix frame after being processed, and FIG. 2C is a schematic diagram illustrating an example of a semiconductor package that is a product. In FIG. 1A, FIG. 1B, and FIG. 2C, the sealing
半導体パッケージ1は、検査用のパッケージの一例である。この半導体パッケージ1は、例えば、図1(a)〜図1(c)に示すように、リードフレーム2及びリードフレーム3と、基板4と、電子回路部5と、封止体6と、を備えて概略構成されている。
The semiconductor package 1 is an example of an inspection package. For example, as shown in FIGS. 1A to 1C, the semiconductor package 1 includes a
この封止体6は、例えば、電子部品50を搭載した基板4がリードフレーム2と共に少なくとも一方の端面に露出するように構成されている。本実施の形態の半導体パッケージ1の封止体6は、端面62においてリードフレーム2と基板4が露出するようにされている。
For example, the sealing
なお変形例としてリードフレーム2と基板4が露出する端面は、リードフレーム2側の端面62に限定されず、リードフレーム3側の端面60であっても良いし、端面60及び端面62の両方の端面であっても良い。
As a modification, the end face from which the
この封止体6は、リードフレーム2の一部(端部26)と、リードフレーム2の一部上に配置された基板4と、を封止するように構成されている。
The sealing
(リードフレーム2及びリードフレーム3の構成)
リードフレーム2及びリードフレーム3は、例えば、細長い板形状に形成されている。本実施の形態の半導体パッケージ1は、一例として、三本のリードフレーム2及びリードフレーム3を有している。このリードフレーム2及びリードフレーム3は、例えば、アルミニウム、銅などの金属材料、又は真鍮などの合金材料を用いて形成されている。なおリードフレーム2及びリードフレーム3の数や形状は、任意である。
(Configuration of
The
リードフレーム2は、端子部25及び端部26を有している。端子部25は、半導体パッケージ1の端子となる部分である。この端子部25は、封止体6から露出している。端部26は、例えば、図1(b)に示すように、幅が端子部25よりも広くされ、封止体6によって封止されている。
The
この端部26は、一例として、接着剤によって基板4の裏面41側に接着されている。この接着剤は、一例として、銀ペーストなどの導電性接着剤である。半導体パッケージ1は、一例として、基板4に表面40から裏面41に貫通するスルーホールが設けられ、接着剤及びスルーホールを介して電子回路部5とリードフレーム2とが電気的に接続されるように構成されている。
As an example, the
なお変形例としてリードフレーム2は、金などで形成されたボンディングワイヤを介して電子回路部5と電気的に接続されても良い。
As a modification, the
リードフレーム3は、リードフレーム2と反対側の基板4の裏面41に配置されている。このリードフレーム3は、封止体6によって封止されている。基板4は、リードフレーム2及びリードフレーム3によって支持されている。
The
リードフレーム2及びリードフレーム3は、例えば、薄板を打ち抜いたり、エッチングしたりして形成される。リードフレーム2及びリードフレーム3は、例えば、図2(a)及び図2(b)に示すように、マトリックスフレーム7から切り出される前は、マトリックスフレーム7の外枠71とタイバー72などによって繋がってマトリックスフレーム7に支持されている。
The
リードフレーム2は、マトリックスフレーム7から先端部及びタイバーで繋がった部分が切断される。リードフレーム3は、封止体6の端面60に沿って切断される。
The
(基板4及び電子回路部5の構成)
基板4は、例えば、プリント配線基板である。この基板4は、その表面40に電子部品50を含む複数の電子部品、配線を有する電子回路部5が形成されている。電子部品50は、一例として、センサ部、増幅部及び制御部などが一体となったセンサIC(Integrated Circuit)である。電子回路部5は、リードフレーム2を介して信号などの入出力を行う。
(Configuration of
The
(封止体6の構成)
封止体6は、例えば、エポキシ樹脂を主成分に、シリカ充填材などを加えた熱硬化性成形材料が硬化して形成される。この封止体6は、例えば、電子回路部5を光、熱及び湿度などの環境から保護することを目的として形成される。
(Configuration of sealing body 6)
The sealing
封止体6は、例えば、図2(a)及び図2(b)に示すように、マトリックスフレーム7に形成された単位フレーム70ごとに形成される。封止体6は、例えば、図2(b)に示すように、基板4が露出する端面62を有するものと、基板4が露出しない端面61を有するものが形成される。
The sealing
この基板4が露出しない端面61を有するものは、例えば、図2(c)に示す半導体パッケージ9である。この半導体パッケージ9は、検査用の半導体パッケージ1に剥離などの不良がない場合、製品として流通する。
For example, a semiconductor package 9 shown in FIG. 2C has an
本実施の形態の半導体パッケージ1は、基板4が露出する端面62を有している。これは、例えば、図2(b)に示す検査用フレーム75から切り出されたものである。この検査用フレーム75は、他の単位フレーム70と比べて封止体6の長さが異なり、端面62からリードフレーム2だけではなく基板4が露出するようにされている。
The semiconductor package 1 of the present embodiment has an
従って検査用フレーム75の端面62を検査することで、例えば、図1(c)に示すように、封止体6と基板4の表面40及び両側面42、基板4の裏面41とリードフレーム2の表面20の密着性、基板4の裏面41と封止体6の密着性、封止体6とリードフレーム2の両側面22、裏面21の密着性の検査、つまり封止体6と基板4及びリードフレーム2との剥離の有無の検査を行うことができる。
Accordingly, by inspecting the
なお検査用フレーム75の検査は、マトリックスフレーム7から切り出す前に行われる。また検査用フレーム75は、例えば、1ショットに少なくとも1個作成されることが好ましい。つまり一度に形成される複数の封止体6のうち、少なくとも1つの封止体6の端面62から基板4を露出させて検査対象とする。
The inspection frame 75 is inspected before being cut out from the matrix frame 7. Further, it is preferable that at least one inspection frame 75 is created for each shot, for example. That is, the
この1ショットとは、一度に封止体6が形成される単位である。言い換えるなら1ショットとは、封止体6を形成する際の金型にセットされる単位である。この1ショットに含まれる検査用フレーム75に剥離が発生していた場合、この1ショットに含まれる複数の半導体パッケージ9は、不良として破棄される。
This one shot is a unit in which the sealing
検査用フレーム75は、マトリックスフレーム7の任意の場所に形成される。検査用フレーム75は、例えば、封止体6の不良が発生し易い場所に形成されることが好ましい。
The inspection frame 75 is formed at an arbitrary location on the matrix frame 7. The inspection frame 75 is preferably formed, for example, in a place where a defect of the sealing
(半導体パッケージ9の構成)
半導体パッケージ9は、例えば、図2(c)に示すように、検査用の半導体パッケージ1と異なり、端面61に基板4が露出しない。つまり基板4は、封止体6に封止されている。
(Configuration of semiconductor package 9)
For example, as shown in FIG. 2C, the semiconductor package 9 does not expose the
以下に半導体パッケージ1の検査方法について説明する。 Hereinafter, a method for inspecting the semiconductor package 1 will be described.
(半導体パッケージ1の検査方法)
図2(a)に示すように、マトリックスフレーム7を形成し、単位フレーム70及び検査用フレーム75に基板4及び電子回路部5を配置する。
(Inspection method of semiconductor package 1)
As shown in FIG. 2A, the matrix frame 7 is formed, and the
次に図2(b)に示すように、単位フレーム70及び検査用フレーム75に封止体6を形成する。この際、検査用フレーム75には、電子回路部5が形成された基板4がリードフレーム2と共に端面62に露出する封止体6が形成される。
Next, as shown in FIG. 2B, the sealing
次に検査用フレーム75の封止体6に露出する基板4とリードフレーム2とを監視して剥離の有無を検査する。この検査によって剥離がない場合、単位フレーム70から半導体パッケージ9を切り出す。また検査によって剥離が確認された場合、この検査用フレーム75を含む1ショットの半導体パッケージ9は、破棄される。
Next, the
(実施の形態の効果)
本実施の形態に係る半導体パッケージ1及び半導体パッケージ1の検査方法は、検査に掛かるコストと検査時間とを抑制することができる。この半導体パッケージ1には、封止体6の端面62からリードフレーム2と基板4が露出している。封止樹脂が硬化する際、封止樹脂、リードフレーム2及び基板4の線膨張係数の差により内部応力が発生し、剥離が発生することがある。この半導体パッケージ1及び検査方法では、マトリックスフレーム7から切り出す前に、つまりインラインで外観による検査を行うことができるので、この構成を採用しない場合と比べて、検査用の半導体パッケージ1と共に製品となる半導体パッケージ9を切り出さずに簡易検査が可能となり、検査に掛かるコストと検査時間とを抑制することができる。
(Effect of embodiment)
The semiconductor package 1 and the inspection method of the semiconductor package 1 according to the present embodiment can reduce the cost and inspection time required for the inspection. In the semiconductor package 1, the
半導体パッケージ1は、1ショットごとに形成されるので、全ショットについてインラインで検査することが可能となって製品の信頼性が向上する。同様に半導体パッケージ1の検査方法では、1ショットごとに半導体パッケージ1を形成するので、全ショットについてインラインで検査することが可能となって製品の信頼性が向上する。 Since the semiconductor package 1 is formed for each shot, all shots can be in-line inspected and the reliability of the product is improved. Similarly, in the inspection method of the semiconductor package 1, since the semiconductor package 1 is formed for each shot, all shots can be in-line inspected, and the reliability of the product is improved.
半導体パッケージ1及び半導体パッケージ1の検査方法は、端面62のみならず、端面60側から基板4を露出させることで、より剥離の検査精度を向上させることができる。
The inspection method of the semiconductor package 1 and the semiconductor package 1 can improve the inspection accuracy of peeling by exposing the
以上、本発明の実施の形態及び変形例を説明したが、この実施の形態及び変形例は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。この新規な実施の形態及び変形例は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。また、この実施の形態及び変形例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、この実施の形態及び変形例は、発明の範囲及び要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 The embodiment and the modification of the present invention have been described above. However, the embodiment and the modification are merely examples, and do not limit the invention according to the claims. The novel embodiments and modifications can be implemented in various other forms, and various omissions, replacements, changes, and the like can be made without departing from the spirit of the present invention. In addition, not all the combinations of features described in the embodiments and the modifications are essential to the means for solving the problems of the invention. Furthermore, this embodiment and modification are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1…半導体パッケージ、2…リードフレーム、3…リードフレーム、4…基板、5…電子回路部、6…封止体、7…マトリックスフレーム、9…半導体パッケージ、20…表面、21…裏面、22…側面、25…端子部、26…端部、40…表面、41…裏面、42…側面、50…電子部品、60…端面、61…端面、62…端面、70…単位フレーム、71…外枠、72…タイバー、75…検査用フレーム DESCRIPTION OF SYMBOLS 1 ... Semiconductor package, 2 ... Lead frame, 3 ... Lead frame, 4 ... Board | substrate, 5 ... Electronic circuit part, 6 ... Sealing body, 7 ... Matrix frame, 9 ... Semiconductor package, 20 ... Front surface, 21 ... Back surface, 22 ... side face, 25 ... terminal part, 26 ... end part, 40 ... front face, 41 ... back face, 42 ... side face, 50 ... electronic component, 60 ... end face, 61 ... end face, 62 ... end face, 70 ... unit frame, 71 ... outside Frame, 72 ... Tie bar, 75 ... Inspection frame
Claims (4)
請求項1に記載の半導体パッケージ。 The sealing body seals a part of the lead frame and the substrate disposed on a part of the lead frame;
The semiconductor package according to claim 1.
当該封止体に露出する前記基板と前記リードフレームとを監視して剥離の有無を検査する、
半導体パッケージの検査方法。 A sealing body is formed so that the substrate on which the electronic component is mounted is exposed to at least one end face together with the lead frame,
Monitoring the substrate and the lead frame exposed to the sealing body to inspect for peeling;
Inspection method for semiconductor packages.
請求項3に記載の半導体パッケージの検査方法。 Of the plurality of sealing bodies formed at a time, the substrate is exposed from an end face of at least one sealing body, and is an inspection target.
The method for inspecting a semiconductor package according to claim 3.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016240994A JP2018096812A (en) | 2016-12-13 | 2016-12-13 | Semiconductor package and method for inspecting the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016240994A JP2018096812A (en) | 2016-12-13 | 2016-12-13 | Semiconductor package and method for inspecting the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018096812A true JP2018096812A (en) | 2018-06-21 |
Family
ID=62633440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016240994A Pending JP2018096812A (en) | 2016-12-13 | 2016-12-13 | Semiconductor package and method for inspecting the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2018096812A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04255264A (en) * | 1991-02-07 | 1992-09-10 | Nec Corp | Hybrid integrated circuit |
JP2013115282A (en) * | 2011-11-30 | 2013-06-10 | Hitachi Ltd | Semiconductor device and manufacturing method of the same |
-
2016
- 2016-12-13 JP JP2016240994A patent/JP2018096812A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04255264A (en) * | 1991-02-07 | 1992-09-10 | Nec Corp | Hybrid integrated circuit |
JP2013115282A (en) * | 2011-11-30 | 2013-06-10 | Hitachi Ltd | Semiconductor device and manufacturing method of the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210143089A1 (en) | Semiconductor package with wettable flank | |
JP6250429B2 (en) | Semiconductor device and manufacturing method thereof | |
JP6357535B2 (en) | Sensor and manufacturing method thereof | |
JP2006222406A (en) | Semiconductor device | |
US20160183369A1 (en) | Leadframe package with pre-applied filler material | |
US20140151865A1 (en) | Semiconductor device packages providing enhanced exposed toe fillets | |
JP2008186891A (en) | Mold package and its manufacturing method, and mounting structure of the mold package | |
JP6239147B2 (en) | Semiconductor package | |
JP2006294809A (en) | Semiconductor device | |
JP2015065400A (en) | Element embedded printed circuit board and method of manufacturing the same | |
JP2995264B2 (en) | Printed circuit board strip for semiconductor package and defective printed circuit board unit display method of the board strip | |
JP2005340647A (en) | Interposer substrate, semiconductor package, semiconductor device, and method for manufacturing them | |
JP2006165411A (en) | Semiconductor device and manufacturing method thereof | |
JP2018096812A (en) | Semiconductor package and method for inspecting the same | |
JP2013118218A (en) | Semiconductor device and manufacturing method of the same | |
KR102613357B1 (en) | Overmolded lead frame assembly for pressure sensing applications | |
Kim et al. | Wettable flank routable thin MicroLeadFrame for automotive applications | |
JPH03205857A (en) | Resin-sealed electronic component | |
JP7008236B2 (en) | Power module board and its manufacturing method | |
JP7063718B2 (en) | Premolded substrate and its manufacturing method and hollow semiconductor device and its manufacturing method | |
JP4567073B2 (en) | Circuit board manufacturing method | |
JP2010219385A (en) | Semiconductor device | |
JP2019024084A (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP4872468B2 (en) | Semiconductor device | |
JP2008258541A (en) | Semiconductor device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190521 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200428 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20201117 |