JP2018087829A - 加速度センサ - Google Patents
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加速度センサは、機械部分がMEMS(Micro Electro Mechanical Systems)で構成され、回路部分がASIC(Application Specific Integrated Circuit)で構成されている。この加速度センサは、これに限定されるものではないが、例えば、石油・天然ガスなどを探査する反射法地震探査用センサとして、重力よりも極めて微小な振動加速度を検知するMEMS静電容量型の加速度センサに用いられる。
また、サーボ制御部108での信号処理に微分(または、差分)演算を含むことで位相補償を行い、サーボ制御ループを安定化させてもよい。その際には一般的なPID制御の理論を適用できる。
《実施例1の効果》
以上のように、本実施の形態1における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。サーボリーク信号は実装が容易なデジタル演算主体で相殺でき、専用のA/D変換器も不要である。
《実施例2の効果》
以上のように、本実施の形態2における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。チャージアンプ出力のサーボリーク信号を直接検出するため、安定化設計が容易である。
《実施例3の効果》
以上のように、本実施の形態3における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。
《実施例4の効果》
以上のように、本実施の形態4における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。遅延部により1ビットD/A変換器の遅延補償を行うため、サーボリーク信号のより高精度な相殺が可能である。
加速度センサは、機械部分がMEMS(Micro Electro Mechanical Systems)で構成され、回路部分がASIC(Application Specific Integrated Circuit)で構成されている。この加速度センサは、これに限定されるものではないが、例えば、石油・天然ガスなどを探査する反射法地震探査用センサとして、重力よりも極めて微小な振動加速度を検知するMEMS静電容量型の加速度センサに用いられる。
《実施例5の効果》
以上のように、本実施の形態5における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。実施の形態1と比較して、MEMSが差動構造となるため実装面積が増大するが、より低雑音にできる。
《実施例6の効果》
以上のように、本実施の形態6における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。差動チャージアンプ出力のサーボリーク信号を直接検出するため、安定化設計が容易である。
《実施例7の効果》
以上のように、本実施の形態7における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。遅延部により1ビットD/A変換器の遅延補償を行うため、サーボリーク信号のより高精度な相殺が可能である。
《実施例8の効果》
以上のように、本実施の形態8における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。
加速度センサは、機械部分がMEMS(Micro Electro Mechanical Systems)で構成され、回路部分がASIC(Application Specific Integrated Circuit)で構成されている。この加速度センサは、これに限定されるものではないが、例えば、石油・天然ガスなどを探査する反射法地震探査用センサとして、重力よりも極めて微小な振動加速度を検知するMEMS静電容量型の加速度センサに用いられる。
《実施例9の効果》
以上のように、本実施の形態9における加速度センサによれば、信号検出とサーボ制御を同時に行い、かつ、MEMS容量素子の容量値ミスマッチにともなうサーボリーク信号を高精度に相殺できるため、サーボリーク信号にともなう雑音増大や不正発振を防止することができる。そのため、製造バラツキが大きいMEMSプロセスを用いても、低雑音かつ低消費電力の静電容量式MEMS加速度センサを実現できる。
各実施例に示したMEMS静電容量型の加速度センサは、将来、車載の用途も考えられる。
《相関検波部、制御部、可変容量部、可変抵抗部の構成》
図10に、実施の形態1(実施の形態5)において適用される相関検波部113(513)、制御部114(514)、可変容量部115(515a、515b)の一例を示す。相関検波部113は、デジタル乗算器1001とその出力に接続されたデジタルローパスフィルタ1002で実現できる。また、制御部114は、デジタル積分器1003とその出力に接続された位相補償部1004で実現できる。位相補償部1004は微分(または差分)演算を含み、これにより位相を進めるゼロ点を生成してサーボ制御を安定化させられる。位相補償部1004の出力のデジタル値により、可変容量部115が制御される。可変容量部115は、例えば4ビット制御であれば、並列接続されたバイナリ容量素子1005a、1005b、1005c、1005dと、各容量素子に接続されたスイッチ1006からなる。前記4ビット制御値に応じて、前記各バイナリ容量素子に接続されたスイッチ1006のいくつかがオンになり、これにより並列容量値が可変される。
図18は、図16におけるデジタル制御分圧器の別の構成例を示す図面である。
図19は、本発明の加速度センサの遅延部の構成例を示す図面である。
図20は、本発明の加速度センサの遅延部の別の構成例を示す図面である。
図21は、本発明の加速度センサの相関検波部におけるアナログ乗算器の構成例を示す図面である。
図22は、本発明の加速度センサの相関検波部におけるアナログ乗算器の別の構成例を示す図面である。
101a,101b 信号検出用容量対
102a,102b サーボ制御用容量対
103 チャージアンプ
103a オペアンプ
103b 帰還容量
103c 帰還抵抗
104 アンプ
105 アナログフィルタ
106 A/D変換器
107 復調器
108 サーボ制御部
109 1ビット量子化器
110 1ビットD/A変換器
111 デジタルローパスフィルタ
112a,112b 信号検出用容量対用ドライバ
113 相関検波部
114 制御部
115 可変容量部
116 可変容量用ドライバ
417 遅延部
500a,500b 錘(可動電極部)
501a,501b 正側信号検出用容量対
501c,501d 負側信号検出用容量対
502a,502b 正側サーボ制御用容量対
502c,502d 負側サーボ制御用容量対
503 差動チャージアンプ
503a,503d オペアンプ
503b,503e 帰還容量
503c,503f 帰還抵抗
504 差動アンプ
505 差動アナログフィルタ
506 差動A/D変換器
507 復調器
508 サーボ制御部
509 1ビット量子化器
510 1ビットD/A変換器
511 デジタルローパスフィルタ
512a,512b 信号検出用容量対用ドライバ
513 相関検波部
514 制御部
515a,515b 可変容量部
516 可変容量用ドライバ
717 遅延部
818 インバータ
904 アンプ
904a オペアンプ
904b 入力抵抗
904c 帰還抵抗
915 可変抵抗部
916 ドライバ
917 遅延部
1001 デジタル乗算器
1002 デジタルローパスフィルタ
1003 デジタル積分器
1004 位相補償部
1005a,1005b,1005c,1005d バイナリ容量素子
1006 スイッチ
1101 アナログ乗算器
1102 アナログローパスフィルタ
1103 アナログ積分器
1104 A/D変換器
1203 比較器
1204 アップダウンカウンタ
1305a,1305b,1305c,1305d バイナリ抵抗素子
1306 スイッチ
Claims (12)
- MEMS静電容量型の加速度センサであって、
信号検出用の第1MEMS容量対と、
前記第1MEMS容量対とそれぞれ一方の電極同士が接続されて正側の錘(可動電極部)が構成され、前記第1MEMS容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第2MEMS容量対と、
信号検出用の第3MEMS容量対と、
前記第3MEMS容量対とそれぞれ一方の電極同士が接続されて負側の錘(可動電極部)が構成され、前記第3MEMS容量対による加速度の検出信号とは逆向きの力を発生させるサーボ電圧が印加されるサーボ制御用の第4MEMS容量対と、
前記正側の錘と接続して、前記正側の錘上の電荷変化を電圧変化に変換する第1チャージアンプと、
前記負側の錘と接続して、前記負側の錘上の電荷変化を電圧変化に変換する第2チャージアンプと、
前記第1、及び第2チャージアンプの差動出力の電圧変化信号をデジタル化するA/D変換器と、
前記A/D変換器の出力から作成された前記加速度による前記錘の変位と逆向きの力を発生させるサーボ値を1ビットに量子化する1ビット量子化器と、
前記1ビット量子化器の出力をアナログのサーボ電圧に変換して前記第2MEMS容量対、及び前記第4MEMS容量対へ印加する1ビットD/A変換器と、
前記A/D変換器の出力と、前記1ビット量子化器の出力に基づき、前記第2MEMS容量対、及び前記第4MEMS容量対の間の容量値のミスマッチΔCに比例した信号を出力する相関検波部と、
前記相関検波部の出力に基づき、前記容量値のミスマッチΔCによる影響を前記第1、及び第2チャージアンプの入力ノード上で相殺する差動容量制御値を出力する制御部と、
前記1ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記第1チャージアンプの入力ノードの間に挿入され、前記制御部の出力の差動容量制御値に従って容量を制御する第1可変容量部と、
前記1ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅に出力するドライバの出力ノードと、前記第2チャージアンプの入力ノードの間に挿入され、前記制御部の出力の差動容量制御値に従って容量を制御する第2可変容量部と、
を備えたことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記相関検波部は、前記A/D変換器の出力に替えて前記第1、または第2チャージアンプの出力と、前記1ビット量子化器の出力に基づき、前記第2MEMS容量対、及び前記第4MEMS容量対の間の容量値のミスマッチΔCに比例した信号を出力することを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記第1可変容量部は、前記1ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けて接続された遅延部の前記1ビットD/A変換器の応答遅延を模擬する遅延の出力ノードと、前記第1チャージアンプの入力ノードの間に挿入されて、前記制御部の出力の差動容量制御値に従って容量が制御され、
前記第2可変容量部は、前記1ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けて接続された遅延部の前記1ビットD/A変換器の応答遅延を模擬する遅延の出力ノードと、前記第2チャージアンプの入力ノードの間に挿入されて、前記制御部の出力の差動容量制御値に従って容量が制御されることを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記制御部は、前記相関検波部の出力に基づき、前記容量値のミスマッチΔCによる影響を前記第1、及び第2チャージアンプの入力ノード上で相殺する共通の容量制御値を出力し、
前記第2可変容量部は、前記1ビット量子化器の出力を前記サーボ電圧の振幅よりも抑えた電圧振幅にするドライバに続けてインバータが接続された出力ノードと、前記第2チャージアンプの入力ノードの間に挿入され、前記制御部の出力の容量制御値に従って容量が制御されることを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記制御部は、前記相関検波部の出力に基づき、前記容量値のミスマッチΔCによる影響を前記第1、及び第2チャージアンプの入力ノード上で相殺する共通の容量制御値を出力し、
前記第2可変容量部は、前記1ビット量子化器の出力を論理反転し、かつ、前記サーボ
電圧の振幅よりも抑えた電圧振幅を持つ信号と、前記第2チャージアンプの入力ノードの間に挿入され、前記制御部の出力の容量制御値に従って容量が制御されることを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記相関検波部は、前記A/D変換器の出力に替えて前記第1、または第2チャージア
ンプの出力信号を増幅するアンプの出力と、前記1ビット量子化器の出力に基づき、前記第2MEMS容量対、及び前記第4MEMS容量対の間の容量値のミスマッチΔCに比例した信号を出力することを特徴とする加速度センサ。 - 請求項5に記載の加速度センサにおいて、
前記相関検波部は、前記A/D変換器の出力に替えて前記第1、または第2チャージア
ンプの出力と、前記1ビット量子化器の出力に基づき、前記第2MEMS容量対、及び前記第4MEMS容量対の間の容量値のミスマッチΔCに比例した信号を出力することを特徴とする加速度センサ。 - 請求項5に記載の加速度センサにおいて、
前記相関検波部は、前記A/D変換器の出力に替えて前記第1、または第2チャージア
ンプの出力信号を増幅するアンプの出力と、前記1ビット量子化器の出力に基づき、前記第2MEMS容量対、及び前記第4MEMS容量対の間の容量値のミスマッチΔCに比例した信号を出力することを特徴とする加速度センサ。 - 請求項1乃至8のいずれかの請求項に記載の加速度センサにおいて、
前記1ビット量子化器に替えて、1.5ビット(3値) 量子化器、又は2ビット以上の量子化器を使用して、
前記1ビットD/A変換器に替えて、1.5ビット(3値) D/A変換器、又は2ビット以上のD/A変換器を使用していることを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記相関検波部は、入力部よりデジタル乗算器とデジタルローパスフィルタにより構成され、
前記制御部は、少なくとも一つの積分器を含んでおり、
前記可変容量部は、並列接続されたバイナリ容量素子と前記制御部からの制御値に応じて制御されるスイッチにより構成されることを特徴とする加速度センサ。 - 請求項2に記載の加速度センサにおいて、
前記相関検波部は、入力部よりアナログ乗算器とアナログローパスフィルタにより構成され、
前記制御部は、前記相関検波部の出力を入力部より受けて、アナログ積分器と、及びA/D変換器により構成され、
前記可変容量部は、並列接続されたバイナリ容量素子と前記制御部からの制御値に応じて制御されるスイッチにより構成されることを特徴とする加速度センサ。 - 請求項2に記載の加速度センサにおいて、
前記相関検波部は、入力部よりアナログ乗算器とアナログローパスフィルタにより構成され、
前記制御部は、前記相関検波部の出力を入力部より受けて、1ビットA/D変換器の役割を果たす比較器と、及びデジタル積分器の役割を果たすアップダウンカウンタにより構成され、
前記可変容量部は、並列接続されたバイナリ容量素子と前記制御部からの制御値に応じて制御されるスイッチにより構成されることを特徴とする加速度センサ。
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