JP2018067049A

JP2018067049A - Multiprocessor system

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Publication number: JP2018067049A
Application number: JP2016203675A
Authority: JP
Inventors: 甲斐　聡; Satoshi Kai; 聡甲斐
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2016-10-17
Filing date: 2016-10-17
Publication date: 2018-04-26
Anticipated expiration: 2036-10-17
Also published as: JP6866605B2

Abstract

PROBLEM TO BE SOLVED: To reduce a processing load of a main processing device, when performing data exchange between the main processing device and a plurality of sub-processing devices via a dual port memory.SOLUTION: A main CPU 10, and a dual port memory 30-i provided for each of a plurality of sub CPUs 20-i are connected with a common data bus BUS2. The main CPU 10, the dual port memory 30-i and an access controller 40-i provided for each dual port memory 30-i are connected with a common address bus BUS1. A common area 320 and an individual area 325-i provided for each sub CPU 20-i are provided in a dual port memory 330-i, and a same address is set in all dual port memories 30-i. When the main CPU10 transmits the same data to all sub CPUs 20-i, the main CPU10 specifies an address of the common area 320, and executes a writing instruction to all access controllers 40-i.SELECTED DRAWING: Figure 1

Description

本発明は、マルチプロセッサシステムに関する。 The present invention relates to a multiprocessor system.

特許文献１には、保護制御演算に影響を与えることなく、遠隔からの整定変更、設定変更、装置内部のデータ転送を高速に実行するに好適なディジタル保護制御装置が開示されている。このディジタル保護制御装置は、デュアルポートメモリにより密結合されたリアルタイム処理演算ブロックとネットワーク処理ブロックとを有している。リアルタイム処理演算ブロックは、リアルタイム処理演算用の演算ＣＰＵ（Central Processing Unit）と、デュアルポートメモリの書き込み制御を実行するデュアルポートメモリ制御回路とを備えている。ネットワーク処理ブロックは、ネットワーク処理用のネットワークＣＰＵと、デュアルポートメモリのネットワークＣＰＵ側からのアクセスを制御するデュアルポートメモリ制御回路とを備えている。 Patent Document 1 discloses a digital protection control device suitable for performing settling change, setting change, and data transfer inside the device at high speed without affecting the protection control calculation. This digital protection control device has a real-time processing operation block and a network processing block that are tightly coupled by a dual port memory. The real-time processing calculation block includes a calculation CPU (Central Processing Unit) for real-time processing calculation and a dual-port memory control circuit that executes write control of the dual-port memory. The network processing block includes a network CPU for network processing and a dual port memory control circuit for controlling access from the network CPU side of the dual port memory.

デュアルポートメモリは双方向ポートを備えており、例えば図９に示すように、第一ＣＰＵ１と第二ＣＰＵ２との間に接続され、デュアルポートメモリ３を介して第一ＣＰＵ１と第二ＣＰＵ２との間でデータ交換を行うようになっている。
また、産業用のマルチプロセッサシステム等においては、図９に示すように第一ＣＰＵ１と第二ＣＰＵ２との間で、一対一でデータ交換を行う構成や、図１０に示すように要素機能の個別制御を行う複数の従ＣＰＵ２−ｉ（ｉ＝１、２、３、…、ｎ）と、これら複数のＣＰＵ２−ｉを制御し全体制御を行う主ＣＰＵ１とを備え、一対複数のＣＰＵ間でデータ交換を行う構成も一般的である。 The dual port memory has a bidirectional port. For example, as shown in FIG. 9, the dual port memory is connected between the first CPU 1 and the second CPU 2, and the first CPU 1 and the second CPU 2 are connected via the dual port memory 3. Data exchange is performed between them.
Further, in an industrial multiprocessor system or the like, a configuration in which data is exchanged on a one-to-one basis between the first CPU 1 and the second CPU 2 as shown in FIG. 9, or individual element functions as shown in FIG. A plurality of slave CPUs 2-i (i = 1, 2, 3,..., N) that perform control and a main CPU 1 that controls the plurality of CPUs 2-i and performs overall control, and data between a plurality of CPUs A configuration for performing replacement is also common.

一対複数のＣＰＵ間でデータ交換を行う場合には、図１０に示すように、従ＣＰＵ２−ｉ毎にデュアルポートメモリ３−ｉが設けられ、各従ＣＰＵ２−ｉは、それぞれ対応するデュアルポートメモリ３−ｉを介して、主ＣＰＵ１と従ＣＰＵ２−ｉとの間でデータ交換を行うようになっている。
なお、図９、図１０では図示していないが、第一ＣＰＵ１、第二ＣＰＵ２それぞれとデュアルポートメモリ３との間、主ＣＰＵ１とデュアルポートメモリ３−ｉそれぞれとの間及び各従ＣＰＵ２−ｉと対応するデュアルポートメモリ３−ｉとの間に、デュアルポートメモリ制御回路が設けられ、このデュアルポートメモリ制御回路によって、各ＣＰＵから各デュアルポートメモリ３、３−ｉへのアクセスを制御している。 When data is exchanged between a pair of CPUs, as shown in FIG. 10, a dual port memory 3-i is provided for each slave CPU 2-i, and each slave CPU 2-i has a corresponding dual port memory. Data is exchanged between the main CPU 1 and the sub CPU 2-i via 3-i.
Although not shown in FIGS. 9 and 10, between the first CPU 1 and the second CPU 2 and the dual port memory 3, between the main CPU 1 and the dual port memory 3-i, and each sub CPU 2-i. Dual port memory control circuit is provided between the corresponding dual port memory 3-i and the dual port memory control circuit controls access from CPU to each dual port memory 3, 3-i. Yes.

特開２００４−６４８９２号公報JP 2004-64892 A

ところで、図１０に示すように、一対複数のＣＰＵを備えたシステムにおいて、ＣＰＵどうしでの簡易なデータ交換手段として、デュアルポートメモリ３−ｉを使用する方法がある。デュアルポートメモリ３−ｉを使用する場合、例えば、全体制御を行う主ＣＰＵ１から全ての従ＣＰＵ２−ｉに対して同一の指令データを通知するときには、主ＣＰＵ１が各従ＣＰＵ２−ｉに対応するデュアルポートメモリ３−ｉそれぞれに対して同一の指令データを個別に書き込む必要がある。 Incidentally, as shown in FIG. 10, there is a method of using a dual port memory 3-i as a simple data exchange means between CPUs in a system including a pair of CPUs. When the dual port memory 3-i is used, for example, when the same command data is sent from the main CPU 1 that performs the overall control to all the slave CPUs 2-i, the main CPU 1 has a dual corresponding to each slave CPU 2-i. It is necessary to individually write the same command data to each port memory 3-i.

また、従ＣＰＵ２−ｉどうしで互いのデータを使用する場合、例えば、従ＣＰＵ２−１のデータを従ＣＰＵ２−ｎが使用する場合には、まず、従ＣＰＵ２−１がデータＤ−１をデュアルポートメモリ３−１に書き込む。このデュアルポートメモリ３−１に書き込まれたデータＤ−１を主ＣＰＵ１が読み出し、読み出したデータＤ−１を主ＣＰＵ１が従ＣＰＵ２−ｎに対応するデュアルポートメモリ３−ｎに書き込む。そして、従ＣＰＵ２−ｎがデュアルポートメモリ３−ｎからデータＤ−ｎ、つまりデータＤ−１を読み出す。これによって、従ＣＰＵ２−ｎは、従ＣＰＵ２−１のデータＤ−１を取得するようにしている。 When the slave CPUs 2-i use each other's data, for example, when the slave CPU 2-1 uses the data of the slave CPU 2-1, the slave CPU 2-1 first uses the data D-1 as a dual port. Write to memory 3-1. The main CPU 1 reads the data D-1 written to the dual port memory 3-1, and the main CPU 1 writes the read data D-1 to the dual port memory 3-n corresponding to the sub CPU 2-n. Then, the slave CPU 2-n reads the data D-n, that is, the data D-1 from the dual port memory 3-n. Thus, the slave CPU 2-n acquires the data D-1 of the slave CPU 2-1.

このように、主ＣＰＵ１は、全ての従ＣＰＵ２−ｉに対して同一指令データを通知する場合には、デュアルポートメモリ３−ｉのそれぞれに対して同一の指令データを書き込む必要がある。また、主ＣＰＵ１は、従ＣＰＵ２−ｉどうしでデータ交換を行う場合に、デュアルポートメモリ３−ｉからのデータの読み出しや書き込みを行う必要がある。そのため、データ交換を行う際の主ＣＰＵ１の処理負荷が大きいという問題がある。
そこで、本発明は、上記従来の未解決の課題に着目してなされたものであり、主処理装置と複数の従処理装置との間のデータ交換をデュアルポートメモリを介して行う際の、主処理装置の負荷を軽減することの可能なマルチプロセッサシステムを提供することを目的としている。 Thus, when the main CPU 1 notifies the same command data to all the slave CPUs 2-i, it is necessary to write the same command data to each of the dual port memories 3-i. Further, the main CPU 1 needs to read and write data from the dual port memory 3-i when exchanging data between the slave CPUs 2-i. Therefore, there is a problem that the processing load of the main CPU 1 when performing data exchange is large.
Therefore, the present invention has been made paying attention to the above-mentioned conventional unsolved problems, and the main exchange when data exchange between the main processing device and the plurality of sub-processing devices is performed via the dual port memory. An object of the present invention is to provide a multiprocessor system capable of reducing the load on the processing apparatus.

上記目的を達成するために、本発明の一実施形態に係るマルチプロセッサシステムは、一の主処理装置と、複数の従処理装置と、主処理装置と従処理装置との間に従処理装置毎に対応付けられて設けられ、主処理装置との間で入出力されるデータ及び従処理装置との間で入出力されるデータを記憶するデュアルポートメモリと、デュアルポートメモリ毎に対応付けて設けられデュアルポートメモリに対する主処理装置のアクセスを制御する第一メモリアクセスコントローラと、デュアルポートメモリ毎に対応付けて設けられデュアルポートメモリに対する従処理装置のアクセスを制御する第二メモリアクセスコントローラと、主処理装置と複数の前記デュアルポートメモリとを接続する共通データバスと、主処理装置と複数の第一メモリアクセスコントローラと複数のデュアルポートメモリとを接続する共通アドレスバスと、主処理装置と複数の第一メモリアクセスコントローラとを接続する共通制御信号線と、を備え、デュアルポートメモリのそれぞれは、主処理装置から全ての従処理装置に通知される共通データが格納される共通エリアと、全ての従処理装置毎に対応付けて設けられた複数の個別エリアと、を有するマルチプロセッサシステム、が提供される。 In order to achieve the above object, a multiprocessor system according to an embodiment of the present invention includes a main processor, a plurality of slave processors, and a slave processor between each master processor and slave processor. A dual port memory for storing data input / output to / from the main processing device and data input / output to / from the sub processing device, and to each dual port memory. A first memory access controller that controls access of the main processor to the dual port memory, a second memory access controller that is provided in association with each dual port memory and controls access of the slave processor to the dual port memory, A common data bus connecting the processing unit and the plurality of the dual port memories; a main processing unit and a plurality of first memory accesses; A common address bus for connecting the controller and the plurality of dual-port memories, and a common control signal line for connecting the main processing unit and the plurality of first memory access controllers. Provided is a multiprocessor system having a common area for storing common data notified from the apparatus to all the slave processing apparatuses, and a plurality of individual areas provided in correspondence with all the slave processing apparatuses. .

本発明の一態様によれば、主処理装置と従処理装置との間、及び従処理装置どうしでのデータ交換時における主処理装置の処理負荷を軽減することができるマルチプロセッサシステムを実現することができる。 According to one aspect of the present invention, it is possible to realize a multiprocessor system capable of reducing the processing load on the main processing device when data is exchanged between the main processing device and the sub processing device and between the sub processing devices. Can do.

本発明を適用したマルチプロセッサシステムの全体構成の一例を示す概略構成図である。It is a schematic block diagram which shows an example of the whole structure of the multiprocessor system to which this invention is applied. マルチプロセッサシステムの要部の詳細の一例を示す構成図である。It is a block diagram which shows an example of the detail of the principal part of a multiprocessor system. デュアルポートメモリの記憶部のエリア区分の一例を示す説明図である。It is explanatory drawing which shows an example of the area division of the memory | storage part of a dual port memory. 従ＣＰＵ側がデュアルポートメモリに書き込み動作を行う際の各部の動作説明に供するタイミングチャートの一例である。6 is an example of a timing chart for explaining the operation of each unit when the slave CPU performs a write operation to the dual port memory. 従ＣＰＵ側がデュアルポートメモリから読み出し動作を行う際の各部の動作説明に供するタイミングチャートの一例である。It is an example of the timing chart with which it uses for operation | movement description of each part at the time of sub CPU side performing read-out operation from dual port memory. 主ＣＰＵ側が全てのデュアルポートメモリに書き込み動作を行う際の各部の動作説明に供するタイミングチャートの一例である。It is an example of a timing chart for explaining the operation of each unit when the main CPU side performs a write operation to all the dual port memories. 主ＣＰＵ側が一つのデュアルポートメモリへ書き込みを行う際の各部の動作説明に供するタイミングチャートの一例である。It is an example of a timing chart used for explaining the operation of each unit when the main CPU side writes to one dual port memory. 主ＣＰＵ側が一つのデュアルポートメモリから読み出しを行う際の各部の動作説明に供するタイミングチャートの一例である。It is an example of a timing chart used for explaining the operation of each unit when the main CPU reads data from one dual port memory. 従来のマルチプロセッサシステムの一例を示す構成図である。It is a block diagram which shows an example of the conventional multiprocessor system. 従来のマルチプロセッサシステムの一例を示す構成図である。It is a block diagram which shows an example of the conventional multiprocessor system.

以下、図面を参照して、本発明の一実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.
Further, the following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the material, shape, structure, and arrangement of components. Etc. are not specified below. The technical idea of the present invention can be variously modified within the technical scope defined by the claims described in the claims.

図１は、本発明の一実施形態に係るマルチプロセッサシステムの一例を示す概略構成図である。
マルチプロセッサシステム１００は、主ＣＰＵ（主処理装置）１０と、従ＣＰＵ（従処理装置）２０−ｉ（ｉ＝１、２、３、…、ｎ）と、デュアルポートメモリ３０−ｉと、アクセスコントローラ（第一メモリアクセスコントローラ）４０−ｉと、アクセスコントローラ（第二メモリアクセスコントローラ）５０−ｉとを備える。さらに、マルチプロセッサシステム１００は、ＣＰＵ番号設定部６０−ｉと、クロック信号発信器７０と、クロック信号発信器８０−ｉと、を備える。従ＣＰＵ２０−ｉ毎に、デュアルポートメモリ３０−ｉと、アクセスコントローラ４０−ｉ及び５０−ｉと、ＣＰＵ番号設定部６０−ｉと、が設けられ、従ＣＰＵ２０−ｉと、デュアルポートメモリ３０−ｉと、アクセスコントローラ４０−ｉ及び５０−ｉと、ＣＰＵ番号設定部６０−ｉと、が対応付けられている。 FIG. 1 is a schematic configuration diagram showing an example of a multiprocessor system according to an embodiment of the present invention.
The multiprocessor system 100 includes a main CPU (main processing unit) 10, a sub CPU (sub processing unit) 20-i (i = 1, 2, 3,..., N), a dual port memory 30-i, and an access. A controller (first memory access controller) 40-i and an access controller (second memory access controller) 50-i are provided. Further, the multiprocessor system 100 includes a CPU number setting unit 60-i, a clock signal transmitter 70, and a clock signal transmitter 80-i. For each slave CPU 20-i, a dual port memory 30-i, access controllers 40-i and 50-i, and a CPU number setting unit 60-i are provided. The slave CPU 20-i and the dual port memory 30-i i, the access controllers 40-i and 50-i, and the CPU number setting unit 60-i are associated with each other.

各従ＣＰＵ２０−ｉは、例えば産業用機器の制御を行うマルチプロセッサシステム１００において産業用機器の各要素を個別に制御するためのＣＰＵである。主ＣＰＵ１０は、これら従ＣＰＵ２０−ｉを制御し、マルチプロセッサシステム１００の全体制御を行う。
クロック信号発信器７０はクロック信号ＣＬＫを発信し、クロック信号ＣＬＫは主ＣＰＵ１０に出力される。主ＣＰＵ１０はクロック信号ＣＬＫに同期して動作する。クロック信号発信器８０−ｉは従ＣＰＵ２０−ｉ毎に設けられ、クロック信号ＣＬＫＢ−ｉを発信する。このクロック信号ＣＬＫＢ−ｉは、各従ＣＰＵ２０−ｉ、各アクセスコントローラ４０−ｉ、及び各アクセスコントローラ５０−ｉのそれぞれに出力され、これら各部はクロック信号ＣＬＫＢ−ｉに同期して動作する。クロック信号ＣＬＫ及びＣＬＫＢ−ｉの周波数は同一であっても異なる周波数であってもよい。 Each slave CPU 20-i is a CPU for individually controlling each element of the industrial device in the multiprocessor system 100 that controls the industrial device, for example. The main CPU 10 controls these sub CPUs 20-i and performs overall control of the multiprocessor system 100.
The clock signal transmitter 70 transmits a clock signal CLK, and the clock signal CLK is output to the main CPU 10. The main CPU 10 operates in synchronization with the clock signal CLK. The clock signal transmitter 80-i is provided for each slave CPU 20-i and transmits the clock signal CLKB-i. The clock signal CLKB-i is output to each slave CPU 20-i, each access controller 40-i, and each access controller 50-i, and these units operate in synchronization with the clock signal CLKB-i. The frequencies of the clock signals CLK and CLKB-i may be the same or different.

なお、各デュアルポートメモリ３０−ｉ、各アクセスコントローラ４０−ｉ、各アクセスコントローラ５０−ｉ、及び各従ＣＰＵ２０−ｉの各部はそれぞれ同一構成を有する。
図２は、マルチプロセッサシステム１００の要部の詳細の一例を示す構成図である。
各デュアルポートメモリ３０−ｉは、主ＣＰＵ１０がデュアルポートメモリ３０−ｉにアクセスするための第一入出力ポート３１と、従ＣＰＵ２０−ｉが対応するデュアルポートメモリ３０−ｉにアクセスするための第二入出力ポート３２と、データを記憶する記憶部３３と、を備える。記憶部３３は例えばアレイ構造のメモリセルを有している。 Each part of each dual port memory 30-i, each access controller 40-i, each access controller 50-i, and each slave CPU 20-i has the same configuration.
FIG. 2 is a configuration diagram illustrating an example of details of a main part of the multiprocessor system 100.
Each dual port memory 30-i includes a first input / output port 31 for the main CPU 10 to access the dual port memory 30-i and a second input for the sub CPU 20-i to access the corresponding dual port memory 30-i. Two input / output ports 32 and a storage unit 33 for storing data are provided. The storage unit 33 has, for example, memory cells having an array structure.

記憶部３３は、図３に示すように、共通エリア３２０と、全ての従ＣＰＵ２０−ｉ毎に設けられた少なくともｎ個の個別エリア３２５−ｉと、を有する。
共通エリア３２０は、主ＣＰＵ１０から全ての従ＣＰＵ２０−ｉに対して同一データが通知される場合に、この同一データが書き込まれる領域である。個別エリア３２５−ｉは、各従ＣＰＵ２０−ｉと主ＣＰＵ１０との間でデータ交換が行われる場合、また、従ＣＰＵ２０−ｉどうしでデータ交換を行う場合に、交換データが記憶される領域である。 As shown in FIG. 3, the storage unit 33 includes a common area 320 and at least n individual areas 325-i provided for all the slave CPUs 20-i.
The common area 320 is an area where the same data is written when the same data is notified from the main CPU 10 to all the slave CPUs 20-i. The individual area 325-i is an area in which exchange data is stored when data is exchanged between each slave CPU 20-i and the main CPU 10, or when data is exchanged between the slave CPUs 20-i. .

個別エリア３２５−ｉは、従ＣＰＵ２０−ｉに対応付けて設けられると共に、この従ＣＰＵ−ｉに対応付けられた、デュアルポートメモリ３０−ｉ、アクセスコントローラ４０−ｉ及び５０−ｉと対応付けられている。
全てのデュアルポートメモリ３０−ｉは、例えば図３に示すように、共通エリア３２０のアドレスをＡＤＲ−０、個別エリア３２５−１のアドレスをＡＤＲ−１、個別エリア３２５−２のアドレスをＡＤＲ−２、…、個別エリア３２５−ｎのアドレスをＡＤＲ−ｎとしてメモリ割付されている。つまり、全ての、デュアルポートメモリ３０−ｉにおいて、共通エリア３２０及び各個別エリア３２５−ｉそれぞれは、互いに同一アドレスが設定されている。 The individual area 325-i is provided in association with the slave CPU 20-i, and is associated with the dual port memory 30-i, the access controllers 40-i and 50-i associated with the slave CPU-i. ing.
For example, as shown in FIG. 3, all the dual port memories 30-i have the common area 320 address ADR-0, the individual area 325-1 address ADR-1, and the individual area 325-2 address ADR-. 2,..., The memory area is allocated with the address of the individual area 325-n as ADR-n. That is, in all the dual port memories 30-i, the common area 320 and the individual areas 325-i are set with the same address.

デュアルポートメモリ３０−ｉは、第一入出力ポート３１を介して入力されるデータ書込信号ＬＷＲ−ｉ及び主ＣＰＵ１０から入力されるアドレス信号ＬＡＤＲに応じて、主ＣＰＵ１０から入力される書込データＬＤＴＷを記憶部３３に書き込む。また、デュアルポートメモリ３０−ｉは、第二入出力ポート３２を介して入力されるデータ書込信号ＲＷＲ−ｉ及び従ＣＰＵ２０−ｉから入力されるアドレス信号ＲＡＤＲ−ｉに応じて、従ＣＰＵ２０−ｉから入力される書込データＲＤＴＷ−ｉを記憶部３３に書き込む。 The dual port memory 30-i receives write data input from the main CPU 10 in response to the data write signal LWR-i input via the first input / output port 31 and the address signal LADR input from the main CPU 10. Write LDTW to the storage unit 33. Further, the dual port memory 30-i has a slave CPU 20- in response to a data write signal RWR-i input via the second input / output port 32 and an address signal RADR-i input from the slave CPU 20-i. Write data RDTW-i input from i is written in the storage unit 33.

また、デュアルポートメモリ３０−ｉは、第一入出力ポート３１を介して入力されるデータ読出信号ＬＲＤ−ｉ及びアドレス信号ＬＡＤＲに応じて、記憶部３３のデータを読出データＬＤＴＲとして読み出す。
さらにデュアルポートメモリ３０−ｉは、第二入出力ポート３２を介して入力されるデータ読出信号ＲＲＤ−ｉ及びアドレス信号ＲＡＤＲ−ｉに応じて、記憶部３３のデータを読み出し、読出データＲＤＴＲ−ｉとして出力する。 In addition, the dual port memory 30-i reads data in the storage unit 33 as read data LDTR in response to the data read signal LRD-i and the address signal LADR input via the first input / output port 31.
Further, the dual port memory 30-i reads the data in the storage unit 33 in accordance with the data read signal RRD-i and the address signal RADR-i input via the second input / output port 32, and reads the read data RDTR-i. Output as.

第一入出力ポート３１には、データ読出信号ＬＲＤ−ｉ、データ書込信号ＬＷＲ−ｉ、チップセレクト信号ＬＣＳ−ｉ、及びアドレス信号ＬＡＤＲが入力される入力端子が設けられている。また、第一入出力ポート３１には、読出データＬＤＴＲが出力され、書込データＬＤＴＷが入力される入出力端子が設けられている。同様に、第二入出力ポート３２には、データ読出信号ＲＲＤ−ｉ、データ書込信号ＲＷＲ−ｉ、チップセレクト信号ＲＣＳ−ｉ、及びアドレス信号ＲＡＤＲ−ｉが入力される入力端子が設けられている。また、第二入出力ポート３２には、読出データＲＤＴＲ−ｉが出力され、書込データＲＤＴＷ−ｉが入力される入出力端子が設けられている。 The first input / output port 31 is provided with input terminals to which a data read signal LRD-i, a data write signal LWR-i, a chip select signal LCS-i, and an address signal LADR are input. The first input / output port 31 is provided with an input / output terminal to which read data LDTR is output and write data LDTW is input. Similarly, the second input / output port 32 is provided with input terminals to which the data read signal RRD-i, the data write signal RWR-i, the chip select signal RCS-i, and the address signal RADR-i are input. Yes. The second input / output port 32 is provided with an input / output terminal to which the read data RDTR-i is output and the write data RDTW-i is input.

各アクセスコントローラ４０−ｉは、このアクセスコントローラ４０−ｉに対応付けられたデュアルポートメモリ３０−ｉに対する主ＣＰＵ１０のアクセスを制御する。
各アクセスコントローラ５０−ｉは、このアクセスコントローラ５０−ｉに対応付けられたデュアルポートメモリ３０−ｉに対する従ＣＰＵ２０−ｉのアクセスを制御する。 Each access controller 40-i controls access of the main CPU 10 to the dual port memory 30-i associated with the access controller 40-i.
Each access controller 50-i controls the access of the slave CPU 20-i to the dual port memory 30-i associated with the access controller 50-i.

各ＣＰＵ番号設定部６０−ｉは、各従ＣＰＵ２０−ｉのそれぞれに対し、異なるＣＰＵ番号Ｎ−ｉを設定する。また、ＣＰＵ番号設定部６０−ｉで設定されたＣＰＵ番号Ｎ−ｉは、従ＣＰＵ２０−ｉに対応付けられたアクセスコントローラ４０−ｉ及びアクセスコントローラ５０−ｉに通知される。ＣＰＵ番号Ｎ−ｉが通知された従ＣＰＵ２０−ｉ、アクセスコントローラ４０−ｉ、及びアクセスコントローラ５０−ｉのそれぞれは、通知されたＣＰＵ番号Ｎ−ｉを所定の記憶領域に記憶する。
各ＣＰＵ番号設定部６０−ｉは、例えば、ロータリスイッチ、短絡片を使用するビットスイッチ等の手動により設定されるスイッチ、又はレジスタ等の電子回路からなるスイッチ等で構成される。 Each CPU number setting unit 60-i sets a different CPU number Ni for each slave CPU 20-i. The CPU number Ni set by the CPU number setting unit 60-i is notified to the access controller 40-i and the access controller 50-i associated with the slave CPU 20-i. Each of the slave CPU 20-i, the access controller 40-i, and the access controller 50-i notified of the CPU number Ni stores the notified CPU number Ni in a predetermined storage area.
Each CPU number setting unit 60-i is configured by, for example, a manually set switch such as a rotary switch, a bit switch using a short-circuit piece, or a switch formed of an electronic circuit such as a register.

各ＣＰＵ番号設定部６０−ｉによって設定されたＣＰＵ番号Ｎ−ｉにより、各従ＣＰＵ２０−ｉがデュアルポートメモリ３０−ｉを利用してデータ交換を行う際に、デュアルポートメモリ３０−ｉの記憶部３３に設けられた複数の個別エリア３２５−ｉのうち、どの個別エリアを使用するかが決定される。また、各アクセスコントローラ４０−ｉ及び５０−ｉは、ＣＰＵ番号Ｎ−ｉにより、これらアクセスコントローラ４０−ｉ及び５０−ｉに対応付けられた従ＣＰＵ２０−ｉが、デュアルポートメモリ３０−ｉに設けられた複数の個別エリア３２５−ｉのうちどの個別エリアを使用するかを認識する。例えば、従ＣＰＵ２０−１に対し、ＣＰＵ番号Ｎ−１が設定された場合には、アクセスコントローラ４０−１及び５０−１は、従ＣＰＵ２０−１が個別エリア３２５−１を使用するものと認識する。 When each slave CPU 20-i uses the dual port memory 30-i to exchange data using the CPU number Ni set by each CPU number setting unit 60-i, the memory of the dual port memory 30-i is stored. Of the plurality of individual areas 325-i provided in the unit 33, which individual area is used is determined. Further, each of the access controllers 40-i and 50-i is provided with a secondary CPU 20-i associated with the access controller 40-i and 50-i in the dual port memory 30-i by the CPU number Ni. It recognizes which individual area is to be used among the plurality of individual areas 325-i. For example, when the CPU number N-1 is set for the slave CPU 20-1, the access controllers 40-1 and 50-1 recognize that the slave CPU 20-1 uses the individual area 325-1. .

また、アクセスコントローラ４０−ｉは、主ＣＰＵ１０から通知されるアドレス信号ＬＡＤＲが、対応する個別エリア３２５−ｉに割り付けられたアドレスを指定するとき、自己宛のアドレス信号であると認識して、デュアルポートメモリ３０−ｉの、アドレス信号で指定される個別エリア３２５−ｉへのアクセスを行う。 Further, when the address signal LADR notified from the main CPU 10 designates the address assigned to the corresponding individual area 325-i, the access controller 40-i recognizes that it is an address signal addressed to itself, and dual The individual area 325-i designated by the address signal in the port memory 30-i is accessed.

主ＣＰＵ１０と各アクセスコントローラ４０−ｉとの間には、データ読出指示信号ＲＤ送信用の共通信号ライン（共通制御信号線）Ｌ１と、データ書込指示信号ＷＲ送信用の共通信号ライン（共通制御信号線）Ｌ２が設けられている。また、アクセスコントローラ４０−ｉと、デュアルポートメモリ３０−ｉとの間には、データ読出信号ＬＲＤ−ｉ送信用の信号ラインＬ３−ｉと、データ書込信号ＬＷＲ−ｉ送信用の信号ラインＬ４−ｉと、チップセレクト信号ＬＣＳ−ｉ送信用の信号ラインＬ５−ｉとが設けられている。主ＣＰＵ１０と全てのアクセスコントローラ４０−ｉと全てのデュアルポートメモリ３０−ｉとは、共通のアドレスバス（以下、共通アドレスバスという。）ＢＵＳ１で接続される。主ＣＰＵ１０と全てのデュアルポートメモリ３０−ｉとは共通のデータバス（以下、共通データバスという。）ＢＵＳ２で接続される。 Between the main CPU 10 and each access controller 40-i, a common signal line (common control signal line) L1 for transmitting the data read instruction signal RD and a common signal line (common control signal for transmitting the data write instruction signal WR) are provided. Signal line L2 is provided. Between the access controller 40-i and the dual port memory 30-i, a signal line L3-i for transmitting the data read signal LRD-i and a signal line L4 for transmitting the data write signal LWR-i are provided. -I and a signal line L5-i for transmitting a chip select signal LCS-i are provided. The main CPU 10, all access controllers 40-i, and all dual port memories 30-i are connected by a common address bus (hereinafter referred to as a common address bus) BUS1. The main CPU 10 and all the dual port memories 30-i are connected by a common data bus (hereinafter referred to as a common data bus) BUS2.

一方、各従ＣＰＵ２０−ｉと各従ＣＰＵ２０−ｉに対応付けられたアクセスコントローラ５０−ｉとの間には、データ読出指示信号ＲＤ−ｉ送信用の信号ライン（制御信号線）Ｌ１１−ｉと、データ書込指示信号ＷＲ−ｉ送信用の信号ライン（制御信号線）Ｌ１２−ｉとが設けられている。また、各アクセスコントローラ５０−ｉと各アクセスコントローラ５０−ｉに対応付けられたデュアルポートメモリ３０−ｉとの間には、データ読出信号ＲＲＤ−ｉ送信用の信号ラインＬ１３−ｉと、データ書込信号ＲＷＲ−ｉ送信用の信号ラインＬ１４−ｉと、チップセレクト信号ＲＣＳ−ｉ送信用の信号ラインＬ１５−ｉとが設けられている。また、各従ＣＰＵ２０−ｉと各従ＣＰＵ２０−ｉに対応付けられたアクセスコントローラ５０−ｉ及びデュアルポートメモリ３０−ｉとは、アドレスバスＢＵＳ３−ｉで接続される。同様に、各従ＣＰＵ２０−ｉは各従ＣＰＵ２０−ｉに対応付けられたデュアルポートメモリ３０−ｉとデータバスＢＵＳ４−ｉで接続される。
次に、アクセスコントローラ４０−ｉ及び５０−ｉのデュアルポートメモリ３０−ｉへのアクセス時の動作を説明する。 On the other hand, between each slave CPU 20-i and the access controller 50-i associated with each slave CPU 20-i, a signal line (control signal line) L11-i for transmitting the data read instruction signal RD-i is connected. A signal line (control signal line) L12-i for transmitting the data write instruction signal WR-i is provided. Between each access controller 50-i and the dual port memory 30-i associated with each access controller 50-i, a signal line L13-i for transmitting a data read signal RRD-i, and a data write A signal line L14-i for transmitting the embedded signal RWR-i and a signal line L15-i for transmitting the chip select signal RCS-i are provided. Each slave CPU 20-i and the access controller 50-i and the dual port memory 30-i associated with each slave CPU 20-i are connected by an address bus BUS3-i. Similarly, each slave CPU 20-i is connected to a dual port memory 30-i associated with each slave CPU 20-i via a data bus BUS4-i.
Next, the operation when the access controllers 40-i and 50-i access the dual port memory 30-i will be described.

（アクセスコントローラ５０−ｉによる書き込み時の動作）
アクセスコントローラ５０−ｉは、従ＣＰＵ２０−ｉからのアドレス信号ＲＡＤＲ−ｉが記憶部３３内のアドレスを指定するとき、チップセレクト信号ＲＣＳ−ｉをアサート状態（有効状態）にする。さらに従ＣＰＵ２０−ｉからのデータ書込指示信号ＷＲ−ｉがアサート状態に切り替わると、データ書込信号ＲＷＲ−ｉをアサート状態にする。これにより、デュアルポートメモリ３０−ｉのアドレス信号ＲＡＤＲ−ｉで指定されるアドレスに、データバスＢＵＳ４−ｉ上のデータが書込データＲＤＴＷ−ｉとして書き込まれる。 (Operation at the time of writing by the access controller 50-i)
When the address signal RADR-i from the slave CPU 20-i designates an address in the storage unit 33, the access controller 50-i asserts the chip select signal RCS-i (valid state). Further, when the data write instruction signal WR-i from the slave CPU 20-i is switched to the asserted state, the data write signal RWR-i is asserted. Thereby, the data on the data bus BUS4-i is written as the write data RDTW-i at the address specified by the address signal RADR-i of the dual port memory 30-i.

（アクセスコントローラ５０−ｉによる読み出し時の動作）
アクセスコントローラ５０−ｉは、従ＣＰＵ２０−ｉからのアドレス信号ＲＡＤＲ−ｉが記憶部３３内のアドレスを指定するとき、チップセレクト信号ＲＣＳ−ｉをアサート状態にする。さらに従ＣＰＵ２０−ｉからのデータ読出指示信号ＲＤ−ｉがアサート状態に切り替わると、データ読出信号ＲＲＤ−ｉをアサート状態にする。これにより、対応するデュアルポートメモリ３０−ｉのアドレス信号ＲＡＤＲ−ｉで指定されるアドレスからのデータが読出データＲＤＴＲ−ｉとして出力される。 (Operation at the time of reading by the access controller 50-i)
The access controller 50-i asserts the chip select signal RCS-i when the address signal RADR-i from the slave CPU 20-i specifies an address in the storage unit 33. Further, when the data read instruction signal RD-i from the slave CPU 20-i switches to the asserted state, the data read signal RRD-i is brought into the asserted state. As a result, data from the address specified by the address signal RADR-i of the corresponding dual port memory 30-i is output as read data RDTR-i.

（アクセスコントローラ４０−ｉによる共通エリアへの書き込み時の動作）
アクセスコントローラ４０−ｉは、主ＣＰＵ１０からのアドレス信号ＬＡＤＲがデュアルポートメモリ３０−ｉの共通エリア３２０を指定するとき、チップセレクト信号ＬＣＳ−ｉをアサート状態にする。さらに主ＣＰＵ１０からのデータ書込指示信号ＷＲがアサート状態に切り替わると、データ書込信号ＬＷＲ−ｉをアサート状態にする。これにより、デュアルポートメモリ３０−ｉのアドレス信号ＬＡＤＲで指定されるアドレス、つまり共通エリア３２０に、共通データバスＢＵＳ２により通知されるデータが書込データＬＤＴＷとして書き込まれる。
全てのアクセスコントローラ４０−ｉがこの動作を行うため、全てのデュアルポートメモリ３０−ｉの共通エリア３２０に、同一の書込データＬＤＴＷが書き込まれる。 (Operation at the time of writing to the common area by the access controller 40-i)
When the address signal LADR from the main CPU 10 designates the common area 320 of the dual port memory 30-i, the access controller 40-i asserts the chip select signal LCS-i. Further, when the data write instruction signal WR from the main CPU 10 is switched to the asserted state, the data write signal LWR-i is set to the asserted state. As a result, the data notified by the common data bus BUS2 is written as the write data LDTW in the address designated by the address signal LADR of the dual port memory 30-i, that is, in the common area 320.
Since all access controllers 40-i perform this operation, the same write data LDTW is written in the common area 320 of all the dual port memories 30-i.

（アクセスコントローラ４０−ｉによる一つの個別エリア３２５−ｉへの書き込み時の動作）
アクセスコントローラ４０−ｉのうち、主ＣＰＵ１０からのアドレス信号ＬＡＤＲが、自アクセスコントローラ４０−ｉに対応付けられた個別エリア３２５−ｉを指定するアドレスであるアクセスコントローラ４０−ｉは、チップセレクト信号ＬＣＳ−ｉをアサート状態にする。さらに主ＣＰＵ１０からのデータ書込指示信号ＷＲがアサート状態に切り替わると、データ書込信号ＬＷＲ−ｉをアサート状態にする。これにより、デュアルポートメモリ３０−ｉのアドレス信号ＬＡＤＲで指定されるアドレス、つまり個別エリア３２５−ｉに、共通データバスＢＵＳ２により通知される書込データＬＤＴＷが書き込まれる。
なお、アクセスコントローラ４０−ｉのうち、主ＣＰＵ１０からのアドレス信号ＬＡＤＲが、自アクセスコントローラ４０−ｉに対応付けられた個別エリア３２５−ｉを指定するアドレスではないアクセスコントローラ４０−ｉの動作については後述する。 (Operation at the time of writing to one individual area 325-i by the access controller 40-i)
Among the access controllers 40-i, the access controller 40-i, in which the address signal LADR from the main CPU 10 is an address designating the individual area 325-i associated with the own access controller 40-i, receives the chip select signal LCS. -I is asserted. Further, when the data write instruction signal WR from the main CPU 10 is switched to the asserted state, the data write signal LWR-i is set to the asserted state. As a result, the write data LDTW notified by the common data bus BUS2 is written to the address designated by the address signal LADR of the dual port memory 30-i, that is, the individual area 325-i.
Of the access controller 40-i, the operation of the access controller 40-i in which the address signal LADR from the main CPU 10 is not an address designating the individual area 325-i associated with the own access controller 40-i. It will be described later.

（アクセスコントローラ４０−ｉによる個別エリア３２５−ｉからの読み出し時の動作）
アクセスコントローラ４０−ｉのうち、主ＣＰＵ１０からのアドレス信号ＬＡＤＲが、自アクセスコントローラ４０−ｉに対応付けられた個別エリア３２５−ｉを指定するアドレスであるアクセスコントローラ４０−ｉは、チップセレクト信号ＬＣＳ−ｉをアサート状態にする。さらに主ＣＰＵ１０からのデータ読出指示信号ＲＤがアサート状態に切り替わると、データ読出信号ＬＲＤ−ｉをアサート状態にする。これにより、デュアルポートメモリ３０−ｉの個別エリア３２５−ｉのデータが、読出データＬＤＴＲとして出力される。
なお、アクセスコントローラ４０−ｉのうち、主ＣＰＵ１０から出力されるアドレス信号ＬＡＤＲが、自アクセスコントローラ４０−ｉに対応付けられた個別エリア３２５−ｉを指定するアドレスではないアクセスコントローラ４０−ｉの動作については後述する。 (Operation at the time of reading from the individual area 325-i by the access controller 40-i)
Among the access controllers 40-i, the access controller 40-i, in which the address signal LADR from the main CPU 10 is an address designating the individual area 325-i associated with the own access controller 40-i, receives the chip select signal LCS. -I is asserted. Further, when the data read instruction signal RD from the main CPU 10 is switched to the asserted state, the data read signal LRD-i is brought into the asserted state. As a result, the data in the individual area 325-i of the dual port memory 30-i is output as the read data LDTR.
Of the access controller 40-i, the operation of the access controller 40-i whose address signal LADR output from the main CPU 10 is not an address that designates the individual area 325-i associated with the own access controller 40-i. Will be described later.

（アドレス信号ＬＡＤＲが、共通エリア３２０及び自アクセスコントローラ４０−ｉに対応する個別エリア３２５−ｉを除くエリアを指定するアドレスである場合の、アクセスコントローラ４０−ｉの動作）
（書き込み指示時）
アクセスコントローラ４０−ｉのうち、主ＣＰＵ１０から出力されるアドレス信号ＬＡＤＲが、共通エリア３２０を指定するアドレスでもなく、且つ自アクセスコントローラ４０−ｉに対応付けられた個別エリア３２５−ｉを指定するアドレスのいずれでもないアクセスコントローラ４０−ｉは、主ＣＰＵ１０からのデータ書込指示信号ＷＲがアサート状態に切り替わっても、データ書込信号ＬＷＲ−ｉをネゲート状態のままに維持する。このため、デュアルポートメモリ３０−ｉへの書き込みは行われない。 (Operation of the access controller 40-i when the address signal LADR is an address designating an area excluding the individual area 325-i corresponding to the common area 320 and the own access controller 40-i)
(When writing instructions)
Among the access controllers 40-i, the address signal LADR output from the main CPU 10 is not an address that designates the common area 320, and an address that designates the individual area 325-i associated with the own access controller 40-i. The access controller 40-i that is neither of these maintains the data write signal LWR-i in the negated state even when the data write instruction signal WR from the main CPU 10 is switched to the asserted state. Therefore, writing to the dual port memory 30-i is not performed.

したがって、主ＣＰＵ１０により、いずれかの個別エリア、例えば３２５−α（αは１〜ｎのいずれかの値）への書き込みが指示された場合、複数のデュアルポートメモリ３０−ｉのうち、アドレス信号ＬＡＤＲで指定された個別エリアに対応する、デュアルポートメモリ３０−αの個別エリア３２５−αにのみ書込データＬＤＴＷが格納され、他のデュアルポートメモリ３０−ｉには書込データＬＤＴＷは格納されない。 Therefore, when the main CPU 10 instructs writing to any individual area, for example, 325-α (α is any value of 1 to n), the address signal of the plurality of dual port memories 30-i The write data LDTW is stored only in the individual area 325-α of the dual port memory 30-α corresponding to the individual area specified by LADR, and the write data LDTW is not stored in the other dual port memory 30-i. .

（読み出し指示時）
アクセスコントローラ４０−ｉのうち、主ＣＰＵ１０から出力されるアドレス信号ＬＡＤＲが、共通エリア３２０を指定するアドレスでもなく、且つ自アクセスコントローラ４０−ｉに対応付けられた個別エリア３２５−ｉを指定するアドレスのいずれでもないアクセスコントローラ、例えば４０−β（βは、１〜ｎのうちのαを除く値）は、主ＣＰＵ１０からのデータ読出指示信号ＲＤがアサート状態に切り替わっても、データ読出信号ＬＲＤ−βをネゲート状態のままとする。そして、チップセレクト信号ＬＣＳ−βをアサート状態にし、さらに、データ書込信号ＬＷＲ−βをアサート状態にする。これにより、各アクセスコントローラ４０−βに対応するデュアルポートメモリ３０−βそれぞれの個別エリア３２５−αに、共通データバスＢＵＳ２上のデータを書き込む。 (When reading is instructed)
Among the access controllers 40-i, the address signal LADR output from the main CPU 10 is not an address that designates the common area 320, and an address that designates the individual area 325-i associated with the own access controller 40-i. For example, 40-β (β is a value excluding α out of 1 to n), even if the data read instruction signal RD from the main CPU 10 switches to the asserted state, the data read signal LRD- Let β remain negated. Then, the chip select signal LCS-β is asserted, and the data write signal LWR-β is asserted. As a result, the data on the common data bus BUS2 is written to the individual areas 325-α of the dual port memory 30-β corresponding to each access controller 40-β.

したがって、主ＣＰＵ１０により、いずれかの個別エリア、例えば３２５−αからの読み出しが指示された場合、複数のデュアルポートメモリ３０−ｉのうち、アドレス信号ＬＡＤＲで指定された個別エリアに対応する、デュアルポートメモリ３０−αの個別エリア３２５−αに格納されているデータが、他のデュアルポートメモリ３０−βそれぞれの個別エリア３２５−αそれぞれに格納されることになる。つまり、全てのデュアルポートメモリ３０−ｉの個別エリア３２５−αに、デュアルポートメモリ３０−αの個別エリア３２５−αに格納されているデータと同一のデータが格納されることになる。
次に、上記実施形態の動作を図４から図８のタイミングチャートを伴って説明する。 Accordingly, when the main CPU 10 instructs reading from any one of the individual areas, for example, 325-α, the dual corresponding to the individual area designated by the address signal LADR among the plurality of dual port memories 30-i. The data stored in the individual area 325-α of the port memory 30-α is stored in each of the individual areas 325-α of the other dual port memories 30-β. That is, the same data as the data stored in the individual areas 325-α of the dual port memory 30-α is stored in the individual areas 325-α of all the dual port memories 30-i.
Next, the operation of the above embodiment will be described with reference to the timing charts of FIGS.

（アクセスコントローラ５０−ｉによる書き込み時の動作）
図４は、アクセスコントローラ５０−ｉがデュアルポートメモリ３０−ｉにデータを書き込む場合、つまり従ＣＰＵ２０−ｉがデュアルポートメモリ３０−ｉにデータを書き込む場合のタイミングチャートを示したものである。
図４において、（ａ）はアドレス信号ＲＡＤＲ−ｉ、（ｂ）は書込データＲＤＴＷ−ｉ、（ｃ）はデータ読出指示信号ＲＤ−ｉ、（ｄ）はデータ書込指示信号ＷＲ−ｉ、（ｅ）はチップセレクト信号ＲＣＳ−ｉ、（ｆ）はデータ読出信号ＲＲＤ−ｉ、（ｇ）はデータ書込信号ＲＷＲ−ｉである。 (Operation at the time of writing by the access controller 50-i)
FIG. 4 shows a timing chart when the access controller 50-i writes data to the dual port memory 30-i, that is, when the slave CPU 20-i writes data to the dual port memory 30-i.
4, (a) is an address signal RADR-i, (b) is write data RDTW-i, (c) is a data read instruction signal RD-i, (d) is a data write instruction signal WR-i, (E) is a chip select signal RCS-i, (f) is a data read signal RRD-i, and (g) is a data write signal RWR-i.

従ＣＰＵ２０−ｉは、まず書き込み先を指定するアドレス信号ＲＡＤＲ−ｉと、書込データＲＤＴＷ−ｉとを出力する。
アクセスコントローラ５０−ｉは、時点ｔ１で、アドレス信号ＲＡＤＲ−ｉが確定し、このアドレス信号ＲＡＤＲ−ｉが記憶部３３内のアドレスであると判断すると、チップセレクト信号ＲＣＳ−ｉをアサート状態に切り替える。時点ｔ２で従ＣＰＵ２０−ｉがデータ書込指示信号ＷＲ−ｉをアサート状態に切り替えると、アクセスコントローラ５０−ｉは、データ書込信号ＲＷＲ−ｉをアサート状態に切り替える。これによりデュアルポートメモリ３０−ｉに書込データＲＤＴＷ−ｉが書き込まれる。 The slave CPU 20-i first outputs an address signal RADR-i designating a write destination and write data RDTW-i.
When the access controller 50-i determines that the address signal RADR-i is fixed at time t1 and this address signal RADR-i is an address in the storage unit 33, the access controller 50-i switches the chip select signal RCS-i to the asserted state. . When the slave CPU 20-i switches the data write instruction signal WR-i to the asserted state at time t2, the access controller 50-i switches the data write signal RWR-i to the asserted state. As a result, the write data RDTW-i is written to the dual port memory 30-i.

そして、従ＣＰＵ２０−ｉが、時点ｔ３でデータ書込指示信号ＷＲ−ｉをネゲート状態に切り替えると、アクセスコントローラ５０−ｉはデータ書込信号ＲＷＲ−ｉをネゲート状態に切り替える。
続いて、時点ｔ４で、従ＣＰＵ２０−ｉがアドレス信号ＲＡＤＲ−ｉを切り替え、時点ｔ５でアドレス信号ＲＡＤＲ−ｉが確定し、アクセスコントローラ５０−ｉが、このアドレス信号ＲＡＤＲ−ｉが記憶部３３内のアドレスではないと判断すると、アクセスコントローラ５０−ｉはチップセレクト信号ＲＣＳ−ｉをネゲート状態に切り替える。 When the slave CPU 20-i switches the data write instruction signal WR-i to the negated state at time t3, the access controller 50-i switches the data write signal RWR-i to the negated state.
Subsequently, at time t4, the slave CPU 20-i switches the address signal RADR-i, the address signal RADR-i is determined at time t5, and the access controller 50-i stores the address signal RADR-i in the storage unit 33. If it is determined that the address is not, the access controller 50-i switches the chip select signal RCS-i to the negated state.

ここで、各従ＣＰＵ２０−ｉは、自従ＣＰＵ２０−ｉと主ＣＰＵ１０との間でデータ交換を行う場合、また、自従ＣＰＵ２０−ｉから他の従ＣＰＵ２０−ｉにデータ通知を行う場合には、複数の個別エリア３２５−ｉのうち自従ＣＰＵ２０−ｉに対応する個別エリアを介して行う。このため、アクセスコントローラ５０−ｉは、従ＣＰＵ２０−ｉから入力されるアドレス信号ＲＡＤＲ−ｉが、自従ＣＰＵ２０−ｉに対応する個別エリア３２５−ｉを指定するアドレスではないと判断されるときには、従ＣＰＵ２０−ｉからのデータ書込指示信号ＷＲ−ｉがアサート状態となった場合に、データ書込信号ＲＷＲ−ｉをネゲート状態のままとする。 Here, when each slave CPU 20-i exchanges data between the slave CPU 20-i and the main CPU 10, and when the slave CPU 20-i sends data notification to another slave CPU 20-i. This is performed through an individual area corresponding to the slave CPU 20-i among the plurality of individual areas 325-i. Therefore, when the access controller 50-i determines that the address signal RADR-i input from the slave CPU 20-i is not an address that designates the individual area 325-i corresponding to the slave CPU 20-i, When the data write instruction signal WR-i from the slave CPU 20-i is asserted, the data write signal RWR-i remains in the negated state.

（アクセスコントローラ５０−ｉによる読み出し時の動作）
図５は、アクセスコントローラ５０−ｉがデュアルポートメモリ３０−ｉからデータを読み出す場合、つまり、従ＣＰＵ２０−ｉがデュアルポートメモリ３０−ｉからデータを読み出す場合の、タイミングチャートを示したものである。
図５において、（ａ）はアドレス信号ＲＡＤＲ−ｉ、（ｂ）はデータ読出指示信号ＲＤ−ｉ、（ｃ）はデータ書込指示信号ＷＲ−ｉ、（ｄ）はチップセレクト信号ＲＣＳ−ｉ、（ｅ）はデータ読出信号ＲＲＤ−ｉ、（ｆ）はデータ書込信号ＲＷＲ−ｉ、（ｇ）は読出データＲＤＴＲ−ｉである。 (Operation at the time of reading by the access controller 50-i)
FIG. 5 shows a timing chart when the access controller 50-i reads data from the dual port memory 30-i, that is, when the slave CPU 20-i reads data from the dual port memory 30-i. .
5, (a) is an address signal RADR-i, (b) is a data read instruction signal RD-i, (c) is a data write instruction signal WR-i, (d) is a chip select signal RCS-i, (E) is the data read signal RRD-i, (f) is the data write signal RWR-i, and (g) is the read data RDTR-i.

従ＣＰＵ２０−ｉは、まず読み出し先を指定するアドレス信号ＲＡＤＲ−ｉを出力し、チップセレクト信号ＲＣＳ−ｉをアサート状態に切り替える。
アクセスコントローラ５０−ｉは、時点ｔ１で、アドレス信号ＲＡＤＲ−ｉが確定し、このアドレス信号ＲＡＤＲ−ｉが、記憶部３３内のアドレスを指定する信号であると判断すると、チップセレクト信号ＲＣＳ−ｉをアサート状態に切り替える。時点ｔ２で従ＣＰＵ２０−ｉがデータ読出指示信号ＲＤ−ｉ（ｉ＝α）をアサート状態に切り替えると、アクセスコントローラ５０−ｉは、データ読出信号ＲＲＤ−ｉをアサート状態に切り替える。これにより、デュアルポートメモリ３０−ｉの個別エリア３２５−ｉに格納されたデータがデータバスＢＵＳ４−ｉに出力され、時点ｔ３で読出データＲＤＴＲ−ｉとして確定する。 The slave CPU 20-i first outputs an address signal RADR-i designating a read destination, and switches the chip select signal RCS-i to the asserted state.
When the access controller 50-i determines that the address signal RADR-i is finalized at time t1 and this address signal RADR-i is a signal designating an address in the storage unit 33, the chip select signal RCS-i To the assert state. When the slave CPU 20-i switches the data read instruction signal RD-i (i = α) to the asserted state at time t2, the access controller 50-i switches the data read signal RRD-i to the asserted state. As a result, the data stored in the individual area 325-i of the dual port memory 30-i is output to the data bus BUS4-i and is determined as read data RDTR-i at time t3.

そして、時点ｔ４で従ＣＰＵ２０−ｉがデータ読出指示信号ＲＤ−ｉをネゲート状態に切り替え、データバスＢＵＳ４−ｉ上の読出データＲＤＴＲ−ｉを読み込む。また、アクセスコントローラ５０−ｉはデータ読出信号ＲＲＤ−ｉをネゲート状態に切り替える。そして、従ＣＰＵ２０−ｉがアドレス信号ＲＡＤＲ−ｉを切り替え、時点ｔ５でアドレス信号ＲＡＤＲ−ｉが確定すると、アクセスコントローラ５０−ｉは、アドレス信号ＲＡＤＲ−ｉが記憶部３３内のアドレスを指定する信号でないと判断すると、チップセレクト信号ＲＣＳ−ｉをネゲート状態に切り替える。 At time t4, the slave CPU 20-i switches the data read instruction signal RD-i to the negated state, and reads the read data RDTR-i on the data bus BUS4-i. The access controller 50-i switches the data read signal RRD-i to the negated state. Then, when the slave CPU 20-i switches the address signal RADR-i and the address signal RADR-i is determined at the time point t5, the access controller 50-i is a signal for specifying the address in the storage unit 33 by the address signal RADR-i. If not, the chip select signal RCS-i is switched to the negated state.

なお、時点ｔ２でデータ読出信号ＲＲＤ−ｉがネゲート状態になってから、時点ｔ３で読出データＲＤＴＲ−ｉが確定するまでの時点ｔ２〜ｔ３の時間差は、デュアルポートメモリ３０−ｉの出力遅延によるものである。
なお、後述するが主ＣＰＵ１０から、全ての従ＣＰＵ２０−ｉへ同一データを通知する際には、デュアルポートメモリ３０−ｉの共通エリア３２０を介して行う。また、従ＣＰＵ２０−ｉのうちのいずれか、例えばＣＰＵ２０−αから、他の従ＣＰＵ、例えば２０−βに対してデータ通知を行う場合には、ＣＰＵ２０−αに対応する個別エリア３２５−αを介してこの合う。このため、従ＣＰＵ２０−ｉが出力するアドレス信号ＲＡＤＲ−ｉが、従ＣＰＵ２０−ｉに対応する個別エリア３２５−ｉを除く領域を指定するアドレスであっても、従ＣＰＵ２０−ｉがデュアルポートメモリ３０−ｉからデータを読み出す読み出し操作の場合には、アクセスコントローラ５０−ｉは、チップセレクト信号ＲＣＳ−ｉ及び、データ読出信号ＲＲＤ−ｉをアサート状態に切り替える。 Note that the time difference between time t2 and time t3 from when the data read signal RRD-i is negated at time t2 to when the read data RDTR-i is determined at time t3 is due to the output delay of the dual port memory 30-i. Is.
As will be described later, when the same data is notified from the main CPU 10 to all the slave CPUs 20-i, it is performed via the common area 320 of the dual port memory 30-i. Further, when data notification is performed from any one of the slave CPUs 20-i, for example, the CPU 20-α, to another slave CPU, for example, 20-β, the individual area 325-α corresponding to the CPU 20-α is set. This fits through. For this reason, even if the address signal RADR-i output from the slave CPU 20-i is an address that designates an area excluding the individual area 325-i corresponding to the slave CPU 20-i, the slave CPU 20-i has the dual port memory 30. In the case of a read operation for reading data from -i, the access controller 50-i switches the chip select signal RCS-i and the data read signal RRD-i to the asserted state.

（主ＣＰＵ１０による共通エリアへの書き込み時の動作）
主ＣＰＵ１０から全ての従ＣＰＵ２０−ｉに同一データを通知する場合、共通エリアを介して行う。
図６に、主ＣＰＵ１０が共通エリア３２０に共通データを書き込む場合のタイミングチャートを示す。図６において、（ａ）はアドレス信号ＬＡＤＲ、（ｂ）は書込データＬＤＴＷ、（ｃ）はデータ読出指示信号ＲＤ、（ｄ）はデータ書込指示信号ＷＲ、（ｅ）はアクセスコントローラ４０−１から出力されるチップセレクト信号ＬＣＳ−１、（ｆ）はアクセスコントローラ４０−１から出力されるデータ読出信号ＬＲＤ−１、（ｇ）はアクセスコントローラ４０−１から出力されるデータ書込信号ＬＷＲ−１、（ｈ）はアクセスコントローラ４０−ｉから出力されるチップセレクト信号ＬＣＳ−ｉ、（ｉ）はアクセスコントローラ４０−ｉから出力されるデータ読出信号ＬＲＤ−ｉ、（ｊ）はアクセスコントローラ４０−ｉから出力されるデータ書込信号ＬＷＲ−ｉ、（ｋ）はアクセスコントローラ４０−ｎから出力されるチップセレクト信号ＬＣＳ−ｎ、（ｌ）はアクセスコントローラ４０−ｎから出力されるデータ読出信号ＬＲＤ−ｎ、（ｍ）はアクセスコントローラ４０−ｎから出力されるデータ書込信号ＬＷＲ−ｎ、を示す。 (Operation at the time of writing to the common area by the main CPU 10)
When the same data is notified from the main CPU 10 to all the slave CPUs 20-i, it is performed through the common area.
FIG. 6 shows a timing chart when the main CPU 10 writes common data in the common area 320. 6, (a) is an address signal LADR, (b) is write data LDTW, (c) is a data read instruction signal RD, (d) is a data write instruction signal WR, (e) is an access controller 40- 1 is a data select signal LRD-1 output from the access controller 40-1, and (g) is a data write signal LWR output from the access controller 40-1. -1, (h) is a chip select signal LCS-i output from the access controller 40-i, (i) is a data read signal LRD-i output from the access controller 40-i, and (j) is an access controller 40. -I is a data write signal LWR-i, (k) is a chip select signal output from the access controller 40-n. LCS-n, indicating a data write signal LWR-n outputted from the access controller 40-n data read signal LRD-n, (m) is outputted from the (l) is the access controller 40-n.

主ＣＰＵ１０は、まず共通エリア３２０を指定するアドレス信号ＬＡＤＲと、書込データＬＤＴＷと、を出力する。
各アクセスコントローラ４０−ｉは、時点ｔ１でアドレス信号ＬＡＤＲが確定し、アドレス信号ＬＡＤＲが共通エリア３２０を指定するアドレスであると判断すると、チップセレクト信号ＬＣＳ−ｉをアサート状態に切り替える。時点ｔ２で主ＣＰＵ１０がデータ書込指示信号ＷＲをアサート状態に切り替えると、各アクセスコントローラ４０−ｉは、データ書込信号ＬＷＲ−ｉを一定時間アサート状態に切り替える。これにより、各デュアルポートメモリ３０−ｉの共通エリア３２０に書込データＬＤＴＷが書き込まれる。つまり、共通データバスＢＵＳ２に出力された書込データＬＤＴＷが、全てのデュアルポートメモリ３０−ｉの共通エリア３２０に書き込まれることになる。 The main CPU 10 first outputs an address signal LADR designating the common area 320 and write data LDTW.
When each access controller 40-i determines that the address signal LADR is determined at time t1 and the address signal LADR is an address designating the common area 320, the access controller 40-i switches the chip select signal LCS-i to the asserted state. When the main CPU 10 switches the data write instruction signal WR to the asserted state at time t2, each access controller 40-i switches the data write signal LWR-i to the asserted state for a predetermined time. As a result, the write data LDTW is written to the common area 320 of each dual port memory 30-i. That is, the write data LDTW output to the common data bus BUS2 is written to the common area 320 of all the dual port memories 30-i.

そして、時点ｔ３で主ＣＰＵ１０がデータ書込指示信号ＷＲをネゲート状態に切り替え、続いてアドレス信号ＬＡＤＲを切り替え、時点ｔ４でアドレス信号ＬＡＤＲが確定すると、各アクセスコントローラ４０−ｉでは、共通エリア３２０を指定するアドレス信号ＬＡＤＲではないと判断すると、チップセレクト信号ＬＣＳ−ｉをネゲート状態に切り替える。
なお、各アクセスコントローラ４０−ｉでは、データ書込指示信号ＷＲがアサート状態である時点ｔ２〜ｔ３の間であれば、例えば、クロック信号などに基づいて、各アクセスコントローラ４０−ｉで都合のよいタイミングで、データ書込信号ＬＷＲ−ｉをアサート状態とすればよい。 Then, at time t3, the main CPU 10 switches the data write instruction signal WR to the negated state, and then switches the address signal LADR. When the address signal LADR is fixed at time t4, each access controller 40-i defines the common area 320. If it is determined that the address signal LADR is not designated, the chip select signal LCS-i is switched to the negated state.
In each access controller 40-i, if the data write instruction signal WR is in the asserted state between time points t2 and t3, for example, it is convenient for each access controller 40-i based on a clock signal or the like. The data write signal LWR-i may be asserted at the timing.

（主ＣＰＵ１０による一つの個別エリア３２５−ｉへの書き込み時の動作）
主ＣＰＵ１０から、一つの従ＣＰＵ２０−ｉにデータを通知する場合、データの通知は、従ＣＰＵ２０−ｉに対応する個別エリア３２５−ｉを介して行う。
図７に、主ＣＰＵ１０が従ＣＰＵ、例えば２０−αに対応するデュアルポートメモリ３０−αの個別エリア３２５−αに通知データを書き込む場合のタイミングチャートを示す。図７において、（ａ）はアドレス信号ＬＡＤＲ、（ｂ）は書込データＬＤＴＷ、（ｃ）はデータ読出指示信号ＲＤ、（ｄ）はデータ書込指示信号ＷＲ、（ｅ）はアクセスコントローラ４０−１から出力されるチップセレクト信号ＬＣＳ−１、（ｆ）はアクセスコントローラ４０−１から出力されるデータ読出信号ＬＲＤ−１、（ｇ）はアクセスコントローラ４０−１から出力されるデータ書込信号ＬＷＲ−１、（ｈ）はアクセスコントローラ４０−αから出力されるチップセレクト信号ＬＣＳ−α、（ｉ）はアクセスコントローラ４０−αから出力されるデータ読出信号ＬＲＤ−α、（ｊ）はアクセスコントローラ４０−αから出力されるデータ書込信号ＬＷＲ−α、（ｋ）はアクセスコントローラ４０−ｎから出力されるチップセレクト信号ＬＣＳ−ｎ、（ｌ）はアクセスコントローラ４０−ｎから出力されるデータ読出信号ＬＲＤ−ｎ、（ｍ）はアクセスコントローラ４０−ｎから出力されるデータ書込信号ＬＷＲ−ｎ、を示す。 (Operation at the time of writing to one individual area 325-i by the main CPU 10)
When the data is notified from the main CPU 10 to one slave CPU 20-i, the data is notified via the individual area 325-i corresponding to the slave CPU 20-i.
FIG. 7 shows a timing chart when the main CPU 10 writes notification data in the individual area 325-α of the dual port memory 30-α corresponding to the slave CPU, for example, 20-α. 7, (a) is an address signal LADR, (b) is write data LDTW, (c) is a data read instruction signal RD, (d) is a data write instruction signal WR, (e) is an access controller 40- 1 is a data select signal LRD-1 output from the access controller 40-1, and (g) is a data write signal LWR output from the access controller 40-1. −1, (h) is a chip select signal LCS-α output from the access controller 40-α, (i) is a data read signal LRD-α output from the access controller 40-α, and (j) is an access controller 40. The data write signal LWR-α output from -α, (k) is the chip select signal L output from the access controller 40-n. S-n, indicating a data write signal LWR-n outputted from the access controller 40-n data read signal LRD-n, (m) is outputted from the (l) is the access controller 40-n.

主ＣＰＵ１０は、まずデータ通知先の従ＣＰＵ２０−αに対応する個別エリア３２５−αを指定するアドレス信号ＬＡＤＲと、書込データＬＤＴＷとを出力する。
各アクセスコントローラ４０−ｉは、時点ｔ１でアドレス信号ＬＡＤＲが確定すると、アドレス信号ＬＡＤＲが、共通エリア３２０を指定しているか、自アクセスコントローラ４０−ｉに対応する個別エリア３２５−ｉを指定しているかを判断し、自アクセスコントローラ４０−ｉに対応する個別エリア３２５−ｉを指定していると判断したアクセスコントローラ、例えば４０−αは、チップセレクト信号ＬＣＳ−αをアサート状態に切り替える。アドレス信号ＬＡＤＲが共通エリア３２０及び自アクセスコントローラ４０−ｉに対応する個別エリア３２５−ｉのいずれも指定していないと判断したアクセスコントローラ４０−ｉのそれぞれは、チップセレクト信号ＬＣＳ−ｉと、データ書込信号ＬＷＲ−ｉをネゲート状態のままとする。 First, the main CPU 10 outputs the address signal LADR for designating the individual area 325-α corresponding to the slave CPU 20-α as the data notification destination and the write data LDTW.
When the address signal LADR is determined at the time point t1, each access controller 40-i designates the common area 320 or the individual area 325-i corresponding to the own access controller 40-i. The access controller, for example, 40-α, which determines that the individual area 325-i corresponding to the own access controller 40-i is designated, switches the chip select signal LCS-α to the asserted state. Each of the access controllers 40-i determined that the address signal LADR designates neither the common area 320 nor the individual area 325-i corresponding to the own access controller 40-i, the chip select signal LCS-i and the data Write signal LWR-i is kept in a negated state.

そして、時点ｔ２で主ＣＰＵ１０がデータ書込指示信号ＷＲをアサート状態に切り替えると、アクセスコントローラ４０−αは、データ書込信号ＬＷＲ−αを一定時間アサート状態に切り替える。これにより、デュアルポートメモリ３０−αの個別エリア３２５−αに書込データＬＤＴＷが書き込まれる。
一方、アクセスコントローラ４０−αを除く各アクセスコントローラ４０−ｉは、個別エリア３２５−αのみへのデータの書き込みと判断し、デュアルポートメモリ３０−ｉへのデータの書き込みは行わない。これにより、主ＣＰＵ１０から出力された書込データＬＤＴＷは、デュアルポートメモリ３０−ｉのうち、デュアルポートメモリ３０−αの個別エリア３２５−αにのみ書き込まれ、他のデュアルポートメモリ３０−ｉには書き込まれない。 When the main CPU 10 switches the data write instruction signal WR to the asserted state at time t2, the access controller 40-α switches the data write signal LWR-α to the asserted state for a predetermined time. As a result, the write data LDTW is written to the individual area 325-α of the dual port memory 30-α.
On the other hand, each access controller 40-i except the access controller 40-α determines that data is written only to the individual area 325-α, and does not write data to the dual port memory 30-i. As a result, the write data LDTW output from the main CPU 10 is written only in the individual area 325-α of the dual port memory 30-α in the dual port memory 30-i, and is written in the other dual port memory 30-i. Is not written.

そして、時点ｔ３で主ＣＰＵ１０がデータ書込指示信号ＷＲをネゲート状態に切り替え、続いてアドレス信号ＬＡＤＲを切り替えると、時点ｔ４でアドレス信号ＬＡＤＲが確定した時点で、アクセスコントローラ４０−αは、アドレス信号ＬＡＤＲが個別エリア３２５−αを指定するアドレスではないと判断し、チップセレクト信号ＬＣＳ−αをネゲート状態に切り替える。
なお、アクセスコントローラ４０−αでは、データ書込指示信号ＷＲがアサート状態である時点ｔ２〜ｔ３の間であれば、例えば、クロック信号などに基づいて、アクセスコントローラ４０−αで都合のよいタイミングで、データ書込信号ＬＷＲ−αをアサート状態とすればよい。 When the main CPU 10 switches the data write instruction signal WR to the negated state at time t3 and then switches the address signal LADR, the access controller 40-α receives the address signal when the address signal LADR is determined at time t4. It is determined that LADR is not an address designating the individual area 325-α, and the chip select signal LCS-α is switched to the negated state.
In the access controller 40-α, if the data write instruction signal WR is in the asserted state between the time points t2 and t3, for example, based on a clock signal or the like, at a timing convenient for the access controller 40-α. The data write signal LWR-α may be asserted.

（主ＣＰＵ１０による個別エリア３２５−ｉからの読み出し時の動作）
主ＣＰＵ１０は、一つの従ＣＰＵ２０−ｉからデータを受け取る場合、従ＣＰＵ２０−ｉに対応するデュアルポートメモリ３０−ｉの個別エリア３２５−ｉからデータを読み出す。また、アクセスコントローラ４０−ｉがデュアルポートメモリ３０−ｉの個別エリア３２５−ｉからデータを読み出す動作を行うことにより、読み出したデータを、データの読み出し先のデュアルポートメモリ３０−ｉを除く他のデュアルポートメモリ３０−ｉへ書き込む。 (Operation at the time of reading from the individual area 325-i by the main CPU 10)
When receiving data from one slave CPU 20-i, the main CPU 10 reads data from the individual area 325-i of the dual port memory 30-i corresponding to the slave CPU 20-i. Further, when the access controller 40-i performs an operation of reading data from the individual area 325-i of the dual port memory 30-i, the read data is transferred to other data ports other than the dual port memory 30-i from which the data is read. Write to the dual port memory 30-i.

図８に、アクセスコントローラ４０−ｉが、デュアルポートメモリ３０−ｉからデータを読み出す場合のタイミングチャートを示す。図８において、（ａ）はアドレス信号ＬＡＤＲ、（ｂ）はデータ読出指示信号ＲＤ、（ｃ）はデータ書込指示信号ＷＲ、（ｄ）はアクセスコントローラ４０−１から出力されるチップセレクト信号ＬＣＳ−１、（ｅ）はアクセスコントローラ４０−１から出力されるデータ読出信号ＬＲＤ−１、（ｆ）はアクセスコントローラ４０−１から出力されるデータ書込信号ＬＷＲ−１、（ｇ）はアクセスコントローラ４０−αからデュアルポートメモリ３０−αに出力されるチップセレクト信号ＬＣＳ−α、（ｈ）はアクセスコントローラ４０−αからデュアルポートメモリ３０−αに出力されるデータ読出信号ＬＲＤ−α、（ｉ）はアクセスコントローラ４０−αから出力されるデータ書込信号ＬＷＲ−α、（ｊ）は読出データＬＤＴＲ、（ｋ）はアクセスコントローラ４０−ｎから出力されるチップセレクト信号ＬＣＳ−ｎ、（ｌ）はアクセスコントローラ４０−ｎから出力されるデータ読出信号ＬＲＤ−ｎ、（ｍ）はアクセスコントローラ４０−ｎから出力されるデータ書込信号ＬＷＲ−ｎ、を示す。 FIG. 8 shows a timing chart when the access controller 40-i reads data from the dual port memory 30-i. 8, (a) is an address signal LADR, (b) is a data read instruction signal RD, (c) is a data write instruction signal WR, and (d) is a chip select signal LCS output from the access controller 40-1. -1, (e) is a data read signal LRD-1 output from the access controller 40-1, (f) is a data write signal LWR-1 output from the access controller 40-1, and (g) is an access controller. The chip select signal LCS-α output from the 40-α to the dual port memory 30-α, (h) is the data read signal LRD-α, (i) output from the access controller 40-α to the dual port memory 30-α. ) Is a data write signal LWR-α output from the access controller 40-α, (j) is read data LDTR, and (k) is active. The chip select signal LCS-n output from the access controller 40-n, (l) is the data read signal LRD-n output from the access controller 40-n, and (m) is the data output from the access controller 40-n. Write signal LWR-n is shown.

主ＣＰＵ１０は、データ交換先の従ＣＰＵ、例えば２０−αに対応する個別エリア３２５−αを指定するアドレス信号ＬＡＤＲを出力する。
アドレス信号ＬＡＤＲが時点ｔ１で確定し、各アクセスコントローラ４０−ｉのうち、自アクセスコントローラ４０−ｉに対応する個別エリア３２５−ｉを指定するアドレス信号ＬＡＤＲであると判定したアクセスコントローラ、例えば４０−αは、チップセレクト信号ＬＣＳ−αをアサート状態に切り替える。 The main CPU 10 outputs an address signal LADR designating the individual area 325-α corresponding to the slave CPU of the data exchange destination, for example, 20-α.
The address controller LADR is determined at time t1, and the access controller that has been determined to be the address signal LADR that specifies the individual area 325-i corresponding to the own access controller 40-i among the access controllers 40-i, for example, 40- α switches the chip select signal LCS-α to an asserted state.

そして、時点ｔ２で主ＣＰＵ１０がデータ読出指示信号ＲＤをアサート状態に切り替えると、アクセスコントローラ４０−αはデータ読出信号ＬＲＤ−αをアサート状態に切り替える。これにより、時点ｔ２からｔ３の出力遅延後に、デュアルポートメモリ３０−αの個別エリア３２５−αのデータが読出データＬＤＴＲとして共通データバスＢＵＳ２に出力される。 At time t2, when the main CPU 10 switches the data read instruction signal RD to the asserted state, the access controller 40-α switches the data read signal LRD-α to the asserted state. Thus, after the output delay from time t2 to time t3, the data in the individual area 325-α of the dual port memory 30-α is output to the common data bus BUS2 as read data LDTR.

主ＣＰＵ１０は時点ｔ４でデータ読出指示信号ＲＤをネゲート状態に切り替え、このタイミングで、読出データＬＤＴＲを読み込む。その後、主ＣＰＵ１０がアドレス信号ＬＡＤＲを切り替えると、アクセスコントローラ４０−αでは、データ読出指示信号ＲＤがネゲート状態に切り替わったことを受けてデータ読出信号ＬＲＤ−αをネゲート状態に切り替え、時点ｔ６でアドレス信号ＬＡＤＲが確定すると、個別エリア３２５−αを指定するアドレスではない場合にはチップセレクト信号ＬＣＳ−αをネゲート状態に切り替える。 The main CPU 10 switches the data read instruction signal RD to the negated state at time t4, and reads the read data LDTR at this timing. Thereafter, when the main CPU 10 switches the address signal LADR, the access controller 40-α switches the data read signal LRD-α to the negated state in response to the data read instruction signal RD being switched to the negated state, and at time t6 When the signal LADR is confirmed, the chip select signal LCS-α is switched to the negated state when the address is not an address designating the individual area 325-α.

一方、アクセスコントローラ４０−αを除く他のアクセスコントローラ４０−ｉは、アドレス信号ＬＡＤＲが個別エリア３２５−αを指定するアドレス信号であり、時点ｔ２でデータ読出指示信号ＲＤがアサート状態に切り替わったことから、デュアルポートメモリ３０−αの個別エリア３２５−αからのデータの読出と判断し、図８の（ｄ）〜（ｆ）、（ｋ）〜（ｍ）に示すように、チップセレクト信号ＬＣＳ−ｉをアサート状態に切り替え、共通データバスＢＵＳ２に出力された読出データＬＤＴＲが確定した時点ｔ３からデータ読出指示信号ＲＤがネゲート状態に切り替わる時点ｔ４までの間に、データ書込信号ＬＷＲ−ｉを一定時間アサート状態に切り替える。これにより、デュアルポートメモリ３０−αを除く各デュアルポートメモリ３０−ｉそれぞれの個別エリア３２５−αに、共通データバスＢＵＳ２上のデータ、つまり、アクセスコントローラ４０−αがデュアルポートメモリ３０−αの個別エリア３２５−αから読み出した、読出データＬＤＴＲが書き込まれる。 On the other hand, in the access controllers 40-i other than the access controller 40-α, the address signal LADR is an address signal designating the individual area 325-α, and the data read instruction signal RD is switched to the asserted state at time t2. From this, it is determined that the data is read from the individual area 325-α of the dual port memory 30-α, and as shown in (d) to (f) and (k) to (m) of FIG. -I is switched to the asserted state, and the data write signal LWR-i is changed between the time t3 when the read data LDTR output to the common data bus BUS2 is fixed and the time t4 when the data read instruction signal RD switches to the negated state. Switch to the asserted state for a certain time. As a result, the data on the common data bus BUS2, that is, the access controller 40-α is stored in the dual port memory 30-α in the individual areas 325-α of each dual port memory 30-i except for the dual port memory 30-α. Read data LDTR read from the individual area 325-α is written.

そして、アクセスコントローラ４０−αを除くアクセスコントローラ４０−ｉは、時点ｔ４でデータ読出信号ＲＤがネゲート状態に切り替わると、これを受けてチップセレクト信号ＬＣＳ−ｉをネゲート状態に切り替える。
以上の操作によって、アクセスコントローラ４０−αを除く各デュアルポートメモリ３０−ｉの個別エリア３２５−αに、デュアルポートメモリ３０−αの個別エリア３２５−αに格納されていたデータが書き込まれることになる。 Then, when the data read signal RD is switched to the negated state at the time t4, the access controllers 40-i except the access controller 40-α receive the change and switch the chip select signal LCS-i to the negated state.
By the above operation, the data stored in the individual area 325-α of the dual port memory 30-α is written to the individual area 325-α of each dual port memory 30-i excluding the access controller 40-α. Become.

したがって、従ＣＰＵ２０−αを除く従ＣＰＵ２０−ｉは、対応するデュアルポートメモリ３０−ｉの個別エリア３２５−αからデータを読み出すことにより、従ＣＰＵ２０−αがデュアルポートメモリ３０−αに書き込んだデータを取得することができる。つまり、従ＣＰＵ２０−αから、他の従ＣＰＵ２０−ｉに対して、データ通知を行うことができる。 Therefore, the slave CPU 20-i except the slave CPU 20-α reads data from the individual area 325-α of the corresponding dual port memory 30-i, whereby the data written by the slave CPU 20-α to the dual port memory 30-α. Can be obtained. That is, data notification can be performed from the slave CPU 20-α to the other slave CPU 20-i.

なお、アクセスコントローラ４０−αを除くアクセスコントローラ４０−ｉでは、データ読出信号ＲＤ−ｉがアサート状態となる時点ｔ２〜ｔ４間で、例えば、クロック信号などに基づいて、共通データバスＢＵＳ２上に出力された読出データＬＤＴＲが安定し、デュアルポートメモリ３０−ｉに共通データバスＢＵＳ２上に出力された読出データＬＤＴＲを書き込むために必要なセットタイムを満足するタイミングでデータ書込信号ＬＷＲ−ｉを一定時間アサート状態に切り替えればよい。 In the access controllers 40-i other than the access controller 40-α, the data read signal RD-i is output on the common data bus BUS2 between the time points t2 and t4 when the data read signal RD-i is asserted, for example, based on a clock signal or the like. The read data LDTR is stabilized, and the data write signal LWR-i is kept constant at a timing satisfying the set time necessary for writing the read data LDTR output on the common data bus BUS2 to the dual port memory 30-i. Switch to the time asserted state.

このように、本発明の一実施形態に係るマルチプロセッサシステム１００では、主ＣＰＵ１０が共通エリア３２０を指定するアドレス信号ＬＡＤＲを出力し、データ書込指示信号ＷＲをアサート状態とすることによって、全てのデュアルポートメモリ３０−ｉの共通エリア３２０に同一データが格納される。
したがって、主ＣＰＵ１０から全ての従ＣＰＵ２０−ｉに対して同一データを通知するときには、主ＣＰＵ１０が共通エリア３２０に書き込みを行い、各従ＣＰＵ２０−ｉそれぞれが共通エリア３２０からデータを読み出すことによって、同一データを通知することができる。つまり、主ＣＰＵ１０は、各デュアルポートメモリ３０−ｉに対して個別にデータを書き込む操作を行う必要はなく、各デュアルポートメモリ３０−ｉの共通エリア３２０を指定するアドレス信号ＬＡＤＲを出力すると共に書込データＬＤＴＷを出力するという、一度の書込操作で、全ての従ＣＰＵ２０−ｉに同一データを通知することができる。 As described above, in the multiprocessor system 100 according to the embodiment of the present invention, the main CPU 10 outputs the address signal LADR designating the common area 320 and asserts the data write instruction signal WR. The same data is stored in the common area 320 of the dual port memory 30-i.
Therefore, when the same data is notified from the main CPU 10 to all the sub CPUs 20-i, the main CPU 10 writes in the common area 320, and each sub CPU 20-i reads out the data from the common area 320. Data can be notified. That is, the main CPU 10 does not need to individually write data to each dual port memory 30-i, and outputs and writes the address signal LADR designating the common area 320 of each dual port memory 30-i. The same data can be notified to all the slave CPUs 20-i by a single write operation of outputting the embedded data LDTW.

また、主ＣＰＵ１０がアクセスコントローラ４０−ｉにより、いずれかのデュアルポートメモリ３０−ｉの個別エリア３２５−ｉからデータを読み出す操作を行うと、個別エリア３２５−ｉのデータが、他の全てのデュアルポートメモリ３０−ｉの個別エリア３２５−ｉに書き込まれる。
したがって、従ＣＰＵ２０−ｉどうしでデータ交換を行う場合には、まず、データの通知元の従ＣＰＵ、例えば２０−ｎがデュアルポートメモリ３０−ｎの自従ＣＰＵ２０−ｎに対応する個別エリア３２５−ｎに通知データを書き込み、次に、主ＣＰＵ１０が通知元の従ＣＰＵ２０−ｎに対応するデュアルポートメモリ３０−ｎの従ＣＰＵ２０−ｎに対応付けられた個別エリア３２５−ｎからのデータの読み出し操作を行い、次に、通知先の従ＣＰＵ、例えば２０−１がデュアルポートメモリ３０−１の、通知元の従ＣＰＵ２０−ｎに対応付けられた個別エリア３２５−ｎからデータを読み出すことによって、従ＣＰＵ２０−ｉどうしでのデータ交換を行うことができる。 Further, when the main CPU 10 performs an operation of reading data from the individual area 325-i of any of the dual port memories 30-i by the access controller 40-i, the data in the individual area 325-i is transferred to all other duals. It is written in the individual area 325-i of the port memory 30-i.
Therefore, when data is exchanged between the slave CPUs 20-i, first, the slave CPU that is the data notification source, for example, 20-n, corresponds to the individual area 325 corresponding to the slave CPU 20-n of the dual port memory 30-n. The notification data is written to n, and then the main CPU 10 reads data from the individual area 325-n associated with the slave CPU 20-n of the dual port memory 30-n corresponding to the slave CPU 20-n as the notification source. Next, the slave CPU of the notification destination, for example, 20-1 reads the data from the individual area 325-n associated with the slave CPU 20-n of the notification source of the dual port memory 30-1, thereby Data exchange between the CPUs 20-i can be performed.

そのため、主ＣＰＵ１０は、通知元の従ＣＰＵ２０−ｎに対応するデュアルポートメモリ３０−ｎの個別エリア３２５−ｎからデータを読み出す一度の読み出し操作を行うだけでよい。
よって従来に比較して、データ交換時の主ＣＰＵ１０の負荷を軽減することができる。
以上、特定の実施形態を参照して本発明を説明したが、これら説明によって発明を限定するものではない。本発明の説明を参照することにより、当業者には、開示された実施形態の種々の変形例とともに本発明の別の実施形態も明らかである。従って、特許請求の範囲は、本発明の範囲及び要旨に含まれるこれらの変形例又は実施形態も網羅すると解すべきである。 Therefore, the main CPU 10 only needs to perform a single read operation for reading data from the individual area 325-n of the dual port memory 30-n corresponding to the slave CPU 20-n that is the notification source.
Therefore, the load on the main CPU 10 at the time of data exchange can be reduced as compared with the conventional case.
Although the present invention has been described above with reference to specific embodiments, the present invention is not limited to these descriptions. From the description of the invention, other embodiments of the invention will be apparent to persons skilled in the art, along with various variations of the disclosed embodiments. Therefore, it is to be understood that the claims encompass these modifications and embodiments that fall within the scope and spirit of the present invention.

１０主ＣＰＵ（主処理装置）
２０−ｉ従ＣＰＵ（従処理装置）
３０−ｉデュアルポートメモリ
４０−ｉアクセスコントローラ（第一メモリアクセスコントローラ）
５０−ｉアクセスコントローラ（第二メモリアクセスコントローラ）
６０−ｉＣＰＵ番号設定部
１００マルチプロセッサシステム
３２０共通エリア
３２５−ｉ個別エリア 10 Main CPU (Main processing unit)
20-i slave CPU (slave processor)
30-i dual port memory 40-i access controller (first memory access controller)
50-i access controller (second memory access controller)
60-i CPU number setting unit 100 Multiprocessor system 320 Common area 325-i Individual area

Claims

A main processing unit;
A plurality of slave processing devices;
Provided between the main processing device and the sub processing device in association with each sub processing device, and data input / output to / from the main processing device and input / output to / from the sub processing device. Dual port memory for storing data,
A first memory access controller that is provided in association with each dual port memory and controls access of the main processing device to the dual port memory;
A second memory access controller that is provided in association with each dual port memory and controls access of the slave processing device to the dual port memory;
A common data bus connecting the main processing unit and the plurality of dual port memories;
A common address bus connecting the main processing unit, the plurality of first memory access controllers, and the plurality of dual port memories;
A common control signal line connecting the main processing device and the plurality of first memory access controllers,
Each of the dual port memories includes a common area for storing common data notified from the main processing device to all the sub processing devices, and a plurality of individual units provided in association with all the sub processing devices. And a multiprocessor system.

The multiprocessor system according to claim 1, wherein the same address is set in all the dual port memories in the common area and the individual area.

All the first memory access controllers are
The address notified through the common address bus is an address designating the common area. When a write instruction is notified through the common control signal line, the data notified through the common data bus is Write to the notified address of the corresponding dual port memory,
The address notified via the common address bus is an address that designates an individual area associated with the slave processing device corresponding to the first memory access controller, and a write instruction is notified via the common control signal line The data notified via the common data bus is written to the notified address of the corresponding dual port memory,
The address notified through the common address bus is an address that designates an individual area associated with the slave processing device corresponding to the first memory access controller, and a read instruction is notified through the common control signal line. Output data of the notified address of the corresponding dual port memory to the common data bus,
The address notified through the common address bus is an address excluding both the address specifying the common area and the address specifying the individual area associated with the slave processing device corresponding to the own first memory access controller. When a write instruction is notified via the common control signal line, writing to the dual port memory is not performed, and when a read instruction is notified via the common control signal line, 3. The multiprocessor system according to claim 1, wherein the data notified through the common data bus is written to the notified address of the corresponding dual port memory.

A data bus for connecting the slave processing device and the dual port memory corresponding to the slave processing device for each slave processing device;
An address bus for connecting the slave processing device and the second memory access controller and the dual port memory corresponding to the slave processing device for each slave processing device;
A control signal line for connecting the slave processing device and the second memory access controller corresponding to the slave processing device for each slave processing device,
The second memory access controller is
When the address notified through the address bus is an address in the dual port memory and a write instruction is notified through the control signal line, the data notified through the data bus Write to the notified address of the dual port memory,
The address notified via the address bus is an address in the dual port memory, and when a read instruction is notified via the control signal line, the data of the notified address of the corresponding dual port memory is Output to the data bus,
The slave processing device notifies the address specifying the common area when reading the common data notified from the master processing device to all the slave processing devices, and the master processing device notifies only the slave processing device. When reading data, the address specifying the individual area associated with the slave processing device is notified, and when reading the data notified from other slave processing devices to the slave processing device, the slave processing device that is the notification source is notified. The multiprocessor system according to any one of claims 1 to 3, wherein an address designating the associated individual area is notified.