JP2018064023A

JP2018064023A - Method for manufacturing semiconductor device

Info

Publication number: JP2018064023A
Application number: JP2016201133A
Authority: JP
Inventors: 信也西村; Shinya Nishimura; 一平高橋; Ippei Takahashi; 巨裕鈴木; Naohiro Suzuki
Original assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2016-10-12
Filing date: 2016-10-12
Publication date: 2018-04-19

Abstract

PROBLEM TO BE SOLVED: To provide a technique for forming bottom and connecting regions by a smaller number of times of ion implantation while suppressing the formation of defects in a semiconductor region owing to the ion implantation.SOLUTION: A method for manufacturing a semiconductor device comprises the steps of: forming trenches in a surface of a semiconductor substrate; forming an oxide layer having a first part filling each trench, and a second part covering the surface of the semiconductor substrate; forming an etching mask which covers a part of a surface of the oxide layer in a range extending over the first part and the second part on both sides of the first part and which has an opening extending over the first part and the second part on both sides of the first part over another part of the surface of the oxide layer, in which a part of the oxide layer located under the opening is removed by etching through the opening, and thus the inclination angle of a side face of the trench located under the opening is increased; and implanting a p-type impurity into the bottom and side faces of the trench through the oxide layer after increasing the inclination angle of the side face of the trench, thereby forming a p-type region in a range exposed from the bottom and side faces of the trench.SELECTED DRAWING: Figure 9

Description

本明細書は、半導体装置の製造方法を開示する。 The present specification discloses a method for manufacturing a semiconductor device.

特許文献１に開示されている半導体装置は、底部領域と接続領域を有している。底部領域は、トレンチの底面においてゲート絶縁層に接するｐ型領域である。接続領域は、トレンチの側面に沿って伸びており、底部領域に接続されているｐ型領域である。この半導体装置の製造方法では、半導体基板の表面にトレンチを形成する。次に、トレンチの底面にｐ型不純物をイオン注入する。また、イオン注入の角度を変えて、トレンチの側面にｐ型不純物をイオン注入する。これによって、底部領域と接続領域が形成される。 The semiconductor device disclosed in Patent Document 1 has a bottom region and a connection region. The bottom region is a p-type region in contact with the gate insulating layer at the bottom surface of the trench. The connection region is a p-type region that extends along the side surface of the trench and is connected to the bottom region. In this semiconductor device manufacturing method, a trench is formed on the surface of a semiconductor substrate. Next, p-type impurities are ion-implanted into the bottom surface of the trench. Also, p-type impurities are ion-implanted into the side surfaces of the trench by changing the angle of ion implantation. As a result, a bottom region and a connection region are formed.

特開２００７−２４２８５２号公報JP 2007-242852 A

特許文献１の半導体装置の製造方法では、底部領域と接続領域を個別に形成するため、イオン注入の回数が多くなる。また、特許文献１では、接続領域に対するイオン注入にあたり、マスクとしてレジストを使用している。レジストは高温に曝されると揮発するため、接続領域に対するイオン注入を低温（室温）で行う必要がある。イオン注入を低温で行うと、イオン注入された半導体領域に欠陥が生じる。この欠陥に起因して、半導体装置にリーク電流が生じる。本明細書は、イオン注入される半導体領域に欠陥が生じることを抑制しつつ、少ない回数のイオン注入で底部領域と接続領域を形成することができる技術を開示する。 In the semiconductor device manufacturing method of Patent Document 1, since the bottom region and the connection region are formed separately, the number of ion implantations increases. In Patent Document 1, a resist is used as a mask in ion implantation for the connection region. Since the resist volatilizes when exposed to a high temperature, it is necessary to perform ion implantation into the connection region at a low temperature (room temperature). When ion implantation is performed at a low temperature, defects are generated in the ion-implanted semiconductor region. Due to this defect, a leak current is generated in the semiconductor device. The present specification discloses a technique capable of forming a bottom region and a connection region with a small number of ion implantations while suppressing the occurrence of defects in a semiconductor region into which ions are implanted.

本明細書が開示する半導体装置の製造方法は、半導体基板の表面にトレンチを形成する工程と、前記トレンチを埋め込む第１部分と前記半導体基板の表面を覆う第２部分を有する酸化物層を形成する工程と、前記酸化物層の表面の一部において前記第１部分とその両側の前記第２部分に跨る範囲を覆うとともに前記酸化物層の前記表面の他部において前記第１部分とその両側の前記第２部分に跨る開口部を有するエッチングマスクを形成する工程と、前記開口部からエッチングすることにより、前記開口部の下側の前記酸化物層を除去するとともに前記開口部の下側の前記トレンチの側面の傾斜角度を増大させる工程と、前記トレンチの前記側面の傾斜角度を増大させた後に前記酸化物層を介して前記トレンチの底面と前記側面にｐ型不純物を注入することによって前記トレンチの前記底面と前記側面に露出する範囲にｐ型領域を形成する工程を備える。 A manufacturing method of a semiconductor device disclosed in this specification includes a step of forming a trench in a surface of a semiconductor substrate, and an oxide layer having a first portion that embeds the trench and a second portion that covers the surface of the semiconductor substrate. And covering a range straddling the first part and the second part on both sides of the first part in a part of the surface of the oxide layer, and the first part and both sides of the other part of the surface of the oxide layer. Forming an etching mask having an opening extending over the second portion, and etching from the opening to remove the oxide layer below the opening and to remove the oxide layer below the opening. Increasing the inclination angle of the side surface of the trench; and increasing the inclination angle of the side surface of the trench and then p-type impurities on the bottom surface and the side surface of the trench through the oxide layer By injecting comprising forming a p-type region in a range exposed at the side surface and the bottom surface of the trench.

なお、本明細書では、半導体基板の表面に立てた垂線に対するトレンチの側面の角度を傾斜角度という。 In the present specification, the angle of the side surface of the trench with respect to a perpendicular standing on the surface of the semiconductor substrate is referred to as an inclination angle.

上記の製造方法では、開口部から酸化物層をエッチングすると、開口部の下側において、半導体基板の表面を覆う第２部分が、トレンチを埋め込む第１部分よりも先に除去される。第２部分が除去された部分では、半導体基板の表面が露出する。その後にさらにエッチングを継続すると、トレンチ内の第１部分がエッチングされるとともに、露出した半導体基板も低速でエッチングされる。このため、トレンチ内の第１部分が除去されるまでエッチングを行うと、トレンチの両側で半導体基板がエッチングされて、トレンチの傾斜角度が増大する。その後、酸化物層を介してｐ型不純物を注入することによって、トレンチの底面と側面に同時にｐ型不純物が注入される。したがって、底部領域と接続領域を効率的に形成することができる。また、酸化物層を介したイオン注入は、高温で行うことができる。これにより、イオン注入される半導体領域に欠陥が生じることを抑制することができる。 In the above manufacturing method, when the oxide layer is etched from the opening, the second portion that covers the surface of the semiconductor substrate is removed before the first portion that fills the trench, below the opening. In the part where the second part is removed, the surface of the semiconductor substrate is exposed. When the etching is further continued thereafter, the first portion in the trench is etched, and the exposed semiconductor substrate is also etched at a low speed. For this reason, if etching is performed until the first portion in the trench is removed, the semiconductor substrate is etched on both sides of the trench, and the inclination angle of the trench is increased. Thereafter, the p-type impurity is simultaneously injected into the bottom and side surfaces of the trench by injecting the p-type impurity through the oxide layer. Therefore, the bottom region and the connection region can be efficiently formed. In addition, ion implantation through the oxide layer can be performed at a high temperature. Thereby, it can suppress that a defect arises in the semiconductor region ion-implanted.

ＭＯＳＦＥＴ１０の上面図。The top view of MOSFET10. 図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。Sectional drawing of MOSFET10 in the II-II line | wire of FIG. 図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。Sectional drawing of MOSFET10 in the III-III line of FIG. 図１のＩＶ−ＩＶ線におけるＭＯＳＦＥＴ１０の断面図。Sectional drawing of MOSFET10 in the IV-IV line | wire of FIG. ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。FIG. 5 is a cross-sectional view of a semiconductor substrate showing a manufacturing process of the MOSFET 10. ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。FIG. 5 is a cross-sectional view of a semiconductor substrate showing a manufacturing process of the MOSFET 10. ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の上面図。The top view of the semiconductor substrate which shows the manufacturing process of MOSFET10. ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。FIG. 5 is a cross-sectional view of a semiconductor substrate showing a manufacturing process of the MOSFET 10. ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。FIG. 5 is a cross-sectional view of a semiconductor substrate showing a manufacturing process of the MOSFET 10. ＭＯＳＦＥＴ１０の製造工程を示す半導体基板の断面図。FIG. 5 is a cross-sectional view of a semiconductor substrate showing a manufacturing process of the MOSFET 10.

本明細書が開示する半導体装置の製造方法の一実施例を、図面を参照して説明する。本実施例の製造方法によって製造される半導体装置は、パワー半導体装置の一種であるＭＯＳＦＥＴであり、例えば、モータ等の負荷へ電流を流す電力供給回路に用いられる。 One embodiment of a semiconductor device manufacturing method disclosed in this specification will be described with reference to the drawings. The semiconductor device manufactured by the manufacturing method of the present embodiment is a MOSFET that is a kind of power semiconductor device, and is used, for example, in a power supply circuit that supplies current to a load such as a motor.

図１〜４は、本実施例に係る製造方法によって製造されるＭＯＳＦＥＴ１０を示している。図１に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁膜等を備えている。なお、図１では、図の見易さのため、半導体基板１２の表面１２ａ上の電極、絶縁膜等の図示を省略している。以下では、半導体基板１２の表面１２ａと平行な一方向をｘ方向といい、表面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２はＳｉＣ（炭化シリコン）によって構成されている。 1 to 4 show a MOSFET 10 manufactured by the manufacturing method according to the present embodiment. As shown in FIG. 1, the MOSFET 10 includes a semiconductor substrate 12, an electrode, an insulating film, and the like. In FIG. 1, illustration of electrodes, insulating films, and the like on the surface 12 a of the semiconductor substrate 12 is omitted for easy viewing. Hereinafter, one direction parallel to the surface 12a of the semiconductor substrate 12 is referred to as an x direction, a direction parallel to the surface 12a and orthogonal to the x direction is referred to as a y direction, and a thickness direction of the semiconductor substrate 12 is referred to as a z direction. The semiconductor substrate 12 is made of SiC (silicon carbide).

図１〜４に示すように、半導体基板１２の表面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に長く伸びている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。各トレンチ２２は、複数の幅広部２２ａと複数の延伸部２２ｂを有している。ｘ方向における幅広部２２ａの開口幅は、延伸部２２ｂの開口幅より広い。複数の幅広部２２ａは、ｙ方向に間隔を空けて配置されている。各延伸部２２ｂは、ｙ方向に隣接する幅広部２２ａを接続するように配置されている。すなわち、トレンチ２２は、幅広部２２ａと延伸部２２ｂが交互に出現するようにｙ方向に長く伸びている。また、図２、３に示すように、幅広部２２ａのｘ方向の側面（幅広部２２ａのｘ方向の端部に位置する側面。）の傾斜角度αは、延伸部２２ｂのｘ方向の側面（延伸部２２ｂのｘ方向の端部に位置する側面）の傾斜角度より大きい。ｘ方向における幅広部２２ａの底面の幅と延伸部２２ｂの底面の幅は略同一である。 As shown in FIGS. 1 to 4, a plurality of trenches 22 are provided on the surface 12 a of the semiconductor substrate 12. As shown in FIG. 1, each trench 22 extends long in the y direction. The trenches 22 are arranged at intervals in the x direction. Each trench 22 has a plurality of wide portions 22a and a plurality of extending portions 22b. The opening width of the wide portion 22a in the x direction is wider than the opening width of the extending portion 22b. The plurality of wide portions 22a are arranged at intervals in the y direction. Each extending portion 22b is disposed so as to connect the wide portions 22a adjacent in the y direction. That is, the trench 22 extends long in the y direction so that the wide portions 22a and the extended portions 22b appear alternately. As shown in FIGS. 2 and 3, the inclination angle α of the side surface in the x direction of the wide portion 22a (the side surface located at the end in the x direction of the wide portion 22a) is the side surface in the x direction of the extending portion 22b ( It is larger than the inclination angle of the side surface located at the end of the extending portion 22b in the x direction. The width of the bottom surface of the wide portion 22a and the width of the bottom surface of the extending portion 22b in the x direction are substantially the same.

図２〜４に示すように、各トレンチ２２（幅広部２２ａ及び延伸部２２ｂ）の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に配置されている。底部絶縁層２４ａは、トレンチ２２の底面と、トレンチ２２の底面近傍の側面を覆っている。底部絶縁層２４ａは、トレンチ２２の深さ方向に厚く形成されている。側面絶縁膜２４ｂは、底部絶縁層２４ａの上部に位置するトレンチ２２の側面を覆っている。幅広部２２ａ内のゲート絶縁膜２４は、延伸部２２ｂ内のゲート絶縁膜２４と繋がっている。すなわち、トレンチ２２の内面全域が、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、底部絶縁層２４ａの上部にゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４（すなわち底部絶縁層２４ａと側面絶縁膜２４ｂ）によって半導体基板１２から絶縁されている。側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）は、底部絶縁層２４ａの厚み（すなわち、ゲート電極２６の下端とトレンチ２２の底面の間の間隔）よりも薄い。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。 As shown in FIGS. 2 to 4, the inner surface of each trench 22 (the wide portion 22 a and the extending portion 22 b) is covered with a gate insulating film 24. The gate insulating film 24 has a bottom insulating layer 24a and a side insulating film 24b. The bottom insulating layer 24 a is disposed at the bottom of the trench 22. The bottom insulating layer 24 a covers the bottom surface of the trench 22 and the side surface near the bottom surface of the trench 22. The bottom insulating layer 24 a is formed thick in the depth direction of the trench 22. The side surface insulating film 24b covers the side surface of the trench 22 located above the bottom insulating layer 24a. The gate insulating film 24 in the wide portion 22a is connected to the gate insulating film 24 in the extending portion 22b. That is, the entire inner surface of the trench 22 is covered with the gate insulating film 24. In each trench 22, a gate electrode 26 is disposed on the bottom insulating layer 24a. Each gate electrode 26 is insulated from the semiconductor substrate 12 by the gate insulating film 24 (that is, the bottom insulating layer 24a and the side insulating film 24b). The thickness of the side insulating film 24b (that is, the interval between the side surface of the trench 22 and the side surface of the gate electrode 26) is the thickness of the bottom insulating layer 24a (that is, the interval between the lower end of the gate electrode 26 and the bottom surface of the trench 22). Thinner than. The upper surface of each gate electrode 26 is covered with an interlayer insulating film 28.

半導体基板１２の表面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の表面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の裏面１２ｂには、下部電極８０が配置されている。下部電極８０は、半導体基板１２の裏面１２ｂに接している。 An upper electrode 70 is disposed on the surface 12 a of the semiconductor substrate 12. The upper electrode 70 is in contact with the surface 12 a of the semiconductor substrate 12 at a portion where the interlayer insulating film 28 is not provided. The upper electrode 70 is insulated from the gate electrode 26 by the interlayer insulating film 28. A lower electrode 80 is disposed on the back surface 12 b of the semiconductor substrate 12. The lower electrode 80 is in contact with the back surface 12 b of the semiconductor substrate 12.

図２〜４に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。 As shown in FIGS. 2 to 4, a plurality of source regions 30, a body region 32, a drift region 34, a drain region 35, a plurality of bottom regions 36, and a plurality of connection regions 38 are provided inside the semiconductor substrate 12. Yes.

各ソース領域３０は、ｎ型領域である。図２、３に示すように、各ソース領域３０は、半導体基板１２の表面１２ａに露出する範囲に配置されており、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ｂに接している。 Each source region 30 is an n-type region. As shown in FIGS. 2 and 3, each source region 30 is arranged in a range exposed to the surface 12 a of the semiconductor substrate 12 and is in ohmic contact with the upper electrode 70. Each source region 30 is in contact with the side insulating film 24 b on the side surface in the short direction of the trench 22. Each source region 30 is in contact with the side insulating film 24 b at the upper end of the trench 22.

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。低濃度領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。また、図１、４に示すように、低濃度領域３２ｂは、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。低濃度領域３２ｂは、トレンチ２２の長手方向の側面において、側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。 Body region 32 is a p-type region. The body region 32 is in contact with each source region 30. The body region 32 extends from a range between the two source regions 30 to the lower side of each source region 30. The body region 32 has a high concentration region 32a and a low concentration region 32b. The high concentration region 32a has a higher p-type impurity concentration than the low concentration region 32b. The high concentration region 32 a is disposed in a range sandwiched between the two source regions 30. The high concentration region 32 a is in ohmic contact with the upper electrode 70. The low concentration region 32 b is in contact with the side insulating film 24 b on the side surface in the short direction of the trench 22. The low concentration region 32 b is in contact with the side insulating film 24 b below the source region 30. As shown in FIGS. 1 and 4, the low concentration region 32 b is in a range adjacent to the side surface in the longitudinal direction of the trench 22 (the side surface located at the end in the longitudinal direction and extending along the x direction). Also arranged. The low concentration region 32 b is in contact with the side insulating film 24 b on the side surface in the longitudinal direction of the trench 22. The lower end of the body region 32 (that is, the lower end of the low concentration region 32b) is arranged above the lower end of the gate electrode 26 (that is, the upper surface of the bottom insulating layer 24a).

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。 The drift region 34 is an n-type region. The drift region 34 is disposed below the body region 32 and is separated from the source region 30 by the body region 32. As shown in FIG. 3, the drift region 34 is in contact with the side insulating film 24 b and the bottom insulating layer 24 a on the lateral side surface of the trench 22. That is, the drift region 34 is in contact with the side surface insulating film 24 b and the bottom insulating layer 24 a below the body region 32.

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の裏面１２ｂに露出している。ドレイン領域３５は、下部電極８０にオーミック接触している。 The drain region 35 is an n-type region. The drain region 35 has a higher n-type impurity concentration than the drift region 34. The drain region 35 is disposed below the drift region 34. The drain region 35 is exposed on the back surface 12 b of the semiconductor substrate 12. The drain region 35 is in ohmic contact with the lower electrode 80.

各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。詳細には、図２、４に示すように、各底部領域３６は、対応するトレンチ２２の幅広部２２ａの底面に露出する範囲に配置されている。トレンチ２２の延伸部２２ｂの底面に露出する範囲には、底部領域３６が設けられていない。トレンチ２２の延伸部２２ｂの底面では、ドリフト領域３４が底部絶縁層２４ａに接している。すなわち、複数の底部領域３６が、対応するトレンチ２２の底面に沿ってｙ方向に間隔を空けて配置されている。隣接する底部領域３６のｙ方向の間隔は、約２．５μｍである。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。 Each bottom region 36 is a p-type region. Each bottom region 36 is arranged in a range exposed on the bottom surface of the corresponding trench 22. Each bottom region 36 is in contact with the bottom insulating layer 24 a at the bottom surface of the corresponding trench 22. Specifically, as shown in FIGS. 2 and 4, each bottom region 36 is disposed in a range exposed on the bottom surface of the wide portion 22 a of the corresponding trench 22. The bottom region 36 is not provided in the range exposed on the bottom surface of the extending portion 22 b of the trench 22. On the bottom surface of the extending portion 22b of the trench 22, the drift region 34 is in contact with the bottom insulating layer 24a. In other words, the plurality of bottom regions 36 are arranged at intervals in the y direction along the bottom surface of the corresponding trench 22. The distance between adjacent bottom regions 36 in the y direction is about 2.5 μm. The periphery of each bottom region 36 is surrounded by a drift region 34. Each bottom region 36 is separated from the body region 32 by a drift region 34 except for a portion where a connection region 38 described later is formed.

各接続領域３８は、ｐ型領域である。図２に示すように、各接続領域３８は、トレンチ２２の短手方向の側面に沿って設けられている。各接続領域３８は、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びている。詳細には、各接続領域３８は、対応するトレンチ２２の幅広部２２ａの側面に露出する範囲に配置されている。トレンチ２２の延伸部２２ｂの側面に露出する範囲には、接続領域３８が設けられていない。トレンチ２２の延伸部２２ｂの側面では、ドリフト領域３４が側面絶縁膜２４ｂに接している。すなわち、複数の接続領域３８が、対応するトレンチ２２の短手方向の側面に沿ってｙ方向に間隔を空けて配置されている。各接続領域３８の下端は、対応する底部領域３６に接続されている。すなわち、各接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。接続領域３８のｐ型不純物濃度は、ボディ領域３２及び底部領域３６のｐ型不純物濃度よりも低い。 Each connection region 38 is a p-type region. As shown in FIG. 2, each connection region 38 is provided along the lateral side surface of the trench 22. Each connection region 38 extends downward from the body region 32 along the lateral side surface of the trench 22. Specifically, each connection region 38 is disposed in a range exposed on the side surface of the corresponding wide portion 22 a of the trench 22. The connection region 38 is not provided in the range exposed on the side surface of the extending portion 22 b of the trench 22. On the side surface of the extending portion 22b of the trench 22, the drift region 34 is in contact with the side surface insulating film 24b. That is, the plurality of connection regions 38 are arranged at intervals in the y direction along the lateral side surfaces of the corresponding trenches 22. The lower end of each connection area 38 is connected to the corresponding bottom area 36. That is, the body region 32 and the bottom region 36 are connected by the connection regions 38. The connection region 38 has a p-type impurity concentration lower than that of the body region 32 and the bottom region 36.

ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン（下部電極８０）がソース（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。 When the MOSFET 10 is used, the MOSFET 10, a load (for example, a motor), and a power source are connected in series. A power supply voltage is applied to the series circuit of the MOSFET 10 and the load. The power supply voltage is applied in such a direction that the drain (lower electrode 80) of the MOSFET 10 has a higher potential than the source (upper electrode 70).

ＭＯＳＦＥＴ１０のゲート電位（ゲート電極２６の電位）が、ゲート閾値よりも高い電位に制御されると、側面絶縁膜２４ｂに隣接する範囲でボディ領域３２がｎ型に反転し、その範囲にチャネルが形成される。このため、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４及びドレイン領域３５を介して下部電極８０へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンし、下部電極８０から上部電極７０へ電流が流れる。 When the gate potential of the MOSFET 10 (potential of the gate electrode 26) is controlled to a potential higher than the gate threshold value, the body region 32 is inverted to n-type in a range adjacent to the side surface insulating film 24b, and a channel is formed in that range. Is done. Therefore, electrons flow from the upper electrode 70 to the lower electrode 80 via the source region 30, the channel, the drift region 34, and the drain region 35. That is, the MOSFET 10 is turned on, and a current flows from the lower electrode 80 to the upper electrode 70.

ゲート電位をゲート閾値以下の電位に引き下げると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。すると、下部電極８０の電位が上昇し、ドレイン領域３５及びドリフト領域３４の電位が上昇する。このため、ボディ領域３２とドリフト領域３４との界面のｐｎ接合に逆電圧が印加され、ボディ領域３２からドリフト領域３４に空乏層が広がる。 When the gate potential is lowered to a potential lower than the gate threshold, the channel disappears and the MOSFET 10 is turned off. As a result, the potential of the lower electrode 80 rises, and the potentials of the drain region 35 and the drift region 34 rise. Therefore, a reverse voltage is applied to the pn junction at the interface between the body region 32 and the drift region 34, and a depletion layer spreads from the body region 32 to the drift region 34.

また、ドリフト領域３４の電位が上昇すると、ドリフト領域３４と底部領域３６の間の容量結合によって各底部領域３６の電位が上昇しようとする。しかしながら、各底部領域３６の電位が上昇しようとすると、各底部領域３６から各接続領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このため、各底部領域３６の電位は、ほとんど上昇せず、上部電極７０の電位に近い電位に維持される。したがって、各底部領域３６とドリフト領域３４との界面のｐｎ接合にも逆電圧が印加され、各底部領域３６からドリフト領域３４に空乏層が広がる。 Further, when the potential of the drift region 34 increases, the potential of each bottom region 36 tends to increase due to capacitive coupling between the drift region 34 and the bottom region 36. However, when the potential of each bottom region 36 increases, a hole flows from each bottom region 36 to the upper electrode 70 through each connection region 38 and body region 32. For this reason, the potential of each bottom region 36 hardly increases and is maintained at a potential close to the potential of the upper electrode 70. Therefore, a reverse voltage is also applied to the pn junction at the interface between each bottom region 36 and drift region 34, and a depletion layer spreads from each bottom region 36 to drift region 34.

このように、ボディ領域３２と各底部領域３６の両方からドリフト領域３４に空乏層が広がる。ドリフト領域３４が空乏化されることで、ドリフト領域３４によって電圧が保持される。ボディ領域３２からだけでなく各底部領域３６からもドリフト領域３４に空乏層が広がるので、ドリフト領域３４が短時間で空乏化される。さらに、各底部領域３６から伸びる空乏層によって各トレンチ２２の下端部が保護される。このため、各トレンチ２２の下端部に電界が集中し難い。したがって、このＭＯＳＦＥＴ１０は高い耐圧を有する。 Thus, a depletion layer extends from both the body region 32 and each bottom region 36 to the drift region 34. Since the drift region 34 is depleted, the voltage is held by the drift region 34. Since the depletion layer spreads not only from the body region 32 but also from each bottom region 36 to the drift region 34, the drift region 34 is depleted in a short time. Furthermore, the lower end of each trench 22 is protected by a depletion layer extending from each bottom region 36. For this reason, it is difficult for the electric field to concentrate on the lower end of each trench 22. Therefore, this MOSFET 10 has a high breakdown voltage.

ゲート電位が再度、ゲート閾値より高い電位に引き上げられると、ボディ領域３２にチャネルが形成され、ＭＯＳＦＥＴ１０がオンする。このため、下部電極８０、ドレイン領域３５及びドリフト領域３４の電位が低下する。すると、ドリフト領域３４と底部領域３６の間の容量結合によって各底部領域３６の電位が低下しようとする。しかしながら、各底部領域３６の電位が低下しようとすると、上部電極７０からボディ領域３２と各接続領域３８を介して各底部領域３６へホールが供給される。このため、各底部領域３６の電位は、ほとんど低下せず、上部電極７０の電位に近い電位に維持される。このため、ドリフト領域３４の電位の低下に伴って、各底部領域３６とドリフト領域３４との界面のｐｎ接合に印加される逆電圧が小さくなる。その結果、各底部領域３６からドリフト領域３４に広がっていた空乏層が、各底部領域３６側に収縮する。このように、各底部領域３６にホールが供給されることで、ドリフト領域３４に広がっていた空乏層が短時間で収縮する。したがって、このＭＯＳＦＥＴ１０では、オンしてから短時間でオン抵抗が低下する。このため、このＭＯＳＦＥＴ１０は低損失で動作することができる。 When the gate potential is raised again to a potential higher than the gate threshold, a channel is formed in the body region 32, and the MOSFET 10 is turned on. For this reason, the potentials of the lower electrode 80, the drain region 35, and the drift region 34 are lowered. Then, the potential of each bottom region 36 tends to decrease due to capacitive coupling between the drift region 34 and the bottom region 36. However, if the potential of each bottom region 36 is to be lowered, holes are supplied from the upper electrode 70 to each bottom region 36 via the body region 32 and each connection region 38. For this reason, the potential of each bottom region 36 is hardly lowered and is maintained at a potential close to the potential of the upper electrode 70. For this reason, as the potential of the drift region 34 decreases, the reverse voltage applied to the pn junction at the interface between each bottom region 36 and the drift region 34 decreases. As a result, the depletion layer that has spread from the bottom region 36 to the drift region 34 contracts to the bottom region 36 side. Thus, by supplying holes to each bottom region 36, the depletion layer spreading in the drift region 34 contracts in a short time. Therefore, in this MOSFET 10, the on-resistance decreases in a short time after being turned on. Therefore, the MOSFET 10 can operate with low loss.

次に、ＭＯＳＦＥＴ１０の製造方法について説明する。なお、以下では、本実施例の特徴である工程のみを説明する。したがって、実際の製造方法には、必要に応じて以下の説明に含まれない１又は複数の工程が含まれ得る。 Next, a method for manufacturing MOSFET 10 will be described. In the following, only the process that is a feature of this embodiment will be described. Therefore, an actual manufacturing method may include one or a plurality of steps that are not included in the following description as necessary.

まず、ＭＯＳＦＥＴ１０の形成前の半導体基板１２を準備する。この半導体基板１２は、ドリフト領域３４と、ボディ領域３２の低濃度領域３２ｂを有している。低濃度領域３２ｂは、イオン注入によって形成されたものであってもよいし、エピタキシャル成長によって形成されたものであってもよいし、これらを組み合わせて形成されたものであってもよい。次に、半導体基板１２の表面１２ａを部分的にエッチングすることによって、図５に示すように、トレンチ２２を形成する。なお、図５以降の断面図において、断面（ａ）は後に幅広部２２ａとなるトレンチ２２の断面を示しており、断面（ｂ）は後に延伸部２２ｂとなるトレンチ２２の断面を示している。 First, the semiconductor substrate 12 before the MOSFET 10 is formed is prepared. The semiconductor substrate 12 has a drift region 34 and a low concentration region 32 b of the body region 32. The low concentration region 32b may be formed by ion implantation, may be formed by epitaxial growth, or may be formed by combining these. Next, by partially etching the surface 12a of the semiconductor substrate 12, a trench 22 is formed as shown in FIG. In the cross-sectional views of FIG. 5 and subsequent figures, the cross section (a) shows the cross section of the trench 22 that will later become the wide portion 22a, and the cross section (b) shows the cross section of the trench 22 that will become the extended portion 22b later.

次に、図６に示すように、ＣＶＤ（Chemical Vapor Deposition）法等によって、トレンチ２２内を埋め込むように、また、半導体基板１２の表面１２ａを覆うように、酸化物層５０を形成する。酸化物層５０は、例えば、ＳｉＯ_２（酸化シリコン）により構成されている。以下では、酸化物層５０のうち、トレンチ２２を埋め込む部分（トレンチ２２内及びトレンチ２２の上部に位置する部分）を第１部分５０ａといい、半導体基板１２の表面１２ａを覆う部分（半導体基板１２の表面１２ａ上に位置する部分）を第２部分５０ｂという。 Next, as shown in FIG. 6, an oxide layer 50 is formed by a CVD (Chemical Vapor Deposition) method or the like so as to fill the trench 22 and to cover the surface 12 a of the semiconductor substrate 12. The oxide layer 50 is made of, for example, SiO ₂ (silicon oxide). Hereinafter, a portion of the oxide layer 50 in which the trench 22 is embedded (a portion located in the trench 22 and an upper portion of the trench 22) is referred to as a first portion 50a, and a portion covering the surface 12a of the semiconductor substrate 12 (semiconductor substrate 12). The portion located on the front surface 12a) is referred to as a second portion 50b.

次に、図７、８に示すように、酸化物層５０の表面にレジスト樹脂等によってエッチングマスク５２を形成する。なお、図７では、エッチングマスク５２によって覆われる範囲をハッチングにより示している。また、図７のＡ−Ａ線における断面が図８の断面（ａ）であり、図７のＢ−Ｂ線における断面が図８の断面（ｂ）である。図７、８に示すように、エッチングマスク５２には、複数の開口部５２ａが設けられている。各開口部５２ａは、平面視において矩形状である。各開口部５２ａは、酸化物層５０の第１部分５０ａとその両側の第２部分５０ｂに跨る範囲に設けられている。すなわち、平面視すると、各開口部５２ａは、トレンチ２２の上部と、その両側の半導体基板１２の表面１２ａの上部に跨る範囲に設けられている。エッチングマスク５２によって覆われていない範囲（開口部５２ａ内）では、酸化物層５０が露出している。 Next, as shown in FIGS. 7 and 8, an etching mask 52 is formed on the surface of the oxide layer 50 with a resist resin or the like. In FIG. 7, the range covered by the etching mask 52 is indicated by hatching. Moreover, the cross section in the AA line of FIG. 7 is the cross section (a) of FIG. 8, and the cross section in the BB line of FIG. 7 is the cross section (b) of FIG. As shown in FIGS. 7 and 8, the etching mask 52 is provided with a plurality of openings 52a. Each opening 52a is rectangular in plan view. Each opening 52a is provided in a range straddling the first portion 50a of the oxide layer 50 and the second portions 50b on both sides thereof. That is, when viewed in a plan view, each opening 52a is provided in a range straddling the top of the trench 22 and the top of the surface 12a of the semiconductor substrate 12 on both sides thereof. In a range not covered by the etching mask 52 (in the opening 52a), the oxide layer 50 is exposed.

次に、図９に示すように、開口部５２ａからエッチングすることにより、開口部５２ａの下側に位置する酸化物層５０を除去する。開口部５２ａから酸化物層５０をエッチングすると、開口部５２ａの下側において、半導体基板１２の表面１２ａを覆う第２部分５０ｂが、トレンチ２２を埋め込む第１部分５０ａよりも先に除去される。第２部分５０ｂが除去された部分では、半導体基板１２の表面１２ａが露出する。その後にさらにエッチングを継続すると、トレンチ２２内の第１部分５０ａがエッチングされるとともに、露出した半導体基板１２も低速でエッチングされる。トレンチ２２内の第１部分５０ａが除去されるまでエッチングを行うと、トレンチ２２の両側において半導体基板１２がエッチングされ、トレンチ２２の側面の傾斜角度が増大する。これにより、図９に示すように、幅広部２２ａが形成される。エッチングマスク５２に覆われている範囲では、酸化物層５０と半導体基板１２がエッチングされないので、トレンチ２２が元の形状を有している。トレンチ２２が元の形状を有している部分が、延伸部２２ｂとなる。 Next, as shown in FIG. 9, the oxide layer 50 located under the opening 52a is removed by etching from the opening 52a. When the oxide layer 50 is etched from the opening 52a, the second portion 50b covering the surface 12a of the semiconductor substrate 12 is removed before the first portion 50a filling the trench 22 below the opening 52a. In the portion where the second portion 50b is removed, the surface 12a of the semiconductor substrate 12 is exposed. When the etching is further continued thereafter, the first portion 50a in the trench 22 is etched, and the exposed semiconductor substrate 12 is also etched at a low speed. When etching is performed until the first portion 50 a in the trench 22 is removed, the semiconductor substrate 12 is etched on both sides of the trench 22, and the inclination angle of the side surface of the trench 22 is increased. Thereby, as shown in FIG. 9, the wide part 22a is formed. In the range covered with the etching mask 52, the oxide layer 50 and the semiconductor substrate 12 are not etched, so that the trench 22 has the original shape. The portion where the trench 22 has the original shape becomes the extended portion 22b.

次に、エッチングマスク５２を除去する。その後、図１０に示すように、酸化物層５０を介して、ｚ軸正方向に沿って（すなわち、トレンチ２２の深さ方向に沿って）ｐ型不純物を注入する。幅広部２２ａでは、トレンチ２２の側面が傾斜している。このため、幅広部２２ａ内では、トレンチ２２の底面だけでなく、トレンチ２２の側面にもｐ型不純物が注入される。酸化物層５０に覆われている範囲では、酸化物層５０によって遮られることで、半導体基板１２にｐ型不純物が注入されない。 Next, the etching mask 52 is removed. Thereafter, as shown in FIG. 10, p-type impurities are implanted along the positive z-axis direction (that is, along the depth direction of the trench 22) through the oxide layer 50. In the wide portion 22a, the side surface of the trench 22 is inclined. For this reason, the p-type impurity is implanted not only into the bottom surface of the trench 22 but also into the side surface of the trench 22 in the wide portion 22 a. In the range covered with the oxide layer 50, the p-type impurity is not implanted into the semiconductor substrate 12 by being blocked by the oxide layer 50.

次に、残存する酸化物層５０（すなわち、第２部分５０ｂ）をエッチングすることによって除去する。その後、半導体基板１２を熱処理する。すると、幅広部２２ａ内のトレンチ２２の側面及び底面に注入されたｐ型不純物が活性化する。これによって、接続領域３８及び底部領域３６が形成される。 Next, the remaining oxide layer 50 (that is, the second portion 50b) is removed by etching. Thereafter, the semiconductor substrate 12 is heat-treated. Then, the p-type impurity implanted into the side surface and the bottom surface of the trench 22 in the wide portion 22a is activated. Thereby, the connection region 38 and the bottom region 36 are formed.

その後、従来公知の方法によって、ゲート絶縁膜２４、ゲート電極２６、層間絶縁膜２８、ソース領域３０、ボディ領域３２の高濃度領域３２ａ、上部電極７０、ドレイン領域３５及び下部電極８０が形成される。以上の処理によって、図１〜４に示すＭＯＳＦＥＴ１０が完成する。 Thereafter, the gate insulating film 24, the gate electrode 26, the interlayer insulating film 28, the source region 30, the high concentration region 32a of the body region 32, the upper electrode 70, the drain region 35, and the lower electrode 80 are formed by a conventionally known method. . Through the above processing, the MOSFET 10 shown in FIGS.

上記の製造方法では、開口部５２ａから酸化物層５０をエッチングすると、開口部５２ａの下側において、半導体基板１２の表面１２ａを覆う第２部分５０ｂが、トレンチ２２を埋め込む第１部分５０ａよりも先に除去される。第２部分５０ｂが除去された部分では、半導体基板１２の表面１２ａが露出する。その後にさらにエッチングを継続すると、トレンチ２２内の第１部分５０ａがエッチングされるとともに、露出した半導体基板１２も低速でエッチングされる。このため、トレンチ２２内の第１部分５０ａが除去されるまでエッチングを行うと、トレンチ２２の両側で半導体基板１２がエッチングされて、トレンチ２２の側面の傾斜角度が増大する。その後、酸化物層５０を介してｐ型不純物を注入することによって、トレンチ２２の底面と側面（傾斜角度が増大した後の側面）に同時にｐ型不純物が注入される。したがって、底部領域３６と接続領域３８を効率的に形成することができる。また、酸化物層５０を介したイオン注入は、高温で行うことができる。これにより、イオン注入される半導体領域に欠陥が生じることを抑制することができる。また、この製造方法では、幅広部２２ａを形成するために形成した酸化物層５０を、イオン注入用のマスクとしても利用する。このため、より効率的にＭＯＳＦＥＴ１０を製造することができる。 In the above manufacturing method, when the oxide layer 50 is etched from the opening 52a, the second portion 50b covering the surface 12a of the semiconductor substrate 12 is lower than the first portion 50a filling the trench 22 below the opening 52a. Removed first. In the portion where the second portion 50b is removed, the surface 12a of the semiconductor substrate 12 is exposed. When the etching is further continued thereafter, the first portion 50a in the trench 22 is etched, and the exposed semiconductor substrate 12 is also etched at a low speed. For this reason, if etching is performed until the first portion 50 a in the trench 22 is removed, the semiconductor substrate 12 is etched on both sides of the trench 22, and the inclination angle of the side surface of the trench 22 increases. Thereafter, by implanting p-type impurities through the oxide layer 50, the p-type impurities are simultaneously implanted into the bottom surface and the side surface (side surface after the inclination angle is increased) of the trench 22. Therefore, the bottom region 36 and the connection region 38 can be efficiently formed. Further, ion implantation through the oxide layer 50 can be performed at a high temperature. Thereby, it can suppress that a defect arises in the semiconductor region ion-implanted. In this manufacturing method, the oxide layer 50 formed for forming the wide portion 22a is also used as a mask for ion implantation. For this reason, MOSFET 10 can be manufactured more efficiently.

なお、上述した実施形態の底部領域３６及び接続領域３８は、請求項のｐ型領域の一例である。 The bottom region 36 and the connection region 38 in the above-described embodiment are examples of the p-type region in the claims.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２２ａ：幅広部
２２ｂ：延伸部
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
５０：酸化物層
５０ａ：第１部分
５０ｂ：第２部分
５２：エッチングマスク
５２ａ：開口部
７０：上部電極
８０：下部電極 10: MOSFET
12: Semiconductor substrate 22: Trench 22a: Wide portion 22b: Extending portion 24: Gate insulating film 26: Gate electrode 28: Interlayer insulating film 30: Source region 32: Body region 34: Drift region 35: Drain region 36: Bottom region 38 : Connection region 50: Oxide layer 50 a: First part 50 b: Second part 52: Etching mask 52 a: Opening 70: Upper electrode 80: Lower electrode

Claims

A method for manufacturing a semiconductor device, comprising:
Forming a trench in the surface of the semiconductor substrate;
Forming an oxide layer having a first portion embedding the trench and a second portion covering the surface of the semiconductor substrate;
A part of the surface of the oxide layer covers a range spanning the first part and the second part on both sides thereof, and the second part on both sides of the first part and the second part on the surface of the oxide layer. Forming an etching mask having an opening extending over the portion;
Etching from the opening to remove the oxide layer below the opening and increasing the tilt angle of the side surface of the trench below the opening;
After increasing the inclination angle of the side surface of the trench, p-type impurities are implanted into the bottom surface and the side surface of the trench through the oxide layer so that the trench is exposed to the bottom surface and the side surface. forming a p-type region;
A manufacturing method comprising: