JP2018060836A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】積層配置された半導体チップ群を熱圧着ツールにて押圧した際の硬化遅延を抑制し、良好な接合性を得ることができる半導体装置の製造方法を提供する。
【解決手段】最上層の第1半導体チップ下に配置された第1熱硬化性接着剤から最下層の第m(mは3以上の整数)半導体チップ下に配置された第m熱硬化性接着剤までの半導体チップ群をインターポーザ上に配置する。第1熱硬化性接着剤の最低溶融粘度到達温度が、第2〜第m熱硬化性接着剤の最低溶融粘度到達温度以上であり、第2〜第m熱硬化性接着剤のうち少なくとも1つの熱硬化性接着剤の最低溶融粘度到達温度が、第1熱硬化性接着剤の最低溶融粘度到達温度よりも低い。
【選択図】図1
【解決手段】最上層の第1半導体チップ下に配置された第1熱硬化性接着剤から最下層の第m(mは3以上の整数)半導体チップ下に配置された第m熱硬化性接着剤までの半導体チップ群をインターポーザ上に配置する。第1熱硬化性接着剤の最低溶融粘度到達温度が、第2〜第m熱硬化性接着剤の最低溶融粘度到達温度以上であり、第2〜第m熱硬化性接着剤のうち少なくとも1つの熱硬化性接着剤の最低溶融粘度到達温度が、第1熱硬化性接着剤の最低溶融粘度到達温度よりも低い。
【選択図】図1
Description
本発明は、熱硬化性接着剤を用いて半導体チップを複数積層させる半導体装置の製造方法に関する。
従来、熱硬化性接着剤を用いてシリコン貫通電極(TSV:through silicon via)を有する半導体チップを1段ずつ積層実装する方法が知られている(例えば、特許文献1参照。)。
半導体チップを1段ずつ積層実装する方法は、生産性が低いため、積層配置された半導体チップ群を一括圧着させる方法が望まれている。
しかしながら、積層配置された半導体チップ群を一括圧着させる方法は、熱圧着ツールからの距離が長くなるに伴って、熱硬化性接着剤に伝わる温度が低くなり、硬化が遅延する。この結果、チップ間の接合性が悪化してしまう傾向にある。
本発明は、このような従来の実情に鑑みて提案されたものであり、積層配置された半導体チップ群を熱圧着ツールにて押圧した際の硬化遅延を抑制し、良好な接合性を得ることができる半導体装置の製造方法を提供する。
本件発明者は、鋭意検討を行った結果、最上層の第1半導体チップよりも下層の半導体チップ下に配置された熱硬化性接着剤の最低溶融粘度到達温度を、最上層の第1半導体チップ下に配置された第1熱硬化性接着剤の最低溶融粘度到達温度よりも低くすることにより、複数積層配置された半導体チップ群を熱圧着ツールにて押圧した際の硬化遅延を抑制し、良好な接合性が得られることを見出し、本発明を完成させるに至った。
すなわち、本発明に係る半導体装置の製造方法は、熱硬化性接着剤を介して、貫通電極と一方の面に形成された半田付き電極とを有する半導体チップを複数積層し、最上層の第1半導体チップ下に配置された第1熱硬化性接着剤から最下層の第m(mは3以上の整数)半導体チップ下に配置された第m熱硬化性接着剤までの半導体チップ群をインターポーザ上に配置する配置工程と、前記半導体チップ群を300℃〜400℃の温度の熱圧着ツールにて押圧し、第1〜第m熱硬化性接着剤を硬化させる硬化工程とを有し、前記第1熱硬化性接着剤の最低溶融粘度到達温度が、第2〜第m熱硬化性接着剤の最低溶融粘度到達温度以上であり、前記第2〜第m熱硬化性接着剤のうち少なくとも1つの熱硬化性接着剤の最低溶融粘度到達温度が、前記第1熱硬化性接着剤の最低溶融粘度到達温度よりも低いことを特徴とする。
本発明によれば、複数積層配置された半導体チップ群を熱圧着ツールにて押圧した際の硬化遅延を抑制し、良好な接合性を得ることができる。
以下、本発明の実施の形態について、下記順序にて詳細に説明する。
1.半導体装置の製造方法
2.実施例
1.半導体装置の製造方法
2.実施例
<2.半導体装置の製造方法>
本実施の形態に係る半導体装置の製造方法は、熱硬化性接着剤を介して、貫通電極と一方の面に形成された半田付き電極とを有する半導体チップを複数積層し、最上層の第1半導体チップ下に配置された第1熱硬化性接着剤から最下層の第m(mは3以上の整数)半導体チップ下に配置された第m熱硬化性接着剤までの半導体チップ群をインターポーザ上に配置する配置工程と、半導体チップ群を300℃〜400℃の温度の熱圧着ツールにて押圧し、第1〜第m熱硬化性接着剤を硬化させる硬化工程とを有するものである。
本実施の形態に係る半導体装置の製造方法は、熱硬化性接着剤を介して、貫通電極と一方の面に形成された半田付き電極とを有する半導体チップを複数積層し、最上層の第1半導体チップ下に配置された第1熱硬化性接着剤から最下層の第m(mは3以上の整数)半導体チップ下に配置された第m熱硬化性接着剤までの半導体チップ群をインターポーザ上に配置する配置工程と、半導体チップ群を300℃〜400℃の温度の熱圧着ツールにて押圧し、第1〜第m熱硬化性接着剤を硬化させる硬化工程とを有するものである。
また、第1熱硬化性接着剤の最低溶融粘度到達温度は、第2〜第m熱硬化性接着剤の最低溶融粘度到達温度以上であり、第2〜第m熱硬化性接着剤のうち少なくとも1つの熱硬化性接着剤の最低溶融粘度到達温度は、第1熱硬化性接着剤の最低溶融粘度到達温度よりも低い。これにより、第1〜第m熱硬化性接着剤の最低溶融粘度到達温度のずれを小さくすることができ、第1〜第m熱硬化性接着剤の粘度上昇の時間を揃える、すなわち同時に硬化させることが可能となる。このため、残留応力によってチップ間が離間する方向に生じる反動(スプリングバック)を抑制することができ、ボイドが抜け易く、良好な半田接合性を実現することができる。
また、第n(nは1〜[m−1]の整数)熱硬化性接着剤の最低溶融粘度到達温度は、第n+1熱硬化性接着剤の最低溶融粘度到達温度以上であることが好ましい。また、第n(nは1〜[m−1]の整数)熱硬化性接着剤の最低溶融粘度到達温度は、第n+1熱硬化性接着剤の最低溶融粘度到達温度よりも高いことが好ましい。これにより、熱圧着ツールからの距離に応じて、熱硬化性接着剤の最低溶融粘度到達温度を低くすることが可能となり、第1〜第m熱硬化性接着剤を同時に硬化させることが可能となる。
また、積層配置された半導体チップ群を300℃〜400℃の温度の熱圧着ツールにて押圧した際、最上層の第1熱硬化性接着剤の温度と最下層の第m熱硬化性接着剤の温度との差は、40℃以上、好ましくは40℃以上60℃以下、より好ましくは40℃以上80℃以下、さらに好ましくは40℃以上100℃以下である。多くの半導体チップを積層配置させるほど、最上層の熱硬化性接着剤の温度と最下層の熱硬化性接着剤の温度との差は大きくなる。
また、半導体チップ群を熱圧着ツールにて押圧した際、最上層の第1熱硬化性接着剤の温度と最下層の第m熱硬化性接着剤の温度との差が40℃以上60℃以下である場合、第1熱硬化性接着剤の最低溶融粘度到達温度と第m熱硬化性接着剤の最低溶融粘度到達温度との差が5℃以上40℃以下であることが好ましい。また、第1〜第m熱硬化性接着剤の最低溶融粘度は、2200〜2800Pa・sであることが好ましく、2300〜2700Pa・sであることがより好ましい。これにより、スプリングバックを抑制することができ、ボイドが抜け易く、良好な半田接合性を実現することができる。
また、熱硬化性接着剤として、フィルム状の熱硬化性接着フィルムを用い、配置工程において、熱硬化性接着フィルムが半田付き電極の形成面に貼り合わされた半導体チップを複数積層配置させてもよい。
[具体例]
以下、半導体チップを4段積層実装させる具体例について、図1及び図2を用いて説明する。図1は、搭載前の複数の半導体チップを模式的に示す断面図であり、図2は、搭載時の半導体チップ群を模式的に示す断面図である。
以下、半導体チップを4段積層実装させる具体例について、図1及び図2を用いて説明する。図1は、搭載前の複数の半導体チップを模式的に示す断面図であり、図2は、搭載時の半導体チップ群を模式的に示す断面図である。
図1に示すように、具体例として示す配置工程において、最上層の第1の半導体チップ11と、中間層の第2〜第4の半導体チップ12〜14とを、インターポーザ10上に第1〜第4のアンダーフィルフィルム11〜14を介して積層配置させる。
ステージ1は、インターポーザ10を保持する機能を有するとともに、インターポーザ10を含む積層体を加熱する機能を有する。ステージ1の温度は、半田付き電極aの半田cの溶融温度未満、且つの最低溶融粘度到達温度と略同一であることが好ましく、具体的には50℃〜150℃であることが好ましく、60℃〜100℃であることがより好ましい。また、半田付き電極の半田の融点は、220℃〜240℃であることが好ましい。
インターポーザ10は、半導体チップを機械的に支持する機能と、半導体チップ上の端子を再配線してパッケージの端子(例えば、プリント基板実装用の半田ボール)に電気的に接続する機能とを有する。
最上層の第1の半導体チップ11は、一方の面に形成された半田付き電極aを有する。半田付き電極aは、中間層の第2〜第4の半導体チップ12〜14と同様、例えばCuピラー頂上に半田をメッキしたものである。
中間層の第2〜第4の半導体チップ12〜14は、シリコン貫通電極(TSV:through silicon via)と、一方の面に形成された半田付き電極aと、他方の面に形成された電極bとを有する。シリコン貫通電極は、半導体チップの内部を垂直に貫通する電極であり、上下のチップ同士の接続を行う。半田付き電極aは、例えばCuピラー頂上に半田をメッキしたものである。半田付き電極aの半田cは、所謂Pbフリー半田であり、半田cとしては、例えば、Sn/Ag/Cu半田(融点:220℃〜240℃)、Sn/Ag半田(融点:220℃)などが挙げられる。電極bは、他の半導体チップの半田付き電極と接続されるものであり、電極bとしては、例えばCuピラーなどが挙げられる。
また、第1〜第4の半導体チップ11〜14の半田付き電極aが形成された一方の面には、それぞれ熱硬化性接着剤である第1〜第4のアンダーフィルフィルム21〜24が予め貼り合わされている。これにより、半導体チップ11〜14を積層配置する工程数を削減することができる。
これらの第1〜第4の半導体チップ11〜14は、第1〜第4のアンダーフィルフィルム21〜24に流動性は生じるが、本硬化は生じない程度の所定の温度、圧力、時間の条件で積層配置される。
次に、図2に示すように、具体例として示す硬化工程において、第1〜第4のアンダーフィルフィルム21〜24と第1〜第4の半導体チップ11〜14とが複数積層配置された半導体チップ群を300℃〜400℃の温度の熱圧着ツールにて押圧し、第1〜第4のアンダーフィルフィルム21〜24を硬化させる。
半導体チップ群を熱圧着ツールにて押圧した際、最上層の第1のアンダーフィルフィルム24の温度と最下層の第4のアンダーフィルフィルム21の温度との差は40℃以上であることが好ましい。多くの半導体チップを積層配置させるほど、最上層の第1のアンダーフィルフィルム21の温度と最下層の第4のアンダーフィルフィルム24の温度との差は大きくなる。
この硬化工程では、例えば第1の温度から第2の温度まで所定の昇温速度で昇温させるボンディング条件で、半田付き電極の半田を溶融させて金属結合を形成させるとともに、120℃〜200℃の温度条件でキュアし、第1〜第4のアンダーフィルフィルム21〜24を完全硬化させる。
第1の温度は、第1のアンダーフィルフィルム21の最低溶融粘度到達温度と略同一であることが好ましく、50℃以上150℃以下であることが好ましい。これによりアンダーフィル材の硬化挙動をボンディング条件に合致させることができ、ボイドの発生を抑制することができる。
また、昇温速度は、50℃/sec以上150℃/sec以下であることが好ましい。また、第2の温度は、半田の種類にもよるが、200℃以上280℃以下であることが好ましく、より好ましくは220℃以上260℃以下である。これにより、半田付き電極aと電極bとを半田cにより結合させるとともに、アンダーフィルフィルム21〜24を完全硬化させ、インターポーザ10と、第1〜第4の半導体チップ11〜14とを電気的、機械的に接続させることができる。
このような半導体装置の製造方法において、第1のアンダーフィルフィルム21の最低溶融粘度到達温度は、第2〜第4のアンダーフィルフィルム22〜24の最低溶融粘度到達温度以上であり、第2〜第4のアンダーフィルフィルム22〜24のうち少なくとも1つのアンダーフィルフィルムの最低溶融粘度到達温度は、第1のアンダーフィルフィルム21の最低溶融粘度到達温度よりも低い。これにより、インターポーザ10と、最上層の第1の半導体チップ11と、中間層の第2〜第4の半導体チップ12〜14とを一括圧着した際の硬化遅延を抑制し、良好な接合性を得ることができる。
また、第n(nは1〜3の整数)のアンダーフィルフィルムの最低溶融粘度到達温度は、第n+1のアンダーフィルフィルムの最低溶融粘度到達温度以上であることが好ましい。また、第n(nは1〜3の整数)のアンダーフィルフィルムの最低溶融粘度到達温度は、第n+1のアンダーフィルフィルムの最低溶融粘度到達温度よりも高いことが好ましい。これにより、熱圧着ツールからの距離に応じて、アンダーフィルフィルムの最低溶融粘度到達温度を低くすることが可能となり、第1〜第4のアンダーフィルフィルム21〜24を同時に硬化させることが可能となる。
また、従来のように半導体チップを1段ずつ圧着実装する方法では、例えば1段圧着5sec×4段=20secの実装タクトであったのに対し、本法では、例えば一括圧着10secの実装タクトとすることができる。また、本法では、例えば10secの実装とすることにより、従来よりも良好な半田付け性を得ることができる。
なお、具体例では、アンダーフィルフィルム21〜24を介して、インターポーザ10上に第1〜第4の半導体チップ11〜14を複数積層配置させ、一括圧着させたが、第1〜第4の半導体チップ11〜14を圧着させた後、これらをインターポーザ10上に圧着させるようにしてもよい。また、例えば4段の半導体チップを複数積層配置させて一括圧着させた後、さらに、4段の半導体チップを複数積層配置させて一括圧着させ、8段の半導体チップの積層体を得るようにしてもよい。
[アンダーフィルフィルム]
次に、前述した具体例として示す半導体装置の製造方法に用いられるアンダーフィルフィルムについて説明する。アンダーフィルフィルムは、熱硬化性接着剤であるアンダーフィル材をフィルム状に成形したものである。
次に、前述した具体例として示す半導体装置の製造方法に用いられるアンダーフィルフィルムについて説明する。アンダーフィルフィルムは、熱硬化性接着剤であるアンダーフィル材をフィルム状に成形したものである。
アンダーフィル材は、アクリル硬化系、エポキシ硬化系のいずれであってもよく、アクリル硬化系とエポキシ硬化系とを併用してもよい。アクリル硬化系とエポキシ硬化系とを併用する場合、アクリル硬化系とエポキシ硬化系との配合比は、70:30〜30:70であることが好ましい。速硬化のアクリル硬化系と、遅硬化のエポキシ硬化系とを配合することにより、半田の溶融前及び溶融後の熱硬化性接着剤の反応率を所定範囲とすることができる。
アクリル硬化系は、(メタ)アクリレートと、有機過酸化物とを含有することが好ましい。なお、本明細書において、(メタ)アクリレートとは、アクリル酸エステル(アクリレート)とメタクリル酸エステル(メタクリレート)とを包含する意味である。
(メタ)アクリレートとしては、単官能(メタ)アクリレート、2官能以上の(メタ)アクリレートを使用可能である。単官能(メタ)アクリレートとしては、メチル(メタ)アクリレート、エチル(メタ)アクリレート、n−プロピル(メタ)アクリレート、i−プロピル(メタ)アクリレート、n−ブチル(メタ)アクリレートなどが挙げられる。2官能以上の(メタ)アクリレートとしては、フルオレン型(メタ)アクリレート、ビスフェノールF―EO変性ジ(メタ)アクリレート、ビスフェノールA−EO変性ジ(メタ)アクリレート、トリメチロールプロパンPO変性(メタ)アクリレート、多官能ウレタン(メタ)アクリレートなどを挙げることができる。これらの(メタ)アクリレートは、単独で用いてもよいし、2種以上を組み合わせて用いてもよい。これらの中でも、本実施の形態では、フルオレン型(メタ)アクリレートが好適に用いられる。
有機過酸化物としては、例えば、パーオキシケタール、パーオキシエステル、ハイドロパーオキサイド、ジアルキルパーオキサイド、ジアシルパーオキサイド、パーオキシジカーボネートなどを挙げることができる。これらの有機過酸化物は、単独で用いてもよいし、2種以上を組み合わせて用いてもよい。これらの中でも、本実施の形態では、パーオキシケタールが好適に用いられる。
エポキシ硬化系は、エポキシ化合物と、酸無水物とを含有することが好ましい。エポキシ化合物としては、例えば、ジシクロペンタジエン型エポキシ樹脂、グリシジルエーテル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、スピロ環型エポキシ樹脂、ナフタレン型エポキシ樹脂、ビフェニル型エポキシ樹脂、テルペン型エポキシ樹脂、テトラブロムビスフェノールA型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、α−ナフトールノボラック型エポキシ樹脂、臭素化フェノールノボラック型エポキシ樹脂などを挙げることができる。これらのエポキシ化合物は、1種を単独で用いても、2種類以上を組み合わせて用いてもよい。これらの中でも、本実施の形態では、高接着性、耐熱性の点から、多官能ノボラック型エポキシ化合物を用いることが好ましい。
酸無水物は、半田表面の酸化膜を除去するフラックス機能を有するため、優れた接続信頼性を得ることができる。酸無水物としては、例えば、テトラプロペニル無水コハク酸、ドデセニル無水コハク酸などの脂肪族酸無水物、ヘキサヒドロ無水フタル酸、メチルテトラヒドロ無水フタル酸などの脂環式酸無水物、無水フタル酸、無水トリメリット酸、無水ピロメリット酸などの芳香族酸無水物などを挙げることができる。これらのエポキシ硬化剤は、1種を単独で用いても、2種類以上を組み合わせて用いてもよい。これらの酸無水物の中でも、脂環式酸無水物を用いることが好ましい。
また、アンダーフィル材は、膜形成樹脂を含有することが好ましい。膜形成樹脂は、重量平均分子量が10×104以上の高分子量樹脂に相当し、フィルム形成性の観点から、10×104〜100×104の重量平均分子量であることが好ましい。膜形成樹脂としては、アクリルゴムポリマー、フェノキシ樹脂、エポキシ樹脂、変性エポキシ樹脂、ウレタン樹脂等の種々の樹脂を用いることができる。これらの膜形成樹脂は、1種を単独で用いても、2種類以上を組み合わせて用いてもよい。これらの中でも、本実施の形態では、膜強度及び接着性の観点から、アクリルゴムポリマーが好適に用いられる。
また、アンダーフィル材は、硬化促進剤を含有することが好ましい。硬化促進剤の具体例としては、2−メチルイミダゾール、2−エチルイミダゾール、2−エチル−4−メチルイミダゾールなどのイミダゾ−ル類、1,8−ジアザビシクロ(5,4,0)ウンデセン−7塩(DBU塩)、2−(ジメチルアミノメチル)フェノールなどの第3級アミン類、トリフェニルホスフィンなどのホスフィン類、オクチル酸スズなどの金属化合物などが挙げられる。
また、アンダーフィル材は、無機フィラーを含有することが好ましい。無機フィラーを含有することにより、圧着時における樹脂層の流動性を調整することができる。無機フィラーとしては、シリカ、タルク、酸化チタン、炭酸カルシウム、酸化マグネシウム等を用いることができる。
また、その他の添加組成物として、必要に応じて、エポキシ系、アミノ系、メルカプト・スルフィド系、ウレイド系などのシランカップリング剤を添加してもよい。
このようなアンダーフィル材において、硬化促進剤の配合量を増加させると、最低溶融粘度到達温度が低くなり、逆に硬化促進剤の配合量を減少させると、最低溶融粘度到達温度が高くなる傾向にある。このため、硬化促進剤の配合量を調整して所定の最低溶融粘度到達温度を得ることができる。
また、フィラーの配合量を増加させると、最低溶融粘度が高くなり、逆にフィラーの配合量を減少させると、最低溶融粘度が低くなる傾向になる。このため、フィラーの配合量を調整して所定の最低溶融粘度を得ることができる。
したがって、図1及び図2に示す具体例では、第1〜第4のアンダーフィルフィルム21〜24の硬化促進剤の配合量及びフィラーの配合量を調整することにより、第1のアンダーフィルフィルム21の最低溶融粘度到達温度が、第2〜第4のアンダーフィルフィルム22〜24の最低溶融粘度到達温度以上であり、第2〜第4のアンダーフィルフィルム22〜24のうち少なくとも1つのアンダーフィルフィルムの最低溶融粘度到達温度が、第1のアンダーフィルフィルム21の最低溶融粘度到達温度よりも低くすることができる。
<2.実施例>
以下、本発明の実施例について説明する。本実施例では、最低溶融粘度の到達温度が異なるアンダーフィルフィルムを複数作製し、これらのアンダーフィルフィルムを用いてインターポーザ上に3段の中間層の半導体チップと最上層の半導体チップとを実装した3次元実装体を作製した。そして、3次元実装体のスプリングバック有無、ボイド抜け、及び半田接合性の評価について評価した。なお、本発明は、これらの実施例に限定されるものではない。
以下、本発明の実施例について説明する。本実施例では、最低溶融粘度の到達温度が異なるアンダーフィルフィルムを複数作製し、これらのアンダーフィルフィルムを用いてインターポーザ上に3段の中間層の半導体チップと最上層の半導体チップとを実装した3次元実装体を作製した。そして、3次元実装体のスプリングバック有無、ボイド抜け、及び半田接合性の評価について評価した。なお、本発明は、これらの実施例に限定されるものではない。
アンダーフィルフィルムの作製、3次元実装体の作製、スプリングバック有無の評価、ボイド抜けの評価、及び半田接合性の評価は、次のように行った。
[アンダーフィルフィルムの作製]
表1に示す材料を配合し、厚み20μmのアンダーフィルフィルムF0〜F4を作製した。硬化促進剤の配合量を増加させると、最低溶融粘度到達温度が低くなり、逆に硬化促進剤の配合量を減少させると、最低溶融粘度到達温度が高くなる傾向にあるため、硬化促進剤の配合量を調整して所定の最低溶融粘度到達温度を得た。また、フィラーの配合量を増加させると、最低溶融粘度が高くなり、逆にフィラーの配合量を減少させると、最低溶融粘度が低くなる傾向になるため、フィラーの配合量を調整して所定の最低溶融粘度を得た。なお、各アンダーフィルフィルムの最低溶融粘度到達温度及び最低溶融粘度は、レオメータ(TA社製ARES)を用いて、5℃/min、1Hzの条件で測定した。
表1に示す材料を配合し、厚み20μmのアンダーフィルフィルムF0〜F4を作製した。硬化促進剤の配合量を増加させると、最低溶融粘度到達温度が低くなり、逆に硬化促進剤の配合量を減少させると、最低溶融粘度到達温度が高くなる傾向にあるため、硬化促進剤の配合量を調整して所定の最低溶融粘度到達温度を得た。また、フィラーの配合量を増加させると、最低溶融粘度が高くなり、逆にフィラーの配合量を減少させると、最低溶融粘度が低くなる傾向になるため、フィラーの配合量を調整して所定の最低溶融粘度を得た。なお、各アンダーフィルフィルムの最低溶融粘度到達温度及び最低溶融粘度は、レオメータ(TA社製ARES)を用いて、5℃/min、1Hzの条件で測定した。
F0:最低溶融粘度到達温度165℃、最低溶融粘度2400Pa・s
F1:最低溶融粘度到達温度160℃、最低溶融粘度2500Pa・s
F2:最低溶融粘度到達温度153℃、最低溶融粘度2600Pa・s
F3:最低溶融粘度到達温度145℃、最低溶融粘度2700Pa・s
F4:最低溶融粘度到達温度135℃、最低溶融粘度2700Pa・s
F1:最低溶融粘度到達温度160℃、最低溶融粘度2500Pa・s
F2:最低溶融粘度到達温度153℃、最低溶融粘度2600Pa・s
F3:最低溶融粘度到達温度145℃、最低溶融粘度2700Pa・s
F4:最低溶融粘度到達温度135℃、最低溶融粘度2700Pa・s
[3次元実装体の作製]
図1及び図2に示すように、アンダーフィルフィルムを用いて、インターポーザ上に積層配置された中間層の3個の半導体チップと最上層の半導体チップとを含む半導体チップ群を熱圧着ツールにて押圧し、シリコン貫通電極(TSV:through silicon via)にて接続させ、3次元実装体を作製した。インターポーザ、中間層の半導体チップ、及び最上層の半導体チップは、次のものを使用した。
図1及び図2に示すように、アンダーフィルフィルムを用いて、インターポーザ上に積層配置された中間層の3個の半導体チップと最上層の半導体チップとを含む半導体チップ群を熱圧着ツールにて押圧し、シリコン貫通電極(TSV:through silicon via)にて接続させ、3次元実装体を作製した。インターポーザ、中間層の半導体チップ、及び最上層の半導体チップは、次のものを使用した。
インターポーザ(Si)
大きさ:8×8mm□、厚み:200μm
バンプ仕様:Cuピラー(7μm)、Ni/Auメッキ、φ20μm、バンプ数1000pin
大きさ:8×8mm□、厚み:200μm
バンプ仕様:Cuピラー(7μm)、Ni/Auメッキ、φ20μm、バンプ数1000pin
中間層の半導体チップ
大きさ:6×6mm□、厚み:50μm
上側バンプ仕様:Cuピラー(7μm)、φ20μm、バンプ数1000pin
下側バンプ仕様:Cuピラー(7μm)+Sn/Ag半田(5μm)、φ20μm、バンプ数1000pin、
大きさ:6×6mm□、厚み:50μm
上側バンプ仕様:Cuピラー(7μm)、φ20μm、バンプ数1000pin
下側バンプ仕様:Cuピラー(7μm)+Sn/Ag半田(5μm)、φ20μm、バンプ数1000pin、
最上層の半導体チップ
大きさ:6×6mm□、厚み:50μm
バンプ仕様:Cuピラー(7μm)+Sn/Ag半田(5μm)、φ20μm、バンプ数1000pin
大きさ:6×6mm□、厚み:50μm
バンプ仕様:Cuピラー(7μm)+Sn/Ag半田(5μm)、φ20μm、バンプ数1000pin
先ず、最上層の半導体チップ及び中間層の半導体チップのインターポーザ側の面にアンダーフィルフィルムを貼り合わせた。次に、フリップチップボンダーを用いて、80℃のステージに保持されたインターポーザ上に、アンダーフィルフィルムが貼り合わされた中間層の半導体チップを3段、及びアンダーフィルフィルムが貼り合わされた最上層の半導体チップを1段、順次積層配置した。
そして、実装装置(FCB3、Panasonic(株))を用いて、350℃−10秒の条件にて押圧した。さらに、170℃−2時間の条件でキュアし、3次元実装体を作製した。
図3は、インターポーザ上に積層配置された中間層の3個の半導体チップと最上層の半導体チップとを含む半導体チップ群を350℃の温度の熱圧着ツールにて30秒間押圧したときの最上層のアンダーフィルフィルム(ポイントA)の温度、及び最下層のアンダーフィルフィルム(ポイントB)の温度を示すグラフである。なお、ポイントA及びポイントBは、図1及び図2において、それぞれ第1のアンダーフィルフィルム21及び第4のアンダーフィルム24に対応する。また、アンダーフィルフィルムの温度は、熱電対により実温を測定したものである。
最上層の半導体チップと中間層の半導体チップとの間にあるポイントAのアンダーフィルフィルムの温度は、5秒において約250℃であった。また、インターポーザと中間層の半導体チップとの間にあるポイントBのアンダーフィルフィルムの温度は、5秒において約200℃であった。すなわち、ポイントAとポイントBのアンダーフィルムの温度差は約50℃であり、この温度差は、30秒でもほとんど変わらなかった。
[スプリングバック有無の評価]
3次元実装体を切断し、断面研磨を行い、チップ間のバンプの接続状態をSEM(Scanning Electron Microscope)にて観察し、スプリングバックの有無を確認した。スプリングバック無しの場合を「A」と評価し、スプリングバック有りの場合を「C」と評価した。
3次元実装体を切断し、断面研磨を行い、チップ間のバンプの接続状態をSEM(Scanning Electron Microscope)にて観察し、スプリングバックの有無を確認した。スプリングバック無しの場合を「A」と評価し、スプリングバック有りの場合を「C」と評価した。
[ボイド抜けの評価]
3次元実装体のチップ間のバンプの接続状態をSAT(Scanning Acoustic Tomograph,超音波映像装置)にて観察し、ボイドの有無を確認した。ボイド無しで接続性が良好な場合を「A」と評価し、ボイド有りで接続性が良好な場合を「B」と評価し、ボイド有りで接続性が不良な場合を「C」と評価した。一般的に、ボイドが生じると、長期信頼性に悪影響を及ぼす可能性が高くなる。
3次元実装体のチップ間のバンプの接続状態をSAT(Scanning Acoustic Tomograph,超音波映像装置)にて観察し、ボイドの有無を確認した。ボイド無しで接続性が良好な場合を「A」と評価し、ボイド有りで接続性が良好な場合を「B」と評価し、ボイド有りで接続性が不良な場合を「C」と評価した。一般的に、ボイドが生じると、長期信頼性に悪影響を及ぼす可能性が高くなる。
[半田接合性の評価]
3次元実装体を切断し、断面研磨を行い、チップ間のバンプの接続状態をSEM(Scanning Electron Microscope)にて観察した。半田の接続形状が良好で接続性が良好な場合を「A」と評価し、半田の接続形状が不良で接続性が良好な場合を「B」と評価し、半田の接続形状が不良で接続性が不良な場合を「C」と評価した。
3次元実装体を切断し、断面研磨を行い、チップ間のバンプの接続状態をSEM(Scanning Electron Microscope)にて観察した。半田の接続形状が良好で接続性が良好な場合を「A」と評価し、半田の接続形状が不良で接続性が良好な場合を「B」と評価し、半田の接続形状が不良で接続性が不良な場合を「C」と評価した。
<実施例1>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F3、F4の順に配置して半導体チップ群を実装した。その結果、全てのチップ間でスプリングバックが無かった。また、全てのチップ間でボイドも無く、接続性が良好であった。さらに、全てのチップ間で半田の接続形状が良好で接続性も良好であった。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F3、F4の順に配置して半導体チップ群を実装した。その結果、全てのチップ間でスプリングバックが無かった。また、全てのチップ間でボイドも無く、接続性が良好であった。さらに、全てのチップ間で半田の接続形状が良好で接続性も良好であった。
<実施例2>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F2、F3の順に配置して半導体チップ群を実装した。その結果、4段目−5段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、3段目−4段目のアンダーフィルフィルムの粘度上昇が遅く、4段目−5段目のチップ間に加重不足が生じためであると考えられる。また、3段目−4段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、3段目−4段目のアンダーフィルフィルムの粘度上昇が遅いため、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F2、F3の順に配置して半導体チップ群を実装した。その結果、4段目−5段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、3段目−4段目のアンダーフィルフィルムの粘度上昇が遅く、4段目−5段目のチップ間に加重不足が生じためであると考えられる。また、3段目−4段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、3段目−4段目のアンダーフィルフィルムの粘度上昇が遅いため、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
<実施例3>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F3、F3の順に配置して半導体チップ群を実装した。その結果、4段目−5段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、4段目−5段目のアンダーフィルフィルムの粘度上昇が遅いため、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F3、F3の順に配置して半導体チップ群を実装した。その結果、4段目−5段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、4段目−5段目のアンダーフィルフィルムの粘度上昇が遅いため、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
<実施例4>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F2、F2の順に配置して半導体チップ群を実装した。その結果、3段目−4段目及び4段目−5段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が遅く、3段目−4段目及び4段目−5段目のチップ間に加重不足が生じためであると考えられる。また、3段目−4段目及び4段目−5段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇が遅いため、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F2、F2、F2の順に配置して半導体チップ群を実装した。その結果、3段目−4段目及び4段目−5段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が遅く、3段目−4段目及び4段目−5段目のチップ間に加重不足が生じためであると考えられる。また、3段目−4段目及び4段目−5段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇が遅いため、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
<実施例5>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F3、F3、F3の順に配置して半導体チップ群を実装した。その結果、2段目−3段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、ボイドが抜ける前に硬化しためであると考えられる。また、2段目−3段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、半田の濡れ広がりが妨げられたためであると考えられる。その他のチップ間は、実施例1と同様に良好であった。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F3、F3、F3の順に配置して半導体チップ群を実装した。その結果、2段目−3段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、ボイドが抜ける前に硬化しためであると考えられる。また、2段目−3段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、半田の濡れ広がりが妨げられたためであると考えられる。その他のチップ間は、実施例1と同様に良好であった。
<実施例6>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F4、F4、F4の順に配置して半導体チップ群を実装した。その結果、2段目−3段目及び3段目−4段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目及び3段目−4段目のアンダーフィルフィルムの粘度上昇が早く、ボイドが抜ける前に硬化しためであると考えられる。また、2段目−3段目、3段目−4段目及び4段目−5段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。2段目−3段目及び3段目−4段目は、アンダーフィルフィルムの粘度上昇が早く、半田の濡れ広がりが妨げられたためであると考えられる。また、4段目−5段目は、2段目−3段目及び3段目−4段目の粘度上昇が早いために弾性が大きくなり、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F4、F4、F4の順に配置して半導体チップ群を実装した。その結果、2段目−3段目及び3段目−4段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目及び3段目−4段目のアンダーフィルフィルムの粘度上昇が早く、ボイドが抜ける前に硬化しためであると考えられる。また、2段目−3段目、3段目−4段目及び4段目−5段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。2段目−3段目及び3段目−4段目は、アンダーフィルフィルムの粘度上昇が早く、半田の濡れ広がりが妨げられたためであると考えられる。また、4段目−5段目は、2段目−3段目及び3段目−4段目の粘度上昇が早いために弾性が大きくなり、半田が潰れたものと考えられる。その他のチップ間は、実施例1と同様に良好であった。
<実施例7>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F4、F4、F4の順に配置して半導体チップ群を実装した。その結果、全てのチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、4段目−5段目のアンダーフィルフィルムの粘度上昇が遅く、全体的にチップ間の加重不足が生じためであると考えられる。また、全てのチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、4段目−5段目のアンダーフィルフィルムの粘度上昇が遅く、アンダーフィルフィルムの粘度上昇の時間がばらついているためであると考えられる。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F4、F4、F4の順に配置して半導体チップ群を実装した。その結果、全てのチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、4段目−5段目のアンダーフィルフィルムの粘度上昇が遅く、全体的にチップ間の加重不足が生じためであると考えられる。また、全てのチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が早く、4段目−5段目のアンダーフィルフィルムの粘度上昇が遅く、アンダーフィルフィルムの粘度上昇の時間がばらついているためであると考えられる。
<比較例1>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F1、F1、F1の順に配置して半導体チップ群を実装した。その結果、4段目−5段目のチップ間において、スプリングバックが発生した。これは、2段目−3段目、3段目−4段目、4段目−5段目になるのに伴い、アンダーフィルフィルムの粘度上昇の時間が遅くなり、残留応力が大きくなったものと考えられる。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F1、F1、F1の順に配置して半導体チップ群を実装した。その結果、4段目−5段目のチップ間において、スプリングバックが発生した。これは、2段目−3段目、3段目−4段目、4段目−5段目になるのに伴い、アンダーフィルフィルムの粘度上昇の時間が遅くなり、残留応力が大きくなったものと考えられる。
また、2段目−3段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇が遅く、2段目−3段目のチップ間に加重不足が生じためであると考えられる。また、3段目−4段目及び4段目−6段目のチップ間において、ボイドが残り、接続性も不良であった。これは、2段目−3段目のチップ間と同様、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇が遅く、3段目−4段目及び4段目−6段目に加重不足が生じためであると考えられる。
また、2段目−3段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、2段目−3段目のアンダーフィルフィルムの粘度上昇が遅いため、半田が潰れたものと考えられる。また、3段目−4段目及び4段目−5段目のチップ間において、半田の接続形状が不良であり、接続性も不良であった。これは、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇がさらに遅いため、半田が潰れたものと考えられる。
<比較例2>
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F0、F0、F0の順に配置して半導体チップ群を実装した。その結果、2段目−3段目、3段目−4段目、及び4段目−5段目のチップ間において、スプリングバックが発生した。これは、2段目−3段目、3段目−4段目、4段目−5段目になるのに伴い、アンダーフィルフィルムの粘度上昇の時間が比較例1よりも遅くなり、残留応力が大きくなったものと考えられる。
表2に示すように、アンダーフィルフィルムを最上層の半導体チップ側からF1、F0、F0、F0の順に配置して半導体チップ群を実装した。その結果、2段目−3段目、3段目−4段目、及び4段目−5段目のチップ間において、スプリングバックが発生した。これは、2段目−3段目、3段目−4段目、4段目−5段目になるのに伴い、アンダーフィルフィルムの粘度上昇の時間が比較例1よりも遅くなり、残留応力が大きくなったものと考えられる。
また、1段目−2段目のチップ間において、接続性は良好であるもののボイドが残っていた。これは、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇が比較例1よりも遅いため、1段目−2段目のチップ間に加重不足が生じためであると考えられる。また、2段目−3段目、3段目−4段目及び4段目−6段目のチップ間において、ボイドが残り、接続性も不良であった。これは、1段目−2段目のチップ間と同様、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇が比較例1よりも遅いため、3段目−4段目及び4段目−6段目に加重不足が生じためであると考えられる。
また、1段目−2段目のチップ間において、接続性は良好であるものの半田の接続形状が不良であった。これは、2段目−3段目、3段目−4段目及び4段目−6段目のアンダーフィルフィルムの粘度上昇が比較例1よりも遅いため、半田が潰れたものと考えられる。また、2段目−3段目、3段目−4段目及び4段目−5段目のチップ間において、半田の接続形状が不良であり、接続性も不良であった。これは、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの粘度上昇が比較例1よりもさらに遅いため、半田が潰れたものと考えられる。
比較例1、2のように、1段目−2段目のアンダーフィルフィルムの最低溶融粘度到達温度が、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの最低溶融粘度到達温度以下である場合、良好なスプリングバック有無、ボイド抜け、及び半田接合性の評価結果を得ることができなかった。
一方、実施例1〜7のように、1段目−2段目のアンダーフィルフィルムの最低溶融粘度到達温度が、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムの最低溶融粘度到達温度以上であり、2段目−3段目、3段目−4段目及び4段目−5段目のアンダーフィルフィルムのうち少なくとも1つのアンダーフィルフィルムの最低溶融粘度到達温度が、1段目−2段目のアンダーフィルフィルムよりも低いことにより、良好なスプリングバック有無、ボイド抜け、及び半田接合性の評価結果を得ることができた。
1 ステージ、10 インターポーザ、11 第1の半導体チップ、12 第2の半導体チップ、13 第3の半導体チップ、14 第4の半導体チップ、21 第1のアンダーフィルフィルム、22 第2のアンダーフィルフィルム、23 第3のアンダーフィルフィルム、24 第4のアンダーフィルフィルム
Claims (7)
- 熱硬化性接着剤を介して、貫通電極と一方の面に形成された半田付き電極とを有する半導体チップを複数積層し、最上層の第1半導体チップ下に配置された第1熱硬化性接着剤から最下層の第m(mは3以上の整数)半導体チップ下に配置された第m熱硬化性接着剤までの半導体チップ群をインターポーザ上に配置する配置工程と、
前記半導体チップ群を300℃〜400℃の温度の熱圧着ツールにて押圧し、第1〜第m熱硬化性接着剤を硬化させる硬化工程とを有し、
前記第1熱硬化性接着剤の最低溶融粘度到達温度が、第2〜第m熱硬化性接着剤の最低溶融粘度到達温度以上であり、
前記第2〜第m熱硬化性接着剤のうち少なくとも1つの熱硬化性接着剤の最低溶融粘度到達温度が、前記第1熱硬化性接着剤の最低溶融粘度到達温度よりも低い半導体装置の製造方法。 - 第n(nは1〜[m−1]の整数)熱硬化性接着剤の最低溶融粘度到達温度が、第n+1熱硬化性接着剤の最低溶融粘度到達温度以上である請求項1記載の半導体装置の製造方法。
- 第n(nは1〜mの整数)熱硬化性接着剤の最低溶融粘度到達温度が、第n+1熱硬化性接着剤の最低溶融粘度到達温度よりも高い請求項1記載の半導体装置の製造方法。
- 前記半導体チップ群を前記熱圧着ツールにて押圧した際、前記第1熱硬化性接着剤の温度と前記第m熱硬化性接着剤の温度との差が40℃以上である請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記第1〜第m熱硬化性接着剤の最低溶融粘度が、2200〜2800Pa・sである請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記半田付き電極の半田の融点が、220℃〜240℃である請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。
- 前記熱硬化性接着剤が、フィルム状の熱硬化性接着フィルムであり、
前記配置工程では、前記熱硬化性接着フィルムが前記半田付き電極の形成面に貼り合わされた半導体チップを複数積層配置させる請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
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