JP2018056191A - 半導体装置 - Google Patents

Abstract

【課題】共通の半導体素子および共通の配線基板を用いて、特性の異なる半導体装置の製造を可能とする半導体装置を提供する。
【解決手段】半導体装置は、切替端子および接続端子を有し、前記切替端子の電位に応じて特性が切り替わる半導体素子と、高電位の第１配線、低電位の第２配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、前記切替接続部は、第１接続部と、第２接続部と、前記第１接続部および前記第２接続部を連結する連結部とを有し、平面視において、前記半導体素子は、前記配線基板における第１位置または第２位置に設けられ、前記半導体素子が前記第１位置に設けられている場合、前記切替端子は、前記第１配線に接続され、前記接続端子は、前記第１接続部に接続され、前記半導体素子が前記第２位置に設けられている場合、前記切替端子は、前記第２配線に接続され、前記接続端子は、前記第２接続部に接続されている。
【選択図】図２

Description

本発明は、半導体素子および配線基板を備えた半導体装置に関する。

従来、半導体素子の電極面側を配線基板側に向けた状態で、半導体素子を配線基板上に載せ、半導体素子の電極パッドを、バンプを介して配線基板の配線に接続させることで製造されるフリップチップタイプの半導体装置が存在する（例えば、特許文献１参照）。
特許文献１の半導体装置では、半導体素子の一部の電極パッドに第１ボンディングエリアおよび第２ボンディングエリアが形成されている。そして、配線基板（パッケージ基板）には、第１ボンディングエリアに対向する位置にグランド配線が設けられ、第２ボンディングエリアに対向する位置に電源配線が設けられている。そして、第１ボンディングエリアおよび第２ボンディングエリアのいずれかにバンプが設けられ、当該バンプを介して、電極パッドがグランド配線および電源配線のいずれかに接続される。
この半導体装置によれば、第１ボンディングエリアおよび第２ボンディングエリアのいずれかを選択してバンプを設けることで、配線基板の構成を変更することなく、電極パッドの電位を選択でき、これにより、半導体装置の特性を選択できる。これによれば、共通の配線基板を用いて、特性の異なる半導体装置を製造できる。

特開２００７−２０８００５号公報

しかしながら、特許文献１の半導体装置では、特性の異なる半導体装置を製造するには、第１ボンディングエリアにバンプが設けられた半導体素子と、第２ボンディングエリアにバンプが設けられた半導体素子とを、それぞれ個別に製造しなければならないという問題がある。

本発明は、共通の半導体素子および共通の配線基板を用いて、特性の異なる半導体装置の製造を可能とする半導体装置を提供することを目的としている。

本発明の半導体装置は、切替端子および接続端子を有し、前記切替端子の電位に応じて特性が切り替わる半導体素子と、高電位の第１配線、高電位よりも低い低電位の第２配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、前記切替接続部は、第１接続部と、第２接続部と、前記第１接続部および前記第２接続部を連結する連結部とを有し、平面視において、前記半導体素子は、前記配線基板における第１位置または第２位置に設けられ、前記半導体素子が前記第１位置に設けられている場合、前記切替端子は、前記第１配線に接続され、前記接続端子は、前記第１接続部に接続され、前記半導体素子が前記第２位置に設けられている場合、前記切替端子は、前記第２配線に接続され、前記接続端子は、前記第２接続部に接続されていることを特徴とする。

接続端子は、切替端子とは異なり、予め決められた特定の配線に接続される電極である。
本発明によれば、第１位置および第２位置のいずれかを選択して半導体素子を設けることで、切替端子に第１配線および第２配線のいずれかを選択して接続させることができる。これによれば、切替端子の電位を高電位および低電位のうち選択する方の電位とすることができ、これにより、半導体素子の特性を選択できる。
また、半導体素子を第１位置および第２位置のどちらに設けた場合も、接続端子を接続配線に接続させることができる。
これによれば、共通の半導体素子および共通の配線基板を用いて、特性の異なる半導体装置を製造できる。

本発明の半導体装置は、切替端子および接続端子を有し、前記切替端子の電位に応じて特性が切り替わる半導体素子と、高電位の第１配線、高電位よりも低い低電位の第２配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、前記切替端子は、前記第１配線の第１配線接続部または前記第２配線の第２配線接続部に接続され、前記切替接続部は、第１接続部と、第２接続部と、前記第１接続部および前記第２接続部を連結する連結部とを有し、前記接続端子は、前記第１接続部または前記第２接続部に接続され、平面視において、前記第２配線接続部は、前記第１配線接続部に対して、所定方向に所定距離だけ離れた位置に設定され、平面視において、前記第２接続部は、前記第１接続部に対して、前記所定方向に前記所定距離だけ離れた位置に設定されていることを特徴とする。

本発明では、半導体素子を配線基板における第１位置に設けた場合に、切替端子が第１配線接続部に接続し、接続端子が切替接続部の第１接続部に接続されるように構成されている。そして、本発明によれば、半導体素子を配線基板の第１位置から所定方向に所定距離だけずれた第２位置に設けた場合に、切替端子を第２配線接続部に接続させ、接続端子を切替接続部の第２接続部に接続させることができる。
これによれば、第１位置および第２位置のいずれかを選択して半導体素子を設けることで、切替端子に第１配線および第２配線のいずれかを選択して接続させることができる。これにより、半導体素子の特性を選択できる。
また、半導体素子を第１位置および第２位置のどちらに設けた場合も、接続端子を接続配線に接続させることができる。
これによれば、共通の半導体素子および共通の配線基板を用いて、特性の異なる半導体装置を製造できる。

本発明の半導体装置において、平面視における、前記第１接続部、前記第２接続部および前記連結部の前記所定方向と直交する方向の寸法は等しいことが好ましい。

本発明によれば、例えば、連結部の前記直交する方向の寸法が第１接続部および第２接続部より短い場合と比べて、半導体素子が第１位置から第２位置側にずれて設けられた場合や、第２位置から第１位置側にずれて設けられた場合に、平面視において、接続端子と重なる連結部の面積を大きくできる。これにより、接続端子と接続配線との接続信頼性を向上できる。

本発明の半導体装置において、前記接続端子は、複数設けられ、前記接続配線は、複数設けられ、前記複数の接続配線の前記切替接続部は、前記直交する方向に所定間隔で設けられ、前記第１配線接続部および前記第２配線接続部の間隔は、前記所定間隔と等しいことが好ましい。

半導体装置のサイズを小さくするため、隣り合う切替接続部の間隔は、予め決められた最小の配線間隔に設定されていることが多い。
この場合、本発明によれば、第１配線接続部と第２配線接続部との間隔が、前記最小の配線間隔となるため、前記所定距離を最小にできる。これによれば、平面視において、第１位置と第２位置とを合わせて見た場合の面積を最小にできるため、配線基板の面積をより小さくできる。

本発明の半導体装置は、切替端子および接続端子を有し、前記切替端子の電位に応じて特性が切り替わる半導体素子と、高電位および高電位よりも低い低電位の一方の電位の第１配線、および、切替接続部を備えた接続配線を有する配線基板と、を備え、前記切替接続部は、第１接続部と、第２接続部と、前記第１接続部および前記第２接続部を連結する連結部とを有し、平面視において、前記半導体素子は、前記配線基板における第１位置または第２位置に設けられ、前記半導体素子が前記第１位置に設けられている場合、前記切替端子は、前記第１配線に接続され、前記接続端子は、前記第１接続部に接続され、前記半導体素子が前記第２位置に設けられている場合、前記切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、前記接続端子は、前記第２接続部に接続され、前記切替端子は、オープン状態の場合、高電位および低電位の他方の電位に設定されることを特徴とする。

本発明によれば、第１位置および第２位置のいずれかを選択して半導体素子を設けることで、切替端子に第１配線を接続させるか、切替端子を配線基板の配線と接続させずにオープン状態とさせるかを選択できる。切替端子は、オープン状態の場合、半導体素子の回路によって、高電位および低電位のうち第１配線とは異なる電位に設定されるように構成されている。これによれば、切替端子の電位を高電位および低電位のうち選択する方の電位とすることができ、これにより、半導体素子の特性を選択できる。
また、半導体素子を第１位置および第２位置のどちらに設けた場合も、接続端子を接続配線に接続させることができる。
これによれば、共通の半導体素子および共通の配線基板を用いて、特性の異なる半導体装置を製造できる。

本発明の半導体装置において、前記配線基板には、前記第１位置および前記第２位置を識別させる識別マークが設けられていることが好ましい。

本発明によれば、半導体素子を配線基板に設ける際に、半導体素子を第１位置または第２位置に容易に位置合わせすることができ、半導体装置を容易に製造できる。

本発明の半導体装置は、第１切替端子、第２切替端子、および接続端子を有し、前記第１切替端子および前記第２切替端子の電位に応じて特性が切り替わる半導体素子と、高電位の第１配線、高電位よりも低い低電位の第２配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、前記切替接続部は、第１接続部と、第２接続部と、第３接続部と、第４接続部と、前記第１接続部、前記第２接続部、前記第３接続部および前記第４接続部を連結する連結部とを有し、平面視において、前記半導体素子は、前記配線基板における第１位置、第２位置、第３位置または第４位置に設けられ、前記半導体素子が前記第１位置に設けられている場合、前記第１切替端子は、前記第１配線に接続され、前記第２切替端子は、前記第１配線に接続され、前記接続端子は、前記第１接続部に接続され、前記半導体素子が前記第２位置に設けられている場合、前記第１切替端子は、前記第１配線に接続され、前記第２切替端子は、前記第２配線に接続され、前記接続端子は、前記第２接続部に接続され、前記半導体素子が前記第３位置に設けられている場合、前記第１切替端子は、前記第２配線に接続され、前記第２切替端子は、前記第２配線に接続され、前記接続端子は、前記第３接続部に接続され、前記半導体素子が前記第４位置に設けられている場合、前記第１切替端子は、前記第２配線に接続され、前記第２切替端子は、前記第１配線に接続され、前記接続端子は、前記第４接続部に接続されていることを特徴とする。

本発明によれば、第１位置、第２位置、第３位置および第４位置のいずれかを選択して半導体素子を設けることで、第１切替端子および第２切替端子の電位を、次の４つの状態に設定できる。
（第１位置）第１切替端子：高電位 第２切替端子：高電位
（第２位置）第１切替端子：高電位 第２切替端子：低電位
（第３位置）第１切替端子：低電位 第２切替端子：低電位
（第４位置）第１切替端子：低電位 第２切替端子：高電位
これにより、半導体素子の特性を４種類の中から選択できる。
また、半導体素子を第１位置〜第４位置のいずれに設けた場合も、接続端子を接続配線に接続させることができる。
これによれば、共通の半導体素子および共通の配線基板を用いて、特性の異なる４種類の半導体装置を製造できる。

本発明の半導体装置は、第１切替端子、第２切替端子、および接続端子を有し、前記第１切替端子および前記第２切替端子の電位に応じて特性が切り替わる半導体素子と、高電位および高電位よりも低い低電位の一方の電位の第１配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、前記切替接続部は、第１接続部と、第２接続部と、第３接続部と、第４接続部と、前記第１接続部、前記第２接続部、前記第３接続部および前記第４接続部を連結する連結部とを有し、平面視において、前記半導体素子は、前記配線基板における第１位置、第２位置、第３位置または第４位置に設けられ、前記半導体素子が前記第１位置に設けられている場合、前記第１切替端子は、前記第１配線に接続され、前記第２切替端子は、前記第１配線に接続され、前記接続端子は、前記第１接続部に接続され、前記半導体素子が前記第２位置に設けられている場合、前記第１切替端子は、前記第１配線に接続され、前記第２切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、前記接続端子は、前記第２接続部に接続され、前記半導体素子が前記第３位置に設けられている場合、前記第１切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、前記第２切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、前記接続端子は、前記第３接続部に接続され、前記半導体素子が前記第４位置に設けられている場合、前記第１切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、前記第２切替端子は、前記第１配線に接続され、前記接続端子は、前記第４接続部に接続され、前記第１切替端子および前記第２切替端子は、オープン状態の場合、高電位および低電位の他方の電位に設定されることを特徴とする。

本発明によれば、例えば第１配線を高電位に設定した場合、第１位置、第２位置、第３位置および第４位置のいずれかを選択して半導体素子を設けることで、第１切替端子および第２切替端子の電位を、次の４つの状態に設定できる。
（第１位置）第１切替端子：高電位 第２切替端子：高電位
（第２位置）第１切替端子：高電位 第２切替端子：低電位
（第３位置）第１切替端子：低電位 第２切替端子：低電位
（第４位置）第１切替端子：低電位 第２切替端子：高電位
これにより、半導体素子の特性を４種類の中から選択できる。
また、半導体素子を第１位置〜第４位置のいずれに設けた場合も、接続端子を接続配線に接続させることができる。
これによれば、共通の半導体素子および共通の配線基板を用いて、特性の異なる４種類の半導体装置を製造できる。

本発明の半導体装置において、前記半導体装置は、時計用の半導体装置であり、前記半導体素子は、特性が切り替わることで、時計の機能を切り替えることが好ましい。

本発明によれば、共通の半導体素子および共通の配線基板を備えた半導体装置を用いて、機能の異なる時計を製造できるため、機能の異なる時計を容易に製造できる。

本発明の第１実施形態にかかる半導体装置の断面図。 第１実施形態における第１位置に半導体素子が設けられた半導体装置の平面図。 第１実施形態における第２位置に半導体素子が設けられた半導体装置の平面図。 第１実施形態における半導体素子の回路図。 本発明の第２実施形態にかかる第１位置に半導体素子が設けられた半導体装置の平面図。 第２実施形態における第２位置に半導体素子が設けられた半導体装置の平面図。 第２実施形態における半導体素子の回路図。 本発明の第３実施形態にかかる第１位置に半導体素子が設けられた半導体装置の平面図。 第３実施形態における第２位置に半導体素子が設けられた半導体装置の平面図。 第３実施形態における第３位置に半導体素子が設けられた半導体装置の平面図。 第３実施形態における第４位置に半導体素子が設けられた半導体装置の平面図。 本発明の第４実施形態にかかる第１位置に半導体素子が設けられた半導体装置の平面図。 第４実施形態における第２位置に半導体素子が設けられた半導体装置の平面図。 第４実施形態における第３位置に半導体素子が設けられた半導体装置の平面図。 第４実施形態における第４位置に半導体素子が設けられた半導体装置の平面図。 本発明の他の実施形態にかかる半導体素子の回路図。

［第１実施形態］
本実施形態の半導体装置１は、時計に用いられる半導体装置である。
図１は、第１実施形態の半導体装置１を示す断面図である。図２は、半導体装置１を半導体素子３側から見た平面図である。半導体装置１は、フリップチップタイプの半導体装置であり、配線基板２と、配線基板２に設けられた半導体素子３と、封止層４とを備えている。
時計用の半導体素子は、端子数が比較的少ないため、このようなフリップチップタイプの実装構造に適している。また、４辺に沿って端子が設けられる構成と比べて端子数が少ない、本実施形態のような２辺に沿って端子が設けられる構成を採用し易い。

［配線基板の構成］
図１、図２に示すように、配線基板２は、基板本体１０と、配線層２０とを備えている。
基板本体１０は、テープ状の絶縁性材料で形成されている。基板本体１０は、平面視において長方形状に形成され、矩形状の開口部１１を備えている。なお、基板本体１０の平面形状は、長方形状に限定されず、他の形状であってもよい。
なお、以下の説明では、半導体装置１を半導体素子３側から見た平面視において、互いに直交する方向する＋Ｘ方向および＋Ｙ方向のうち、基板本体１０の長辺に沿った方向を＋Ｘ方向とする。さらに、＋Ｘ方向とは反対方向を−Ｘ方向とし、＋Ｙ方向とは反対方向を−Ｙ方向とする。

配線層２０は、基板本体１０の半導体素子３側の面に設けられている。配線層２０は、銅、タングステン、モリブデンなどの金属で形成されている。配線層２０は、図２に示すように、４本の接続配線２１と、４本の接続配線２２と、第１配線２３と、第２配線２４と、連結配線２５，２６とを備えている。

４本の接続配線２１は、平面視において、基板本体１０における開口部１１の−Ｘ方向側に設けられ、＋Ｙ方向に所定間隔Ｄ１で並んで配置されている。各接続配線２１は、基板本体１０の−Ｘ方向側の端部から＋Ｘ方向に伸びて形成されている。
各接続配線２１は、＋Ｘ方向側に、後述する半導体素子３の接続端子３１と接続される切替接続部２１１を備えている。４つの切替接続部２１１は、それぞれ、−Ｘ方向側の端部に形成された第１接続部２１２と、＋Ｘ方向側の端部に形成された第２接続部２１３と、第１接続部２１２および第２接続部２１３を連結する連結部２１１Ｊとを備えている。
ここで、平面視において、第２接続部２１３の中心は、第１接続部２１２の中心から＋Ｘ方向に所定距離ＤＳだけずれている。
なお、第１接続部２１２、第２接続部２１３および連結部２１１Ｊは、＋Ｙ方向の寸法が互いに等しい寸法Ｄ２となるように形成されている。
また、各接続配線２１の−Ｘ方向側の端部には、時計用クロックを発生するための水晶や指針を駆動するためのモーターなどの端子が接続される。

４本の接続配線２２は、平面視において、基板本体１０における開口部１１の＋Ｘ方向側に設けられ、＋Ｙ方向に所定間隔Ｄ１で並んで配置されている。各接続配線２２は、＋Ｙ方向において、接続配線２１と同じ位置に設けられている。各接続配線２２は、基板本体１０の＋Ｘ方向側の端部から−Ｘ方向に伸びて形成されている。
各接続配線２２は、−Ｘ方向側に、後述する半導体素子３の接続端子３２と接続される切替接続部２２１を備えている。４つの切替接続部２２１は、それぞれ、−Ｘ方向側の端部に形成された第１接続部２２２と、＋Ｘ方向側の端部に形成された第２接続部２２３と、第１接続部２２２および第２接続部２２３を連結する連結部２２１Ｊとを備えている。
ここで、平面視において、第２接続部２２３の中心は、第１接続部２２２の中心から＋Ｘ方向に所定距離ＤＳだけずれている。
なお、第１接続部２２２、第２接続部２２３および連結部２２１Ｊは、＋Ｙ方向の寸法が互いに等しい寸法Ｄ２となるように形成されている。
また、各接続配線２２の＋Ｘ方向側の端部には、図示しない水晶やモーターなどの端子が接続される。

第１配線２３は、高電位（ＶＤＤ）の電源配線である。
第１配線２３は、平面視おいて、基板本体１０の開口部１１の−Ｙ方向側に位置し、＋Ｙ方向に伸びて形成されている。第１配線２３は、＋Ｙ方向の端部に、後述する半導体素子３の切替端子３３と接続される第１配線接続部２３１を備えている。
第１配線接続部２３１は、＋Ｙ方向において、接続配線２１，２２のうち−Ｙ方向側から数えて１番目の接続配線２１，２２と同じ位置に形成されている。
なお、本実施形態では、前記１番目の接続配線２１も高電位の電源配線であり、第１配線２３は、前記１番目の接続配線２１と連結配線２５によって接続されている。

第２配線２４は、第１配線２３よりも低い電位である低電位（ＶＳＳ）の電源配線である。
第２配線２４は、平面視おいて、基板本体１０の開口部１１の＋Ｙ方向側の位置から、開口部１１を横切り、開口部１１の−Ｙ方向側の位置まで伸びている。第２配線２４は、−Ｙ方向の端部に、後述する半導体素子３の切替端子３３と接続される第２配線接続部２４１を備えている。
第２配線接続部２４１は、＋Ｙ方向において、接続配線２１，２２のうち−Ｙ方向側から数えて１番目の接続配線２１，２２と同じ位置に形成されている。
ここで、平面視において、第２配線接続部２４１の中心は、第１配線接続部２３１の中心から＋Ｘ方向に所定距離ＤＳだけずれている。また、第１配線接続部２３１および第２配線接続部２４１の間隔は、接続配線２１の間隔、すなわち、切替接続部２１１の間隔である所定間隔Ｄ１と等しい。
なお、本実施形態では、４本の接続配線２２のうち−Ｙ方向側から数えて４番目の接続配線２２も低電位の電源配線であり、第２配線２４は、前記４番目の接続配線２２と連結配線２６によって接続されている。

半導体素子３は、平面視において、長辺が＋Ｘ方向に沿う長方形状を有する。半導体素子３は、配線基板２側の面に、パッド３０Ａ（図１参照）およびパッド３０Ａに設けられたバンプ３０Ｂ（図１参照）により構成された、４つの接続端子３１と、４つの接続端子３２と、切替端子３３とを備えている。

４つの接続端子３１は、平面視において、半導体素子３の−Ｘ方向側の端部に設けられ、＋Ｙ方向に並んで配置されている。接続端子３１は、それぞれ、接続配線２１の切替接続部２１１と接続される。
４つの接続端子３２は、平面視において、半導体素子３の＋Ｘ方向側の端部に設けられ、＋Ｙ方向に並んで配置されている。接続端子３２は、それぞれ、接続配線２２の切替接続部２２１と接続される。
切替端子３３は、平面視において、半導体素子３の−Ｙ方向側の端部の＋Ｘ方向における中央部に設けられている。切替端子３３は、第１配線接続部２３１または第２配線接続部２４１と接続される。

本実施形態では、半導体素子３は、平面視において、配線基板２における第１位置または第２位置に設けられる。
図２は、半導体素子３が第１位置に設けられた場合の半導体装置１を示している。
この場合、４つの接続端子３１と、４つの第１接続部２１２とが接続される。また、４つの接続端子３２と、４つの第１接続部２２２とが接続される。切替端子３３は、第１配線接続部２３１と接続される。

図３は、半導体素子３が第２位置に設けられた場合の半導体装置１を示している。
第２位置は、第１位置から、所定方向である＋Ｘ方向に所定距離ＤＳだけずれた位置である。
この場合、４つの接続端子３１と、４つの第２接続部２１３とが接続される。また、４つの接続端子３２と、４つの第２接続部２２３とが接続される。切替端子３３は、第２配線接続部２４１と接続される。

このように、本実施形態では、半導体素子３が第１位置に設けられた場合、切替端子３３は、第１配線２３に接続され、高電位となる。また、半導体素子３が第２位置に設けられた場合、切替端子３３は、第２配線２４に接続され、低電位となる。
図４は、半導体素子３の回路構成を示す図である。半導体素子３は、切替端子３３に接続されたバッファ５１と、機能切替回路５２と、時計制御回路５３とを備えている。
バッファ５１は、切替端子３３が第１配線２３に接続されて高電位の場合、Ｈレベルの切替信号を機能切替回路５２に出力する。また、バッファ５１は、切替端子３３が第２配線２４に接続されて低電位の場合、Ｌレベルの切替信号を機能切替回路５２に出力する。機能切替回路５２は、切替信号に応じて、時計制御回路５３の特性を予め設定された２種類のうちのいずれかに切り替える。
時計制御回路５３は、時計の機能を制御する制御回路であり、機能切替回路５２によって特性が切り替えられることで、時計の機能を切り替える。例えば、時計制御回路５３は、時計が備える指針の運針周期や運針間隔を切り替えたり、指針を駆動するステップモーターに出力する駆動信号の種類を切り替えたり、充電制御機能を有効または無効に切り替えたりする。

図１に示すように、封止層４は、配線基板２および半導体素子３の間に設けられ、樹脂などの絶縁性を有する材料で形成されている。さらに、封止層４は、開口部１１内にも設けられ、第１配線２３および第２配線２４を保護している。

［半導体装置の製造方法］
半導体装置１の製造する際は、半導体素子３を、端子面が配線基板２の配線層２０が設けられた面と対向するように配置する。そして、半導体素子３を、配線基板２における第１位置または第２位置に位置合わせする。この位置合わせには、基板本体１０に設けられ、第１位置および第２位置を識別させる識別マーク２７（図２、図３参照）が用いられる。
本実施形態では、識別マーク２７は、接続配線２１の１つから延出して形成され、平面視において矩形形状に形成されている。識別マーク２７は、平面視において、半導体素子３が第１位置に設けられた場合、図２に示すように、半導体素子３に重なり、−Ｘ方向側の端が半導体素子３の−Ｘ方向側の縁と一致するように形成されている。また、半導体素子３が第２位置に設けられた場合、半導体素子３に重ならず、＋Ｘ方向側の端が半導体素子３の−Ｘ方向側の縁と一致するように形成されている。このような識別マーク２７によれば、第１位置および第２位置を識別できる。
次に、半導体素子３の各端子と配線層２０とを熱や圧力をかけて接合させる。
その後、半導体素子３と配線基板２との間に、開口部１１から封止材料を流し込み、硬化させることで、封止層４を形成する。

［第１実施形態の作用効果］
第１位置および第２位置のいずれかを選択して半導体素子３を設けることで、切替端子３３の電位を高電位および低電位のうち選択する方の電位とすることができ、これにより、半導体素子３の特性を選択できる。
また、半導体素子を第１位置および第２位置のどちらに設けた場合も、接続端子３１，３２を接続配線２１，２２に接続させることができる。
これによれば、共通の半導体素子３および共通の配線基板２を用いて、特性の異なる半導体装置１を製造できる。すなわち、例えば、端子の位置が異なる２種類の半導体素子を製造する必要がない。

接続配線２１において、第１接続部２１２、第２接続部２１３および連結部２１１Ｊの＋Ｙ方向の寸法は等しい。このため、例えば、連結部２１１Ｊの＋Ｙ方向の寸法が第１接続部２１２および第２接続部２１３より短い場合と比べて、半導体素子３が第１位置から第２位置側にずれて設けられた場合や、第２位置から第１位置側にずれて設けられた場合に、平面視において、接続端子３１と重なる連結部２１１Ｊの面積を大きくできる。これにより、接続端子３１と接続配線２１との接続信頼性を向上できる。
接続配線２２においても同様である。

第１配線接続部２３１および第２配線接続部２４１の間隔は、切替接続部２１１，２２１の間隔Ｄ１と等しい。このため、切替接続部２１１，２２１の間隔が、予め決められた最小の配線間隔に設定されている場合、第１配線接続部２３１および第２配線接続部２４１の間隔を最小にできる。すなわち、所定距離ＤＳを最小にできる。これによれば、平面視において、第１位置と第２位置とを合わせて見た場合の面積を最小にできるため、配線基板２の面積をより小さくできる。

配線基板２に、第１位置および第２位置を識別させる識別マーク２７が設けられているため、半導体素子３を配線基板２に設ける際に、半導体素子３を第１位置または第２位置に容易に位置合わせすることができ、半導体装置１を容易に製造できる。また、半導体装置１の製造後に、切替端子３３の電位が高電位か低電位かを容易に判別できる。

［第２実施形態］
第２実施形態の半導体装置１Ａについて、主に第１実施形態の半導体装置１と異なる点を以下に説明する。なお、第１実施形態と同様の構成については、同じ符号を付けて説明は省略する。
第２実施形態の半導体装置１Ａは、図５に示すように、配線基板２Ａが、第２配線２４および連結配線２６を備えていない。
本実施形態の半導体装置１Ａでは、半導体素子３Ａが第１位置に設けられた場合、図５に示すように、４つの接続端子３１と、４つの第１接続部２１２とが接続され、４つの接続端子３２と、４つの第１接続部２２２とが接続され、切替端子３３は、第１配線接続部２３１に接続される。
一方、半導体素子３Ａが第２位置に設けれた場合、図６に示すように、４つの接続端子３１と、４つの第２接続部２１３とが接続され、４つの接続端子３２と、４つの第２接続部２２３とが接続され、切替端子３３は、配線層２０には接続されず、オープン状態とされている。つまり、配線基板２Ａは、平面視において、半導体素子３Ａが第２位置に設けられた場合に、切替端子３３と重なる位置に、配線層２０が設けられていない非配線部２８を備えている。

このように、本実施形態では、半導体素子３Ａが第１位置に設けられた場合、切替端子３３は、第１配線２３に接続され、高電位となる。また、半導体素子３Ａが第２位置に設けられた場合、切替端子３３は、配線には接続されず、オープン状態となる。
図７は、半導体素子３Ａの回路構成を示す図である。半導体素子３Ａは、切替端子３３とバッファ５１との間に、プルダウン抵抗５４が接続された構成を備える。プルダウン抵抗５４は、切替端子３３とＶＳＳの電源線との間に設けられたＮ型ＭＯＳ電界効果トランジスター（ＮＭＯＳトランジスター）５４１によって構成されている。ＮＭＯＳトランジスター５４１のゲート電極は、機能切替回路５２に接続されている。
電源投入後、機能切替回路５２は、Ｈレベル信号をＮＭＯＳトランジスター５４１のゲート電極に出力する。これにより、ＮＭＯＳトランジスター５４１がオン状態となる。
このとき、切替端子３３が第１配線２３に接続されている場合は、プルダウン抵抗５４が大きいため、切替端子３３の電位は高電位に維持され、バッファ５１から、Ｈレベルの切替信号が機能切替回路５２に出力される。
一方、切替端子３３がオープン状態の場合は、プルダウン抵抗５４によって、切替端子３３が低電位となり、バッファ５１から、Ｌレベルの切替信号が機能切替回路５２に出力される。
そして、機能切替回路５２は、切替信号に応じて、時計制御回路５３の特性を予め設定された２種類のうちのいずれかに切り替える。
バッファ５１から機能切替回路５２にＨレベルまたはＬレベルの切替信号が出力された後、機能切替回路５２は、Ｌレベル信号をＮＭＯＳトランジスター５４１のゲート電極に出力する。これにより、ＮＭＯＳトランジスター５４１がオフ状態となる。

［第２実施形態の作用効果］
第１位置および第２位置のいずれかを選択して半導体素子３Ａを設けることで、切替端子３３の電位を高電位および低電位のうち選択する方の電位とすることができ、これにより、半導体素子３Ａの特性を選択できる。また、半導体素子３Ａを第１位置および第２位置のどちらに設けた場合も、接続端子３１，３２を接続配線２１，２２に接続させることができる。これによれば、共通の半導体素子３Ａおよび共通の配線基板２Ａを用いて、特性の異なる半導体装置１Ａを製造できる。
その他、第１実施形態と同様の構成により、同様の作用効果を得ることができる。

［第３実施形態］
第３実施形態の半導体装置１Ｂについて、主に第１実施形態の半導体装置１と異なる点を以下に説明する。なお、第１実施形態と同様の構成については、同じ符号を付けて説明は省略する。
第３実施形態の半導体装置１Ｂは、図８に示すように、接続配線２１Ｂの４つの切替接続部２１４は、それぞれ、第１接続部２１５、第２接続部２１６、第３接続部２１７、第４接続部２１８、連結部２１４Ｊを備えている。
第１接続部２１５は、切替接続部２１４の−Ｘ方向側の端部に形成され、第４接続部２１８は、切替接続部２１４の＋Ｘ方向側の端部に形成されている。第２接続部２１６および第３接続部２１７は、第１接続部２１５と第４接続部２１８の間に形成され、第２接続部２１６は、第３接続部２１７の−Ｘ方向側に形成されている。各接続部２１５〜２１８は、各接続部間に形成された連結部２１４Ｊによって連結されている。
ここで、平面視において、第２接続部２１６の中心は、第１接続部２１５の中心から＋Ｘ方向に所定距離ＤＳだけずれている。また、第３接続部２１７の中心は、第２接続部２１６の中心から＋Ｘ方向に所定距離ＤＳだけずれている。第４接続部２１８の中心は、第３接続部２１７の中心から＋Ｘ方向に所定距離ＤＳだけずれている。
なお、各接続部２１５〜２１８および連結部２１４Ｊは、＋Ｙ方向の寸法が互いに等しい寸法Ｄ２となるように形成されている。

接続配線２２Ｂの４つの切替接続部２２４は、図１１に示すように、それぞれ、第１接続部２２５、第２接続部２２６、第３接続部２２７、第４接続部２２８、連結部２２４Ｊを備えている。
第１接続部２２５は、切替接続部２２４の−Ｘ方向側の端部に形成され、第４接続部２２８は、切替接続部２２４の＋Ｘ方向側の端部に形成されている。第２接続部２２６および第３接続部２２７は、第１接続部２２５と第４接続部２２８の間に形成され、第２接続部２２６は、第３接続部２２７の−Ｘ方向側に形成されている。各接続部２２５〜２２８は、各接続部間に形成された連結部２２４Ｊによって連結されている。
ここで、平面視において、第２接続部２２６の中心は、第１接続部２２５の中心から＋Ｘ方向に所定距離ＤＳだけずれている。また、第３接続部２２７の中心は、第２接続部２２６の中心から＋Ｘ方向に所定距離ＤＳだけずれている。第４接続部２２８の中心は、第３接続部２２７の中心から＋Ｘ方向に所定距離ＤＳだけずれている。
なお、各接続部２２５〜２２８および連結部２２４Ｊは、＋Ｙ方向の寸法が互いに等しい寸法Ｄ２となるように形成されている。

図８に示すように、高電位の第１配線２３Ｂは、平面視において、基板本体１０の開口部１１の−Ｙ方向側に設けられ、連結配線２５に接続された基端部２３２と、基端部２３２から＋Ｙ方向に延出した延出部２３３，２３４，２３５とを備えている。
延出部２３３〜２３５は、＋Ｙ方向側の端部に、後述する半導体素子３Ｂの第１切替端子３４または第２切替端子３５と接続される第１配線接続部２３３１，２３４１，２３５１を備えている。
第１配線接続部２３３１，２３４１，２３５１は、＋Ｙ方向において、接続配線２１Ｂ，２２Ｂのうち−Ｙ方向側から数えて１番目の接続配線２１Ｂ，２２Ｂと同じ位置に形成されている。

低電位の第２配線２４Ｂは、連結配線２６に接続され、平面視おいて、基板本体１０の開口部１１の＋Ｙ方向側の位置から、開口部１１を横切り、開口部１１の−Ｙ方向側の位置まで伸びた配線本体部２４２と、配線本体部２４２の−Ｙ方向側の端部から−Ｘ方向に延出した延出部２４３とを備えている。
配線本体部２４２は、−Ｙ方向側の端部に第２配線接続部２４２１を備えている。延出部２４３は、−Ｘ方向側の端部に形成された第２配線接続部２４３１と、当該第２配線接続部２４３１および第２配線接続部２４２１を連結する連結部２４３Ｊとを備えている。
第２配線接続部２４２１，２４３１は、＋Ｙ方向において、接続配線２１Ｂ，２２Ｂのうち−Ｙ方向側から数えて１番目の接続配線２１Ｂ，２２Ｂと同じ位置に形成されている。

ここで、平面視において、第１配線接続部２３４１の中心は、第１配線接続部２３３１の中心から＋Ｘ方向に所定距離ＤＳだけずれており、第２配線接続部２４３１の中心は、第１配線接続部２３４１の中心から＋Ｘ方向に所定距離ＤＳだけずれている。第２配線接続部２４２１の中心は、第２配線接続部２４３１の中心から＋Ｘ方向に所定距離ＤＳだけずれており、第１配線接続部２３５１の中心は、第２配線接続部２４２１の中心から＋Ｘ方向に所定距離ＤＳだけずれている。

半導体素子３Ｂには、−Ｙ方向側の端部の＋Ｘ方向における中央部に、第１切替端子３４および第２切替端子３５が設けられている。
本実施形態では、半導体素子３Ｂは、平面視において、配線基板２Ｂにおける第１位置、第２位置、第３位置または第４位置に設けられる。
図８は、半導体素子３Ｂが第１位置に設けられた場合の半導体装置１Ｂを示している。
この場合、４つの接続端子３１と、４つの第１接続部２１５とが接続される。また、４つの接続端子３２と、４つの第１接続部２２５とが接続される。第１切替端子３４は、第１配線接続部２３３１と接続される。第２切替端子３５は、第１配線接続部２３４１と接続される。

図９は、半導体素子３Ｂが第２位置に設けられた場合の半導体装置１Ｂを示している。
第２位置は、第１位置から、＋Ｘ方向に所定距離ＤＳだけずれた位置である。
この場合、４つの接続端子３１と、４つの第２接続部２１６とが接続される。また、４つの接続端子３２と、４つの第２接続部２２６とが接続される。第１切替端子３４は、第１配線接続部２３４１と接続される。第２切替端子３５は、第２配線接続部２４３１と接続される。

図１０は、半導体素子３Ｂが第３位置に設けられた場合の半導体装置１Ｂを示している。
第３位置は、第２位置から、＋Ｘ方向に所定距離ＤＳだけずれた位置である。
この場合、４つの接続端子３１と、４つの第３接続部２１７とが接続される。また、４つの接続端子３２と、４つの第３接続部２２７とが接続される。第１切替端子３４は、第２配線接続部２４３１と接続される。第２切替端子３５は、第２配線接続部２４２１と接続される。

図１１は、半導体素子３Ｂが第４位置に設けられた場合の半導体装置１Ｂを示している。
第４位置は、第３位置から、＋Ｘ方向に所定距離ＤＳだけずれた位置である。
この場合、４つの接続端子３１と、４つの第４接続部２１８とが接続される。また、４つの接続端子３２と、４つの第４接続部２２８とが接続される。第１切替端子３４は、第２配線接続部２４２１と接続される。第２切替端子３５は、第１配線接続部２３５１と接続される。

本実施形態では、半導体素子３Ｂが第１位置〜第４位置に設けられた場合、第１切替端子３４および第２切替端子３５の電位は、次のようになる。
（第１位置）第１切替端子：高電位 第２切替端子：高電位
（第２位置）第１切替端子：高電位 第２切替端子：低電位
（第３位置）第１切替端子：低電位 第２切替端子：低電位
（第４位置）第１切替端子：低電位 第２切替端子：高電位

本実施形態では、半導体素子３Ｂにおいて、機能切替回路５２に、第１切替端子３４および第２切替端子３５がそれぞれバッファ５１を介して接続されている。そして、機能切替回路５２は、第１切替端子３４および第２切替端子３５の電位の組み合わせに応じて、時計制御回路５３の特性を予め設定された４種類のうちのいずれかに切り替える。

［第３実施形態の作用効果］
第１位置、第２位置、第３位置および第４位置のいずれかを選択して半導体素子３Ｂを設けることで、第１切替端子３４および第２切替端子３５の電位を、４つの状態に設定できる。これにより、半導体素子３Ｂの特性を４種類の中から選択できる。また、半導体素子３Ｂを第１位置〜第４位置のいずれに設けた場合も、接続端子３１，３２を接続配線２１Ｂ，２２Ｂに接続させることができる。これによれば、共通の半導体素子３Ｂおよび共通の配線基板２Ｂを用いて、特性の異なる４種類の半導体装置１Ｂを製造できる。
その他、第１実施形態と同様の構成により、同様の作用効果を得ることができる。

［第４実施形態］
第４実施形態の半導体装置１Ｃについて、主に第３実施形態の半導体装置１Ｂと異なる点を以下に説明する。なお、第３実施形態と同様の構成については、同じ符号を付けて説明は省略する。
第４実施形態の半導体装置１Ｃは、図１２に示すように、配線基板２Ｃが、第２配線２４Ｂおよび連結配線２６を備えていない。
本実施形態の半導体装置１Ｃでは、半導体素子３Ｃが第１位置に設けられた場合、図１２に示すように、４つの接続端子３１と、４つの第１接続部２１５とが接続される。また、４つの接続端子３２と、４つの第１接続部２２５とが接続される。第１切替端子３４は、第１配線接続部２３３１と接続される。第２切替端子３５は、第１配線接続部２３４１と接続される。

半導体素子３Ｃが第２位置に設けられた場合、図１３に示すように、４つの接続端子３１と、４つの第２接続部２１６とが接続される。また、４つの接続端子３２と、４つの第２接続部２２６とが接続される。第１切替端子３４は、第１配線接続部２３４１と接続される。第２切替端子３５は、配線層２０には接続されず、オープン状態とされている。つまり、配線基板２Ｃは、平面視において、半導体素子３Ｃが第２位置に設けられた場合に、第２切替端子３５と重なる位置に、配線層２０が設けられていない非配線部２８１を備えている。

半導体素子３Ｃが第３位置に設けられた場合、図１４に示すように、４つの接続端子３１と、４つの第３接続部２１７とが接続される。また、４つの接続端子３２と、４つの第３接続部２２７とが接続される。第１切替端子３４および第２切替端子３５は、配線層２０には接続されず、オープン状態とされている。つまり、配線基板２Ｃは、平面視において、半導体素子３Ｃが第３位置に設けられた場合に、第２切替端子３５と重なる位置に、配線層２０が設けられていない非配線部２８２を備えている。なお、第１切替端子３４は、平面視において、前記非配線部２８１と重なっている。

半導体素子３Ｃが第４位置に設けられた場合、図１５に示すように、４つの接続端子３１と、４つの第４接続部２１８とが接続される。また、４つの接続端子３２と、４つの第４接続部２２８とが接続される。第１切替端子３４は、配線層２０には接続されず、オープン状態とされている。第１切替端子３４は、平面視において、前記非配線部２８２と重なっている。第２切替端子３５は、第１配線接続部２３５１と接続される。

本実施形態では、半導体素子３Ｃにおいて、機能切替回路５２に、第１切替端子３４および第２切替端子３５がプルダウン抵抗５４をそれぞれ介して接続されている。このため、切替端子３４，３５は、オープン状態とされた場合、低電位となる。
このため、本実施形態では、半導体素子３Ｃが第１位置〜第４位置に設けられた場合、第１切替端子３４および第２切替端子３５の電位は、次のようになる。
（第１位置）第１切替端子：高電位 第２切替端子：高電位
（第２位置）第１切替端子：高電位 第２切替端子：低電位
（第３位置）第１切替端子：低電位 第２切替端子：低電位
（第４位置）第１切替端子：低電位 第２切替端子：高電位

本実施形態では、機能切替回路５２は、第１切替端子３４および第２切替端子３５の電位の組み合わせに応じて、時計制御回路５３の特性を予め設定された４種類のうちのいずれかに切り替える。

［第４実施形態の作用効果］
第１位置、第２位置、第３位置および第４位置のいずれかを選択して半導体素子３Ｃを設けることで、第１切替端子３４および第２切替端子３５の電位を、４つの状態に設定できる。これにより、半導体素子３Ｃの特性を４種類の中から選択できる。また、半導体素子３Ｃを第１位置〜第４位置のいずれに設けた場合も、接続端子３１，３２を接続配線２１Ｂ，２２Ｂに接続させることができる。これによれば、共通の半導体素子３Ｃおよび共通の配線基板２Ｃを用いて、特性の異なる４種類の半導体装置１Ｃを製造できる。
その他、第３実施形態と同様の構成により、同様の作用効果を得ることができる。

［他の実施形態］
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。

前記第１および第３実施形態では、第１配線２３，２３Ｂは高電位（ＶＤＤ）の電源配線であり、第２配線２４，２４Ｂは低電位（ＶＳＳ）の電源配線であるが、本発明はこれに限定されない。例えば、第１配線２３，２３Ｂが低電位（ＶＳＳ）の電源配線であり、第２配線２４，２４Ｂが高電位（ＶＤＤ）の電源配線であってもよい。

前記第２および第４実施形態では、第１配線２３，２３Ｂは高電位（ＶＤＤ）の電源配線であるが、本発明はこれに限定されない。すなわち、第１配線２３，２３Ｂは低電位（ＶＳＳ）の電源配線であってもよい。
この場合、半導体素子は、プルダウン抵抗５４の代わりにプルアップ抵抗５５を備える。例えば、第２実施形態に対応した例を示すと、図１６に示すように、半導体素子は、切替端子３３とバッファ５１との間に、プルアップ抵抗５５が接続された構成を備える。プルアップ抵抗５５は、切替端子３３とＶＤＤの電源線との間に設けられたＰ型ＭＯＳ電界効果トランジスター（ＰＭＯＳトランジスター）５５１によって構成されている。
電源投入後、機能切替回路５２は、Ｌレベル信号をＰＭＯＳトランジスター５５１のゲート電極に出力する。これにより、ＰＭＯＳトランジスター５５１がオン状態となる。
このとき、切替端子３３が第１配線２３に接続されている場合は、プルダウン抵抗が大きいため、切替端子３３の電位は低電位に維持され、バッファ５１から、Ｌレベルの切替信号が機能切替回路５２に出力される。
一方、切替端子３３がオープン状態の場合は、プルアップ抵抗５５によって、切替端子３３が高電位となり、バッファ５１から、Ｈレベルの切替信号が機能切替回路５２に出力される。
そして、機能切替回路５２は、切替信号に応じて、時計制御回路５３の特性を予め設定された２種類のうちのいずれかに切り替える。
同様に、第４実施形態に適用した場合は、機能切替回路５２は、切替信号に応じて、時計制御回路５３の特性を予め設定された４種類のうちのいずれかに切り替えることができる。

前記第３実施形態では、−Ｘ方向側から順番に、第１配線接続部２３３１、第１配線接続部２３４１、第２配線接続部２４３１、第２配線接続部２４２１、第１配線接続部２３５１が配置されているが、本発明はこれに限定されない。すなわち、半導体素子３Ｂが第１位置〜第４位置に設けられた場合に、第１切替端子３４および第２切替端子３５の電位の組み合わせがすべて異なれば、各接続部は、どのような順番で配置されていてもよい。
また、前記第４実施形態では、−Ｘ方向側から順番に、第１配線接続部２３３１、第１配線接続部２３４１、非配線部２８１、非配線部２８２、第１配線接続部２３５１が配置されているが、本発明はこれに限定されない。すなわち、半導体素子３Ｃが第１位置〜第４位置に設けられた場合に、第１切替端子３４および第２切替端子３５の電位の組み合わせがすべて異なれば、各接続部および非配線部は、どのような順番で配置されていてもよい。

前記第１および第２実施形態では、第２位置は、第１位置から＋Ｘ方向にずれた位置であるが、本発明はこれに限定されない。例えば、第２位置は、第１位置から＋Ｙ方向にずれた位置であってもよい。
この場合、第１実施形態の半導体装置１では、第２配線接続部２４１は、第１配線接続部２３１に対して、＋Ｙ方向にずれた位置に形成される。また、第２接続部２１３，２２３は、第１接続部２１２，２２２に対して、＋Ｙ方向にずれた位置に形成される。
第２実施形態の半導体装置１Ａでは、非配線部２８は、第１配線接続部２３１に対して、＋Ｙ方向にずれた位置に形成される。また、また、第２接続部２１３，２２３は、第１接続部２１２，２２２に対して、＋Ｙ方向にずれた位置に形成される。

前記第１実施形態では、第１配線接続部２３１および第２配線接続部２４１の間隔は、切替接続部２１１の間隔Ｄ１と等しいが、本発明はこれに限定されない。例えば、第１配線接続部２３１および第２配線接続部２４１の間隔は、間隔Ｄ１より短くても長くてもよい。

前記第１および第２実施形態では、半導体素子３，３Ａに切替端子が１つ設けられ、前記第３および第４実施形態では、半導体素子３Ｂ，３Ｃに切替端子が２つ設けられているが、本発明はこれに限定されない。例えば、半導体素子に切替端子が３つ以上設けられていてもよい。この場合、半導体素子の特性を８種類以上のうちのいずれかに切り替えることができる。

前記各実施形態では、基板本体１０に開口部１１が形成されているが、本発明はこれに限定されない。すなわち、開口部１１はなくてもよい。
また、前記各実施形態では、基板本体１０は、テープ状の絶縁性材料で形成されているが、本発明はこれに限定されない。例えば、基板本体１０は、ガラスエポキシ樹脂などの可撓性を有さない材料で形成されていてもよい。

前記各実施形態では、各接続配線２２，２２Ｂは、＋Ｙ方向において、接続配線２１，２１Ｂと同じ位置に設けられているが、本発明はこれに限定されない。すなわち、＋Ｙ方向において、接続配線２１，２１Ｂとは異なる位置に設けられていてもよい。
また、前記各実施形態では、第１配線接続部および第２配線接続部は、＋Ｙ方向において、−Ｙ方向から数えて１番目の接続配線２１，２１Ｂ，２２，２２Ｂと同じ位置に形成されているが、本発明はこれに限定されない。すなわち、第１配線接続部および第２配線接続部は、＋Ｙ方向において互いに同じ位置に形成されていればよく、＋Ｙ方向において前記１番目の接続配線２１，２１Ｂ，２２，２２Ｂとは異なる位置に形成されていてもよい。

１，１Ａ，１Ｂ，１Ｃ…半導体装置、２，２Ａ，２Ｂ，２Ｃ…配線基板、３，３Ａ，３Ｂ，３Ｃ…半導体素子、４…封止層、１０…基板本体、１１…開口部、２０…配線層、２１，２１Ｂ，２２，２２Ｂ…接続配線、２３，２３Ｂ…第１配線、２４，２４Ｂ…第２配線、２５，２６…連結配線、２７…識別マーク、２８，２８１，２８２…非配線部、３０Ａ…パッド、３０Ｂ…バンプ、３１，３２…接続端子、３３…切替端子、３４…第１切替端子、３５…第２切替端子、５１…バッファ、５２…機能切替回路、５３…時計制御回路、５４…プルダウン抵抗、５５…プルアップ抵抗、２１１，２１４，２２１，２２４…切替接続部、２１１Ｊ，２１４Ｊ，２２１Ｊ，２２４Ｊ，２４３Ｊ…連結部、２１２，２１５，２２２，２２５…第１接続部、２１３，２１６，２２３，２２６…第２接続部、２１７，２２７…第３接続部、２１８，２２８…第４接続部、２３１，２３３１，２３４１，２３５１…第１配線接続部、２３２…基端部、２３３，２３４，２３５，２４３…延出部、２４１，２４２１，２４３１…第２配線接続部、２４２…配線本体部、５４１…Ｎ型ＭＯＳ電界効果トランジスター、５５１…Ｐ型ＭＯＳ電界効果トランジスター。

Claims (9)

1. 切替端子および接続端子を有し、前記切替端子の電位に応じて特性が切り替わる半導体素子と、
   高電位の第１配線、高電位よりも低い低電位の第２配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、
   前記切替接続部は、第１接続部と、第２接続部と、前記第１接続部および前記第２接続部を連結する連結部とを有し、
   平面視において、前記半導体素子は、前記配線基板における第１位置または第２位置に設けられ、
   前記半導体素子が前記第１位置に設けられている場合、
   前記切替端子は、前記第１配線に接続され、
   前記接続端子は、前記第１接続部に接続され、
   前記半導体素子が前記第２位置に設けられている場合、
   前記切替端子は、前記第２配線に接続され、
   前記接続端子は、前記第２接続部に接続されている
   ことを特徴とする半導体装置。
2. 切替端子および接続端子を有し、前記切替端子の電位に応じて特性が切り替わる半導体素子と、
   高電位の第１配線、高電位よりも低い低電位の第２配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、
   前記切替端子は、前記第１配線の第１配線接続部または前記第２配線の第２配線接続部に接続され、
   前記切替接続部は、第１接続部と、第２接続部と、前記第１接続部および前記第２接続部を連結する連結部とを有し、
   前記接続端子は、前記第１接続部または前記第２接続部に接続され、
   平面視において、前記第２配線接続部は、前記第１配線接続部に対して、所定方向に所定距離だけ離れた位置に設定され、
   平面視において、前記第２接続部は、前記第１接続部に対して、前記所定方向に前記所定距離だけ離れた位置に設定されている
   ことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   平面視における、前記第１接続部、前記第２接続部および前記連結部の前記所定方向と直交する方向の寸法は等しい
   ことを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記接続端子は、複数設けられ、
   前記接続配線は、複数設けられ、
   前記複数の接続配線の前記切替接続部は、前記直交する方向に所定間隔で設けられ、
   前記第１配線接続部および前記第２配線接続部の間隔は、前記所定間隔と等しい
   ことを特徴とする半導体装置。
5. 切替端子および接続端子を有し、前記切替端子の電位に応じて特性が切り替わる半導体素子と、
   高電位および高電位よりも低い低電位の一方の電位の第１配線、および、切替接続部を備えた接続配線を有する配線基板と、を備え、
   前記切替接続部は、第１接続部と、第２接続部と、前記第１接続部および前記第２接続部を連結する連結部とを有し、
   平面視において、前記半導体素子は、前記配線基板における第１位置または第２位置に設けられ、
   前記半導体素子が前記第１位置に設けられている場合、
   前記切替端子は、前記第１配線に接続され、
   前記接続端子は、前記第１接続部に接続され、
   前記半導体素子が前記第２位置に設けられている場合、
   前記切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、
   前記接続端子は、前記第２接続部に接続され、
   前記切替端子は、オープン状態の場合、高電位および低電位の他方の電位に設定される
   ことを特徴とする半導体装置。
6. 請求項１または請求項５に記載の半導体装置において、
   前記配線基板には、前記第１位置および前記第２位置を識別させる識別マークが設けられている
   ことを特徴とする半導体装置。
7. 第１切替端子、第２切替端子、および接続端子を有し、前記第１切替端子および前記第２切替端子の電位に応じて特性が切り替わる半導体素子と、
   高電位の第１配線、高電位よりも低い低電位の第２配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、
   前記切替接続部は、第１接続部と、第２接続部と、第３接続部と、第４接続部と、前記第１接続部、前記第２接続部、前記第３接続部および前記第４接続部を連結する連結部とを有し、
   平面視において、前記半導体素子は、前記配線基板における第１位置、第２位置、第３位置または第４位置に設けられ、
   前記半導体素子が前記第１位置に設けられている場合、
   前記第１切替端子は、前記第１配線に接続され、
   前記第２切替端子は、前記第１配線に接続され、
   前記接続端子は、前記第１接続部に接続され、
   前記半導体素子が前記第２位置に設けられている場合、
   前記第１切替端子は、前記第１配線に接続され、
   前記第２切替端子は、前記第２配線に接続され、
   前記接続端子は、前記第２接続部に接続され、
   前記半導体素子が前記第３位置に設けられている場合、
   前記第１切替端子は、前記第２配線に接続され、
   前記第２切替端子は、前記第２配線に接続され、
   前記接続端子は、前記第３接続部に接続され、
   前記半導体素子が前記第４位置に設けられている場合、
   前記第１切替端子は、前記第２配線に接続され、
   前記第２切替端子は、前記第１配線に接続され、
   前記接続端子は、前記第４接続部に接続されている
   ことを特徴とする半導体装置。
8. 第１切替端子、第２切替端子、および接続端子を有し、前記第１切替端子および前記第２切替端子の電位に応じて特性が切り替わる半導体素子と、
   高電位および高電位よりも低い低電位の一方の電位の第１配線、および切替接続部を備えた接続配線を有する配線基板と、を備え、
   前記切替接続部は、第１接続部と、第２接続部と、第３接続部と、第４接続部と、前記第１接続部、前記第２接続部、前記第３接続部および前記第４接続部を連結する連結部とを有し、
   平面視において、前記半導体素子は、前記配線基板における第１位置、第２位置、第３位置または第４位置に設けられ、
   前記半導体素子が前記第１位置に設けられている場合、
   前記第１切替端子は、前記第１配線に接続され、
   前記第２切替端子は、前記第１配線に接続され、
   前記接続端子は、前記第１接続部に接続され、
   前記半導体素子が前記第２位置に設けられている場合、
   前記第１切替端子は、前記第１配線に接続され、
   前記第２切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、
   前記接続端子は、前記第２接続部に接続され、
   前記半導体素子が前記第３位置に設けられている場合、
   前記第１切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、
   前記第２切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、
   前記接続端子は、前記第３接続部に接続され、
   前記半導体素子が前記第４位置に設けられている場合、
   前記第１切替端子は、前記配線基板に設けられた配線には接続されずにオープン状態となり、
   前記第２切替端子は、前記第１配線に接続され、
   前記接続端子は、前記第４接続部に接続され、
   前記第１切替端子および前記第２切替端子は、オープン状態の場合、高電位および低電位の他方の電位に設定される
   ことを特徴とする半導体装置。
9. 請求項１から請求項８のいずれか１項に記載の半導体装置において、
   前記半導体装置は、時計用の半導体装置であり、
   前記半導体素子は、特性が切り替わることで、時計の機能を切り替える
   ことを特徴とする半導体装置。

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