JP2018032230A - Ｃｐｕの異常検出回路 - Google Patents

Abstract

【課題】保護リレー運用中にサージが印加された場合、ＣＰＵが停止し、ウォッチドッグタイマがタイムアップする場合がある。従来はこの場合にＣＰＵをリセットして正常復帰を図っていたが、ＣＰＵが本当に故障している時以外は、故障出力を出力したくないという課題があった。又、故障解析の為、ウォッチドッグタイマがタイムアップした時の状態を記憶したい場合がある。【解決手段】本発明は、ウォッチドッグタイマがタイムアップした時の状態を保存する手段と、ウォッチドッグタイマがタイムアップした時にスタートする別のカウンタ用タイマを設けて、このカウンタ用タイマのカウント値によりＣＰＵのリセットを制御するようにした。【選択図】図１

Description

本発明は、外来サージやノイズなどの影響によって発生するＣＰＵの暴走等の異常を検出する回路に関するものである。

ＣＰＵの暴走等の異常検出に用いられるウォッチドッグタイマは、ＣＰＵが定期的に信号を送っており、ＣＰＵから信号が一定周期に送られてこなかった場合、ウォッチドッグタイマがタイムアップし、異常状態に陥っていると判断し、ＣＰＵに割込みをかけてアプリ−ションを停止したり再起動をかけたりしている。

例えば、特許文献１に記載のウォッチドッグタイマ１は、ＣＰＵからの周期的なパルス信号Ａにより、タイマはクリアされる。ＣＰＵの異常により、この周期的なパルス信号Ａが出力されなくなるとウォッチドッグタイマはタイムアップし、タイムアップ信号Ｃを出力し、カウンタ２をカウントアップすると同時に、ＯＲゲート４に入力されリセット信号Ｄを出力し、ＣＰＵのリセットと、ＯＲゲート１に入力され、トリガ信号Ｂを出力し、ウォッチドッグタイマ１をクリアし再スタートさせる。カウント回数が、カウンタ３の予め定めた回数以上になったときに、停止信号Ｅが出力され、ＯＲゲート４を通った後、リセット信号としてＣＰＵに入力されて、ＣＰＵはリセットされる。リセット後、ＣＰＵが正常となった場合は、周期的パルス信号Ａが出力され、カウンタ３はクリアされるようになっている。

特開平５−３１３９５５

しかしながら、上記の特許文献の場合は、カウンタ回数のクリア信号は、ＣＰＵからの周期的パルス信号であるので、ＣＰＵが故障した際にＣＰＵ内のパルス信号が周期的に出力されなくなる恐れがある。カウンタが故障した場合でも停止信号Ｅが出力されることがあるので、上記の特許文献の構成では、ＣＰＵ、あるいはカウンタのどちらが異常になったかの判別ができない。この様な場合は、異常解析のために、ウォッチドッグタイマがタイムアップした時の状態を記憶したい場合がある。しかし、タイムアップ信号Ｂが出力されると、同時にＣＰＵがリセットされてしまう。そのため、ノイズ等によりＣＰＵが誤停止した場合にウォッチドッグタイマがタイムアップした時の状態を記憶することができない。また、同様に信号Ｅが出力した後はＣＰＵがリセットされた状態になっており、前記状態が記憶できないという課題がある。

本発明の目的は、ＣＰＵの異常か、カウンタの異常かを明確にするとともに、ＣＰＵをリセットする前に、異常解析の為ウォッチドッグタイマがタイムアップした時の状態を記憶する手段を提供することである。

上記課題を解決するために、本発明は、カウンタのクリア信号をＣＰＵ及びウォッチドッグタイマから独立したタイマによるものとし、カウンタ回路の状態・カウント値をＣＰＵへ入力させ、カウンタ回路の状態を監視させるようにした。つまりタイムアップ信号を状態記憶のためにＣＰＵへ入力し、遅延(ディレイ)回路を介して、状態を保存した後にリセットするようにしたことを特徴とする。

本発明によれば、カウンタクリア信号をＣＰＵ外部のカウンタ用タイマ６にて制御しており、ＣＰＵ及びウォッチドッグタイマ２から独立しており、カウンタ２のクリアが確実にできる。又、割り込み信号ＦをＣＰＵにて常時監視することにより、カウンタ２が常時ラッチされていないかを確認することができる。

さらにタイムアップ信号とリセット信号間にディレイ回路５を介しているので、リセット前の状態を記憶することができる。その結果、ＣＰＵに記録されたデータを、後で解析することができるという効果を有する。また、信号Ｅ出力後はＣＰＵ外で制御出力をロックすることで誤動作を防止できるので、ＣＰＵのリセットは行わなくてもよい。

図１は、本発明のブロック図である。 図２は、本発明の正常時のタイミングチャートである。 図３は、本発明のタイミングチャートでＣＰＵが完全に停止した場合。 図４は、本発明のタイミングチャートでＣＰＵが一時的に停止し、その後復帰した場合。

ブロック図１及びタイミングチャート図２、図３、図４を用いて、本発明の動きを説明する。ＣＰＵ１００が正常に動作している場合は、図２に示される周期的パルス信号：Ａが出力されている。このパルス信号は、ＯＲゲート３を介してウォッチドッグタイマ１にリトリガ信号Ｄとして入力されている。ウォッチドッグタイマ１に予めセットされたタイムアップ値に達する前に、リトリガ信号Ｂが入力されるとウォッチドッグタイマ１の値はクリアされる。すなわち前記ＣＰＵ１００が正常に動作している間は、ウォッチドッグタイマ１のタイムアップ信号Ｂが‘ＨＩＧＨ’になることはない。即ちカウンタ２は、カウントＵＰしないので、ｎ回目のカウントＵＰ信号Ｅは‘ＬＯＷ’のままとなり、ＣＰＵからの制御出力は、そのまま出力される。

図３に示すように、ＣＰＵ異常時には、ＣＰＵからの周期的パルス信号Ａが出力されなくなり、タイムアップ信号Ｂが出力される。
（１） ウォッチドッグタイマ１のタイムアップ信号Ｂは、ＡＮＤゲート９を介した後に、ＣＰＵ１００の割り込み信号Ｆとして入力されている。ＣＰＵ１００は、割り込み信号Ｆの入力により、割り込み処理を行い、ウォッチドッグタイマ１がタイムアップした時の状態を記憶する。
（２） 前記割り込み信号Ｆは、ディレイ回路５を介して、リセット信号Ｃを出力し、カウンタ２のクロックとして入力すると同時に、ＣＰＵ１００のリセットを行う。同時にＯＲゲート３を介してリトリガ信号Ｄを出力し、ウォッチドッグタイマ１をクリアする。なお、ディレイ５は（１）の状態記憶のための猶予時間である。カウンタ２は、このクロックが入力される回数をカウントしている。即ち、ウォッチドッグタイマ１が、タイムアップした回数をカウントしている。前記カウンタ２は、例えばＤフリップフロップを用いて構成すればいい。
（３） １回目のカウントアップ信号Ｇが、カウンタ用タイマ６へと入力される。
（４） （２）での、ＣＰＵ１００のリセット後も、ＣＰＵの異常が継続していた場合、再度ウォッチドッグタイマ１がタイムアップし、カウンタ２は、カウントアップし、カウント値が２になる。（図３）
（５） カウンタ２のカウンタ値が設定値以上となった時に、信号Ｅを出力すると同時に、カウンタ用タイマ６をクリアする。カウンタ用タイマ６をクリアするとクリアタイムアップ信号Ｈは、出力されなくなり、カウンタ値は保持される。本実施例では、設定値は２であったが、この値に限定されるものではなく、装置の設置環境を考慮して設定すればいい、通常は２から４に設定する場合が多い。
（６） トリップ出力等の重要な制御出力Jは、ＣＰＵからの制御信号Ｉと、信号ＥをＮＯＴゲート７で反転した停止信号Ｅ１とが、ＡＮＤゲート８を介して出力される。停止信号Ｅ１が‘Ｌ’の状態になり、制御出力はロックされる。また、信号Ｅが出力されると、ＮＯＴゲート７介して、ＡＮＤゲート９に入力されているので、ＣＰＵへの不要な割り込み処理やリセットをロックする。
（７） 前記（１）から（５）の処理の間に、カウンタ用タイマ６が規定時間に達してタイムアップすると、カウンタ２は、クリアタイムアップ信号Ｈによりクリアされる。規定時間は、カウンタ回数、ウォッチドッグタイマ及びディレイの時間により決まる。例えば、カウンタ回数が3回、ウォッチドッグタイマが１．８秒、ディレイの時間が０．２秒の場合、規定時間は ３×(１．８+０．２)=６秒以上必要になる。
（８） さらに、割り込み信号ＦをＣＰＵにて常時監視することで、カウンタ２の異常を検知することが可能となる。

この発明は、たとえば、ディジタル型保護継電器や監視制御機器などのＣＰＵの異常を検出する回路に適応できる。

１ ：ウォッチドッグタイマ
２ ：カウンタ
３、４ ：ＯＲゲート
５ ：ディレイ回路
６ ：カウンタ用タイマ
７ ：ＮＯＴゲート
８、９ ：ＡＮＤゲート
１００ ：ＣＰＵ
Ａ ：周期的パルス信号
Ｂ ：タイムアップ信号
Ｃ ：リセット信号
Ｄ ：リトリガ信号
Ｅ ：カウンタ用タイマクリア信号
Ｅ１：停止信号
Ｆ ：割り込み信号
Ｇ ：クリアタイムスタート信号
Ｈ ：クリアタイムアップ信号
Ｉ ：制御信号
Ｊ ：制御出力

Claims (3)

1. ウォッチドッグタイマから出力されるタイムアップ信号をＣＰＵへの割り込み信号とするとともに、前記タイムアップ信号をカウントするカウンタを備え、カウント値が設定値以上になった時に停止信号を出力するＣＰＵの異常検出回路において、
   前記カウント値が１になったときにスタートし、規定時間経過後に前記カウンタをクリアするカウンタ用タイマを備えたことを特徴とするＣＰＵの異常検出回路。
2. 前記割り込み信号が入力された時の信号状態を記憶する手段を持ち、
   前記タイムアップ信号は、ディレイ回路を介してＣＰＵにリセット信号を入力することを特徴とする請求項１記載のＣＰＵの異常検出回路。
3. 前記カウンタの出力信号をＣＰＵで常時監視する手段を備えたことを特徴とする請求項１又は請求項２記載のＣＰＵの異常検出回路。
   

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