JP2018026784A - Semiconductor device and characteristics evaluation method - Google Patents
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Abstract
Description
本発明は、例えば負荷をスイッチング駆動する主回路と共に負荷の動作状態を検出するオペアンプを搭載した半導体装置およびその特性評価方法に関する。 The present invention relates to a semiconductor device equipped with an operational amplifier for detecting an operating state of a load together with a main circuit for switching and driving the load, and a method for evaluating characteristics thereof.
自動車に搭載された電力機器等の負荷ＲＬを駆動する半導体装置１として、例えば図５に示すようにＭＯＳ-ＦＥＴ等のパワー半導体素子２を出力段に備え、マイクロコンピュータ等の制御回路（上位機器）ＣＯＮＴから与えられる制御信号に従ってパワー半導体素子２をスイッチング駆動する電流出力回路３を備えて集積回路化されたデバイスが知られている。パワー半導体素子２および電流出力回路３は、半導体装置１の主回路Ｍを構成するもので、負荷ＲＬに一定の駆動電流を供給する役割を担う。また近年では、更に上述した主回路と共に、負荷ＲＬの出力（負荷電流）を検出して制御回路ＣＯＮＴに対するフィードバック信号を生成するオペアンプＯＰを同時集積して１チップ化した、いわゆるＩＰＳ（Intelligent Power Switch）と称される半導体装置１も開発されている。 As a semiconductor device 1 for driving a load RL such as a power device mounted on an automobile, a power semiconductor element 2 such as a MOS-FET is provided in an output stage as shown in FIG. There is known an integrated circuit device including a current output circuit 3 for switching and driving the power semiconductor element 2 in accordance with a control signal supplied from CONT. The power semiconductor element 2 and the current output circuit 3 constitute the main circuit M of the semiconductor device 1 and play a role of supplying a constant drive current to the load RL. In recent years, the IPS (Intelligent Power Switch), in which an operational amplifier OP that detects the output (load current) of the load RL and generates a feedback signal for the control circuit CONT is integrated together into one chip together with the main circuit described above. ) Has also been developed.
ちなみにオペアンプＯＰは、負荷ＲＬに直列接続されたシャント抵抗ＳＲの両端間に生じる電圧を正端子（非反転入力端子）ＩＮ＋と負端子（反転入力端子）ＩＮ−との間に入力して負荷ＲＬに流れる電流を検出する。そしてオペアンプＯＰは、正端子ＩＮ＋と負端子ＩＮ−との間に加わる電圧を差動増幅して出力することで、その出力端子ＡＭＰに制御回路ＣＯＮＴに対するフィードバック信号を生成する。前述した制御回路ＣＯＮＴは、オペアンプＯＰの出力端子ＡＭＰに得られるフィードバック信号（出力電圧ＶＡＭＰ）に従って、例えば電流出力回路３に与える制御信号のデューティを変化させることで負荷ＲＬの駆動電流を一定化制御する役割を担う。 Incidentally, the operational amplifier OP inputs a voltage generated between both ends of the shunt resistor SR connected in series with the load RL between the positive terminal (non-inverting input terminal) IN + and the negative terminal (inverting input terminal) IN−, and loads RL. Detects the current flowing through The operational amplifier OP differentially amplifies and outputs a voltage applied between the positive terminal IN + and the negative terminal IN−, thereby generating a feedback signal for the control circuit CONT at the output terminal AMP. The control circuit CONT described above makes the drive current of the load RL constant by changing the duty of the control signal applied to the current output circuit 3, for example, according to the feedback signal (output voltage VAMP) obtained at the output terminal AMP of the operational amplifier OP. To play a role.
ここでこの種の半導体装置１に組み込まれるオペアンプＯＰは、概略的には、例えば図６に示すように正端子ＩＮ＋と負端子ＩＮ−との間に加わる電圧差を増幅する一対のＭＯＳ-ＦＥＴ（Ｍ２,Ｍ３）からなる入力差動回路（ＭＯＳ差動対）１１を備える。またオペアンプＯＰは、対をなすＭＯＳ-ＦＥＴ（Ｍ９,Ｍ１０,Ｍ１１,Ｍ１２）を主体とする入力折り返し型のカスコード増幅回路１２を備える。このカスコード増幅回路１２は、上述した入力差動回路（ＭＯＳ差動対）１１に並列接続され、オペアンプＯＰの増幅利得（ゲイン）を高める役割を担う。更にオペアンプＯＰは、出力抵抗を高めてカスコード増幅回路１２に得られた電圧を出力端子ＡＭＰから出力する為の、ＭＯＳ-ＦＥＴ（Ｍ１６,Ｍ１７,Ｍ１８）からなる出力回路１３を備えて構成される。このように構成されたオペアンプＯＰについては、例えば特許文献１等に詳しく紹介される通りである。 Here, the operational amplifier OP incorporated in the semiconductor device 1 of this type is roughly a pair of MOS-FETs that amplify a voltage difference applied between the positive terminal IN + and the negative terminal IN− as shown in FIG. 6, for example. An input differential circuit (MOS differential pair) 11 composed of (M2, M3) is provided. The operational amplifier OP includes an input folded cascode amplifier circuit 12 mainly composed of paired MOS-FETs (M9, M10, M11, M12). The cascode amplifier circuit 12 is connected in parallel to the above-described input differential circuit (MOS differential pair) 11 and plays a role of increasing the amplification gain (gain) of the operational amplifier OP. The operational amplifier OP further includes an output circuit 13 composed of MOS-FETs (M16, M17, M18) for increasing the output resistance and outputting the voltage obtained in the cascode amplifier circuit 12 from the output terminal AMP. . The operational amplifier OP configured in this way is as described in detail in, for example, Patent Document 1.
またこの種のオペアンプＯＰには、特許文献１に詳しく紹介されるようにオフセット電圧を調整する為の、例えばＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）からなるトリミング回路１４が組み込まれる（図６を参照）。このトリミング回路１４は、基本的には対をなして設けられたＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）にそれぞれ流れる電流を調整（トリミング）することで、入力差動回路（ＭＯＳ差動対）１１を構成する一対のＭＯＳ-ＦＥＴ（Ｍ２,Ｍ３）間での電流アンバランスを補正する役割を担う。このトリミング回路１４におけるＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）のトリミング調整により、入力差動回路（ＭＯＳ差動対）１１におけるオフセット電圧、ひいては出力端子ＡＭＰに生じるオフセット電圧（出力電圧ＶＡＭＰ）が調整（最小化）される。 Further, this type of operational amplifier OP incorporates a trimming circuit 14 made of, for example, a MOS-FET (M13, M14) for adjusting the offset voltage as described in detail in Patent Document 1 (see FIG. 6). . The trimming circuit 14 basically adjusts (trims) the currents flowing in the MOS-FETs (M13, M14) provided in a pair to make the input differential circuit (MOS differential pair) 11 It plays a role of correcting current imbalance between the pair of MOS-FETs (M2, M3). By trimming adjustment of the MOS-FETs (M13, M14) in the trimming circuit 14, the offset voltage in the input differential circuit (MOS differential pair) 11, and consequently the offset voltage (output voltage VAMP) generated at the output terminal AMP is adjusted (minimum). ).
尚、トリミング回路１４を構成するＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）のそれぞれは、一般的には並列に設けられて選択的にオン・オフされる複数のＭＯＳ-ＦＥＴからなる。これらの並列に設けられたＭＯＳ-ＦＥＴの選択的なオン・オフにより、トリミング回路１４を構成するＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）にそれぞれ流れる電流が調整される。ちなみにトリミング回路１４におけるトリミングは、例えばＭＯＳ-ＦＥＴ（Ｍ１３）に流れる電流を増やすことでオフセット電圧を高くする＋トリミングが実施され、逆にＭＯＳ-ＦＥＴ（Ｍ１４）に流れる電流を増やすことでオフセット電圧を低くする−トリミングが実施される。このトリミング回路１４の具体的な構成例およびトリミング回路１４によるオフセット電圧（出力電圧ＶＡＭＰ）の調整については、前述した特許文献１に詳しく説明される通りである。 Each of the MOS-FETs (M13, M14) constituting the trimming circuit 14 is generally composed of a plurality of MOS-FETs provided in parallel and selectively turned on / off. By selectively turning on and off the MOS-FETs provided in parallel, the currents flowing through the MOS-FETs (M13 and M14) constituting the trimming circuit 14 are adjusted. Incidentally, the trimming in the trimming circuit 14 is performed by, for example, increasing the offset voltage by increasing the current flowing through the MOS-FET (M13) and conversely increasing the current flowing through the MOS-FET (M14). -Trimming is performed. A specific configuration example of the trimming circuit 14 and adjustment of the offset voltage (output voltage VAMP) by the trimming circuit 14 are as described in detail in Patent Document 1 described above.
ここでトリミング回路１４によるオフセット電圧の調整について簡単に説明すると、正端子ＩＮ＋と負端子ＩＮ−との間に加わる電圧がゼロ（零）であるときのオペアンプＯＰの出力電圧ＶＡＭＰ（オフセット電圧）は、理想的にはゼロ（零）である。しかし一般的には出力電圧ＶＡＭＰは、オペアンプＯＰの製造上のバラつき等に起因する素子固有の値を有し、しかも出力電圧ＶＡＭＰは素子の温度Ｔｊに応じて変化する。ちなみに出力電圧ＶＡＭＰの温度特性ａが、例えば図７(ａ)に示すように上限値Ｈｉと下限値Ｌｏとにより規定される出力特性の仕様の範囲内に収まる場合には、トリミング回路１４によるオペアンプＯＰのトリミングは実施されない。 Here, the adjustment of the offset voltage by the trimming circuit 14 will be briefly described. The output voltage VAMP (offset voltage) of the operational amplifier OP when the voltage applied between the positive terminal IN + and the negative terminal IN− is zero. Ideally it is zero. However, in general, the output voltage VAMP has a value unique to the element due to variations in manufacturing of the operational amplifier OP, and the output voltage VAMP changes according to the temperature Tj of the element. Incidentally, when the temperature characteristic a of the output voltage VAMP falls within the output characteristic specification defined by the upper limit value Hi and the lower limit value Lo as shown in FIG. 7A, for example, the operational amplifier by the trimming circuit 14 OP trimming is not performed.
しかし、例えば図７(ｂ)に示すように出力電圧ＶＡＭＰの温度特性ｂが下限値Ｌｏを下回る場合には、出力電圧ＶＡＭＰ（オフセット電圧）が出力特性の仕様の範囲に収まるように＋トリミングが実施される。この＋トリミングは、図６におけるＭＯＳ-ＦＥＴ（Ｍ１３）をトリミングし、これによってＭＯＳ-ＦＥＴ（Ｍ１３）に流れる電流を増加させることにより行われる。この＋トリミングは、概念的には図６に示すようにＭＯＳ-ＦＥＴ（Ｍ１３）に新たな電流源（Ｍ１３ａ）を並列に接続することによって実施される。 However, when the temperature characteristic b of the output voltage VAMP is lower than the lower limit Lo as shown in FIG. 7B, for example, + trimming is performed so that the output voltage VAMP (offset voltage) falls within the output characteristic specification range. To be implemented. This + trimming is performed by trimming the MOS-FET (M13) in FIG. 6 and thereby increasing the current flowing through the MOS-FET (M13). Conceptually, this + trimming is performed by connecting a new current source (M13a) in parallel to the MOS-FET (M13) as shown in FIG.
具体的にはＭＯＳ-ＦＥＴ（Ｍ１３）をトリミングすると、これに伴って該ＭＯＳ-ＦＥＴ（Ｍ３）に流れる電流が増加し、カスコード増幅回路１２におけるＭＯＳ-ＦＥＴ（Ｍ１１）のドレインであるノードＡの電圧が下がる。するとノードＡの電圧低下に伴って出力回路１３におけるＭＯＳ-ＦＥＴ（Ｍ１６）のドレインであるノードＣの電圧が上昇する。この結果、オペアンプＯＰの出力電圧ＶＡＭＰが高くなり、例えば図７(ｂ)に温度特性ｂｔとして示すように出力電圧ＶＡＭＰ（オフセット電圧）が仕様の範囲内に収まるように高く調整される。 Specifically, when the MOS-FET (M13) is trimmed, the current flowing through the MOS-FET (M3) is increased accordingly, and the drain of the MOS-FET (M11) in the cascode amplifier circuit 12 is connected to the node A. The voltage drops. Then, as the voltage at node A decreases, the voltage at node C, which is the drain of the MOS-FET (M16) in output circuit 13, increases. As a result, the output voltage VAMP of the operational amplifier OP increases, and is adjusted to be high so that the output voltage VAMP (offset voltage) falls within the specification range, for example, as shown by the temperature characteristic bt in FIG.
またこのような＋トリミング調整を施した場合、常温時に比較して高温時においてＭＯＳ-ＦＥＴ（Ｍ１１）に流れる電流が増加するのでノードＡの電圧が低くなり、またこれに伴ってノードＣの電圧が更に高くなる。この結果、＋トリミング調整後の出力電圧ＶＡＭＰの温度特性ｂｔは、いわゆる正の温度依存性を持つようになる。換言すれば＋トリミングを施す前には負の温度依存性を示したオペアンプＯＰの温度特性ｂが、＋トリミングの実施により正の温度依存性を有する温度特性ｂｔとなる。 Further, when such + trimming adjustment is performed, the current flowing through the MOS-FET (M11) increases at a higher temperature than at a normal temperature, so that the voltage at the node A becomes lower. Is even higher. As a result, the temperature characteristic bt of the output voltage VAMP after + trimming adjustment has a so-called positive temperature dependency. In other words, the temperature characteristic b of the operational amplifier OP that showed negative temperature dependence before + trimming becomes a temperature characteristic bt having positive temperature dependence by performing + trimming.
一方、例えば図７(ｃ)に示すように出力電圧ＶＡＭＰの温度特性ｂが上限値Ｈｉを上回る場合には、出力電圧ＶＡＭＰ（オフセット電圧）が仕様の範囲に収まるように、−トリミングが実施される。この−トリミングは、図６に示すＭＯＳ-ＦＥＴ（Ｍ１４）をトリミングし、ＭＯＳ-ＦＥＴ（Ｍ１４）に流れる電流を増加させることにより行われる。この−トリミングは、概念的には図６に示すようにＭＯＳ-ＦＥＴ（Ｍ１４）に新たな電流源（Ｍ１４ａ）を並列に接続することによって実施される。 On the other hand, for example, as shown in FIG. 7C, when the temperature characteristic b of the output voltage VAMP exceeds the upper limit value Hi, -trimming is performed so that the output voltage VAMP (offset voltage) falls within the specification range. The This -trimming is performed by trimming the MOS-FET (M14) shown in FIG. 6 and increasing the current flowing through the MOS-FET (M14). This -trimming is conceptually performed by connecting a new current source (M14a) in parallel to the MOS-FET (M14) as shown in FIG.
具体的にはＭＯＳ-ＦＥＴ（Ｍ１４）をトリミングすることでＭＯＳ-ＦＥＴ（Ｍ２）に流れる電流が増加する。するとＭＯＳ-ＦＥＴ（Ｍ８,Ｍ１０）のドレイン・ソース間電圧の上昇を伴ってカスコード増幅回路１２におけるＭＯＳ-ＦＥＴ（Ｍ１２）のドレインであるノードＢの電圧が下がる。またこれに相反してカスコード増幅回路１２におけるＭＯＳ-ＦＥＴ（Ｍ１１）のドレインであるノードＡの電圧が上がる。この結果、出力回路１３におけるＭＯＳ-ＦＥＴ（Ｍ１６）のドレインであるノードＣの電圧が下がり、オペアンプＯＰの出力電圧ＶＡＭＰは、図７(ｃ)に温度特性ｃｔとして示すように低く設定される。 Specifically, the current flowing through the MOS-FET (M2) increases by trimming the MOS-FET (M14). Then, the voltage at the node B, which is the drain of the MOS-FET (M12) in the cascode amplifier circuit 12, decreases with the increase in the drain-source voltage of the MOS-FET (M8, M10). Contrary to this, the voltage at the node A, which is the drain of the MOS-FET (M11) in the cascode amplifier circuit 12, rises. As a result, the voltage at the node C, which is the drain of the MOS-FET (M16) in the output circuit 13, decreases, and the output voltage VAMP of the operational amplifier OP is set low as shown by the temperature characteristic ct in FIG.
ちなみにこのような−トリミング調整を施した場合、常温時に比較して高温時におけるノードＢの電圧が更に低くなる。しかしこの際、―トリミングに伴うＭＯＳ-ＦＥＴ（Ｍ７,Ｍ９）のドレイン・ソース間の電圧上昇とＭＯＳ-ＦＥＴ（Ｍ１３）のドレイン・ソース間の電圧上昇とによってノードＡの電圧の低下が相殺される。この結果、−トリミング調整後の出力電圧ＶＡＭＰの温度特性ｃｔは、−トリミング調整前の温度特性ｃよりも温度変化の少ない略フラットな特性となる。尚、このようなオペアンプＯＰのトリミング調整は、専ら、所定の大きさのウェハ上に上述した構成の複数の半導体装置１を生成した段階で実施される。 Incidentally, when such a trimming adjustment is performed, the voltage of the node B at a high temperature is further lowered as compared with a normal temperature. However, at this time, the voltage drop between the drain and source of the MOS-FET (M7, M9) accompanying the trimming and the voltage rise between the drain and source of the MOS-FET (M13) are offset by the voltage drop at the node A. The As a result, the temperature characteristic ct of the output voltage VAMP after -trimming adjustment is substantially flat with less temperature change than the temperature characteristic c before -trimming adjustment. Note that such trimming adjustment of the operational amplifier OP is performed only when a plurality of semiconductor devices 1 having the above-described configuration are generated on a wafer having a predetermined size.
ところで上述したオペアンプＯＰに対するトリミング調整を施した複数の半導体装置１をウェハから個々に切り出して、いわゆる１チップのオペアンプ搭載ＩＰＳを製作した場合には、個々の半導体装置（オペアンプ搭載ＩＰＳ）１毎に、該半導体装置１に組み込まれたオペアンプＯＰのオフセット電圧が所定の仕様を満たしているか否かの最終検査が行われる。しかしこの最終的な出荷検査に際しては、一般的には前述したオペアンプＯＰをトリミングしたか、更には＋トリミングを施したか、或いは−トリミングを施したかのトリミング状態が不明である。 By the way, when a plurality of semiconductor devices 1 subjected to the trimming adjustment to the operational amplifier OP described above are individually cut out from the wafer to manufacture a so-called one-chip operational amplifier mounting IPS, each individual semiconductor device (operational amplifier mounting IPS) 1 is provided. A final inspection is performed to determine whether the offset voltage of the operational amplifier OP incorporated in the semiconductor device 1 satisfies a predetermined specification. However, in this final shipping inspection, it is generally unknown whether the above-described operational amplifier OP has been trimmed, further + trimmed, or −trimmed.
これ故、オペアンプＯＰの出力電圧ＶＡＭＰは、例えば図７(ｄ)に示すように温度特性ａ,ｂｔ,ｃｔのいずれかを有するが、その実体は不明である。従ってオペアンプＯＰの出力特性を検査するには、所定の温度範囲の全てにおいてオペアンプＯＰの出力電圧ＶＡＭＰ（オフセット電圧）が上限値Ｈｉと下限値Ｌｏとにより規定される範囲内に収まるか否かを計測することが必要となる。 Therefore, the output voltage VAMP of the operational amplifier OP has one of the temperature characteristics a, bt, and ct as shown in FIG. 7D, for example, but the substance is unknown. Therefore, in order to inspect the output characteristics of the operational amplifier OP, it is determined whether or not the output voltage VAMP (offset voltage) of the operational amplifier OP is within a range defined by the upper limit value Hi and the lower limit value Lo in the entire predetermined temperature range. It is necessary to measure.
故に、オペアンプＯＰの最終的な特性検査に際しては、半導体装置（オペアンプ搭載ＩＰＳ）１に対して所定の温度範囲の全体に亘る測定温度環境を設定する為の、例えば−５０℃〜１７５℃に亘る設定温度幅の広い恒温槽が必要となる。更には図７(ｂ)に示したように出力電圧ＶＡＭＰの温度特性が不明なので、高精度な電圧測定器を用いて所定の温度範囲に亘ってオペアンプＯＰの出力電圧ＶＡＭＰを計測することが必要となる。従ってオペアンプＯＰの最終的な出力特性の検査に多大な手間と時間が掛かることが否めない。 Therefore, in the final characteristic inspection of the operational amplifier OP, for example, the temperature range is set to −50 ° C. to 175 ° C. for setting the measurement temperature environment over the entire predetermined temperature range for the semiconductor device (operational amplifier mounted IPS) 1. A constant temperature bath with a wide set temperature range is required. Furthermore, since the temperature characteristic of the output voltage VAMP is unknown as shown in FIG. 7B, it is necessary to measure the output voltage VAMP of the operational amplifier OP over a predetermined temperature range using a highly accurate voltage measuring instrument. It becomes. Therefore, it cannot be denied that it takes a lot of labor and time to inspect the final output characteristics of the operational amplifier OP.
本発明はこのような事情を考慮してなされたもので、その目的は、制御回路から与えられた制御信号に従って負荷を駆動する主回路と、負荷の出力を検出して制御回路に対するフィードバック信号を生成するオペアンプとを備えて構成される半導体装置において、オペアンプのオフセット電圧を調整するトリミング回路によるトリミングの状態を外部から容易に判定することを可能とし、その判定結果に応じてオペアンプの出力特性を効率的に検査することを可能とする半導体装置およびその特性評価方法を提供することにある。 The present invention has been made in consideration of such circumstances, and its purpose is to provide a main circuit for driving a load in accordance with a control signal given from the control circuit, and a feedback signal to the control circuit by detecting the output of the load. In a semiconductor device configured with an operational amplifier to be generated, it is possible to easily determine the trimming state by a trimming circuit that adjusts the offset voltage of the operational amplifier from the outside, and the output characteristics of the operational amplifier can be determined according to the determination result. It is an object of the present invention to provide a semiconductor device and its characteristic evaluation method that enable efficient inspection.
上述した目的を達成するべく本発明に係る半導体装置は、
制御回路から与えられた制御信号に従って負荷を駆動する主回路と、
前記負荷の出力を検出して前記制御回路に対するフィードバック信号を生成するオペアンプと、
このオペアンプに組み込まれて前記フィードバック信号のオフセット電圧を調整するトリミング回路と、
前記主回路に設けられて前記トリミング回路に対するトリミング結果に応じて不可逆的に設定されるプリセット回路と
を具備したことを特徴としている。
In order to achieve the above-described object, a semiconductor device according to the present invention includes:
A main circuit for driving a load in accordance with a control signal given from the control circuit;
An operational amplifier that detects the output of the load and generates a feedback signal for the control circuit;
A trimming circuit incorporated in this operational amplifier to adjust the offset voltage of the feedback signal;
A preset circuit provided in the main circuit and irreversibly set in accordance with a trimming result for the trimming circuit.
好ましくは前記主回路は、例えばパワー半導体素子を出力段に備え、前記制御信号に従って前記パワー半導体素子をスイッチング駆動して前記負荷に流れる電流を制御する電流出力回路からなる。また前記主回路および前記オペアンプは、同時集積回路化された１チップの素子として実現される。 Preferably, the main circuit includes a current output circuit that includes, for example, a power semiconductor element in an output stage, and controls the current flowing through the load by switching the power semiconductor element in accordance with the control signal. Further, the main circuit and the operational amplifier are realized as a one-chip element integrated into a simultaneous integrated circuit.
ちなみに前記制御回路は、前記オペアンプから出力されるフィードバック信号に応じて前記制御信号のデューティを可変して前記負荷の出力を一定化する上位機器としての役割を担う。また前記プリセット回路は、当該半導体装置において前記主回路の動作に影響を及ぼすことのない端子間に設けられ、当該端子間の電気的特性として当該プリセット回路の設定状態を、ひいては前記トリミング回路に対するトリミング結果を外部から確認可能に構成されたものからなる。 Incidentally, the control circuit serves as a host device that varies the duty of the control signal in accordance with the feedback signal output from the operational amplifier to make the output of the load constant. In addition, the preset circuit is provided between terminals that do not affect the operation of the main circuit in the semiconductor device, and the setting state of the preset circuit as an electrical characteristic between the terminals, and thus trimming the trimming circuit. It consists of what can be confirmed from the outside.
好ましくは前記プリセット回路は、例えば前記主回路の入力段に設けられて前記制御信号に対するクランプ電圧を規定するツェナーダイオードと、互いに異なる段数のダイオードをそれぞれ逆並列に接続した複数組のダイオード群と、前記トリミング回路のトリミング結果に応じて前記複数組のダイオード群の中の１つを前記ツェナーダイオードに択一的に直列接続して前記クランプ電圧を変更する複数のポリフューズとを備えて構成される。 Preferably, the preset circuit includes, for example, a Zener diode that is provided in an input stage of the main circuit and defines a clamp voltage for the control signal, and a plurality of diode groups in which diodes having different numbers of stages are connected in antiparallel, respectively. And a plurality of polyfuses that change the clamp voltage by selectively connecting one of the plurality of diode groups to the Zener diode in series according to the trimming result of the trimming circuit. .
具体的には前記複数のポリフューズは、前記複数組のダイオード群にそれぞれ直列接続して設けられ、前記トリミング回路のトリミング結果に応じて切断されて前記複数組のダイオード群の中の１つと前記ツェナーダイオードとの直列回路を択一的に形成して前記制御信号に対するクランプ電圧を変更する役割を担う。ここで前記プリセット回路により変更設定された前記クランプ電圧は、前記オペアンプのトリミング結果の判定に用いられ、半導体装置の特性を評価する際の検査規格の決定に用いられる。ちなみに前記ポリフューズの切断は、例えば外部から与えられて前記トリミング回路のトリミングに用いる信号を利用し、トリミングなし、オフセット電圧を高くする＋トリミング、オフセット電圧を低くする−トリミングのいずれかに応じてポリフューズを選択的に溶断するようにすれば良い。 Specifically, the plurality of polyfuses are provided in series with the plurality of sets of diode groups, respectively, and are cut according to a trimming result of the trimming circuit, and one of the plurality of sets of diode groups and the A series circuit with a Zener diode is alternatively formed to change the clamp voltage for the control signal. Here, the clamp voltage changed and set by the preset circuit is used to determine the trimming result of the operational amplifier, and is used to determine the inspection standard when evaluating the characteristics of the semiconductor device. By the way, the polyfuse is cut by using, for example, a signal given from the outside and used for trimming of the trimming circuit, without trimming, by increasing the offset voltage + trimming, or by decreasing the offset voltage-trimming. The polyfuse may be selectively melted.
また本発明に係る半導体装置は、上述した構成に加えて更に、対をなすサージ保護用ダイオードを極性を逆向きにして直列接続して構成された保護回路を前記プリセット回路に並列接続して構成される。この保護回路は、サージ等の印加によって複数のポリフューズの全てが不本意に溶断された場合であっても、その後に加わるサージ等から半導体装置の主回路等を保護する役割を担う。ちなみに前記対をなすサージ保護用ダイオードは、前記プリセット回路における最大順方向降下電圧よりも大きい耐圧を有する一対のツェナーダイオードからなる。 In addition to the above-described configuration, the semiconductor device according to the present invention further includes a protection circuit configured by connecting a pair of surge protection diodes in series with opposite polarities in reverse, and connecting the protection circuit in parallel to the preset circuit. Is done. This protection circuit plays a role of protecting the main circuit and the like of the semiconductor device from a surge or the like applied thereafter even when all of the plurality of polyfuses are melted unintentionally by application of a surge or the like. Incidentally, the pair of surge protection diodes comprises a pair of Zener diodes having a breakdown voltage larger than the maximum forward drop voltage in the preset circuit.
また本発明に係る半導体装置の特性評価方法は、上述した構成の半導体装置における前記オペアンプの所定の温度範囲に亘る出力特性を評価するに際し、
前記プリセット回路の出力から電気的に判定される前記トリミング回路のトリミング結果に応じて、複数の代表的な温度点において前記オペアンプから出力される前記フィードバック信号のオフセット電圧に対する上限値および下限値をそれぞれ設定することを特徴としている。
In addition, the semiconductor device characteristic evaluation method according to the present invention evaluates the output characteristic over a predetermined temperature range of the operational amplifier in the semiconductor device having the above-described configuration.
According to the trimming result of the trimming circuit that is electrically determined from the output of the preset circuit, an upper limit value and a lower limit value for the offset voltage of the feedback signal output from the operational amplifier at a plurality of representative temperature points, respectively. It is characterized by setting.
好ましくは前記オフセット電圧に対する上限値および下限値は、前記オペアンプの出力特性の温度依存性に応じて、予め定められた温度範囲での出力特性仕様を満たす検査規格として設定される。 Preferably, the upper limit value and the lower limit value with respect to the offset voltage are set as inspection standards that satisfy the output characteristic specifications in a predetermined temperature range according to the temperature dependence of the output characteristics of the operational amplifier.
本発明によれば、主回路とオペアンプとを備えた複数の半導体装置を形成したウェハにおいて各半導体装置のオペアンプをそれぞれトリミングして該オペアンプのオフセット電圧を調整した後、ウェハから切り出して１チップ化した状態の半導体装置において、各半導体装置におけるオペアンプのトリミング結果を前記プリセット回路の出力としてそれぞれ簡易に判定することができる。従って所定の温度範囲における前記オペアンプの電気的特性が予め設定された仕様を満たしているか否かの評価試験を行う上での評価規格を、トリミング結果に伴うオペアンプの温度特性の変化を考慮して、例えば予め定めた代表的な複数の温度点での評価規格として適切に設定することができる。この結果、個々の半導体装置におけるオペアンプの特性評価試験を簡易に実行することが可能となる。 According to the present invention, in a wafer on which a plurality of semiconductor devices each including a main circuit and an operational amplifier are formed, the operational amplifier of each semiconductor device is trimmed to adjust the offset voltage of the operational amplifier, and then cut out from the wafer to form one chip. In the semiconductor device in the above state, the trimming result of the operational amplifier in each semiconductor device can be easily determined as the output of the preset circuit. Therefore, an evaluation standard for performing an evaluation test as to whether or not the electric characteristics of the operational amplifier in a predetermined temperature range satisfy a preset specification is considered in consideration of a change in the temperature characteristics of the operational amplifier due to the trimming result. For example, it can be appropriately set as an evaluation standard at a plurality of typical temperature points determined in advance. As a result, it is possible to easily execute the operational amplifier characteristic evaluation test in each semiconductor device.
特に本発明においては、前記プリセット回路は、例えば互いに異なる段数のダイオードをそれぞれ逆並列に接続した複数組のダイオード群の中の１つを、ポリフューズを介して主回路の入力段に設けられたツェナーダイオードに択一的に直列接続するように構成される。このような構成のプリセット回路によれば、主回路の機能を損なうことなく、オペアンプのトリミング結果に応じて前記ツェナーダイオードにより規定されるクランプ電圧を不可逆的に容易に変更することができる。 In particular, in the present invention, the preset circuit is provided at the input stage of the main circuit via a polyfuse, for example, one of a plurality of diode groups in which different numbers of diodes are connected in antiparallel. The Zener diode is alternatively configured to be connected in series. According to the preset circuit having such a configuration, the clamp voltage defined by the Zener diode can be easily and irreversibly changed in accordance with the trimming result of the operational amplifier without impairing the function of the main circuit.
また更に対をなすサージ保護用ダイオードを極性を逆向きにして直列接続して構成されて前記プリセット回路に並列接続された保護回路を備えることで、サージ等によって前記プリセット回路におけるポリフューズの全てが溶断した場合であっても、その後のサージ等から半導体装置における前記主回路等を確実に保護することが可能となる。 Further, by providing a protection circuit that is configured by connecting a pair of surge protection diodes in series with reverse polarity and connected in parallel to the preset circuit, all of the polyfuses in the preset circuit are caused by a surge or the like. Even when blown, the main circuit and the like in the semiconductor device can be reliably protected from subsequent surges and the like.
故に本発明によれば前記プリセット回路から電気的に検出されるクランプ電圧から前記オペアンプに施されたトリミングの状態（トリミング結果）、具体的にはトリミングなし、＋トリミング、−トリミングを個々の半導体装置において外部から容易に識別することができる。従って上述した如く識別されたトリミング結果に応じて、前記オペアンプの出力特性のトリミングの有無に伴う温度依存性の変化を判定することが可能となる。故に前記オペアンプの動作特性が、予め定められた温度範囲において所定の仕様を満たすか否かを評価するに必要な検査規格を、トリミング結果に基づいて判定された温度依存性に応じて適切に設定することができる。従って、１チップ化された半導体装置におけるオペアンプに対する特性評価試験の効率化と容易化を図ることが可能となる。 Therefore, according to the present invention, the trimming state (trimming result) applied to the operational amplifier from the clamp voltage electrically detected from the preset circuit, specifically, no trimming, + trimming, and -trimming are performed for each semiconductor device. Can be easily identified from the outside. Accordingly, it is possible to determine a change in temperature dependency with the presence or absence of trimming of the output characteristics of the operational amplifier, according to the trimming result identified as described above. Therefore, the inspection standard necessary for evaluating whether the operational characteristics of the operational amplifier satisfy a predetermined specification within a predetermined temperature range is appropriately set according to the temperature dependency determined based on the trimming result. can do. Therefore, it is possible to improve the efficiency and ease of the characteristic evaluation test for the operational amplifier in the one-chip semiconductor device.
以下、図面を参照して本発明の一実施形態に係る半導体装置とその特性評価方法について説明する。 Hereinafter, a semiconductor device and its characteristic evaluation method according to an embodiment of the present invention will be described with reference to the drawings.
図１(ａ)は本発明の一実施形態に係る半導体装置（オペアンプ搭載ＩＰＳ）１の要部概略構成図であり、図５に示した従来装置と同一部分には同一符号を付して示してある。この半導体装置１が特徴とするところは、電流出力回路３の入力段、具体的には半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間に設けられたツェナーダイオード４を利用して、トリミング回路１４のトリミング結果を外部から電気的に確認可能なプリセット回路５を設けた点にある。ツェナーダイオード４は、基本的には制御回路ＣＯＮＴから与えられる制御信号を所定の耐圧電圧Ｖｚでクランプして電流出力回路３を保護する役割を担う。 FIG. 1A is a schematic configuration diagram of a main part of a semiconductor device (an IPS with an operational amplifier) 1 according to an embodiment of the present invention. The same parts as those in the conventional device shown in FIG. It is. The semiconductor device 1 is characterized by using a Zener diode 4 provided between the input stage of the current output circuit 3, specifically, the control signal input terminal IN and the ground terminal GND of the semiconductor device 1. The preset circuit 5 is provided which can electrically confirm the trimming result of the trimming circuit 14 from the outside. The Zener diode 4 basically serves to protect the current output circuit 3 by clamping the control signal supplied from the control circuit CONT with a predetermined withstand voltage Vz.
具体的にはプリセット回路５は、例えば互いに異なる段数のダイオードＤをそれぞれ逆並列に接続した複数組、例えば３組のダイオード群６ａ,６ｂ,６ｃと、トリミング回路１４のトリミング結果に応じてダイオード群６ａ,６ｂ,６ｃの中の１つをツェナーダイオード４に択一的に直列接続するポリフューズ７ａ,７ｂ,７ｃとからなる。 Specifically, the preset circuit 5 includes, for example, a plurality of diode groups 6a, 6b, and 6c in which different stages of diodes D are connected in anti-parallel, for example, three diode groups 6a, 6b, and 6c, and diode groups according to the trimming result of the trimming circuit 14. It comprises polyfuses 7a, 7b, and 7c in which one of 6a, 6b, and 6c is alternatively connected in series to the Zener diode 4.
ちなみに第１のダイオード群６ａは、２個のダイオードＤ１,Ｄ２を逆並列に接続して構成される。また第２のダイオード群６ｂは、それぞれ２段ずつ直列に接続したダイオードＤ３,Ｄ４の列とダイオードＤ５,Ｄ６の列とを逆並列に接続して構成される。更に第３のダイオード群６ｃは、それぞれ３段ずつ直列に接続したダイオードＤ７,Ｄ８,Ｄ９の列とダイオードＤ１０,Ｄ１１,Ｄ１２の列とを逆並列に接続して構成される。 Incidentally, the first diode group 6a is configured by connecting two diodes D1 and D2 in antiparallel. The second diode group 6b is configured by connecting the columns of diodes D3 and D4 and the columns of diodes D5 and D6 connected in series in two stages in antiparallel. Further, the third diode group 6c is configured by connecting the columns of the diodes D7, D8, D9 and the columns of the diodes D10, D11, D12 connected in series with each other in three stages in antiparallel.
ポリフューズ７ａ,７ｂ,７ｃは、これらの第１〜第３のダイオード群６ａ,６ｂ,６ｃを介してツェナーダイオード４にそれぞれ直列に接続され、図１(ｂ)に示すようにトリミング回路１４のトリミング結果に応じて選択的に切断される。ちなみにこれらのポリフューズ７ａ,７ｂ,７ｃの切断は、例えばポリフューズ７ａ,７ｂ,７ｃにそれぞれ接続された端子から選択的に所定の電流を強制的に流すことで、ポリフューズ７ａ,７ｂ,７ｃを溶断することで不可逆的に行われる。 The polyfuses 7a, 7b, and 7c are connected in series to the Zener diode 4 through the first to third diode groups 6a, 6b, and 6c, respectively, and as shown in FIG. It is selectively cut according to the trimming result. Incidentally, the cutting of the polyfuses 7a, 7b, 7c is performed by forcibly flowing a predetermined current from terminals connected to the polyfuses 7a, 7b, 7c, for example, to thereby cause the polyfuses 7a, 7b, 7c to flow. It is done irreversibly by fusing.
尚、前述したトリミング回路１４を構成するＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４；図６を参照）をトリミングするトリミング制御信号を利用して、或いはトリミング制御信号によってトリミングされたＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）のトリミングの状態に従ってポリフューズ７ａ,７ｂ,７ｃを選択的に切断するようにしても良い。そしてポリフューズ７ａ,７ｂ,７ｃの選択的な切断により、ツェナーダイオード４に第１〜第３のダイオード群６ａ,６ｂ,６ｃの１つが択一的に接続されて制御信号に対するクランプ電圧、即ち、制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧が変更される。 Note that the MOS-FETs (M13, M14) trimmed by using the trimming control signal for trimming the MOS-FETs (M13, M14; see FIG. 6) constituting the trimming circuit 14 or by the trimming control signal. The polyfuses 7a, 7b, and 7c may be selectively cut according to the trimming state. Then, by selectively disconnecting the polyfuses 7a, 7b, 7c, one of the first to third diode groups 6a, 6b, 6c is selectively connected to the Zener diode 4, and the clamp voltage for the control signal, that is, The withstand voltage between the control signal input terminal IN and the ground terminal GND is changed.
具体的にはオペアンプＯＰに対するトリミングを行わなかった場合、つまりトリミングなしの場合にはポリフューズ７ｂ,７ｃが切断される。この結果、残されたポリフューズ７ａを介してツェナーダイオード４と第１のダイオード群６ａとの直列回路が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に介装される。そしてツェナーダイオード４と第１のダイオード群６ａとにより制御信号に対するクランプ電圧が設定される。この場合における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧は、ツェナーダイオード４の耐圧Ｖｚにダイオード１段分の耐圧Ｖｆを加えた［Ｖｚ＋Ｖｆ］となる。 Specifically, when trimming is not performed on the operational amplifier OP, that is, when trimming is not performed, the polyfuses 7b and 7c are cut. As a result, a series circuit of the Zener diode 4 and the first diode group 6a is interposed between the control signal input terminal IN and the ground terminal GND through the remaining polyfuse 7a. The Zener diode 4 and the first diode group 6a set a clamp voltage for the control signal. In this case, the withstand voltage between the control signal input terminal IN and the ground terminal GND is [Vz + Vf] obtained by adding the withstand voltage Vf for one stage of the diode to the withstand voltage Vz of the Zener diode 4.
またオペアンプＯＰに対して＋トリミングを施した場合には、ポリフューズ７ａ,７ｃが切断される。この結果、残されたポリフューズ７ｂを介してツェナーダイオード４と第２のダイオード群６ｂとの直列回路が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に介装される。そしてツェナーダイオード４と第２のダイオード群６ｂとにより制御信号に対するクランプ電圧が設定される。この場合における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧は、ツェナーダイオード４の耐圧Ｖｚにダイオード２段分の耐圧Ｖｆを加えた［Ｖｚ＋２Ｖｆ］となる。 When + trimming is performed on the operational amplifier OP, the polyfuses 7a and 7c are cut. As a result, a series circuit of the Zener diode 4 and the second diode group 6b is interposed between the control signal input terminal IN and the ground terminal GND through the remaining polyfuse 7b. A clamp voltage for the control signal is set by the Zener diode 4 and the second diode group 6b. In this case, the withstand voltage between the control signal input terminal IN and the ground terminal GND is [Vz + 2Vf] obtained by adding the withstand voltage Vf of two stages of diodes to the withstand voltage Vz of the Zener diode 4.
これに対してオペアンプＯＰに対して−トリミングを施した場合には、ポリフューズ７ａ,７ｂが切断される。この結果、残されたポリフューズ７ｃを介してツェナーダイオード４と第３のダイオード群６ｃとの直列回路が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に介装される。そしてツェナーダイオード４と第３のダイオード群６ｃとにより制御信号に対するクランプ電圧が設定される。この場合における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧は、ツェナーダイオード４の耐圧Ｖｚにダイオード３段分の耐圧Ｖｆを加えた［Ｖｚ＋３Ｖｆ］となる。 On the other hand, when -trimming is performed on the operational amplifier OP, the polyfuses 7a and 7b are cut. As a result, a series circuit of the Zener diode 4 and the third diode group 6c is interposed between the control signal input terminal IN and the ground terminal GND via the remaining polyfuse 7c. The Zener diode 4 and the third diode group 6c set a clamp voltage for the control signal. In this case, the withstand voltage between the control signal input terminal IN and the ground terminal GND is [Vz + 3Vf] obtained by adding the withstand voltage Vf of three stages of diodes to the withstand voltage Vz of the Zener diode 4.
ちなみにこのようにして変更設定される制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧については、制御信号入力端子ＩＮに所定の電圧を印加したときのクランプ電圧を計測することにより電気的に容易に判定することができる。しかもそのクランプ電圧は、トリミング回路１４のトリミング結果に応じて設定されたものであり、半導体装置１の機能を妨げることなしに計測可能である。 Incidentally, the withstand voltage between the control signal input terminal IN and the ground terminal GND changed and set in this way is electrically measured by measuring a clamp voltage when a predetermined voltage is applied to the control signal input terminal IN. It can be easily determined. Moreover, the clamp voltage is set according to the trimming result of the trimming circuit 14 and can be measured without interfering with the function of the semiconductor device 1.
従ってウェハから切り出して１チップ化された個々の半導体装置（オペアンプ搭載ＩＰＳ）１の状態において、ウェハの状態においてオペアンプＯＰに施したトリミングの状態（トリミング結果）を容易に、且つ確実に判定することが可能となる。故に１チップ化された個々の半導体装置１毎に、そこに搭載されたオペアンプＯＰの特性評価試験を、上述した如く判定されるトリミング結果に従って簡易に実施することが可能となる。 Therefore, it is possible to easily and reliably determine the trimming state (trimming result) applied to the operational amplifier OP in the state of the wafer in the state of the individual semiconductor device (operational amplifier mounted IPS) 1 cut out from the wafer and made into one chip. Is possible. Therefore, it becomes possible to easily perform the characteristic evaluation test of the operational amplifier OP mounted on each semiconductor device 1 made into one chip according to the trimming result determined as described above.
即ち、本発明の係る半導体装置１によれば、ウェハの状態において半導体装置１のオペアンプＯＰに施したトリミングの状態を検出することができるので、検出したトリミング結果からオペアンプＯＰの出力特性がどのような温度特性を持っているかを判定することができる。 That is, according to the semiconductor device 1 of the present invention, the trimming state applied to the operational amplifier OP of the semiconductor device 1 in the wafer state can be detected, so what is the output characteristic of the operational amplifier OP from the detected trimming result. It can be determined whether or not it has a proper temperature characteristic.
ちなみに半導体装置１のオペアンプＯＰは、トリミングなしの場合、＋トリミングを施した場合、そして−トリミングを施した場合に応じて、先に図７を参照して説明したように半導体装置１の素子特性に応じた固有の温度特性ａ,ｂｔ,ｃｔを持つ。従ってトリミング結果に応じて定まる温度特性ａ,ｂｔ,ｃｔをシフトすることで、その最大電圧と最小電圧とが所定の電圧範囲に収め得る条件を求めることが可能となる。そしてこの条件に基づいて複数の温度において出力電圧ＶＡＭＰの変化を許容し得る上限値Ｈｉと下限値Ｌｏとをそれぞれ規定することが可能となる。 Incidentally, the operational amplifier OP of the semiconductor device 1 has the element characteristics of the semiconductor device 1 as described above with reference to FIG. 7 according to the case where trimming is not performed, the case where + trimming is performed, and the case where −trimming is performed. It has unique temperature characteristics a, bt, ct according to the above. Therefore, by shifting the temperature characteristics a, bt, and ct determined according to the trimming result, it is possible to obtain conditions that allow the maximum voltage and the minimum voltage to fall within a predetermined voltage range. Based on this condition, it is possible to define an upper limit value Hi and a lower limit value Lo that can allow a change in the output voltage VAMP at a plurality of temperatures.
従って、例えば常温（例えば２５℃）並びに高温（例えば１２５℃）からなる特定の温度でのオペアンプＯＰの出力電圧ＶＡＭＰ（オフセット電圧）を計測し、上述した如く設定された上限値Ｈｉと下限値Ｌｏとにより規定される電圧範囲に含まれるかを評価することで、オペアンプＯＰの出力特性が所定の仕様を満たしているか否かを容易に検査することが可能となる。 Therefore, for example, the output voltage VAMP (offset voltage) of the operational amplifier OP at a specific temperature of normal temperature (for example, 25 ° C.) and high temperature (for example, 125 ° C.) is measured, and the upper limit value Hi and the lower limit value Lo set as described above. It is possible to easily check whether or not the output characteristic of the operational amplifier OP satisfies a predetermined specification by evaluating whether or not it is included in the voltage range defined by.
換言すれば、例えば２５℃および１２５℃においてそれぞれ計測される出力電圧ＶＡＭＰから、−５０℃〜１７５℃の温度範囲でのトリミング結果に応じた出力電圧ＶＡＭＰの変化の様子を推定することが可能となる。その上で２５℃および１２５℃でそれぞれ計測される出力電圧ＶＡＭＰが、上述した如く設定される当該温度での上限値Ｈｉと下限値Ｌｏとにより規定される電圧範囲に含まれるか否かをそれぞれ判定するだけで、設定温度幅の広い恒温槽を用いることなしに簡易に、且つ効率的にはオペアンプＯＰの最終的な特性評価検査を実施することができる。 In other words, for example, it is possible to estimate how the output voltage VAMP changes according to the trimming result in the temperature range of −50 ° C. to 175 ° C. from the output voltage VAMP measured at 25 ° C. and 125 ° C., respectively. Become. Then, whether or not the output voltage VAMP measured at 25 ° C. and 125 ° C. is included in the voltage range defined by the upper limit value Hi and the lower limit value Lo at the temperature set as described above, respectively. It is possible to simply and efficiently carry out the final characteristic evaluation inspection of the operational amplifier OP without using a constant temperature bath having a wide set temperature range only by determining.
特に素子特性の評価基準となる上限値Ｈｉおよび下限値Ｌｏについては、判定した温度特性を考慮することで、素子特性のバラつきや半導体装置１の組み立てに伴う特性シフトに伴う出力電圧ＶＡＭＰの変動を踏まえて、代表的な素子温度における上限値Ｈｉおよび下限値Ｌｏとしてそれぞれ適切に設定することができる。従ってトリミング結果から出力電圧ＶＡＭＰの温度特性が明らかなので、評価基準（上限値Ｈｉおよび下限値Ｌｏ）に余裕を持たせてオペアンプＯＰの出力特性を評価することができる。従ってその特性評価試験を簡易に歩留まり良く実施することが可能となる等の効果が奏せられる。 In particular, regarding the upper limit value Hi and the lower limit value Lo, which are evaluation criteria for element characteristics, the variation in the output voltage VAMP due to variations in element characteristics and characteristic shifts associated with the assembly of the semiconductor device 1 can be considered by considering the determined temperature characteristics. In light of this, it is possible to appropriately set the upper limit value Hi and the lower limit value Lo at typical element temperatures. Therefore, since the temperature characteristic of the output voltage VAMP is clear from the trimming result, the output characteristic of the operational amplifier OP can be evaluated with a margin for the evaluation criteria (upper limit value Hi and lower limit value Lo). Therefore, effects such as the ability to easily perform the characteristic evaluation test with a high yield can be achieved.
次に本発明に係る半導体装置の別の実施形態について図３を参照して説明する。図３は半導体装置（オペアンプ搭載ＩＰＳ）１０の要部概略構成図であり、基本的には図１に示した半導体装置１と同様に構成される。従って図１に示した半導体装置１と同一部分には同一符号を付して示してある。 Next, another embodiment of the semiconductor device according to the present invention will be described with reference to FIG. FIG. 3 is a schematic configuration diagram of a main part of the semiconductor device (IPS-equipped IPS) 10 and is basically configured similarly to the semiconductor device 1 shown in FIG. Therefore, the same parts as those of the semiconductor device 1 shown in FIG.
この半導体装置１が特徴とするところは前述した半導体装置１が備える構成に加えて、更にプリセット回路５に対して並列に保護回路１５を設けた点にある。この保護回路１５は、対をなすサージ保護用ダイオード８ａ,８ｂを、その極性を逆向きにして直列接続して構成される。ちなみにサージ保護用ダイオード８ａ,８ｂは、プリセット回路５における最大順方向降下電圧よりも大きい耐圧を有する一対のツェナーダイオードからなる。 The semiconductor device 1 is characterized in that a protection circuit 15 is further provided in parallel to the preset circuit 5 in addition to the configuration of the semiconductor device 1 described above. The protection circuit 15 is configured by connecting a pair of surge protection diodes 8a and 8b in series with their polarities reversed. Incidentally, the surge protection diodes 8a and 8b are composed of a pair of Zener diodes having a breakdown voltage larger than the maximum forward voltage drop in the preset circuit 5.
具体的には上述した構成の保護回路１５は、電流出力回路３の入力段である半導体装置１０の制御信号入力端子ＩＮと接地端子ＧＮＤとの間に設けられる。この保護回路１５は、例えば静電気放電(ＥＳＤ；Electro-Static discharge)に伴うサージを受けてプリセット回路５におけるポリフューズ７ａ,７ｂ,７ｃの全てが溶断した場合であっても、その後に加わるＥＳＤのサージから半導体装置１０の内部回路、具体的には電流出力回路３等の主回路を保護する役割を担う。 Specifically, the protection circuit 15 configured as described above is provided between the control signal input terminal IN and the ground terminal GND of the semiconductor device 10 that is the input stage of the current output circuit 3. For example, even if all of the polyfuses 7a, 7b, and 7c in the preset circuit 5 are melted by receiving a surge due to electrostatic discharge (ESD), the protection circuit 15 prevents the ESD applied thereafter. It plays a role of protecting an internal circuit of the semiconductor device 10 from the surge, specifically, a main circuit such as the current output circuit 3.
ここで半導体装置１,１０において、例えばオペアンプＯＰに対するトリミングが不要な場合、ポリフューズ７ａ,７ｂがそれぞれ溶断される。換言すればプリセット回路５においては、ポリフューズ７ｃを介する電流路だけが形成される。従ってこの状態において半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間で検出される電圧は、図４(ａ)に示すように正電圧印加時には［Ｖｚ＋Ｖｆ］となり、負電圧印加時には［２Ｖｆ］となる。尚、ここでは説明の徒な複雑化を避けるために、ツェナーダイオード４の耐圧電圧Ｖｚと、サージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂの耐圧電圧Ｖｚ'とが等しい［Ｖｚ＝Ｖｚ'］として説明する。 Here, in the semiconductor devices 1 and 10, for example, when trimming of the operational amplifier OP is not necessary, the polyfuses 7a and 7b are blown out. In other words, in the preset circuit 5, only a current path through the polyfuse 7c is formed. Therefore, in this state, the voltage detected between the control signal input terminal IN and the ground terminal GND of the semiconductor device 1 is [Vz + Vf] when a positive voltage is applied and [Vz + Vf] when a negative voltage is applied, as shown in FIG. 2Vf]. Here, in order to avoid complicated complications, it is assumed that the withstand voltage Vz of the Zener diode 4 and the withstand voltage Vz ′ of the surge protection diodes (zener diodes) 8a and 8b are equal [Vz = Vz ′]. explain.
この状態において半導体装置１にＥＳＤによるサージが加わると、そのサージ電流がプリセット回路５におけるポリフューズ７ｃを介して流れるので、このサージ電流によってポリフューズ７ｃが溶断することがある。そしてポリフューズ７ｃが溶断した後、再度ＥＳＤによるサージが加わるとプリセット回路５自体がポリフューズ７ａ,７ｂ,７ｃの溶断よって回路遮断されているので、半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間にはＥＳＤによるサージがそのまま印加される。従って半導体装置１の内部回路である電流出力回路３等からなる主回路に対するサージ保護対策が損なわれることになる。 If a surge due to ESD is applied to the semiconductor device 1 in this state, the surge current flows through the polyfuse 7c in the preset circuit 5, so that the polyfuse 7c may be blown by the surge current. When the surge is caused by ESD again after the polyfuse 7c is melted, the preset circuit 5 itself is cut off by the melting of the polyfuses 7a, 7b, 7c, so that the control signal input terminal IN and the ground terminal of the semiconductor device 1 are disconnected. A surge caused by ESD is directly applied to the GND. Therefore, the surge protection measures for the main circuit including the current output circuit 3 and the like which are internal circuits of the semiconductor device 1 are impaired.
これに対して半導体装置１０において、前述したようにプリセット回路５に対して並列に、具体的にはその制御信号入力端子ＩＮと接地端子ＧＮＤとの間に、サージ保護用ダイオード８ａ,８ｂを極性を逆向きにして直列接続した保護回路１５が設けられている。従ってこの保護回路１５により、仮にＥＳＤによるサージによってプリセット回路５におけるポリフューズ７ａ,７ｂ,７ｃの全てが溶断された場合であっても、その後のＥＳＤによるサージから半導体装置１の電流出力回路３等からなる主回路を確実に保護することができる。 On the other hand, in the semiconductor device 10, as described above, the polarity of the surge protection diodes 8a and 8b is set in parallel with the preset circuit 5, specifically, between the control signal input terminal IN and the ground terminal GND. A protection circuit 15 is provided which is connected in series in the reverse direction. Therefore, even if all of the polyfuses 7a, 7b, and 7c in the preset circuit 5 are melted by this surge due to ESD, the current output circuit 3 of the semiconductor device 1 and the like from the subsequent surge due to ESD. The main circuit consisting of can be reliably protected.
ちなみに保護回路１５を備えた半導体装置１０においては、半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間で検出される電圧は、図４(ｂ)に示すように正電圧印加時にはサージ保護用ダイオード（ツェナーダイオード）８ａによる電圧クランプにより［Ｖｚ'］となり、負電圧印加時には［２Ｖｆ］となる。そして負電圧印加時における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の電圧から、そのトリミング結果を判定することが可能となる。 Incidentally, in the semiconductor device 10 including the protection circuit 15, the voltage detected between the control signal input terminal IN and the ground terminal GND of the semiconductor device 1 is a surge when a positive voltage is applied as shown in FIG. It becomes [Vz ′] by voltage clamping by the protective diode (zener diode) 8a, and becomes [2Vf] when a negative voltage is applied. The trimming result can be determined from the voltage between the control signal input terminal IN and the ground terminal GND when a negative voltage is applied.
尚、このときブリセット回路５に加わる電圧は、保護回路１５のサージ保護用ダイオード８ａ,８ｂによりクランプされる。従って正電圧印加時には、保護回路１５によりクランプされた電圧が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に生じる。この電圧は、本来、プリセット回路５に生じる電圧［Ｖｚ＋Ｖｆ］よりも低い電圧である。また負電圧印加時には保護回路１５によりクランプされた電圧よりも低く、プリセット回路５における降下電圧［２Ｖｆ］となる。従って制御信号入力端子ＩＮと接地端子ＧＮＤとの間に生じる電圧を計測することでトリミング結果を判定することが可能となる。 At this time, the voltage applied to the reset circuit 5 is clamped by the surge protection diodes 8a and 8b of the protection circuit 15. Therefore, when a positive voltage is applied, a voltage clamped by the protection circuit 15 is generated between the control signal input terminal IN and the ground terminal GND. This voltage is originally lower than the voltage [Vz + Vf] generated in the preset circuit 5. Further, when a negative voltage is applied, the voltage is lower than the voltage clamped by the protection circuit 15 and becomes a voltage drop [2Vf] in the preset circuit 5. Therefore, the trimming result can be determined by measuring the voltage generated between the control signal input terminal IN and the ground terminal GND.
ところでこの状態において半導体装置１０にＥＳＤによるサージが加わると、そのサージ電流がプリセット回路５におけるポリフューズ７ｃを介して流れ、このサージ電流によってポリフューズ７ｃが溶断することがある。ちなみにポリフューズ７ｃが溶断した後にはプリセット回路５自体がポリフューズ７ａ,７ｂ,７ｃの溶断よって回路遮断されているので、半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間にはＥＳＤによるサージがそのまま印加される。従ってこの場合には、前述した半導体層１と同様に、単にブリセット回路５にはサージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂによりクランプされた電圧が印加されるだけである。尚、サージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂによりクランプされた電圧については、外部から電気的に計測することは困難である。 By the way, when a surge due to ESD is applied to the semiconductor device 10 in this state, the surge current flows through the polyfuse 7c in the preset circuit 5, and the polyfuse 7c may be blown by the surge current. Incidentally, after the polyfuse 7c is melted, the preset circuit 5 itself is interrupted by the melting of the polyfuses 7a, 7b, 7c, so that the ESD between the control signal input terminal IN and the ground terminal GND of the semiconductor device 1 is interrupted. The surge due to is applied as it is. Therefore, in this case, similarly to the semiconductor layer 1 described above, the voltage clamped by the surge protection diodes (zener diodes) 8a and 8b is simply applied to the reset circuit 5. Note that it is difficult to electrically measure the voltage clamped by the surge protection diodes (zener diodes) 8a and 8b from the outside.
またこの場合、ＥＳＤによるサージの印加によりポリフューズ７ａ,７ｂ,７ｃの全てが溶断されるので、その後によりＥＳＤによるサージが加わった地合、プリセット回路５において上述したサージから半導体装置１の内部における主回路を保護することが困難となる。この点、半導体装置１０においては、プリセット回路５に対して保護回路１５が並列に設けられているので、この保護回路１５によりＥＳＤによるサージから半導体装置１０の内部回路である電流出力回路３等の主回路Ｍを確実に保護することができる。 In this case, since all of the polyfuses 7a, 7b, and 7c are blown by the application of the surge due to ESD, the pre-set circuit 5 causes the above-described surge in the semiconductor device 1 from being affected by the ESD surge. It becomes difficult to protect the main circuit. In this respect, in the semiconductor device 10, since the protection circuit 15 is provided in parallel to the preset circuit 5, the protection circuit 15 prevents the current output circuit 3, which is an internal circuit of the semiconductor device 10, from a surge caused by ESD. The main circuit M can be reliably protected.
具体的には図４(ｂ)に示すように、制御信号入力端子ＩＮと接地端子ＧＮＤとの間に加わる電圧を保護回路１５によりクランプすることが可能となるので、電流出力回路３等の半導体装置１１の内部回路を前述したＥＳＤ等に起因するサージから確実に保護することが可能となる。即ち、プリセット回路５に対して成就した構成の保護回路１５を並列に設けるだけで、サージに対する保護機能を保ちながら、オペアンプＯＰに対するトリミング結果を、外部から電気的に容易に確認することのできる簡易に構成の半導体装置１０を実現することが可能となる。 Specifically, as shown in FIG. 4B, the voltage applied between the control signal input terminal IN and the ground terminal GND can be clamped by the protection circuit 15, so that the semiconductor such as the current output circuit 3 or the like. It becomes possible to reliably protect the internal circuit of the device 11 from the surge caused by the ESD or the like. In other words, simply by providing the protection circuit 15 having the configuration achieved for the preset circuit 5 in parallel, the trimming result for the operational amplifier OP can be easily confirmed electrically from the outside while maintaining the surge protection function. It is possible to realize the semiconductor device 10 configured as described above.
尚、本発明は上述した実施形態に限定されるものではない。ここではプリセット回路５におけるダイオード群６ａ,６ｂ,６ｃとして、１段のダイオード並びに直列接続した２段および３段のダイオードを用いたが、ダイオードの構成段数について特に限定されない。例えばトリミングなしにおいてはツェナーダイオード４だけでクランプ電圧を規定し、＋トリミングではツェナーダイオード４に２段のダイオードを直列に接続し、更に−トリミングにおいてはツェナーダイオード４に４段のダイオードを直列に接続してクランプ電圧を変更するようにしても良い。 The present invention is not limited to the embodiment described above. Here, as the diode groups 6a, 6b, and 6c in the preset circuit 5, one-stage diode and two-stage and three-stage diodes connected in series are used. However, the number of diodes is not particularly limited. For example, a clamp voltage is defined only by the Zener diode 4 without trimming, a two-stage diode is connected in series to the Zener diode 4 in + trimming, and a four-stage diode is connected in series to the Zener diode 4 in -trimming. Then, the clamp voltage may be changed.
また、例えば特開２０００−６８４５８号公報に開示されるような複数の抵抗と、これらの抵抗を個別に回路接続する複数のポリフューズとからなる固有情報設定回路をプリセット回路として半導体装置１に組み込み、該固有情報設定回路の出力からトリミング結果を検出し得るように構成することも可能である。更にオペアンプＯＰの具体的な構成や、トリミング回路１４の構成についても種々変形可能なことは言うまでもない。 Further, for example, a unique information setting circuit including a plurality of resistors and a plurality of polyfuses individually connecting these resistors as disclosed in Japanese Patent Laid-Open No. 2000-68458 is incorporated in the semiconductor device 1 as a preset circuit. The trimming result can be detected from the output of the unique information setting circuit. Further, it goes without saying that the specific configuration of the operational amplifier OP and the configuration of the trimming circuit 14 can be variously modified.
更にはトリミングなし、＋トリミングおよび−トリミングの情報に加えて、トリミングの大きさを示す情報を出力可能なようにプリセット回路を構成することも可能である。この場合、例えばツェナーダイオードに択一的に接続されるダイオード群の数を増やし、プリセット電圧を更に多段階に変更可能なように構成すれば良い。またサージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂの耐圧Ｖｚ'ついては、ツェナーダイオード４およびプリセット回路５において直列に接続されたダイオードＤ７,Ｄ８,Ｄ９の各順方向降下電圧よりも高く設定されたものであれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。 Further, it is possible to configure the preset circuit so that information indicating the size of trimming can be output in addition to the information of no trimming, + trimming and −trimming. In this case, for example, the number of diode groups selectively connected to the Zener diodes may be increased so that the preset voltage can be changed in more stages. The withstand voltage Vz ′ of the surge protection diodes (zener diodes) 8a and 8b is set higher than the respective forward drop voltages of the diodes D7, D8 and D9 connected in series in the Zener diode 4 and the preset circuit 5. If it is enough. In addition, the present invention can be variously modified and implemented without departing from the scope of the invention.
Ｍ 主回路
ＯＰ オペアンプ
ＣＯＮＴ 制御回路
ＲＬ 負荷
ＳＲ シャント抵抗
１，１０ 半導体装置（オペアンプ搭載ＩＰＳ）
２ パワー半導体素子
３ 電圧出力回路
４ ツェナーダイオード
５ プリセット回路
６ａ,６ｂ,６ｃ ダイオード群
７ａ,７ｂ,７ｃ ポリフューズ
８ａ,８ｂ ツェナーダイオード
１１ 入力差動回路（ＭＯＳ差動対）
１２ カスコード増幅回路
１３ 出力回路
１４ トリミング回路
１５ 保護回路
M Main circuit OP Operational amplifier CONT Control circuit RL Load SR Shunt resistance 1,10 Semiconductor device (Operational amplifier mounted IPS)
2 Power semiconductor element 3 Voltage output circuit 4 Zener diode 5 Preset circuit 6a, 6b, 6c Diode group 7a, 7b, 7c Polyfuse 8a, 8b Zener diode 11 Input differential circuit (MOS differential pair)
12 Cascode amplifier circuit 13 Output circuit 14 Trimming circuit 15 Protection circuit
Claims (12)
前記負荷の出力を検出して前記制御回路に対するフィードバック信号を生成するオペアンプと、
このオペアンプに組み込まれて前記フィードバック信号のオフセット電圧を調整するトリミング回路と、
前記主回路に設けられて前記トリミング回路に対するトリミング結果に応じて不可逆的に設定されるプリセット回路と
を具備したことを特徴とする半導体装置。 A main circuit for driving a load in accordance with a control signal given from the control circuit;
An operational amplifier that detects the output of the load and generates a feedback signal for the control circuit;
A trimming circuit incorporated in this operational amplifier to adjust the offset voltage of the feedback signal;
A semiconductor device comprising: a preset circuit provided in the main circuit and set irreversibly in accordance with a trimming result for the trimming circuit.
前記主回路の入力段に設けられて前記制御信号に対するクランプ電圧を規定するツェナーダイオードと、
互いに異なる段数のダイオードをそれぞれ逆並列に接続した複数組のダイオード群と、
前記トリミング回路のトリミング結果に応じて前記複数組のダイオード群の中の１つを前記ツェナーダイオードに択一的に直列接続して前記クランプ電圧を変更する複数のポリフューズとからなる請求項１に記載の半導体装置。 The preset circuit is
A Zener diode provided at an input stage of the main circuit and defining a clamp voltage for the control signal;
A plurality of sets of diodes in which different numbers of diodes are connected in antiparallel,
2. The plurality of polyfuses that change the clamp voltage by selectively connecting one of the plurality of diode groups to the Zener diode in series according to a trimming result of the trimming circuit. The semiconductor device described.
更に対をなすサージ保護用ダイオードを極性を逆向きにして直列接続して構成され、前記プリセット回路に並列接続されて前記主回路をサージ電圧から保護する保護回路を備えることを特徴とする半導体装置。 In the semiconductor device according to claim 1,
Further, a semiconductor device comprising a pair of surge protection diodes connected in series with opposite polarities and having a protection circuit connected in parallel to the preset circuit to protect the main circuit from surge voltage .
前記プリセット回路の出力から電気的に判定される前記オペアンプのトリミング結果に応じて、複数の温度点において前記オペアンプから出力される前記フィードバック信号のオフセット電圧に対する上限値および下限値をそれぞれ設定することを特徴とする半導体装置の特性評価方法。 In evaluating output characteristics over a predetermined temperature range of the operational amplifier in the semiconductor device according to any one of claims 1 to 6, 9, and 10,
According to the trimming result of the operational amplifier electrically determined from the output of the preset circuit, an upper limit value and a lower limit value for the offset voltage of the feedback signal output from the operational amplifier at a plurality of temperature points are respectively set. A characteristic evaluation method for a semiconductor device.
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