JP2017521013A - 広帯域低電力増幅器 - Google Patents

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Abstract

差動入力電圧（ｉｎｐ，ｉｎｍ）に応答してテール電流をステアするように構成される差動ペアのトランジスタ（Ｍ１，Ｍ２）を含む増幅器（２００）が、提供される。増幅器（２００）はまた、差動出力電圧（ｏｕｔｐ，ｏｕｔｍ）における高周波数変化を差動ペアのトランジスタ（Ｍ１，Ｍ２）を通して伝導される差動バイアス電流にトランスコンダクティングするトランスコンダクタ（Ｐ４，Ｐ６）を含む。

Description

関連出願
［0001］ 本出願は、その全体が参照により組み込まれる、２０１４年７月１８日に出願された米国特許出願第１４／３３５，４２１号の利益を主張する。
［0002］ 本出願は、増幅器に関し、より具体的には、広帯域低電力増幅器（wide-band low-power amplifier）に関する。
［0003］ 現代のマイクロプロセッサは、ワイドビットワード（wide-bit words）で作動する。例えば、いくつかのマイクロプロセッサが６４ビットワードを処理することは、従来のものである。プロセッサクロックレートがこれまでより高く増加する場合、ワイドビットバス上のそのような比較的ワイドなビットワード（such relatively wide-bit words）のルーティングは、問題となる。高い伝送速度（high transmission speeds）で、ワイドビットバスの中の別々のトレース上の伝播に関して避けられないスキュー（skew）は、許容できないビット誤り率（unacceptable bit error rates）をもたらし得る。さらに、そのようなバスは、たくさんの電力を要求し、設計するために費用がかかる。
［0004］ 高速ワイドビットバスと関連するスキューおよび歪みの問題なしにデータワードの高速伝送を可能にするために、シリアライザデシリアライザ（serializer-deserializer）（ＳＥＲＤＥＳ）システムは、開発されている。ＳＥＲＤＥＳ送信機は、データワードを高速シリアルデータストリームにシリアライズする。ＳＥＲＤＥＳ受信機は、高速シリアルデータストリームを受信し、それを並列データワード（parallel data words）にデシリアライズする。シリアル伝送は通常、差動（differential）であり、埋め込みクロック（embedded clock）を含む。高速ワイドビットデータバスと関連するスキューおよび歪みの問題はしたがって、軽減される。
［0005］ ＳＥＲＤＥＳシステムは毎秒１０ギガビットまたはさらに高いレートのような超高速データ伝送を可能にするが、送信機と受信機との間の差動シリアルデータチャネルのための伝送特性は、５Ｇｈｚの対応するナイキスト帯域幅（corresponding Nyquist bandwidth）にわたって線形ではない。代わりに、チャネルは、データ帯域幅のより高い周波数部分の振幅を低減する周波数依存レスポンス（frequency-dependent response）を有する。結果として生じる歪み（resulting distortion）に対抗する（counter）ためにＳＥＲＤＥＳ受信機は、周波数スペクトルにわたって線形ではないが、代わりに受信されたデータスペクトルのためにより高い周波数帯域を強調する増幅器を含む。
［0006］ 図１に示されているようなこの周波数依存増幅（frequency-dependent amplification）を提供するために、従来のＳＥＲＤＥＳ受信機増幅器は、第二ステージトランスインピーダンス増幅器ステージ１１０を駆動する第一ステージトランスコンダクタンス増幅器ステージ１０５を含み得る。第一ステージ１０５内で、差動ペアのトランジスタＭ１およびＭ２は、電流源Ｉ１およびＩ２によってバイアスされる。これらの電流源を組み合わせて、それぞれ、トランジスタＭ１およびＭ２のゲートを駆動する入力電圧ＩＮおよびＩＮＸから形成される差動入力電圧に応答してトランジスタＭ１とＭ２との間にステアされる（steered）バイアス電流を作り出す。トランジスタＭ１およびＭ２によって伝導される（conducted）電流において結果として生じる差は、それらのドレインにおいて電圧差を生じさせ、それらは、負荷抵抗器ＲＬを通して電力供給装置に結合される。第二ステージ１１０の中のトランスインピーダンス増幅器１１５は、トランジスタのドレインにわたる差動電圧を出力電圧ＯＵＴおよびＯＵＴＸから形成される差動出力電圧に増幅する。第二ステージ１１０は、電流源Ｉ３によってバイアスされる差動ペアのトランジスタＭ３およびＭ４によって形成される負帰還ループ（negative feedback loop）を含む。例えば、トランジスタＭ３のためのドレイン電圧ＶＭ３がトランジスタＭ４のためのドレイン電圧ＶＭ４より高いと仮定する。トランスインピーダンス増幅器１１５は、出力電圧ＯＵＴより高い出力電圧ＯＵＴＸをスイングする（swing）こととなる。ドレイン電圧におけるこの変化が比較的低い周波数である場合、出力電圧ＯＵＴＸのための高い値は、トランジスタＭ４をオンにするためにローパスフィルタ（ＬＰＦ）を通ることとなる。トランジスタＭ４は次に、そのドレイン電圧ＶＭ４をディスチャージすることとなり、それは、ドレイン電圧ＶＭ３とＶＭ４との間の差を低減する。その一方、ドレイン電圧における変化が比較的高い周波数であった場合、ドレイン電圧ＶＭ３は、ドレイン電圧ＶＭ４より高いままであることとなる。差動ペアのトランジスタＭ３およびＭ４ならびにローパスフィルタを通る負帰還はしたがって、より低い周波数で第二ステージ増幅器１１０のためのゲイン（gain）を低減する。しかしながら、ゲインのこの低減がドレイン電圧ＶＭ３およびＶＭ４のディスチャージングを要求し、したがって、電力消費を増加させる。さらに、増幅のための２つのステージの使用は、たくさんのダイ面積（die area）を要求する。
［0007］ それゆえに、広帯域幅にわたって高周波数強調（high-frequency emphasis）を提供する一方で、より大きい密度および低減された電力需要を有する改良された増幅器が技術的に必要である。
［0008］ 増幅器は、差動ペアのトランジスタのためのペアの出力端子にわたって差動出力電圧を生じさせるためにそれらのゲートにわたって差動入力電圧によって駆動される差動ペアのトランジスタとともに提供される。第１の負荷抵抗器および第１のトランスコンダクタは、出力端子の第１の１つに結合する。同様に、第２の負荷抵抗器および第２のトランスコンダクタは、出力端子の残りの第２の１つに結合する。増幅器はまた、フィルタされた差動電圧（filtered differential voltage）を生じさせるために差動出力電圧をフィルタするハイパスフィルタを含む。
［0009］ トランスコンダクタは、フィルタされた差動電圧がゼロであるとき、対応する差動ペアトランジスタを通してバイアス電流を各々駆動するためにバイアスされる。各トランスコンダクタが同じバイアス電流を伝導していることとなるため、バイアス電流間の差によって定義されているような差動バイアス電流は、ゼロに等しいこととなる。フィルタされた差動電圧がゼロから増加するにつれて、差動バイアス電流は、ゼロから増加する。増幅器に関する帯域幅および高周波数ゲインは、トランスコンダクタを通してこの正帰還からそれに応じて増加される。その一方、帯域幅およびゲインを増加させるための従来の解決策は、負荷抵抗器を低減された抵抗負荷抵抗器と単に取り替えることであったが、そのような増加は、すべての周波数にわたって負荷抵抗器を通して増加された電流ロスにおいて生じる。本明細書に開示される増幅器は、より高い周波数でこの増加されたゲインおよび増加された帯域幅を取得するが、負荷抵抗器が適宜電力消費を低減するために比較的高い抵抗を保持し得るため電力を節約する。これらおよび他の有利な特徴は、以下の詳細な説明を通してより良く理解され得る。
［0010］ 図１は、先行技術の増幅器の概略図である。 ［0011］ 図２は、本開示の実施形態にしたがう増幅器の概略図である。 ［0012］ 図３は、正帰還を持つ、および正帰還のない図２の増幅器のための周波数レスポンスを例示する。 ［0013］ 図４は、図２の増幅器を各々組み込み得る３つの受信機増幅器のシリアル配置を例示する。 ［0014］ 図５は、図２の増幅器の中のトランスコンダクタトランジスタおよび対応するイネーブリングトランジスタ(enabling transistor)の多元的な例示（plural instantiation）を示す。 ［0015］ 図６は、本開示の実施形態にしたがう増幅の例示的な方法の流れ図である。
詳細な説明
［0016］ 対応する負荷抵抗器に結合される第１の端子を各々有する差動ペアのトランジスタを含む単ステージ増幅器が、提供される。差動ペアのトランジスタのためのゲートは、増幅器のための差動ペアの入力ノードを形成する。差動ペアのトランジスタは、それらのゲートにわたって差動入力電圧に基づいてテール電流をステアする。差動ペアの中の第１のトランジスタは、第１の負荷抵抗器に結合される第１の端子を有する。同様に、差動ペアの中の残りの第２のトランジスタは、第２の負荷抵抗器に結合される第１の端子を有する。第１のトランジスタのための第２の端子は、第１の電流源に結合する。同様に、第２のトランジスタのための第２の端子は、第２の電流源に結合する。両方の電流源は、差動トランジスタ間にステアされたテール電流を組み合わせて形成する同じバイアス電流を伝導するためにバイアスされる。可変キャパシタおよび可変抵抗器は、第２の端子間に結合され得る。
［0017］ それらのゲートにわたって適用される差動入力電圧に依存して、差動ペアの中の残りのトランジスタと比べて電流源からのより多くのテール電流が、差動ペアの中の第１のおよび第２のトランジスタのうちの１つを通してステアされることとなる。差動ペアを通るこの電流ステアリングはまた、対応する負荷抵抗器を通るテール電流をステアする。各負荷抵抗器を通してステアされる電流の量に依存して、対応するオーミック電圧変化（ohmic voltage change）は、差動ペアの中のトランジスタのための第１の端子において生じる。このようにして、差動ペアのトランジスタを通る電流ステアリングは、それらの第１の端子にわたって差動出力電圧を生じさせる。
［0018] 差動ペアのトランジスタのための第１の端子はまた、トランスコンダクタトランジスタのようなトランスコンダクタに結合する。例えば、第１のトランスコンダクタトランジスタは、第１のトランジスタの第１の端子に結合し得る。同様に、第２のトランスコンダクタトランジスタは、第２のトランジスタの第１の端子に結合し得る。ハイパスフィルタは、ハイパスフィルタされた差動電圧（high-pass filtered differential voltage）を生じさせるために差動ペアの中のトランジスタの第１の端子にわたって差動出力電圧をフィルタする。各トランスコンダクタトランジスタは、ハイパスフィルタされた差動電圧がゼロ（ＤＣ）であるときＤＣバイアス電流を伝導するためにバイアスされる。ＤＣでは、差動バイアス電流（各トランスコンダクタを通して伝導される電流間の差）もゼロに等しいこととなる。トランスコンダクタトランジスタは、差動バイアス電流を増加させることによってハイパスフィルタされた差動電圧の増加に応答する。例えば、ハイパスフィルタは、第１のハイパスフィルタおよび第２のハイパスフィルタを備え得る。第１のハイパスフィルタは、差動ペアの中の第１のトランジスタの第１の端子と第２のトランスコンダクタトランジスタのゲートとの間で結合する。このようにして、第２のトランスコンダクタトランジスタによって伝導される電流は、差動入力電圧における高周波数変化に応答してそのＤＣバイアス値から交互に増加および減少する。同様に、第２のハイパスフィルタは、差動ペアの中の第２のトランジスタの第１の端子と第１のトランスコンダクタトランジスタのゲートとの間で結合する。第１のトランスコンダクタトランジスタを通して伝導される電流はしたがって、差動入力電圧における高周波数変化に応答してそのＤＣバイアス値から交互に増加および減少することとなる。
［0019］ トランスコンダクタトランジスタを通して伝導される差動バイアス電流における増加が差動入力電圧に対する差動出力電圧の比率によって定義されているように増幅器のゲインを増加させることに留意されたい。トランスコンダクタトランジスタはしたがって、増幅器のための帯域幅を増加させる差動入力電圧における比較的高い周波数変化に応答して正帰還を提供する。先行技術では、帯域幅および高周波数ゲインは、負荷抵抗器のための負荷抵抗を低減することによって増加させられた。開示される増幅器の中のトランスコンダクタトランジスタを通る正帰還はしたがって、差動入力電圧のための高周波数の間隔の間それらの抵抗を低減する適応負荷抵抗器（adaptive load resistors）を提供することと類似している。このことは、広帯域幅が、そうでなければすべての周波数にわたって低減された抵抗を有する負荷抵抗器の従来の使用によって被ることとなる電流ロスなしで取得されるという点において非常に有利である。
［0020］ 一般に、差動入力電圧は、データコンテンツに依存する期間、または高周波数および低周波数間隔の変化量（varying amounts）を有することとなる。例えば、伝送されるべきデータは、差動入力電圧がビット周期毎に状態を変更するようなものであり得る。そのような時間の間、差動入力電圧における変化は、比較的高い周波数であることとなる。その一方、伝送されるべきデータは、差動入力電圧がビット周期毎に状態を変更しないようなものであり得る。そのような周期の間の差動入力電圧における変化は、比較的低い周波数であることとなる。差動入力電圧における高周波数変化の間のトランスコンダクタトランジスタを通る正帰還は、図１の従来の２ステージ増幅器に関して説明されたパワーペナルティなしで増幅器ゲインおよび帯域幅を増加させる。具体的には、帯域幅は、増幅の追加のステージを要求することからのダイスペース需要なしで、ならびに低周波数ゲインを低減するための負帰還の使用からの過剰な電流需要および過剰な電力消費なしで増加される。
［0021］ 差動ペアのトランジスタは、ペアのＮＭＯＳトランジスタ、またはペアのＰＭＯＳトランジスタを備え得る。ＰＭＯＳの実施形態では、差動ペアのトランジスタのための第１の端子は、負荷抵抗器を通して接地に結合することとなる。その一方、ＮＭＯＳの実施形態では、第１の端子は、負荷抵抗器を通して電力供給ノードに結合する。以下の説明は、一般性の喪失なしにＮＭＯＳ差動ペアの実施形態に向けられる。
［0022］ 例示的な増幅器２００は、図２に示されている。ＮＭＯＳトランジスタＭ１およびＭ２は、接地に結合されるそれらのソースを有する電流源ＮＭＯＳトランジスタＭ３およびＭ４からのバイアス電流によって形成されるテール電流をステアする差動ペアのトランジスタを形成する。差動ペアトランジスタＭ１のソースは、電流源トランジスタＭ３のドレインに結合する。差動ペアトランジスタＭ２のソースは、電流源トランジスタＭ４のドレインに結合する。バイアス電圧ｎｂｉａｓは差動ペアトランジスタＭ１とＭ２との間にステアされるテール電流を確立するために電流源トランジスタＭ３およびＭ４のゲートを駆動する。テール電流をステアする差動入力電圧は、差動ペアトランジスタＭ１のゲートを駆動する入力電圧ｉｎｐと、差動ペアトランジスタＭ２のゲートを駆動する補完入力電圧ｉｎｍとを備える。入力電圧ｉｎｐが補完入力電圧ｉｎｍより高くサイクルする場合、電流源トランジスタＭ３およびＭ４によって確立されるますます多くのテール電流が、差動ペアトランジスタＭ２を通してステアされる残りの電流と比べて、差動ペアトランジスタＭ１を通してステアする。逆に、補完電圧ｉｎｍが入力電圧ｉｎｐより高くサイクルする場合、ますます多くのテール電流が、差動ペアトランジスタＭ１を通してステアされる残りの電流と比べて、差動ペアトランジスタＭ２を通してステアする。
［0023］ テール電流のこのステアリングは、それぞれ、差動ペアトランジスタＭ１およびＭ２のドレインに結合されるペアの負荷トランジスタＲＬにわたって電圧のオーミック降下（ohmic drop）を生じさせる。各負荷抵抗器ＲＬはまた、電力供給電圧ＶＤＤを提供する電力供給ノードに結合する。差動入力電圧がすべてのバイアス電流が差動ペアトランジスタＭ１を通してステアするようなものである場合、事実上、電流は差動ペアトランジスタＭ２を通って流れない。よって、差動ペアトランジスタＭ２のドレイン電圧ｏｕｔｐがＶＤＤにチャージされるような差動ペアトランジスタＭ２のドレインに結合される負荷抵抗器ＲＬにわたって電圧のオーミック降下は、存在しない。その一方、差動ペアトランジスタＭ１のためのドレイン電圧ｏｕｔｎは、対応する負荷抵抗器ＲＬにおけるオーミックロス（ohmic loss）に依存して接地にディスチャージすることとなる。差動トランジスタＭ１およびＭ２のゲートを駆動する際のミラー効果（Miller effect）を低減するために、キャパシタＣ１は、差動ペアトランジスタＭ１のゲートと差動ペアトランジスタＭ２のドレインとの間で結合する。同様に、キャパシタＣ２は、差動ペアトランジスタＭ２のゲートと差動ペアトランジスタＭ１のドレインとの間で結合する。
［0024］ 対応するトランスコンダクタトランジスタは、各差動ペアトランジスタのドレインに結合する。例えば、トランスコンダクタＰＭＯＳトランジスタＰ４は、差動ペアトランジスタＭ１のドレインに結合する。対応するトランスコンダクタＰＭＯＳトランジスタＰ６は、差動ペアトランジスタＭ２のドレインに結合する。これらのトランスコンダクタトランジスタがない場合、出力電圧ｏｕｔｐおよびｏｕｔｍによって定義されているような差動出力電圧のための高周波数強調は、差動ペアトランジスタＭ１およびＭ２のソースに結合されるＲＣネットワークによってのみ生じることとなる。その点について、ＲＣネットワークにおけるペアの可変抵抗器Ｒｓは、差動ペアトランジスタＭ１およびＭ２のソース間で結合する。さらに、ＲＣネットワークにおける残りのペアの可変キャパシタＣｓは、差動ペアトランジスタＭ１およびＭ２のソース間で結合する。単一の可変抵抗器がペアの可変抵抗器Ｒｓの代わりに使用され得ることは理解されることとなる。同様に、単一の可変キャパシタは、ペアの可変キャパシタＣｓの代わりに使用され得る。
［0025］ １つの実施形態では、ＰＭＯＳトランスコンダクタトランジスタは、ハイパスフィルタされた差動電圧に応答してゲインを増加させるための手段を備えるとみなされることができ、ここにおいて、ゲインは、差動入力電圧に対する差動出力電圧の比率によって定義される。
［0026］ トランスコンダクタトランジスタＰ４およびＰ６からの正帰還なしで、可変抵抗器Ｒｓからの抵抗の量および可変キャパシタＣｓからのキャパシタンスの量は、入力電圧ｉｎｐおよびｉｎｍによって定義されているような差動入力電圧の、出力電圧ｏｕｔｐおよびｏｕｔｍによって定義されているような差動出力電圧への増幅に関して高周波数強調を決定する。図３は、トランスコンダクタトランジスタＰ４およびＰ６が本明細書にさらに説明されるようにディセーブルされる増幅器２００のための例示的な周波数レスポンス３００を示す。そのような場合では、高周波数強調は、差動ペアトランジスタＭ１およびＭ２のソースに結合されるＲＣネットワークによってのみ確立される。周波数レスポンス３００を持つ実施形態の場合、増幅されたデータ信号に関する帯域幅は、約５ＧＨｚである。周波数レスポンス３００と対照的に、図３に示されている周波数レスポンス３０５は、トランスコンダクタトランジスタＰ４およびＰ６のイネーブリング（enabling）に対応する。このイネーブルメントの結果として、周波数レスポンス３０５は、周波数レスポンス３００と比べて高周波数レスポンスの増加された帯域幅およびさらなる強調を有する。
［0027］ 可変抵抗器Ｒｓおよび可変キャパシタＣｓによって形成されるＲＣネットワークは、代替の実施形態において変更され得る。例えば、可変キャパシタＣｓが除外される場合、周波数レスポンスは、それが周波数レスポンス３００および３０５のために示されたような高周波数ピーク（high-frequency peak）を有さないこととなるという点においてフラットであることとなる。したがって、その中に可変キャパシタＲｓを含むものもあれば、それらを含まないものもある増幅器２００のシリアルチェーン（serial chain）が、形成され得る。例えば、図４は、可変ゲイン増幅器（variable gain amplifier）（ＶＧＡ）、連続時間線形等化器（continuous-time-linear-equalizer）（ＣＴＬＥ）増幅器、および加算増幅器（summing amplifier）のシリアルチェーンを例示する。各増幅器は、図２の増幅器２００に関して説明されたように類似して構築され得る。ＶＧＡ増幅器では、しかしながら、可変キャパシタＣｓは、より高い周波数に対するピーキング（peaking）がないように除去される。ＶＧＡ増幅器のためのＶＧＡゲイン設定は、可変抵抗器Ｒｓのための可変抵抗の量を代わりに制御することとなる。その一方、ＣＴＬＥ増幅器は、ＣＴＬＥ増幅器のための線形等化器ゲイン設定が図３の周波数レスポンス３０５に関して示されたような高周波数ピーキングの量を決定するように可変キャパシタＣｓを含み得る。最後に、加算増幅器は、可変キャパシタＣｓを排除することができ、可変抵抗器Ｒｓと固定の抵抗を取り替え得る。よって、加算増幅器のためのゲイン設定は存在しない。
［0028］ 一般に、増幅器２００に要求される周波数レスポンスのタイプは、差動出力電圧によって駆動されるべきであるどんなエンドポイント（endpoint）でも負荷キャパシタンスＣＬ（例示されていない）に依存する。負荷抵抗器ＲＬに関する抵抗と併せてこの負荷キャパシタンスは、増幅器２００の周波数レスポンスに関するポール（pole）に影響を与える。増幅器２００は、トランスコンダクタトランジスタＰ４およびＰ６と併せて周波数レスポンス３０５の帯域幅を広げるためにこのポールのための値を増加させるペアのハイパスフィルタ２１０および２１０を含む。具体的には、ハイパスフィルタ２０５は、差動ペアトランジスタＭ１のドレインからトランスコンダクタトランジスタＰ６のためのゲートに結合するキャパシタＣｆを含む。ハイパスフィルタ２０５はまた、バイアス電圧ｐｂｉａｓを搬送するノードとトランスコンダクタトランジスタＰ６のゲートとの間で結合する抵抗器Ｒｆを含む。出力電圧ｏｕｔｍにおける高周波数変化の代わりに、バイアス電圧ｐｂｉａｓは、そのＤＣバイアス電流を確立するためにトランスコンダクタトランジスタＰ６のゲートを駆動する。ハイパスフィルタ２１０は、ハイパスフィルタ２１０が差動ペアトランジスタＭ２のドレインからトランスコンダクタトランジスタＰ４のためのゲートに結合するキャパシタＣｆも包含するという点においてハイパスフィルタ２０５に類似している。さらに、ハイパスフィルタ２１０は、ｐｂｉａｓ電圧ノードからトランスコンダクタトランジスタＰ６のゲートに結合する抵抗器Ｒｆを含む。
［0029］ 入力電圧ｉｎｐが補完入力電圧ｉｎｍより十分に高い場合、出力電圧ｏｕｔｍが接地にディスチャージすることとなるのに対して、出力電圧ｏｕｔｐは、ＶＤＤにチャージすることとなる。差動入力電圧におけるこの特定の変化が高周波数変化である場合、ハイパスフィルタ２０５は、出力電圧ｏｕｔｍのための低減された電圧をトランスコンダクタトランジスタＰ６のゲートに伝導することとなる。トランスコンダクタトランジスタＰ６は次に、（バイアス電圧ｐｂｉａｓによって確立されるどのようなＤＣバイアス値と比べても）より多くの電流を伝導し、それは、ＶＤＤに向かってさらに高く出力電圧ｏｕｔｐを上昇させる。次に、出力電圧ｏｕｔｐのこの突然の増加は、出力電圧ｏｕｔｍが接地に向かってさらに低くディスチャージし得るようにトランスコンダクタトランジスタＰ４をオフするためにハイパスフィルタ２１０を通してフィルタする。トランスコンダクタトランジスタＰ４およびＰ６を通して伝導される差動バイアス電流におけるこの増加はまた、差動ペアトランジスタＭ１およびＭ２を通して伝導する。差動入力電圧における高周波数変化に応答してこの正帰還は、増幅器２００のための帯域幅および高周波数ゲインを増加させる。このことは、負荷抵抗器ＲＬのための負荷抵抗が電力消費を低減させるために比較的高い値で保持され得るという点において、非常に有利である。その一方、帯域幅を増加させるために負荷抵抗を低減させる先行技術の実施は、電力消費を増加させる。
［0030］ 類似の影響（effect）が、補完入力電圧ｉｎｍが入力電圧ｉｎｐより十分に高いとき発生する。そのような変化のために、出力電圧ｏｕｔｍがＶＤＤにチャージすることとなるのに対して、出力電圧ｏｕｔｐは、接地にディスチャージすることとなる。差動入力電圧におけるこの変化が十分に突然である（高周波数）場合、ハイパスフィルタ２１０は、出力電圧ｏｕｔｐに関する低電圧状態をトランスコンダクタトランジスタＰ４のゲートにパスすることとなる。トランスコンダクタトランジスタＰ４を通る電流は次に、ＶＤＤに向かって出力電圧ｏｕｔｍをさらに上昇させるために（バイアス電圧ｐｂｉａｓによって確立されるような）そのＤＣバイアス値と比べて増加されることとなる。ハイパスフィルタ２０５は、出力電圧ｏｕｔｍのためのこの突然に、より高い値（this abruptly higher value）をトランスコンダクタトランジスタＰ６のゲートにパスし、それは次に、出力電圧ｏｕｔｐがさらに接地にディスチャージし得るようにより少ない電流をパスする。このようにして、トランスコンダクタトランジスタＰ４およびＰ６と併せてハイパスフィルタ２１０および２０５は、差動入力電圧における高周波数変化に応答して差動ペアトランジスタＭ１およびＭ２のドレインにわたって差動出力電圧を上昇させるために正帰還を提供する。
［0031］ この正帰還なしで、負荷抵抗器ＲＬのための負荷キャパシタンスおよび抵抗は、その帯域幅を制御する増幅器２００のための固有周波数（natural frequency）を定義する。それは、図３の周波数レスポンス３００における５ＧＨｚを超えるロールオフ（roll-off above 5 GHz）を制御するこの固有周波数である。負荷キャパシタンスが高い場合、先行技術の増幅器は、十分な帯域幅およびゲインを保持するために負荷抵抗を低減する必要があることとなる。しかし、負荷抵抗におけるそのような低減が差動ペアトランジスタＭ１およびＭ２を通してディスチャージされる電流の量を増加させ、したがって電力消費を増加させる。その一方、本明細書に開示された正帰還は、帯域幅が負荷抵抗におけるそのような低減を要求することなく保持されることを可能にし、したがって、電力を節約する。イネーブルされたトランスコンダクタトランジスタＰ４およびＰ６を持つ増幅器２００のための固有周波数が負荷抵抗ＲＬ、負荷キャパシタンスＣＬ、ハイパスフィルタキャパシタンスＣｆ、およびハイパスフィルタ抵抗Ｒｆの積の逆数の平方根（square root of the inverse of the product）と等しいことが示されることができる。ハイパスキャパシタンスＣｆおよびハイパス抵抗Ｒｆはしたがって、正帰還なしで発生することとなる固有周波数と比べて固有周波数を拡大し、それは代わりに、負荷抵抗ＲＬおよび負荷キャパシタンスＣＬの積の逆数の平方根と等しいこととなる。
［0032］ 正帰還の量を適応的にチューニングする（tune）能力、ひいては差動出力電圧におけるより高い周波数成分（components）の上昇を提供するために、トランスコンダクタトランジスタＰ４およびＰ６は、イネーブル信号によって各々制御される、対応する複数のトランジスタを各々備え得る。具体的には、トランスコンダクタトランジスタＰ４は、対応するトランジスタＰ２のような対応するスイッチを通して電力供給ノードに各々結合する複数のトランスコンダクタトランジスタＰ４を備え得る。各トランジスタＰ２は、対応するトランスコンダクタトランジスタＰ４がいずれの正帰還にも寄与することとなるか否かを決定するイネーブル信号ｅｎによって制御される。同様に、各トランスコンダクタトランジスタＰ６は、対応するトランジスタＰ５のような対応するスイッチを通して電力供給ノードに各々結合する複数のトランスコンダクタトランジスタＰ６を備え得る。イネーブル信号ｅｎは、対応するトランスコンダクタトランジスタＰ６がいずれの正帰還にも寄与することとなるか否かを制御する。
［0033］ 複数のトランジスタ（plural transistors）Ｐ５およびＰ６のための例示的な実施形態は、図５に示されている。ゼロ番目のトランジスタＰ５０から（ｍ−１）番目のトランジスタＰ５ｍ−１に及ぶ、ｍ個のトランジスタＰ５があり、ここで、ｍは、正の複数の整数（positive plural integer）である。各Ｐ５トランジスタは、電力供給電圧ＶＤＤを供給するための電力供給ノードに結合されるそのソースを有する。さらに、ゼロ番目のトランジスタＰ６０から（ｍ−１）番目のトランジスタＰ６ｍ−１に及ぶ、ｍ個の対応するトランスコンダクタトランジスタＰ６がある。各トランスコンダクタトランジスタＰ６に関するソースは、対応するトランジスタＰ５のドレインに結合する。ｍビットワイドイネーブルワードｅｎ＜０：ｍ−１＞は、Ｐ５トランジスタのゲートを駆動する。具体的には、イネーブルビットｅｎ＜ｍ−１＞がＰ５ｍ−１トランジスタのゲートを駆動するようにイネーブルビットｅｎ＜０＞は、Ｐ５０トランジスタのゲートを駆動し、イネーブルビットｅｎ＜１＞は、Ｐ５１トランジスタのゲートを駆動する、等。イネーブルビットは、対応するＰ５トランジスタが伝導するように低くさせられることによってアサートされる。Ｐ６トランジスタは、その対応するＰ５トランジスタが伝導していることを可能にされる場合、上記に説明されたように正帰還を提供することができる。Ｐ４およびＰ２トランジスタは、類似して配置される。
［0034］ アサートされたイネーブルビットの数に関わらず変更されない出力ノードのためのＤＣバイアスを維持するために、複数のＰＭＯＳトランスコンダクタトランジスタ（Ｐ８）は、複数のＰ６トランスコンダクタトランジスタに対応する。同様に、複数のＰＭＯＳトランスコンダクタトランジスタ（Ｐ３）は、複数のＰ４トランスコンダクタトランジスタに対応する。Ｐ３およびＰ８トランスコンダクタトランジスタのゲートは、バイアス電圧ｐｂｉａｓによってバイアスされる。Ｐ４およびＰ６トランスコンダクタトランジスタのゲートは、図２のハイパスフィルタ２０５および２１０によって生じるようにｐｂｉａｓのＨＦ強化版（HF-enhanced version）によってバイアスされる。バイアス電圧ｐｂｉａｓはしたがって、出力ノードのためにＤＣバイアスを決定する。各Ｐ８トランジスタのためのソースは、電力供給ノードに関連するそのソースを有する対応するＰＭＯＳトランジスタ（Ｐ７）のドレインに結合する。Ｐ８およびＰ７トランジスタの配置に類似して、各Ｐ３トランジスタのソースは、電力供給ノードに結合されるそのソースを有する対応するＰＭＯＳトランジスタ（Ｐ１）のドレインに結合する。補完イネーブルワードｅｎ＿ｂ＜０：ｍ−１＞は、Ｐ１およびＰ７トランジスタのゲートを駆動する。具体的には、ゼロ番目のイネーブルビットｅｎ＿ｂ＜０＞は、ゼロ番目のＰ１トランジスタおよびゼロ番目のＰ７トランジスタのゲートを駆動する。同様に、最後のイネーブルビットｅｎ＿ｂ＜ｍ−１＞が最後の（ｍ−１）番目のＰ１トランジスタおよび最後の（ｍ−１）番目のＰ７トランジスタのゲートを駆動するように第１のイネーブルビットｅｎ＿ｂ＜１＞は、第１のＰ１トランジスタおよび第１のＰ７トランジスタのゲートを駆動する、等。
［0035］ イネーブルビットおよび補完イネーブルビットの補完的な性質（complementary nature）は、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、およびＰ８トランジスタの各々のための数ｍが８に等しい下記の例示的な実施形態に関してより良く理解され得る。例えば、イネーブルビットがＰ２およびＰ５トランジスタの６つが伝導しているようなものであると仮定する。対応する６つのＰ４トランスコンダクタトランジスタおよび対応する６つのＰ６トランスコンダクタトランジスタはしたがって、増幅器２００に関して上記に説明されたように正帰還を提供することとなる。そのような場合では、それらが伝導していることとなるように低くアサートされるそれらのｅｎ＿ｂビットを有することとなるＰ７トランジスタの２つおよびＰ１トランジスタの２つが存在することとなる。対応する２つのＰ３トランスコンダクタトランジスタおよび対応する２つのＰ８トランスコンダクタトランジスタは次に、バイアス電圧ｐｂｉａｓに応じて伝導することとなる。より一般的には、イネーブルビットのｉがアサートされる場合、補完イネーブルビットのｍ−ｉは、アサートされることとなり、ここで、ｉは、ゼロ以上かつｍ以下である整数である。
［0036］ 正帰還を提供するためにイネーブルされるＰ４およびＰ６トランスコンダクタトランジスタの数を変化させることによって、結果として生じる固有周波数上の影響、ひいては増幅器２００のための帯域幅拡大（bandwidth extension）は、それに応じて変化し得る。さらに、図３の周波数レスポンス３０５のための高周波数強調の程度もまた、それに応じて変化し得る。図４を再び参照すると、イネーブルされたＰ４およびＰ６トランスコンダクタトランジスタの数は、ＶＧＡおよびＣＴＬＥ増幅器のためのゲイン設定の一部である。加算増幅器では、数は、可能なすべてのＰ４およびＰ６トランスコンダクタトランジスタが正帰還を提供することをイネーブルするように固定され得る。オペレーションの例示的な方法は、ここで説明されることとなる。
増幅器のためのオペレーションの例示的な方法のための流れ図が、図６に示されている。動作（act）６００は、差動出力電圧を生じさせるために差動入力電圧に応答して差動ペアのトランジスタを通してテール電流をステアリングすることを備える。出力電圧ｏｕｔｐおよびｏｕｔｍを備える差動出力電圧を生じさせるための入力電圧ｉｎｐおよびｏｕｔｍを備える差動入力電圧に応答して差動ペアトランジスタＭ１およびＭ２を通すバイアス電流のステアリングは、動作６００の例である。動作６０５は、ハイパスフィルタされた差動電圧を生じさせるために差動出力電圧をハイパスフィルタすることを備える。Ｐ４およびＰ６トランスコンダクタトランジスタのためのゲート電圧間の差は、ハイパスフィルタされた差動電圧のようなものの例である。最後に、動作６１０は、ハイパスフィルタされた差動電圧を差動ペアのトランジスタを通して伝導される差動バイアス電流にトランスコンダクティングすることを備える。Ｐ６およびＰ４トランスコンダクタトランジスタは、差動ペアのトランジスタＭ１およびＭ２を通して駆動される差動バイアス電流へのそれらのゲートにおけるハイパスフィルタされた差動電圧のトランスコンダクティングのようなものの例を提供する。
当業者が、近い将来に特定のアプリケーションを理解することとなり、それらに依存することとなる時、多くの修正、置換および変形は、それの趣旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、および材料に、ならびにそれらにおいてなされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された特定の実施形態のそれに限定されるべきでなく、むしろ、以下に添付された特許請求の範囲、およびそれらの機能的に同等のもののそれに十分に等しいべきである。
当業者が、近い将来に特定のアプリケーションを理解することとなり、それらに依存することとなる時、多くの修正、置換および変形は、それの趣旨および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、および材料に、ならびにそれらにおいてなされることができる。このことを踏まえて、本開示の範囲は、単にそれらのいくつかの例として、本明細書で例示され、説明された特定の実施形態のそれに限定されるべきでなく、むしろ、以下に添付された特許請求の範囲、およびそれらの機能的に同等のもののそれに十分に等しいべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路であって、
差動入力電圧に応答してテール電流をステアするように構成される差動ペアのトランジスタと、
前記テール電流の一部を伝導するように構成されるペアの負荷抵抗器と、
ハイパスフィルタされた差動電圧を生じさせるために前記差動ペアのトランジスタのためのペアの出力端子にわたって定義されている差動出力電圧をフィルタするように構成される差動ハイパスフィルタと、
前記差動入力電圧における高周波数変化に応答して前記差動ペアのトランジスタを通して差動バイアス電流を駆動するように構成されるトランスコンダクタと、
を備える、回路。
［Ｃ２］
前記ペアの負荷抵抗器は、
前記出力端子の第１の１つに結合される第１の負荷抵抗器と、
前記出力端子の残りの第２の１つに結合される第２の負荷抵抗器と、
を備える、Ｃ１に記載の回路。
［Ｃ３］
前記差動ペアの中の第１のトランジスタは、前記出力端子の第１の１つを含み、前記差動ペアの中の第２のトランジスタは、前記出力端子の第２の１つを含み、前記トランスコンダクタは、前記第１のトランジスタの出力端子に結合される第１の複数のトランスコンダクタトランジスタ、および前記第２のトランジスタの出力端子に結合される第２の複数のトランスコンダクタトランジスタを備える、Ｃ１に記載の回路。
［Ｃ４］
前記第１の複数のトランスコンダクタトランジスタに対応する第１の複数のスイッチ、ここにおいて、前記第１の複数のトランスコンダクタトランジスタの中の各トランスコンダクタトランジスタは、前記第１の複数のスイッチの中の前記対応するスイッチを通して電力供給ノードに結合する、をさらに備える、Ｃ３に記載の回路。
［Ｃ５］
前記第１の複数のスイッチは、イネーブルワードによって制御されるそれらのゲートを有する複数のスイッチングトランジスタを備える、Ｃ４に記載の回路。
［Ｃ６］
前記第１のトランジスタの出力端子に結合される第３の複数のトランスコンダクタトランジスタ、および前記第３の複数のトランスコンダクタトランジスタに対応する第２の複数のスイッチングトランジスタ、ここにおいて、前記第３の複数のトランスコンダクタトランジスタの中の各トランスコンダクタトランジスタは、前記第２の複数のスイッチングトランジスタの中の対応するスイッチングトランジスタを通して前記電力供給ノードに結合し、前記第２の複数のスイッチングトランジスタは、前記イネーブルワードの補完物によって制御されるそれらのゲートを有するように構成される、
をさらに備える、Ｃ５に記載の回路。
［Ｃ７］
前記差動ペアの中の第１のトランジスタは、第２の端子を含み、前記差動ペアの中の第２のトランジスタは、第２の端子を含み、前記回路は、
前記第１のトランジスタの第２の端子に結合される第１の電流源と、
前記第２のトランジスタの第２の端子に結合される第２の電流源と、
をさらに備える、Ｃ１に記載の回路。
［Ｃ８］
前記第１のトランジスタおよび前記第２のトランジスタは、各々ＮＭＯＳトランジスタであり、前記第２の端子は、ソース端子である、Ｃ７に記載の回路。
［Ｃ９］
前記第２の端子間に結合される可変抵抗器と、
前記第２の端子間に結合される可変キャパシタと、
をさらに備える、Ｃ７に記載の回路。
［Ｃ１０］
前記可変抵抗器は、ペアの可変抵抗器を備え、前記可変キャパシタは、ペアの可変キャパシタを備える、Ｃ９に記載の回路。
［Ｃ１１］
前記トランスコンダクタは、前記出力端子の第１の１つに結合される第１の複数のＰＭＯＳトランジスタ、および前記出力端子の第２の１つに結合される第２の複数のＰＭＯＳトランジスタを備える、Ｃ１に記載の回路。
［Ｃ１２］
前記差動ハイパスフィルタは、前記出力端子の前記第１の１つと前記第２の複数のＰＭＯＳトランジスタのためのゲートとの間に結合される第１のハイパスフィルタを備える、Ｃ１１に記載の回路。
［Ｃ１３］
前記差動ハイパスフィルタは、前記出力端子の前記第２の１つと前記第１の複数のＰＭＯＳトランジスタのための前記ゲートとの間に結合される第２のハイパスフィルタをさらに備える、Ｃ１２に記載の回路。
［Ｃ１４］
方法であって、
差動出力電圧を生じさせるために差動入力電圧に応答して差動ペアのトランジスタを通してテール電流をステアリングすることと、
ハイパスフィルタされた差動電圧を生じさせるために前記差動出力電圧をハイパスフィルタすることと、
前記ハイパスフィルタされた差動電圧を前記差動ペアのトランジスタを通して伝導される差動バイアス電流にトランスコンダクティングすることと、
を備える、方法。
［Ｃ１５］
前記テール電流をステアリングすることは、差動ペアのＮＭＯＳトランジスタを通して前記テール電流をステアリングすることを備える、Ｃ１４に記載の方法。
［Ｃ１６］
複数のトランスコンダクティングトランジスタから選択することと、ここにおいて、前記ハイパスフィルタされた差動電圧をトランスコンダクティングすることは、前記選択されたトランスコンダクティングトランジスタを使用して前記ハイパスフィルタされた差動電圧をトランスコンダクティングすることを備える、
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１７］
前記複数のトランスコンダクティングトランジスタから選択することは、帯域幅拡大の望ましい量を提供するために十分なトランスコンダクティングトランジスタの数を選択することを備え、前記方法は、
バイアシングトランスコンダクタトランジスタの選択された数で前記差動ペアをバイアスすること、前記選択された数は、前記選択されたトランスコンダクティングトランジスタの前記数に補完的である、
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記差動入力電圧と比べて前記差動出力電圧のためのゲインを調整するために、前記差動ペアのトランジスタのためのペアの第２の端子に結合される可変抵抗器のために可変抵抗を調整することをさらに備える、Ｃ１４に記載の方法。
［Ｃ１９］
前記差動入力電圧と比べて前記差動出力電圧のためのゲインを調整するために、前記差動ペアのトランジスタのためのペアの第２の端子に結合される可変抵抗器のために可変キャパシタンスを調整することをさらに備える、Ｃ１４に記載の方法。
［Ｃ２０］
回路であって、
差動ペアのトランジスタのためのペアの出力端子にわたって差動出力電圧を生じさせるための差動入力電圧に応答してテール電流をステアするように構成される前記差動ペアのトランジスタと、
前記ペアの出力端子に結合されるペアの負荷抵抗器と、
前記差動出力電圧をハイパスフィルタされた差動電圧にフィルタするように構成される差動ハイパスフィルタと、
前記ハイパスフィルタされた差動電圧に応答してゲインを増加させるための手段と、ここにおいて、前記ゲインは、前記差動入力電圧に対する前記差動出力電圧の比率によって定義されている、
を備える、回路。
［Ｃ２１］
前記差動ペアのトランジスタは、ペアのＮＭＯＳトランジスタを備え、前記出力端子は、前記ペアのＮＭＯＳトランジスタのためのドレインを備える、Ｃ２０に記載の回路。
［Ｃ２２］
前記ＮＭＯＳトランジスタの第１の１つのためのソースに結合される第１の電流源と、
前記ＮＭＯＳトランジスタの残りの第２の１つのためのソースに結合される第２の電流源と、
をさらに備える、Ｃ２１に記載の回路。
［Ｃ２３］
前記負荷抵抗器の第１の１つは、前記第１のＮＭＯＳトランジスタのための前記ドレインに結合され、前記負荷抵抗器の第２の１つは、前記第２のＮＭＯＳトランジスタの前記ドレインに結合される、Ｃ２１に記載の回路。
［Ｃ２４］
前記ＮＭＯＳトランジスタの第１の１つのソースと前記ＮＭＯＳトランジスタの残りの第２の１つのためのソースとの間に結合される可変抵抗器をさらに備える、Ｃ２１に記載の回路。
［Ｃ２５］
前記ＮＭＯＳトランジスタの第１の１つのソースと前記ＮＭＯＳトランジスタの残りの第２の１つのためのソースとの間に結合される可変キャパシタをさらに備える、Ｃ２１に記載の回路。
［Ｃ２６］
回路であって、
第１のトランジスタおよび第２のトランジスタを含む差動ペアのトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、第１の端子を各々含み、前記差動ペアのトランジスタは、差動入力電圧に応答してテール電流をステアするように構成される、
前記第１のトランジスタの前記第１の端子に結合される複数の第１のトランスコンダクタトランジスタと、
前記第１のトランジスタの前記第１の端子に結合される第１の負荷抵抗器と、
前記複数の第１のトランスコンダクタトランジスタに対応する複数の第１のスイッチと、各第１のトランスコンダクタトランジスタは、前記対応する第１のスイッチと直列に結合され、各第１のトランスコンダクタトランジスタは、前記対応する第１のスイッチが伝導しているとき、前記差動入力電圧における高周波数変化を前記差動ペアのトランジスタを通して伝導される差動バイアス電流にトランスコンダクティングするように構成される、
を備える、回路。
［Ｃ２７］
前記第１のトランジスタおよび前記第２のトランジスタは、ＮＭＯＳトランジスタを各々備え、前記第１の端子は、ドレイン端子である、Ｃ２６に記載の回路。
［Ｃ２８］
各第１のスイッチは、電力供給ノードと前記対応する第１のトランスコンダクタトランジスタとの間で結合する、Ｃ２７に記載の回路。
［Ｃ２９］
前記第２のトランジスタの前記第１の端子に結合される複数の第２のトランスコンダクタトランジスタをさらに備える、Ｃ２６に記載の回路。
［Ｃ３０］
前記第１のトランジスタの前記第１の端子と前記第２のトランスコンダクタトランジスタの前記ゲートとの間に結合される第１のハイパスフィルタと、
前記第１のトランジスタの前記第１の端子と前記第１のトランスコンダクタトランジスタの前記ゲートとの間に結合される第２のハイパスフィルタと、
をさらに備える、Ｃ２９に記載の回路。

Claims (30)

  1. 回路であって、
    差動入力電圧に応答してテール電流をステアするように構成される差動ペアのトランジスタと、
    前記テール電流の一部を伝導するように構成されるペアの負荷抵抗器と、
    ハイパスフィルタされた差動電圧を生じさせるために前記差動ペアのトランジスタのためのペアの出力端子にわたって定義されている差動出力電圧をフィルタするように構成される差動ハイパスフィルタと、
    前記差動入力電圧における高周波数変化に応答して前記差動ペアのトランジスタを通して差動バイアス電流を駆動するように構成されるトランスコンダクタと、
    を備える、回路。
  2. 前記ペアの負荷抵抗器は、
    前記出力端子の第１の１つに結合される第１の負荷抵抗器と、
    前記出力端子の残りの第２の１つに結合される第２の負荷抵抗器と、
    を備える、請求項１に記載の回路。
  3. 前記差動ペアの中の第１のトランジスタは、前記出力端子の第１の１つを含み、前記差動ペアの中の第２のトランジスタは、前記出力端子の第２の１つを含み、前記トランスコンダクタは、前記第１のトランジスタの出力端子に結合される第１の複数のトランスコンダクタトランジスタ、および前記第２のトランジスタの出力端子に結合される第２の複数のトランスコンダクタトランジスタを備える、請求項１に記載の回路。
  4. 前記第１の複数のトランスコンダクタトランジスタに対応する第１の複数のスイッチ、ここにおいて、前記第１の複数のトランスコンダクタトランジスタの中の各トランスコンダクタトランジスタは、前記第１の複数のスイッチの中の前記対応するスイッチを通して電力供給ノードに結合する、をさらに備える、請求項３に記載の回路。
  5. 前記第１の複数のスイッチは、イネーブルワードによって制御されるそれらのゲートを有する複数のスイッチングトランジスタを備える、請求項４に記載の回路。
  6. 前記第１のトランジスタの出力端子に結合される第３の複数のトランスコンダクタトランジスタ、および前記第３の複数のトランスコンダクタトランジスタに対応する第２の複数のスイッチングトランジスタ、ここにおいて、前記第３の複数のトランスコンダクタトランジスタの中の各トランスコンダクタトランジスタは、前記第２の複数のスイッチングトランジスタの中の対応するスイッチングトランジスタを通して前記電力供給ノードに結合し、前記第２の複数のスイッチングトランジスタは、前記イネーブルワードの補完物によって制御されるそれらのゲートを有するように構成される、
    をさらに備える、請求項５に記載の回路。
  7. 前記差動ペアの中の第１のトランジスタは、第２の端子を含み、前記差動ペアの中の第２のトランジスタは、第２の端子を含み、前記回路は、
    前記第１のトランジスタの第２の端子に結合される第１の電流源と、
    前記第２のトランジスタの第２の端子に結合される第２の電流源と、
    をさらに備える、請求項１に記載の回路。
  8. 前記第１のトランジスタおよび前記第２のトランジスタは、各々ＮＭＯＳトランジスタであり、前記第２の端子は、ソース端子である、請求項７に記載の回路。
  9. 前記第２の端子間に結合される可変抵抗器と、
    前記第２の端子間に結合される可変キャパシタと、
    をさらに備える、請求項７に記載の回路。
  10. 前記可変抵抗器は、ペアの可変抵抗器を備え、前記可変キャパシタは、ペアの可変キャパシタを備える、請求項９に記載の回路。
  11. 前記トランスコンダクタは、前記出力端子の第１の１つに結合される第１の複数のＰＭＯＳトランジスタ、および前記出力端子の第２の１つに結合される第２の複数のＰＭＯＳトランジスタを備える、請求項１に記載の回路。
  12. 前記差動ハイパスフィルタは、前記出力端子の前記第１の１つと前記第２の複数のＰＭＯＳトランジスタのためのゲートとの間に結合される第１のハイパスフィルタを備える、請求項１１に記載の回路。
  13. 前記差動ハイパスフィルタは、前記出力端子の前記第２の１つと前記第１の複数のＰＭＯＳトランジスタのための前記ゲートとの間に結合される第２のハイパスフィルタをさらに備える、請求項１２に記載の回路。
  14. 方法であって、
    差動出力電圧を生じさせるために差動入力電圧に応答して差動ペアのトランジスタを通してテール電流をステアリングすることと、
    ハイパスフィルタされた差動電圧を生じさせるために前記差動出力電圧をハイパスフィルタすることと、
    前記ハイパスフィルタされた差動電圧を前記差動ペアのトランジスタを通して伝導される差動バイアス電流にトランスコンダクティングすることと、
    を備える、方法。
  15. 前記テール電流をステアリングすることは、差動ペアのＮＭＯＳトランジスタを通して前記テール電流をステアリングすることを備える、請求項１４に記載の方法。
  16. 複数のトランスコンダクティングトランジスタから選択することと、ここにおいて、前記ハイパスフィルタされた差動電圧をトランスコンダクティングすることは、前記選択されたトランスコンダクティングトランジスタを使用して前記ハイパスフィルタされた差動電圧をトランスコンダクティングすることを備える、
    をさらに備える、請求項１４に記載の方法。
  17. 前記複数のトランスコンダクティングトランジスタから選択することは、帯域幅拡大の望ましい量を提供するために十分なトランスコンダクティングトランジスタの数を選択することを備え、前記方法は、
    バイアシングトランスコンダクタトランジスタの選択された数で前記差動ペアをバイアスすること、前記選択された数は、前記選択されたトランスコンダクティングトランジスタの前記数に補完的である、
    をさらに備える、請求項１６に記載の方法。
  18. 前記差動入力電圧と比べて前記差動出力電圧のためのゲインを調整するために、前記差動ペアのトランジスタのためのペアの第２の端子に結合される可変抵抗器のために可変抵抗を調整することをさらに備える、請求項１４に記載の方法。
  19. 前記差動入力電圧と比べて前記差動出力電圧のためのゲインを調整するために、前記差動ペアのトランジスタのためのペアの第２の端子に結合される可変抵抗器のために可変キャパシタンスを調整することをさらに備える、請求項１４に記載の方法。
  20. 回路であって、
    差動ペアのトランジスタのためのペアの出力端子にわたって差動出力電圧を生じさせるための差動入力電圧に応答してテール電流をステアするように構成される前記差動ペアのトランジスタと、
    前記ペアの出力端子に結合されるペアの負荷抵抗器と、
    前記差動出力電圧をハイパスフィルタされた差動電圧にフィルタするように構成される差動ハイパスフィルタと、
    前記ハイパスフィルタされた差動電圧に応答してゲインを増加させるための手段と、ここにおいて、前記ゲインは、前記差動入力電圧に対する前記差動出力電圧の比率によって定義されている、
    を備える、回路。
  21. 前記差動ペアのトランジスタは、ペアのＮＭＯＳトランジスタを備え、前記出力端子は、前記ペアのＮＭＯＳトランジスタのためのドレインを備える、請求項２０に記載の回路。
  22. 前記ＮＭＯＳトランジスタの第１の１つのためのソースに結合される第１の電流源と、
    前記ＮＭＯＳトランジスタの残りの第２の１つのためのソースに結合される第２の電流源と、
    をさらに備える、請求項２１に記載の回路。
  23. 前記負荷抵抗器の第１の１つは、前記第１のＮＭＯＳトランジスタのための前記ドレインに結合され、前記負荷抵抗器の第２の１つは、前記第２のＮＭＯＳトランジスタの前記ドレインに結合される、請求項２１に記載の回路。
  24. 前記ＮＭＯＳトランジスタの第１の１つのソースと前記ＮＭＯＳトランジスタの残りの第２の１つのためのソースとの間に結合される可変抵抗器をさらに備える、請求項２１に記載の回路。
  25. 前記ＮＭＯＳトランジスタの第１の１つのソースと前記ＮＭＯＳトランジスタの残りの第２の１つのためのソースとの間に結合される可変キャパシタをさらに備える、請求項２１に記載の回路。
  26. 回路であって、
    第１のトランジスタおよび第２のトランジスタを含む差動ペアのトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、第１の端子を各々含み、前記差動ペアのトランジスタは、差動入力電圧に応答してテール電流をステアするように構成される、
    前記第１のトランジスタの前記第１の端子に結合される複数の第１のトランスコンダクタトランジスタと、
    前記第１のトランジスタの前記第１の端子に結合される第１の負荷抵抗器と、
    前記複数の第１のトランスコンダクタトランジスタに対応する複数の第１のスイッチと、各第１のトランスコンダクタトランジスタは、前記対応する第１のスイッチと直列に結合され、各第１のトランスコンダクタトランジスタは、前記対応する第１のスイッチが伝導しているとき、前記差動入力電圧における高周波数変化を前記差動ペアのトランジスタを通して伝導される差動バイアス電流にトランスコンダクティングするように構成される、
    を備える、回路。
  27. 前記第１のトランジスタおよび前記第２のトランジスタは、ＮＭＯＳトランジスタを各々備え、前記第１の端子は、ドレイン端子である、請求項２６に記載の回路。
  28. 各第１のスイッチは、電力供給ノードと前記対応する第１のトランスコンダクタトランジスタとの間で結合する、請求項２７に記載の回路。
  29. 前記第２のトランジスタの前記第１の端子に結合される複数の第２のトランスコンダクタトランジスタをさらに備える、請求項２６に記載の回路。
  30. 前記第１のトランジスタの前記第１の端子と前記第２のトランスコンダクタトランジスタの前記ゲートとの間に結合される第１のハイパスフィルタと、
    前記第１のトランジスタの前記第１の端子と前記第１のトランスコンダクタトランジスタの前記ゲートとの間に結合される第２のハイパスフィルタと、
    をさらに備える、請求項２９に記載の回路。
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