JP2017512410A

JP2017512410A - 放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法

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Publication number: JP2017512410A
Application number: JP2016553386A
Authority: JP
Inventors: ヨンハクソ; サンチュルムン; チョンウンシン; ウソクコ; ソンリョンホン
Original assignee: LG Electronics Inc
Current assignee: LG Electronics Inc
Priority date: 2014-02-20
Filing date: 2015-02-23
Publication date: 2017-05-18
Anticipated expiration: 2035-02-23
Also published as: US9813275B2; US9979578B2; KR20160090885A; KR101861691B1; US20170366382A1; WO2015126195A1; CN106105232B; US9596116B2; US20170141942A1; USRE49301E1; JP6339214B2; EP3108659A4; US20150236884A1; EP3108659A1; CN106105232A

Abstract

【課題】時間領域で２個以上の異なる放送サービスを提供する放送送受信システムのデータを送信する送信装置を提供する。【解決手段】本発明は、放送信号送信装置であって、サービスデータをエンコードするエンコーダ、少なくとも一つの信号フレームをビルドするためにエンコードされたサービスデータを複数のＯＦＤＭシンボルにマップするマッパ、ＯＦＤＭ（ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘ）方法によってビルドされた少なくとも一つの信号フレーム内のデータを変調する変調器、及び変調されたデータを有する放送信号を送信する送信機を含む放送信号送信装置を提供する。【選択図】図１

Description

本発明は、放送信号送信装置、放送信号受信装置、放送信号を送受信する方法に関する。

アナログ放送信号の送信が終了すると共に、デジタル放送信号を送受信する多様な技術が開発されている。デジタル放送信号は、アナログ放送信号より多量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータに加えて、多様なタイプの追加データをさらに含むことができる。

すなわち、デジタル放送システムは、高画質（ＨＤ；ｈｉｇｈｄｅｆｉｎｉｔｉｏｎ）映像、マルチチャネルオーディオ及び多様な追加サービスを提供することができる。しかし、デジタル放送のためには、多量のデータを送信するためのデータ送信効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信装備を考慮したネットワーク柔軟性が改善される必要がある。

本発明の目的は、放送信号を送信し、時間領域で２個以上の異なる放送サービスを提供する放送送受信システムのデータをマルチプレクスし、同一のＲＦ信号帯域幅を通じてマルチプレクスされたデータを送信する装置及び方法、及びそれに対応する放送信号を受信する装置及び方法を提供することにある。

本発明の他の目的は、放送信号を送信する装置、放送信号を受信する装置、及び放送信号を送受信し、コンポーネントによってサービスに対応するデータを分類し、各コンポーネントに対応するデータをデータパイプとして送信し、データを受信及び処理する方法を提供することにある。

本発明の他の目的は、放送信号を送信する装置、放送信号を受信する装置、及び放送信号を送受信し、放送信号を提供するのに必要なシグナリング情報をシグナルする方法を提供することにある。

本発明の目的及び他の利点を達成するために、本発明は、放送信号を送信する方法を提供する。放送信号を送信する方法は、サービスデータをエンコードするステップ、少なくとも一つの信号フレームをビルドするために、前記エンコードされたサービスデータを複数のＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ）シンボルにマップすることによって少なくとも一つの信号フレームをビルドするステップ、前記ビルドされた少なくとも一つの信号フレーム内のデータをＯＦＤＭ方法によって変調するステップ、及び前記変調されたデータを有する放送信号を送信するステップを含む。

本発明は、各サービス又はサービスコンポーネントに対するＱｏＳ（ＱｕａｌｉｔｙｏｆＳｅｒｖｉｃｅｓ）を制御するサービス特性に応じてデータを処理し、多様な放送サービスを提供することができる。

本発明は、同一のＲＦ信号帯域幅を通じて多様な放送サービスを送信することによって、送信柔軟性を達成することができる。

本発明は、データ送信効率を改善し、ＭＩＭＯシステムを用いて放送信号の送受信のロバスト性を増加させることができる。

本発明によると、モバイル受信装備で又は室内環境でも、誤りなしでデジタル放送信号を受信可能な放送信号送信及び受信方法、及びその装置を提供することができる。

本発明の更なる理解を提供するために含まれ、本出願の一部に含まれ、その一部を構成する添付の図面は、本発明の実施例を示し、説明と共に本発明の原理を説明する。

本発明の実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。本発明の一実施例に係る入力フォーマッティングブロックを示す図である。本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。本発明の実施例に係るＢＩＣＭブロックを示す図である。本発明の他の実施例に係るＢＩＣＭブロックを示す図である。本発明の一実施例に係るフレームビルディングブロックを示す図である。本発明の実施例に係るＯＦＤＭ生成ブロックを示す図である。本発明の実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。本発明の実施例に係るフレーム構造を示す図である。本発明の実施例に係るフレームのシグナリング層構造を示す図である。本発明の実施例に係るプリアンブルシグナリングデータを示す図である。本発明の実施例に係るＰＬＳ１データを示す図である。本発明の実施例に係るＰＬＳ２データを示す図である。本発明の他の実施例に係るＰＬＳ２データを示す図である。本発明の実施例に係るフレームの論理構造を示す図である。本発明の実施例に係るＰＬＳマッピングを示す図である。本発明の実施例に係るＥＡＣマッピングを示す図である。本発明の実施例に係るＦＩＣマッピングを示す図である。本発明の実施例に係るＤＰのタイプを示す図である。本発明の実施例に係るＤＰマッピングを示す図である。本発明の実施例に係るＦＥＣ構造を示す図である。本発明の実施例に係るビットインタリービングを示す図である。本発明の実施例に係るセル−ワードデマルチプレキシングを示す図である。本発明の実施例に係る時間インタリービングを示す図である。本発明の実施例に係るツイスト行−列ブロックインタリーバの基本動作を示す図である。本発明の実施例に係るツイスト行−列ブロックインタリーバの動作を示す図である。本発明の実施例に係るツイスト行−列ブロックインタリーバの対角方向読み取りパターンを示す図である。本発明の実施例に係るそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。本発明の実施例に係るＱＣ−ＩＲＡＬＤＰＣコードのパリティチェックマトリックスを示す図である。本発明の実施例に係るＱＣ−ＩＲＡＬＤＰＣコードを用いたエンコーディングプロセスを示す図である。本発明の実施例に係るパリティチェックマトリックスパーミュテーションプロセスを示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るＱＣ−ＩＲＡＬＤＰＣコードをシーケンシャルにデコードする方法を示す図である。本発明の実施例に係るＬＤＰＣエンコーダを示す図である。本発明の実施例に係るコードレート７／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート７／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート７／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート７／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート７／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート７／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート７／１５の次数分散表を示した図である。本発明の実施例に係るコードレート８／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート８／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート８／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート８／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート８／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート８／１５の次数分散表を示した図である。本発明の実施例に係るコードレート１１／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート１１／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート１１／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート１１／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート１１／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート１１／１５の次数分散表を示した図である。本発明の実施例に係るコードレート１２／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート１２／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート１２／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート１２／１５のＨ１マトリックスを示した図である。本発明の実施例に係るコードレート１２／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート１２／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート１２／１５のＨ２マトリックスを示した図である。本発明の実施例に係るコードレート１２／１５の次数分散表を示した図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るパリティチェックマトリックスの各住所の表を示す図である。本発明の他の実施例に係るコンスタレーションマッパを示す図である。本発明の一実施例に係るＩＱ−バランスド／ＩＱ−シンメトリック不均一コンスタレーションマッピングの過程を示した図である。本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法によるＳＮＲ１８ｄＢにおける６４ＮＵＣのコンスタレーションを示した図である。本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの６４ＮＵＣのコンスタレーションを示した図である。本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの６４ＮＵＣのコンスタレーションを示した図である。本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションを示した図である。本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の一部を示した図である。本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の他の一部を示した図である。本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の更に他の一部を示した図である。本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションを示した図である。本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の一部を示した図である。本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の他の一部を示した図である。本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の更に他の一部を示した図である。本発明の一実施例に係るビットインタリーバを示したブロック図である。本発明の一実施例に係るＮＵＱ−２５６である場合の内部グループインタリービング過程を示した図である。本発明の一実施例に係るＮＵＣ−２５６である場合の内部グループインタリービングの書き込み過程を示した図である。本発明の一実施例に係るＮＵＣ−２５６である場合の内部グループインタリービングの読み取り過程を示した図である。本発明の一実施例に係るリマインドＱＣブロック動作（ｒｅｍａｉｎｅｄＱＣｂｌｏｃｋｏｐｅｒａｔｉｏｎ）を示した図である。本発明の一実施例に係るデマッピング及びデコーディングモジュール９０２０を示したブロック図である。本発明の他の実施例に係るビットデインタリービングを説明するブロック図である。本発明の他の実施例に係る内部グループインタリービングパラメータを示した表である。本発明の一実施例に係るＮＵＣ−１０２４である場合の内部グループインタリービングの書き込み過程を示した図である。本発明の一実施例に係るＮＵＣ−１０２４である場合の内部グループインタリービングの読み取り過程を示した図である。本発明の更に他の実施例に係る内部グループインタリービングパラメータを示した表である。本発明の他の実施例に係るリマインドＱＣブロック動作を示した図である。本発明の他の実施例に係るビットインタリーバを示したブロック図である。本発明の一実施例に係る密度エボリューション（ｄｅｎｓｉｔｙｅｖｏｌｕｔｉｏｎ）を通じて次数プロファイル（ｄｅｇｒｅｅｐｒｏｆｉｌｅ）を得る手続（ｐｒｏｃｅｓｓ）を示した数式である。本発明の一実施例に係る次数プロファイルを示す図である。本発明の他の実施例に係るビットインタリービング及びビットデインタリービングを示す図である。本発明の一実施例に係るビットインタリービングパターンを示す図である。本発明の一実施例に係る書き込み構成を示す図である。本発明の一実施例に係るサイクリックシフト動作を示した図である。本発明の一実施例に係るＱＣレベルのビットインタリービングを示した図である。本発明の一実施例に係るＱＣレベル及びビットレベルを有するサイクリックシフト動作を示した図である。本発明の一実施例に係る均一に分散されたパリティに対するサイクリックシフト動作（ｃｙｃｌｉｃｓｈｉｆｔｏｐｅｒａｔｉｏｎｆｏｒｅｖｅｎｌｙｄｉｓｐｅｒｓｅｄｐａｒｉｔｙ）を示した図である。本発明の他の実施例に係るデマッピング及びデコーディングモジュール９０２０を示したブロック図である。本発明の一実施例に係るＤＥ結果及びこれと関連するバッファを示した図である。本発明の一実施例に係るシンボルのＢＥＲ（ＢｉｔＥｒｒｏｒＲａｔｅ）、ＢＬＥＲ（ＢｌｏｃｋＥｒｒｏｒＲａｔｅ）結果を示したグラフである。本発明の一実施例に係る放送信号送信方法のフローチャートである。本発明の一実施例に係る放送信号受信方法のフローチャートである。

以下、添付の図面を参照して本発明の好ましい実施例を説明する。添付の図面を参照して以下で説明する詳細な説明は、本発明によって具現可能な実施例のみを示すよりは、本発明の例示的な実施例を説明するためのものである。次の詳細な説明は、本発明の完璧な理解を提供するために特定の細部事項を含む。しかし、本発明が、このような特定の細部事項なしでも実行可能であることは当業者にとって自明である。

本発明で使用されるほとんどの用語は、本技術で広く使用されるものから選択されたが、一部の用語は、出願人によって任意に選択されたものであって、その意味は、必要に応じて次の説明で詳細に説明する。よって、本発明は、単純な名称又は意味よりは、用語の意図された意味に基づいて理解しなければならない。

本発明は、未来の放送サービスのための放送信号を送受信する装置及び方法を提供する。本発明の実施例に係る未来の放送サービスは、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを含む。本発明は、一実施例により、非−ＭＩＭＯ（ｍｕｌｔｉｐｌｅｉｎｐｕｔｍｕｌｔｉｐｌｅｏｕｔｐｕｔ）又はＭＩＭＯを通じて未来の放送サービスのための放送信号を処理することができる。本発明の実施例に係る非−ＭＩＭＯ方式は、ＭＩＳＯ（ｍｕｌｔｉｐｌｅｉｎｐｕｔｓｉｎｇｌｅｏｕｔｐｕｔ）方式、ＳＩＳＯ（ｓｉｎｇｌｅｉｎｐｕｔｓｉｎｇｌｅｏｕｔｐｕｔ）方式などを含むことができる。

ＭＩＳＯ又はＭＩＭＯは、説明の便宜上、以下で２個のアンテナを使用するが、本発明は、２個以上のアンテナを用いるシステムに適用することができる。

本発明は、特定の使用ケースのために要求される性能を取得しながら、受信機の複雑度を最小化するのにそれぞれ最適化された３個の物理層（ＰＬ）プロファイル（ベース、ハンドヘルド及びアドバンスドプロファイル）を定義することができる。物理層（ＰＨＹ）プロファイルは、該当受信機が具現しなければならない全ての構成のサブセットである。

３個のＰＨＹプロファイルは、機能ブロックのほとんどを共有するが、特定のブロック及び／又はパラメータにおいて少し異なる。追加のＰＨＹプロファイルを未来に定義することができる。また、システム進化のために、未来のプロファイルは、ＦＥＦ（ｆｕｔｕｒｅｅｘｔｅｎｓｉｏｎｆｒａｍｅ）を通じて単一ＲＦチャネル内の既存のプロファイルとマルチプレクスされ得る。以下では、それぞれのＰＨＹプロファイルの細部事項について説明する。

１．ベースプロファイル

ベースプロファイルは、通常、ルーフトップ（ｒｏｏｆ−ｔｏｐ）アンテナに接続する固定受信装置に対する主要な使用ケースを示す。また、ベースプロファイルは、いずれかの場所に搬送可能であるが、比較的停止した受信カテゴリーに属するポータブル装置を含む。ベースプロファイルの使用は、任意の改善された具現例によってハンドヘルド装置又は車両装置に拡張可能であるが、これら使用ケースは、ベースプロファイル受信機の動作に対しては期待されない。

受信のターゲットＳＮＲ範囲は約１０ｄＢ〜２０ｄＢであって、これは、既存の放送システム（例えば、ＡＴＳＣＡ／５３）の１５ｄＢＳＮＲ受信能力を含む。受信機の複雑度及び消費電力は、ハンドヘルドプロファイルを使用するバッテリ動作ハンドヘルド装置の場合のように重要ではない。以下では、ベースプロファイルに対する重要なシステムパラメータを表１に列挙する。

２．ハンドヘルドプロファイル

ハンドヘルドプロファイルは、バッテリ電力で動作するハンドヘルド及び車両装置に使用されるように設計された。装置は、歩行者又は車両速度で移動することができる。受信機の複雑度のみならず、消費電力はハンドヘルドプロファイルの装置の具現において非常に重要である。ハンドヘルドプロファイルのターゲットＳＮＲ範囲は約０ｄＢ〜１０ｄＢであるが、より深い室内受信を対象にすると、０ｄＢ未満に到逹するように構成することができる。

低いＳＮＲ能力に加えて、受信機の移動度によって誘発されたドップラー効果に対する弾力性は、ハンドヘルドプロファイルの最も重要な性能属性である。以下では、ハンドヘルドプロファイルに対する重要なパラメータを表２に列挙する。

３．アドバンスドプロファイル

アドバンスドプロファイルは、より多くの具現複雑度を犠牲し、最も高いチャネル容量を提供する。このプロファイルは、ＭＩＭＯ送信及び受信の利用を要求し、ＵＨＤＴＶサービスは、このプロファイルが特別に設計されたターゲット使用ケースである。また、増加した容量は、与えられた帯域幅内で増加した数のサービス、例えば、ＳＤＴＶ又はＨＤＴＶサービスを許容するように使用することができる。

アドバンスドプロファイルのターゲットＳＮＲ範囲は、約２０ｄＢ〜３０ｄＢである。ＭＩＭＯ送信は、初期に既存の楕円偏波（ｅｌｌｉｐｔｉｃａｌｌｙ−ｐｏｌａｒｉｚｅｄ）送信装置を利用できるが、未来にフル電力交差偏波送信（ｆｕｌｌ−ｐｏｗｅｒｃｒｏｓｓ−ｐｏｌａｒｉｚｅｄｔｒａｎｓｍｉｓｓｉｏｎ）に拡張される。以下では、アドバンスドプロファイルに対する重要なシステムパラメータを表３に列挙する。

この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスの全てのためのプロファイルとして使用することができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルの概念を定義するのに使用することができる。また、アドバンスドプロファイルは、ＭＩＭＯを有するベースプロファイルのためのアドバンスドプロファイル、及びＭＩＭＯを有するハンドヘルドプロファイルのためのアドバンスドプロファイルに分離することができる。また、３個のプロファイルは、設計者の意図によって変更可能である。

次の用語及び定義を本発明に適用することができる。次の用語及び定義は、設計によって変更可能である。

補助ストリーム：未だに定義されていない変調及びコーディングのデータを伝達するセルのシーケンスであって、未来拡張のために、又は、ブロードキャスタ又はネットワークオペレータによる要求通りに使用することができる。

ベースデータパイプ：サービスシグナリングデータを伝達するデータパイプ

ベースバンドフレーム（又はＢＢＦＲＡＭＥ）：一つのＦＥＣエンコーディングプロセス（ＢＣＨ及びＬＤＰＣエンコーディング）への入力を形成するＫｂｃｈビットのセット

セル：ＯＦＤＭ送信の一つのキャリアによって伝達される変調値

コーディングブロック：ＰＬＳ１データのＬＤＰＣエンコーディングブロック及びＰＬＳ２データのＬＤＰＣエンコーディングブロックのうち一つ

データパイプ：サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。

データパイプ単位：フレーム内のＤＰにデータセルを割り当てる基本単位

データシンボル：プリアンブルシンボルでないフレーム内のＯＦＤＭシンボル（フレームシグナリングシンボル及びフレームエッジシンボルはデータシンボルに含まれる。）

ＤＰ＿ＩＤ：この８ビットフィールドは、ＳＹＳＴＥＭ＿ＩＤによって識別されたシステム内のＤＰを固有に識別する。

ダミーセル：ＰＬＳシグナリング、ＤＰ又は補助ストリームに使用されない残りの容量を充填するのに使用される擬似ランダム値を伝達するセル

非常警戒チャネル（ｅｍｅｒｇｅｎｃｙａｌｅｒｔｃｈａｎｎｅｌ；ＥＡＳ）：ＥＡＳ情報データを伝達するフレームの一部

フレーム：プリアンブルから開始し、フレームエッジシンボルで終了する物理層時間スロット

フレーム受信単位：ＦＥＴを含む同一又は異なる物理層プロファイルに属するフレームセットであって、スーパーフレーム内で８回繰り返される。

高速情報チャネル：サービスと対応ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネル

ＦＥＣＢＬＯＣＫ：ＤＰデータのＬＤＰＣエンコーディングビットのセット

ＦＦＴサイズ：特定のモードに使用される公称ＦＦＴサイズであって、基本期間（ｅｌｅｍｅｎｔａｒｙｐｅｒｉｏｄ）Ｔの周期で表現されるアクティブシンボル期間Ｔｓと同一である。

フレームシグナリングシンボル：ＦＦＴサイズ、保護区間（ｇｕａｒｄｉｎｔｅｒｖａｌ）及び分散型パイロットパターンの所定の組み合わせでフレームの開始時に使用されるより高いパイロット密度を有するＯＦＤＭシンボルであって、ＰＬＳデータの一部を伝達する。

フレームエッジシンボル：ＦＦＴサイズ、保護区間及び分散型パイロットパターンの所定の組み合わせでフレームの終了時に使用されるより高いパイロット密度を有するＯＦＤＭシンボル

フレームグループ：スーパーフレーム内の同一のＰＨＹプロファイルタイプを有する全てのフレームのセット

未来拡張フレーム：未来拡張のために使用可能なスーパーフレーム内の物理層時間スロットであって、プリアンブルから開始する。

フューチャーキャスト（ｆｕｔｕｒｅｃａｓｔ）ＵＴＢシステム：入力が一つ以上のＭＰＥＧ２−ＴＳ又はＩＰ又は一般ストリームであって、出力がＲＦ信号である提案された物理層放送システム

入力ストリーム：システムによってエンドユーザに伝達されるサービスのアンサンブルのためのデータのストリーム

正常データシンボル：フレームシグナリングシンボル及びフレームエッジシンボルを除いたデータシンボル

ＰＨＹプロファイル：該当受信機が具現しなければならない全ての構成のサブセット

ＰＬＳ：ＰＬＳ１及びＰＬＳ２で構成された物理層シグナリングデータ

ＰＬＳ１：固定サイズ、コーディング及び変調を有するＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２をデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。

注（ｎｏｔｅ）：フレームグループのデュレーションのために、ＰＬＳ１データは一定に維持される。

ＰＬＳ２：ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより細部的なＰＬＳデータを伝達する。

ＰＬＳ２動的データ：フレーム別に動的に変化可能なＰＬＳ２データ

ＰＬＳ２静的データ：フレームグループのデュレーションの間に静的に維持されるＰＬＳ２データ

プリアンブルシグナリングデータ：プリアンブルシンボルによって伝達され、システムの基本モードを識別するのに使用されるシグナリングデータ

プリアンブルシンボル：基本ＰＬＳデータを伝達し、フレームの初期に位置する固定長さパイロットシンボル

注：プリアンブルシンボルは、主に高速初期帯域スキャンのために使用され、システム信号、そのタイミング、周波数オフセット及びＦＦＴサイズを検出する。

未来の使用のために予約：現在の文書では定義されないが、未来に定義可能である。

スーパーフレーム：８個のフレーム反復単位のセット

時間インタリービングブロック（ＴＩブロック）：時間インタリーバメモリの一つの用途に対応する時間インタリービングが行われるセルのセット

ＴＩグループ：特定のＤＰのための動的容量割り当てが行われる単位であって、整数、すなわち、動的に変わる数のＸＦＥＣＢＬＯＣＫで構成される。

注：ＴＩグループは、一つのフレームに直接マップされたり、多数のフレームにマップされ得る。これは、一つ以上のＴＩブロックを含むことができる。

タイプ１ＤＰ：全てのＤＰがＴＤＭ方式でマップされるフレームのＤＰ

タイプ２ＤＰ：全てのＤＰがＦＤＭ方式でマップされるフレームのＤＰ

ＸＦＥＣＢＬＯＣＫ：一つのＬＤＰＣＦＥＣＢＬＯＣＫの全てのビットを伝達するＮｃｅｌｌｓセルのセット

図１は、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。

本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、入力フォーマッティングブロック１０００、ＢＩＣＭ（ｂｉｔｉｎｔｅｒｌｅａｖｅｄｃｏｄｉｎｇ＆ｍｏｄｕｌａｔｉｏｎ）ブロック１０１０、フレーム構造ブロック１０２０、ＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ）生成ブロック１０３０、及びシグナリング生成ブロック１０４０を含むことができる。以下では、放送信号を送信する装置の各モジュールの動作を説明する。

ＩＰストリーム／パケット及びＭＰＥＧ２−ＴＳはメイン入力フォーマットで、他のストリームタイプは一般ストリームとして処理される。これらのデータ入力に加えて、管理情報が入力され、各入力ストリームに対する該当帯域幅のスケジューリング及び割り当てを制御する。一つ又は多数のＴＳストリーム、ＩＰストリーム及び／又は一般ストリームの入力が同時に許容される。

入力フォーマッティングブロック１０００は、各入力ストリームを一つ又は多数のデータパイプにデマルチプレクスし、独立コーディング及び変調がデータパイプに適用される。データパイプ（ＤＰ）は、ロバスト性制御のための基本単位であって、ＱｏＳに影響を与える。一つ又は多数のサービス又はサービスコンポーネントは単一のＤＰによって伝達され得る。入力フォーマッティングブロック１０００の動作の細部事項については後で説明する。

データパイプは、サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。

また、データパイプ単位は、フレーム内のＤＰにデータセルを割り当てる基本ユニットである。

ＢＩＣＭブロック１０１０において、パリティデータが誤り訂正のために追加され、エンコードされたビットストリームは複素数値のコンスタレーションシンボルにマップされる。シンボルは、該当ＤＰに使用される特定のインタリービング深さを横切ってインタリーブされる。アドバンスドプロファイルに対して、ＭＩＭＯエンコーディングがＢＩＣＭブロック１０１０で行われ、追加のデータ経路はＭＩＭＯ送信のための出力で追加される。ＢＩＣＭブロック１０１０の細部事項については後で説明する。

フレームビルディングブロック１０２０は、入力ＤＰのデータセルをフレーム内のＯＦＤＭシンボルにマップすることができる。マップした後、周波数インタリービングは、周波数領域多様性に使用され、特に、周波数選択フェーディングチャネルを防止する。フレームビルディングブロック１０２０の動作の細部事項については後で説明する。

各フレームの初期にプリアンブルを挿入した後、ＯＦＤＭ生成ブロック１０３０は、保護区間として循環前置（ｃｙｃｌｉｃｐｒｅｆｉｘ）を有する従来のＯＦＤＭ変調を適用することができる。アンテナ空間ダイバーシティのために、分散型ＭＩＳＯ方式が送信機に適用される。また、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅｐｏｗｅｒｒｅｄｕｃｔｉｏｎ）方式が時間領域で行われる。柔軟なネットワーク計画のために、この提案は、多様なＦＦＴサイズ、保護区間の長さ及び該当パイロットパターンのセットを提供する。ＯＦＤＭ生成ブロック１０３０の動作に対する詳細な内容は後で説明する。

シグナリング生成ブロック１０４０は、各機能ブロックの動作に使用される物理層シグナリング情報を生成することができる。また、このシグナリング情報は、関心のあるサービスが受信側で適切に回復されるように送信される。シグナリング生成ブロック１０４０の動作の細部事項については後で説明する。

図２、図３及び図４は、本発明の実施例に係る入力フォーマッティングブロック１０００を示す。以下では、各図面に対して説明する。

図２は、本発明の一実施例に係る入力フォーマッティングブロックを示す図である。図２は、入力信号が単一入力ストリームであるときの入力フォーマッティングブロックを示す。

図２に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

物理層への入力は、一つ又は多数のデータストリームで構成することができる。各データストリームは一つのＤＰによって伝達される。モード適応モジュールは、入り込むデータストリームをベースバンドフレーム（ＢＢＦ）のデータフィールドにスライスする。システムは、３つのタイプの入力データストリーム、すなわち、ＭＰＥＧ２−ＴＳ、インターネットプロトコル（ＩＰ）及びＧＳ（ｇｅｎｅｒｉｃｓｔｒｅａｍ）をサポートする。ＭＰＥＧ２−ＴＳは、固定長さ（１８８バイト）パケットで特性化され、第１バイトはシンク（ｓｙｎｃ）バイト（０ｘ４７）である。ＩＰストリームは、ＩＰパケットヘッダ内でシグナルされる可変長さＩＰデータグラムパケットで構成される。システムは、ＩＰストリームのためのＩＰｖ４及びＩＰｖ６をサポートする。ＧＳは、カプセル化パケットヘッダ内でシグナルされる可変長さパケット又は固定長さパケットで構成することができる。

（ａ）は、信号ＤＰのためのモード適応ブロック２０００及びストリーム適応ブロック２０１０を示し、（ｂ）は、ＰＬＳ信号を生成して処理するＰＬＳ生成ブロック２０２０及びＰＬＳスクランブラ２０３０を示す。以下では、各ブロックの動作を説明する。

入力ストリームスプリッタは、入力ＴＳ、ＩＰ、ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離する。モード適応モジュール２０１０は、ＣＲＣエンコーダ、ＢＢ（ｂａｓｅｂａｎｄ）フレームスライサ及びＢＢフレームヘッダ挿入ブロックで構成される。

ＣＲＣエンコーダは、ユーザパケット（ＵＰ）レベル、すなわち、ＣＲＣ−８、ＣＲＣ−１６及びＣＲＣ−３２で誤り訂正のための３つのタイプのＣＲＣエンコーディングを提供する。計算されたＣＲＣバイトはＵＰの後に添付される。ＣＲＣ−８はＴＳストリームに使用され、ＣＲＣ−３２はＩＰストリームに使用される。ＧＳストリームがＣＲＣエンコーディングを提供しない場合、提案されたＣＲＣエンコーディングが適用されなければならない。

ＢＢフレームスライサは、入力を内部論理ビットフォーマットにマップする。最初に受信されたビットはＭＢＳであると定義される。ＢＢフレームスライサは、利用可能なデータフィールド容量と同一の多数の入力ビットを割り当てる。ＢＢＦペイロードと同一の多数の入力ビットを割り当てるために、ＵＰパケットストリームはＢＢＦのデータフィールドに合わせてスライスされる。

ＢＢフレームヘッダ挿入ブロックは、２バイトの固定長さＢＢＦヘッダをＢＢフレームの前に挿入することができる。ＢＢＦヘッダは、ＳＴＵＦＦＩ（１ビット）、ＳＹＮＣＤ（１３ビット）及びＲＦＵ（２ビット）で構成される。固定２バイトＢＢＦヘッダに加えて、ＢＢＦは、２バイトＢＢＦヘッダの端に拡張フィールド（１バイト又は３バイト）を有することができる。

ストリーム適応ブロック２０１０は、スタッフィング（ｓｔｕｆｆｉｎｇ）挿入ブロック及びＢＢスクランブラで構成される。

スタッフィング挿入ブロックは、スタッフィングフィールドをＢＢフレームのペイロードに挿入することができる。ストリーム適応への入力データがＢＢフレームを充填するのに十分である場合、ＳＴＵＦＦＩは「０」に設定され、ＢＢＦはスタッフィングフィールドを有さない。そうでない場合、ＳＴＵＦＦＩが「１」に設定され、スタッフィングフィールドがＢＢＦヘッダの直後に挿入される。スタッフィングフィールドは、２バイトのスタッフィングフィールドヘッダ及び可変サイズのスタッフィングデータを含む。

ＢＢスクランブラは、エネルギー分散（ｅｎｅｒｇｙｄｉｓｐｅｒｓａｌ）のために完全なＢＢＦをスクランブルする。スクランブリングシーケンスはＢＢＦと同時に発生する。スクランブリングシーケンスは、フィードバックされたシフトレジスタによって生成される。

ＰＬＳ生成ブロック２０２０は、物理層シグナリング（ＰＬＳ）データを生成することができる。ＰＬＳは、受信機に物理層ＤＰにアクセスする手段を提供する。ＰＬＳデータは、ＰＬＳ１データ及びＰＬＳ２データで構成される。

ＰＬＳ１データは、固定サイズ、コーディング及び変調を有するフレーム内のＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２データをデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。ＰＬＳ１データは、ＰＬＳ２データの受信及びデコーディングを可能にするのに要求されるパラメータを含む基本送信パラメータを提供する。また、ＰＬＳ１データは、フレームグループのデュレーションの間に一定に維持される。

ＰＬＳ２データは、ＦＳＳシンボルで伝送されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより詳細なＰＬＳデータを伝達する。ＰＬＳ２は、受信機に十分なデータを提供し、所望のＤＰをデコードするパラメータを含む。また、ＰＬＳ２シグナリングは、２つのタイプのパラメータ、すなわち、ＰＬＳ２静的データ（ＰＬＳ２−ＳＴＡＴデータ）及びＰＬＳ２動的データ（ＰＬＳ２−ＤＹＮデータ）で構成される。ＰＬＳ２静的データは、フレームグループのデュレーションの間に静的に残っているＰＬＳ２データであり、ＰＬＳ２動的データは、フレーム別に動的に変わり得るＰＬＳ２データである。

ＰＬＳデータの細部事項については後で説明する。

ＰＬＳスクランブラ２０３０は、エネルギー分散のために生成されたＰＬＳデータをスクランブルすることができる。

上述したブロックは、省略したり、類似又は同一の機能を有するブロックに取り替えることができる。

図３は、本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。

図３に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

図３は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングブロックのモード適応ブロックを示す。

多数の入力ストリームを処理する入力フォーマッティングブロックのモード適応ブロックは、独立的に多数の入力ストリームを処理することができる。

図３を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、入力ストリームスプリッタ３０００、入力ストリーム同期化器３０１０、補償遅延ブロック３０２０、ヌル（ｎｕｌｌ）パケット削除ブロック３０３０、ヘッド圧縮ブロック３０４０、ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０を含むことができる。以下では、モード適応ブロックの各ブロックを説明する。

ＣＲＣエンコーダ３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０の動作は、図２を参照して説明したＣＲＣエンコーダ、ＢＢフレームスライサ及びＢＢヘッダ挿入ブロックに対応するので、それに対する説明は省略する。

入力ストリームスプリッタ３０００は、入力ＴＳ、ＩＰＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離することができる。

入力ストリーム同期化器３０１０はＩＳＳＹと称することができる。ＩＳＳＹは、任意の入力データフォーマットに対する一定のエンド−ツー−エンド送信遅延及びＣＢＲ（ｃｏｎｓｔａｎｔｂｉｔｒａｔｅ）を保証する適切な手段を提供することができる。ＩＳＳＹは、常にＴＳを伝達する多数のＤＰの場合に使用され、選択的に、ＧＳストリームを伝達するＤＰに使用される。

補償遅延ブロック３０２０は、ＩＳＳＹ情報の挿入後に分離されたＴＳパケットストリームを遅延させ、受信機内の追加のメモリを要求せずにＴＳパケット再結合メカニズムを許容することができる。

ヌルパケット削除ブロック３０３０は、ＴＳ入力ストリームケースにのみ使用される。任意のＴＳ入力ストリーム又は分離されたＴＳストリームは、ＣＢＲＴＳストリームにＶＢＲ（ｖａｒｉａｂｌｅｂｉｔ−ｒａｔｅ）サービスを収容するために存在する多数のヌルパケットを有することができる。この場合、不要な送信オーバーヘッドを避けるために、ヌルパケットが識別され、送信されない。受信機において、除去されたヌルパケットは、送信時に挿入されたＤＮＰ（ｄｅｌｅｔｅｄｎｕｌｌ−ｐａｃｋｅｔ）カウンタを参照し、本来にあった正確な場所に再挿入され、一定のビットレートを保証し、タイムスタンプ（ＰＣＲ）アップデートに対する必要性を避けることができる。

ヘッド圧縮ブロック３０４０は、パケットヘッダ圧縮を提供し、ＴＳ又はＩＰ入力ストリームに対する送信効率を増加させることができる。受信機がヘッダの所定部分に対する先験的情報（ａｐｒｉｏｒｉｉｎｆｏｒｍａｔｉｏｎ）を有し得るので、この既知の情報は送信機で削除され得る。

伝送ストリームに対して、受信機は、シンク−バイト構成（０ｘ４７）及びパケット長さ（１８８バイト）に関する先験的情報を有する。入力ＴＳストリームが一つのＰＩＤを有するコンテンツを伝達すると、すなわち、一つのサービスコンポーネント（ビデオ、オーディオなど）又はサービスサブコンポーネント（ＳＶＣベース層、ＳＶＣインヘンスメント層、ＭＶＣベースビュー又はＭＶＣ従属ビュー）に対してのみ、ＴＳパケットヘッダ圧縮を（選択的に）伝送ストリームに適用することができる。入力ストリームがＩＰストリームであると、ＩＰパケットヘッダ圧縮が選択的に使用される。

図４は、本発明の他の実施例に係る入力フォーマッティングブロックを示す図である。

図４に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

図４は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングモジュールのストリーム適応ブロックを示す。

図４を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、スケジューラ４０００、１フレーム遅延ブロック４０１０、スタッフィング挿入ブロック４０２０、帯域内（ｉｎ−ｂａｎｄ）シグナリング４０３０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０を含むことができる。以下では、ストリーム適応ブロックのそれぞれのブロックを説明する。

スタッフィング挿入ブロック４０２０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０の動作は、図２を参照して説明したスタッフィング挿入ブロック、ＢＢスクランブラ、ＰＬＳ生成ブロック及びＰＬＳスクランブラに対応するので、それに対する説明は省略する。

スケジューラ４０００は、それぞれのＤＰのＦＥＣＢＬＯＣＫの量から全体のフレームにわたった全体のセル割り当てを決定することができる。ＰＬＳ、ＥＡＣ及びＦＩＣに対する割り当てを含めて、スケジューラはＰＬＳ２−ＤＹＮデータの値を生成し、これは、フレームのＦＳＳ内の帯域内シグナリング又はＰＬＳセルとして送信される。ＦＥＣＢＬＯＣＫ、ＥＡＣ及びＦＩＣの細部事項については後で説明する。

１フレーム遅延ブロック４０１０は、入力データを１送信フレームだけ遅延させ、次のフレームに関するスケジューリング情報を、ＤＰに挿入される帯域内シグナリング情報に対する現在のフレームを通じて送信させることができる。

帯域内シグナリング４０３０は、ＰＬＳ２データの遅延されていない部分をフレームのＤＰに挿入することができる。

図５は、本発明の実施例に係るＢＩＣＭブロックを示す図である。

図５に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。

上述したように、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを提供することができる。

ＱｏＳは、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置によって提供されるサービスの特性に依存するので、各サービスに対応するデータは、異なる方式を通じて処理される必要がある。よって、本発明の実施例に係るＢＩＣＭブロックは、ＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式をデータ経路にそれぞれ対応するデータパイプに独立的に適用することによって、それに入力されたＤＰを独立的に処理することができる。結果的に、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、それぞれのＤＰを介して送信されるそれぞれのサービス又はサービスコンポーネントに対するＱｏＳを制御することができる。

（ａ）は、ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロックを示し、（ｂ）は、アドバンスドプロファイルのＢＩＣＭブロックを示す。

ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロック及びアドバンスドプロファイルによって共有されたＢＩＣＭブロックは、各ＤＰを処理する複数の処理ブロックを含むことができる。

以下では、ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロック、及びアドバンスドプロファイルのためのＢＩＣＭブロックのそれぞれの処理ブロックを説明する。

ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００は、データＦＥＣエンコーダ５０１０、ビットインタリーバ５０２０、コンスタレーションマッパ５０３０、ＳＳＤ（ｓｉｇｎａｌｓｐａｃｅｄｉｖｅｒｓｉｔｙ）エンコーディングブロック５０４０及び時間インタリーバ５０５０を含むことができる。

データＦＥＣエンコーダ５０１０は、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。アウターコーディング（ＢＣＨ）は選択的なコーディング方法である。データＦＥＣエンコーダ５０１０の動作の細部事項については後で説明する。

ビットインタリーバ５０２０は、データＦＥＣエンコーダ５０１０の出力をインタリーブし、効率的に具現可能な構造を提供しながらＬＤＰＣコード及び変調方式の組み合わせで最適化された性能を達成することができる。ビットインタリーバ５０２０の動作の細部事項については後で説明する。

コンスタレーションマッパ５０３０は、ＱＰＳＫ、ＱＡＭ−１６、不均一ＱＡＭ（ＮＵＱ−６４、ＮＵＱ−２５６、ＮＵＱ−１０２４）又は不均一コンスタレーション（ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ−１０２４）を用いてベース及びハンドヘルドプロファイル内のビットインタリーバ５０２０からの各セルワード及びアドバンスドプロファイル内のセル−ワードデマルチプレクサ５０１０−１からのセルワードを変調し、電力正規化コンスタレーションポイントを提供することができる。このコンスタレーションマッピングはＤＰに対してのみ適用される。ＱＡＭ−１６及びＮＵＱが方形（ｓｑｕａｒｅｓｈａｐｅｄ）であるが、ＮＵＣは任意の形状を有する。それぞれのコンスタレーションが９０度の任意の倍数で回転すると、回転したコンスタレーションは正確に本来のコンスタレーションと重畳する。この「回転−感覚（ｒｏｔａｔｉｏｎ−ｓｅｎｓｅ）対称特性は、実数成分及び虚数成分の平均電力及び容量を互いに同一にする。ＮＵＱ及びＮＵＣは、各コードレートに対して特別に定義され、使用される特定の一つがＰＬＳ２データで提出されたパラメータ（ＤＰ＿ＭＯＤ）によってシグナルされる。

ＳＳＤエンコーディングブロック５０４０は、２（２Ｄ）、３（３Ｄ）及び４（４Ｄ）次元でセルをプリコードし、異なるフェーディング条件下で受信ロバスト性を増加させることができる。

時間インタリーバ５０５０はＤＰレベルで動作し得る。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。時間インタリーバ５０５０の動作の細部事項については後で説明する。

アドバンスドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００−１は、データＦＥＣエンコーダ、ビットインタリーバ、コンスタレーションマッパ及び時間インタリーバを含むことができる。しかし、処理ブロック５０００−１は処理ブロック５０００と区別され、セル−ワードデマルチプレクサ５０１０−１及びＭＩＭＯエンコーディングブロック５０２０−１をさらに含む。

また、処理ブロック５０００−１のデータＦＥＣエンコーダ、ビットインタリーバ、コンスタレーションマッパ及び時間インタリーバの動作は、上述したデータＦＥＣエンコーダ５０１０、ビットインタリーバ５０２０、コンスタレーションマッパ５０３０及び時間インタリーバ５０５０に対応するので、それに対する説明は省略する。

セル−ワードデマルチプレクサ５０１０−１は、アドバンスドプロファイルのＤＰに使用され、単一セル−ワードストリームをＭＩＭＯ処理のためのデュアルセル−ワードストリームに分離する。セル−ワードデマルチプレクサ５０１０−１の動作の細部事項については後で説明する。

ＭＩＭＯエンコーディングブロック５０２０−１は、ＭＩＭＯエンコーディング方式を用いてセル−ワードデマルチプレクサ５０１０−１の出力を処理することができる。ＭＩＭＯエンコーディング方式は、放送信号の送信のために最適化された。ＭＩＭＯ技術は、容量を増加させる優れた方式であるが、チャネル特性に依存する。特に、ブロードキャスティングに対して、異なる信号伝播特性によって誘発された２個のアンテナ間の受信された信号電力の差又はチャネルの強いＬＯＳ成分は、ＭＩＭＯから容量利得を得ることを困難にし得る。提案されたＭＩＭＯエンコーディング方式は、ＭＩＭＯ出力信号のうち一つの回転ベースのプリコーディング及び位相ランダム化を用いてこの問題を克服する。

ＭＩＭＯエンコーディングは、送信機及び受信機で少なくとも２個のアンテナを必要とする２ｘ２ＭＩＭＯシステムを目的とすることができる。この提案において、２個のＭＩＭＯエンコーディングモード、すなわち、ＦＲ−ＳＭ（ｆｕｌｌ−ｒａｔｅｓｐａｔｉａｌｍｕｌｔｉｐｌｅｘｉｎｇ）及びＦＲＦＤ−ＳＭ（ｆｕｌｌ−ｒａｔｅｆｕｌｌ−ｄｉｖｅｒｓｉｔｙｓｐａｔｉａｌｍｕｌｔｉｐｌｅｘｉｎｇ）が定義される。ＦＲ−ＳＭエンコーディングは、受信機側で比較的小さい複雑度の増加と共に容量の増加を提供するが、ＦＲＦＤ−ＳＭエンコーディングは、受信機側で大きい複雑度の増加と共に、容量の増加及び追加の多様性利得を提供する。提案されたＭＩＭＯエンコーディング方式は、アンテナ極性構成に対する制限を有さない。

ＭＩＭＯ処理は、アドバンスドプロファイルフレームのために要求することができ、これは、アドバンスドプロファイルフレーム内の全てのＤＰがＭＩＭＯエンコーダによって処理されることを意味する。ＭＩＭＯ処理はＤＰレベルで適用することができる。コンスタレーションマッパ出力（ｃｏｎｓｔｅｌｌａｔｉｏｎｍａｐｐｅｒｏｕｔｐｕｔ）（ＮＵＱ）のペア（ｅ_1,i及びｅ_2,i）は、ＭＩＭＯエンコーダの入力に供給することができる。ＭＩＭＯエンコーダ出力のペア（ｇ_1,i及びｇ_2,i）は、それぞれのＴＸアンテナのＯＦＤＭシンボル（ｌ）及び同一のキャリア（ｋ）によって送信され得る。

図６は、本発明の他の実施例に係るＢＩＣＭブロックを示す図である。

図６に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。

図６は、物理層シグナリング（ＰＬＳ）、非常警戒チャネル（ＥＡＣ）及び高速情報チャネル（ＦＩＣ）の保護のためのＢＩＣＭブロックを示す。ＥＡＣは、ＥＡＳ情報を伝達するフレームの一部であって、ＦＩＣは、サービスと該当ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネルである。ＥＡＣ及びＦＩＣの細部事項については後で説明する。

図６を参照すると、ＰＬＳ、ＥＡＣ及びＦＩＣの保護のためのＢＩＣＭブロックは、ＰＬＳＦＥＣエンコーダ６０００、ビットインタリーバ６０１０、コンスタレーションマッパ６０２０及び時間インタリーバ６０３０を含むことができる。

また、ＰＬＳＦＥＣエンコーダ６０００は、スクランブラ、ＢＣＨエンコーディング／ゼロ挿入ブロック、ＬＤＰＣエンコーディングブロック及びＬＤＰＣパリティパンクチャリングブロックを含むことができる。以下では、ＢＩＣＭブロックの各ブロックを説明する。

ＰＬＳＦＥＣエンコーダ６０００は、スクランブルされたＰＬＳ１／２データ、ＥＡＣ及びＦＩＣセクションをエンコードすることができる。

スクランブラは、ＢＣＨエンコーディング及び短縮及びパンクチャされたＬＤＰＣエンコーディング前にＰＬＳ１データ及びＰＬＳ２データをスクランブルすることができる。

ＢＣＨエンコーディング／ゼロ挿入ブロックは、ＰＬＳ保護のために短縮されたＢＣＨコードを用いてスクランブルされたＰＬＳ１／２データに対してアウターエンコーディングを行い、ＢＣＨエンコーディング後にゼロビットを挿入することができる。ＰＬＳ１データに対してのみ、ＬＤＰＣエンコーディング前にゼロ挿入の出力ビットがパーミュート（ｐｅｒｍｕｔｅ）され得る。

ＬＤＰＣエンコーディングブロックは、ＬＤＰＣコードを用いてＢＣＨエンコーディング／ゼロ挿入ブロックの出力をエンコードすることができる。完全なコーディングブロック（Ｃ_ldpc）を生成するために、パリティビット（Ｐ_ldpc）がそれぞれのゼロ挿入ＰＬＳ情報ブロック（Ｉ_ldpc）から組織的にエンコードされ、その後に添付される。

ＰＬＳ１及びＰＬＳ２に対するＬＤＰＣコードパラメータは、次の表４の通りである。

ＬＤＰＣパリティパンクチャリングブロックは、ＰＬＳ１データ及びＰＬＳ２データに対してパンクチャリングを行うことができる。

ＰＬＳ１データの保護に短縮が適用されると、任意のＬＤＰＣパリティビットは、ＬＤＰＣエンコーディング後にパンクチャされる。また、ＰＬＳ２データの保護のために、ＰＬＳ２のＬＤＰＣパリティビットはＬＤＰＣエンコーディング後にパンクチャされる。これらのパンクチャされたビットは送信されない。

ビットインタリーバ６０１０は、それぞれ短縮及びパンクチャされたＰＬＳ１データ及びＰＬＳ２データをインタリーブする。

コンスタレーションマッパ６０２０は、ビットインタリーブされたＰＬＳ１データ及びＰＬＳ２データをコンスタレーションにマップすることができる。

時間インタリーバ６０３０は、マップされたＰＬＳ１データ及びＰＬＳ２データをインタリーブすることができる。

図７は、本発明の一実施例に係るフレームビルディングブロックを示す図である。

図７に示したフレームビルディングブロックは、図１を参照して説明したフレームビルディングブロック１０２０の実施例に該当する。

図７を参照すると、フレームビルディングブロックは、遅延補償ブロック７０００、セルマッパ７０１０及び周波数インタリーバ７０２０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。

遅延補償ブロック７０００は、データパイプと対応ＰＬＳデータとの間のタイミングを調節し、送信端で時間が共に合わせられるように保証することができる。ＰＬＳデータは、入力フォーマッティングブロック及びＢＩＣＭブロックによって誘発されたデータパイプの遅延を処理することによって、データパイプと同一の量だけ遅延される。ＢＩＣＭブロックの遅延は、主に時間インタリーバ５０５０による。帯域内シグナリングデータは、次のＴＩグループの情報を伝達し、シグナルされるＤＰより一つのフレームだけ速く伝達される。よって、遅延補償ブロックは、帯域内シグナリングデータを遅延させる。

セルマッパ７０１０は、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルをフレーム内のＯＦＤＭシンボルのアクティブキャリアにマップすることができる。セルマッパ７０１０の基本機能は、もしあれば、ＤＰ、ＰＬＳセル及びＥＡＣ／ＦＩＣセルのそれぞれに対してＴＩによって生成されたデータセルをフレーム内のＯＦＤＭシンボルのそれぞれに対応するアクティブＯＦＤＭセルのアレイにマップすることである。サービスシグナリングデータ（ＰＳＩ（ｐｒｏｇｒａｍｓｐｅｃｉｆｉｃｉｎｆｏｒｍａｔｉｏｎ）／ＳＩ））は、データパイプによって個別的に集めて伝送することができる。セルマッパは、スケジューラによって生成された動的情報及びフレーム構造の構成によって動作する。フレームの細部事項については後で説明する。

周波数インタリーバ７０２０は、セルマッパ７０１０から受信されたデータセルをランダムにインタリーブし、周波数多様性を提供することができる。また、周波数インタリーバ７０２０は、異なるインタリービングシード（ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ）順序を用いて２個の順次的なＯＦＤＭシンボルで構成されるＯＦＤＭシンボルペアに対して動作し、単一フレーム内の最大のインタリービング利得を得ることができる。周波数インタリーバ７０２０の動作の細部事項については後で説明する。

図８は、本発明の実施例に係るＯＦＤＭ生成ブロックを示す図である。

図８に示したＯＦＤＭ生成ブロックは、図１を参照して説明したＯＦＤＭ生成ブロック１０３０の実施例に該当する。

ＯＦＤＭ生成ブロックは、フレームビルディングブロックによって生成されたセルによってＯＦＤＭキャリアを変調し、パイロットを挿入し、送信される時間領域信号を生成する。また、このブロックは、保護区間を順次挿入し、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅｐｏｗｅｒｒａｔｉｏ）減少処理を適用して最終ＲＦ信号を生成する。

図８を参照すると、フレームビルディングブロックは、パイロット及び予約トーン挿入ブロック８０００、２Ｄ−ｅＳＦＮエンコーディングブロック８０１０、ＩＦＦＴ（ｉｎｖｅｒｓｅｆａｓｔＦｏｕｒｉｅｒｔｒａｎｓｆｏｒｍ）ブロック８０２０、ＰＡＰＲ減少ブロック８０３０、保護区間挿入ブロック８０４０、プリアンブル挿入ブロック８０５０、他のシステム挿入ブロック８０６０及びＤＡＣブロック８０７０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。

パイロット及び予約トーン挿入ブロック８０００は、パイロット及び予約トーンを挿入することができる。

ＯＦＤＭシンボル内の多様なセルは、パイロットとして知られた基準情報で変調され、パイロットは、受信機で先験的に知られた送信値を有する。パイロットセルの情報は、分散されたパイロット、反復パイロット（ｃｏｎｔｉｎｕａｌｐｉｌｏｔ）、エッジパイロット、ＦＳＳ（ｆｒａｍｅｓｉｇｎａｌｉｎｇｓｙｍｂｏｌ）パイロット及びＦＥＳ（ｆｒａｍｅｅｄｇｅｓｙｍｂｏｌ）パイロットで構成される。それぞれのパイロットは、パイロットタイプ及びパイロットパターンによって特定のブースティング電力レベルで送信される。パイロット情報の値は、任意の与えられたシンボル上のそれぞれの送信されたキャリアに対して一連の値である基準シーケンスから導出される。パイロットは、フレーム同期化、周波数同期化、時間同期化、チャネル推定及び送信モードの識別に使用することができ、また、位相雑音をフォローする（ｆｏｌｌｏｗｉｎｇ）のに使用することができる。

基準シーケンスから取得された基準情報は、フレームのプリアンブル、ＦＳＳ及びＦＥＳを除いた全てのシンボルで分散されたパイロットセルで送信される。反復パイロットは、フレームの全てのシンボルに挿入される。反復パイロットの数と位置は、ＦＦＴサイズ及び分散されたパイロットパターンに依存する。エッジキャリアは、プリアンブルシンボルを除いた全てのシンボル内のエッジパイロットである。これらは、スペクトルのエッジまで周波数補間を許容するために挿入される。ＦＳＳパイロットはＦＳＳに挿入され、ＦＥＳパイロットはＦＥＳに挿入される。これらは、フレームのエッジまで時間補間を許容するために挿入される。

本発明の実施例に係るシステムは、ＳＦＮネットワークをサポートし、分散型ＭＩＳＯ方式は、選択的に非常にロバストな送信モードをサポートするのに使用される。２Ｄ−ｅＳＦＮは、多数のＴＸアンテナを用いる分散型ＭＩＳＯ方式であって、それぞれのＴＸアンテナはＳＦＮネットワーク内の異なる送信側に配置される。

２Ｄ−ｅＳＦＮエンコーディングブロック８０１０は、ＳＦＮ構成で時間及び周波数多様性を生成するために２Ｄ−ｅＳＦＮ処理を行い、多数の送信機から送信された信号の位相を歪曲することができる。そのため、長い時間の間の低いフラットフェーディング又は深いフェーディングによるバーストエラーを緩和することができる。

ＩＦＦＴブロック８０２０は、ＯＦＤＭ変調方式を用いて２Ｄ−ｅＳＦＮエンコーディングブロック８０１０からの出力を変調することができる。パイロットとして（又は予約トーンとして）指定されていないデータシンボル内の任意のセルは、周波数インタリーバからのデータセルのうち一つを伝達する。セルはＯＦＤＭキャリアにマップされる。

ＰＡＰＲ減少ブロック８０３０は、時間領域内の多様なＰＡＰＲ減少アルゴリズムを用いて入力信号に対するＰＡＰＲ減少を行うことができる。

保護区間挿入ブロック８０４０は保護区間を挿入することができ、プリアンブル挿入ブロック８０５０は信号の前にプリアンブルを挿入することができる。プリアンブルの構造の細部事項については後で説明する。他のシステム挿入ブロック８０６０は、時間領域で複数の放送送受信システムの信号をマルチプレクスし、放送サービスを提供する２個以上の異なる放送送信／受信システムのデータが同一のＲＦ信号帯域幅で同時に送信され得る。この場合、２個以上の異なる放送送受信システムは、異なる放送サービスを提供するシステムを称する。異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを称する。それぞれの放送サービスと関連するデータは、異なるフレームを通じて送信され得る。

ＤＡＣブロック８０７０は、入力デジタル信号をアナログ信号に変換し、アナログ信号を出力することができる。ＤＡＣブロック８０７０から出力された信号は、物理層プロファイルによって多数の出力アンテナを介して送信され得る。本発明の実施例に係るＴＸアンテナは、垂直又は水平極性（ｐｏｌａｒｉｔｙ）を有することができる。

図９は、本発明の実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。

本発明の実施例によって未来の放送サービスのための放送信号を受信する装置は、図１を参照して説明した未来の放送サービスのために放送信号を送信する装置に対応し得る。

本発明の実施例によって未来の放送サービスのための放送信号を受信する装置は、同期化及び復調モジュール９０００、フレームパーシングモジュール９０１０、デマッピング及びデコーディングモジュール９０２０、出力プロセッサ９０３０及びシグナリングデコーディングモジュール９０４０を含むことができる。以下では、放送信号を受信する装置の各モジュールの動作を説明する。

同期化及び復調モジュール９０００は、ｍ個のＲｘアンテナを介して入力信号を受信し、放送信号を受信する装置に対応するシステムに対して信号検出及び同期化を行い、放送信号を送信する装置によって行われる手続の逆の手続に対応する復調を行うことができる。

フレームパーシングモジュール９１００は、入力信号フレームをパースし、ユーザによって選択されたサービスが送信されるデータを抽出することができる。放送信号を送信する装置がインタリービングを行うと、フレームパーシングモジュール９１００は、インタリービングの逆の手続に対応するデインタリービングを行うことができる。この場合、抽出される必要がある信号及びデータの位置は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードし、放送信号を送信する装置によって生成されたシグナリング情報を回復することによって得ることができる。

デマッピング及びデコーディングモジュール９２００は、入力信号をビット領域データに変換した後、必要に応じてデインタリービングを行うことができる。デマッピング及びデコーディングモジュール９２００は、送信効率のために適用されたマッピングに対してデマッピングを行い、デコーディングを通じて送信チャネルに対して生成された誤りを訂正することができる。この場合、デマッピング及びデコーディングモジュール９２００は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードすることによって、デマッピング及びデコーディングに必要な送信パラメータを得ることができる。

出力プロセッサ９３００は、放送信号を送信し、送信効率を改善する装置によって適用される多様な圧縮／信号処理手続の逆の手続を行うことができる。この場合、出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータから必要な制御情報を得ることができる。出力プロセッサ８３００の出力は、放送信号を送信する装置に入力される信号に対応し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４又はｖ６）及び一般ストリームであり得る。

シグナリングデコーディングモジュール９４００は、同期化及び復調モジュール９０００によって復調された信号からＰＬＳ情報を得ることができる。上述したように、フレームパーシングモジュール９１００、デマッピング及びデコーディングモジュール９２００及び出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータを用いてその機能を実行することができる。

図１０は、本発明の実施例に係るフレーム構造を示す図である。

図１０は、スーパーフレーム内のフレームタイプ及びＦＲＵの例示的な構成を示す。（ａ）は、本発明の実施例に係るスーパーフレームを示し、（ｂ）は、本発明の実施例に係るＦＲＵ（ｆｒａｍｅｒｅｐｅｔｉｔｉｏｎｕｎｉｔ）を示し、（ｃ）は、ＦＲＵ内の可変ＰＨＹプロファイルのフレームを示し、（ｄ）はフレームの構造を示す。

スーパーフレームは８個のＦＲＵで構成することができる。ＦＲＵは、フレームのＴＤＭのための基本マルチプレキシング単位であって、スーパーフレーム内で８回繰り返される。

ＦＲＵ内の各フレームは、ＰＨＹプロファイル（ベース、ハンドヘルド、アドバンスド）及びＦＥＴのうち一つに属する。ＦＲＵ内のフレームの最大許容数は４であり、与えられたＰＨＹプロファイルは、ＦＲＵ（例えば、ベース、ベース、ハンドヘルド、アドバンスド）で０倍から４倍までの任意の回数だけ表れ得る。ＰＨＹプロファイルの定義は、必要であれば、プリアンブル内のＰＨＹ＿ＰＲＯＦＩＬＥの予約値を用いて拡張することができる。

ＦＥＴ部分は、含まれるならば、ＦＲＵの端に挿入される。ＦＥＴがＦＲＵに含まれると、スーパーフレームでＦＥＴの最小数は８である。ＦＥＴ部分が互いに隣接することは推薦されない。

また、一つのフレームは、多数のＯＦＤＭシンボル及びプリアンブルに分離される。（ｄ）に示したように、フレームは、プリアンブル、一つ以上のフレームシグナリングシンボル（ＦＳＳ）、正常データシンボル及びフレームエッジシンボル（ＦＥＳ）を含む。

プリアンブルは、高速フューチャーキャストＵＴＢシステム信号の検出が可能であり、信号の効率的な送受信のための基本送信パラメータのセットを提供する特殊シンボルである。プリアンブルの細部説明については後で説明する。

ＦＳＳの主要目的はＰＬＳデータを伝達することにある。高速同期化及びチャネル推定、及びＰＬＳデータの高速デコーディングのために、ＦＳＳは、正常データシンボルより密集したパイロットパターンを有する。ＦＥＳは、正確にＦＳＳと同一のパイロットを有し、これは、ＦＥＳの直前のシンボルに対して外挿せず、ＦＥＳ内の周波数専用補間及び時間補間を可能にする。

図１１は、本発明の実施例に係るフレームのシグナリング層構造を示す図である。

図１１は、３個の主要部分、すなわち、プリアンブルシグナリングデータ１１０００、ＰＬＳ１データ１１０１０及びＰＬＳ２データ１１０２０に分離されたシグナリング層構造を示す。全てのフレームでプリアンブルシンボルによって伝達されるプリアンブルの目的は、そのフレームの送信タイプ及び基本送信パラメータを指示することにある。ＰＬＳ１は、受信機がＰＬＳ２データにアクセスし、ＰＬＳ２データをデコードするようにし、これは、関心のあるＤＰにアクセスするパラメータを含む。ＰＬＳ２は、全てのフレームで伝達され、２個の主要部分、すなわち、ＰＬＳ２−ＳＴＡＴデータ及びＰＬＳ２−ＤＹＮデータに分離される。ＰＬＳ２データの静的及び動的部分には、必要であればパディングが後に来る。

図１２は、本発明の実施例に係るプリアンブルシグナリングデータを示す図である。

プリアンブルシグナリングデータは、フレーム構造内で受信機がＰＬＳデータにアクセスし、ＤＰをトレースさせるのに必要な情報の２１ビットを伝達する。プリアンブルシグナリングの細部事項は次の通りである。

ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、現在のフレームのＰＨＹプロファイルタイプを示す。異なるＰＨＹプロファイルタイプのマッピングは、以下の表５に与えられる。

ＦＦＴ＿ＳＩＺＥ：この２ビットフィールドは、以下の表６に記載したように、フレームグループ内の現在のフレームのＦＦＴサイズを示す。

ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、以下の表７に記載したように、現在のスーパーフレーム内の保護区間の分数（ｆｒａｃｔｉｏｎ）値を示す。

ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、ＥＡＣが現在のフレームに提供されるか否かを示す。このフィールドが「１」に設定されると、ＥＡＳ（ｅｍｅｒｇｅｎｃｙａｌｅｒｔｓｅｒｖｉｃｅ）が現在のフレームで提供される。このフィールドが「０」に設定されると、ＥＡＳが現在のフレームで伝達されない。このフィールドは、スーパーフレーム内で動的にスイッチされ得る。

ＰＩＬＯＴ＿ＭＯＤＥ：この１ビットフィールドは、プロファイルモードが現在のフレームグループ内の現在のフレームに対してモバイルモードであるのか、それとも固定モードであるのかを指示する。このフィールドが「０」に設定されると、モバイルパイロットモードが使用される。このフィールドが「１」に設定されると、固定パイロットモードが使用される。

ＰＡＰＲ＿ＦＬＡＧ：この１ビットフィールドは、ＰＡＰＲ減少が現在のフレームグループ内の現在のフレームに使用されるか否かを指示する。このフィールドが「１」に設定されると、ＰＡＰＲ減少にトーン予約（ｔｏｎｅｒｅｓｅｒｖａｔｉｏｎ）が使用される。このフィールドが「０」に設定されると、ＰＡＰＲ減少が使用されない。

ＦＲＵ＿ＣＯＮＦＩＧＵＲＥ：この３ビットフィールドは、現在のスーパーフレーム内に存在するＦＲＵ（ｆｒａｍｅｒｅｐｅｔｉｔｉｏｎｕｎｉｔ）のＰＨＹプロファイルタイプ構成を示す。現在のスーパーフレームで伝達される全てのプロファイルタイプは、現在のスーパーフレーム内の全てのフレーム内のこのフィールドで識別される。３ビットフィールドは、以下の表８に示したように、各プロファイルに対する異なる定義を有する。

ＲＥＳＥＲＶＥＤ：この７ビットフィールドが未来の使用のために予約される。

図１３は、本発明の実施例に係るＰＬＳ１データを示す図である。

ＰＬＳ１データは、ＰＬＳ２の受信及びデコーディングを可能にするのに必要なパラメータを含む基本送信パラメータを提供する。上述したように、ＰＬＳ１データは、一つのフレームグループの全体のデュレーションの間に変更されない。ＰＬＳ１データのシグナリングフィールドの詳細な定義は次の通りである。

ＰＲＥＡＭＢＬＥ＿ＤＡＴＡ：この２０ビットフィールドは、ＥＡＣ＿ＦＬＡＧを除いたプリアンブルシグナリングデータの写本である。

ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵ：この２ビットフィールドは、ＦＲＵ当たりのフレームの数を示す。

ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この３ビットフィールドは、フレームグループで伝達されるペイロードデータのフォーマットを指示する。ＰＡＹＬＯＡＤ＿ＴＹＰＥは、表９に示したようにシグナルされる。

ＮＵＭ＿ＦＳＳ：この２ビットフィールドは、現在のフレーム内のＦＳＳシンボルの数を示す。

ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、送信された信号フォーマットのバージョンを示す。ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮは、２個の４ビットフィールド、すなわち、メジャーバージョン及びマイナーバージョンに分離される。

メジャーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮフィールドのＭＳＢ４ビットは、メジャーバージョン情報を示す。メジャーバージョンフィールドの変化は、非−下位−互換（ｎｏｎ−ｂａｃｋｗａｒｄ−ｃｏｍｐａｔｉｂｌｅ）変化を示す。デフォルト値は「００００」である。この標準に記載したバージョンにおいて、値は「００００」に設定される。

マイナーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮのＬＳＢ４ビットは、マイナーバージョン情報を示す。マイナーバージョンフィールドの変化は下位互換性である。

ＣＥＬＬ＿ＩＤ：これは、ＡＴＳＣネットワークで地理的なセルを固有に識別する１６ビットフィールドである。ＡＴＳＣセルカバレッジ領域は、フューチャーキャストＵＴＢシステムに使用される周波数の数に依存し、一つ以上の周波数で構成することができる。ＣＥＬＬ＿ＩＤの値が知られていないか、特定されていない場合、このフィールドは「０」に設定される。

ＮＥＴＷＯＲＫ＿ＩＤ：これは、現在のＡＴＳＣネットワークを固有に識別する１６ビットフィールドである。

ＳＹＳＴＥＭ＿ＩＤ：この１６ビットフィールドは、ＡＴＳＣネットワーク内のフューチャーキャストＵＴＢシステムを固有に識別する。フューチャーキャストＵＴＢシステムは、入力が一つ以上の入力ストリーム（ＴＳ、ＩＰ、ＧＳ）であって、出力がＲＦ信号である地上波放送システムである。フューチャーキャストＵＴＢシステムは、もしあれば、一つ以上のＰＨＹプロファイル及びＦＥＴを伝達する。同一のフューチャーキャストＵＴＢシステムは、異なる入力ストリームを伝達することができ、異なる地理的領域で異なるＲＦ周波数を使用してローカルサービス挿入を許容する。フレーム構造及びスケジューリングは、一つの場所で制御され、フューチャーキャストＵＴＢシステム内で全ての送信に対して同一である。一つ以上のフューチャーキャストＵＴＢシステムは、全て同一の物理層構造及び構成を有することを意味する同一のＳＹＳＴＥＭ＿ＩＤを有することができる。

次のループは、各フレームタイプのＦＲＵ構成及び長さを指示するのに使用されるＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ、ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ、ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ及びＲＥＳＥＲＶＥＤで構成される。ループサイズは固定され、４個のＰＨＹプロファイル（ＦＥＴを含む）がＦＲＵ内でシグナルされる。ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵが４より小さいと、使用されないフィールドはゼロで充填される。

ＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目（ｉは、ループインデックスである）フレームのＰＨＹプロファイルタイプを示す。このフィールドは、表８に示したように、同一のシグナリングフォーマットを使用する。

ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ：この２ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの長さを示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮと共にＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨを用いて、フレームデュレーションの正確な値を得ることができる。

ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの保護区間の分数値を示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮは、表７によってシグナルされる。

ＲＥＳＥＲＶＥＤ：この４ビットフィールドが未来の使用のために予約される。

次のフィールドは、ＰＬＳ２データをデコードするパラメータを提供する。

ＰＬＳ２＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、ＰＬＳ２保護によって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。ＬＤＰＣコードの細部事項については後で説明する。

ＰＬＳ２＿ＭＯＤ：この３ビットフィールドは、ＰＬＳ２によって使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。

ＰＬＳ２＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、現在のフレームグループで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌｃｏｄｅｄｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃ_{total_partial_block}）を示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＰＬＳ２＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＰＬＳ２＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＰＬＳ２＿ＲＥＰ＿ＦＬＡＧ：この１ビットフラグは、現在のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。

ＰＬＳ２＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、現在のフレームグループの全てのフレームで伝達されるＰＬＳ２に対する部分コーディングブロック（ｐａｒｔｉａｌｃｏｄｅｄｂｌｏｃｋｓ）の集合のサイズ（ＱＡＭセルの数として特定される）（Ｃ_{total_partial_block}）を示す。反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。

ＰＬＳ２＿ＮＥＸＴ＿ＭＯＤ：この３ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＦＬＡＧ：この１ビットフィールドは、次のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌｃｏｄｅｄｂｌｏｃｋｓ）の集合のサイズ（ＱＡＭセルの数として特定される）（Ｃ_{total_partial_block}）を示す。次のフレームグループで反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループで一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループで一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＰＬＳ２＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、現在のフレームグループ内のＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。下記の表１２は、このフィールドの値を示す。このフィールドが「００」に設定されると、現在のフレームでＰＬＳ２に対して追加のパリティが使用されない。

ＰＬＳ２＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、次のフレームグループでＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。表１２は、このフィールドの値を定義する。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、次のフレームグループの全てのフレームにおけるＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＲＥＳＥＲＶＥＤ：この３２ビットフィールドが未来の使用のために予約される。

ＣＲＣ＿３２：全体のＰＬＳ１シグナリングに適用される３２ビットエラー検出コード

図１４は、本発明の実施例に係るＰＬＳ２データを示す図である。

図１４は、ＰＬＳ２データのＰＬＳ２−ＳＴＡＴデータを示す。ＰＬＳ２−ＳＴＡＴデータは、フレームグループ内で同一であるが、ＰＬＳ２−ＤＹＮデータは現在のフレームに特定された情報を提供する。

ＰＬＳ２−ＳＴＡＴデータのフィールドの細部事項は次の通りである。

ＦＩＣ＿ＦＬＡＧ：この１ビットフィールドは、ＦＩＣが現在のフレームグループに使用されるか否かを示す。このフィールドが「１」に設定されると、ＦＩＣが現在のフレームで提供される。このフィールドが「０」に設定されると、ＦＩＣが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＡＵＸ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレームグループで補助ストリームが使用されるか否かを示す。このフィールドが「１」に設定されると、補助ストリームが現在のフレームで提供される。このフィールドが「０」に設定されると、補助ストリームが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションにおいて一定である。

ＮＵＭ＿ＤＰ：この６ビットフィールドは、現在のフレームで伝達されるＤＰの数を示す。このフィールドの値は、１〜６４の範囲内にあり、ＤＰの数はＮＵＭ＿ＤＰ＋１である。

ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内でＤＰを固有に識別する。

ＤＰ＿ＴＹＰＥ：この３ビットフィールドはＤＰのタイプを示す。これは、以下の表１３によってシグナルされる。

ＤＰ＿ＧＲＯＵＰ＿ＩＤ：この８ビットフィールドは、現在のＤＰが連関したＤＰグループを識別する。これは、受信機が特定のサービスと連関したサービスコンポーネントのＤＰにアクセスするのに使用することができ、これらのＤＰは同一のＤＰ＿ＧＲＯＵＰ＿ＩＤを有する。

ＢＡＳＥ＿ＤＰ＿ＩＤ：この６ビットフィールドは、管理層で使用されるサービスシグナリングデータ（ＰＳＩ／ＳＩ）を伝達するＤＰを示す。ＢＡＳＥ＿ＤＰ＿ＩＤで指示されたＤＰは、サービスシグナリングデータのみを伝達する専用ＤＰ又はサービスデータと共にサービスシグナリングデータを伝達する正常ＤＰであり得る。

ＤＰ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、連関したＤＰによって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、以下の表１４によってシグナルされる。

ＤＰ＿ＣＯＤ：この４ビットフィールドは、連関したＤＰによって使用されるコードレートを示す。コードレートは、以下の表１５によってシグナルされる。

ＤＰ＿ＭＯＤ：この４ビットフィールドは、連関したＤＰによって使用される変調を示す。変調は、以下の表１６によってシグナルされる。

ＤＰ＿ＳＳＤ＿ＦＬＡＧ：この１ビットフィールドは、ＳＳＤモードが連関したＤＰで使用されるか否かを示す。このフィールドが値「１」に設定されると、ＳＳＤが使用される。このフィールドが値「０」に設定されると、ＳＳＤが使用されない。

ＰＨＹ＿ＰＲＯＦＩＬＥがアドバンスドプロファイルを示す「０１０」と同一である場合のみに次のフィールドが表れる。

ＤＰ＿ＭＩＭＯ：この３ビットフィールドは、連関したＤＰにいずれのタイプのＭＩＭＯエンコーディングプロセスが適用されるのかを示す。ＭＩＭＯエンコーディングプロセスのタイプは、表１７によってシグナルされる。

ＤＰ＿ＴＩ＿ＴＹＰＥ：この１ビットフィールドは、時間インタリービングのタイプを示す。「０」の値は、一つのＴＩグループが一つのフレームに対応し、一つ以上のＴＩブロックを含むことを示す。「１」の値は、一つのＴＩグループが１より多いフレームで伝達され、一つのＴＩブロックのみを含むことを示す。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：２ビットフィールドの使用（許容される値が１、２、４、８のみである）は、次のようにＤＰ＿ＴＩ＿ＴＹＰＥフィールド内に設定された値によって決定される。

ＤＰ＿ＴＩ＿ＴＹＰＥが値「１」に設定されると、このフィールドは、Ｐ_I、すなわち、各ＴＩグループがマップされるフレームの数を示し、ＴＩグループ当たりに一つのＴＩブロックがある（Ｎ_TI＝１）。２ビットフィールドを有する許容されたＰ_I値は、以下の表１８で定義される。

ＤＰ＿ＴＩ＿ＴＹＰＥが「０」に設定されると、このフィールドは、ＴＩグループ当たりのＴＩブロックの数（Ｎ_TI）を示し、フレーム当たりに一つのＴＩグループがある（Ｐ_I＝１）。２ビットフィールドを有する許容されたＰ_I値は、以下の表１８で定義される。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ：この２ビットフィールドは、連関したＤＰに対するフレームグループ内のフレーム区間（Ｉ_JUMP）を示し、許容される値は１、２、４、８である（対応する２ビットフィールドは、それぞれ「００」、「０１」、「１０」、「１１」である）。フレームグループの全てのフレームで表れないＤＰに対して、このフィールドの値は連続的なフレーム間の間隔と同一である。例えば、ＤＰがフレーム１、５、９、１３などで表れると、このフィールドは「４」に設定される。全てのフレームで表れるＤＰに対して、このフィールドは「１」に設定される。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ：この１ビットフィールドは、時間インタリーバ５０５０の利用可能性を決定する。ＤＰに対して時間インタリービングが使用されない場合、これは「１」に設定される。時間インタリービングが使用される場合、これは「０」に設定される。

ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸ：この５ビットフィールドは、現在ＤＰが発生するスーパーフレームの第１フレームのインデックスを示す。ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸの値は０〜３１の範囲内にある。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ：この１０ビットフィールドは、このＤＰに対するＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳの最大値を示す。このフィールドの値は、ＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳと同一の範囲を有する。

ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードデータのタイプを示す。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥは、以下の表１９によってシグナルされる。

ＤＰ＿ＩＮＢＡＮＤ＿ＭＯＤＥ：この２ビットフィールドは、現在のＤＰが帯域内シグナリング情報を伝達するか否かを示す。帯域内シグナリングタイプは、以下の表２０によってシグナルされる。

ＤＰ＿ＰＲＯＴＯＣＯＬ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードのプロトコルタイプを示す。入力ペイロードタイプが選択されると、以下の表２１によってシグナルされる。

ＤＰ＿ＣＲＣ＿ＭＯＤＥ：この２ビットフィールドは、入力フォーマッティングブロックでＣＲＣエンコーディングが使用されるか否かを示す。ＣＲＣモードは、以下の表２２によってシグナルされる。

ＤＮＰ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるヌル−パケット削除モードを示す。ＤＮＰ＿ＭＯＤＥは、以下の表２３によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＤＮＰ＿ＭＯＤＥは値「００」に設定される。

ＩＳＳＹ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＩＳＳＹモードを示す。ＩＳＳＹ＿ＭＯＤＥは、以下の表２４によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＩＳＳＹ＿ＭＯＤＥは値「００」に設定される。

ＨＣ＿ＭＯＤＥ＿ＴＳ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＴＳヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＴＳは、以下の表２５によってシグナルされる。

ＨＣ＿ＭＯＤＥ＿ＩＰ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＩＰ（「０１」）に設定されるときのＩＰヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＩＰは、以下の表２６によってシグナルされる。

ＰＩＤ：この１３ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定され、ＨＣ＿ＭＯＤＥ＿ＴＳが「０１」又は「１０」に設定されるときのＴＳヘッダ圧縮のためのＰＩＤ番号を示す。

ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。

ＦＩＣ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。

ＦＩＣ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、ＦＩＣのバージョン番号を示す。

ＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１３ビットフィールドは、ＦＩＣのバイト長さを示す。

ＡＵＸ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。

ＮＵＭ＿ＡＵＸ：この４ビットフィールドは、補助ストリームの数を示す。ゼロは、補助ストリームが使用されないことを意味する。

ＡＵＸ＿ＣＯＮＦＩＧ＿ＲＦＵ：この８ビットフィールドは、未来の使用のために予約される。

ＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥ：この４ビットフィールドは、現在の補助ストリームのタイプを示すための未来の使用のために予約される。

ＵＸ＿ＰＲＩＶＡＴＥ＿ＣＯＮＦＩＧ：この２８ビットフィールドは、補助ストリームをシグナルするための未来の使用のために予約される。

図１５は、本発明の他の実施例に係るＰＬＳ２データを示す図である。

図１５は、ＰＬＳ２データのＰＬＳ２−ＤＹＮデータを示す。ＰＬＳ２−ＤＹＮデータの値は、一つのフレームグループのデュレーションの間に変化可能であり、フィールドのサイズは一定に維持される。

ＰＬＳ２−ＤＹＮデータのフィールドの細部事項は次の通りである。

ＦＲＡＭＥ＿ＩＮＤＥＸ：この５ビットフィールドは、スーパーフレーム内の現在のフレームのフレームインデックスを示す。スーパーフレームの第１フレームのインデックスは「０」に設定される。

ＰＬＳ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「１」は、次のスーパーフレームで変化があることを意味する。

ＦＩＣ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成（すなわち、ＦＩＣの内容）が変更される前のスーパーフレームの数を示す。構成において、変更された次のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「０００１」は、次のスーパーフレームで変化があることを意味する。

ＲＥＳＥＲＶＥＤ：この１６ビットフィールドは、未来の使用のために予約される。

ＮＵＭ＿ＤＰを通じてループで次のフィールドが表れ、これは、現在のフレームで伝達されるＤＰと連関したパラメータを示す。

ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内のＤＰを固有に指示する。

ＤＰ＿ＳＴＡＲＴ：この１５ビット（又は１３ビット）フィールドは、ＤＰＵアドレッシング方式を用いて第１ＤＰの開始位置を示す。ＤＰ＿ＳＴＡＲＴフィールドは、以下の表２７に示したように、ＰＨＹプロファイル及びＦＦＴサイズによって異なる長さを有する。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ：この１０ビットフィールドは、現在のＤＰに対する現在のＴＩグループ内のＦＥＣブロックの数を示す。ＤＰ＿ＮＵＭ＿ＢＬＯＣＫの値は０〜１０２３の範囲内にある。

次のフィールドは、ＥＡＣと連関したＦＩＣパラメータを示す。

ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレーム内のＥＡＣの存在を示す。このビットは、プリアンブル内のＥＡＣ＿ＦＬＡＧと同一の値である。

ＥＡＳ＿ＷＡＫＥ＿ＵＰ＿ＶＥＲＳＩＯＮ＿ＮＵＭ：この８ビットフィールドは、ウェイクアップ指示のバージョン番号を示す。

ＥＡＣ＿ＦＬＡＧフィールドが「１」と同一である場合、次の１２ビットは、ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥフィールドに対して割り当てられる。ＥＡＣ＿ＦＬＡＧフィールドが「０」と同一である場合、次の１２ビットは、ＥＡＣ＿ＣＯＵＮＴＥＲに割り当てられる。

ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１２ビットフィールドは、ＥＡＣのバイト長さを示す。

ＥＡＣ＿ＣＯＵＮＴＥＲ：この１２ビットフィールドは、ＥＡＣが到逹するフレームの前のフレームの数を示す。

ＡＵＸ＿ＦＬＡＧフィールドが「１」と同一である場合にのみ次のフィールドが表れる。

ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＤＹＮ：この４８ビットフィールドは、補助ストリームをシグナルするための未来使用のために予約される。このフィールドの意味は、構成可能なＰＬＳ２−ＳＴＡＴ内のＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥの値に依存する。

ＣＲＣ＿３２：全体のＰＬＳ２に適用される３２ビットエラー検出コード。

図１６は、本発明の実施例に係るフレームの論理構造を示す図である。

上述したように、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルは、フレーム内のＯＦＤＭシンボルのアクティブキャリアにマップされる。ＰＬＳ１及びＰＬＳ２は、まず、一つ以上のＦＳＳにマップされる。その後、もしあれば、ＥＡＣセルがＰＬＳフィールドの直後にマップされ、その後、もしあれば、ＦＩＣセルがマップされる。もしあれば、ＤＰは、ＰＬＳ又はＥＡＣ、ＦＩＣの後にマップされる。まず、タイプ１ＤＰが後に来た後、タイプ２ＤＰが後に来る。ＤＰのタイプの細部事項については後で説明する。任意の場合、ＤＰは、ＥＡＳのための任意の特殊データ又はサービスシグナリングデータを伝達することができる。もしあれば、補助ストリーム又は各ストリームがＤＰの後に来た後、ダミーセルが後に来る。これらの全てを上述した順序、すなわち、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーデータセルの順にマップすることは、フレーム内のセル容量を正確に充填する。

図１７は、本発明の実施例に係るＰＬＳマッピングを示す図である。

ＰＬＳセルは、ＦＳＳのアクティブキャリアにマップされる。ＰＬＳによって占有されたセルの数に依存して、一つ以上のシンボルがＦＳＳとして指定され、ＦＳＳの数（Ｎ_FSS）は、ＰＬＳ１内のＮＵＭ＿ＦＳＳによってシグナルされる。ＦＳＳは、ＰＬＳセルを伝達する特殊シンボルである。ロバスト性及びレイテンシ（ｌａｔｅｎｃｙ）はＰＬＳの重要な問題であるので、ＦＳＳは、ＦＳＳ内の周波数専用補間及び高速同期化を許容するより高い密度のパイロットを有する。

ＰＬＳセルは、図１７の例に示したように、トップ−ダウン（ｔｏｐ−ｄｏｗｎ）方式でＮ_FSS個のＦＳＳのアクティブキャリアにマップされる。ＰＬＳ１セルは、セルインデックスの増加順に第１ＦＳＳの第１セルから先にマップされる。ＰＬＳ２セルは、ＰＬＳ１の最後のセルの直後にマップされ、第１ＦＳＳの最後のセルインデックスまでマッピングが下向きに継続される。要求されるＰＬＳセルの総数が一つのＦＳＳのアクティブキャリアの数を超えると、マッピングは、次のＦＳＳに進行し、第１ＦＳＳと正確に同一の方式で継続される。

ＰＬＳマッピングの完了後、ＤＰが次に伝達される。ＥＡＣ、ＦＩＣ又はＥＡＣ及びＦＩＣが現在のフレームに存在すると、これらはＰＬＳと「正常」ＤＰとの間に配置される。

図１８は、本発明の実施例に係るＥＡＣマッピングを示す図である。

ＥＡＣは、ＥＡＳメッセージを伝達する専用チャネルであって、ＥＡＳに対するＤＰにリンクされる。ＥＡＳサポートは提供されるが、ＥＡＣ自体は、全てのフレームに存在する場合もあり、全てのフレームに存在しない場合もある。もしあれば、ＥＡＣはＰＬＳ２セルの直後にマップされる。ＥＡＣは、ＰＬＳセル以外に、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルのうちいずれかの後に来ない。ＥＡＣセルをマップする手続はＰＬＳと正確に同一である。

ＥＡＣセルは、図１８に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＥＡＳメッセージサイズによって、ＥＡＣセルは、図１８に示したようにいくつかのシンボルを占有する。

ＥＡＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＥＡＣの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは正常データシンボルであって、これは、ＦＳＳより多くのアクティブキャリアを有する。

ＥＡＣマッピングの完了後、もし存在すれば、ＦＩＣが次に伝達される。（ＰＬＳ２フィールドでシグナルされることによって）ＦＩＣが送信されないと、ＤＰはＥＡＣの最後のセルの直後にマップされる。

図１９は、本発明の実施例に係るＦＩＣマッピングを示す図である。

（ａ）は、ＥＡＣがないＦＩＣの例示的なマッピングを示し、（ｂ）は、ＥＡＣがあるＦＩＣの例示的なマッピングを示す。

ＦＩＣは、高速サービス取得及びチャネルスキャニングを可能にする層間（ｃｒｏｓｓ−ｌａｙｅｒ）情報に対する専用チャネルである。この情報は、主に各ブロードキャスタのＤＰとサービスとの間の情報を結合するチャネルを含む。高速スキャンのために、受信機は、ＦＩＣをデコードし、ブロードキャスタＩＤ、サービスの数及びＢＡＳＥ＿ＤＰ＿ＩＤなどの情報を得ることができる。高速サービスの取得のために、ＦＩＣに加えて、ベースＤＰがＢＡＳＥ＿ＤＰ＿ＩＤを用いてデコードされ得る。伝達される内容以外に、ベースＤＰは、正常ＤＰと正確に同一の方式でエンコードされ、フレームにマップされる。そのため、ベースＤＰに対して追加の説明が要求されない。ＦＩＣデータが生成されて管理層で消費される。ＦＩＣデータの内容は、管理層の説明書に記載した通りである。

ＦＩＣデータは選択的であり、ＦＩＣの使用は、ＰＬＳ２の静的部分内のＦＩＣ＿ＦＬＡＧパラメータによってシグナルされる。ＦＩＣが使用されると、ＦＩＣ＿ＦＬＡＧが「１」に設定され、ＦＩＣのためのシグナリングフィールドはＰＬＳ２の静的部分に定義される。このフィールドでは、ＦＩＣ＿ＶＥＲＳＩＯＮ及びＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥがシグナルされる。ＦＩＣは、ＰＬＳ２と同一の変調、コーディング及び時間インタリービングパラメータを用いる。ＦＩＣは、ＰＬＳ２＿ＭＯＤＥ及びＰＬＳ２＿ＦＥＣなどの同一のシグナリングパラメータを共有する。もしあれば、ＦＩＣデータは、ＰＬＳ２又は、もしあれば、ＥＡＣの直後にマップされる。ＦＩＣは、任意の正常ＤＰ、補助ストリーム又はダミーセルの後にマップされない。ＦＩＣセルをマップする方法はＥＡＣと正確に同一であり、これはＰＬＳと同一である。

ＰＬＳの後にＥＡＣがない場合、ＦＩＣセルは、（ａ）の例に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＦＩＣデータサイズによって、ＦＩＣセルは、（ｂ）に示したように、いくつかのシンボルにわたってマップされ得る。

ＦＩＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＦＩＣセルの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは、ＦＳＳより多くのアクティブキャリアを有する正常データシンボルである。

ＥＡＳメッセージが現在のフレームで送信されると、ＥＡＣはＦＩＣに先行し、ＦＩＣセルは、（ｂ）に示したように、セルインデックスの増加順にＥＡＣの次のセルからマップされる。

ＦＩＣマッピングの完了後、一つ以上のＤＰがマップされ、その後、もしあれば、補助ストリーム及びダミーセルがマップされる。

図２０は、本発明の実施例に係るＤＰのタイプを示す図である。

図２０の（ａ）はタイプ１ＤＰを示し、（ｂ）はタイプ２ＤＰを示す。

先行チャネル、すなわち、ＰＬＳ、ＥＡＣ及びＦＩＣがマップされた後、ＤＰのセルがマップされる。ＤＰは、マッピング方法によって２個のタイプのうち一つに分類される。

タイプ１ＤＰ：ＤＰは、ＴＤＭによってマップされる。

タイプ２ＤＰ：ＤＰは、ＦＤＭによってマップされる。

ＤＰのタイプは、ＰＬＳ２の静的部分でＤＰ＿ＴＹＰＥフィールドによって指示される。図２０は、タイプ１ＤＰ及びタイプ２ＤＰのマッピング順序を示す。タイプ１ＤＰは、まず、セルインデックスの増加順にマップされ、最後のセルインデックスに到逹した後、シンボルインデックスが１ずつ増加する。次のシルボル内で、ＤＰは、ｐ＝０からセルインデックスの増加順に継続してマップされる。一つのフレームで共にマップされた多数のＤＰで、タイプ１ＤＰのそれぞれは、ＤＰのＴＤＭマルチプレキシングと類似する形に時間でグループ化される。

タイプ２ＤＰは、まず、シンボルインデックスの増加順にマップされ、フレームの最後のＯＦＤＭシンボルに到逹した後、セルインデックスは１ずつ増加し、シンボルインデックスは第１利用可能なシンボルに後退し、そのシンボルインデックスから増加する。一つのフレームで多数のＤＰを共にマップした後、タイプ２ＤＰのそれぞれは、ＤＰのＦＤＭマルチプレキシングと類似する形に周波数でグループ化される。

一つの制限が必要であれば、すなわち、タイプ１ＤＰが常にタイプ２ＤＰに先行すると、タイプ１ＤＰ及びタイプ２ＤＰはフレーム内で共存し得る。タイプ１及びタイプ２ＤＰを伝達するＯＦＤＭセルの総数は、ＤＰの送信のために利用可能なＯＦＤＭセルの総数を超えることができない。

ここで、Ｄ_DP1は、タイプ１ＤＰによって占有されるＯＦＤＭセルの数であり、Ｄ_DP2は、タイプ２ＤＰによって占有されるＯＦＤＭセルの数である。ＰＬＳ、ＥＡＣ、ＦＩＣは、いずれもタイプ１ＤＰと同一の方式でマップされるので、これらは全て「タイプ１のマッピング規則」に従う。そのため、タイプ１のマッピングは、常にタイプ２のマッピングより先行する。

図２１は、本発明の実施例に係るＤＰマッピングを示す図である。

（ａ）は、タイプ１ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示し、（ｂ）は、タイプ２ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示す。

タイプ１ＤＰ（０，Ｄ_DP1−１）をマップするためのＯＦＤＭセルのアドレッシングは、タイプ１ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ１ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。

ＥＡＣ及びＦＩＣなしで、アドレス０は、最後のＦＳＳ内のＰＬＳを伝達する最後のセルの直後のセルを称する。ＥＡＣが送信され、ＦＩＣがその該当フレームでない場合、アドレス０は、ＥＡＣを伝達する最後のセルの直後のセルを称する。ＦＩＣが該当フレームで送信されると、アドレス０は、ＦＩＣを伝達する最後のセルの直後のセルを称する。タイプ１ＤＰに対するアドレス０は、（ａ）に示したように、２個の異なるケースを考慮して算出することができる。（ａ）に示した例において、ＰＬＳ、ＥＡＣ及びＦＩＣは全て送信されると仮定する。ＥＡＣ及びＦＩＣのうち一つ又は二つとも省略される場合への拡張は容易である。（ａ）の左側に示したように、ＦＩＣまでの全てのセルをマップした後、ＦＳＳ内に残りのセルが残っている。

タイプ２ＤＰ（０，…，Ｄ_DP2−１）をマップするＯＦＤＭセルのアドレッシングは、タイプ２ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ２ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。

（ｂ）に示したように、３個の少し異なるケースが可能である。（ｂ）の左側上に示した第１ケースでは、最後のＦＳＳ内のセルはタイプ２ＤＰマッピングに用いられる。中間に示した第２ケースでは、ＦＩＣが正常シンボルのセルを占めるが、そのシンボル上のＦＩＣセルの数はＣ_FSSより小さい。（ｂ）の右側に示した第３ケースは、そのシンボル上にマップされたＦＩＣセルの数がＣ_FSSを超えることを除いては第２ケースと同一である。

ＰＬＳ、ＥＡＣ及びＦＩＣは、タイプ１ＤＰと同一の「タイプ１のマッピング規則」に従うので、タイプ１ＤＰがタイプ２ＤＰに先行する場合への拡張は簡単である。

データパイプ単位（ＤＰＵ）は、データセルをフレーム内のＤＰに割り当てる基本単位である。

ＤＰＵは、フレーム内にＤＰを位置させるシグナリング単位として定義される。セルマッパ７０１０は、ＤＰのそれぞれに対するＴＩによって生成されたセルをマップすることができる。時間インタリーバ５０５０は、一連のＴＩブロックを出力し、それぞれのＴＩブロックは、セルのセットで構成される可変数（ｖａｒｉａｂｌｅｎｕｍｂｅｒ）のＸＦＥＣＢＬＯＣＫを含む。ＸＦＥＣＢＬＯＣＫ内のセルの数（Ｎ_cells）は、ＦＥＣＢＬＯＣＫサイズ（Ｎ_ldpc）及びコンスタレーションシンボル当たりの送信ビット数に依存する。ＤＰＵは、与えられたＰＨＹプロファイルでサポートされるＸＦＥＣＢＬＯＣＫ内のセルの数の全ての可能な値の最も大きい共通除数（ｄｉｖｉｓｏｒ）（Ｎ_cells）として定義される。セル内のＤＰＵの長さはＬ_DPUとして定義される。各ＰＨＹプロファイルがＦＥＣＢＬＯＣＫサイズ及びコンスタレーションシンボル当たりに異なる数の異なる組み合わせをサポートするので、Ｌ_DPUはＰＨＹプロファイルに基づいて定義される。

図２２は、本発明の実施例に係るＦＥＣ構造を示す図である。

図２２は、ビットインタリービング前の本発明の実施例に係るＦＥＣ構造を示す。上述したように、データＦＥＣエンコーダは、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。図示したＦＥＣ構造はＦＥＣＢＬＯＣＫに対応する。また、ＦＥＣＢＬＯＣＫ及びＦＥＣ構造は、ＬＤＰＣコードワードの長さに対応する同一の値を有する。

図２２に示したように、ＢＣＨエンコーディングはそれぞれのＢＢＦ（Ｋ_bchビット）に適用され、ＬＤＰＣエンコーディングはＢＣＨエンコーディングＢＢＦ（Ｋ_ldpcビット＝Ｎ_bchビット）に適用される。

Ｎ_ldpcの値は、６４８００ビット（長いＦＥＣＢＬＯＣＫ）又は１６２００ビット（短いＦＥＣＢＬＯＣＫ）である。

以下の表２８及び表２９は、それぞれ長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するＦＥＣエンコーディングパラメータを示す。

ＢＣＨエンコーディング及びＬＤＰＣエンコーディングの動作の細部事項は次の通りである。

１２誤り訂正ＢＣＨコードは、ＢＢＦのアウターエンコーディングに使用される。短いＦＥＣＢＬＯＣＫ及び長いＦＥＣＢＬＯＣＫに対するＢＣＨ生成器多項式は、全ての多項式を共に乗じることによって得られる。

ＬＤＰＣコードは、アウターＢＣＨエンコーディングの出力をエンコードするのに使用される。完成したＢ_ldpc（ＦＥＣＢＬＯＣＫ）を生成するために、Ｐ_ldpc（パリティビット）は各Ｉ_ldpc（ＢＣＨエンコーディングＢＢＦ）から体系的にエンコードされ、Ｉ_ldpcに添付される。完成したＢ_ldpc（ＦＥＣＢＬＯＣＫ）は次の数式として表現される。

長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するパラメータは、それぞれ前記表２８及び表２９に与えられる。

長いＦＥＣＢＬＯＣＫに対するＮ_ldpc−Ｋ_ldpcを算出する細部手続は次の通りである。

１）パリティビット初期化

２）パリティチェックマトリックスのアドレスの第１行に特定されたパリティビットアドレスで第１情報ビット（ｉ０）を累算する。パリティチェックマトリックスのアドレスの細部事項については後で説明する。

例えば、レート１３／１５に対して、

３）次の３５９個の情報ビット（ｉ_s）（ｓ＝１、２、…、３５９）が次の数式を用いてパリティビットで累算される。

ここで、ｘは、第１ビット（ｉ０）に対応するパリティビット累算器のアドレスを示し、Ｑ_ldpcは、パリティチェックマトリックスのアドレスで特定されたコードレート従属定数である。継続して、例えば、レート１３／１５に対してＱ_ldpc＝２４であって、よって、情報ビット（ｉ₁）に対して次の動作が行われる。

４）３６１番目の情報ビット（ｉ₃₆₀）に対して、パリティビット累算器のアドレスは、パリティチェックマトリックスのアドレスの第２行に与えられる。類似する方式で、次の３５８個の情報ビット（ｉ_s）（ｓ＝３６１、３６２、…、７１９）に対するパリティビット累算器のアドレスは数式６を用いて得られ、ここで、ｘは、情報ビット（ｉ₃₆₀）に対応するパリティビット累算器のアドレス、パリティチェックマトリックスのアドレスの第２行内のエントリを示す。

５）類似する方式で、３６０個の新たな情報ビットの全てのグループに対して、パリティチェックマトリックスのアドレスからの新たな行がパリティビット累算器のアドレスを探すのに使用される。

情報ビットが全部消尽した後、最終パリティが次のように得られる。

６）ｉ＝１から開始する次の動作を順次行う。

ここで、ｐ_i（ｉ＝０、１、…、Ｎ_dpc−Ｋ_ldpc−１）の最終内容は、パリティビット（ｐ_i）と同一である。

短いＦＥＣＢＬＯＣＫに対するこのＬＤＰＣエンコーディング手続は表３０及び表３１に取り替え、長いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスを短いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスに取り替えることを除いては、長いＦＥＣＢＬＯＣＫに対するｔＬＤＰＣエンコーディング手続に従う。

図２３は、本発明の実施例に係るビットインタリービングを示す図である。

ＬＤＰＣエンコーダの出力はビットインタリーブされ、これは、パリティインタリービング、その後のＱＣＢ（ｑｕａｓｉ−ｃｙｃｌｉｃｂｌｏｃｋ）インタリービング及び内部グループインタリービングで構成される。

（ａ）は、ＱＣＢインタリービングを示し、（ｂ）は、内部グループインタリービングを示す。

ＦＥＣＢＬＯＣＫはパリティインタリーブされ得る。パリティインタリービングの出力において、ＬＤＰＣコードワードは、長いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロック及び短いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロックで構成される。長い又は短いＦＥＣＢＬＯＣＫ内のそれぞれのＱＣブロックは３６０ビットで構成される。パリティインタリーブされたＬＤＰＣコードワードは、ＱＣＢインタリービングによってインタリーブされる。ＱＣＢインタリービングの単位はＱＣブロックである。パリティインタリービングの出力におけるＱＣブロックは、図２３に示したように、ＱＣＢインタリービングによってパーミュートされ、ここで、ＦＥＣＢＬＯＣＫの長さによってＮ_cells＝６４８０／ηｍｏｄ又は１６２００／ηｍｏｄである。ＱＣＢインタリービングパターンは、変調タイプ及びＬＤＰＣコードレートの各組み合わせに固有である。

ＱＣＢインタリービング後、内部グループインタリービングは、以下の表３２に定義された変調タイプ及び順序（ηｍｏｄ）に従って行われる。また、一つの内部グループに対するＱＣブロックの数（Ｎ_{QCB_IG}）が定義される。

内部グループインタリービングプロセスは、ＱＣＢインタリービング出力のＮ_QCB-IG個のＱＣブロックで行われる。内部グループインタリービングは、３６０個の列とＮＱＣＢ＿ＩＧ個の行を用いて内部グループのビットを記入及び判読するプロセスを有する。記入動作において、ＱＣＢインタリービング出力からのビットが行方向に記入される。判読動作は列方向に行われ、各行からｍ個のビットを判読し、ここで、ｍは、ＮＵＣに対して１と同一であり、ＮＣＱに対して２と同一である。

図２４は、本発明の実施例に係るセル−ワードデマルチプレキシングを示す図である。

（ａ）は、８及び１２ｂｐｃｕＭＩＭＯに対するセル−ワードデマルチプレキシングを示し、（ｂ）は、１０ｂｐｃｕＭＩＭＯに対するセル−ワードデマルチプレキシングを示す。

（ａ）に示したように、ビットインタリービング出力の各セルワード
にデマルチプレクスされ、これは、一つのＸＦＥＣＢＬＯＣＫに対するセル−ワードデマルチプレキシングプロセスを示す。

ＭＩＭＯエンコーディングのための異なるタイプのＮＵＱを用いた１０ｂｐｃｕＭＩＭＯケースに対して、ＮＵＱ−１０２４に対するビットインタリーバが再使用される。（ｂ）に示したように、ビットインタリーバ出力の各セルワード
にデマルチプレクスされる。

図２５は、本発明の実施例に係る時間インタリービングを示す図である。

（ａ）〜（ｃ）は、ＴＩモードの例を示す。

時間インタリーバはＤＰレベルで動作する。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。

ＰＬＳ２−ＳＴＡＴデータの一部で表れる次のパラメータはＴＩを構成する。

ＤＰ＿ＴＩ＿ＴＹＰＥ（許容値：０又は１）：ＴＩモードを示す、「０」は、ＴＩグループ当たりに多数のＴＩブロック（１より多いＴＩブロック）を有するモードを示す。この場合、一つのＴＩグループは一つのフレームに直接マップされる（インターフレームインタリービングではない）。「１」は、ＴＩグループ当たり一つのみのＴＩブロックを有するモードを示す。この場合、ＴＩブロックは、１より多いフレームに拡散され得る（インターフレームインタリービング）。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：ＤＩ＿ＴＩ＿ＴＹＰＥ＝「０」である場合、このパラメータは、ＴＩグループ当たりのＴＩブロックの数（Ｎ_TI）である。ＤＰ＿ＴＩ＿ＴＹＰＥ＝「１」に対して、このパラメータは、一つのＴＩグループから拡散されたフレームの数（Ｐ_I）である。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ（許容値：０〜１０２３）：ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの最大数を示す。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ（許容値：１、２、４、８）：与えられたＰＨＹプロファイルの同一のＤＰを伝達する２個の連続的なフレーム間のフレームの数（Ｉ_JUMP）を示す。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ（許容値：０又は１）：時間インタリービングがＤＰに使用されない場合、このパラメータは「１」に設定される。時間インタリービングが使用される場合、このパラメータは「０」に設定される。

さらに、ＰＬＳ２−ＤＹＮデータからのパラメータ（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ）は、ＤＰの一つのＴＩグループによって伝達されたＸＦＥＣＢＬＯＣＫの数を示すのに使用される。

時間インタリービングがＤＰに使用されない場合、次のＴＩグループ、時間インタリービング動作及びＴＩモードは考慮されない。しかし、スケジューラからの動的構成情報に対する補償ブロックは依然として必要である。各ＤＰにおいて、ＳＳＤ／ＭＩＭＯエンコーディングから受信されたＸＦＥＣＢＬＯＣＫはＴＩグループにグループ化される。すなわち、それぞれのＴＩグループは、整数のＸＦＥＣＢＬＯＣＫのセットであり、動的に可変する数のＸＦＥＣＢＬＯＣＫを含む。インデックスのＴＩグループ内のＸＦＥＣＢＬＯＣＫの数（ｎ）はＮ_{xBLOCK_Group_}（ｎ）で表示され、ＰＬＳ２−ＤＹＮデータのＤＰ＿ＮＵＭ＿ＢＬＯＣＫとしてシグナルされる。Ｎ_{xBLOCK_Group_}（ｎ）は、０の最小値から最も大きい値が１０２３である最大値（Ｎ_{xBLOCK_Group_MAX}）（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸに対応）まで変わり得る。

各ＴＩグループは、一つのフレームに直接マップされたり、ＰＩフレームにわたって拡散される。また、それぞれのＴＩグループは、１より多いＴＩブロック（Ｎ_TI）に分離され、それぞれのＴＩブロックは、時間インタリーバメモリの一つの用途に対応する。ＴＩグループ内のＴＩブロックは、少し異なる数のＸＦＥＣＢＬＯＣＫを含むことができる。ＴＩグループが多数のＴＩブロックに分離されると、一つのフレームのみに直接マップされる。以下の表３３に示したように（時間インタリービングをスキップする追加のオプションを除いて）、時間インタリービングのための３個のオプションが存在する。

各ＤＰにおいて、ＴＩメモリは、入力ＸＦＥＣＢＬＯＣＫ（ＳＳＤ／ＭＩＭＯエンコーディングブロックからの出力ＸＦＥＣＢＬＯＣＫ）を格納する。入力ＸＦＥＣＢＬＯＣＫは、次のように定義される。

ここで、ｄ_n,s,r,qは、ｎ番目のＴＩグループのｓ番目のＴＩブロック内のｒ番目のＸＦＥＣＢＬＯＣＫのｑ番目のセルであって、次のようにＳＳＤ及びＭＩＭＯエンコーディングの出力を示す。

また、時間インタリーバからの出力ＸＦＥＣＢＬＯＣＫは、次のように定義されると仮定する。

ここで、ｈ_n,s,iは、ｎ番目のＴＩグループのｓ番目のＴＩブロック内のｉ番目の出力セル
である。

一般に、時間インタリーバは、フレームビルディングプロセス前にＤＰデータのためのバッファとして動作する。これは、それぞれのＤＰに対する２個のメモリバンクによって達成される。第１ＴＩブロックは第１バンクに記入される。第１バンクが判読される間、第２ＴＩブロックが第２バンクに記入される。

ＴＩは、ツイスト行−列ブロックインタリーバである。ｎ番目のＴＩグループのｓ番目のＴＩブロックに対して、ＴＩメモリの行（Ｎ_r）の数はセルの数（Ｎ_cell）と同一である。すなわち、Ｎ_r＝Ｎ_cellであるが、列の数（Ｎ_c）は数（Ｎ_{xBLOCK_TI}（ｎ，ｓ））と同一である。

図２６は、本発明の一実施例に係るツイスト行−列ブロックインタリーバの基本動作を示す図である。

（ａ）は、時間インタリーバの書き込み動作を示し、（ｂ）は、時間インタリーバの読み取り動作を示す。第１ＸＦＥＣＢＬＯＣＫは、ＴＩメモリの第１列に列方向に書き込まれ、第２ＸＦＥＣＢＬＯＣＫは次の列に書き込まれ、その他は（ａ）に示した通りである。そして、インタリービングアレイ内に、各セルは対角線方向に読み取られる。第１行（一番左側の列から始める列に沿って右側にある）から最後の行に対角線方向に読み取る間、Ｎ_rセルは、（ｂ）に示したように読み取られる。

その結果、読み取られるセルの位置は、
のような座標によって計算される。

図２７は、本発明の一実施例に係るツイスト行−列ブロックインタリーバの動作を示す図である。

より具体的に、図２７は、
である場合、仮想ＸＦＥＣＢＬＯＣＫを含む各ＴＩグループのためのＴＩメモリ内のインタリービングアレイを示す。

ＴＩグループの数が３に設定される。時間インタリーバのオプションは、ＤＰ＿ＴＩ＿ＴＹＰＥ＝「０」、ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ＝「１」、ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ＝「１」、すなわち、Ｎ_TI＝１、Ｉ_JUMP＝１、及びＰ_I＝１によってＰＬＳ２−ＳＴＡＴデータでシグナルされる。各Ｎ_cells＝３０セルを有する、ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの数は、それぞれＮ_{xBLOCK_TI}（０，０）＝３、Ｎ_{xBLOCK_TI}（１，０）＝６、及びＮ_{xBLOCK_TI}（２，０）＝５によってＰＬＳ２−ＤＹＮデータでシグナルされる。ＸＦＥＣＢＬＯＣＫの最大数は、
につながるＮ_{xBLOCK_Group_MAX}によってＰＬＳ２−ＳＴＡＴデータでシグナルされる。

図２８は、本発明の実施例に係るツイスト行−列ブロックインタリーバの対角線方向読み取りパターンを示す図である。

図２９は、本発明の実施例に係るそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。

図２９は、
及びＳ_shift＝３のパラメータを有するそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。

図３０は、ＱＣ−ＩＲＡ（ｑｕａｓｉ−ｃｙｃｌｉｃｉｒｒｅｇｕｌａｒｒｅｐｅａｔａｃｃｕｍｕｌａｔｅ）ＬＤＰＣコードのパリティチェックマトリックスを示した図である。

上述したＬＤＰＣエンコーダは、パリティチェックマトリックスを使用してＬＤＰＣエンコーディングブロックのパリティをエンコーディングすることができる。

本発明のパリティチェックマトリックスは、ＱＣ−ＩＲＡ（ｑｕａｓｉ−ｃｙｃｌｉｃｉｒｒｅｇｕｌａｒｒｅｐｅａｔａｃｃｕｍｕｌａｔｅ）ＬＤＰＣコードのパリティチェックマトリックスであって、Ｈマトリックスと呼ばれる擬似巡回マトリックス（ｑｕａｓｉ−ｃｙｃｌｉｃｍａｔｒｉｘ）の構造を有することができ、Ｈｑｃと表示することができる。

（ａ）は、本発明の一実施例に係るパリティチェックマトリックスを示す。（ａ）に示したように、本発明のパリティチェックマトリックスは、横Ｑｘ（Ｋ＋Ｍ）、縦ＱｘＭサイズのマトリックスであって、情報部分（ｉｎｆｏｒｍａｔｉｏｎｐａｒｔ）及びパリティ部分（ｐａｒｉｔｙｐａｒｔ）を含むことができる。情報部分は、横ＱｘＫ、縦ＱｘＭサイズのマトリックスを含み、パリティ部分は、横ＱｘＭ、縦ＱｘＭサイズのマトリックスを含むことができる。この場合、ＬＤＰＣコードレートはＫ／（Ｋ＋Ｍ）値に該当する。

本発明の一実施例に係るパリティチェックマトリックスは、ランダムに分布された１と０を含むことができ、１をエッジ（ｅｄｇｅ）と称することができる。また、パリティチェックマトリックスの１の位置、すなわち、各エッジの位置は、横Ｑ、縦Ｑサイズのサブマトリックス単位ごとに、循環移動（ｃｉｒｃｕｌａｎｔｓｈｉｆｔ）したアイデンティティマトリックス（ｉｄｅｎｔｉｔｙｍａｔｒｉｘ）の形態で表現することができる。すなわち、サブマトリックスは、１と０のみを含むＱｘＱサイズの循環移動したアイデンティティマトリックスとして表現することができる。具体的に、本発明のサブマトリックスは、循環移動回数によって１の位置が異なるアイデンティティマトリックス
などのＩ_xとして表現されることを一実施例とすることができる。また、本発明の一実施例に係るサブマトリックスの個数は（Ｋ＋Ｍ）＊Ｍ個になり得る。

（ｂ）は、サブマトリックスを表現する循環移動したアイデンティティマトリックスＩ_xの実施例を示す。

Ｉ_xの下付き文字ｘに該当する数字は、循環移動したアイデンティティマトリックスの各列が左側に循環移動した回数を示す。したがって、Ｉ₁は左側に１回、Ｉ₂は左側に２回循環移動したアイデンティティマトリックスであることを意味する。また、列の総個数であるＱだけ循環移動したアイデンティティマトリックスであるＩＱは、巡回（ｃｉｒｃｕｌａｎｔ）特性によってＩ₀と同一のマトリックスになり得る。

Ｉ₀₊₂は、該当サブマトリックスが、２個の循環移動したアイデンティティマトリックスが重畳したマトリックスであることを意味する。この場合、該当サブマトリックスは、０回循環移動したアイデンティティマトリックスと２回循環移動したアイデンティティマトリックスとが重畳したサブマトリックスである。

は、Ｉ₁と同一であるが、サブマトリックスの最後の列にあるエッジ、すなわち、１が除去された循環移動したアイデンティティマトリックスを意味する。

また、ＱＣ−ＩＲＡＬＤＰＣコードのパリティチェックマトリックスのパリティ部分は、
の各サブマトリックスのみを含むことができ、Ｉ₀の各サブマトリックスの位置は固定され得る。（ａ）に示したように、Ｉ₀サブマトリックスは、パリティ部分の対角線方向に階段状に分布され得る。

パリティチェックマトリックスのエッジは、該当の行（チェックサムノード）と列（可変ノード）とが物理的に連結されたことを意味する。この場合、各列（可変ノード）に含まれた１の個数を次数（ｄｅｇｒｅｅ）と表現することができ、列ごとに同一又は異なる次数を有することができる。したがって、このような各エッジをサブマトリックス単位で束ねて表記するＩｘの数量、位置及びｘ値は、ＱＣ−ＩＲＡＬＤＰＣエンコーディング性能を決定する重要な要因であり、各コードレートごとに固有の値を決定することができる。

また、（ｃ）は、本発明の一実施例に係るパリティチェックマトリックスのベースマトリックスを示す。ベースマトリックスは、各サブマトリックスを表現するＩ_xのｘ値を無視し、Ｉ_xの数量と位置のみを特定数字として表示したマトリックスである。（ｃ）に示したように、ベースマトリックスは、横（Ｋ＋Ｍ）、縦Ｍサイズを有し、Ｈｂａｓｅとして表示することができる。また、該当サブマトリックスを表現するＩ_xが重畳したマトリックスでない場合、該当サブマトリックスの位置は１として表示することができる。サブマトリックスがＩ０＋２として表現された場合、該当サブマトリックスは２個の循環移動したアイデンティティマトリックスが重畳したマトリックスであるので、１個の循環移動したアイデンティティマトリックスとして表現されるサブマトリックスと区別する必要がある。この場合、該当サブマトリックスの位置は、循環移動したアイデンティティマトリックスが重畳した個数である２として表示することができる。同一の方法でＮ個の循環移動したアイデンティティマトリックスが重畳したサブマトリックスの場合、該当サブマトリックスの位置はＮとして表示することができる。

図３１は、本発明の一実施例に係るＱＣ−ＩＲＡ（ｑｕａｓｉ−ｃｙｃｌｉｃｉｒｒｅｇｕｌａｒｒｅｐｅａｔａｃｃｕｍｕｌａｔｅ）ＬＤＰＣコードのエンコーディング過程を示した図である。

ＱＣ−ＩＲＡ（ｑｕａｓｉ−ｃｙｃｌｉｃｉｒｒｅｇｕｌａｒｒｅｐｅａｔａｃｃｕｍｕｌａｔｅ）ＬＤＰＣコードのエンコーディングは、既存のシーケンシャルエンコーディングとは異なり、サブマトリックス単位でエンコーディングを行えるので、演算の複雑性が減少するという効果をもたらし得る。

（ａ）は、本発明の一実施例に係るＱＣ−ＩＲＡパリティチェックマトリックスをＱＣ形式（ｆｏｒｍ）で整列した結果を示す。上述したＱＣ−ＩＲＡパリティチェックマトリックスは、ＱＣ形式で整列すると、６個の領域（Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＴ）に分けることができる。ＱｘＫ長さの情報ベクトル（ｉｎｆｏｒｍａｔｉｏｎｖｅｃｔｏｒ）ｓ、Ｑ長さのパリティベクトル（ｐａｒｉｔｙｖｅｃｔｏｒ）ｐ１及びＱｘ（Ｍ−１）長さのパリティベクトルｐ２を用いると、コードワード（ｃｏｄｅｗｏｒｄ）ｘは、ｘ＝｛ｓ，ｐ１，ｐ２｝として表現することができる。

リチャードソン（Ｒｉｃｈａｒｄｓｏｎ）の効率的なエンコーディング数式（ｅｆｆｉｃｉｅｎｔｅｎｃｏｄｉｎｇｍａｔｈｆｉｇｕｒｅ）を用いると、ＱＣ形式で整列されたパリティチェックマトリックスから直ぐｐ１、ｐ２を求め、コードワードｘを得ることができる。リチャードソンの効率的なエンコーディング数式は次の通りである。

（ｂ）は、上述した数式によって導出したφ及びφ^-1マトリックスを示す。

（ｂ）に示したように、φ^-1は、前記のように、左下三角（サブ）マトリックス（ｌｅｆｔｌｏｗｔｒｉａｎｇｕｌａｒ（ｓｕｂ）ｍａｔｒｉｘ）として表すことができる。その後、 φ^-1と情報ベクトルｓを上述した数式によって演算すると、パリティベクトルｐ１を導出することができる。その後、ｓとｐ１を上述した数式によって演算すると、パリティベクトルｐ２を得ることができる。ＱＣ−ＩＲＡパリティチェックマトリックスをリチャードソンの効率的なエンコーディング数式に従ってエンコードすると、ＱｘＱサブマトリックスの特性上、最小Ｑ個のパリティノードに対して同時にパラレル（ｐａｒａｌｌｅｌ）に演算することができる。

図３２〜図３５は、本発明の一実施例に係るＱＣ−ＩＲＡＬＤＰＣコードのシーケンシャルエンコーディング（ｓｅｑｕｅｎｔｉａｌｅｎｃｏｄｉｎｇ）過程を示した図である。これは、上述したＬＤＰＣエンコーディング過程に対応し得る。

図３２は、本発明の一実施例に係るパリティチェックマトリックスのパーミュテーション過程を示した図である。

（ａ）は、ＱＣ形式で整列されたＱＣ−ＩＲＡＬＤＰＣのパリティチェックマトリックスＨ₁を示す。この場合、図面に示したように、Ｈ₁マトリックスのパリティ部分は、階段状に分布された各サブマトリックスを含むことができる。これは、上述したＱＣ−ＩＲＡＬＤＰＣのパリティチェックマトリックスと同一である。本発明では、シーケンシャルエンコーディングを容易に行うために、Ｈ₁マトリックスの行及び列を移動させ、Ｈ₂マトリックスに変形することを一実施例とすることができる。

（ｂ）は、変形したＨ₂マトリックスを示す。図面に示したように、Ｈ₂マトリックスのパリティ部分は、デュアルダイアゴナル（ｄｕａｌｄｉａｇｏｎａｌ）マトリックスを含むことができる。この場合、適用される行及び列パーミュテーション数式は次の通りである。

上述したパーミュテーション数式によると、Ｈ₁マトリックスのｒｘ番目の行は、Ｈ₂マトリックスのｒｙ番目の行に移動することができ、Ｈ₁マトリックスのｃｘ番目の列はＨ₂マトリックスのｃｙ番目の列に移動することができる。この場合、列置換（ｃｏｌｕｍｎｐｅｒｍｕｔａｔｉｏｎ）は、パリティ演算区間（ＱＫ≦ｃｘ≦Ｑ（Ｋ＋Ｍ）−１）に対してのみ適用することができ、パーミュテーションが適用されるとしてもＬＤＰＣコードの特性を維持することができる。

図３３、図３４及び図３５は、本発明の一実施例に係るパリティチェックマトリックスの各住所を示した表である。図３３、図３４及び図３５の３個の図面は、パリティチェックマトリックスの各住所を示す一つの表の各部分であるが、明細書の空間の不足により、３個の図面に分けられて作成された。

３個の図面に示した表は、コードワード長さが６４８００で、コードレートが１０／１５であるパリティチェックマトリックス（又はＨマトリックス）を表現する表である。図面に示した表は、パリティチェックマトリックス内の１の住所を示すことができる。これをパリティチェックマトリックスの住所と称することができる。

表の（ａ）は、Ｈマトリックス又はコードワードの長さをサブマトリックスの長さで割った場合に発生するブロックを指示するｉを示す。本発明の一実施例に係るサブマトリックスは、３６０ｘ３６０のサイズを有するマトリックスであり、コードワードの長さは６４８００であるので、ブロックの個数は６４８００を３６０で割った１８０になり得る。また、各ブロックは、０から順次増加する数字として表現することができる。したがって、ｉは、０から１８０までの値を有することができる。また、ｉは、該当ブロックに含まれた１番目の列に対応する情報ビット（ｉｎｆｏｒｍａｔｉｏｎｂｉｔ）を指示することができる。

表の（ｂ）は、各ブロック内の１番目の列に含まれた１（又はエッジ）の位置（又は住所）を示す。

Ｈマトリックスは、Ｈマトリックスの全体の行と列値を用いたＨ（ｒ，ｃ）として表現することができる。次の数式１４は、Ｈ（ｒ，ｃ）を導出するための数式である。

数式のｘ（ｉ，ｊ）は、図面に示した表のｉ番目のラインのｊ番目の値を意味する。具体的に、ｘ（０，０）＝６４５４、ｘ（０，１）＝３９８１、ｘ（１，０）＝３９９になり得る。これは、Ｈマトリックス内のｉ番目のライン内の１が位置する行の位置と同一である。この場合、ｒとｃの最大値はそれぞれ２１５９９、６４７９９になり得る。

ＬＤＰＣコードの性能は、パリティチェックマトリックスの各ノードの次数分布、パリティチェックマトリックスの各「１」或いはエッジの位置によるガース（ｇｉｒｔｈ）、サイクル特性、チェックノードと可変ノード（ｖａｒｉａｂｌｅｎｏｄｅ）との連結関係などによって変わり得る。図面に示したＨマトリックスは、コードワード＝６４８００、Ｑ＝３６０、コードレート＝１０／１５である場合のノードの次数分布を最適化し、最適化された次数分布、Ｑ、コードレートなどの条件下で「１」或いはエッジの位置を最適化したものである。

図面に示した表によって構成されたＨマトリックスは、上述したＱＣ−ＩＲＡＬＤＰＣ構造を有する。また、数式を通じて導出されたＨ（ｒ，ｃ）を用いてＨ_qcを得ることができ、Ｈ_qcからベースマトリックスＨ_baseを導出することができる。

また、本発明の一実施例に係るＨマトリックスは、図面に示した表の各ｘ（ｉ）の長さ（或いは該当する可変ノードの次数）などの次数分布を有する他の形態のＨマトリックスを含むことができる。また、該当のＨマトリックスを用いて送信機でエンコーディングを行う場合、上述したＱＣ−ＩＲＡＬＤＰＣ方法のための効率的なエンコーディングを使用することができる。

したがって、提案されたＨマトリックスを用いると、送信側では、エンコーディング性能が良いと共に複雑度が低く、収率（Ｔｈｒｏｕｇｈｐｕｔ）が高いエンコーダの具現が可能であり、受信側では、Ｑを用いてパラレルデコーディング（ｐａｒａｌｌｅｌｄｅｃｏｄｉｎｇ）が３６０レベルまで可能であり、収率の高い受信機を効果的に設計することができる。

次の表３４は、次数分布を示す。

すなわち、図面に示したように、ｉが０〜２３である場合、すなわち、０番目のブロック〜２３番目のブロック内の１の個数は１４として同一である。したがって、可変ノード次数（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅ）が１４である場合、同一の次数を有するブロックの個数は２４として表示される。同一の方法でｉが１２０〜１７９である場合、すなわち、１２０番目のブロック〜１７９番目のブロック内の１の個数は２として同一である。したがって、可変ノード次数が２である場合、同一の次数を有するブロックの個数は６０として表示される。上述したように、Ｈマトリックスのパリティ部分は対角線方向の階段式で分布されたＩ₀として表現されるサブマトリックスのみを含むので、可変ノード次数は常に２になる。したがって、可変ノード次数値が２であるブロックは、パリティ部分に該当するブロックであることが分かる。また、各可変ノード次数に該当する実際の可変ノードの個数は、表に示したブロックの個数にサブマトリックスのＱ値を掛けて取得することができる。

図３６及び図３７は、本発明の他の実施例に係るパリティチェックマトリックスの住所を示した表である。図３６及び図３７の２個の図面は、パリティチェックマトリックスの各住所を示す一つの表の各部分であるが、明細書の空間の不足により、２個の図面に分けられて作成された。

図面に示した表は、上述したＨ₁マトリックスが変換されたＨ₂マトリックスを示した表である。

シーケンシャルエンコーディングでは、パリティ演算区間で使用される各エッジは一般に数式で表現されるので、表では省略可能である。すなわち、パリティ部分に該当する次数２値を有する６０個のブロックは表で表現されない。

上述したように、マトリックスが変換されるとしても性質はそのまま維持されるので、ノード次数特性、サイクル、ガース、チェックノードと可変ノードとの間の連結関係などは全て同一に維持される。したがって、同一のエンコーディング性能を取得することができ、本表によるＨ₂マトリックスを用いてシーケンシャルエンコーディングを行うことができる。

図３８は、本発明の一実施例に係るＱＣ−ＩＲＡＬＤＰＣコードをシーケンシャルエンコードする方法を示した図である。

上述したパーミュテーション過程を通じてパリティチェックマトリックスがＨ₂マトリックスの形態に変形すると、シーケンシャルエンコーディングは、コードワードの情報ビットを用いた各パリティチェックサム（ｐａｒｉｔｙｃｈｅｃｋｓｕｍ）のアップデート過程と各パリティチェックサム間のチェックサムアップデート（ｃｈｅｃｋｓｕｍｕｐｄａｔｅ）過程を通じて行うことができる。

図面に示したように、コードワードは、ＱＫ個の情報ビットとＱＭ個のパリティチェックサムで表現することができる。情報ビットは、該当位置によってｉ_zとして表現することができ、パリティチェックサムはｐｓとして表現することができる。

情報ビットを通じた各パリティチェックサムのアップデート過程は、次の数式１５で表現することができる。

ここで、ｉ_zは、ｚ番目の情報ビットを意味し、ｐ_wは、ｉ_zを用いてアップデートされなければならないパリティチェックサムを意味する。数式において、（１）は、ｗ番目の行に該当するパリティチェックサムＰ_wがｚ番目の情報ｉ_zとＸＯＲ演算を通じてアップデートされることを意味する。数式において、（２）は、上述したＨ₂マトリックスを示した表を用いてｗの位置を計算する数式である。このとき、ｖは、Ｈ₂マトリックスを示した表上で表示された各行に該当する数字を意味する。上述したように、Ｈ₂マトリックスを示した表上の行は、Ｈマトリックス又はコードワードの長さをサブマトリックスの長さで割った場合に発生するブロックの位置に該当する。よって、図面に示した情報処理区間（Ｉｎｆｏｒｍａｔｉｏｎｐｒｏｃｅｓｓｉｎｇｐｅｒｉｏｄ）をサブマトリックスの長さであるＱで割った後、Ｑ番目に該当するｉ_zに対応する行別の数字を読む。情報処理区間の各情報ビットを用いてチェックサムアップデート過程が完了すると、パリティ処理区間のチェックサムアップデート過程を進行することができる。パリティ処理区間のチェックサムアップデート過程は、次の数式１６で表現することができる。

Ｓが０である場合、パリティチェックサムはそのままパリティｐ₀値になり、ｐ₁からｐ_QM-1までの各パリティ値は、順次的に直前のパリティ値とのＸＯＲ演算を通じて導出することができる。

図３９は、本発明の一実施例に係るＬＤＰＣデコーダを示した図である。

本発明の一実施例に係るＬＤＰＣデコーダ７００は、可変ノードアップデートブロック７１０、チェックノードアップデートブロック７２０、バレルシフト（ｂａｒｒｅｌｓｈｉｆｔ）ブロック７３０及びチェックサムブロック７４０を含むことができる。以下、各ブロックを説明する。

可変ノードブロック７１０は、ＬＤＰＣデコーダの入力とチェックノードブロックからのエッジを通じて伝達されるメッセージを用いてＨマトリックスの各可変ノードをアップデートすることができる。

チェックノードアップデートブロック７２０は、可変ノードからエッジを通じて伝達されるメッセージを用いてＨマトリックスのチェックノードをアップデートすることができる。本発明の一実施例に係るノードアップデートアルゴリズムは、サムプロダクト（ｓｕｍｐｒｏｄｕｃｔ）アルゴリズム、確率伝播（ｂｅｌｉｅｆ−ｐｒｏｐａｇａｔｉｏｎ）アルゴリズム、ミンサム（ｍｉｎ−ｓｕｍ）アルゴリズム、変更されたミンサム（ｍｏｄｉｆｉｅｄｍｉｎ−ｓｕｍ）アルゴリズムなどを含むことができ、これは、設計者の意図によって変更可能である。また、ＱＣ−ＩＲＡＬＤＰＣの特性上、可変ノードとチェックノードとの間のエッジ連結関係がＱｘＱ巡回アイデンティティマトリックス（ｃｉｒｃｕｌａｎｔｉｄｅｎｔｉｔｙｍａｔｒｉｘ）の形態で表れるので、可変ノードとチェックノードアップデートブロックとの間のメッセージをパラレルにＱ個ずつ同時に処理することができる。バレルシフト（Ｂａｒｒｅｌｓｈｉｆｔ）ブロック７３０は、巡回連結（ｃｉｒｃｕｌａｎｔｃｏｎｎｅｃｔｉｏｎ）を調節することができる。

チェックサムブロック７４０は、選択的なブロックであって、可変ノードのアップデート時ごとにデコーディングメッセージ（ｄｅｃｏｄｉｎｇｍｅｓｓａｇｅ）をハードデシジョン（ｈａｒｄｄｅｃｉｓｉｏｎ）し、パリティチェックサム演算を行うことによってエラー訂正（ｅｒｒｏｒｃｏｒｒｅｃｔｉｏｎ）のために必要なデコーディング反復（ｄｅｃｏｄｉｎｇｉｔｅｒａｔｉｏｎ）回数を減少させることができる。この場合、本発明の一実施例に係るＬＤＰＣデコーダ７００は、チェックサムブロック７４０がデコーディングメッセージをハードデシジョンするとしても、最終ＬＤＰＣデコーディング出力をソフトデシジョン（ｓｏｆｔｄｅｃｉｓｉｏｎ）で出力することができる。

図４０、図４１、図４２及び図４３は、本発明の実施例に係るコードレート７／１５のＨ１マトリックスを示した図である。

前記の４個の図面は、Ｈ１マトリックスを示す一つの表の部分であり、空間不足の理由で４個の図面に分けられて作成された。

図４４及び図４５は、本発明の実施例に係るコードレート７／１５のＨ２マトリックスを示した図である。

前記の２個の図面は、Ｈ２マトリックスを示す一つの表の部分であり、空間不足の理由で２個の図面に分けられて作成された。

図４６は、本発明の実施例に係るコードレート７／１５の次数分散表を示した図である。

以下では、コードレート８／１５の一つの実施例を説明する。

図４７、図４８及び図４９は、本発明の実施例に係るコードレート８／１５のＨ１マトリックスを示した図である。

前記の３個の図面は、Ｈ１マトリックスを示す一つの表の部分であり、空間不足の理由で３個の図面に分けられて作成された。

図５０及び図５１は、本発明の実施例に係るコードレート８／１５のＨ２マトリックスを示した図である。

図５２は、本発明の実施例に係るコードレート８／１５の次数分散表を示した図である。

以下では、コードレート１１／１５の一つの実施例を説明する。

図５３、図５４及び図５５は、本発明の実施例に係るコードレート１１／１５のＨ１マトリックスを示した図である。

図５６及び図５７は、本発明の実施例に係るコードレート１１／１５のＨ２マトリックスを示した図である。

図５８は、本発明の実施例に係るコードレート１１／１５の次数分散表を示した図である。

以下では、コードレート１２／１５の一つの実施例を説明する。

図５９、図６０、図６１及び図６２は、本発明の実施例に係るコードレート１２／１５のＨ１マトリックスを示した図である。

図６３、図６４及び図６５は、本発明の実施例に係るコードレート１２／１５のＨ２マトリックスを示した図面だ。

前記の３個の図面は、Ｈ２マトリックスを示す一つの表の部分であり、空間不足の理由で３個の図面に分けられて作成された。

図６６は、本発明の実施例に係るコードレート１２／１５の次数分散表を示した図である。

図６７及び図６８は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図６７及び図６８に示した表は、コードワード長さが１６２００で、コードレートは７／１５であるパリティチェックマトリックス（又はＨマトリックス）を表現する表である。

前記の２個の図面は、パリティチェックマトリックスを示す一つの表で、空間の不足によって２個の図面に分けられて作成された。

図面に示した表は、パリティチェックマトリックス内の１の住所を示すことができる。これをパリティチェックマトリックスの住所と称することができる。

表の（ａ）は、Ｈマトリックス又はコードワードの長さをサブマトリックスの長さで割った場合に発生するブロックを指示するｉを示す。具体的な事項は上述した通りである。

Ｈマトリックスは、Ｈマトリックスの全体の行と列値を用いたＨ（ｒ，ｃ）と表現することができる。

図面に示したＨマトリックスは、コードワードが１６２００で、Ｑ＝３６０、コードレート＝７／１５である場合のノード次数分布を最適化し、最適化された次数分布、Ｑ、コードレートなどの条件下で「１」或いはエッジの位置を最適化したものである。

図面に示した表によって構成されたＨマトリックスは、上述したＱＣ−ＩＲＡＬＤＰＣ構造を有する。具体的な事項は上述した通りである。本発明の一実施例に係るＨマトリックスは、図６７及び図６８に示した表の各ｘ（ｉ）の長さ（或いは該当する可変ノードの次数）などの次数分布を有する他の形態のＨマトリックスを含むことができる。具体的な事項は上述した通りである。

次の表３５は、次数分布を示す。

すなわち、図面に示したように、ｉが０〜３である場合、すなわち、０番目のブロック〜３番目のブロック内の１の個数は２４として同一である。したがって、可変ノード次数（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅ）が２４である場合、同一の次数を有するブロックの個数は４として表示される。同一の方法でｉが２１〜４４である場合、すなわち、２１番目のブロック〜４４番目のブロック内の１の個数は２として同一である。したがって、可変ノード次数が２である場合、同一の次数を有するブロックの個数は２４として表示される。具体的な事項は上述した通りである。

図６９は、本発明の他の実施例に係るパリティチェックマトリックスの住所を示した表である。

図６９に示した表は、上述したコードワード長さ１６２００及びコードレート７／１５を有するＨ₁マトリックスが変換されたＨ₂マトリックスを示した表である。

具体的な事項は上述した通りである。

図７０及び図７１は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図７０及び図７１に示した表は、コードワード長さが１６２００で、コードレートは９／１５であるパリティチェックマトリックス（又はＨマトリックス）を表現する表である。

表の（ａ）は、Ｈマトリックス又はコードワードの長さをサブマトリックスの長さで割った場合に発生するブロックを指示するｉを示す。

具体的な事項は上述した通りである。

ＬＤＰＣコードの性能は、パリティチェックマトリックスの各ノードの次数分布、パリティチェックマトリックスの各「１」或いはエッジの位置によるガース（ｇｉｒｔｈ）、サイクル特性、チェックノードと可変ノード（ｖａｒｉａｂｌｅｎｏｄｅ）との連結関係などによって変わり得る。図面に示したＨマトリックスは、コードワード＝１６２００、Ｑ＝３６０、コードレート＝９／１５である場合のノードの次数分布を最適化し、最適化された次数分布、Ｑ、コードレートなどの条件下で「１」或いはエッジの位置を最適化したものである。

図７０及び図７１に示した表によって構成されたＨマトリックスは、上述したＱＣ−ＩＲＡＬＤＰＣ構造を有する。具体的な事項は上述した通りである。また、本発明の一実施例に係るＨマトリックスは、図面に示した表の各ｘ（ｉ）の長さ（或いは該当する可変ノードの次数）などの次数分布を有する他の形態のＨマトリックスを含むことができる。具体的な事項は上述した通りである。次の表３６は、次数分布を示す。

すなわち、図面に示したように、ｉが０〜２である場合、すなわち、０番目のブロック〜２番目のブロック内の１の個数は１６として同一である。したがって、可変ノード次数（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅ）が１６である場合、同一の次数を有するブロックの個数は３として表示される。同一の方法でｉが２７〜４４である場合、すなわち、２７番目のブロック〜４４番目のブロック内の１の個数は２として同一である。したがって、可変ノード次数が２である場合、同一の次数を有するブロックの個数は１８として表示される。具体的な事項は上述した通りである。

図７２は、本発明の他の実施例に係るパリティチェックマトリックスの住所を示した表である。

図面に示した表は、上述したコードワード長さ１６２００及びコードレート９／１５を有するＨ₁マトリックスが変換されたＨ₂マトリックスを示した表である。

具体的な事項は上述した通りである。

図７３及び図７４は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図７３及び図７４に示した表は、上述したコードワード長さ１６２００及びコードレート１１／１５であるパリティチェックマトリックス（又はＨマトリックス）を表現する表である。

具体的な事項は上述した通りである。

ＬＤＰＣコードの性能は、パリティチェックマトリックスの各ノードの次数分布、パリティチェックマトリックスの各「１」或いはエッジの位置によるガース（ｇｉｒｔｈ）、サイクル特性、チェックノードと可変ノード（ｖａｒｉａｂｌｅｎｏｄｅ）との連結関係などによって変わり得る。図面に示したＨマトリックスは、コードワード＝１６２００、Ｑ＝３６０、コードレート＝１１／１５である場合のノードの次数分布を最適化し、最適化された次数分布、Ｑ、コードレートなどの条件下で「１」或いはエッジの位置を最適化したものである。

図面に示した表によって構成されたＨマトリックスは、上述したＱＣ−ＩＲＡＬＤＰＣ構造を有する。具体的な事項は上述した通りである。

また、本発明の一実施例に係るＨマトリックスは、図７３及び図７４に示した表の各ｘ（ｉ）の長さ（或いは該当する可変ノードの次数）などの次数分布を有する他の形態のＨマトリックスを含むことができる。具体的な事項は上述した通りである。次の表３７は、次数分布を示す。

すなわち、図面に示したように、ｉが０〜６である場合、すなわち、０番目のブロック〜６番目のブロック内の１の個数は１２として同一である。したがって、可変ノード次数（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅ）が１２である場合、同一の次数を有するブロックの個数は７として表示される。同一の方法でｉが３３〜４４である場合、すなわち、３３番目のブロック〜４４番目のブロック内の１の個数は２として同一である。したがって、可変ノード次数が２である場合、同一の次数を有するブロックの個数は１２として表示される。具体的な事項は上述した通りである。

図７５は、本発明の他の実施例に係るパリティチェックマトリックスの住所を示した表である。

図７５に示した表は、上述したコードワード長さ１６２００及びコードレート１１／１５を有するＨ₁マトリックスが変換されたＨ₂マトリックスを示した表である。

具体的な事項は上述した通りである。

図７６及び図７７は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図７６及び図７７に示した表は、上述したコードワード長さ１６２００及びコードレート５／１５であるパリティチェックマトリックス（又はＨマトリックス）を表現する表である。

図面に示したＨマトリックスは、コードワード＝１６２００、Ｑ＝３６０、コードレート＝５／１５である場合のノードの次数分布を最適化し、最適化された次数分布、Ｑ、コードレートなどの条件下で「１」或いはエッジの位置を最適化したものである。

図面に示した表によって構成されたＨマトリックスは、上述したＱＣ−ＩＲＡＬＤＰＣ構造を有する。具体的な事項は上述した通りである。また、本発明の一実施例に係るＨマトリックスは、図７６及び図７７に示した表の各ｘ（ｉ）の長さ（或いは該当する可変ノードの次数）などの次数分布を有する他の形態のＨマトリックスを含むことができる。具体的な事項は上述した通りである。

次の表３８は、次数分布を示す。

すなわち、図面に示したように、ｉが０〜３である場合、すなわち、０番目のブロック〜２番目のブロック内の１の個数は３０として同一である。したがって、可変ノード次数（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅ）が３０である場合、同一の次数を有するブロックの個数は３として表示される。同一の方法でｉが１５〜４４である場合、すなわち、２１番目のブロック〜４４番目のブロック内の１の個数は２として同一である。したがって、可変ノード次数が２である場合、同一の次数を有するブロックの個数は３０として表示される。具体的な事項は上述した通りである。

図７８は、本発明の他の実施例に係るパリティチェックマトリックスの住所を示した表である。

図７８に示した表は、上述したコードワード長さ１６２００及びコードレート５／１５を有するＨ₁マトリックスが変換されたＨ₂マトリックスを示した表である。

具体的な事項は上述した通りである。

図７９は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図７９に示した表は、上述したコードワード長さ１６２００及びコードレート１０／１５であるパリティチェックマトリックス（又はＨマトリックス）を表現する表である。図面に示した表は、パリティチェックマトリックス内の１の住所を示すことができる。これをパリティチェックマトリックスの住所と称することができる。

図面に示したＨマトリックスは、コードワード＝１６２００、Ｑ＝３６０、コードレート＝１０／１５である場合のノードの次数分布を最適化し、最適化された次数分布、Ｑ、コードレートなどの条件下で「１」或いはエッジの位置を最適化したものである。

図面に示した表によって構成されたＨマトリックスは、上述したＱＣ−ＩＲＡＬＤＰＣ構造を有する。具体的な事項は上述した通りである。また、本発明の一実施例に係るＨマトリックスは、図７９に示した表の各ｘ（ｉ）の長さ（或いは該当する可変ノードの次数）などの次数分布を有する他の形態のＨマトリックスを含むことができる。具体的な事項は上述した通りである。

次の表３９は、次数分布を示す。

すなわち、図面に示したように、ｉが０〜５である場合、すなわち、０番目のブロック〜４番目のブロック内の１の個数は１８として同一である。したがって、可変ノード次数（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅ）が１８である場合、同一の次数を有するブロックの個数は５として表示される。同一の方法でｉが３０〜４４である場合、すなわち、２１番目のブロック〜４４番目のブロック内の１の個数は２として同一である。したがって、可変ノード次数が２である場合、同一の次数を有するブロックの個数は１５として表示される。具体的な事項は上述した通りである。

図８０は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図８０に示した表は、コードワード長さ１６２００及びコードレート１０／１５を有するマトリックスＨ１を変更することによって取得したマトリックスＨ２を示す。

具体的な事項は上述した通りである。

図８１は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図８１に示した表は、コードワード長さ１６２００及びコードレートは１２／１５であるパリティチェックマトリックス（又はＨマトリックス）を表現する表である。図面に示した表は、パリティチェックマトリックス内の１の住所を示すことができる。これをパリティチェックマトリックスの住所と称することができる。

図面に示したＨマトリックスは、コードワード＝１６２００、Ｑ＝３６０、コードレート＝１２／１５である場合のノードの次数分布を最適化し、最適化された次数分布、Ｑ、コードレートなどの条件下で「１」或いはエッジの位置を最適化したものである。

図面に示した表によって構成されたＨマトリックスは、上述したＱＣ−ＩＲＡＬＤＰＣ構造を有する。具体的な事項は上述した通りである。また、本発明の一実施例に係るＨマトリックスは、図８１に示した表の各ｘ（ｉ）の長さ（或いは該当する可変ノードの次数）などの次数分布を有する他の形態のＨマトリックスを含むことができる。具体的な事項は上述した通りである。

次の表４０は、次数分布を示す。

すなわち、図面に示したように、ｉが０〜５である場合、すなわち、０番目のブロック〜５番目のブロック内の１の個数は１５として同一である。したがって、可変ノード次数（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅ）が１５である場合、同一の次数を有するブロックの個数は６として表示される。同一の方法でｉが３６〜４４である場合、すなわち、２１番目のブロック〜４４番目のブロック内の１の個数は２として同一である。したがって、可変ノード次数が２である場合、同一の次数を有するブロックの個数は９として表示される。具体的な事項は上述した通りである。

図８２は、本発明の一実施例に係るパリティチェックマトリックスの住所を示した表である。

図８２に示した表は、コードワード長さ１６２００及びコードレート１２／１５を有するマトリックスＨ１を変更することによって取得したマトリックスＨ２を示す。

具体的な事項は上述した通りである。

図８３は、本発明の一実施例に係るコンスタレーションマッパ（ｃｏｎｓｔｅｌｌａｔｉｏｎｍａｐｐｅｒ）を示した図である。

本発明の一実施例に係るコンスタレーションマッパの動作は、上述したＢＩＣＭブロックのコンスタレーションマッパの動作と同一である。

上述した入力フォーマッティングブロックから受け取ったデータは、ＦＥＣエンコーディングを経てビットストリームに変換することができる。このビットストリームの多くのビットが集まってセルをなし、これらのセルは、コンスタレーションマッパによって複素平面上のコンスタレーション（ｃｏｎｓｔｅｌｌａｔｉｏｎ）のうち一つにマップすることができる。ここで、Ｎ個のビットが一つのセルを通じて伝送されるためには２^個のコンスタレーションポイントが必要であり得る。

ここで、コンスタレーションポイントは、一つのコンスタレーションを意味し得る。コンスタレーションポイントはコンスタレーションと呼ぶことができる。コンスタレーションの集合であるＱＡＭ−６４などは、コンスタレーション集合、コンスタレーションセット、コンスタレーションなどと呼ぶことができる。

コンスタレーションを作る方法は多様である。いずれの方式でコンスタレーション内のコンスタレーションポイントを配列するのかによって、受信機がコンスタレーションをビットストリームに復号したときのエラー発生確率が変わり得る。

コンスタレーションマッパが使用するコンスタレーションとしては、図８３（ａ）、図８３（ｂ）、図８３（ｃ）などの種類がある。提示されたコンスタレーションは、各種類のコンスタレーションに対する例示である。（ａ）、（ｂ）は、いずれもスクエアＱＡＭ（ｓｑｕａｒｅＱＡＭ）であるが、（ａ）の場合は、コンスタレーションポイント間の間隔が一定でないこと（Ｎｏｎ−ｕｎｉｆｏｒｍ）が特徴であり、（ｂ）の場合は、コンスタレーションポイント間の間隔が一定であること（Ｕｎｉｆｏｒｍ）が特徴である。（ａ）は不均一ＱＡＭに該当し、（ｂ）は一般的なＱＡＭに該当し得る。（ｂ）は、（ａ）の特別な場合であると言える。

本発明は、（ｃ）のような種類のコンスタレーション及びそのコンスタレーションを探す方法を提案する。本発明が提案する方法によれば、与えられたＳＮＲ（Ｓｉｇｎａｌ−ｔｏ−ＮｏｉｓｅＲａｔｉｏ）で、既存の方法より低いエラー確率及びより大きいチャネル容量を具現することができる。

図８４は、本発明の一実施例に係るＩＱ−バランスド／ＩＱ−シンメトリック不均一コンスタレーションマッピングの過程を示した図である。

本発明は、最適のＢＩＣＭキャパシティを得るための更に他のコンスタレーション生成方法として、ＩＱ−バランスド／ＩＱ−シンメトリック不均一コンスタレーションマッピング（ＩＱ−ｂａｌａｎｃｅｄ／ＩＱ−ｓｙｍｍｅｔｒｉｃＮｏｎＵｎｉｆｏｒｍＣｏｎｓｔｅｌｌａｔｉｏｎＭａｐｐｉｎｇ）方法を提案する。

まず、ＢＩＣＭキャパシティを最大化させるコンスタレーションポイントを探すためには、いくつかの仮定と制限条件が必要である。以下、いくつかの制限に対して説明する。

制限＃１は、全てのコンスタレーションポイントが同一の確率で発生することである。それぞれのコンスタレーションポイントの確率（ｐｒｏｂａｂｉｌｉｔｉｅｓ）は互いに同一であり得る。

制限＃２は、コンスタレーションポイントにはバイアス（ｂｉａｓ）がないことである。すなわち、全てのコンスタレーションポイントの平均値を求めれば０であり得る。また、制限＃１を適用すれば、全てのコンスタレーションポイントの和は０であり得る。

制限＃３は、コンスタレーションの平均パワーは定数であることである。すなわち、平均パワーは、定数Ｐに固定された値を有することができる。

制限＃４−１は、ＩＱ−バランスドマッピングのためには、Ｉ軸のＢＩＣＭキャパシティとＱ軸のＢＩＣＭキャパシティが同一でなければならないという点である。例えば、９０の倍数である、９０、１８０、２７０度だけコンスタレーションを回転させても元のコンスタレーションと一致すれば、そのコンスタレーションはＩＱ−バランスド状態になったと言える。すなわち、一つのコンスタレーションポイントを９０の倍数だけ回転させたとき、その回転したコンスタレーションポイントが元のコンスタレーション集合のコンスタレーションポイントのうち一つとオーバーラップすれば、そのコンスタレーションはＩＱ−バランスド状態になったと言える。以下、本発明において、上述したように、９０の倍数だけ回転したとき、元のコンスタレーションと一致する場合をＩＱ−バランスドマッピング方式として考慮する。

制限＃４−２は、ＩＱ−シンメトリック（ｓｙｍｍｅｔｒｉｃ）マッピングのためには、Ｉ軸のＢＩＣＭキャパシティとＱ軸のＢＩＣＭキャパシティとが同一でなければならないという点である。ＩＱ−シンメトリックマッピングのためには、コンスタレーションがＩ軸とＱ軸に対して対称でなければならない。例えば、ｓ_iがコンスタレーションの一つのコンスタレーションポイントであれば、ｃｏｎｊ（ｓ_i）、−ｃｏｎｊ（ｓ_i）、及び−ｓ_iもそのコンスタレーションのコンスタレーションポイントでなければならない。

制限＃４−１と制限＃４−２は、同時に満足されない場合もある。ＩＱ−バランスドマッピングのためには制限＃４−１が満足されなければならなく、ＩＱ−シンメトリックマッピングのためには制限＃４−２が満足されなければならない。ＩＱ−バランスドマッピングであると共に、ＩＱ−シンメトリックマッピングになるためには、二つの制限を同時に満足させなければならない。

以下では、ＩＱ−バランスド／ＩＱ−シンメトリック不均一コンスタレーションマッピング方法によって、非均等に分布されたコンスタレーションポイントを有するコンスタレーションを作る方法を説明する。

本発明において、最適のキャパシティを提供するコンスタレーションを探すために、２次元複素平面のコンスタレーションポイントが移動し得る。コンスタレーションポイントを移動させながら、ＢＩＣＭキャパシティが最適化されるコンスタレーションを探すことができる。

しかし、一つのコンスタレーションポイントのみが移動すると、上述した制限＃１及び／又は制限＃２が満足されない場合がある。したがって、一つのコンスタレーションポイントが移動しながら各制限が満足されるためには、他のコンスタレーションポイントも同時に移動しなければならない。ここでは、ｉとｊ番目のコンスタレーションポイントを動かすようにする。

コンスタレーションポイントを移動させる前のコンスタレーションがＩＱ−バランスドマッピング状態であると仮定する。ＩＱ−バランシングを維持するために、ｉ番目とｊ番目のペアに対応する３個の他のコンスタレーションポイントペアも移動しなければならない。対応する３個の他のコンスタレーションポイントペアとは、ｉ番目とｊ番目のコンスタレーションポイントの９０、１８０、２７０度回転したコンスタレーションポイントを意味し得る。すなわち、８個のコンスタレーションポイントが共に移動しなければならない。

移動するｉ番目とｊ番目のコンスタレーションポイントをｓ_0,i、ｓ_0,jと言い、これに対応して移動するコンスタレーションポイントをｓ_k,i、ｓ_k,j…と言える。ここで、ｋ＝１、２、３の値を有し、それぞれ９０、１８０、２７０度だけ回転した場合を意味し得る。

コンスタレーションポイントｓ_0,i、ｓ_0,jに対して、図示した数式（１）、（２）のようにａ、ｂを定義することができる。ここで、数式（１）、（２）は、それぞれ上述した制限＃１、制限＃２が、コンスタレーションが移動する間にも満足されることを意味し得る。すなわち、ａ、ｂは、固定された定数値であり得る。また、図示した数式（３）のようにｓ_0,iとａを再び表現すると、数式（４）を得ることができる。これらの上述した数式を通じて数式（５）を誘導することができる。数式（５）から、二つのコンスタレーションポイントの移動は、θという一つの変数で制御可能であることが分かる。数式（６）のように、他のコンスタレーションポイントペアも、ｓ_0,i、ｓ_0,jによって記述できるので、移動する全てのコンスタレーションポイントが一つの変数で制御されることが分かる。

ＩＱ−バランシングを維持しながら移動を行うので、移動後にもコンスタレーションのＩＱ−バランシング特性を維持することができる。このような方法でＩＱ−バランシングを維持し、最適のキャパシティを有するコンスタレーションを探すことができる。コンスタレーションを探すために移動するとき、θをいくつかの部分に割ってそれぞれのθに対してＢＩＣＭキャパシティを計算した後、ＢＩＣＭキャパシティを最大にするθを探す方法を使用することができる。このような過程を通じて、合計４個のセットのｓ_iとｓ_jをアップデートすることができる。

以下では、非均等に分布されたコンスタレーションポイントを有するコンスタレーションを作る具体的なステップを説明する。各ステップは省略可能であり、他のステップに取り替えたり、各ステップの順序を変えてもよい。このステップは、本発明の思想を説明するためのものであり、本発明が各ステップによって構成されるものに限定されない。

まず、初期コンスタレーションを設定することができる。この初期コンスタレーションは、ＩＱ−バランスド又はＩＱ−シンメトリックコンスタレーションであり得る。例えば、初期コンスタレーションは、均一ＱＡＭ、不均一ＱＡＭ、不均一コンスタレーション（ＮＵＣ）であり得る。ここで、ＮＵＣは、上述した本発明に係るＮＵＣであり得る。

初期コンスタレーションのうち、二つのコンスタレーションポイントをランダムに且つ均一に選定することができる（ｓ_0,i、ｓ_0,j）。ここで、二つのコンスタレーションポイントは異なるコンスタレーションポイントでなければならない。これらの二つのコンスタレーションポイントは、１四分面で選定することができる。

二つのコンスタレーションポイントが選定されれば、残りの２、３、４分面のコンスタレーションポイントも自然に選択することができる。したがって、合計８個のコンスタレーションポイントを選択することができる。初期コンスタレーションがＩＱ−バランスド状態である場合は、各選択されたコンスタレーションは
と表現することができる。ここで、ｋ＝０、１、２、３の値を有し、ｉはｊに置換することができる。初期コンスタレーションがＩＱ−シンメトリック状態である場合、各選択されたコンスタレーションはｃｏｎｊ（ｓ_0,i）、−ｃｏｎｊ（ｓ_0,i）、−ｓ_0,iと表現することができる。同様に、ｉはｊに置換することができる。上述したように、初期コンスタレーションがＩＱ−バランスド又はＩＱ−シンメトリック状態である場合、各コンスタレーションの平均は０であり得る。

その後、
とＢＩＣＭキャパシティを計算することができる。このＢＩＣＭキャパシティが最大になるように各コンスタレーションポイントを移動させることができる。最適のコンスタレーション位置を探す方法には二つの方法があり得る。

この方法は、ＩＱ−シンメトリック不均一コンスタレーションマッピングに使用することができる。

第二の方法は、θを活用することである。上述したように、θによってコンスタレーションの移動を制御することができる。よって、適切に小さいサイズの角度だけθを変更させながら、最適のキャパシティを有するコンスタレーションの位置を探すことができる。ここで、適切に小さいサイズの角度は、実施例によって１度であり得る。また、角度の範囲は０度〜３６０度であり得る。また、角度の範囲には、s_0,i−ａ／２とｓ_0,j−ａ／２を含ませることができる。これは、最適のキャパシティをサーチング範囲内に置くためである。すなわち、サーチングプロセスの中間にキャパシティが減少し得る余地を遮断させるためである。この方法は、ＩＱ−バランスド不均一コンスタレーションマッピングに使用することができる。

上述した二つの方法によってコンスタレーションを移動させながら、各コンスタレーションの位置に対してＢＩＣＭキャパシティを計算することができる。移動させたコンスタレーションによるＢＩＣＭキャパシティが、最初に計算したＢＩＣＭキャパシティより大きい場合、そのコンスタレーションでｓ_0,iとｓ_0,jをアップデートすることができる。

その後、
とθを減少させながら、継続してコンスタレーションを探すことができる。二つのパラメータが十分に小さくなれば、再び初期コンスタレーションのうち他の二つのコンスタレーションポイントを選定することができる。そして、上述した過程を経て新たに選定したコンスタレーションポイントに対する最適の位置を探すことができる。

全体のＢＩＣＭキャパシティが収斂されるとアルゴリズムを停止し、最終コンスタレーションセットを得ることができる。ここで、キャパシティが収斂されることは、大きなＢＩＣＭキャパシティの増加が前記のアルゴリズムで発生しない場合を意味し得る。ＢＩＣＭキャパシティの収斂をチェックすることは、毎度ｓ_iとｓ_jが変わるときごとに行うこともでき、全てのＭ個のコンスタレーションポイントを全て１回つずつチェックした後で行うこともできる。

実施例により、上述した全てのシード（ｓｅｅｄ）コンスタレーションに対して前記のアルゴリズムを行った後、最も良い性能を有するコンスタレーションを選択することができる。シードコンスタレーション、すなわち、初期コンスタレーションは、均一ＱＡＭ、不均一ＱＡＭ、不均一コンスタレーション（ＮＵＣ）であり得る。例えば、ＳＮＲ１０ｄＢにおけるＮＵＣ−６４を、ＱＡＭ、ＮＵＱ、ＮＵＣからアルゴリズムを行うことによって得ることができる。実施例により、９．５ｄＢや１０．５ｄＢで上述したアルゴリズムを通じて得たコンスタレーションをシードコンスタレーションとしてアルゴリズムを行うこともできる。

図８５は、本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法によるＳＮＲ１８ｄＢにおける６４ＮＵＣのコンスタレーションを示した図である。

本実施例は、平均パワーが１である均一−６４ＱＡＭをシードコンスタレーションとし、θを通じてコンスタレーションを探す方法を使用した。角度の増加分は１度とし、全てのＭ個のコンスタレーションポイントをｓ_iとｓ_jが１回ずつアップデートした後、キャパシティ収斂チェックを行った。収斂チェックは、ＢＩＣＭキャパシティが１．０ｅ−５以上増加するか否かを確認することによって行った。本コンスタレーションは、ＩＱ−バランスド状態であり、ｎ＊ｐｉ／２−シンメトリックを満足することができる。

決定されたコンスタレーションの性能を測定するためには、その決定されたコンスタレーションのＢＩＣＭキャパシティを計算して比較しなければならない。ＢＩＣＭキャパシティは、ＡＷＧＮ（ＡｄｄｉｔｉｖｅＷｈｉｔｅＧａｕｓｓｉａｎＮｏｉｓｅ）とＩＩＤ（ＩｎｄｉｖｉｄｕａｌｌｙＩｄｅｎｔｉｃａｌＤｉｓｔｒｉｂｕｔｅｄ）入力を仮定することができる。ＡＷＧＮは、基本的に使用される基本ノイズモデルを意味し得る。ＩＩＤは、入力が独立的であり、同一／均等に分布されていることを意味し得る。

ＢＩＣＭキャパシティは、前記の数式を用いて計算することができる。この式を用いてＢＩＣＭキャパシティを最大にするｒとθを探すことができる。ＡＷＧＮとＩＩＤ入力を仮定したので、ｙ＝ｘ＋ｎと見なすことができる。ここで、ｎはＡＷＧＮノイズを意味し得る。ｐ（ｂ_i＝０）＝ｐ（ｂ_i＝１）＝１／２であると仮定することができる。すなわち、ｘがコンスタレーションで、Ｍは、コンスタレーションサイズであるとするとき、ｐ（ｘ＝Ｍ_j）＝１／Ｍであり得る。ここで、Ｍ_jは、ｂ_i＝ｊであるときのコンスタレーションであり得る。図３４に示したように、ＢＩＣＭキャパシティ関数は、ガウス関数の積分形態で表現可能である。

受信側では、コンスタレーションから各ビットをデマップすることができる。これは、上述したコンスタレーションに各ビットをマップする過程の逆過程であり得る。このようなデマッピングを通じてＬＬＲを求めることができ、このＬＬＲは、ソフトインプットの形態でＦＥＣデコーディングに使用することができる。デマッピングにおいて、ＬＬＲを求める過程は次のような数式で表現することができる。

ここで、ｂ_iがビット別に（ｂｉｔ−ｂｙ−ｂｉｔ）同等−確率（ｅｑｕｉ−ｐｒｏｂａｂｌｅ）を満足すると仮定することができる。反復的（ｉｔｅｒａｔｉｖｅ）デコーディングが使用される場合、ｂ_iが同等−確率であるという仮定は有効でなく、アプリオリ確率はＦＥＣからの外部情報で変形しなければならない。また、マックス−ログ（ｍａｘ−ｌｏｇ）ＬＬＲが仮定され、ｔ＝ｒ／Ｈであり得る。ｓ１は、ｉ番目のビットが１であるｔから最も近いコンスタレーションであり、ｓ０は、ｉ番目のビットが０であるｔから最も近いコンスタレーションであり得る。

図８６は、本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの６４ＮＵＣのコンスタレーションを示した図である。

本コンスタレーションの右側には、コンスタレーションポイントの座標値が表示されている。各座標は、各ビット値が割り当てられるコンスタレーションポイントの座標を表示したものである。各ビット値に対して、その座標がｘ、ｙ値で表現されたものであり得る。

図８７は、本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの６４ＮＵＣのコンスタレーションを示した図である。

本コンスタレーションの右側には、コンスタレーションポイントの座標値が表示されている。各座標は、各ビット値が割り当てられるコンスタレーションポイントの座標を表示したものである。これらの座標は、各ビット値に対して、その座標がｘ、ｙ値で表現されたものであり得る。

図８８は、本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションを示した図である。

図８９は、本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の一部を示した図である。

図９０は、本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の他の一部を示した図である。

図９１は、本発明の一実施例に係るＩＱ−バランスド不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の更に他の一部を示した図である。

本座標は、各ビット値が割り当てられるコンスタレーションポイントの座標を表示したものである。これらの座標は、各ビット値に対して、その座標がｘ、ｙ値で表現されたものであり得る。

前記の三つの座標表は、本来は一つの表であるが、空間の制約によって三つの表に分けられて示された。

図９２は、本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションを示した図である。

図９３は、本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の一部を示した図である。

図９４は、本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の他の一部を示した図である。

図９５は、本発明の一実施例に係るＩＱ−シンメトリック不均一コンスタレーションマッピング方法による、１０／１５コードレートの２５６ＮＵＣのコンスタレーションの各座標値の更に他の一部を示した図である。

以下では、本発明の一実施例に係るビットインタリーバ５０２０に対して説明する。

本発明の実施例に係るビットインタリーバは、効率的に行える構造を提供し、各ＬＤＰＣコード及び変調方法の組み合わせを有して最適化された性能を達成するために設計された。

本発明の一実施例に係るビットインタリーバ５０２０は、上述したように、データＦＥＣエンコーダ５０１０とコンスタレーションマッパ５０３０との間に位置し、ＬＤＰＣエンコードされた出力ビットを、ＬＤＰＣデコーディングを考慮してコンスタレーションマッパ５０３０の互いに異なる信頼性を有するビット位置（ｂｉｔｐｏｓｉｔｉｏｎ）と連結させる役割をすることができる。

本発明の一実施例に係るビットインタリーバ５０２０は、図２３を参照して説明したように、パリティインタリービング、ＱＣＢインタリービング（Ｑｕａｓｉ−ＣｙｃｌｉｃＢｌｏｃｋｉｎｔｅｒｌｅａｖｉｎｇ）（又はブロックインタリービング）及び内部グループインタリービング（ｉｎｎｅｒ−ｇｒｏｕｐｉｎｔｅｒｌｅａｖｉｎｇ）を用いて入力ビットをインタリーブすることができる。

また、本発明の一実施例に係るビットインタリーバ５０２０は、密度エボリューション（ｄｅｎｓｉｔｙｅｖｏｌｕｔｉｏｎ）を用いて求めたＳＮＲスレッショルド（ｔｈｒｅｓｈｏｌｄ）の観点で最適の分布を取得するためのビットインタリービング方法を独立的に又は上述したビットインタリービング方式に追加して適用することができる。

上述したように、本発明の一実施例に係るビットインタリーバ５０２０は、各ＬＤＰＣコード及び変調方法に最適化されるように設計されている。したがって、本発明では、ＬＤＰＣコードワード長さが６４Ｋ及び１６Ｋである場合と、変調方法（ｍｏｄｕｌａｔｉｏｎｓｃｈｅｍｅ）、ＱＰＳＫ、ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ１Ｋの組み合わせのためのビットインタリービングパラメータを提案する。

以下では、図２３を参照して説明したビットインタリーバ５０２０のパリティインタリービング、ＱＣＢインタリービング及び内部グループインタリービングに対して説明する。

図９６は、本発明の一実施例に係るビットインタリーバを示したブロック図である。

図９６に示したビットインタリーバは、上述したビットインタリーバ５０２０の一実施例であって、本発明の一実施例に係るビットインタリーバは、パリティインタリービングブロック８９０００、ＱＣＢインタリービングブロック８９１００及び内部グループインタリービングブロック８９２００を含むことができる。以下、各ブロックに対して説明する。

パリティインタリービングブロック８９０００は、ＬＤＰＣエンコードされた各ビットのうちパリティ部分に該当する各ビット（ＦＥＣブロックの各パリティビット）がＱＣ形態（Ｑｕａｓｉｃｙｃｌｉｃｆｏｒｍ）を形成できるようにインタリービングを行うことができる。すなわち、パリティインタリービングブロック８９０００は、パリティインタリービング後、ＱＣ形態で各パリティビットをインタリーブし、ＬＤＰＣＱＣサイズに該当する各ビットを束ねて各ＱＣブロックを構成して出力することができる。パリティインタリービングブロック８９０００の出力は、図２３を参照して説明した通りである。また、ＬＤＰＣエンコードされた各ビットは、図３０〜図８２を参照して説明したＬＤＣＰエンコード方式によってエンコードすることができる。

パリティインタリービングブロック８９０００において、ＦＥＣＢＬＯＣＫのパリティビットは次の数式によってインタリーブされる。

Ｋ_lpcは、図２２に示したように、ＢＣＨ−エンコードされたＢＢＦの長さ又はサイズである。そして、Ｑ_ldpcは、表３０、３１に規定されたディペンデントコンスタント（ｄｅｐｅｎｄｅｎｔｃｏｎｓｔａｎｔ）なコードレートである。ＱＰＳＫの場合、パリティインタリーブされた各ビットは、追加的なインタリービング無しで直ぐコンスタレーションにマップすることができる。このような特徴は、設計者の意図によって変更可能である。

ＱＣＢインタリービングブロック８９１００は、図２３で説明した方式によってＱＣＢインタリービングを行うことができる。すなわち、図２３で説明したように、パリティインタリービングブロック８９０００から出力した複数のＱＣブロックが入力されれば、ＱＣＢインタリービングブロック８９１００はＱＣブロックをインタリーブすることができる。これをＱＣＢインタリービングパターン（又はインタリービングパターン）と称し、ＱＣＢインタリービングパターンによって後ほどで行われる内部グループインタリービングの内部グループに該当するＱＣブロックの個数が定められる。ＱＣＢインタリービングパターンは、変調タイプ及びＬＤＰＣコードレートの組み合わせによって固有（ｕｎｉｑｕｅ）であり得る。

本発明では、６４８００長さのＬＤＰＣブロックの場合は１８０個（＝６４８００／３６０）のＱＣブロックで構成され、１６２００長さのＬＤＰＣブロックの場合は４５個のＱＣブロックで構成されることを一実施例とすることができる。これは、設計者の意図によって変更可能な事項である。

内部グループインタリービングブロック８９２００は、図２３で説明した方式によって内部グループインタリービングを行うことができる。

本発明の一実施例に係る内部グループインタリービングブロック８９２００は、表３２に定義された変調タイプ及びオーダー（η_mod）によってインタリービングを行うことができる。

内部グループインタリービングを行うためには、まず、内部グループインタリービングが行われる一つの内部グループに該当するＱＣブロックの個数を定めなければならない。本発明の一実施例に係るビットインタリーバ５０２０は、ＮＵＱ（Ｎｏｎ−ｕｎｉｆｏｒｍＱＡＭ）とＮＵＣ（Ｎｏｎｕｎｉｆｏｒｍｃｏｎｓｔｅｌｌａｔｉｏｎ）が有する信頼性の対称性を用いて内部グループを構成するためのＱＣブロックの個数を決定することができる。具体的な値は、表３２で説明した通りである。

本発明では、ＮＵＱやＱＡＭモードでは変調オーダー（Ｍｏｄｕｌａｔｉｏｎｏｒｄｅｒ）の１／２を内部グループが行われるＱＣブロックの個数に決定し、ＮＵＣでは、変調オーダーと同一のＱＣブロックの個数に決定することを一実施例とすることができる。これは、ＮＵＱの場合、Ｉ軸、Ｑ軸に該当する各ビットが同一のビットレベルキャパシティ（ｂｉｔｌｅｖｅｌｃａｐａｃｉｔｙ）を有するので、変調オーダーの半分に該当するシンボルビットのみが互いに異なるビットレベルキャパシティを有するためである。

本発明の一実施例に係る内部グループインタリービングブロック８９２００は、コンスタレーションモードによって内部グループを形成するためのＱＣブロックの個数が決定されると、その後、内部グループインタリービングを行うことができる。この場合、コードレート値によって内部グループを形成できずに残るＱＣブロックが生じ得る。この場合、本発明の一実施例に係る内部グループインタリービングブロック８９２００は、残りの４個の内部グループに該当しないＱＣブロックの各ビットはビットオーダー（ｂｉｔｏｒｄｅｒ）通りに順次読み取ってコンスタレーションマッパ５０３０に伝送することができる。具体的な内容は後で説明する。

上述した各ブロックは、同一又は類似する機能を有する各ブロックによって省略又は交替することができる。

以下では、内部グループインタリービングブロック８９２００のインタリービング過程に対して説明する。

上述したように、内部グループインタリービング手続は、ＱＣＢインタリービング出力のＮ_{QCB_IG}ＱＣブロックを有して行われる。内部グループインタリービング手続は、３６０列又はＮ_{QCB_IG}行を有する内部グループの各ビットの書き込み及び読み取り動作（又は書き込み及び読み取り動作）を有する。書き込み動作（ｗｒｉｔｅｏｐｅｒａｔｉｏｎ）において、ＱＣＢインタリービング出力からの各ビットは行方向に書き込まれる。読み取り動作（ｒｅａｄｏｐｅｒａｔｉｏｎ）は、各行からｍビットを列方向に読み取ることによって行われる。ここで、ｍは、ＮＵＣでは１で、ＮＵＱでは２である。よって、受信機の複雑度又は受信機のバッファサイズは減少し得る。

図９７は、本発明の一実施例に係るＮＵＱ−２５６である場合の内部グループインタリービング過程を示した図である。

図９７の上端は、ＮＵＱ−２５６である場合の内部グループインタリービングの書き込み動作を示し、下端は、ＮＵＱ−２５６である場合の内部グループインタリービングの読み取り動作を示す。

図面に示したように、本発明の一実施例に係る内部グループインタリービングブロック８９２００は、ＱＣブロックに該当する各ビットをビットオーダー順にＱＣブロックの０から３５９番のビットに順次記載することができる。また、内部グループインタリービングブロック８９２００は、ＱＣブロックに該当するビットをサイクリックシフト（ｃｙｃｌｉｃｓｈｉｆｔ）させて書き込むこともできる。これは、設計者の意図によって変更可能な事項である。

また、上述したように、ＮＵＱの場合、内部グループインタリービングブロック８９２００は、各ＱＣブロックの２ビット単位で読み取り動作を行うことができる。図面に示したように、内部グループインタリービングブロック８９２００は、２ビットずつ４回読み取り動作を行い、８ビット単位の各ビットを出力し、出力された８ビット単位の各ビットは、ビットインタリーバ５０２０の後段のコンスタレーションマッパ５０３０によって一つのシンボルにマップすることができる。具体的な動作は、上述した通りであるので省略する。

図９８は、本発明の一実施例に係るＮＵＣ−２５６である場合の内部グループインタリービングの書き込み過程を示した図である。

ＮＵＣの場合にも、上述したように、内部グループインタリービングブロック８９２００は、各ＱＣブロックに該当する各ビットをブロックの行方向に書き込み、列方向に読み取る過程を行うことができる。また、内部グループインタリービングブロック８９２００は、ＱＣブロックに該当するビットをサイクリックシフトさせて書き込むこともできる。これは、設計者の意図によって変更可能な事項である。

具体的な動作は、上述した通りであるので省略する。

図９９は、本発明の一実施例に係るＮＵＣ−２５６である場合の内部グループインタリービングの読み取り過程を示した図である。

上述したように、ＮＵＣの場合、内部グループインタリービングブロック８９２００は、各ＱＣブロックの１ビット単位で読み取り動作を行うことができる。図面に示したように、内部グループインタリービングブロック８９２００は、１ビットずつ８回読み取り動作を行い、８ビット単位の各ビットを出力し、出力された８ビット単位の各ビットは、ビットインタリーバ５０２０の後段のコンスタレーションマッパ５０３０によって一つのシンボルにマップすることができる。具体的な動作は、上述した通りであるので省略する。

図１００は、本発明の一実施例に係るリマインドＱＣブロック動作（ｒｅｍａｉｎｅｄＱＣｂｌｏｃｋｏｐｅｒａｔｉｏｎ）を示した図である。

図１００は、ＬＤＰＣコードワードの長さが６４８００で、ＱＣブロックのサイズが３６０である場合のリマインドＱＣブロック動作を示す。

上述したように、各変調で内部グループに該当する各ＱＣブロック同士を束ねると、いずれの内部グループにも属しないＱＣブロックが存在し得る。本発明では、このようなＱＣブロックをリマインドＱＣブロックと称する。以下、図面に示した表及びブロックを説明する。

図面の上端に示した表は、各コードレート及び変調によるリマインドＱＣブロックの個数を示す。図面の中間に示したブロックは、ＮＵＣ−２５６である場合、インナーインタリービング時のリマインドＱＣブロックを示すブロック図である。図面の下端に示したブロック図は、ＮＵＣ−２５６である場合、リマインドＱＣブロックに対する書き込み及び読み取り動作を示した図である。

図面の中間に示したように、ＮＵＣ−２５６である場合、表３２によって８個のＱＣブロックが束ねられて一つの内部グループを形成するようになる。ＬＤＰＣコードワードの長さが６４８００である場合、合計１８０個（＝６４８００／３６０）のＱＣブロックが生成されるので、これを８個に分けると２２個の内部グループが生成される。この場合、１７６個のＱＣブロックは２２個の内部グループを構成できるが、残りの４個のＱＣブロックは、内部グループに属しないリマインドＱＣブロック又はリマイニングＱＣブロック（ｒｅｍａｉｎｅｄＱＣｂｌｏｃｋｏｒｒｅｍａｉｎｉｎｇＱＣｂｌｏｃｋ）になる。

この場合、図面の下端に示したように、本発明の一実施例に係る内部グループインタリービングブロック８９２００は、４個のＱＣブロックの各ビットをビットオーダー通りに順次読み取ってコンスタレーションマッパ５０３０に伝送することができる。

すなわち、リマイニング４−ＱＣブロックビットは、内部グループインタリービングを行うことなく連続的に各シンボルにマップされる。

図１０１は、本発明の一実施例に係るデマッピング及びデコーディングモジュール９０２０を示したブロック図である。

上述したように、デマッピング及びデコーディングモジュール９０２０は、図１で説明したＢＩＣＭブロック１０１０の逆過程を行うことができる。

図面に示したように、本発明の一実施例に係るデマッピング及びデコーディングモジュール９０２０は、セル／時間デインタリーバブロック９４０００、デモジュレータ９４１００、ビットデインタリーバ９４２００及びＬＤＰＣ／ＢＣＨデコーダ９４３００を含むことができる。

まず、チャネルを通過したシンボルは、セル／時間デインタリーバブロック９４０００に入力される。セル／時間デインタリーバブロック９４０００は、各入力シンボルをインタリービング前のシンボルの順にリオーダー（ｒｅｏｒｄｅｒｉｎｇ）することができる。その後、デモジュレータ９４１００は、シンボルを構成する各ビットに対するＬＬＲ（ｌｏｇｌｉｋｅｌｉｈｏｏｄｒａｔｉｏ）を導出することができる。

その後、ビットデインタリーバ９４２００は、入力されたＬＬＲ値を元のインタリービング前のビットに該当する順序に再構成するためのデインタリービングを行うことができる。この場合、ビットデインタリーバ９４２００は、上述したビットインタリーバ５０２０の逆過程であって、内部グループデインタリービング及びＱＣＢデインタリービング過程を行うことができる。図面に示したように、ビットデインタリーバ９４２００は、上述したデインタリービングを行うための内部グループデインタリービングブロック及びＱＣＢデインタリービングブロックを含むことができる。

但し、パリティインタリービングの逆過程であるパリティデインタリービングは、受信機でＱＣ形態に変更したＬＤＰＣビットをベースにしてデコードする場合に省略可能である。また、内部グループデインタリービング及びＱＣＢデインタリービング過程は、図９６〜図９９で説明した内部グループデインタリービング及びＱＣＢデインタリービングの読み取り・書き込み過程の逆過程に該当する。

上述したブロックは、省略したり、同一又は類似するブロックに取り替えることができる。

図１０２は、本発明の他の実施例に係るビットデインタリービングを説明するブロック図である。

図１０２は、ＱＣブロックインタリービングパターンが受信機のＲＯＭに格納された場合、ＲＯＭを用い、ＬＤＰＣメモリとインタリービングメモリを共有する場合の実施例を示す。この場合、ビットデインタリービングのための別途のメモリが必要でないという長所がある。

図面の上端は、図１０１で説明したビットデインタリーバ９４２００及びＬＤＰＣ／ＢＣＨデコーダ９４３００を示し、図面の下端は、上述したビットデインタリービングのためのＱＣブロックインタリービングパターンをＬＤＰＣメモリに格納する過程を示す。

具体的に、本発明の一実施例に係る受信機は、デモジュレータ９４１００を通じて入ってきたＬＬＲ値をＬＤＰＣデコーディング過程のアプリオリ（ａ−ｐｒｉｏｒｉ）ＬＬＲとして使用するためにレジスタに格納することができる。この場合、必要なレジスタの個数は、ＱＣブロックインタリービングパターンによってＮＵＣ及びＮＵＱの場合に異なる個数に決定することができる。具体的に、ＮＵＣ−２５６のコンスタレーションの場合、８個のＱＣブロックが集まってＮＵＣ−２５６シンボルを構成するので、３６０ビットｘ８個に該当するレジスタが必要である。しかし、ＮＵＱ２５６の場合、変調オーダーの半分に該当するＱＣで内部グループインタリービングを行うので、３６０ｘ４個に該当するレジスタが必要である。

その後、受信機は、ＲＯＭに格納されたインタリービングパターンを通じて該当のビットがＬＤＰＣのいずれのＱＣブロックに該当するのかに対する情報を取得することができる。その後、本発明の一実施例に係る受信機は、この情報を用いてＣＮアップデートを通じてＬＬＲ値をアップデートすることができる。その後、アップデートされたＬＬＲ値は、次のイテレーション（ｉｔｅｒａｔｉｏｎ）のアプリオリＬＬＲとして使用するために再びＡＰＰＬＬＲメモリに格納することができる。図面に示したコントローラは、上述した情報格納過程を総括することができる。上述した過程を繰り返すとＬＤＰＣのデコーディングを行うことができ、デインタリービングのための新しいメモリを使用することなく、ＬＤＰＣメモリのみを使用してデインタリービングを行うことができる。

以下では、ＬＤＰＣコードワード長さが６４８００で、変調値がＮＵＱ−１０２４である場合のビットインタリーバの動作に対して説明する。

図１０３は、本発明の他の実施例に係る内部グループインタリービングパラメータを示した表である。

本発明の実施例に係る内部グループインタリービングは、変調タイプ又はオーダーによって行われる。

上述したように、内部グループインタリービングを行うためには、まず、内部グループインタリービングが行われる一つの内部グループに該当するＱＣブロックの個数を定めなければならない。本発明の一実施例に係るビットインタリーバ５０２０は、ＮＵＱ（Ｎｏｎ−ｕｎｉｆｏｒｍＱＡＭ）とＮＵＣ（Ｎｏｎｕｎｉｆｏｒｍｃｏｎｓｔｅｌｌａｔｉｏｎ）が有する信頼性の対称性を用いて内部グループを構成するためのＱＣブロックの個数を決定することができ、これに対する情報は表３２で説明した通りである。

この場合、本発明では、ＮＵＱやＱＡＭモードでは、変調オーダーの１／２を変調が行われるＱＣブロックの個数に決定し、ＮＵＣでは変調オーダーと同一のＱＣブロックのの個数に決定することを一実施例とすることができる。さらに、本発明では、ＮＵＱやＱＡＭモードでも、変調オーダーと同一の数を内部グループインタリービングが行われるＱＣブロックの個数に決定することができる。これは、設計者の意図によって変更可能な事項である。

図１０３は、表３２の他の実施例であって、ＮＵＱやＱＡＭモードに対しては、変調オーダーの１／２を内部グループが行われるＱＣブロックの個数に決定した場合のみならず、変調オーダーと同一の数を内部グループインタリービングが行われるＱＣブロックの個数に決定した場合の表を示す。

図１０３に示したように、ＱＡＭ−１６の場合、一つの内部グループは、ＮＵＣ−１６と同一の一つの内部グループに対するＱＣブロックの数を有することができる。ＮＵＣ−６４とＮＵＱ−６４、ＮＵＣ−２５６とＮＵＱ−２５６及びＮＵＣ−１０２４とＮＵＱ−１０２４も、同一の一つの内部グループに対するＱＣブロックの数を有することができる。

以下では、ＮＵＱ−１０２４である場合、一つの内部グループに属するＱＣブロックの個数が変調オーダーと同一である場合のビットインタリービング過程を説明する。

図１０４は、本発明の一実施例に係るＮＵＣ−１０２４である場合の内部グループインタリービングの書き込み過程を示した図である。

図面に示したように、本発明の一実施例に係る内部グループインタリービングブロック８９２００は、ＱＣＢに該当する各ビットをビットオーダーの順にＱＣブロックの０から３５９番のビットに順次記載することができる。また、内部グループインタリービングブロック８９２００は、ＱＣブロックに該当するビットをサイクリックシフトさせて書き込むこともできる。これは、設計者の意図によって変更可能な事項である。

具体的な動作は、上述した通りであるので省略する。

図１０５は、本発明の一実施例に係るＮＵＣ−１０２４である場合の内部グループインタリービングの読み取り過程を示した図である。

上述したように、ＮＵＣの場合、内部グループインタリービングブロック８９２００は、各ＱＣブロックの１ビット単位で読み取り動作を行うことができる。図面に示したように、内部グループインタリービングブロック８９２００は、１ビットずつ１０回読み取り動作を行い、１０ビット単位の各ビットを出力し、出力された１０ビット単位の各ビットは、ビットインタリーバ５０２０の後段のコンスタレーションマッパ５０３０によって一つのシンボルにマップすることができる。具体的な動作は、上述した通りであるので省略する。

以下では、ＬＤＰＣコードワードの長さが１６２００で、変調値がＱＰＳＫである場合のビットインタリーバの動作に対して説明する。

図１０６は、本発明の更に他の実施例に係る内部グループインタリービングパラメータを示した表である。

図１０６は、上述した図１０３の他の実施例であって、図１０６に示した表は、図１０３で説明した表と同一であるが、変調タイプがＱＰＳＫである場合の内部グループインタリービングが行われるＱＣブロックの個数がさらに追加された表である。具体的な説明は、上述した通りであるので省略する。

図１０７は、本発明の他の実施例に係るリマインドＱＣブロック動作を示した図である。

図１０７は、図１００の中間に示したリマインドＱＣブロックの他の実施例であって、ＬＤＰＣコードワードの長さが１６２００で、ＱＣブロックのサイズが３６０である場合のリマインドＱＣブロックを示す。

上述したように、各変調で内部グループに該当するＱＣブロック同士を束ねると、いずれの内部グループにも属しないＱＣブロックが存在し得る。

図面に示したように、ＮＵＣ−２５６である場合、図１０６の表によって８個のＱＣブロックが束ねられて一つの内部グループを形成するようになる。ＬＤＰＣコードワードの長さが１６２００である場合、合計４５（＝１６２００／３６０）個のＱＣブロックが生成されるので、これを８個で分けると５個の内部グループが生成される。この場合、合計４０個のＱＣブロックは５個の内部グループを構成できるが、残りの５個のＱＣブロックは内部グループに属しないリマインドＱＣブロックになる。

この場合、図１００の下端に示したように、本発明の一実施例に係る内部グループインタリービングブロック８９２００は、５個のＱＣブロックのビットをビットオーダーの順に読み取ってコンスタレーションマッパ５０３０に伝送することができる。具体的な内容は、上述した通りであるので省略する。

以下では、密度エボリューション（Ｄｅｎｓｉｔｙｅｖｏｌｕｔｉｏｎ）（ＤＥ）を適用したビットインタリービングに対して説明する。

上述したように、本発明の一実施例に係るビットインタリーバ５０２０は、データＦＥＣエンコーダ５０１０とコンスタレーションマッパ５０３０との間に位置し、データＦＥＣエンコーダ５０１０の各出力ビットをスプレッドさせる役割と、ビットツイスティング（インタリービング）を通じてマルチエッジシンボル（ｍｕｌｔｉ−ｅｄｇｅｄｓｙｍｂｏｌ）が生成されることを防止する役割をすることができる。マルチエッジシンボル（ｍｕｌｔｉｅｄｇｅｓｙｍｂｏｌ）とは、一つのチェックノードに連結された各ビットのうち二つ以上が集まって一つのシンボルをなす場合を意味する。このようなマルチエッジシンボルが存在する場合、消去チャネル（ｅｒａｓｕｒｅｃｈａｎｎｅｌ）でのＬＤＰＣデコーディング性能を低下させる要因として作用し得る。従来の地上波放送システムでは、このようなマルチエッジシンボルを伝送端で防止するために列ツイスティング方法を適用してインタリービングを行い、ビットインタリービング後、デマルチプレキシングを適用することによってインタリーブされた各ビットがＱＡＭシンボルにマップされるとき、いずれの信頼性を有する変調ビット（ＱＡＭのＭＳＢ或いはＬＳＢ）と連結されるのかを決定した。

したがって、従来の地上波放送システムでは、デマルチプレキシングパターン（ｄｅｍｕｘｉｎｇｐａｔｔｅｒｎ）によって変調のビットと連結されるＬＤＰＣのビット間の連結関係が変更され、このような変更によってＬＤＰＣデコーディング性能が影響を受けるという問題が発生した。また、従来の地上波放送システムでは、デマックスパターンが変調オーダー値又はその２倍の値に固定されていたので、変調オーダーの制限によってそのケースが限定されるという問題があった。

したがって、本発明では、従来の地上波放送システムの限界を克服するために、密度エボリューションを用いて最適な分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）（ビットとバッファ内の各ブロックとの間の連結）を求め、より性能が高いビットインタリービングを提案する。

図１０８は、本発明の他の実施例に係るビットインタリーバを示したブロック図である。

図１０８に示したビットインタリーバは、上述したビットインタリーバ５０２０の他の実施例に該当し、バッファ書き込みブロック１０１１００及びサイクリックシフト動作及びバッファ読み取りブロック１０１２００を含むことができる。上述したように、本発明では、密度エボリューションを用いて求めたＳＮＲスレッショルドの観点で最適な分布を有して具現したビットインタリービング方法を用いて、マルチエッジシンボルの生成を回避できるビットインタリーバを提案する。

本発明の送信機又は送信装置は、ＬＤＰＣコードの情報（可変ノード次数分布（Ｖａｒｉａｂｌｅｎｏｄｅｄｅｇｒｅｅｄｉｓｔｒｉｂｕｔｉｏｎ）及びチェックノード次数分布（ｃｈｅｃｋｎｏｄｅｄｅｇｒｅｅｄｉｓｔｒｉｂｕｔｉｏｎ））及び変調の各ビットが有する相互情報（Ｍｕｔｕａｌｉｎｆｏｒｍａｔｉｏｎ）（或いはビットワイズキャパシティ（ｂｉｔｗｉｓｅｃａｐａｃｉｔｙ））値を用いて、密度エボリューションを通じてビットインタリービングを行った後、各変調ビットが有しなければならないＬＤＰＣ可変ノードの分布を求めることができる。すなわち、本発明の一実施例に係る分布は、同じ次数を有する可変ノード（ｖａｒｉａｂｌｅｎｏｄｅ）の集合と定義することができ、本発明では、これを次数プロファイル（ｄｅｇｒｅｅｐｒｏｆｉｌｅ）と称することを一実施例とする。これは、設計者意図によって変更可能な事項である。

図面に示したビットインタリーバは、次数プロファイルに合う連結を維持するように設計できるので、受信端でＬＤＰＣデコーディングの高い性能を確保することができる。

図１０８に示したビットインタリーバは、上述したビットインタリーバ５０２０の他の実施例に該当し、バッファ書き込みブロック１０１１００と、サイクリックシフト動作及びバッファ読み取りブロック１０１２００とを含むことができる。以下、各ブロックを説明する。

バッファ書き込みブロック１０１１００は、密度エボリューションの結果によってインタリービングのための各ビットをバッファに書き込むことができる。この場合、バッファ書き込みブロック１０１１００は、各分布別に書き込みを行うことができる。その後、サイクリックシフト動作及びバッファ読み取りブロック１０１２００は、マルチエッジシンボルが生じないように書き込まれた各ビットをサイクリックシフトした後、各分布別に読み取ることができる。

本発明の一実施例に係るビットインタリーバは、インタリービング遂行前のＬＤＰＣの情報とコンスタレーションの相互情報を用いるので、各変調とコードによって独立的に設計することができる。

図１０９は、本発明の一実施例に係る密度エボリューションを通じて次数プロファイルを得る手続を示した数式である。

図１０７の第１ブロックに示したように、本発明の一実施例に係る送信機は、各変調ビットに対してビットレベルキャパシティ（相互情報）を計算することができる。

図１０７の第２ブロックに示したように、その後、本発明の実施例に係る送信機は、ビットレベルキャパシティをノイズ分散（ｎｏｉｓｅｖａｒｉａｎｃｅ）に切り替えることができる。

その後、図１０７に示したように、本発明の実施例に係る送信機は、密度エボリューションを使用することによって各変調ビットに対して分布を最適化することができる。

図１１０は、本発明の一実施例に係る次数プロファイルを示す。

図面に示したマトリックスＬは、本発明の一実施例に係る密度エボリューションの結果である次数プロファイルを意味する。インデックスｊは、変調のビットインデックスを意味し、ｉは、ＬＤＰＣの可変ノード次数の種類に対するインデックスであって、Ｌｉｊの全体の合計は、全体のノードの部分を意味する１にならなければならない。また、列方向の和は、全体のノードで該当するノードが有する比率を意味し、行方向の和は、変調でシンボルの各ビットが有する比率を意味する。１６ＱＡＭの場合、ＭＳＢ、ＬＳＢがＩ、Ｑ方向にそれぞれ一つずつ存在するので、行方向の和は１／４である０．２５になり得る。その後、Ｌマトリックスに全体のＬＤＰＣの長さを掛ければ、それぞれ実際に有するノードの個数を求めることができる。

図１１１は、本発明の他の実施例に係るビットインタリービング及びビットデインタリービングを示す。

図１１１は、コードワード長さが２４Ｋで、変調タイプがＱＡＭ−１６である場合のビットインタリービング及びビットデインタリービングを示す。

具体的に、図面の左側は、ブロックとして表現されたバッファにビットインタリービングが行われる過程を示し、図面の右側は、ブロックとして表現されたバッファにビットデインタリービングが行われる過程を示す。

また、図面の左側に示したビットインタリービングは、上述したマルチエッジシンボルを回避するためのサイクリックシフト及びインタリーバ／デインタリーバを書き込んで読み取るときの構成を除いて、書き込み及び読み取り動作のみが行われた場合を示し、図面の右側は、これに対応するビットデインタリービングを示す。

以下では、図面の左側に示したビットインタリービングを中心に説明する。

本発明において、ビットインタリービングのためのメモリバッファの行の個数は変調オーダーと同一で、列の数は全体のコードワード長さで変調オーダーを割ったものと同じである。また、図面に示したバッファの各行は、変調シンボルの各ビットに該当し、各行はＭＳＢ又はＬＳＢに該当し得る。各変調ビットが有しなければならない最適の可変ノード次数は、図１０８及び図１０９で説明した密度エボリューションを通じて求めることができ、該当の次数値によって各ビットを分布内に書き込むことができる。したがって、図面に示したバッファ内の互いに異なる色処理された各ブロックは、それぞれ異なる次数を有する各可変ノードの集合、すなわち、分布を意味する。また、１番目のＭＳＢが有しなければならない可変ノード次数の各ビットの数はそれぞれ２、２、２であることが分かる。

上述したビットインタリーバ又はバッファ書き込みブロック１０１１００は、各分布ごとに各入力ビットをバッファに書き込むことができる。その後、上述したビットインタリーバ又はサイクリックシフト動作及びバッファ読み取りブロック１０１２００は、該当のバッファの各ビットを列方向に４個のビットを読み取ることができる。この場合、４個のビットは、コンスタレーションマッパ５０３０で一つのシンボルにマップすることができる。

図面の右側に示したビットデインタリービングは、上述したビットインタリービングの逆過程であって、入力された各ビットを列方向にデインタリービングメモリに連続的に書き込んで読み取る過程を含む。この場合、各分布別に読み取りが行われるので、ビットインタリービング前のシーケンスを復元することができる。

図面の下端は、ビットインタリービングの入力シーケンスとビットインタリービングの出力シーケンス、及びビットデインタリービングの入力シーケンスとビットデインタリービングの出力シーケンスを示す。

図面に示したように、ビットインタリービングの入力シーケンスは、順次的な数字に対応するビットであって、１番、２番、３番に対応する各ビットは、各分布に順次書き込むことができる。その後、ビットインタリービングが行われれば、列方向に１番、３番、５番、６番に対応する各ビットが順次出力される。ビットデインタリービングの入力は、ビットインタリービングの出力シーケンスと同一で、ビットデインタリービングの出力シーケンスはビットインタリービングの入力シーケンスと同一である。

図１１２は、本発明の一実施例に係るビットインタリービングパターンを示す。

一つのシンボルを構成する場合、ＬＤＰＣＦＥＣブロックのパリティ部分に該当する各ビットが混じると、消去チャネルでの性能が向上し得る。したがって、本発明では、ＤＰＭ密度エボリューションを通じてビットインタリービングパターンを生成するとき、パリティ部分が混じったシンボルを作ることができるビットインタリービング（又はビットインタリービングパターン）を提案する。

具体的に、本発明では、上述した密度エボリューションでシンボルの各ビットが有しなければならない最適のパリティ部分の量を決定し、各パリティ部分が重ならないようにインタリービングが行われ得るインタリービングパターンを提案する。

図１１２は、図１１１と同様に、コードワードの長さが２４Ｋで、変調タイプがＱＡＭ−１６である場合のビットインタリービングであって、密度エボリューションを通じてＭＳＢが２個のパリティ部分（行次数ノード（ｌｏｗｄｅｇｒｅｅｎｏｄｅ））を含み、ＬＳＢが１個のパリティ部分を含む場合を示す。

図面の左側ブロックは、バッファ内で各可変ノードが分布によってセットされた位置を示す。上述したように、異なる形に色処理された各ブロックは、それぞれ異なる次数を有する各可変ノードの集合、すなわち、分布を意味する。左側ブロックに表示された円は、バッファ内のパリティ部分を意味する。

図面の右側ブロックは、インタリービングを通じてパリティ部分が均等に分布された場合を示す。右側ブロックに表示された円は、バッファ内に均等に分布されたパリティ部分を意味する。

特に、本発明では、サイクリックシフトを通じてパリティ部分が均等に分布されるようにビットインタリービングパターンを調節することができる。また、サイクリックシフト方式の他に、設計者の意図によって他の方法を使用してパリティ部分をシンボルに均等に分散させることができる。その後、本発明の一実施例に係るビットインタリーバは、書き込み構成サーチ（ｗｒｉｔｉｎｇｃｏｎｆｉｇｕｒａｔｉｏｎｓｅａｒｃｈ）及び／又はマルチエッジシンボル（ｍｕｌｔｉ−ｅｄｇｅｄｓｙｍｂｏｌ）を除去するためのサイクリックシフトを行うことができる。具体的な内容は後で説明する。

以下では、本発明の一実施例に係る書き込み構成に対して説明する。

上述したように、本発明の一実施例に係るビットインタリーバは、各入力ビットに対して各分布別に書き込み動作を行うことができる。この場合、ビットインタリーバは、ＱＡＭのシンボル内のＭＳＢ或いはＬＳＢによって入力された各ビットを書き込むことができる。これを書き込み構成と称することができる。本発明の一実施例に係るビットインタリーバは、複数の書き込み構成のうち一つの書き込み構成を選択し、選択した書き込み構成によって該当の各ビットを書き込むことができる。

図１１３は、本発明の一実施例に係る書き込み構成を示す。

上述したように、本発明の一実施例に係るビットインタリーバは、ＭＳＢ及びＬＳＢに該当する行に対してそれぞれ有しなければならない特定次数が同一のノードの個数が定められると、それによってバッファに各ビットを書き込むことができる。したがって、本発明の一実施例に係る書き込み構成は、各ＭＳＢ及びＬＳＢが有する具体的なビットの個数によって決定することができる。

図１１３の上端に示したグラフは、Ｄｖ（Ｄｉｓｔｒｉｂｕｔｉｏｎｏｆｖａｒｉａｂｌｅｎｏｄｅ）と可変ノードとの関係を示す。図面の上端の右側に示したボックスは、１６−ＱＡＭの書き込み構成及び６４−ＱＡＭの書き込み構成を示す。

図１１３の下端に示したブロックは、複数の１６−ＱＡＭの書き込み構成のうち高次数可変ノード構成（Ｈｉｇｈｄｅｇｒｅｅｖａｒｉａｂｌｅｎｏｄｅ’ｓｃｏｎｆｉｇｕｒａｔｉｏｎ）がＬＭＭＬとして選択された場合の書き込みオーダーを示した実施例である。

結果的に、書き込み構成は、ＭＳＢ及びＬＳＢと各ビットの連結を意味する。このような特定連結は、受信機のＬＤＰＣデコーディングの性能に影響を及ぼすので、本発明の一実施例に係るビットインタリーバは、各変調とコードレートの組み合わせによって適切な構成を選択することによってインタリービングの書き込み動作を行うことができる。

具体的に、図面に示した１６−ＱＡＭの書き込み構成のうちＭＭＬＬを選択した場合、該当分布内でビット１〜１０はＭＳＢ１に連結し、ビット１１〜２０はＭＳＢ２に連結し、ビット２１〜２５及びビット２６〜３０はそれぞれＬＳＢ１、ＬＳＢ２に連結することができる。

また、図面に示した１６−ＱＡＭの書き込み構成のうちＭＬＭＬを選択した場合、該当分布内でビット１〜１０はＭＳＢ１に連結し、ビット１１〜１５はＬＳＢ１に連結し、ビット１６〜２５及びビット２５〜３０はそれぞれＭＳＢ２及びＬＳＢ４に連結することができる。

本発明の一実施例に係る書き込み構成は、各可変ノードが属する領域ごとに異なる形に設定することができ、該当領域をＭ１Ｍ２Ｌ１Ｌ２の４個の領域より細分化されたＭ１−１、Ｍ１−２、Ｍ２−１、Ｍ２−２、Ｌ１−１、Ｌ１−２、Ｌ２−１、Ｌ２−２などに決定して設定することもできる。或いは、一つのビットごとに具体的な位置を決定することもできる。これは、設計者の意図によって変更可能な事項である。

図１１４は、本発明の一実施例に係るサイクリックシフト動作を示した図である。

上述したように、マルチエッジシンボルは、消去チャネルでＬＤＰＣデコーディング性能を低下させる主な要因であるので、マルチエッジシンボルが生成されないようにビットインタリービングが行われなければならない。

図面の左側ブロックは、サイクリックシフトが行われる前の書き込み動作を示し、図面の右側ブロックは、サイクリックシフトが行われた後の読み取り動作を示す。

以下では、図面の左側ブロックに表示された円に対応する４番及び１１番のビットは、同一のチェックノードにあるビットであって、マルチエッジシンボルを生成できるビットと仮定する。

本発明の一実施例に係るビットインタリーバ又はサイクリックシフト動作及びバッファ読み取りブロック１０１２００は、与えられたＨマトリックスとビットインタリービングパターンを用いてマルチエッジシンボルの生成有無を感知することができる。

この場合、本発明の一実施例に係るビットインタリーバ又はサイクリックシフト動作及びバッファ読み取りブロック１０１２００は、該当の各ビットをシフトさせるためのサイクリックシフトファクタを探すことができる。その後、本発明の一実施例に係るビットインタリーバ又はサイクリックシフト動作及びバッファ読み取りブロック１０１２００は、選択されたサイクリックシフトファクタを用いて該当の各ビットが含まれた行方向サイクリックシフト（ｒｏｗ−ｗｉｓｅｃｙｃｌｉｃｓｈｉｆｔ）を行い、バッファメモリ値を再構成した後で読み取り動作を行うことができる。この過程を通じて、マルチエッジシンボルが生成されることを防止することができる。

本実施例では、サイクリックシフトファクタは［００１０］であって、全体のシンボル６個（＝２４／４）のマルチエッジシンボルの生成を避けるために使用された。図面に示したように、選択されたサイクリックシフトファクタによって１番目、２番目及び４番目の行はシフトされず、３番目の行のみが右側方向にシフトされたことが分かる。サイクリックシフトは、設計者の意図によって時計方向或いは反時計方向のいずれの方向にも行うことができる。

ビットインタリービングでサイクリックシフト動作が行われた場合、ビットデインタリービングでも、書き込み動作後、ビットインタリービングのサイクリックシフトの逆方向に対応するサイクリックシフト動作を行うことができる。

以下では、図１０６〜図１１３で説明したビットインタリービングがＱＣブロック単位として適用される場合を説明する。

図１１５は、本発明の一実施例に係るＱＣレベルのビットインタリービングを示した図である。

上述したように、本発明では、受信機でのパラレルデコーディング（ｐａｒａｌｌｅｌｄｅｃｏｄｉｎｇ）を可能にするためにＱＣ形態のＬＤＰＣエンコーディングを使用することができる。

ＱＣＬＤＰＣエンコーディングの場合、一つのＱＣ形態（又はＱＣブロック）に属する各ビットは、それぞれチェックノードに連結された回数（可変ノード次数）及び連結性が同一である。したがって、ビットインタリーバは、ビット単位の代わりにＱＣブロック単位（或いはＱＣレベル）で書き込み動作を行うことができる。これは、同一のＱＣ内の全てのビットが同一のレベル（例えば、ＭＳＢ又はＬＳＢ）に連結できることを意味する。

図面に示したブロックは、ＱＣブロック単位でビットインタリービングが行われたバッファを示す。図面に示した各ＱＣブロックの番号は、各ＱＣに該当する各ビットの集合を示す。具体的に、３ＱＣは、３番目のＱＣブロックに属する各ビットの集合を意味し、ＱＣブロックのサイズが３６０である場合、３６０個のビットが該当ブロックに属することができる。

本発明の一実施例に係るビットインタリーバは、書き込まれた各ＱＣブロックを列方向に読み取ると、これをコンスタレーションマッパ５０３０に出力することができる。出力されたＱＣブロックに含まれた各ビットは最終的なシンボルを生成することができる。

また、全てのＱＣブロックの個数と変調オーダーとの間の関係により、１／２ＱＣ単位でビットインタリーバを設計することもできる。これは、設計者の意図によって変更可能な事項である。

図１１６は、本発明の一実施例に係るＱＣレベル及びビットレベルを有するサイクリックシフト動作を示した図である。

図１１６は、図１１４で説明したサイクリックシフト動作の他の実施例に該当する。

本発明の実施例に係るサイクリックシフト動作は、ＱＣレベルビットインタリービングに適用することができる。この場合、ＱＣレベルのサイクリックシフトファクタは、全てのマルチエッジシンボルを避けることができない。よって、ビットレベルのサイクリックシフトは各ＱＣブロックに適用することができる。

図面の上端に示したブロックは、上述したＱＣブロック単位でビットインタリービングが行われたバッファを示すブロックである。ブロックに表示された円は、マルチエッジシンボルが発生し得る各ＱＣブロックを意味する。この場合、図面に示したように、３番目の行に対してＱＣブロック単位（又はＱＣレベル）でサイクリックシフトを行うことができる。

図面の中間に示したブロックは、ＱＣブロック単位で行われるサイクリックシフトが行われたバッファを示すブロックである。ブロックに表示された円は、ＱＣブロック単位でサイクリックシフトが行われてもマルチエッジシンボルが発生する場合を示す。この場合、１２ＱＣブロック内でビット単位（又はビットレベル）でサイクリックシフトが行われる。

図面の下端に示したブロックは、ビット単位でサイクリックシフトが行われたバッファを示すブロックである。図面に示した１２ＱＣ’ブロックは、ビット単位のサイクリックシフトが行われた１２ＱＣブロックを意味する。

ＱＣブロック単位のサイクリックシフト及びビット単位のサイクリックシフトは、設計者の意図によって時計方向或いは反時計方向のいずれの方向にも行うことができる。

図１１７は、本発明の一実施例に係る均一に分散されたパリティに対するサイクリックシフト動作（ｃｙｃｌｉｃｓｈｉｆｔｏｐｅｒａｔｉｏｎｆｏｒｅｖｅｎｌｙｄｉｓｐｅｒｓｅｄｐａｒｉｔｙ）を示した図である。

上述したように、消去チャネルに対して、本発明の実施例に係る送信機又はビットイントリーバは、パリティ部分を均一に分散させることができ、本発明の実施例に係る送信機又はビットインタリーバは、最適化された可変ノード位置を決定するために書き込み構成サーチを動作することができる。しかし、これは、マルチエッジシンボルを発生させ得る。

この場合、本発明の実施例に係る送信機又はビットインタリーバは、パリティ部分無しでシンプルなサイクリックシフト動作を行うことができる。このような動作を行うことによって、送信機又はビットインタリーバはマルチエッジシンボルを避けることができる。

本発明の一実施例に係るビットインタリーバは、図１１２で説明したパリティ部分を均一に分布させた後、図１１３で説明した書き込み構成サーチを通じて最適の可変ノードの位置を定めた後、マルチエッジシンボル（ｍｕｌｔｉ−ｅｄｇｅｄｓｙｍｂｏｌ）の生成有無を確認することができる。この場合、マルチエッジシンボルが発生するとき、図１１４で説明した方式でサイクリックシフトを適用すれば、均一に分布された各パリティ部分が均一に分布されない場合もある。したがって、本発明では、パリティ部分を除いた残りの可変ノードに対してのみサイクリックシフトを適用する方法を提案する。これを通じて、均一に分布されたパリティ部分の分布を維持することができ、ビットインタリービング後、マルチエッジシンボルの生成を防止することができる。

図面の左側ブロックは、パリティ部分を除いてサイクリックシフトを行う場合のバッファを示すブロックであり、図面の右側ブロックは、サイクリックシフトが行われた後のバッファを示すブロックである。

図面の左側ブロックに表示された円は、マルチエッジシンボルが発生する各ビットを意味する。この場合、本発明の一実施例に係るビットインタリーバは、適切なサイクリックシフトファクタを選択してサイクリックシフトを行うことができる。図面の左側ブロックでは、３番目の行と４番目の行に反時計方向にサイクリックシフト動作が適用されることが分かる。

この場合、３番目の行と４番目の行に含まれた２１番、２２番のビットはパリティ部分に該当する。

したがって、図面の右側ブロックに示したように、本発明の一実施例に係るビットインタリーバは、２１番、２２番のビットに対してはサイクリックシフト動作を行わなく、残りのビットに対してのみサイクリックシフト動作を行うことができる。この場合、２１番、２２番のビットと同一に色処理された各ビットはパリティ部分に該当するので、均等に分布されたパリティ部分の分布が維持されながらマルチエッジシンボルが発生しないことが分かる。

図１１８は、本発明の他の実施例に係るデマッピング及びデコーディングモジュール９０２０を示したブロック図である。

図１１８は、図１０１で説明したデマッピング及びデコーディングモジュール９０２０の他の実施例であって、上述したように、デマッピング及びデコーディングモジュール９０２０は、図１で説明したＢＩＣＭブロック１０１０の逆過程を行うことができる。

図面に示したように、本発明の他の実施例に係るデマッピング及びデコーディングモジュールは、セル／時間デインタリーバ（ｃｅｌｌ／ｔｉｍｅｄｅｉｎｔｅｒｌｅａｖｅｒ）ブロック、デモジュレータ、ビットデインタリーバ１１１０００及びＬＤＰＣ／ＢＣＨデコーダを含むことができる。ビットデインタリーバ１１１０００を除いた残りのブロックは、図１０１で説明したような動作を行えるので、それについての具体的な説明は省略する。

ビットデインタリーバ１１１０００は、図１０１で説明したビットデインタリーバ９２２００の他の実施例であって、バッファ書き込み及びサイクリックリバースシフト動作（ＢｕｆｆｅｒＷｒｉｔｅａｎｄｃｙｃｌｉｃｒｅｖｅｒｓｅＳｈｉｆｔＯｐｅｒａｔｉｏｎ）ブロック１１１１００及びＤＥ結果を用いたバッファ読み取り（ｂｕｆｆｅｒｒｅａｄｕｓｉｎｇＤＥｒｅｓｕｌｔｓ）ブロック１１１２００を含むことができる。また、ビットデインタリーバ１１１０００は、図１０８〜図１１７で説明したビットインタリービングの逆過程を行うことができる。具体的な説明は省略する。

図１１９は、本発明の一実施例に係るＤＥ結果及びこれと関連するバッファを示した図である。

具体的に、図面の上端の表は、変調タイプがＱＡＭ−２５６で、コードレートが３／４である場合のＤＥ結果を示し、図面の下端は、これと関連するバッファを示すブロックである。

図面の上端に示した表は、次数プロファイルと称することができる。変調タイプがＱＡＭ−２５６で、コードレートが３／４である場合、次数が８である可変ノード、次数が３である可変ノード、次数が２又は１であるノード（１であるノードは、次数２である次数ノードとして含む）、すなわち、３種類の可変ノードが存在し得る。図面の上端の表は、２５６ＱＡＭシンボルの各ビット（ＭＳＢ、ＬＳＢ）と各可変ノードとの連結を示す。

図面の上端の右側に示したように、次数が３である可変ノード及び次数が２である可変ノードに対する書き込み構成が決定されると、本発明の一実施例に係るビットインタリーバは、書き込み構成とＤＥ結果に基づいて各ビットをバッファに書き込むことができる。

図面の下端に示したブロックは、各ビットがバッファに書き込まれた結果を示す。本発明の一実施例に係るビットインタリーバは、バッファに書き込まれた各ビットを列方向に読み取って最終的に出力することができる。この場合、出力される各ビットは、順次Ｍ１Ｍ２Ａ１Ａ２Ａ３Ａ４Ｌ１Ｌ２のＱＡＭビットにそれぞれ該当する位置に連結することができる。

図１２０は、本発明の一実施例に係るシンボルのＢＥＲ（ＢｉｔＥｒｒｏｒＲａｔｅ）、ＢＬＥＲ（ＢｌｏｃｋＥｒｒｏｒＲａｔｅ）結果を示したグラフである。

具体的に、図１２０は、上述したビットインタリービングが適用されたシンボルがＡＷＧＮ（ＡｄｄｉｔｉｖｅＷｈｉｔｅＧａｕｓｓｉａｎＮｏｉｓｅ）チャネルを通過してデモジュレートされた後、デインタリービングを経てＬＤＰＣデコードされた場合のＢＥＲ及びＢＬＥＲを示したグラフである。

図１２１は、本発明の一実施例に係る放送信号送信方法のフローチャートである。

本発明の一実施例に係る放送信号送信装置は、サービスデータをエンコードすることができる（Ｓ１１４０００）。上述したように、サービスデータは、一つ又は複数のサービス又はサービスコンポーネント又は関連するメタデータを伝送する物理層内の論理チャネルであるデータパイプを介して伝送される。データパイプ上で伝送されるデータは、ＤＰデータ又はサービスデータと称することができる。具体的なエンコーディング方法は、図１、図５〜図６、図２２、図３０〜図８２で説明した通りである。

本発明の実施例に係る送信機は、エンコードされたサービスデータをビットインタリーブすることができる（Ｓ１１４０１０）。ビットインタリービングは、効率的に行える構造を提供し、ＬＤＰＣコード及び変調方法の組み合わせで最適化された性能を達成するために設計された。ＬＤＰＣエンコーダの出力に対しては、パリティインタリービング、疑似サイクリックブロック（ＱＣＢ）インタリービング、及び内部グループインタリービングで構成されたビットインタリービングが行われる。具体的な内容は、図９６〜図１２０で説明した通りである。

本発明の実施例に係る送信機は、少なくとも一つの信号フレームをビルドするために複数のＯＦＤＭシンボルでビットインタリーブされたサービスデータをマップすることができる（Ｓ１１４０１０）。具体的な内容は、図７及び図１０〜図２１で説明した通りである。

本発明の実施例に係る送信機は、ビルドされた少なくとも一つの信号フレーム内のデータをＯＦＤＭ方法を用いて変調することができる（Ｓ１１４０２０）。具体的な内容は、図１又は図８で説明した通りである。

本発明の実施例に係る送信機は、変調されたデータを含む放送信号を伝送することができる（Ｓ１１４０３０）。具体的な内容は、図１又は図８で説明した通りである。

図１２２は、本発明の一実施例に係る放送信号受信方法のフローチャートである。

図１２２は、図１２１で説明した放送信号送信方法の逆過程に該当する。

本発明の一実施例に係る放送信号受信装置は、各放送信号を受信することができる（Ｓ１１５０００）。

その後、本発明の一実施例に係る放送信号受信装置は、受信した各放送信号をＯＦＤＭ（ＯｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）方法で復調することができる（Ｓ１１５０１０）。具体的な過程は、図９で説明した通りである。

本発明の実施例に係る受信機は、復調された放送信号から信号フレームをパースすることができる（Ｓ１１５０２０）。具体的な過程は、図９で説明した通りである。この場合、本発明の一実施例に係る放送信号受信装置は、上述したビットインタリービングの逆過程に該当するビットデインタリービングを行うことができる。具体的な内容は、図９６〜図１２１で説明した通りである。

本発明の実施例に係る受信機は、パースされた信号フレーム内のデータをデコードすることができる（Ｓ１１５０３０）。具体的な内容は、図１、図５〜図６、図９、図２２、図３０〜図８２で説明した通りである。

上述したように、サービスデータは、一つ又は複数のサービス又はサービスコンポーネント又は関連するメタデータを伝送する物理層内の論理チャネルであるデータパイプを介して伝送される。データパイプ上で伝送されるデータは、ＤＰデータ又はサービスデータと称することができる。

以下では、コードワードの長さと変調値による各コードレート別ビットインタリービング表を説明する。上述したように、ＱＣＢインタリービングパターンは、各変調タイプ及びＬＤＰＣコードレートの組み合わせによって固有である。ビットインタリービングパターンは、ＱＣＢインタリービングパターンと称することができる。

各ＱＣＢインタリービングパターン表は、ＱＣＢインタリービングの出力とＱＣＢインタリービングの入力との関係を示す。ＬＤＣＰ出力は、１８０個のＱＣブロックに分けられ、各ＱＣブロックは０から１７９の数字で表現することができる。したがって、ＬＤＰＣコードワードの長さが６４８００ビットである場合、０から３５９ビットは０番目のＱＣブロックに該当し、３６０〜７１９ビットは１番目のＱＣブロックに該当し得る。

表の左側は、ＱＣＢインタリービング（ｇｒｏｕｐｗｉｓｅｉｎｔｅｒｌｅａｖｉｎｇ）の出力順序を示し、表の右側はＱＣＢインタリービングの入力順序を示す。

本発明において、ＱＣＢインタリービングパターン表は、空間の不足により、いくつかの表として表現された。

表４１及び表４２は、コードワード長さが１６Ｋで、変調タイプがＮＵＣ１６である場合のＱＣＢインタリービングパターン表を示す。

表４３及び表４４は、変調タイプがＮＵＣ６４で、コードワード長さが１６ＫであるときのＱＣＢインタリービングパターン表を示す。

表４５及び表４６は、変調タイプがＮＵＣ２５６で、コードワード長さが１６ＫであるときのＱＣＢインタリービングパターン表を示す。

表４７及び表４８は、変調タイプがＱＰＳＫで、コードワード長さが１６ＫであるときのＱＣＢインタリービングパターン表を示す。

表４９〜表５４は、変調タイプがＮＵＣ１６で、コードワード長さが６４ＫであるときのＱＣＢインタリービングパターン表を示す。

表５５〜表６０は、変調タイプがＮＵＣ６４で、コードワード長さが６４ＫであるときのＱＣＢインタリービングパターン表を示す。

表６１〜表６７は、変調タイプがＮＵＣ２５６で、コードワード長さが６４ＫであるときのＱＣＢインタリービングパターン表を示す。

表６２〜表７２は、変調タイプがＮＵＣ１Ｋで、コードワードの長さが６４ＫであるときのＱＣＢインタリービングパターン表を示す。

装置及び方法の発明を本明細書に言及しており、これらの装置及び方法の発明に対する説明は相互補完的に適用することができる。

当業者は、本発明の思想及び範囲を逸脱することなく、本発明の多様な変形及び変更が可能であることを認識できるだろう。したがって、本発明は、添付の特許請求の範囲及びその同等物の範囲内で提供される本発明の変形及び変更をカバーする。

多様な実施例は、発明を実施するための最善の形態で記載された。

本発明は、放送信号提供分野と関連して適用可能である。

Claims

放送信号送信方法において、
サービスデータをエンコードするステップと、
前記エンコードされたサービスデータを含む少なくとも一つの信号フレームをビルドするステップであって、前記少なくとも一つの信号フレームは複数のＯＦＤＭシンボルを含む、ステップと、
前記ビルドされた少なくとも一つの信号フレーム内のデータをＯＦＤＭ方法によって変調するステップと、
前記変調されたデータを含む前記放送信号を伝送するステップと、
を含む、放送信号送信方法。
前記エンコードされたサービスデータをビットインタリーブするステップをさらに含み、
前記ビットインタリービングするステップは、
前記エンコードされたサービスデータのパリティビットをパリティインタリーブするステップと、
インタリービングパターンに基づいてブロック単位で前記インタリーブされたパリティビットを有する前記エンコードされたサービスデータをブロックインタリーブするステップと、
各内部グループ内で前記ブロックインタリーブされたサービスデータを内部グループインタリーブするステップと、をさらに含む、請求項１に記載の放送信号送信方法。
放送信号送信装置において、
サービスデータをエンコードするエンコーダと、
少なくとも一つの信号フレームをビルドするために、前記エンコードされたサービスデータを複数のＯＦＤＭシンボルにマップするマッパと、
前記ビルドされた少なくとも一つの信号フレームをＯＦＤＭ方法によって変調する変調器と、
前記変調されたデータを有する前記放送信号を送信する送信機と、
を含む、放送信号送信装置。
前記エンコードされたサービスデータをビットインタリーブするためのビットインタリーバをさらに含み、前記ビットインタリーバは、
前記エンコードされたサービスデータのパリティビットをパリティインタリーブするためのパリティインタリーバと、
インタリービングパターンに基づいてブロック単位で前記インタリーブされたパリティビットを有する前記エンコードされたサービスデータをブロックインタリーブするためのブロックインタリーバと、
各内部グループ内の前記ブロックインタリーブされたサービスデータを内部グループインタリーブするための内部グループインタリーバと、をさらに含む、請求項３に記載の放送信号送信装置。
放送信号受信方法において、
前記放送信号を受信するステップと、
前記受信した放送信号をＯＦＤＭ方法によって復調するステップと、
前記復調された放送信号から少なくとも一つの信号フレームをパースするステップと、
前記パースされた少なくとも一つの信号フレーム内のデータをデコードして、サービスデータを出力するステップと、
を含む、放送信号受信方法。
前記パースされた少なくとも一つの信号フレーム内のデーダをビットデインタリーブするステップをさらに含む、請求項５に記載の放送信号受信方法。
放送信号受信装置において、
前記放送信号を受信する受信機と、
前記受信した放送信号をＯＦＤＭ方法によって復調する復調器と、
前記復調された放送信号内の少なくとも一つの信号フレームからサービスデータをデマップするデマッパと、
前記少なくとも一つの信号フレーム内の前記サービスデータをデコードするデコーダと、
を含む、放送信号受信装置。
前記少なくとも一つの信号フレーム内のデータをビットデインタリーブするためのビットデインタリーバをさらに含む、請求項７に記載の放送信号受信装置。