JP2017510068A - 垂直磁気異方性磁気トンネル接合のための基準層 - Google Patents

Abstract

装置が垂直磁気異方性磁気トンネル接合(pMTJ)デバイスを含む。pMTJデバイスは、記憶層および基準層を含む。基準層は、フェリ磁性効果を生み出すように構成された部分を含む。部分は、第1の層、第2の層、および第3の層を含む。第2の層は、前記pMTJデバイスの動作中に第1の層と第3の層とを反強磁性的に(AF)結合するように構成される。

Description

関連出願の相互参照
本願は、その内容全体が参照により本明細書に明白に組み込まれる、2014年3月12日出願の本願と同じ所有者の米国仮特許出願第61/951910号と、2014年8月15日出願の米国非仮特許出願第14/460731号の優先権を主張する。

本開示は、一般にはメモリデバイスに関し、より詳細には磁気抵抗メモリデバイスに関する。

技術の進歩の結果、電子デバイスはより小型に、より強力になった。たとえば、現在、ワイヤレス電話、携帯情報端末(PDA)、ページングデバイスなどの様々なモバイルデバイスが存在する。モバイルデバイスは、小型、軽量で、ユーザによって容易に持ち運びされ得る。セルラー電話やインターネットプロトコル(IP)電話などのワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信し得る。さらに、多くのワイヤレス電話は、その中に組み込まれる他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含み得る。さらに、ワイヤレス電話は、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理し得る。ワイヤレス電話および他のモバイルデバイスは、命令および他の情報を記憶するためのメモリデバイスを含み得る。メモリデバイスは、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスなどの不揮発性メモリデバイスを含み得る。

MRAMデバイスは、MTJの磁気特性を構成することによって調節され得る抵抗値を有する磁気トンネル接合(MTJ)を含み得る。たとえば、MTJの抵抗値は、MTJを通じてスイッチング電流を渡し、MTJの磁気特性を修正することによって調節され得る。MTJは、MTJの動作に影響を及ぼす「好ましい」磁気配向(magnetic orientation)(または磁気異方性(magnetic anisotropy))を有し得る。

「面内(in-plain)」磁気異方性MTJ(iMTJ)が第1の磁気異方性に関連付けられ得、iMTJの層の磁気モーメントはその層の表面に対してほぼ平行である。「垂直(perpendicular)」磁気異方性MTJ(pMTJ)が第2の磁気異方性に関連付けられ得、pMTJの層の磁気モーメントはその層の表面に対してほぼ垂直である。例示するために、iMTJは、iMTJの断面に対して第1の方向(たとえば、左右)に配向される磁気モーメントを有し得、pMTJは、pMTJの断面に対して第2の方向(たとえば、上下)に配向される磁気モーメントを有し得る。iMTJを含むメモリデバイスが、pMTJを含むメモリデバイスと比較して、異なる性能特性(たとえば、異なるスイッチング電流)に関連付けられ得る。

垂直磁気異方性磁気トンネル接合(pMTJ)デバイスは、記憶層および基準層を含み得る。記憶層は、pMTJを流れるスイッチング電流を介して調節され得る「自由な」磁気状態を有し得、基準層は、基準磁気状態(または「固定」状態)を有し得る。基準層は、フェリ磁性効果を生み出すように構成された部分を含む。たとえば、その部分は合成フェリ磁性体(SFi)を含み得る。その部分は、第1の層、第2の層、および第3の層を含み得る。第2の層は、pMTJデバイスの動作中に第1の層と第3の層とを反強磁性的に結合(AF結合(antiferromagnetically coupled))し、pMTJデバイスの垂直磁気異方性(PMA: Perpendicular Magnetic Anisotropy)を可能にするとともに、pMTJデバイスの動作中に基準層によって生成される「漂遊(stray)」磁場の1つまたは複数の局所成分を低減し、または打ち消すように構成され得る。

さらに例示するために、従来型pMTJデバイスの基準層は、pMTJのPMAを可能にする1つまたは複数の材料を含み得る。しかしながら、そのような材料は、pMTJの性能を低減させ得る漂遊双極磁場に関連付けられ得る。漂遊双極磁場を補償するために、合成反強磁性体(SAF: Synthetic Antiferromagnet)が漂遊双極磁場の平均強度を低減するために基準層内に含まれ得る。SAFはコバルト/白金(Co/Pt)界面を含み得る。SAFは漂遊双極磁場の平均強度を低減し得るが、pMTJデバイスのあるエリアは、漂遊双極磁場の比較的高い値(または局所「極大」)を受け得る。比較的高い値の漂遊双極場は、pMTJデバイスの性能および信頼性を低下させ得る。

本開示による基準層は、PMAを可能にし得るとともに、フェリ磁性効果を介して基準層の局所磁気モーメントも低減し、したがって漂遊双極磁場を局所的に低減し、または打ち消し得る。たとえば、基準層の一部のフェリ磁性効果は、漂遊双極磁場の「局所」変動を低減し、または打ち消すことによって漂遊双極磁場の均質性を向上させ得る。漂遊双極磁場の均質性を向上させることは、デバイス性能および信頼性を低下させ得る漂遊双極磁場の局所「極大」を低減し、またはなくすことなどによってデバイス信頼性を向上させることによってデバイス性能を高め得る。

特定の実施形態では、装置は垂直磁気異方性磁気トンネル接合(pMTJ)デバイスを含む。pMTJデバイスは記憶層および基準層を含む。基準層は、フェリ磁性効果を生み出すように構成された部分を含む。その部分は、第1の層、第2の層、および第3の層を含む。第2の層は、pMTJデバイスの動作中に第1の層と第3の層とを反強磁性的に(AF)結合するように構成される。

別の特定の実施形態では、方法は、垂直磁気異方性磁気トンネル接合(pMTJ)デバイスにバイアスをかけて、pMTJデバイスにおいて磁気状態を生成することを含む。方法は、感知動作を開始して、pMTJデバイスの基準層を使用して磁気状態を決定することをさらに含む。基準層は、感知動作中にフェリ磁性効果を生み出す部分を含む。部分は、第1の層、第2の層、および第3の層を含む。第2の層は、感知動作中に第1の層と第3の層とを反強磁性的に(AF)に結合する。

別の特定の実施形態では、装置は垂直磁気異方性磁気トンネル接合(pMTJ)デバイスを含む。pMTJデバイスは、構成可能な磁気状態を生成するための手段と、基準磁気状態を生成するための手段とを含む。基準磁気状態を生成するための手段は、フェリ磁性効果を生み出すための手段を含む。フェリ磁性効果を生み出すための手段は、第1の磁場を生成するための手段と、第2の磁場を生成するための手段と、第1の磁場を生成するための手段と第2の磁場を生成するための手段とを反強磁性的に(AF)結合するための手段とを含む。

別の特定の実施形態では、コンピュータ可読媒体が、プロセッサによって実行可能である命令を記憶する。コンピュータ可読媒体は垂直磁気異方性磁気トンネル接合(pMTJ)デバイスを含む。pMTJデバイスは、記憶層および基準層を含む。基準層は、第1の層、第2の層、および第3の層を含む。第2の層は、pMTJデバイスの動作中に第1の層と第3の層とを反強磁性的に(AF)結合するように構成される。

開示される実施形態のうちの少なくとも1つによって提供される1つの特定の利点は、基準層が垂直磁気異方性磁気トンネル接合(pMTJ)デバイスの垂直磁気異方性(PMA)を可能にし得るとともに、pMTJデバイスの動作中に基準層によって生成される漂遊双極磁場を低減し、または打ち消し得ることである。漂遊双極磁場を低減し、または打ち消すことは、pMTJデバイスの信頼性を高めることなどによって、pMTJデバイスを含む磁気抵抗ランダムアクセスメモリ(MRAM)デバイスの動作を改善し得る。図面の簡単な説明、発明を実施するための形態、および特許請求の範囲の各セクションを含む本願全体を検討した後に、本開示の他の態様、利点、および特徴が明らかとなるであろう。

フェリ磁性効果を生み出すための部分を含む垂直磁気異方性磁気トンネル接合(pMTJ)デバイスの特定の例示的実施形態のブロック図である。 図1のpMTJデバイスの部分内に実装され得る構造の特定の例示的実施形態のブロック図である。 図1のpMTJデバイスの動作の方法特定の例示的実施形態の流れ図である。 図1のpMTJデバイスを含む磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを含むデバイスのブロック図である。 図1のpMTJデバイスを含む電子デバイスを製造するための製造プロセスの特定の例示的実施形態のデータ流れ図である。

図1を参照すると、垂直磁気異方性磁気トンネル接合(pMTJ)デバイスの特定の例示的実施形態が開示されており、全般的に100と示されている。pMTJデバイス100は、電極102と、記憶層104(「自由」層または「データ」層とも呼ばれる)と、障壁層106と、基準層108(「固定」層または「ピン止め」層とも呼ばれる)と、電極110とを含む。例示的実施形態では、pMTJデバイス100は、磁気抵抗ランダムアクセスメモリ(MRAM)デバイス内に一体化される。

図1は、記憶層104の第1の表面が電極102と接触し得、記憶層104の第2の表面が障壁層106と接触し得ることを示す。障壁層106の第1の表面は、記憶層104と接触し得、障壁層106の第2の表面は、基準層108と接触し得る。基準層108の第1の表面は、障壁層106と接触し得、基準層108の第2の表面は、電極110と接触し得る。

記憶層104は、修正され得る磁気状態114を有し得る。たとえば、バイアス信号が電極102に印加され、pMTJデバイス100を流れるスイッチング電流が生成され得る。スイッチング電流は、基準層108に対する磁気状態114の配向(たとえば、記憶層104の磁気モーメントの方向)を「切り換え」得る。たとえば、スイッチング電流は、磁気状態114を、基準層108の磁気状態に対して平行である状態から、基準層108の磁気状態に対して逆平行である状態に(またはその逆に)切り換え得る。

障壁層106は、記憶層104および基準層108に接続され得る。障壁層106は、pMTJデバイス100の動作中にトンネル磁気抵抗(TMR)効果を可能にするように構成され得る。例示的な例として、障壁層106は、酸化マグネシウムおよび/または酸化アルミニウムを含み得る。特定の実施形態では、pMTJデバイス100は、基準層108と障壁層106との間の接合に挿入されるコバルト/鉄/ホウ素(Co/Fe/B)合金を含む。

基準層108は、層120、層122、および層124を含み得る。層120、124はそれぞれ、層120、124の形成の面に対して垂直(すなわち、pMTJデバイス100がその上に形成される基板の表面に対して垂直)である磁気成分を有する。たとえば、層120は磁気状態126(たとえば、第1の磁気モーメント)を有し得、層124は磁気状態128(たとえば、第2の磁気モーメント)を有し得る。

層122は、pMTJデバイス100の動作中に層120と層124とを反強磁性的に結合(AF結合(antiferromagnetically coupled))するように構成され得る。例示するために、層122は、磁気状態126、128が反対方向を有し、層120、124をAF結合させるように選択されたサイズを有し得、または1つまたは複数の材料(たとえば、イリジウム)を含み得る。その結果、図1の例に示されるように、磁気状態126、128は、反対の(またはほぼ反対の)配向を有するとともに、層120、124の形成の面に対して垂直でもあり得る。したがって、層120、124は、層122を介してAF結合され得る。層120、122、および124は、フェリ磁性効果を生み出すように構成される部分112(たとえば、構造)を形成し得る。部分112は合成フェリ磁性体(SFi)であり得る。

基準層108は、磁気状態116(たとえば、基準層108の磁気モーメントの方向)を有し得る。磁気状態116は、基準層108の部分の個々の磁気状態の和(たとえば、磁気状態126、128の和)に対応し得る。たとえば、層120および124はそれぞれ、磁気状態116に寄与する垂直磁気成分を有し得る。磁気状態116は、磁気状態114に対して安定である(またはほぼ安定である)配向を有し得る。たとえば、磁気状態116は、pMTJデバイス100を通じて生成されるスイッチング電流によってほぼ影響を受けない。したがって、基準層108は、pMTJデバイス100の動作中にpMTJデバイス100を安定化させるように構成され得る。

部分112は、pMTJデバイス100の動作中に基準層108によって生成される磁場を低減するように構成される。たとえば、部分112は、コバルトおよびイリジウムの層を含むコバルト/イリジウム(Co/Ir)多層構造であり得る。以下でさらに説明するように、部分112は、pMTJデバイス100の垂直磁気異方性(PMA: Perpendicular Magnetic Anisotropy)を可能にし得るとともに、基準層108に関連する「漂遊」双極磁場(または「オフセット」磁場)も低減し得る。部分112は、漂遊双極磁場の平均強度を低減するとともに、漂遊双極磁場の均質性(または「一様性」)も向上させ得る。

電極102、110は、pMTJデバイス100にバイアスをかけるように構成された1つまたは複数の導電性材料を含み得る。例示するために、電極102は、バイアス信号に応答する「頂部」電極に対応し得、電極110は、低電圧またはゼロ電圧(たとえば、大地電位)に応答する「底部」電極に対応し得る。例示的実施形態では、電極102は集積回路の相互接続層に接続され、電極110は集積回路の基板に接続される。集積回路は、MRAMデバイスを含み得る。

動作の際に、磁気状態114の配向は、(たとえば、pMTJデバイス100を流れるスイッチング電流を生成するために)電極102にバイアス信号を印加することによって感知または修正され得る。図1の例は、図1に示されるpMTJデバイス100の断面図に対して上方または下方のどちらかである配向を有するように磁気状態114が調節され得ることを示す。図1の例はさらに、基準層108の磁気状態116が図1に示されるpMTJデバイス100の断面図に対して上方に配向され得ることを示す。1つまたは複数の別の実装では、磁気状態114、116は1つまたは複数の他の配向を有し得る(たとえば、磁気状態116は、図1に示されるpMTJデバイス100の断面図に対して下方に配向され得る)。

磁気状態116に対する磁気状態114の第1の配向は、pMTJデバイス100にわたる電流に対する第1の抵抗を引き起こし、pMTJデバイス100によって記憶される第1の値を示し得る。たとえば、磁気状態116に対する磁気状態114の平行配向は、pMTJデバイス100によって記憶された論理「0」ビットを示し得る。別の例として、磁気状態116に対する磁気状態114の逆平行配向は、第1の抵抗とは異なる第2の抵抗を引き起こし、pMTJデバイス100によって記憶された論理「1」ビットを示し得る。1つまたは複数の別の実装では、磁気状態116に対する磁気状態114の平行配向は、論理「1」ビットを示し得、
磁気状態116に対する磁気状態114の逆平行配向は、論理「0」ビットを示し得る。

(たとえば、電極102にバイアス信号を印加することによって)pMTJデバイス100にバイアスがかけられ、磁気状態114の配向が生成され(たとえば、pMTJデバイス100に値が記憶され)得る。磁気状態114の配向を生成した後、pMTJデバイス100が感知され、基準層108を使用して磁気状態の配向が決定され(たとえば、pMTJデバイス100に記憶された値が読み取られ)得る。たとえば、基準層108は、pMTJデバイス100の動作中に磁気状態116を介して安定な(または「固定の」)基準磁気配向を提供し得る。pMTJデバイス100が第1の抵抗を有する(磁気状態114の第1の配向を示す)か、それとも第2の抵抗を有する(磁気状態114の第2の配向を示す)かを示す、pMTJデバイス100を流れる読取り電流に基づいて、磁気状態114が感知され得る。

pMTJデバイス100の動作は、1つまたは複数の磁場を生成し得る。例示するために、典型的なpMTJ構成では、基準層108は、pMTJデバイス100の垂直磁気異方性(PMA)を示す1つまたは複数の材料を含む。1つまたは複数の材料は、基準層108と障壁層106との間の接合に挿入されるコバルト/鉄/ホウ素(Co/Fe/B)合金などの、コバルト、鉄、および/またはホウ素を含み得る。そのような材料は、pMTJデバイス100のPMAを可能にし得るとともに、pMTJデバイス100の性能を低下させ得る「漂遊」双極磁場も生成する。

部分112は、漂遊双極磁場の平均強度を低減するとともに、(たとえば、漂遊双極磁場の均質性を向上させることによって)漂遊双極磁場も局所的に低減するように構成され得る。例示するために、部分112は、漂遊双極磁場を低減するとともに、フェリ磁性効果を介して漂遊双極磁場の均質性も向上させるように構成されるフェリ磁性体構造(たとえば、SFi構造)を含み得る。特定の実施形態では、漂遊双極磁場の平均強度の絶対値は、約100エルステッド(Oe)以下である。たとえば、特定の実装に応じて、例示的な例として、漂遊双極磁場の平均強度は、109Oeまたは-66Oeであり得る。合成反強磁性体(SAF)デバイスは、漂遊双極磁場の平均強度のより大きい絶対値に関連付けられ得る。たとえば、SAFデバイスは、平均強度-115Oeを有する漂遊双極磁場に関連付けられ得る。そのようなパラメータは特定の用途に依存し得、例示目的のために与えられることを理解されたい。

図1の例は、pMTJデバイスの高PMAを可能にするとともに、pMTJデバイスの動作に関連する漂遊双極磁場も低減し、または打ち消すための技法を示す。漂遊双極磁場を低減し、または打ち消すことは、異なるデバイスサイズについてのデバイス性能の類似性を向上させ得るデバイスの「スケーラビリティ」を向上させることによって(たとえば、異なるデバイスサイズ間の性能差を低減することによって)、デバイス性能を高め得る。漂遊双極磁場を低減し、または打ち消すことは、デバイス性能に望ましくない影響を及ぼし得る、漂遊双極磁場と1つまたは複数のデバイスプロセス変動(たとえば、エッチ損傷ならびに/あるいは1つまたは複数の他のプロセス効果)との間の相互作用を低減することなどによって、システム安定性を向上させ得る。さらに、基準層108の厚さは、コバルト-白金-ルテニウムSAFなどの合成反強磁性体(SAF)を含む従来型基準層の厚さ未満であり得る。特定の実施形態では、基準層108は、(200オングストローム(Å)を超える厚さを有し得るSAFベースの基準層と比較して)約30から150Åの間の厚さを有する。

特定の実施形態では、pMTJデバイス100の高PMAを可能にするためにコバルト-イリジウム接合が部分112内に含まれる。部分112は、基準層108の局所磁気モーメントを低減するためにコバルト-イリジウム接合を介して反強磁性的に(AF)結合されるコバルト層をさらに含み得る。したがって、本開示による基準層は、基準層の高PMAおよび諸層のAF結合を可能にし得る。あるコバルト/白金(Co/Pt)ベースの基準層などの従来型デバイスは、多層を利用して、多層をAF結合することなくPMAを可能にし、それにより非常に不均質な漂遊場が生じ得る。基準層108の高PMAおよびAF結合は、基準層108のフェリ磁性効果を生み出し得、図2を参照しながらさらに説明するように、フェリ磁性効果は漂遊双極磁場を打ち消し、または低減し得る。

図2を参照すると、構造の特定の例示的実施形態が示されており、全般的に200と示されている。構造200は、図1のpMTJデバイス100内に一体化され得る。たとえば、構造200は、図1の部分112に対応し得る。構造200は、フェリ磁性効果を生み出すように構成される多層合成フェリ磁性体(SFi)(または「人工(artificial)」フェリ磁性体)に対応し得る。フェリ磁性効果は、図1の記憶層104などの記憶層上の漂遊双極磁場の効果を低減し得る。

構造200は複数の層を含み得る。複数の層の各々は材料を含み得る。図2の例では、多層構造は、層202、層204、層206、および層208を含む。例示的実施形態では、層204、208は層120、124に対応し、層206は層122に対応する。

層202、206は、イリジウム(Ir)を含み得、層204、208はコバルト(Co)を含み得る。図2では、構造200は、第1の材料(たとえば、イリジウム)の第1の層(たとえば、層202)と、第2の材料(たとえば、コバルト)の第2の層(たとえば、層204)と、第1の材料の第3の層(たとえば、層206)とを含む。構造200は、第2の材料の第4の層(たとえば、層208)をさらに含み得る。

構造200は、図1の障壁層106と、電極110とに接続され得る。たとえば、層202は障壁層106に接続され得、層208は電極110に接続され得る。さらに例示するために、層202の頂面は、障壁層106の底面に接続され得、層208の底面は、電極110の頂面に接続され得る。別の実施形態では、層202は、図1を参照しながら説明したように、Co/Fe/B層などの1つまたは複数の他の層を介して障壁層106に結合され得る。

構造200の隣接する層は接合を形成し得る。たとえば、層204、206は接合210(たとえば、第1のCo/Ir界面)を形成し得る。別の例として、層206、208は接合212(たとえば、第2のCo/Ir界面)を形成し得る。接合210、212は、図1のpMTJデバイス100のPMAを可能にするなどのために、垂直磁気異方性(PMA)を可能にし得る。

特定の実施形態では、構造200の「隣接する」コバルト層が、中間イリジウム層を通じて反強磁性的に(AF)結合される(AF「交換」結合されるとも呼ばれる)ことなどによって磁気的に結合される。例示するために、図2の例では、層204、208は、層206を通じてAF結合され得る。層206は、層204、208の局所磁気モーメントを打ち消し(または低減し)、したがって層204、208をAF結合するように選択される寸法(たとえば、厚さ)を有し得る。層204、208をAF結合することは、漂遊双極磁場を打ち消す(または低減する)ことによって漂遊双極磁場の効果を低減し得る。

さらに例示するために、図2は、層204が例示的磁場成分224を有する漂遊双極磁場を生成し得、層208が例示的磁場成分226を有する漂遊双極磁場を生成し得ることを示す。層206を通じて層204、208をAF結合することによって、層204、208に関連する局所磁気モーメントが低減され(たとえば、反対方向の磁場成分224、226によって打ち消され)、構造200に関連するフェリ磁性効果が生み出される。特定の実施形態では、構造200は基準層108内に一体化され、構造200は、フェリ磁性効果を介して基準層108によって生成される漂遊双極磁場を低減する(または打ち消す)。

層202、204、206、および208の各々は、対応する厚さに関連付けられ得る。図2では、層202は厚さ214を有し、層204は厚さ216を有し、層206は厚さ218を有し、層218は厚さ220を有する。厚さ214、216、218、および220は、特定の用途に基づいて(たとえば、設計パラメータ、回路動作特性、および/または製作プロセスに基づいて)選択され得る。例示的で非限定な例として、厚さ216、220はそれぞれ、約3から15オングストローム(Å)の間であり得、厚さ214、218はそれぞれ、約4.5から5Åの間であり得る。厚さ216、220は、構造200において特定のPMAを可能にするように選択され得る。例示的で非限定的な例として、厚さ216、220はそれぞれ、特定のデバイス構成について高PMAを達成するように約10Åとなるように選択され得る。

層202、204、206、および208は、多層構造222(たとえば、Co/Ir多層「ヘテロ構造」などのCo/Ir多層構造)を形成し得る。多層構造222は、1つまたは複数の追加のそのような構造上に「積み重ね」られ得る。たとえば、構造200は、多層構造222に対応する正の整数N個の多層構造を含み得る。特定の非限定的な例として、構造200は、多層構造222に対応する5つの多層構造を含み得る。この例示的な例では、N=5であり、構造200は、10層のコバルトおよび10層のイリジウムを含む。あるいは、構造200は別の構成を有し得る(たとえば、多層構造222に対応する別の正の整数N個の多層構造を含み得、別の数コバルト層を含み得、かつ/または別の数のイリジウム層を含み得る)。特定の実施形態では、Nは、pMTJデバイス100に関連する漂遊双極磁場に基づいて選択される。たとえば、Nは、N=0の場合にpMTJデバイス100の動作中に基準層108において生じるはずの「予想」漂遊双極磁場をオフセットするように選択され得る。

図2の構造200は、図1のpMTJデバイス100などの垂直磁気異方性磁気トンネル接合(pMTJ)デバイスの改良型の動作を可能にする。たとえば、構造200は、漂遊双極磁場の平均強度を低減するとともに、(たとえば、漂遊双極磁場の均質性を向上させることによって)漂遊双極磁場も「局所的に」低減し得る。さらに例示するために、従来型合成反強磁性体(SAF)デバイスは、いくつかの位置において漂遊双極場を低減することによって漂遊双極磁場の平均値を低減し得る。SAFデバイスは、比較的不均質な漂遊双極磁場に関連付けられ得る。たとえば、SAFデバイスは、漂遊双極磁場の異質性を引き起こす、2つの幾何学的に分離された逆平行磁気モーメントに関連付けられ得る。その結果、SAFデバイスは、漂遊双極磁場の平均強度を低減するとともに、漂遊双極磁場の高局所変動(たとえば、局所「極大」)も引き起こし得る。図2の構造200は、漂遊双極磁場の平均強度を低減させ得るとともに、漂遊双極磁場の均質性も向上させ得る。特定の実施形態では、図2の構造200は、基準層108の磁気モーメントを「局所的に」補償し、記憶層104と基準層108との間の双極結合を低減し、または打ち消すために基準層108内に一体化される。

図3を参照すると、方法の特定の実施形態が示されており、全般的に300と示されている。方法300は、302において、垂直磁気異方性磁気トンネル接合(pMTJ)デバイスにバイアスをかけ、pMTJデバイスにおいて磁気状態を生成することを含む。
pMTJデバイスはpMTJデバイス100に対応し得、磁気状態は磁気状態114に対応し得る。

pMTJデバイスにバイアスをかけることは、pMTJデバイスの電極にバイアス信号を印加して、pMTJデバイスを流れるスイッチング電流を生成することを含み得る。たとえば、電極102にバイアス信号を印加して、pMTJデバイス100を流れるスイッチング電流を生成することによって、pMTJデバイス100にバイアスがかけられ得る。図4を参照しながらさらに説明するように、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスの制御回路を使用して、pMTJデバイス100にバイアスがかけられ得る。

方法300は、304において、感知動作を開始して、pMTJデバイスの基準層を使用して磁気状態を決定することをさらに含む。基準層は、感知動作中にフェリ磁性効果を生み出す部分を含む。部分は、部分112および/または構造200に対応し得る。部分は、第1の層、第2の層、および第3の層を含む。第2の層は、感知動作中に第1の層と第3の層とを反強磁性的に(AF)結合する。基準層は基準層108に対応し得、部分は、部分112および/または構造200に対応し得る。例示的な例として、第1の層は、層120および/または層204に対応し得、第2の層は、層122および/または層206に対応し得、第3の層は、層124および/または層208に対応し得る。

特定の実施形態では、pMTJデバイス100は、電極102に第1の(たとえば、高)電圧を印加するとともに、電極110に第2の(たとえば、低)電圧を印加することなどによってpMTJデバイス100にわたって電圧差を印加し、pMTJデバイス100を流れる読取り電流を生成することによって感知される。読取り電流は、基準電流と比較され、pMTJデバイス100が第1の抵抗を有するか、それとも第2の抵抗を有するかが決定され(たとえば、磁気状態114の配向が決定され)得る。

特定の実施形態では、磁気状態は、平行磁気状態または逆平行磁気状態のどちらかに対応する。例示するために、磁気状態114は、磁気状態116に対して平行であり、または磁気状態116に対して逆平行である配向を有し得る。磁気状態114は、論理「0」ビット値または論理「1」ビット値などの、第1の論理ビット値または第2の論理ビット値の一方を示し得る。図4を参照しながらさらに説明するように、pMTJデバイス100は、MRAMデバイスのセンス増幅器を使用して感知され得る。

方法300は、pMTJデバイスの垂直磁気異方性(PMA)に関連する低減された漂遊双極磁場を使用してデータ記憶および検索を可能にし得る。例示するために部分112は、pMTJデバイス100の動作中に基準層108によって生成される漂遊双極磁場の平均強度を打ち消す(または低減する)フェリ磁性効果を生み出し得る。たとえば、フェリ磁性効果は、漂遊双極磁場のいくつかの局所「極大」を低減させ得、したがって漂遊双極磁場の平均強度を低減し、漂遊双極磁場の均質性を向上させ得る。

方法300は、pMTJデバイスを含む電子デバイスによって実装され得る。デバイスは、磁気抵抗ランダムアクセスメモリ(MRAM)アレイなどのMRAMデバイスを含み得る。代替または追加として、pMTJデバイスは、別の電子デバイス内に一体化され得る。たとえば、電子デバイスは、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、中央演算処理装置(CPU)などの処理装置、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、情報の1つまたは複数のビットを記憶するように構成された別の電子デバイス、またはそれらの組合せを含み得る。図4を参照しながらさらに説明するように、デバイスは、プロセッサによってアクセス可能なデータおよび/または命令を記憶するように構成されるMRAMデバイスに対応し得る。

図4を参照すると、デバイスの特定の例示的実施形態のブロック図が示されており、全般的に400と示されている。特定の実施形態では、デバイス400はモバイルデバイスに対応する。

デバイス400は、デジタル信号プロセッサ(DSP)などのプロセッサ410を含む。プロセッサ410は、磁気抵抗ランダムアクセスメモリ(MRAM)デバイス432などのメモリに結合され得る。MRAMデバイス432は、垂直磁気異方性磁気トンネル接合(pMTJ)デバイスのアレイなどのメモリアレイ464を含み得る。MRAMデバイス432は、メモリアレイ464(たとえば、センス増幅器)を制御するように構成された制御回路468をさらに含み得る。図4の例では、メモリアレイ464は代表的pMTJデバイス470を含む。pMTJデバイス470は、図1のpMTJデバイス100に対応し得る。

pMTJデバイス470は、1つまたは複数のCo/Ir多層構造を含み得る。たとえば、pMTJデバイス470は、Co/Ir多層構造472およびCo/Ir多層構造474を含み得る。Co/Ir多層構造472、474の一方または両方は、図2の多層構造222に対応し得る。Co/Ir多層構造472、474は、図1の基準層108などの、pMTJデバイス470の基準層内に含まれ得る。例示的実装では、基準層は、正の整数N個のCo/Ir多層構造を含み、Nは、pMTJデバイス470に関連する漂遊双極磁場に基づいて選択される。たとえば、Nは、N=0の場合にpMTJデバイス470の動作中に生じるはずの「予想」漂遊双極磁場をオフセットするように選択され得る。例示的実施形態では、N=5である。Nは、1、2、4、6、10などの別の値を有し得ることに留意されたい

制御回路468は、pMTJデバイス100の磁気状態114を書き込み、感知するように構成され得る。たとえば、制御回路468のセンス増幅器は、pMTJデバイス100を流れる電流を生成することによってpMTJデバイス100に記憶されたデータ値を「読み取り」、pMTJデバイス100が高抵抗を有するか、それとも低抵抗を有するかを決定し得る。抵抗を決定する際に、制御回路468のセンス増幅器は、pMTJデバイス100を流れる電流による電圧を基準電圧と比較し得る。pMTJデバイス100の高抵抗値は、第1の値(たとえば、論理「0」値)に対応し得、pMTJデバイス100の低抵抗値は、第2の値(たとえば、論理「1」値)に対応し得る。

プロセッサ410は、MRAMデバイス432において命令462および/またはデータ466を読み取り、書き込み得る。たとえば、プロセッサ410は、制御回路468に、命令462および/またはデータ466をメモリアレイ464に記憶させ得る。別の例として、プロセッサ410は、制御回路468に、メモリアレイ464から命令462および/またはデータ466を読み取らせ得る。磁気状態114は、命令462またはデータ466の特定のビット値を示し得る。特定の実施形態では、制御回路468は、図3の方法300を実施するように構成される。

図4はまた、プロセッサ410と、ディスプレイ428とに結合されるディスプレイコントローラ426をも示す。コーダ/デコーダ(CODEC)434もプロセッサ410に結合され得る。スピーカ436およびマイクロフォン438は、CODEC434に結合され得る。図4は、ワイヤレスコントローラ440がプロセッサ410に結合され得ることをさらに示す。ワイヤレスコントローラ440は、無線周波数(RF)インターフェース446を介してアンテナ442にさらに結合され得る。

特定の実施形態では、プロセッサ410、ディスプレイコントローラ426、MRAMデバイス432、CODEC434、およびワイヤレスコントローラ440が、システムインパッケージまたはシステムオンチップデバイス422内に含まれる。特定の実施形態では、入力デバイス430および電源444が、システムオンチップデバイス422に結合される。さらに、特定の実施形態では、図4に示されるように、ディスプレイ428、入力デバイス430、スピーカ436、マイクロフォン438、アンテナ442、電源444、およびRFインターフェース446が、システムオンチップデバイス422の外部にある。しかし、ディスプレイ428、入力デバイス430、スピーカ436、マイクロフォン438、アンテナ442、電源444、およびRFインターフェース446の各々は、インターフェースやコントローラなどのシステムオンチップデバイス422の構成要素に結合され得る。

記載の実施形態に関連して、装置が垂直磁気異方性磁気トンネル接合(pMTJ)デバイス(たとえば、pMTJデバイス100)を含む。装置は、構成可能な磁気状態(たとえば、磁気状態114)を生成するための手段(たとえば、記憶層104)を含む。装置は、基準磁気状態(たとえば、磁気状態116)を生成するための手段(たとえば、基準層108)をさらに含む。基準磁気状態を生成するための手段は、フェリ磁性効果を生み出すための手段(たとえば、部分112および/または構造200)を含む。フェリ磁性効果を生み出すための手段は、第1の磁場を生成するための手段(たとえば、層120および/または層204)、第2の磁場を生成するための手段(たとえば、層124および/または層208)、および第1の磁場を生成するための手段と第2の磁場を生成するための手段とを反強磁性的に(AF)結合する手段(たとえば、層122および/または層206)を含む。

記載の実施形態に関連して、コンピュータ可読媒体(たとえば、MRAMデバイス432)は、プロセッサ(たとえば、プロセッサ410)によって実行可能である命令(たとえば、命令462)を記憶する。コンピュータ可読媒体は垂直磁気異方性磁気トンネル接合(pMTJ)デバイス(たとえば、pMTJデバイス100)を含む。pMTJデバイスは、記憶層(たとえば、記憶層104)および基準層(たとえば、基準層108)を含む。基準層は、フェリ磁性効果を生み出すように構成された部分(たとえば、部分112および/または構造200)を含む。部分は、第1の層、第2の層、および第3の層を含む。第2の層は、pMTJデバイスの動作中に第1の層と第3の層とを反強磁性的に(AF)結合するように構成される。例示的な例として、第1の層は、層120および/または層204に対応し得、第2の層は、層122および/または層206に対応し得、第3の層は、層124および/または層208に対応し得る。例示的実施形態では、pMTJデバイスは、命令の特定のビット値を記憶する。

上記の開示されるデバイスおよび機能は、コンピュータ可読媒体上に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)として設計および構成され得る。いくつかの、またはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製作する製作取扱者に提供され得る。得られる製品は、半導体ダイに切断され、半導体チップ内にパッケージングされる半導体ウェハを含む。次いでチップが前述のデバイス内で(たとえば、デバイス400内で)利用される。図5は、電子デバイス製造プロセス500の特定の例示的実施形態を示す。

物理デバイス情報502が、製造プロセス500において、リサーチコンピュータ506においてなど、受信される。物理デバイス情報502は、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せなどの半導体デバイスの少なくとも1つの物理的性質を表す設計情報を含み得る。たとえば、物理デバイス情報502は、リサーチコンピュータ506に結合されたユーザインターフェース504を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。リサーチコンピュータ506は、メモリ510などのコンピュータ可読媒体に結合された、1つまたは複数の処理コアなどのプロセッサ508を含む。メモリ510は、プロセッサ508に、物理デバイス情報502をファイルフォーマットに準拠するように変換させ、ライブラリファイル512を生成させるように実行可能であるコンピュータ可読命令を記憶し得る。

特定の実施形態では、ライブラリファイル512は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル512は、電子設計オートメーション(EDA)ツール520とともに使用するために提供される、pMTJデバイス100、構造200、システムオンチップデバイス422、またそれらの組合せを含む半導体デバイスのライブラリを指定し得る。

ライブラリファイル512は、メモリ518に結合された、1つまたは複数の処理コアなどのプロセッサ516を含む設計コンピュータ514において、EDAツール520とともに使用され得る。EDAツール520は、プロセッサ実行可能命令としてメモリ518に記憶され、設計コンピュータ514のユーザがライブラリファイル512の、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せを含む回路を設計することが可能となり得る。たとえば、設計コンピュータ514のユーザは、設計コンピュータ514に結合されたユーザインターフェース524を介して回路設計情報522を入力し得る。回路設計情報522は、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せなどの半導体デバイスの少なくとも1つの物理的性質を表す設計情報を含み得る。例示するために、回路設計情報522は、特定の回路および回路設計内の他の要素に対する関係、配置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的性質を表す他の情報を特定し得る。

特定の実施形態では、設計コンピュータ514は、シミュレーションプログラム519を実行して、回路設計情報522に基づいて部分112および/または構造200の1つまたは複数の特性を決定する(またはユーザが決定することを可能にする)。例示するために、回路設計情報522は、電極102、110、記憶層104、障壁層106、および/または基準層108のいずれかの寸法、材料、および磁化特性(たとえば、保磁度)などの、pMTJデバイス100に関連する回路パラメータを示し得る。特定の例示的な例では、回路設計情報522は、記憶層104が厚さ約9オングストローム(Å)および幅約40ナノメートル(nm)で製作されるべきであることを示し得る。設計コンピュータ514は、シミュレーションプログラム519を実行して、回路設計情報522に基づいて(たとえば、pMTJデバイス100の1つまたは複数の材料の保磁度および/または1つまたは複数の他の特性に基づいて)pMTJデバイス100の動作に関連する予想漂遊双極磁場を計算し得る。予想漂遊双極磁場に基づいて、設計コンピュータ514は、厚さ214、216、218、220のうちの1つまたは複数を決定し得る。

例示的な例として、設計コンピュータ514は、シミュレーションプログラム519を実行して、回路設計情報522によって指定されるデバイス特性に基づいて、隣接するコバルト層(たとえば、層204、208)間の反強磁性体(AF)結合のしきい量を誘導する、層206の厚さ218などの層の厚さを選択し得る。たとえば、設計コンピュータ514は、シミュレーションプログラム519を実行して、回路設計情報522によって指定されるデバイス特性に基づいて、層206の厚さ218を、5オングストローム(Å)(これは、層204、208の高AF結合に対応し得る)から8Å(これは、層204、208の低AF結合またはゼロAF結合に対応し得る)の間に調節する。

AF結合を調節することに対する代替または追加として、設計コンピュータ514は、シミュレーションプログラム519を実行して、pMTJデバイス100の垂直磁気異方性(PMA)を「同調」するように層204、208の厚さ216、220などの層の厚さを選択し得る。この例では、厚さ216、220は、回路設計情報522によって指定されるデバイス特性(たとえば、pMTJデバイス100のスイッチング電流の大きさ)に基づいてPMAのしきい量を達成するように選択され得る。AF結合のしきい量および/またはPMAのしきい量は、基準層108の高PMAと低正味磁化の両方を可能にするように選択され得、したがって(たとえば、漂遊双極磁場の大きさとほぼ等しく、ほぼ反対の大きさを有するフェリ磁性効果を生み出すことによって)漂遊双極磁場を低減する。

代替または追加として、回路設計情報522は、pMTJデバイス100の動作中に漂遊双極磁場の「目標の」大きさ(または「許容」範囲)を示し得る。設計コンピュータ514は、シミュレーションプログラム519を実行し得、基準層108の局所磁気モーメントを低減する、層204、208間の特定のAF結合を引き起こすコバルト層の厚さ(たとえば、厚さ216、220)を選択し得る。基準層108の局所磁気モーメントを低減することは、漂遊双極磁場を許容範囲以内に打ち消し、または低減し得る。

特定の例示的な例として、回路設計情報522は、許容範囲が100エルステッド(Oe)未満の漂遊双極磁場の平均強度の絶対値に対応すること、および「デフォルト」のコバルト層の厚さ(たとえば、厚さ216および/または厚さ220)が約8オングストローム(Å)であり得ることを指定し得る。この例示的な例では、設計コンピュータ514は、回路設計情報522を使用してシミュレーションプログラム519を実行し、漂遊双極磁場の予想平均強度が約109Oeであると決定し得る。設計コンピュータ514は、シミュレーションプログラム519を実行して、コバルト層の厚さ(たとえば、厚さ216および/または厚さ220)を約8Åから約10Åに調節し、約-66Oeの漂遊双極磁場の予想平均強度を調節する。この例では、設計コンピュータ514は、シミュレーションプログラム519を実行して、漂遊双極磁場の平均強度の絶対値を100Oe未満となるように低減する。上記の例は例示目的のために与えられたものであり、設計パラメータは特定の用途に依存することを理解されたい。

別の例示的な例として、設計コンピュータ514は、シミュレーションプログラム519を実行して、多層構造222に対応する構造の正の整数Nを、基準層108内に「積み重なる」ように選択し得る。特定の例示的実施形態では、N=1は、漂遊双極磁場を低減し、または打ち消す「最小」の数の多層構造を含む構成に対応し、N>2は、漂遊双極磁場を低減するとともに、(たとえば、デバイス磁化率を温度および/またはプロセス変動まで低減することによって)デバイス安定性も向上させ、回路設計情報522によって指定されるしきい範囲内までデバイスPMAを向上させる構成に対応する。

設計コンピュータ514は、回路設計情報522を含む設計情報をファイルフォーマットに準拠するように変換するように構成され得る。例示するために、ファイル形成は、平面幾何形状、テキストラベル、および回路レイアウトについての他の情報を、グラフィックデータシステム(GDSII)ファイルフォーマットなどの階層フォーマットで表すデータベースバイナリファイルフォーマットを含み得る。設計コンピュータ514は、他の回路または情報に加えて、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せを記述する情報を含むGDSIIファイル526などの変換後設計情報を含むデータファイルを生成するように構成され得る。例示するために、データファイルは、pMTJデバイス100、構造200、システムオンチップデバイス422の1つまたは複数の構成要素、またはそれらの組合せを含み、システムオンチップ(SOC)内の追加の電子回路および構成要素をも含むSOCに対応する情報を含み得る。

GDSIIファイル526は製作プロセス528において受信され、GDSIIファイル526内の変換後情報に従ってpMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せが製造され得る。たとえば、デバイス製造プロセスは、マスク製造業者530にGDSIIファイル526を提供して、代表的マスク532として示される、フォトリソグラフィ処理で使用されるマスクなどの1つまたは複数のマスクを作成することを含み得る。マスク532は製作プロセス中に使用され、1つまたは複数のウェハ534が生成され得、1つまたは複数のウェハ534は試験され、代表的ダイ536などのダイに分離され得る。ダイ536は、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せを有する回路を含む。

さらに例示するために、プロセッサ533およびメモリ535は、製作プロセス528を開始および/または制御し得る。メモリ535は、コンピュータ可読命令やプロセッサ可読命令などの実行可能命令を含み得る。実行可能命令は、プロセッサ533などのプロセッサによって実行可能である1つまたは複数の命令を含み得る。

製作プロセス528は、完全に自動化され、または部分的に自動化される製作システムによって実装され得る。たとえば、製作プロセス528はスケジュールに従って自動化され得る。製作システムは、1つまたは複数の操作を実施してMRAMデバイスなどのデバイスを形成するための製作機器(たとえば、処理ツール)を含み得る。たとえば、製作機器は、1つまたは複数の材料を堆積させ、1つまたは複数の材料をエピタキシャル成長させ、1つまたは複数の材料を共形に堆積させ、ハードマスクを付着させ、エッチングマスクを付着させ、エッチングを実施し、平坦化を実施し、MTJスタックを形成し、かつ/またはウェハ洗浄プロセスを実施することなどを行うように構成され得る。

製作システム(たとえば、製作プロセス528を実施する自動化システム)は、分散アーキテクチャ(たとえば、階層)を有し得る。たとえば、製作システムは、プロセッサ533などの1つまたは複数のプロセッサ、メモリ535などの1つまたは複数のメモリ、ならびに/あるいは分散アーキテクチャに従って分散される1つまたは複数のコントローラを含み得る。分散アーキテクチャは、1つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含み得る。たとえば、高レベルプロセッサは、プロセッサ533などの1つまたは複数のプロセッサを含み得、低レベルシステムはそれぞれ、1つまたは複数の対応するコントローラを含み、またはそれによって制御され得る。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから1つまたは複数の命令(たとえば、コマンド)を受信し得、従属モジュールまたはプロセスツールにサブコマンドを発行し得、ステータスデータを特定の高レベルシステムに通信して返し得る。1つまたは複数の低レベルシステムの各々は、製作機器(たとえば、処理ツール)の1つまたは複数の対応する部分に関連付けられ得る。特定の実施形態では、製作システムは、製作システム内に分散する複数のプロセッサを含み得る。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ533などのプロセッサを含み得る。

あるいは、プロセッサ533は、製作システムの高レベルシステム、サブシステム、または構成要素の一部であり得る。別の実施形態では、プロセッサ533は、製作システムの複数のレベルおよび構成要素に関連する分散処理動作を開始または制御する。

したがって、プロセッサ533は、プロセッサ533によって実行されるとき、プロセッサ533にデバイスの形成を開始または制御させるプロセッサ実行可能命令を含み得る。デバイスは、分子線エピタキシャル成長ツール、流動性化学的気相堆積(FCVD)ツール、共形堆積ツール、および/またはスピンオン堆積ツールなどの1つまたは複数のドーピングツールを使用して形成された1つまたは複数の材料を含み得る。デバイスの製作中に、1つまたは複数の材料が、化学的除去ツール、反応性気体除去ツール、水素反応除去ツール、平坦化ツール、および/または標準クリーン1タイプ除去ツールなどの1つまたは複数の除去ツールを使用してデバイスから除去される(たとえば、エッチングされる)。

メモリ535内に含まれる実行可能命令は、プロセッサ533が本明細書に記載のデバイスまたは構造の形成を開始または制御することを可能にし得る。たとえば、実行可能命令は、プロセッサ533がpMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せの形成を開始または制御することを可能にし得る。ダイ536は、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せを含み得る。

ダイ536はパッケージングプロセス538に提供され得、ダイ536は代表的パッケージ540内に組み込まれる。たとえば、パッケージ540は、単一のダイ536、またはシステムインパッケージ(SIP)構成などの複数のダイを含み得る。パッケージ540は、Joint Electron Device Engineering Council(JEDEC)規格などの1つまたは複数の規格または仕様に適合するように構成され得る。

パッケージ540に関する情報は、コンピュータ546に記憶された構成要素ライブラリを介してなど、様々な製品設計者に配布され得る。コンピュータ546は、メモリ550に結合された、1つまたは複数の処理コアなどのプロセッサ548を含み得る。プリント回路板(PCB)ツールが、ユーザインターフェース544を介してコンピュータ546のユーザから受信したPCB設計情報542を処理するためにプロセッサ実行可能命令としてメモリ550に記憶され得る。PCB設計情報542は、パッケージングされた半導体デバイスの回路板上の物理配置情報を含み得る。パッケージングされた半導体デバイスはパッケージ540に対応し得、パッケージ540は、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せを含み得る。

コンピュータ546は、PCB設計情報542を変換し、パッケージングされた半導体デバイスの回路板上の物理配置情報を含むデータ、ならびにトレースやバイアなどの電気的接続のレイアウトとともに、GERBERファイル552などのデータファイルを生成するように構成され得る。パッケージングされた半導体デバイスはパッケージ540に対応し得、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せを含み得る。別の実施形態では、変換後PCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有し得る。

GERBERファイル552がボード組立てプロセス554において受信され、GERBERファイル552内に記憶された設計情報に従って製造された、代表的PCB556などのPCBを作成するために使用され得る。たとえば、GERBERファイル552は、PCB生産プロセスの様々なステップを実施するために1つまたは複数のマシンにアップロードされ得る。PCB556には、パッケージ540を含む電子構成要素が実装されて、代表的プリント回路アセンブリ(PCA)558が形成され得る。

PCA558は、製品製造プロセス560において受信され、第1の代表的電子デバイス562や第2の代表的電子デバイス564などの1つまたは複数の電子デバイス内に一体化され得る。例示的な非限定的な例として、第1の代表的電子デバイス562、第2の代表的電子デバイス564、またはその両方は、モバイルデバイス、コンピュータ、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置データユニットのグループから選択され得、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せがその中に一体化される。別の例示的な非限定的な例として、電子デバイス562および564のうちの1つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶し、もしくは取り出す任意の他のデバイス、またはそれらの任意の組合せを含み得る。本開示はこれらの例示されるデバイスに限定されないことを理解されたい。

例示的プロセス500において説明したように、pMTJデバイス100、構造200、システムオンチップデバイス422、またはそれらの組合せを含むデバイスが、製作され、処理され、電子デバイス内に組み込まれ得る。図1〜図4に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル512内、GDSIIファイル526内、GERBERファイル552内などの様々な処理ステージに含まれ、リサーチコンピュータ506のメモリ510、設計コンピュータ514のメモリ518、コンピュータ546のメモリ550、ボード組立てプロセス554などの様々なステージにおいて使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶され、マスク532、ダイ536、パッケージ540、PCA558、プロトタイプ回路やデバイス(図示せず)などの他の製品、またはそれらの任意の組合せなどの1つまたは複数の他の物理的実施形態にも組み込まれ得る。物理デバイス設計から最終的製品までの製品の様々な代表的ステージが示されるが、別の実施形態では、より少数のステージが使用され得、または追加のステージが含まれ得る。同様に、プロセス500は、単一のエンティティによって、あるいはプロセス500の様々なステージを実施する1つまたは複数のエンティティによって実施され得る。

本明細書で開示される実施形態に関連して説明される様々な例示的論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両者の組合せとして実装され得ることを当業者ならさらに理解されよう。様々な例示的構成要素、ブロック、構成、モジュール、回路、およびステップが、その機能の点で上記で一般的に説明された。そのような機能がハードウェアとして実装されるか、それともプロセッサ実行可能命令として実装されるかは、特定の用途およびシステム全体に対して課される設計制約に依存する。記載の機能を各々の特定の用途について様々な方式で当業者は実装し得るが、そのような実装判断が、本開示の範囲からの逸脱を引き起こすと解釈されるべきでない。

本明細書で開示される実施形態に関連して説明した方法またはアルゴリズムのステップは、ハードウェアとして直接的に、プロセッサによって実行されるソフトウェアモジュールとして、またはその2つの組合せとして実施され得る。特定の例として、図3の方法300に対応する動作は、図4の制御回路468のハードウェア(たとえば、センス増幅器)において実装され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能プログラム可能読取り専用メモリ(EPROM)、電気消去可能プログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内に常駐し得る。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替形態では、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は特定用途向け集積回路(ASIC)内にあり得る。ASICはコンピューティングデバイスまたはユーザ端末内にあり得る。代替形態では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に別個の構成要素としてあり得る。

開示される実施形態の先の説明は、開示される実施形態を当業者が作成または使用することを可能にするように提供される。これらの実施形態に対する様々な修正が当業者には直ちに明らかとなることになり、本明細書で定義される原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されないものとし、以下の特許請求の範囲で定義される原理および新規な特徴に適合する、可能な最も広い範囲が与えられるべきである。

100 pMTJデバイス
102 電極
104 記憶層
106 障壁層
108 基準層
110 電極
114 磁気状態
116 磁気状態
120 層
122 層
124 層
126 磁気状態
128 磁気状態
200 構造
202 層
204 層
206 層
208 層
210 接合
212 接合
214 厚さ
216 厚さ
218 厚さ
220 厚さ
222 多層構造
224 磁場成分
226 磁場成分
400 デバイス
410 プロセッサ
422 システムオンチップデバイス
426 ディスプレイコントローラ
428 ディスプレイ
432 磁気抵抗ランダムアクセスメモリ(MRAM)デバイス
434 コーダ/デコーダ(CODEC)
436 スピーカ
438 マイクロフォン
440 ワイヤレスコントローラ
442 アンテナ
444 電源
446 無線周波数(RF)インターフェース
462 命令
464 メモリアレイ
466 データ
468 制御回路
470 pMTJデバイス
472 Co/Ir多層構造
474 Co/Ir多層構造
500 電子デバイス製造プロセス
502 物理デバイス情報
504 ユーザインターフェース
506 リサーチコンピュータ
508 プロセッサ
510 メモリ
512 ライブラリファイル
514 設計コンピュータ
516 プロセッサ
518 メモリ
519 シミュレーションプログラム
520 電子設計オートメーション(EDA)ツール
522 回路設計情報
524 ユーザインターフェース
526 グラフィックデータシステム(GDSII)ファイル
528 製作プロセス
530 マスク製造業者
532 マスク
533 プロセッサ
534 ウェハ
535 メモリ
536 ダイ
538 パッケージングプロセス
540 パッケージ
542 プリント回路板(PCB)設計情報
544 ユーザインターフェース
546 コンピュータ
548 プロセッサ
550 メモリ
552 GERBERファイル
554 ボード組立てプロセス
556 プリント回路板(PCB)
558 プリント回路アセンブリ(PCA)
560 製品製造プロセス
562 第1の代表的電子デバイス
564 第2の代表的電子デバイス

Claims (30)

1. 垂直磁気異方性磁気トンネル接合(pMTJ)デバイスの記憶層と、
   前記pMTJデバイスの基準層とを備える装置であって、
   前記基準層が、フェリ磁性効果を生み出すように構成された部分を備え、前記部分が、第1の層、第2の層、および第3の層を備え、前記第2の層が、前記pMTJデバイスの動作中に前記第1の層と前記第3の層とを反強磁性的に(AF)結合するように構成される装置。
2. 前記基準層が第4の層をさらに備え、前記第1の層、前記第2の層、前記第3の層、および前記第4の層が第1のコバルト/イリジウム(Co/Ir)多層構造を形成し、前記基準層が第2のCo/Ir多層構造をさらに備える請求項1に記載の装置。
3. 前記基準層が、正の整数N個のCo/Ir多層構造を備え、Nが、前記pMTJデバイスに関連する漂遊双極磁場に基づいて選択される請求項2に記載の装置。
4. 前記基準層が、前記pMTJデバイスの動作中に漂遊双極磁場に関連付けられ、前記基準層が、前記pMTJデバイスの動作中に前記フェリ磁性効果を介して前記漂遊双極磁場を局所的に低減するようにさらに構成される請求項1に記載の装置。
5. 前記第1の層が第1の材料を含み、前記第2の層が第2の材料を含み、前記第3の層が前記第1の材料を含む請求項1に記載の装置。
6. 前記第1の材料がコバルト(Co)を含み、前記第2の材料がイリジウム(Ir)を含む請求項5に記載の装置。
7. 前記基準層が、前記pMTJデバイスの垂直磁気異方性(PMA)を可能にするように構成される、前記第1の層と前記第2の層との間の接合をさらに備える請求項1に記載の装置。
8. 前記部分が多層合成フェリ磁性体(SFi)である請求項1に記載の装置。
9. 前記pMTJデバイスを備える磁気抵抗ランダムアクセスメモリ(MRAM)デバイスをさらに備える請求項1に記載の装置。
10. モバイルデバイス、コンピュータ、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置データユニットから選択された電子デバイスをさらに備え、前記MRAMデバイスが前記電子デバイス内に一体化される請求項9に記載の装置。
11. 垂直磁気異方性磁気トンネル接合(pMTJ)デバイスにバイアスをかけて、前記pMTJデバイスにおいて磁気状態を生成するステップと、
    感知動作を開始して、前記pMTJデバイスの基準層を使用して前記磁気状態を決定するステップとを含む方法であって、
    前記基準層が、フェリ磁性効果を生み出す部分を備え、前記部分が、第1の層、第2の層、および第3の層を備え、前記第2の層が、前記感知動作中に前記第1の層と前記第3の層とを反強磁性的に(AF)結合する方法。
12. 前記磁気状態が、前記基準層に対する前記pMTJデバイスの記憶層の平行磁気状態、または前記基準層に対する前記記憶層の逆平行磁気状態のどちらかに対応する請求項11に記載の方法。
13. 前記磁気状態が、第1の論理ビット値または第2の論理ビット値の一方を示す請求項11に記載の方法。
14. 前記pMTJデバイスにバイアスをかけるステップが、前記pMTJデバイスの電極にバイアス信号を印加して、前記pMTJデバイスを流れるスイッチング電流を生成するステップを含む請求項11に記載の方法。
15. 前記pMTJデバイスが磁気抵抗ランダムアクセスメモリ(MRAM)デバイス内に一体化され、前記pMTJが、前記MRAMデバイスのセンス増幅器を使用して感知される請求項11に記載の方法。
16. 前記基準層が、前記pMTJデバイスの動作中に漂遊双極磁場に関連付けられ、前記部分が、前記pMTJデバイスの動作中に前記フェリ磁性効果を介して前記漂遊双極磁場を局所的に低減するようにさらに構成される請求項11に記載の方法。
17. 垂直磁気異方性磁気トンネル接合(pMTJ)デバイスの構成可能な磁気状態を生成するための手段と、
    前記pMTJデバイスの基準磁気状態を生成するための手段とを備える装置であって、
    前記基準磁気状態を生成するための前記手段が、フェリ磁性効果を生み出すための手段を備え、前記フェリ磁性効果を生成するための手段が、第1の磁場を生成するための手段と、第2の磁場を生成するための手段と、前記第1の磁場を生成するための前記手段と前記第2の磁場を生成するための前記手段とを反強磁性的に(AF)結合するための手段とを備える装置。
18. 前記構成可能な磁気状態を生成するための前記手段が、前記pMTJデバイスの記憶層を備える請求項17に記載の装置。
19. 前記基準磁気状態を生成するための前記手段が、前記pMTJデバイスの基準層に対応する請求項17に記載の装置。
20. 前記第1の磁場を生成するための前記手段、前記第2の磁場を生成するための前記手段、およびAF結合するための前記手段が、多層合成フェリ磁性体(SFi)を形成する請求項17に記載の装置。
21. 前記第1の磁場を生成するための前記手段が、第1の材料の第1の層を備え、AF結合するための前記手段が、第2の材料の第2の層を備える請求項17に記載の装置。
22. 前記第2の磁場を生成するための前記手段が、前記第1の材料の第3の層を備え、前記第1の材料がコバルト(Co)を含み、前記第2の材料がイリジウム(Ir)を含む請求項21に記載の装置。
23. 前記pMTJデバイスの垂直磁気異方性(PMA)を生成するように構成される、前記第1の層と前記第2の層との間の接合をさらに備える請求項21に記載の装置。
24. 前記フェリ磁性効果を生成するための前記手段が、コバルト/イリジウム(Co/Ir)多層構造を備える請求項17に記載の装置。
25. 前記pMTJデバイスを備える磁気抵抗ランダムアクセスメモリ(MRAM)デバイスをさらに備える請求項17に記載の装置。
26. モバイルデバイス、コンピュータ、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置データユニットから選択された電子デバイスをさらに備え、前記MRAMデバイスが前記電子デバイス内に一体化される請求項25に記載の装置。
27. プロセッサによって実行可能である命令を記憶するコンピュータ可読媒体であって、
    記憶層と、
    基準層と
    を備える垂直磁気異方性磁気トンネル接合(pMTJ)デバイスを備え、
    前記基準層が、フェリ磁性効果を生み出すように構成された部分を備え、前記部分が、第1の層、第2の層、および第3の層を備え、前記第2の層が、前記pMTJデバイスの動作中に前記第1の層と第3の層とを反強磁性的に(AF)結合するように構成されるコンピュータ可読媒体。
28. 前記pMTJデバイスが、前記命令の特定のビット値を記憶する請求項27に記載のコンピュータ可読媒体。
29. 磁気抵抗ランダムアクセスメモリ(MRAM)デバイス内に一体化された請求項27に記載のコンピュータ可読媒体。
30. モバイルデバイス内に一体化された請求項27に記載のコンピュータ可読媒体。

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