JP2017208422A - Semiconductor device, and mount structure having semiconductor device and mounting substrate - Google Patents

Semiconductor device, and mount structure having semiconductor device and mounting substrate Download PDF

Info

Publication number
JP2017208422A
JP2017208422A JP2016099030A JP2016099030A JP2017208422A JP 2017208422 A JP2017208422 A JP 2017208422A JP 2016099030 A JP2016099030 A JP 2016099030A JP 2016099030 A JP2016099030 A JP 2016099030A JP 2017208422 A JP2017208422 A JP 2017208422A
Authority
JP
Japan
Prior art keywords
die pad
semiconductor device
spacer
lead
mounting substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016099030A
Other languages
Japanese (ja)
Other versions
JP6784511B2 (en
Inventor
弘招 松原
Hiroaki Matsubara
弘招 松原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2016099030A priority Critical patent/JP6784511B2/en
Publication of JP2017208422A publication Critical patent/JP2017208422A/en
Application granted granted Critical
Publication of JP6784511B2 publication Critical patent/JP6784511B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a junction portion of a lead and a mounting substrate is hardly cracked.SOLUTION: A semiconductor device 1 comprises: a semiconductor chip 2; a die pad 3 having upper and lower faces with the semiconductor chip 2 die-bonded on the upper face; a plurality of leads 4 disposed around the die pad 3; a sealing resin 5 for sealing the semiconductor chip and the plurality of leads 4 so that a lower face of each lead 4, an outer end face of the lead on a side opposite to the semiconductor chip 2, and the lower face of the die pad are exposed; and spacers 11 formed on the lower face of the die pad 3 and serving to hold a fixed distance between the lower face of the die pad 3 and the mounting substrate 51 when mounting on a mounting substrate 51.SELECTED DRAWING: Figure 14

Description

この発明は、半導体装置ならびに半導体装置および実装基板を備えた実装構造に関する。   The present invention relates to a semiconductor device and a mounting structure including a semiconductor device and a mounting substrate.

電子機器の小型化に伴い、ＱＦＮ（Quad Flat Non-leaded Package）やＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置の需要が高まっている。   With the downsizing of electronic equipment, the demand for semiconductor devices to which QFN (Quad Flat Non-leaded Package) and SON (Small Outlined Non-leaded Package) are applied is increasing.

特開２０１３−２３９７４０号公報JP 2013-239740 A

ＱＦＮが適用された半導体装置の実装基板（配線基板）への実装は次のように行われる。まず、実装基板上に形成された複数のランド上にクリーム状の半田（接合材）を塗布した後、複数のランド上に半導体装置のダイパッドおよびリードを載せる。そして、加熱してクリーム状の半田を溶かした後、冷却する。これにより、半導体装置のダイパッドおよびリードが実装基板の複数のランドにそれぞれ半田接合される。   A semiconductor device to which QFN is applied is mounted on a mounting board (wiring board) as follows. First, after applying cream-like solder (bonding material) on a plurality of lands formed on the mounting substrate, die pads and leads of a semiconductor device are placed on the plurality of lands. And after heating and melting cream-like solder, it cools. Thereby, the die pad and the lead of the semiconductor device are soldered to the plurality of lands of the mounting substrate, respectively.

このように半導体装置は半田を介して実装基板に取り付けられるので、複数のランド上に塗布される半田量にかたより等が生じると、チップが傾いた状態で基板に接合されるおそれがある。そうすると、ランドとリードとの間の半田層の厚さが不均一となり、半田層が薄くなっているところにおいて、リードと半田との接合部にクラックが生じやすくなる。   As described above, since the semiconductor device is attached to the mounting substrate via the solder, if there is a difference in the amount of solder applied to the plurality of lands, the chip may be bonded to the substrate in a tilted state. As a result, the thickness of the solder layer between the land and the lead becomes uneven, and cracks are likely to occur at the joint between the lead and the solder where the solder layer is thin.

この発明の目的は、リードと実装基板との接合部にクラックが入りにくい半導体装置および実装構造を提供することである。   An object of the present invention is to provide a semiconductor device and a mounting structure in which cracks are unlikely to occur in a joint portion between a lead and a mounting substrate.

この発明による半導体装置は、実装基板に実装される半導体装置であって、半導体チップと、上面および下面を有し、当該上面に前記半導体チップがダイボンディングされたダイパッドと、前記ダイパッドの周囲に配置された複数のリードと、前記リードの下面と前記リードの前記半導体チップとは反対側の外側端面と前記ダイパッドの下面とが露出するように、前記半導体チップおよび前記リードを封止する封止樹脂と、前記ダイパッドの下面に形成され、前記実装基板への実装時に前記ダイパッドの下面と前記実装基板との間隔を一定に保持するためのスペーサとを含む。   A semiconductor device according to the present invention is a semiconductor device mounted on a mounting substrate, and has a semiconductor chip, a die pad having an upper surface and a lower surface, the semiconductor chip being die-bonded on the upper surface, and disposed around the die pad. Sealing resin for sealing the semiconductor chip and the lead so that the plurality of leads, the lower surface of the lead, the outer end surface of the lead opposite to the semiconductor chip, and the lower surface of the die pad are exposed And a spacer formed on the lower surface of the die pad for maintaining a constant distance between the lower surface of the die pad and the mounting substrate when mounted on the mounting substrate.

この構成では、半導体装置を実装基板に実装する際に、半導体装置のダイパッドの下面と実装基板との間隔をスペーサによって一定に保持することができる。これにより、半導体装置の各リードの下面と実装基板との間隔をほぼ一定に保持した状態で、各リードを実装基板に半田等の接合材によって接合することができる。これにより、各リードの下面と実装基板との間の接合材層の厚さをほぼ均一にすることができるから、リードと実装基板との接合部にクラックが入りにくくなる。   In this configuration, when the semiconductor device is mounted on the mounting substrate, the distance between the lower surface of the die pad of the semiconductor device and the mounting substrate can be kept constant by the spacer. As a result, each lead can be bonded to the mounting substrate with a bonding material such as solder while the interval between the lower surface of each lead of the semiconductor device and the mounting substrate is kept substantially constant. Thereby, since the thickness of the bonding material layer between the lower surface of each lead and the mounting substrate can be made substantially uniform, cracks are unlikely to occur at the bonding portion between the lead and the mounting substrate.

この発明の一実施形態では、前記スペーサは、前記ダイパッドの下面に沿う方向に長い複数の直方体状のスペーサを含む。
この発明の一実施形態では、前記スペーサは、複数の円柱状のスペーサまたは複数の角柱状スペーサを含む。
この発明の一実施形態では、前記スペーサは、１つの楕円柱状のスペーサからなる。 In one embodiment of the present invention, the spacer includes a plurality of rectangular parallelepiped spacers that are long in a direction along the lower surface of the die pad.
In one embodiment of the present invention, the spacer includes a plurality of columnar spacers or a plurality of prismatic spacers.
In one embodiment of the present invention, the spacer comprises one elliptical columnar spacer.

この発明の一実施形態では、前記スペーサは、合成樹脂からなる。
この発明の一実施形態では、前記半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置である。
この発明の一実施形態では、前記半導体装置は、ＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置である。 In one embodiment of the present invention, the spacer is made of a synthetic resin.
In one embodiment of the present invention, the semiconductor device is a semiconductor device to which a QFN (Quad Flat Non-leaded Package) is applied.
In one embodiment of the present invention, the semiconductor device is a semiconductor device to which SON (Small Outlined Non-leaded Package) is applied.

この発明による実装構造は、実装基板と、前記実装基板に実装された半導体装置とを含む。前記半導体装置は、半導体チップと、上面および下面を有し、当該上面に前記半導体チップがダイボンディングされたダイパッドと、前記ダイパッドの周囲に配置された複数のリードと、前記リードの下面と前記リードの前記半導体チップとは反対側の外側端面と前記ダイパッドの下面とが露出するように、前記半導体チップおよび前記リードを封止する封止樹脂とを含む。前記実装基板の表面には、前記半導体装置の前記ダイパッドの下面に対向するダイパッド接合用ランドが形成されている。前記ダイパッド接合用ランドと前記半導体装置の前記ダイパッドの下面との間に、前記ダイパッド接合用ランドと前記ダイパッドの下面との間隔を一定に保持するためのスペーサが介在した状態で、前記半導体装置が前記実装基板に実装されている。   The mounting structure according to the present invention includes a mounting substrate and a semiconductor device mounted on the mounting substrate. The semiconductor device has a semiconductor chip, a top surface and a bottom surface, a die pad on which the semiconductor chip is die-bonded, a plurality of leads arranged around the die pad, a bottom surface of the lead, and the lead And a sealing resin for sealing the semiconductor chip and the leads so that the outer end surface opposite to the semiconductor chip and the lower surface of the die pad are exposed. A die pad bonding land facing the lower surface of the die pad of the semiconductor device is formed on the surface of the mounting substrate. The semiconductor device is in a state in which a spacer for maintaining a constant distance between the die pad bonding land and the lower surface of the die pad is interposed between the die pad bonding land and the lower surface of the die pad of the semiconductor device. It is mounted on the mounting board.

この構成では、半導体装置を実装基板に実装する際に、半導体装置のダイパッドの下面と実装基板上のダイパッド接合用ランドとの間隔をスペーサによって一定に保持することができる。これにより、半導体装置の各リードの下面と実装基板との間隔をほぼ一定に保持した状態で、各リードを実装基板に半田等の接合材によって接合することができる。これにより、各リードの下面と実装基板との間の接合材層の厚さをほぼ均一にすることができるから、リードと実装基板との接合部にクラックが入りにくくなる。   In this configuration, when the semiconductor device is mounted on the mounting substrate, the distance between the lower surface of the die pad of the semiconductor device and the die pad bonding land on the mounting substrate can be held constant by the spacer. As a result, each lead can be bonded to the mounting substrate with a bonding material such as solder while the interval between the lower surface of each lead of the semiconductor device and the mounting substrate is kept substantially constant. Thereby, since the thickness of the bonding material layer between the lower surface of each lead and the mounting substrate can be made substantially uniform, cracks are unlikely to occur at the bonding portion between the lead and the mounting substrate.

この発明の一実施形態では、前記スペーサが、前記半導体装置の前記ダイパッドの下面に形成されている。
この発明の一実施形態では、前記スペーサが、前記ダイパッド接合用ランドの表面に形成されている。
この発明の一実施形態では、前記実装基板の表面には、前記ダイパッド接合用ランドの周囲に複数のリード接合用ランドが形成されており、前記半導体装置の複数のリードの下面が複数のリード接合用ランドに接合材を介して接合されている。 In one embodiment of the present invention, the spacer is formed on the lower surface of the die pad of the semiconductor device.
In one embodiment of the present invention, the spacer is formed on the surface of the die pad bonding land.
In one embodiment of the present invention, a plurality of lead bonding lands are formed around the die pad bonding land on the surface of the mounting substrate, and the lower surfaces of the plurality of leads of the semiconductor device are a plurality of lead bonding. It is bonded to the land for bonding via a bonding material.

この発明の一実施形態では、前記スペーサは、前記ダイパッドの下面に沿う方向に長い複数の直方体状のスペーサを含む。
この発明の一実施形態では、前記スペーサは、複数の円柱状のスペーサまたは複数の角柱状スペーサを含む。
この発明の一実施形態では、前記スペーサは、１つの楕円柱状のスペーサからなる。 In one embodiment of the present invention, the spacer includes a plurality of rectangular parallelepiped spacers that are long in a direction along the lower surface of the die pad.
In one embodiment of the present invention, the spacer includes a plurality of columnar spacers or a plurality of prismatic spacers.
In one embodiment of the present invention, the spacer comprises one elliptical columnar spacer.

この発明の一実施形態では、前記スペーサは、合成樹脂からなる。   In one embodiment of the present invention, the spacer is made of a synthetic resin.

図１は、第１の実装構造に用いられる半導体装置の図解的な斜視図である。FIG. 1 is a schematic perspective view of a semiconductor device used in the first mounting structure. 図２は、図１の図解的な底面図である。FIG. 2 is a schematic bottom view of FIG. 図３は、図２のIII−III線に沿う図解的な断面図である。FIG. 3 is a schematic sectional view taken along line III-III in FIG. 図４は、図１の半導体装置の製造に用いられるリードフレームの一部を示す底面図である。FIG. 4 is a bottom view showing a part of a lead frame used for manufacturing the semiconductor device of FIG. 図５は、図１の半導体装置の製造工程を示す図解的な断面図である。FIG. 5 is a schematic sectional view showing a manufacturing process of the semiconductor device of FIG. 図６は、図５の次の工程を示す図解的な断面図である。FIG. 6 is a schematic sectional view showing a step subsequent to FIG. 図７は、図６の次の工程を示す図解的な断面図である。FIG. 7 is a schematic sectional view showing a step subsequent to FIG. 図８は、図７の次の工程を示す図解的な断面図である。FIG. 8 is a schematic sectional view showing a step subsequent to FIG. 図９は、図８の次の工程を示す図解的な断面図である。FIG. 9 is a schematic sectional view showing a step subsequent to FIG. 図１０は、図９の次の工程を示す図解的な断面図である。FIG. 10 is a schematic sectional view showing a step subsequent to FIG. 図１１は、図１０の次の工程を示す図解的な断面図である。FIG. 11 is a schematic sectional view showing a step subsequent to FIG. 図１２は、図１１の次の工程を示す図解的な断面図である。FIG. 12 is a schematic sectional view showing a step subsequent to FIG. 図１３は、第１の実装構造に用いられる実装基板の一部を示す図解的な部分平面図である。FIG. 13 is a schematic partial plan view showing a part of a mounting board used in the first mounting structure. 図１４は、第１の実装構造を示す図解的な断面図である。FIG. 14 is a schematic cross-sectional view showing the first mounting structure. 図１５は、スペーサの変形例を示す図解的な底面図である。FIG. 15 is a schematic bottom view showing a modified example of the spacer. 図１６は、スペーサの他の変形例を示す図解的な底面図である。FIG. 16 is a schematic bottom view showing another modified example of the spacer. 図１７は、スペーサのさらに他の変形例を示す図解的な底面図である。FIG. 17 is an illustrative bottom view showing still another modified example of the spacer. 図１８は、第２の実装構造に用いられる半導体装置の図解的な斜視図である。FIG. 18 is a schematic perspective view of a semiconductor device used for the second mounting structure. 図１９は、図１８の図解的な底面図である。FIG. 19 is a schematic bottom view of FIG. 図２０は、図１８のXX−XX線に沿う図解的な断面図である。20 is a schematic cross-sectional view taken along line XX-XX in FIG. 図２１は、第２の実装構造に用いられる実装基板の一部を示す図解的な部分平面図である。FIG. 21 is a schematic partial plan view showing a part of a mounting board used in the second mounting structure. 図２２は、第２の実装構造を示す図解的な断面図である。FIG. 22 is an illustrative sectional view showing a second mounting structure. 図２３は、スペーサの変形例を示す図解的な平面図である。FIG. 23 is a schematic plan view showing a modified example of the spacer. 図２４は、スペーサの他の変形例を示す図解的な平面図である。FIG. 24 is an illustrative plan view showing another modified example of the spacer. 図２５は、スペーサのさらに他の変形例を示す図解的な平面図である。FIG. 25 is an illustrative plan view showing still another modified example of the spacer.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、第１の実装構造に用いられる半導体装置の図解的な斜視図である。図２は、図１の図解的な底面図である。図３は、図２のIII−III線に沿う図解的な断面図である。
第１の実装構造は、実装基板５１（図１４参照）と、実装基板５１に実装された半導体装置１とを含む。半導体装置１は、ＱＦＮが適用された半導体装置である。この半導体装置１は、半導体チップ２と、ダイパッド３と、複数のリード４と、封止樹脂５とを備えている。ダイパッド３は、半導体チップ２を支持するためのものである。複数のリード４は、半導体チップ２と電気的に接続されている。封止樹脂５は、半導体チップ２、ダイパッド３および複数のリード４を封止している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic perspective view of a semiconductor device used in the first mounting structure. FIG. 2 is a schematic bottom view of FIG. FIG. 3 is a schematic sectional view taken along line III-III in FIG.
The first mounting structure includes a mounting substrate 51 (see FIG. 14) and the semiconductor device 1 mounted on the mounting substrate 51. The semiconductor device 1 is a semiconductor device to which QFN is applied. The semiconductor device 1 includes a semiconductor chip 2, a die pad 3, a plurality of leads 4, and a sealing resin 5. The die pad 3 is for supporting the semiconductor chip 2. The plurality of leads 4 are electrically connected to the semiconductor chip 2. The sealing resin 5 seals the semiconductor chip 2, the die pad 3, and the plurality of leads 4.

半導体チップ２は、機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、ダイパッド３上にダイボンディングされている。また、半導体チップ２の表面には、複数個のパッド（図示せず）が形成されている。パッドは、半導体チップ２の最表面に形成された表面保護膜から配線層の一部を露出させることによって形成されている。各パッドは、ボンディングワイヤ６によってリード４に接続されている。   The semiconductor chip 2 is die-bonded on the die pad 3 with the surface on which the functional elements are formed (device forming surface) facing upward. A plurality of pads (not shown) are formed on the surface of the semiconductor chip 2. The pad is formed by exposing a part of the wiring layer from the surface protective film formed on the outermost surface of the semiconductor chip 2. Each pad is connected to the lead 4 by a bonding wire 6.

封止樹脂５は、たとえば、エポキシ樹脂からなる。封止樹脂５は、図１に示すように、例えば、上下方向に扁平な略直方体形状に形成されている。上下方向は、半導体装置１の厚さ方向と同義である。略直方体状の封止樹脂５は、底面をなす下面５ａと、天面をなす上面５ｂと、下面５ａおよび上面５ｂに対して略垂直な方向に延びる側面５ｃとを有している。下面５ａおよび上面５ｂは、いずれも平坦面である。   The sealing resin 5 is made of, for example, an epoxy resin. As shown in FIG. 1, the sealing resin 5 is formed in, for example, a substantially rectangular parallelepiped shape that is flat in the vertical direction. The vertical direction is synonymous with the thickness direction of the semiconductor device 1. The substantially rectangular parallelepiped sealing resin 5 has a lower surface 5a forming a bottom surface, an upper surface 5b forming a top surface, and a side surface 5c extending in a direction substantially perpendicular to the lower surface 5a and the upper surface 5b. Both the lower surface 5a and the upper surface 5b are flat surfaces.

下面５ａおよび上面５ｂは、平面視において、たとえば略矩形状に形成されている。側面５ｃは、下面５ａおよび上面５ｂに連なっている。詳しくは、側面５ｃは、半導体装置１において、下面５ａおよび上面５ｂを除いた全周に形成されている。換言すれば、半導体装置１は、下面５ａおよび上面５ｂのそれぞれの４辺に連なる４つの側面５ｃを有している。   The lower surface 5a and the upper surface 5b are formed, for example, in a substantially rectangular shape in plan view. The side surface 5c is continuous with the lower surface 5a and the upper surface 5b. Specifically, the side surface 5c is formed in the entire circumference of the semiconductor device 1 except for the lower surface 5a and the upper surface 5b. In other words, the semiconductor device 1 has four side surfaces 5c connected to the four sides of the lower surface 5a and the upper surface 5b.

ダイパッド３およびリード４は、後述するように、銅または銅を含む合金からなる金属薄板から形成される。
ダイパッド３は、平面視矩形状の本体部７と、本体部７の周囲を取り囲む平面視矩形枠状の抜け止め部８とを一体的に備えている。本体部７は、その下面７ａが封止樹脂５の下面５ａから露出している。底面視において、本体部７は封止樹脂５の中央部において、本体部７の４辺が封止樹脂５の４辺とほぼ平行となる姿勢で配置されている。封止樹脂５の下面５ａから露出する本体部７の下面７ａには、半田濡れ性を高めるための半田めっき層（図示略）が形成されている。 As will be described later, the die pad 3 and the lead 4 are formed from a thin metal plate made of copper or an alloy containing copper.
The die pad 3 is integrally provided with a main body portion 7 having a rectangular shape in plan view and a retaining portion 8 having a rectangular frame shape in plan view surrounding the main body portion 7. The lower surface 7 a of the main body 7 is exposed from the lower surface 5 a of the sealing resin 5. When viewed from the bottom, the main body portion 7 is arranged in a posture in which the four sides of the main body portion 7 are substantially parallel to the four sides of the sealing resin 5 at the central portion of the sealing resin 5. A solder plating layer (not shown) for improving solder wettability is formed on the lower surface 7a of the main body 7 exposed from the lower surface 5a of the sealing resin 5.

抜け止め部８は、本体部７よりも薄く形成されている。抜け止め部８の上面は、本体部７の上面と面一をなしている。半導体チップ２とともにダイパッド３を樹脂封止した状態では、抜け止め部８の下方に封止樹脂５が回り込むので、ダイパッド３の封止樹脂５からの抜け防止が図られる。
複数のリード４は、ダイパッド３の各側面と直交する各方向における両側に、それぞれ同数ずつ設けられている。ダイパッド３の各側面に対向するリード４は、その対向する側面と平行な方向に間隔（この例では等間隔）をおいて配置されている。言い換えれば、平面視（底面視）において、封止樹脂５の４つの辺（側面）に対応した４つの側縁部それぞれに、複数のリード４がその辺の長さ方向に間隔（この例では等間隔）をおいて配置されている。この実施形態では、封止樹脂５の各側縁部に７個ずつリード４が配置されている。 The retaining portion 8 is formed thinner than the main body portion 7. The upper surface of the retaining portion 8 is flush with the upper surface of the main body portion 7. In a state where the die pad 3 is resin-sealed together with the semiconductor chip 2, the sealing resin 5 wraps under the retaining portion 8, so that the die pad 3 can be prevented from coming off from the sealing resin 5.
The same number of leads 4 is provided on both sides in each direction orthogonal to each side surface of the die pad 3. The leads 4 facing each side surface of the die pad 3 are arranged at intervals (equal intervals in this example) in a direction parallel to the facing side surfaces. In other words, in a plan view (bottom view), a plurality of leads 4 are spaced apart in the length direction of the sides (in this example, in each of the four side edges corresponding to the four sides (side surfaces) of the sealing resin 5). Are arranged at equal intervals). In this embodiment, seven leads 4 are arranged on each side edge of the sealing resin 5.

各リード４は、ダイパッド３の側面と直交する方向（ダイパッド３との対向方向）に長尺な平面視矩形状に形成されている。言い換えれば、封止樹脂５の各側縁部に配置された複数のリード４は、その側縁部に対応した封止樹脂５の側面５ｃと直交する方向に長尺な平面視矩形状に形成されている。各リード４は、本体部９と、ダイパッド３側の端部に下面側から潰し加工を施すことによって形成された抜け止め部１０とを一体的に備えている。   Each lead 4 is formed in a rectangular shape in plan view that is long in a direction orthogonal to the side surface of the die pad 3 (a direction facing the die pad 3). In other words, the plurality of leads 4 arranged on each side edge of the sealing resin 5 are formed in a rectangular shape in plan view that is long in a direction perpendicular to the side surface 5c of the sealing resin 5 corresponding to the side edge. Has been. Each lead 4 is integrally provided with a main body portion 9 and a retaining portion 10 formed by crushing the end portion on the die pad 3 side from the lower surface side.

本体部９は、その下面９ａ（接続面）が封止樹脂５の下面５ａから露出し、長手方向の外側端面９Ｂが封止樹脂５の側面５ｃから露出している。また、本体部９の下面９ａと外側端面９ｂとが交差して形成された角部も封止樹脂５から露出している。抜け止め部１０は、本体部９よりも薄く形成されている。抜け止め部１０の上面は、本体部９の上面と面一をなしている。半導体チップ２とともにリード４を樹脂封止した状態では、抜け止め部１０の下方に封止樹脂５が回り込むから、リード４の封止樹脂５からの抜け防止が図られる。   The lower surface 9 a (connection surface) of the main body 9 is exposed from the lower surface 5 a of the sealing resin 5, and the outer end surface 9 B in the longitudinal direction is exposed from the side surface 5 c of the sealing resin 5. Further, corner portions formed by intersecting the lower surface 9 a and the outer end surface 9 b of the main body 9 are also exposed from the sealing resin 5. The retaining portion 10 is formed thinner than the main body portion 9. The top surface of the retaining portion 10 is flush with the top surface of the main body portion 9. In a state where the leads 4 are resin-sealed together with the semiconductor chip 2, the sealing resin 5 wraps under the retaining portion 10, so that the lead 4 can be prevented from coming off from the sealing resin 5.

ダイパッド３の本体部７の下面７ａには、当該下面７ａと後述する実装基板５１（またはダイパッド用ランド５３）（図１４参照）との間隔を一定に保持するためのスペーサ１１が形成されている。スペーサ１１は、底面視において、ダイパッド３の本体部７の下面７ａの隣り合う２つの辺のうちの一方の辺の長さ方向に長い矩形で、かつ他方の辺の長さ方向に間隔をおいて配置された複数の直方体形状のスペーサ１１Ａからなる。これらのスペーサ１１Ａは、ダイパッド３の本体部７の下面７ａに沿う方向に長い直方体状である。各スペーサ１１Ａの厚さは、２０μｍ以上１５０μｍ以下程度である。各スペーサ１１Ａは、たとえばポリイミド等の合成樹脂からなる。この実施形態では、スペーサ１１は、２つの直方体形状のスペーサ１１Ａから構成されているが、スペーサ１１は、３つ以上の直方体形状のスペーサ１１Ａから構成されていてもよい。   A spacer 11 is formed on the lower surface 7a of the main body 7 of the die pad 3 to maintain a constant distance between the lower surface 7a and a mounting substrate 51 (or die pad land 53) (see FIG. 14) described later. . The spacer 11 is a rectangle that is long in the length direction of one of the two adjacent sides of the lower surface 7a of the main body portion 7 of the die pad 3 in a bottom view, and is spaced in the length direction of the other side. And a plurality of rectangular parallelepiped spacers 11A. These spacers 11 </ b> A have a rectangular parallelepiped shape that is long in the direction along the lower surface 7 a of the main body portion 7 of the die pad 3. Each spacer 11A has a thickness of about 20 μm to 150 μm. Each spacer 11A is made of synthetic resin such as polyimide, for example. In this embodiment, the spacer 11 is composed of two rectangular parallelepiped spacers 11A, but the spacer 11 may be composed of three or more rectangular parallelepiped spacers 11A.

封止樹脂５の下面５ａから露出する本体部９の下面９ａには、半田濡れ性を高めるための半田めっき層（図示略）が形成されており、この下面９ａは、実装基板（配線基板）上のランドに半田接合される外部端子として機能する。一方、本体部９の上面は、封止樹脂５内に封止されている。この本体部９の上面は、インナーリードとしての役割を担い、ボンディングワイヤ６が接続されている。   A solder plating layer (not shown) for improving solder wettability is formed on the lower surface 9a of the main body 9 exposed from the lower surface 5a of the sealing resin 5. The lower surface 9a is a mounting substrate (wiring substrate). Functions as an external terminal soldered to the upper land. On the other hand, the upper surface of the main body 9 is sealed in the sealing resin 5. The upper surface of the main body 9 serves as an inner lead, and a bonding wire 6 is connected thereto.

図４は、半導体装置１の製造に用いられるリードフレームの一部を示す底面図である。
半導体装置１は、後述するように、リードフレーム２０を用いたＭＡＰ方式により製造される。リードフレーム２０は、銅を含む金属（たとえば、銅を主成分として、この銅に対して、Ｃｏ、Ｆｅ、Ｎｉ、Ｃｒ、Ｓｎ、Ｚｎなどの元素を、１０分の数％〜数％添加して得られる銅合金）の薄板を加工することにより形成される。 FIG. 4 is a bottom view showing a part of a lead frame used for manufacturing the semiconductor device 1.
As will be described later, the semiconductor device 1 is manufactured by a MAP method using a lead frame 20. The lead frame 20 is made of a metal containing copper (for example, copper as a main component, and elements such as Co, Fe, Ni, Cr, Sn, Zn, etc. are added to this copper by several percent to several percent. The copper alloy is obtained by processing a thin plate.

リードフレーム２０は、格子状の支持部２１と、支持部２１に取り囲まれる各矩形領域内に配置されるダイパッド３と、ダイパッド３の周囲に配置される複数のリード（リード構成部材）４とを一体的に備えている。
ダイパッド３は、その各角部と支持部２１との間に架設される吊りリード２２によって支持部２１に支持されている。各リード４は、ダイパッド３側と反対側の端部が支持部２１に接続されている。互いに隣り合うダイパッド３の間において、一方のダイパッド３の周囲に配置される各リード４と他方のダイパッド３の周囲に配置される各リード４とは、リード４の長手方向に支持部２１を挟んで対向し、一直線状に延びている。 The lead frame 20 includes a lattice-shaped support portion 21, a die pad 3 disposed in each rectangular region surrounded by the support portion 21, and a plurality of leads (lead constituent members) 4 disposed around the die pad 3. Integrated.
The die pad 3 is supported on the support portion 21 by suspension leads 22 that are laid between the corner portions of the die pad 3 and the support portion 21. Each lead 4 is connected to the support portion 21 at the end opposite to the die pad 3 side. Between the die pads 3 adjacent to each other, each lead 4 arranged around one die pad 3 and each lead 4 arranged around the other die pad 3 sandwich the support portion 21 in the longitudinal direction of the lead 4. And extend in a straight line.

図５〜図１２は、半導体装置１の製造方法を示す図解的な断面図である。
半導体装置１の製造方法について説明する。まず、図５に示すように、リードフレーム２０が用意される。なお、図５〜図９において、リードフレーム２０は、その切断面のみが示されている。
次に、図６に示すように、リードフレーム２０のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）、銀ペーストなどからなる接合材（図示せず）を介して、半導体チップ２がダイボンディングされる。次に、半導体チップ２のパッドとリード４の上面とが、たとえば、金、銅またはアルミニウムの細線からなるボンディングワイヤ６で接続される（ボンディング工程）。 5 to 12 are schematic sectional views showing a method for manufacturing the semiconductor device 1.
A method for manufacturing the semiconductor device 1 will be described. First, as shown in FIG. 5, a lead frame 20 is prepared. 5 to 9, only the cut surface of the lead frame 20 is shown.
Next, as shown in FIG. 6, on the die pad 3 of the lead frame 20, for example, via a bonding material (not shown) made of high melting point solder (solder having a melting point of 260 ° C. or higher), silver paste, or the like. The semiconductor chip 2 is die bonded. Next, the pads of the semiconductor chip 2 and the upper surfaces of the leads 4 are connected by bonding wires 6 made of, for example, fine wires of gold, copper, or aluminum (bonding process).

その後、リードフレーム２０が封止用の金型に入れられ、図７に示すように、ダイパッド３の本体部７の下面７ａ、リード４の本体部９の下面９ａおよび支持部２１の下面が露出するように、リードフレーム２０および半導体チップ２が封止樹脂３１によって封止される（樹脂封止工程）。封止樹脂３１は、たとえば、エポキシ樹脂からなる。
封止樹脂３１による封止方法としては、たとえば、トランスファーモールド法などの方法が採用される。トランスファーモールド法では、封止樹脂３１を形成するためのキャビティを有する一対の金型が用いられ、この一対の金型間にリードフレーム２０を挟み込む。そして、キャビティ内に、溶融した樹脂を充填し、この樹脂を冷却・固化することによって封止することができる。 Thereafter, the lead frame 20 is placed in a sealing mold, and the lower surface 7a of the main body portion 7 of the die pad 3, the lower surface 9a of the main body portion 9 of the lead 4 and the lower surface of the support portion 21 are exposed as shown in FIG. As described above, the lead frame 20 and the semiconductor chip 2 are sealed with the sealing resin 31 (resin sealing step). The sealing resin 31 is made of, for example, an epoxy resin.
As a sealing method using the sealing resin 31, for example, a transfer molding method or the like is employed. In the transfer molding method, a pair of molds having cavities for forming the sealing resin 31 is used, and the lead frame 20 is sandwiched between the pair of molds. The cavity can be filled with a molten resin, and the resin can be sealed by cooling and solidifying.

樹脂封止工程が終了すると、半製品４０が完成する。半製品４０は、リードフレーム２０と、半導体チップ２と、これらを封止した封止樹脂３１とを含んでいる。封止樹脂３１は、リードフレーム２０を覆う板状をなしている。封止樹脂３１は、その底面をなす下面３１ａと、その天面をなす上面３１ｂとを含んでいる。封止樹脂３１の下面３１ａから、ダイパッド３の本体部７の下面７ａ、リード４の本体部９の下面９ａおよび支持部２１の下面が露出される。ダイパッド３の本体部７の下面７ａおよびリード４の本体部９の下面９ａは、封止樹脂３１の下面３１ａと面一になっている。   When the resin sealing step is finished, the semi-finished product 40 is completed. The semi-finished product 40 includes the lead frame 20, the semiconductor chip 2, and a sealing resin 31 that seals them. The sealing resin 31 has a plate shape that covers the lead frame 20. The sealing resin 31 includes a lower surface 31a that forms the bottom surface, and an upper surface 31b that forms the top surface. From the lower surface 31 a of the sealing resin 31, the lower surface 7 a of the main body portion 7 of the die pad 3, the lower surface 9 a of the main body portion 9 of the lead 4 and the lower surface of the support portion 21 are exposed. The lower surface 7 a of the main body portion 7 of the die pad 3 and the lower surface 9 a of the main body portion 9 of the lead 4 are flush with the lower surface 31 a of the sealing resin 31.

その後、半製品４０を切断して半導体装置１を個別に切り出す工程が行われる。この工程が完了すると、封止樹脂３１は、個々の半導体装置１の封止樹脂５となる（図１２参照）。
具体的には、まず、封止樹脂３１から露出する、ダイパッド３の本体部７の下面７ａおよびリード４の本体部９の下面９ａに、半田めっき層（図示略）が形成される（めっき工程）。 Thereafter, a step of cutting the semi-finished product 40 and cutting the semiconductor device 1 individually is performed. When this step is completed, the sealing resin 31 becomes the sealing resin 5 of each semiconductor device 1 (see FIG. 12).
Specifically, first, a solder plating layer (not shown) is formed on the lower surface 7a of the main body portion 7 of the die pad 3 and the lower surface 9a of the main body portion 9 of the lead 4 exposed from the sealing resin 31 (plating step). ).

次に、スペーサ１１Ａ（１１）を形成するための工程（スペーサ形成工程）が行われる。具体的には、まず、図８に示すように、ダイパッド３の本体部７の下面７ａを覆うように、半製品４０の下面に、スペーサ１１Ａ（１１）の材料となる合成樹脂からなるスペーサ材料層３２が形成される。
次に、スペーサ材料層３２の下面を覆うようにフォトレジスト膜が形成される。そして、図９に示すように、フォトレジスト膜が現像されることにより、スペーサ１１のパターンのレジストマスク３３が形成される。 Next, a step (spacer forming step) for forming the spacer 11A (11) is performed. Specifically, first, as shown in FIG. 8, a spacer material made of a synthetic resin that is a material of the spacer 11 </ b> A (11) on the lower surface of the semi-finished product 40 so as to cover the lower surface 7 a of the main body portion 7 of the die pad 3. Layer 32 is formed.
Next, a photoresist film is formed so as to cover the lower surface of the spacer material layer 32. Then, as shown in FIG. 9, the resist film 33 is developed to form a resist mask 33 having a pattern of the spacer 11.

次に、このレジストマスク３３をマスクとして、スペーサ材料層３２がエッチングされることにより、図１０に示すように、ダイパッド３の本体部７の下面７ａにスペーサ１１Ａ（１１）が形成される。この後、レジストマスク３３が除去される。
次に、図１１に示すように、リードフレーム２０の支持部２１上に設定されたダイシングライン（図示略）に沿って、ダイシングブレード３４を移動させる。ダイシングブレード３４は、その円盤形状の中心軸線まわりに回転しながら、ダイシングライン上を移動する。その際、ダイシングブレード３４は、支持部２１の下面側（封止樹脂３１の下面３１ａ側）から入れられる。これにより、支持部２１と、支持部２１上の封止樹脂３１と、支持部２１の両側の所定幅の領域に存在するリード４の基端部と、リード４の基端部上の封止樹脂３１が除去される（ダイシング工程）。 Next, by using the resist mask 33 as a mask, the spacer material layer 32 is etched, thereby forming a spacer 11A (11) on the lower surface 7a of the body portion 7 of the die pad 3, as shown in FIG. Thereafter, the resist mask 33 is removed.
Next, as shown in FIG. 11, the dicing blade 34 is moved along a dicing line (not shown) set on the support portion 21 of the lead frame 20. The dicing blade 34 moves on the dicing line while rotating around the disc-shaped central axis. At that time, the dicing blade 34 is inserted from the lower surface side of the support portion 21 (the lower surface 31a side of the sealing resin 31). As a result, the support portion 21, the sealing resin 31 on the support portion 21, the base end portion of the lead 4 existing in the region of a predetermined width on both sides of the support portion 21, and the sealing on the base end portion of the lead 4 The resin 31 is removed (dicing process).

これにより、図１２に示すように、各リード４が支持部２１から切り離されるとともに、封止樹脂３１が切り分けられて封止樹脂５となる。こうして、リード４の本体部９の下面９ａおよび外側端面９ｂと、リード４の本体部９の下面９ａと外側端面９ｂとが交差して形成される角部とが封止樹脂５から露出し、図１に示す構造の半導体装置１の個片が得られる。   Thereby, as shown in FIG. 12, each lead 4 is separated from the support portion 21, and the sealing resin 31 is cut into the sealing resin 5. Thus, the lower surface 9a and the outer end surface 9b of the main body portion 9 of the lead 4 and the corner portion formed by intersecting the lower surface 9a and the outer end surface 9b of the main body portion 9 of the lead 4 are exposed from the sealing resin 5, Individual pieces of the semiconductor device 1 having the structure shown in FIG. 1 are obtained.

図１３は、第１の実装構造に用いられる実装基板の一部を示す部分平面図である。
実装基板（配線基板）５１の表面５２には、平面視矩形状のダイパッド用ランド５３と、平面視矩形状の複数のリード用ランド５４とが形成されている。複数のリード用ランド５４は、ダイパッド用ランド５３の周囲に配置されている。
図１４は、第１の実装構造を示す図解的な断面図である。 FIG. 13 is a partial plan view showing a part of a mounting substrate used in the first mounting structure.
On the surface 52 of the mounting substrate (wiring substrate) 51, a die pad land 53 having a rectangular shape in plan view and a plurality of lead lands 54 having a rectangular shape in plan view are formed. The plurality of lead lands 54 are arranged around the die pad land 53.
FIG. 14 is a schematic cross-sectional view showing the first mounting structure.

半導体装置１は、次のようにして、実装基板５１に実装される。
まず、実装基板５１上のダイパッド用ランド５３および複数のリード用ランド５４の表面にクリーム状の半田５５を塗布する。次に、実装基板５１上のダイパッド用ランド５３および複数のリード用ランド５４に、それぞれ半導体装置１のダイパッド３の本体部７の下面７ａおよび複数のリード４の本体部９の下面９ａが対向するような姿勢で、半導体装置１のスペーサ１１Ａ（１１）をダイパッド用ランド５３上に載せる。 The semiconductor device 1 is mounted on the mounting substrate 51 as follows.
First, cream-like solder 55 is applied to the surfaces of the die pad land 53 and the plurality of lead lands 54 on the mounting substrate 51. Next, the lower surface 7a of the main body 7 of the die pad 3 and the lower surface 9a of the main body 9 of the plurality of leads 4 are opposed to the die pad land 53 and the plurality of lead lands 54 on the mounting substrate 51, respectively. In such a posture, the spacer 11 </ b> A (11) of the semiconductor device 1 is placed on the die pad land 53.

次に、半導体装置１のスペーサ１１Ａ（１１）を実装基板５１のダイパッド用ランド５３に押し付けた状態で一定時間加熱した後、冷却する。これにより、半導体装置１のダイパッド３および複数のリード４が、それぞれ、実装基板５１上のダイパッド用ランド５３および複数のリード用ランド５４に半田５５によって接合される。これにより、半導体装置１が実装基板５１に実装される。   Next, the spacer 11 </ b> A (11) of the semiconductor device 1 is heated for a predetermined time while being pressed against the die pad land 53 of the mounting substrate 51, and then cooled. Thereby, the die pad 3 and the plurality of leads 4 of the semiconductor device 1 are joined to the die pad land 53 and the plurality of lead lands 54 on the mounting substrate 51 by the solder 55, respectively. Thereby, the semiconductor device 1 is mounted on the mounting substrate 51.

つまり、図１４に示されるように、第１の実装構造では、半導体装置１のダイパッド３と実装基板５１上のダイパッド用ランド５３との間にスペーサ１１Ａ（１１）が介在した状態で、半導体装置１が半田５５によって実装基板５１に接合されている。
この実施形態では、半導体装置１を実装基板５１に実装する際に、半導体装置１のダイパッド３の下面７ａと実装基板５１上のダイパッド用ランド５３との間隔をスペーサ１１Ａ（１１）によって一定に保持することができる。これにより、半導体装置１の各リード４の下面９ａと実装基板５１上のリード用ランド５４との間隔をほぼ一定に保持した状態で、各リード４を実装基板５１上のリード用ランド５４に半田５５によって接合することができる。これにより、各リード４の下面９ａと実装基板５１上のリード用ランド５４との間の半田層５５の厚さをほぼ均一にすることができるから、リード４と実装基板５１との接合部にクラックが入りにくくなる。 That is, as shown in FIG. 14, in the first mounting structure, the semiconductor device 1 </ b> A (11) is interposed between the die pad 3 of the semiconductor device 1 and the die pad land 53 on the mounting substrate 51. 1 is joined to the mounting substrate 51 by solder 55.
In this embodiment, when the semiconductor device 1 is mounted on the mounting substrate 51, the distance between the lower surface 7a of the die pad 3 of the semiconductor device 1 and the die pad land 53 on the mounting substrate 51 is kept constant by the spacer 11A (11). can do. As a result, each lead 4 is soldered to the lead land 54 on the mounting substrate 51 in a state where the distance between the lower surface 9 a of each lead 4 of the semiconductor device 1 and the lead land 54 on the mounting substrate 51 is kept substantially constant. 55 can be joined. As a result, the thickness of the solder layer 55 between the lower surface 9 a of each lead 4 and the lead land 54 on the mounting substrate 51 can be made substantially uniform, so that at the joint between the lead 4 and the mounting substrate 51. Cracks are difficult to enter.

前述の実施形態では、ダイパッド３の下面７ａに形成されたスペーサ１１は、ダイパッド３の下面７ａに沿う方向に長い複数の直方体形状のスペーサ１１Ａから構成されている。しかし、図１５に示すように、スペーサ１１は、複数の円柱状のスペーサ１１Ｂから構成されていてもよい。図１５の例では、底面視において、仮想の略正三角形の３頂点それぞれにスペーサ１１Ｂの中心が位置するように、３つの円柱状のスペーサ１１Ｂがダイパッド３の下面７ａ上に配置されている。これらのスペーサ１１Ｂの厚さは、２０μｍ以上１５０μｍ以下程度である。なお、底面視において、仮想の略正方形の４頂点それぞれにスペーサの中心が位置するように、４つの円柱状のスペーサがダイパッド３の下面７ａ上に配置されていてもよい。   In the above-described embodiment, the spacer 11 formed on the lower surface 7 a of the die pad 3 is composed of a plurality of rectangular parallelepiped spacers 11 A that are long in the direction along the lower surface 7 a of the die pad 3. However, as shown in FIG. 15, the spacer 11 may be composed of a plurality of columnar spacers 11B. In the example of FIG. 15, the three columnar spacers 11 </ b> B are arranged on the lower surface 7 a of the die pad 3 so that the center of the spacer 11 </ b> B is located at each of the three vertices of the virtual substantially equilateral triangle in the bottom view. The thickness of these spacers 11B is about 20 μm or more and 150 μm or less. Note that four columnar spacers may be arranged on the lower surface 7a of the die pad 3 so that the center of the spacer is located at each of the four vertices of the virtual substantially square in the bottom view.

また、図１６に示すように、スペーサ１１は、複数の角柱状のスペーサ１１Ｃから構成されていてもよい。図１６の例では、底面視において、仮想正三角形の３頂点それぞれにスペーサ１１Ｃの中心が位置するように、３つの四角柱状のスペーサ１１Ｃがダイパッド３の下面７ａ上に配置されている。これらのスペーサ１１Ｃの厚さは、２０μｍ以上１５０μｍ以下程度である。なお、底面視において、仮想正四角形の４頂点それぞれにスペーサの中心が位置するように、４つの角柱状のスペーサがダイパッド３の下面７ａ上に配置されていてもよい。   As shown in FIG. 16, the spacer 11 may be composed of a plurality of prismatic spacers 11C. In the example of FIG. 16, three quadrangular columnar spacers 11 </ b> C are arranged on the lower surface 7 a of the die pad 3 so that the center of the spacer 11 </ b> C is located at each of the three vertices of the virtual equilateral triangle in the bottom view. The thickness of these spacers 11C is about 20 μm or more and 150 μm or less. Note that four prismatic spacers may be arranged on the lower surface 7 a of the die pad 3 so that the center of the spacer is located at each of the four vertices of the virtual regular quadrangle in the bottom view.

また、図１７に示すように、スペーサ１１は、１つの楕円柱状のスペーサ１１Ｄから構成されていてもよい。このスペーサ１１Ｄの厚さは、２０μｍ以上１５０μｍ以下程度である。
図１８は、第２の実装構造に用いられる半導体装置の図解的な斜視図である。図１９は、図１８の底面図である。図２０は、図１８のXX−XX線に沿う図解的な断面図である。図１８、図１９および図２０において、それぞれ前述の図１、図２および図３の各部に対応する部分には図１と同じ符号を付して示す。 Moreover, as shown in FIG. 17, the spacer 11 may be comprised from one elliptical columnar spacer 11D. The spacer 11D has a thickness of about 20 μm or more and 150 μm or less.
FIG. 18 is a schematic perspective view of a semiconductor device used for the second mounting structure. FIG. 19 is a bottom view of FIG. 20 is a schematic cross-sectional view taken along line XX-XX in FIG. 18, 19, and 20, portions corresponding to the respective portions in FIGS. 1, 2, and 3 described above are denoted by the same reference numerals as those in FIG. 1.

第２の実装構造は、実装基板１５１（図２２参照）と、実装基板１５１に実装された半導体装置１０１とを含む。半導体装置１０１は、ＱＦＮが適用された半導体装置である。半導体装置１０１は、図１〜図３に示される半導体装置１と比べて、スペーサ１１が形成されていない点のみが異なり、それ以外は図１〜図３に示される半導体装置１と同様であるので、その説明を省略する。また、半導体装置１０１の製造方法は、スペーサ１１を形成する工程が存在しない点以外は、図１〜図３に示される半導体装置１の製造方法と同様であるので、その説明を省略する。   The second mounting structure includes a mounting substrate 151 (see FIG. 22) and the semiconductor device 101 mounted on the mounting substrate 151. The semiconductor device 101 is a semiconductor device to which QFN is applied. The semiconductor device 101 is different from the semiconductor device 1 shown in FIGS. 1 to 3 only in that the spacer 11 is not formed, and is otherwise the same as the semiconductor device 1 shown in FIGS. Therefore, the description is omitted. The manufacturing method of the semiconductor device 101 is the same as the manufacturing method of the semiconductor device 1 shown in FIGS. 1 to 3 except that the step of forming the spacer 11 does not exist, and the description thereof is omitted.

図２１は、第２の実装構造に用いられる実装基板の一部を示す部分平面図である。図２２において、前述の図１３の各部に対応する部分には図１と同じ符号を付して示す。
実装基板（配線基板）１５１の表面５２には、平面視矩形状のダイパッド用ランド５３と、平面視矩形状の複数のリード用ランド５４とが形成されている。複数のリード用ランド５４は、ダイパッド用ランド５３の周囲に配置されている。 FIG. 21 is a partial plan view showing a part of a mounting board used in the second mounting structure. 22, parts corresponding to the respective parts in FIG. 13 are denoted by the same reference numerals as those in FIG.
On the surface 52 of the mounting substrate (wiring substrate) 151, a die pad land 53 having a rectangular shape in plan view and a plurality of lead lands 54 having a rectangular shape in plan view are formed. The plurality of lead lands 54 are arranged around the die pad land 53.

ダイパッド用ランド５３の表面上には、ダイパッド用ランド５３の表面と半導体装置１０１のダイパッド３の本体部７の下面７ａとの間隔を一定に保持するためのスペーサ６１が形成されている。スペーサ６１は、平面視において、ダイパッド用ランド５３の隣り合う２つの辺のうちの一方の辺の長さ方向に長い矩形で、かつ他方の辺の長さ方向に間隔をおいて配置された複数の直方体形状のスペーサ６１Ａからなる。これらのスペーサ６１Ａは、ダイパッド用ランド５３の表面に沿う方向に長い直方体状である。各スペーサ６１Ａの厚さは、２０μｍ以上１５０μｍ以下程度である。各スペーサ６１Ａは、たとえばポリイミド等の合成樹脂からなる。この実施形態では、スペーサ６１は、２つの直方体形状のスペーサ６１Ａから構成されているが、スペーサ６１は、３つ以上の直方体形状のスペーサ６１Ａから構成されていてもよい。   On the surface of the die pad land 53, a spacer 61 is formed to keep a constant distance between the surface of the die pad land 53 and the lower surface 7 a of the main body portion 7 of the die pad 3 of the semiconductor device 101. The spacer 61 is a rectangle that is long in the length direction of one of the two adjacent sides of the die pad land 53 in a plan view, and is arranged at intervals in the length direction of the other side. The rectangular parallelepiped spacer 61A. These spacers 61 </ b> A have a rectangular parallelepiped shape that is long in the direction along the surface of the die pad land 53. The thickness of each spacer 61A is about 20 μm or more and 150 μm or less. Each spacer 61A is made of a synthetic resin such as polyimide, for example. In this embodiment, the spacer 61 is composed of two rectangular parallelepiped spacers 61A, but the spacer 61 may be composed of three or more rectangular parallelepiped spacers 61A.

このようなスペーサ６１Ａ（６１）は、たとえば次のようにして形成される。まず、ダイパッド用ランド５３の表面に、スペーサ６１Ａ（６１）の材料となる合成樹脂からなるスペーサ材料層が形成される。次に、スペーサ材料層の表面を覆うように、フォトレジスト膜が形成される。そして、フォトレジスト膜が現像されることにより、スペーサ６１のパターンのレジストマスクが形成される。そして、このレジストマスクをマスクとして、スペーサ材料層がエッチングされることにより、ダイパッド用ランド５３にスペーサ６１Ａ（６１）が形成される。この後、レジストマスクが除去される。   Such a spacer 61A (61) is formed as follows, for example. First, a spacer material layer made of a synthetic resin, which is a material of the spacer 61A (61), is formed on the surface of the die pad land 53. Next, a photoresist film is formed so as to cover the surface of the spacer material layer. Then, by developing the photoresist film, a resist mask having a pattern of the spacer 61 is formed. Then, using this resist mask as a mask, the spacer material layer is etched to form spacers 61A (61) on the die pad land 53. Thereafter, the resist mask is removed.

図２２は、第２の実装構造を示す図解的な断面図である。
半導体装置１０１は、次のようにして、実装基板１５１に実装される。
まず、実装基板１５１上のダイパッド用ランド５３および複数のリード用ランド５４の表面にクリーム状の半田５５を塗布する。次に、実装基板１５１上のダイパッド用ランド５３および複数のリード用ランド５４に、それぞれ半導体装置１０１のダイパッド３の本体部７の下面７ａおよび複数のリード４の本体部９の下面９ａが対向するような姿勢で、ダイパッド用ランド５３表面に形成されているスペーサ６１Ａ（６１）上面に半導体装置１０１を載せる。 FIG. 22 is an illustrative sectional view showing a second mounting structure.
The semiconductor device 101 is mounted on the mounting substrate 151 as follows.
First, cream-like solder 55 is applied to the surfaces of the die pad land 53 and the plurality of lead lands 54 on the mounting substrate 151. Next, the lower surface 7a of the main body portion 7 of the die pad 3 and the lower surface 9a of the main body portion 9 of the plurality of leads 4 face the die pad land 53 and the plurality of lead lands 54 on the mounting substrate 151, respectively. In such a posture, the semiconductor device 101 is placed on the upper surface of the spacer 61A (61) formed on the surface of the die pad land 53.

次に、実装基板１５１のダイパッド用ランド５３上のスペーサ６１Ａ（６１）に半導体装置１０１を押し付けた状態で一定時間加熱した後、冷却する。これにより、半導体装置１０１のダイパッド３および複数のリード４が、それぞれ、実装基板１５１上のダイパッド用ランド５３および複数のリード用ランド５４に半田５５によって接合される。これにより、半導体装置１０１が実装基板１５１に実装される。
つまり、図２２に示されるように、第２の実装構造では、半導体装置１０１と実装基板１５１上のダイパッド用ランド５３との間にスペーサ６１Ａ（６１）が介在した状態で、半導体装置１０１が半田５５によって実装基板１５１に接合されている。 Next, in a state where the semiconductor device 101 is pressed against the spacer 61A (61) on the die pad land 53 of the mounting substrate 151, the semiconductor device 101 is heated for a predetermined time and then cooled. As a result, the die pad 3 and the plurality of leads 4 of the semiconductor device 101 are joined to the die pad land 53 and the plurality of lead lands 54 on the mounting substrate 151 by the solder 55, respectively. As a result, the semiconductor device 101 is mounted on the mounting substrate 151.
That is, as shown in FIG. 22, in the second mounting structure, the semiconductor device 101 is soldered with the spacer 61A (61) interposed between the semiconductor device 101 and the die pad land 53 on the mounting substrate 151. 55 is bonded to the mounting substrate 151.

この実施形態では、半導体装置１０１を実装基板１５１に実装する際に、半導体装置１０１のダイパッド３の下面７ａと実装基板１５１上のダイパッド用ランド５３との間隔をスペーサ６１Ａ（６１）によって一定に保持することができる。これにより、半導体装置１０１の各リード４の下面９ａと実装基板１５１上のリード用ランド５４との間隔をほぼ一定に保持した状態で、各リード４を実装基板１５１上のリード用ランド５４に半田５５によって接合することができる。これにより、各リード４の下面９ａと実装基板１５１上のリード用ランド５４との間の半田層５５の厚さをほぼ均一にすることができるから、リード４と実装基板１５１との接合部にクラックが入りにくくなる。   In this embodiment, when the semiconductor device 101 is mounted on the mounting substrate 151, the distance between the lower surface 7a of the die pad 3 of the semiconductor device 101 and the die pad land 53 on the mounting substrate 151 is kept constant by the spacer 61A (61). can do. Thus, each lead 4 is soldered to the lead land 54 on the mounting substrate 151 in a state where the distance between the lower surface 9a of each lead 4 of the semiconductor device 101 and the lead land 54 on the mounting substrate 151 is kept substantially constant. 55 can be joined. As a result, the thickness of the solder layer 55 between the lower surface 9a of each lead 4 and the lead land 54 on the mounting substrate 151 can be made substantially uniform, so that at the joint between the lead 4 and the mounting substrate 151 Cracks are difficult to enter.

前述の実施形態では、ダイパッド用ランド５３の表面に形成されたスペーサ６１は、ダイパッド用ランド５３の表面に沿う方向に長い複数の直方体形状のスペーサ６１Ａから構成されている。しかし、図２３に示すように、スペーサ６１は、複数の円柱状のスペーサ６１Ｂから構成されていてもよい。図２３の例では、平面視において、仮想の略正三角形の３頂点それぞれにスペーサ６１Ｂの中心が位置するように、３つの円柱状のスペーサ６１Ｂがダイパッド用ランド５３の表面上に配置されている。これらのスペーサ６１Ｂの厚さは、２０μｍ以上１５０μｍ以下程度である。なお、平面視において、仮想の略正方形の４頂点それぞれにスペーサの中心が位置するように、４つの円柱状のスペーサがダイパッド用ランド５３の表面上に配置されていてもよい。   In the above-described embodiment, the spacer 61 formed on the surface of the die pad land 53 is composed of a plurality of rectangular parallelepiped spacers 61 </ b> A that are long in the direction along the surface of the die pad land 53. However, as shown in FIG. 23, the spacer 61 may be composed of a plurality of columnar spacers 61B. In the example of FIG. 23, three cylindrical spacers 61 </ b> B are arranged on the surface of the die pad land 53 so that the center of the spacer 61 </ b> B is positioned at each of the three vertices of a virtual substantially equilateral triangle in plan view. . The thickness of these spacers 61B is about 20 μm or more and 150 μm or less. In a plan view, four columnar spacers may be arranged on the surface of the die pad land 53 so that the center of the spacer is located at each of four vertices of a virtual substantially square shape.

また、図２４に示すように、スペーサ６１は、複数の角柱状のスペーサ６１Ｃから構成されていてもよい。図２４の例では、平面視において、仮想の略正三角形の３頂点それぞれにスペーサ６１Ｃの中心が位置するように、３つの四角柱状のスペーサ６１Ｃがダイパッド用ランド５３の表面上に配置されている。これらのスペーサＣの厚さは、２０μｍ以上１５０μｍ以下程度である。なお、平面視において、仮想の略正方形の４頂点それぞれにスペーサの中心が位置するように、４つの角柱状のスペーサがダイパッド用ランド５３の表面上に配置されていてもよい。   As shown in FIG. 24, the spacer 61 may be composed of a plurality of prismatic spacers 61C. In the example of FIG. 24, three square columnar spacers 61 </ b> C are arranged on the surface of the die pad land 53 so that the center of the spacer 61 </ b> C is positioned at each of three vertices of a virtual substantially equilateral triangle in plan view. . The thickness of these spacers C is about 20 μm or more and 150 μm or less. In plan view, four prismatic spacers may be arranged on the surface of the die pad land 53 so that the center of the spacer is located at each of four vertices of a virtual substantially square shape.

また、図２５に示すように、スペーサ６１は、１つの楕円柱状のスペーサ６１Ｄから構成されていてもよい。このスペーサ６１Ｄの厚さは、２０μｍ以上１５０μｍ以下程度である。
前述の実施形態では、スペーサ１１，１１Ａ〜１１Ｄ，６１，６１Ａ〜６１Ｄは、合成樹脂から構成されているが、Ｃｕ等の金属、ＳｉＯ２等のセラミックス等から構成されてもよい。 As shown in FIG. 25, the spacer 61 may be composed of one elliptical columnar spacer 61D. The spacer 61D has a thickness of about 20 μm or more and 150 μm or less.
In the above-described embodiment, the spacers 11, 11 </ b> A to 11 </ b> D, 61, 61 </ b> A to 61 </ b> D are made of a synthetic resin, but may be made of a metal such as Cu or a ceramic such as SiO 2 .

前述の実施形態では、平面視（底面視）において、封止樹脂５の４つの辺（側面）に対応した４つの側縁部それぞれに、複数のリード４がその辺の長さ方向に間隔をおいて配置されている。しかし、平面視（底面視）において、封止樹脂の４つの辺（側面）に対応した４つの側縁部のうちの少なくとも１つに、複数のリード４がその辺の長さ方向に間隔をおいて配置されている半導体装置にも、この発明を適用することができる。   In the above-described embodiment, in the plan view (bottom view), the plurality of leads 4 are spaced apart in the length direction of each of the four side edges corresponding to the four sides (side surfaces) of the sealing resin 5. Arranged. However, in plan view (bottom view), a plurality of leads 4 are spaced apart in the length direction of at least one of the four side edges corresponding to the four sides (side surfaces) of the sealing resin. The present invention can also be applied to semiconductor devices arranged in the above.

前述の実施形態では、ＱＦＮが適用された半導体装置を取り上げたが、本発明は、ＳＯＮ（Small Outlined Non-leaded Package）など、他の種類のノンリードパッケージが適用された半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the above-described embodiment, the semiconductor device to which QFN is applied is taken up. However, the present invention is applied to a semiconductor device to which other types of non-leaded packages such as SON (Small Outlined Non-leaded Package) are applied. You can also.
In addition, various design changes can be made within the scope of matters described in the claims.

１，１０１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ リード
５ 封止樹脂
５ａ 下面
５ｂ 上面
５ｃ 側面
６ ボンディングワイヤ
７ 本体部（ダイパッド）
７ａ 下面
８ 抜け止め部（ダイパッド）
９ 本体部（リード）
９ａ 下面
９ｂ 外側端面
１０ 抜け止め部（リード）
１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ スペーサ
２０ リードフレーム
２１ 支持部
２２ 吊りリード
３１ 封止樹脂
３１ａ 下面
３１ｂ 上面
３２ スペーサ材料層
３３ レジストマスク
３４ ダイシングブレード
４０ 半製品
５１，１５１ 実装基板
５２ 表面
５３ ダイパッド用ランド
５４ リード用ランド
５５ 半田
６１，６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ スペーサ 1,101 Semiconductor device 2 Semiconductor chip 3 Die pad 4 Lead 5 Sealing resin 5a Lower surface 5b Upper surface 5c Side surface 6 Bonding wire 7 Body (die pad)
7a Bottom surface 8 Retaining part (die pad)
9 Body (Lead)
9a Lower surface 9b Outer end surface 10 Retaining part (lead)
11, 11A, 11B, 11C, 11D Spacer 20 Lead frame 21 Support portion 22 Hanging lead 31 Sealing resin 31a Lower surface 31b Upper surface 32 Spacer material layer 33 Resist mask 34 Dicing blade 40 Semi-finished product 51, 151 Mounting substrate 52 Surface 53 For die pad Land 54 Lead land 55 Solder 61, 61A, 61B, 61C, 61D Spacer

Claims (15)

実装基板に実装される半導体装置であって、
半導体チップと、
上面および下面を有し、当該上面に前記半導体チップがダイボンディングされたダイパッドと、
前記ダイパッドの周囲に配置された複数のリードと、
前記リードの下面と前記リードの前記半導体チップとは反対側の外側端面と前記ダイパッドの下面とが露出するように、前記半導体チップおよび前記リードを封止する封止樹脂と、
前記ダイパッドの下面に形成され、前記実装基板への実装時に前記ダイパッドの下面と前記実装基板との間隔を一定に保持するためのスペーサとを含む、半導体装置。 A semiconductor device mounted on a mounting board,
A semiconductor chip;
A die pad having an upper surface and a lower surface, the semiconductor chip being die-bonded on the upper surface;
A plurality of leads disposed around the die pad;
A sealing resin for sealing the semiconductor chip and the lead such that the lower surface of the lead, the outer end surface of the lead opposite to the semiconductor chip, and the lower surface of the die pad are exposed;
A semiconductor device comprising: a spacer formed on a lower surface of the die pad, and a spacer for maintaining a constant distance between the lower surface of the die pad and the mounting substrate when mounted on the mounting substrate. 前記スペーサは、前記ダイパッドの下面に沿う方向に長い複数の直方体状のスペーサを含む、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the spacer includes a plurality of rectangular parallelepiped spacers that are long in a direction along the lower surface of the die pad. 前記スペーサは、複数の円柱状のスペーサまたは複数の角柱状スペーサを含む、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the spacer includes a plurality of columnar spacers or a plurality of prismatic spacers. 前記スペーサは、１つの楕円柱状のスペーサからなる、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the spacer includes one elliptical columnar spacer. 前記スペーサは、合成樹脂からなる、請求項１から４のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the spacer is made of a synthetic resin. 前記半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置である、請求項１〜５のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device to which a QFN (Quad Flat Non-leaded Package) is applied. 前記半導体装置は、ＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置である、請求項１〜５のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device to which SON (Small Outlined Non-leaded Package) is applied. 実装基板と、
前記実装基板に実装された半導体装置とを含み、
前記半導体装置は、半導体チップと、上面および下面を有し、当該上面に前記半導体チップがダイボンディングされたダイパッドと、前記ダイパッドの周囲に配置された複数のリードと、前記リードの下面と前記リードの前記半導体チップとは反対側の外側端面と前記ダイパッドの下面とが露出するように、前記半導体チップおよび前記リードを封止する封止樹脂とを含み、
前記実装基板の表面には、前記半導体装置の前記ダイパッドの下面に対向するダイパッド接合用ランドが形成され、
前記ダイパッド接合用ランドと前記半導体装置の前記ダイパッドの下面との間に、前記ダイパッド接合用ランドと前記ダイパッドの下面との間隔を一定に保持するためのスペーサが介在した状態で、前記半導体装置が前記実装基板に実装されている、実装構造。 A mounting board;
Including a semiconductor device mounted on the mounting substrate,
The semiconductor device has a semiconductor chip, a top surface and a bottom surface, a die pad on which the semiconductor chip is die-bonded, a plurality of leads arranged around the die pad, a bottom surface of the lead, and the lead A sealing resin that seals the semiconductor chip and the lead so that an outer end surface opposite to the semiconductor chip and a lower surface of the die pad are exposed,
On the surface of the mounting substrate, a die pad bonding land facing the lower surface of the die pad of the semiconductor device is formed,
The semiconductor device is in a state in which a spacer for maintaining a constant distance between the die pad bonding land and the lower surface of the die pad is interposed between the die pad bonding land and the lower surface of the die pad of the semiconductor device. A mounting structure mounted on the mounting substrate. 前記スペーサが、前記半導体装置の前記ダイパッドの下面に形成されている、請求項８に記載の実装構造。   The mounting structure according to claim 8, wherein the spacer is formed on a lower surface of the die pad of the semiconductor device. 前記スペーサが、前記ダイパッド接合用ランドの表面に形成されている、請求項８に記載の実装構造。   The mounting structure according to claim 8, wherein the spacer is formed on a surface of the die pad bonding land. 前記実装基板の表面には、前記ダイパッド接合用ランドの周囲に複数のリード接合用ランドが形成されており、
前記半導体装置の複数のリードの下面が複数のリード接合用ランドに接合材を介して接合されている、請求項８〜１０のいずれか一項に記載の実装構造。 On the surface of the mounting substrate, a plurality of lead bonding lands are formed around the die pad bonding lands,
The mounting structure according to claim 8, wherein lower surfaces of the plurality of leads of the semiconductor device are bonded to the plurality of lead bonding lands via a bonding material. 前記スペーサは、前記ダイパッドの下面に沿う方向に長い複数の直方体状のスペーサを含む、請求項８〜１１のいずれか一項に記載の実装構造。   The mounting structure according to claim 8, wherein the spacer includes a plurality of rectangular parallelepiped spacers that are long in a direction along the lower surface of the die pad. 前記スペーサは、複数の円柱状のスペーサまたは複数の角柱状スペーサを含む、請求項８〜１１のいずれか一項に記載の実装構造。   The mounting structure according to claim 8, wherein the spacer includes a plurality of columnar spacers or a plurality of prismatic spacers. 前記スペーサは、１つの楕円柱状のスペーサからなる、請求項８〜１１のいずれか一項に記載の実装構造。   The mounting structure according to claim 8, wherein the spacer includes one elliptical columnar spacer. 前記スペーサは、合成樹脂からなる、請求項８〜１４のいずれか一項に記載の、実装構造。   The mounting structure according to claim 8, wherein the spacer is made of a synthetic resin.
JP2016099030A 2016-05-17 2016-05-17 Mounting structure including semiconductor device and semiconductor device and mounting board Active JP6784511B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016099030A JP6784511B2 (en) 2016-05-17 2016-05-17 Mounting structure including semiconductor device and semiconductor device and mounting board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016099030A JP6784511B2 (en) 2016-05-17 2016-05-17 Mounting structure including semiconductor device and semiconductor device and mounting board

Publications (2)

Publication Number Publication Date
JP2017208422A true JP2017208422A (en) 2017-11-24
JP6784511B2 JP6784511B2 (en) 2020-11-11

Family

ID=60415533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016099030A Active JP6784511B2 (en) 2016-05-17 2016-05-17 Mounting structure including semiconductor device and semiconductor device and mounting board

Country Status (1)

Country Link
JP (1) JP6784511B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022145094A1 (en) * 2020-12-28 2022-07-07 日立Astemo株式会社 Electronic control device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022145094A1 (en) * 2020-12-28 2022-07-07 日立Astemo株式会社 Electronic control device

Also Published As

Publication number Publication date
JP6784511B2 (en) 2020-11-11

Similar Documents

Publication Publication Date Title
JP7228063B2 (en) semiconductor equipment
TW498443B (en) Singulation method for manufacturing multiple lead-free semiconductor packages
US8614119B2 (en) Semiconductor device with heat spreader
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JP4093818B2 (en) Manufacturing method of semiconductor device
CN205609512U (en) Semiconductor package
TW201405723A (en) Lead frame, semiconductor package, and manufacturing method of the same
TW201626527A (en) Flat no-leads package with improved contact leads
US9331041B2 (en) Semiconductor device and semiconductor device manufacturing method
TWI629761B (en) Substrate structure and method for manufacturing a semiconductor package device
US6309911B2 (en) Method of fabricating semiconductor device
JP2004071899A (en) Circuit device and its producing method
JP7037368B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
US20210183799A1 (en) Ultra-thin multichip power devices
US9171740B2 (en) Quad flat non-leaded semiconductor package and fabrication method thereof
JP2006165411A (en) Semiconductor device and manufacturing method thereof
JP2013258348A (en) Semiconductor device manufacturing method
JP6784511B2 (en) Mounting structure including semiconductor device and semiconductor device and mounting board
JP2016162964A (en) Semiconductor device manufacturing method and semiconductor device
JP6490453B2 (en) Semiconductor device manufacturing method and semiconductor device
JPH03222464A (en) Semiconductor device and its manufacture
JP2017183417A (en) Semiconductor device
JP5285289B2 (en) Circuit device and manufacturing method thereof
JP2011035142A (en) Method of manufacturing circuit device
JP2012054398A (en) Wiring board and manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201007

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201023

R150 Certificate of patent or registration of utility model

Ref document number: 6784511

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250