JP2017188607A - Semiconductor device using SiC substrate - Google Patents
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Abstract
Description
本明細書では、SiC(炭化珪素、シリコンカーバイト)基板を利用する半導体装置を開示する。 In this specification, a semiconductor device using a SiC (silicon carbide, silicon carbide) substrate is disclosed.
SiC基板の表面に臨む範囲にn型領域が形成されており、SiC基板の表面に形成されている電極とそのn型領域が導通している半導体装置が知られている。例えば、nチャネルトランジスタは、n型のソース領域(あるいはエミッタ領域)にソース電極(あるいはエミッタ電極)が導通する。ダイオードであれば、n型のカソード領域にカソード電極が導通する。 There is known a semiconductor device in which an n-type region is formed in a range facing the surface of the SiC substrate, and the electrode formed on the surface of the SiC substrate and the n-type region are electrically connected. For example, in an n-channel transistor, a source electrode (or emitter electrode) is electrically connected to an n-type source region (or emitter region). In the case of a diode, the cathode electrode conducts to the n-type cathode region.
SiC基板内に半導体構造を作り込む際に、p型のSiC結晶をn型に変化させる工程が必要となる場合がある。p型のSiC結晶をn型に変化させる際には、イオン注入工程が必要とされる。 When a semiconductor structure is formed in a SiC substrate, a step of changing a p-type SiC crystal to an n-type may be required. When changing the p-type SiC crystal to the n-type, an ion implantation step is required.
SiC結晶をn型に変化させるために、N(窒素)をドナーに用い、イオン化したNをSiC基板に注入する技術が知られている。この技術では、n型領域と電極間のコンタクト抵抗を実用的なレベルにまで下げることが難しい。 In order to change the SiC crystal to n-type, a technique is known in which N (nitrogen) is used as a donor and ionized N is implanted into a SiC substrate. With this technique, it is difficult to reduce the contact resistance between the n-type region and the electrode to a practical level.
そこで特許文献1が示すように、P(リン)をドナーに用い、イオン化したPをSiC基板に注入する技術が開発された。この技術によると、n型領域と電極間のコンタクト抵抗を実用的なレベルにまで下げることができる。
Therefore, as shown in
SiC基板にPイオンを注入するとコンタクト抵抗を下げることができるが、Pイオンを注入してn型化した領域とp型領域の間に形成されるpn接合界面において、大きなリーク電流が発生してしまうという問題が生じる。本明細書では、SiC基板にドナーを注入してコンタクト抵抗を下げ、しかもpn接合界面におけるリーク電流を抑制することができる技術を開示する。 When P ions are implanted into the SiC substrate, the contact resistance can be lowered. However, a large leak current is generated at the pn junction interface formed between the n-type region by implanting P ions and the p-type region. Problem arises. In the present specification, a technique is disclosed in which a donor can be injected into a SiC substrate to reduce the contact resistance and suppress a leakage current at the pn junction interface.
本明細書で開示する技術では、ドナーにPとNを併用する。Pドナーを利用するために、コンタクト抵抗を下げることができる。Nドナーを併用するために、結晶欠陥の発生を抑制してpn接合界面おけるリーク電流を抑制することができる。PドナーとNドナーを併用する技術が特許文献2に開示されている。
In the technique disclosed in this specification, P and N are used in combination as a donor. In order to use P donor, the contact resistance can be lowered. Since the N donor is used in combination, the generation of crystal defects can be suppressed and the leakage current at the pn junction interface can be suppressed.
PドナーとNドナーを併用する技術では、PドナーとNドナーの比率が重要であり、Pドナーが過剰であるとリーク電流を抑制することができず、Pドナーが過小であるとコンタクト抵抗を必要なレベルに下げることができない。そこで、PドナーとNドナーがSiC結晶に与える影響を考察した。その結果、原子の半径が重要な影響を与えることが判明した。 In the technique using P donor and N donor together, the ratio of P donor to N donor is important. When P donor is excessive, the leakage current cannot be suppressed, and when P donor is too small, contact resistance is reduced. It cannot be lowered to the required level. Then, the influence which P donor and N donor give to a SiC crystal was considered. As a result, it was found that the radius of the atom has an important effect.
SiC結晶にドナーを注入すると、C(炭素)サイトがドナーに置換される。置換されるCの原子半径は0.77オングストロームであり、Nの原子半径は0.74オングストロームであり、Pの原子半径は1.10オングストロームである。 When a donor is implanted into the SiC crystal, the C (carbon) site is replaced with the donor. The atomic radius of C to be substituted is 0.77 angstroms, the atomic radius of N is 0.74 angstroms, and the atomic radius of P is 1.10 angstroms.
Nドナーのみを利用する場合、0.77オングストロームの原子が0.74オングストロームの原子に置換される。原子半径の差が0.03オングストロームであり、この程度であれば、原子が置換されてもSiC結晶に過大なストレスが作用せず、リーク電流を増大させる結晶欠陥が誘発されない。ただし、Nドナーのみではコンタクト抵抗が下がらない。 When only N donors are used, 0.77 angstrom atoms are replaced with 0.74 angstrom atoms. If the difference in atomic radii is 0.03 angstroms, an excessive stress does not act on the SiC crystal even if the atoms are replaced, and crystal defects that increase the leakage current are not induced. However, the contact resistance is not lowered only by the N donor.
NドナーとPドナーを併用すると、Nドナーのみを使用する場合と比較して、コンタクト抵抗を下げられる。しかしながら、PとCの原子半径の差は、NとCの原子半径の差よりも大きい。そのため、Nドナーのみを使用する場合に比較して、NドナーとPドナーを併用すると、SiC結晶に過大なストレスが作用する可能性がある。ここで、NドナーとPドナーが混在するドナーの平均電子半径とCの原子半径の差を、NドナーとCの原子半径の差(0.03オングストローム)以下にすることによって、Nドナーのみを使用する場合と比較して、コンタクト抵抗を下げつつ、しかも、SiC結晶にかかるストレスを大きくてもNドナーのみを使用する場合と同等にすることができる。Nドナーの原子半径がCの原子半径より小さく、Pドナーの原子半径がCの原子半径より大きいことから、NドナーとPドナーを併用すると、NドナーとPドナーが混在するドナーの平均原子半径とCの原子半径の差を、Nドナーのみを使用する場合の原子半径の差と同等またはそれ以下にすることが可能となる。 When N donor and P donor are used together, the contact resistance can be lowered as compared with the case of using only N donor. However, the difference in atomic radius between P and C is greater than the difference in atomic radius between N and C. Therefore, compared with the case where only the N donor is used, when N donor and P donor are used in combination, excessive stress may act on the SiC crystal. Here, by making the difference between the average electron radius of the donor in which N donor and P donor are mixed and the atomic radius of C less than or equal to the difference between the atomic radius of N donor and C (0.03 angstrom), only N donor is obtained. Compared with the case where it is used, the contact resistance can be lowered, and even if the stress applied to the SiC crystal is large, it can be equivalent to the case where only the N donor is used. Since the atomic radius of N donor is smaller than the atomic radius of C and the atomic radius of P donor is larger than the atomic radius of C, when N donor and P donor are used together, the average atomic radius of the donor in which N donor and P donor are mixed The difference in atomic radius between C and C can be made equal to or less than the difference in atomic radius when only N donors are used.
以下では、単位体積のSiC結晶に含まれるドナーの総数を1とし、そのうちのxがPドナーの原子数であり、1−xがNドナーの原子数であるとする。その場合、ドナーの平均原子半径とCの原子範囲の差が、Nドナーのみを使用する場合の原子半径の差と同等またはそれと以下なる条件は、次式となる。
1.10×x + 0.74×(1−x) − 0.77 < 0.03
上記式は、xが約0.17以下の場合に成立する。
すなわち、単位体積のSiC結晶に含まれるPドナーの原子数をその単位体積のSiC結晶に含まれるドナーの原子総数(Pドナーの原子数+Nドナーの原子数)で除した値(以下では単に比率という)が0.17以下であるという条件でNドナーとPドナーを併用すると、リーク電流を増大させる結晶欠陥が誘発されないと計算される。その知見に基づいて検証実験したところ、Pドナーの比率が0.17以下であるという条件でNドナーとPドナーを併用すると、リーク電流を増大させる結晶欠陥が誘発されないことが実証された。
In the following, it is assumed that the total number of donors contained in a unit volume of SiC crystal is 1, where x is the number of P donor atoms and 1-x is the number of N donor atoms. In this case, a condition in which the difference between the average atomic radius of the donor and the atomic range of C is equal to or less than the difference in atomic radius when only the N donor is used is as follows.
1.10 × x + 0.74 × (1−x) − 0.77 <0.03
The above equation holds when x is about 0.17 or less.
That is, a value obtained by dividing the number of P donor atoms contained in a unit volume SiC crystal by the total number of donor atoms contained in the unit volume SiC crystal (number of P donor atoms + number of N donor atoms). When N donor and P donor are used together under the condition that is 0.17 or less, it is calculated that crystal defects that increase the leakage current are not induced. As a result of a verification experiment based on the knowledge, it was proved that when a N donor and a P donor are used together under the condition that the ratio of P donor is 0.17 or less, crystal defects that increase leakage current are not induced.
その一方において、Pドナーの比率とコンタクト抵抗の関係を調べたところ、Pドナーの比率が0.01以上あれば、Nドナーのみを使用する場合と比較して、コンタクト抵抗を低減できることが判明した。上記を総合した結果、Pドナーの比率が0.01〜0.17であれば、コンタクト抵抗を下げることができ、リーク電流を抑制できることが判明した。 On the other hand, when the relationship between the P donor ratio and the contact resistance was examined, it was found that if the P donor ratio was 0.01 or more, the contact resistance could be reduced compared to the case where only the N donor was used. . As a result of integrating the above, it was found that if the ratio of P donor is 0.01 to 0.17, the contact resistance can be lowered and the leakage current can be suppressed.
本明細書で開示する技術によって実現される半導体装置は、SiC基板と、そのSiC基板の表面に形成されている電極を備えており、SiC基板内であって前記電極に接する範囲内にn型領域が形成されている。そのn型領域では、PドナーとNドナーが混在しており、単位体積に含まれるPの原子数をその単位体積に含まれるドナーの原子総数で除した値が0.01〜0.17であることを特徴とする。
この半導体装置は、電極とのコンタクト抵抗が低く、リーク電流が抑制されている。
A semiconductor device realized by the technology disclosed in this specification includes a SiC substrate and an electrode formed on the surface of the SiC substrate, and is n-type within a range in contact with the electrode in the SiC substrate. A region is formed. In the n-type region, P donors and N donors are mixed, and the value obtained by dividing the number of P atoms contained in the unit volume by the total number of donor atoms contained in the unit volume is 0.01 to 0.17. It is characterized by being.
In this semiconductor device, the contact resistance with the electrode is low, and the leakage current is suppressed.
n型領域の形成範囲は、電極に接する範囲の一部であってもよいし、電極に接する範囲の外側にまで延びていてもよい。また、SiC基板の表面に形成されている電極に、n型領域とp型領域の双方が接していることがある。例えば、SiC基板の表面に形成されているソース電極が、n型のソース領域とp型のボディコンタクト領域の双方に接していることがある。 The formation range of the n-type region may be a part of the range in contact with the electrode, or may extend to the outside of the range in contact with the electrode. Moreover, both the n-type region and the p-type region may be in contact with the electrode formed on the surface of the SiC substrate. For example, the source electrode formed on the surface of the SiC substrate may be in contact with both the n-type source region and the p-type body contact region.
この半導体装置を製造する場合は、SiC基板の表面におけるn型領域の形成範囲とp型領域の形成範囲の双方にアクセプタを注入する工程と、SiC基板の表面におけるn型領域の形成範囲にPドナーとNドナーを注入する工程を備えている製造方法によることができる。ドナー注入工程では、n型領域の単位体積に含まれるPの原子数をその単位体積に含まれるドナーの原子総数で除した値が0.01〜0.17となる比率でPドナーとNドナーを注入する。この製造方法では、アクセプタを注入したp型領域の一部にドナーを注入してn型に変化させる。 When manufacturing this semiconductor device, the step of injecting the acceptor into both the formation range of the n-type region and the formation range of the p-type region on the surface of the SiC substrate, and the formation range of the n-type region on the surface of the SiC substrate It can be based on the manufacturing method provided with the process of inject | pouring a donor and N donor. In the donor implantation step, the P donor and the N donor are in a ratio of 0.01 to 0.17 when the number of P atoms contained in the unit volume of the n-type region is divided by the total number of donor atoms contained in the unit volume. Inject. In this manufacturing method, a donor is implanted into a part of the p-type region into which the acceptor is implanted to change the n-type.
これに代えて、アクセプタ注入領域とドナー注入領域を区別し、両者が重複しない関係としてもよい。この場合は、SiC基板の表面におけるp型領域の形成範囲にアクセプタを注入する工程と、SiC基板の表面におけるn型領域の形成範囲にPドナーとNドナーを注入する工程を実施する。ここでも、n型領域の単位体積に含まれるPの原子数をその単位体積に含まれるドナーの原子総数で除した値が0.01〜0.17となる比率でPドナーとNドナーを注入する。 Alternatively, the acceptor implantation region and the donor implantation region may be distinguished from each other so that they do not overlap. In this case, the step of injecting the acceptor into the formation range of the p-type region on the surface of the SiC substrate and the step of injecting the P donor and N donor into the formation range of the n-type region on the surface of the SiC substrate are performed. Here again, P donor and N donor are implanted at a ratio of 0.01 to 0.17, which is obtained by dividing the number of P atoms contained in the unit volume of the n-type region by the total number of donor atoms contained in the unit volume. To do.
PドナーとNドナーの両者を注入する技術は、アクセプタを注入したp型領域に実施することもできれば、アクセプタを注入していない領域に実施することもできる。 The technique for injecting both the P donor and the N donor can be carried out in the p-type region into which the acceptor is implanted, or can be carried out in the region into which the acceptor is not implanted.
以下に示す実施例の特徴を列記しておく。
(特徴1)縦型のスイッチング素子であり、表面電極と裏面電極を備えており、表面電極は半導体基板の表面の一部にオーミック接触し、裏面電極は半導体基板の裏面にオーミック接触している。
(特徴2)n型のSiCが結晶成長した基板をドレイン領域に利用する。すなわち、すでに結晶成長したSiC基板を処理してn型にしたのではなく、結晶成長の際にn型のSiC結晶が成長した基板を用い、その裏面にドレイン電極を形成する。ドレイン領域とドレイン電極のコンタクト抵抗は実用的レベルよりも低抵抗である。
(特徴3)PドナーとNドナーの合計濃度が1E19/cm3以上であり、電極とのコンタクト抵抗が低い。
The features of the embodiments shown below are listed.
(Characteristic 1) A vertical switching element having a surface electrode and a back electrode, the surface electrode being in ohmic contact with a part of the surface of the semiconductor substrate, and the back electrode being in ohmic contact with the back surface of the semiconductor substrate. .
(Feature 2) A substrate on which n-type SiC crystal is grown is used as a drain region. That is, instead of processing an already grown crystal SiC substrate to make it n-type, a substrate on which an n-type SiC crystal is grown is used for crystal growth, and a drain electrode is formed on the back surface thereof. The contact resistance between the drain region and the drain electrode is lower than a practical level.
(Feature 3) The total concentration of P donor and N donor is 1E19 / cm 3 or more, and the contact resistance with the electrode is low.
(実施例のFET)
図1は、本技術をFETに適用した実施例1の半導体装置の断面構造を示している。参照番号12は、SiC基板を示している。SIC基板12内には、裏面側から表面に向けて、n型のドレイン領域1、n型のドリフト領域2、p型のボディ領域3、n型のソース領域4、p型のボディコンタクト領域5が形成されている。参照番号6はトレンチを示しており、ソース領域4とボディ領域3を貫通してドリフト領域2に達している。参照番号7は、ゲート絶縁膜を示しており、トレンチ6の側面と底面を覆っている。参照番号8はゲート電極を示しており、トレンチ6内に充填されている。
(Example FET)
FIG. 1 shows a cross-sectional structure of a semiconductor device of Example 1 in which the present technology is applied to an FET.
参照番号10は、SiC基板12の表面12aに形成されている表面電極であり、ソース領域4とボディコンタクト領域5に接している。表面電極10はソース電極として機能する。表面電極10は、絶縁膜9によってゲート電極8から絶縁されている。参照番号11は、SiC基板12の裏面に形成されている裏面電極であり、ドレイン領域1に接している。裏面電極11はドレイン電極として機能する。
トレンチ6は紙面に垂直方向に長く延びており、所定の間隔で左右方向に繰り返して形成されている。ソース領域4はトレンチ6の側面に対向する位置に形成されており、ボディコンタクト領域5は、一対のソース領域4,4の間で、SiC基板12の表面に露出している。
The
SiC基板の製造時にn型のSiC結晶を成長させる技術が開発されており、その技術によると、n型領域と電極間のコンタクト抵抗を下げることができる。ドレイン領域1はn型のSiC結晶を成長させたSiC基板で構成されており、ドレイン領域1と裏面電極11のコンタクト抵抗は低い。
A technique for growing an n-type SiC crystal at the time of manufacturing a SiC substrate has been developed. According to this technique, the contact resistance between the n-type region and the electrode can be lowered. The
ドリフト領域2は、ドレイン領域1に利用するn型のSiC基板の表面にn型のSiC結晶をエピタキシャル成長させた層で構成されている。ドリフト領域2のn型ドナー濃度はドレイン領域1のn型ドナー濃度よりも低い。
ボディ領域3よりも表面12a側は、ドリフト領域2の表面にp型のSiC結晶をエピタキシャル成長させた層から形成されている。ボディ領域3のアクセプタ濃度は、ゲート電極8にオン電圧を印加することによってゲート絶縁膜7を介してゲート電極8に対向する範囲のボディ領域3がn型に反転する濃度に調整されている。
上記に代えて、ドリフト領域2を形成する際に、SiC基板12の表面12aに達するn型の層を形成し、その表面からイオン注入してボディ領域3を形成してもよい。
The
Instead of the above, when forming
ソース領域4とボディコンタクト領域5は、SiC基板12の表面12aからイオン注入して形成されている。その製造方法は後記する。
ソース領域4は、SiC基板12の表面12aから、PイオンとNイオンの両者を注入してn型化した領域である。PイオンとNイオンの両者を合計した濃度は、1E19/cm3以上である。
ドナーにNイオンのみを用いると、その濃度を1E19/cm3以上にしても、ソース領域4と表面電極10のコンタクト抵抗が実用的なレベルまで下がらない。
ドナーにPイオンのみを用い、その濃度を1E19/cm3以上にすると、ソース領域4と表面電極10のコンタクト抵抗は実用的なレベルまで下がるものの、n型のソース領域4とp型のボディ領域3の間のpn接合界面をリークする電流が増大してしまう。
本実施例では、単位体積のSiC結晶に含まれるPドナーの原子数をその単位体積のSiC結晶に含まれるドナーの原子総数(=Pドナーの原子数+Nドナーの原子数)で除した値(比率)が0.01〜0.17(1〜17%)の範囲内に調整されている。これによって、ソース領域4と表面電極10のコンタクト抵抗が実用的なレベルまで低下し、n型のソース領域4とp型のボディ領域3の間のpn接合界面をリークする電流を十分に低下させることに成功している。
If only N ions are used as the donor, the contact resistance between the
When only P ions are used as the donor and the concentration is 1E19 / cm 3 or more, the contact resistance between the
In this example, the value obtained by dividing the number of P donor atoms contained in a unit volume SiC crystal by the total number of donor atoms contained in the unit volume SiC crystal (= number of P donor atoms + number of N donor atoms) ( Ratio) is adjusted within a range of 0.01 to 0.17 (1 to 17%). As a result, the contact resistance between the
図4の(a)は、PイオンとNイオンの両者を合計した濃度が1E19/cm3であるという条件下でPイオンの比率を変化させた場合に、SiC結晶に作用する応力の関係を示している。Pイオンの比率が0%の場合(すなわちNイオンのみを用いる場合)は、大きな原子が小さな原子に置換されるので、結晶内に引張応力が作用する。Pイオンの比率が100%の場合(すなわちPイオンのみを用いる場合)は、小さな原子が大きな原子に置換されるので、結晶内に圧縮応力が作用する。Pイオンの比率を0%から増加させていくと、結晶内の応力は、引張応力が作用する状態から応力が作用しない状態を経て圧縮応力が作用する状態となる。Pイオンの比率が0%の場合の応力レベルでは、pn接合界面のリーク電流の原因となる結晶欠陥がそれほどに発展しないことがわかっている。本実施例では、それと同じレベルの応力レベル(引張と圧縮の相違はあるものの)に留まる比率を用いる。計算と実証によって、Pイオンの比率が17%以下であれば、pn接合界面のリーク電流の原因となる結晶欠陥はそれほどに発展しないことが確認された。 FIG. 4A shows the relationship between stresses acting on the SiC crystal when the ratio of P ions is changed under the condition that the total concentration of both P ions and N ions is 1E19 / cm 3. Show. When the proportion of P ions is 0% (that is, when only N ions are used), a large atom is replaced with a small atom, so that tensile stress acts in the crystal. When the ratio of P ions is 100% (that is, when only P ions are used), a small atom is replaced by a large atom, so that compressive stress acts in the crystal. When the proportion of P ions is increased from 0%, the stress in the crystal changes from a state where tensile stress is applied to a state where compressive stress is applied through a state where no stress is applied. It has been found that at the stress level when the proportion of P ions is 0%, the crystal defects that cause the leakage current at the pn junction interface do not develop so much. In this embodiment, a ratio that remains at the same level of stress level (although there is a difference between tension and compression) is used. Calculations and demonstrations confirmed that if the proportion of P ions is 17% or less, crystal defects that cause leakage current at the pn junction interface do not develop so much.
図2は、Pイオンのみを注入してソース領域4を形成した場合に得られる半導体装置の断面を観察した結果を示している。ソース領域4からボディ領域3に達する結晶欠陥13が多く観察され、リーク電流の原因となることがわかる。
図3は、Pイオンの比率が17%以下の条件でソース領域4を形成した場合に得られる半導体装置の断面を観察した結果を示している。ソース領域4からボディ領域3に達する結晶欠陥13が消失することがわかる。
FIG. 2 shows a result of observing a cross section of the semiconductor device obtained when the
FIG. 3 shows a result of observing a cross section of the semiconductor device obtained when the
図4の(c)は、PイオンとNイオンの両者を合計した濃度が1E19/cm3であるという条件下でPイオンの比率を変化させた場合の、ソース領域4と表面電極10のコンタクト抵抗の大きさを示している。Pイオンの比率が1%以上であれば、Nドナーのみを使用する場合に比して、ソース領域4と表面電極10のコンタクト抵抗が低下する。
以上のことから、本実施例では、図4(b)に示す様に、Pドナーの比率を0.01〜0.17(1〜17%)としている。
FIG. 4C shows the contact between the
From the above, in this embodiment, as shown in FIG. 4B, the ratio of P donor is set to 0.01 to 0.17 (1 to 17%).
本実施例では、4H―SiCを用いる。ただし本技術の有用性は4H―SiCに限られず、6H―SiCや3C―SiCにも用いることができる。 In this embodiment, 4H—SiC is used. However, the usefulness of the present technology is not limited to 4H—SiC but can also be used for 6H—SiC and 3C—SiC.
(実施例1の製造方法)
図5は、実施例1の製造方法を示している。(1)に示すように、n型のSiC基板(ドレイン領域1とする)の表面に、n型のドリフト領域2とp型のボディ領域3を形成する。この段階では、ボディ領域3の表面3aが、その後にソース領域4とボディコンタクト領域5とする高さまで延びている。前記したように、ボディ領域3は、ドリフト領域2上にエピタキシャル成長した層であってもよいし、アクセプタを注入して形成した層であってもよい。
(Manufacturing method of Example 1)
FIG. 5 shows the manufacturing method of the first embodiment. As shown in (1), an n-
図5の(2)はソース領域4の形成工程を示している。ソース領域4に対応する開口を持つマスク14越しに、PイオンとNイオンを注入してn型のソース領域4とする。この際には、Pドナーの比率を前記した比率とする。
図5の(3)はボディコンタクト領域5の形成工程を示している。ボディコンタクト領域5に対応する開口を持つマスク15越しに、アクセプタを注入してp型のボディコンタクト領域5とする。アクセプタには、Al(アルミ)またはB(ボロン)等を用いることができる。(3)の工程では、p型のボディ領域3のなかでSiC基板12の表面12aに露出する範囲のp型アクセプタ濃度を高めることによって、ボディコンタクト領域5と表面電極10がオーミック接触するようにする。
FIG. 5B shows a process for forming the
FIG. 5 (3) shows a process for forming the
図5の(4)は、トレンチ6に対応する開口を持つマスク16越しにエッチングしてトレンチ6を形成する工程を示す。その後に、トレンチ6の側面と底面にゲート絶縁膜7を形成し、その内側にゲート電極8を充填し、絶縁膜9を形成し、表面電極10と裏面電極11を形成する。それによって、図5の(5)に示す半導体装置が得られる。
FIG. 5 (4) shows a process of forming the
(実施例2の製造方法)
実施例1の製造方法では、p型ボディ領域3の一部にPイオンとNイオンの両者を注入してn型のソース領域4とする。p型のボディ領域3を形成するためにイオン注入工程を実施する場合は、同じ領域にアクセプタ注入工程とドナー注入工程を実施する。この場合繰り返してイオン注入工程を実施することによってソース領域4に無視できない結晶欠陥が発生する恐れがある。実施例2の製造方法はこの問題に対処している。
(Production method of Example 2)
In the manufacturing method of Example 1, both P ions and N ions are implanted into a part of the p-
図6(1)に示す様に、この方法では、ドリフト領域2を形成する際に、表面12aに至るn型のSiC結晶を成長させる。その状態で、ソース領域4を被覆するマスク17越しにアクセプタを注入し、ボディ領域の一部3aを形成する。ソース領域4を形成する範囲にはアクセプタを注入しない。図6(2)では、ソース領域4に対応する開口を持つマスク18越しにアクセプタを注入し、ボディ領域の残部3bを形成する。この工程では、アクセプタが表面近傍を貫通してそれよりも深部に注入される条件で注入する。(1)と(2)で実施するアクセプタ注入工程によって、領域3aと領域3bはほぼ同じ濃度となり、連続したボディ領域3となる。(3)ではソース領域4に対応する開口を持つマスク18越しにPイオンとNイオンの両者を注入してn型のソース領域4を形成する。この際には、Pドナーの比率を前記した比率とする。(4)ではボディコンタクト領域5に対応する開口を持つマスク19越しにアクセプタを注入してボディコンタクト領域5とする。図6の(4)の状態で、図5の(3)の半導体構造が得られる。それ以後は実施例1の製造方法と同じ方法によって、図1に示した半導体装置を製造することができる。図5(5)における参照番号20は、トレンチ形成用のマスクを示している。
実施例2の製造方法によると、ソース領域4に対しては(1)のアクセプタ注入工程を実施しない。(2)のアクセプタ注入工程では、アクセプタがソース領域4を通過するが、通過するだけであって、ソース領域4にアクセプタが留まらない。通過する場合に生じる損傷は、アクセプタが留まる場合に生じる損傷よりも軽度である。実施例2の製造方法によると、ソース領域4の結晶構造がアクセプタの注入によって損傷する程度を軽微に抑えることができる。
As shown in FIG. 6A, in this method, when the
According to the manufacturing method of the second embodiment, the acceptor implantation step (1) is not performed on the
上記実施例では、ソース電極に接するn型のソース領域に本技術を適用しているが、本技術の有用性はそれに限られない。n型のドレイン領域、n型のエミッタ領域、n型のコレクタ領域、n型のカソード領域など、電極に接するn型領域に広く適用することができる。 In the above embodiment, the present technology is applied to the n-type source region in contact with the source electrode, but the usefulness of the present technology is not limited thereto. The present invention can be widely applied to n-type regions in contact with electrodes, such as an n-type drain region, an n-type emitter region, an n-type collector region, and an n-type cathode region.
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
1:ドレイン領域(n型のSiC基板を利用する)
2:ドリフト領域
3:ボディ領域
4:ソース領域
5:ボディコンタクト領域
6:トレンチ
7:ゲート絶縁膜
8:ゲート電極
9:絶縁膜
10:表面電極
11:裏面電極
12:SiC基板
13:結晶欠陥
14〜20:マスク
1: Drain region (using an n-type SiC substrate)
2: Drift region 3: Body region 4: Source region 5: Body contact region 6: Trench 7: Gate insulating film 8: Gate electrode 9: Insulating film 10: Front electrode 11: Back electrode 12: SiC substrate 13:
Claims (3)
前記SiC基板の前記電極に接する範囲内にn型領域が形成されており、
そのn型領域では、PドナーとNドナーが混在しており、単位体積に含まれるPの原子数を前記単位体積に含まれるドナーの原子総数で除した値が0.01〜0.17であることを特徴とする半導体装置。 A SiC substrate and an electrode formed on the surface of the SiC substrate;
An n-type region is formed in a range in contact with the electrode of the SiC substrate,
In the n-type region, P donors and N donors are mixed, and the value obtained by dividing the number of P atoms contained in the unit volume by the total number of donor atoms contained in the unit volume is 0.01 to 0.17. There is a semiconductor device.
前記SiC基板の前記表面における前記n型領域の形成範囲と前記p型領域の形成範囲の双方にアクセプタを注入する工程と、
前記n型領域の単位体積に含まれるPの原子数を前記単位体積に含まれるドナーの原子総数で除した値が0.01〜0.17となる比率で、前記SiC基板の前記表面における前記n型領域の形成範囲にPドナーとNドナーを注入する工程を備えている、半導体装置の製造方法。 A method of manufacturing a semiconductor device, wherein an n-type region and a p-type region are formed in a range facing a surface of a SiC substrate, and an electrode formed on the surface of the SiC substrate is electrically connected to the n-type region. ,
Injecting an acceptor into both the formation range of the n-type region and the formation range of the p-type region on the surface of the SiC substrate;
The ratio of the number of P atoms contained in the unit volume of the n-type region divided by the total number of donor atoms contained in the unit volume is 0.01 to 0.17, and the surface of the SiC substrate is A method for manufacturing a semiconductor device, comprising a step of injecting a P donor and an N donor into an n-type region formation range.
前記SiC基板の前記表面における前記p型領域の形成範囲にアクセプタを注入する工程と、
前記n型領域の単位体積に含まれるPの原子数を前記単位体積に含まれるドナーの原子総数で除した値が0.01〜0.17となる比率で、前記SiC基板の前記表面における前記n型領域の形成範囲にPドナーとNドナーを注入する工程を備えている、半導体装置の製造方法。 A method of manufacturing a semiconductor device, wherein an n-type region and a p-type region are formed in a range facing a surface of a SiC substrate, and an electrode formed on the surface of the SiC substrate is electrically connected to the n-type region. ,
Injecting an acceptor into a formation range of the p-type region on the surface of the SiC substrate;
The ratio of the number of P atoms contained in the unit volume of the n-type region divided by the total number of donor atoms contained in the unit volume is 0.01 to 0.17, and the surface of the SiC substrate is A method for manufacturing a semiconductor device, comprising a step of injecting a P donor and an N donor into an n-type region formation range.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020096080A (en) * | 2018-12-12 | 2020-06-18 | トヨタ自動車株式会社 | Method of manufacturing semiconductor device |
JP2020129622A (en) * | 2019-02-08 | 2020-08-27 | 富士電機株式会社 | Method for manufacturing semiconductor device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173584A (en) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | Semiconductor device |
JP2009231545A (en) * | 2008-03-24 | 2009-10-08 | Fuji Electric Device Technology Co Ltd | Silicon carbide mos semiconductor device |
JP2012064658A (en) * | 2010-09-14 | 2012-03-29 | Denso Corp | Silicon carbide semiconductor device and manufacturing method thereof |
WO2014207856A1 (en) * | 2013-06-26 | 2014-12-31 | 株式会社日立製作所 | Silicon carbide semiconductor device and method for manufacturing same |
JP2015015486A (en) * | 2008-03-03 | 2015-01-22 | 富士電機株式会社 | Method for manufacturing trench gate type semiconductor device |
-
2016
- 2016-04-07 JP JP2016077603A patent/JP2017188607A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173584A (en) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | Semiconductor device |
JP2015015486A (en) * | 2008-03-03 | 2015-01-22 | 富士電機株式会社 | Method for manufacturing trench gate type semiconductor device |
JP2009231545A (en) * | 2008-03-24 | 2009-10-08 | Fuji Electric Device Technology Co Ltd | Silicon carbide mos semiconductor device |
JP2012064658A (en) * | 2010-09-14 | 2012-03-29 | Denso Corp | Silicon carbide semiconductor device and manufacturing method thereof |
WO2014207856A1 (en) * | 2013-06-26 | 2014-12-31 | 株式会社日立製作所 | Silicon carbide semiconductor device and method for manufacturing same |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020096080A (en) * | 2018-12-12 | 2020-06-18 | トヨタ自動車株式会社 | Method of manufacturing semiconductor device |
JP2020129622A (en) * | 2019-02-08 | 2020-08-27 | 富士電機株式会社 | Method for manufacturing semiconductor device |
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