本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が1〜50nmである結晶を含む。また、この明細書においては、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。そして、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
[実施の形態1]
図1は、この発明の実施の形態1による光電変換装置の構成を示す平面図である。図2は、図1に示す線II−IIにおける光電変換装置の断面図である。
図1および図2を参照して、この発明の実施の形態1による光電変換装置10は、半導体基板1と、反射防止膜2と、パッシベーション膜3と、n型非晶質半導体層4と、p型非晶質半導体層5と、電極6,7とを備える。
半導体基板1は、例えば、n型単結晶シリコン基板からなる。半導体基板1は、例えば、100〜150μmの厚さを有する。そして、半導体基板1は、一方の表面にテクスチャ構造が形成されている。テクスチャ構造が形成された面を「受光面」と言う。
反射防止膜2は、半導体基板1の一方の表面(受光面)に接して配置される。
パッシベーション膜3は、半導体基板1の受光面と反対側の表面(裏面)に接して配置される。
n型非晶質半導体層4は、パッシベーション膜3に接して配置される。
p型非晶質半導体層5は、半導体基板1の面内方向(Y軸方向)においてn型非晶質半導体層4と交互に配置される。より詳しくは、p型非晶質半導体層5は、半導体基板1の面内方向(Y軸方向)においてn型非晶質半導体層4との間で所望の間隔を隔てて配置される。
そして、n型非晶質半導体層4およびp型非晶質半導体層5は、半導体基板1の面内方向(Y軸方向)に交互に配置される。
n型非晶質半導体層4は、n型非晶質半導体層4の長手方向(X軸方向)において、所望の間隔で膜厚減少領域41を有する。膜厚減少領域41は、n型非晶質半導体層4のうち、膜厚減少領域41以外の部分よりも膜厚が薄い領域である。そして、膜厚減少領域41は、n型非晶質半導体層4の幅方向(Y軸方向)にn型非晶質半導体層4を横断する。n型非晶質半導体層4は、少なくとも1つの膜厚減少領域41を含んでいればよい。
p型非晶質半導体層5は、p型非晶質半導体層5の長手方向(X軸方向)において、所望の間隔で膜厚減少領域51を有する(図2参照)。膜厚減少領域51は、p型非晶質半導体層5のうち、膜厚減少領域51以外の部分よりも膜厚が薄い領域である。そして、膜厚減少領域51は、p型非晶質半導体層5の幅方向(Y軸方向)にp型非晶質半導体層5を横断する。p型非晶質半導体層5は、少なくとも1つの膜厚減少領域51を含んでいればよい。
電極6は、n型非晶質半導体層4上にn型非晶質半導体層4に接して配置される。
電極7は、p型非晶質半導体層5上にp型非晶質半導体層5に接して配置される。
電極6がn型非晶質半導体層4上からはみ出さないように配置され、電極7がp型非晶質半導体層5上からはみ出さないように配置されることが好ましい。
隣り合うn型非晶質半導体層4とp型非晶質半導体層5との間のギャップ領域に電極6(または電極7)が形成されると、これらの領域において、パッシベーション膜3を介してpn接合のリーク電流が増大するからである。
従って、隣り合う電極6と電極7とは、Y軸方向に距離Lだけ隔てて配置されている。距離Lは、例えば、100〜300μmである。
膜厚減少領域41,51の膜厚T1は、膜厚減少領域41,51が形成されていない領域の膜厚T2の10%〜80%の範囲の膜厚である。
このように、n型非晶質半導体層4およびp型非晶質半導体層5は、長手方向(X軸方向)に所望の間隔で膜厚減少領域41,51をそれぞれ有するが、膜厚減少領域41,51が膜厚減少領域41,51以外の領域の膜厚T2に対して10〜80%の膜厚T1を有する。その結果、長さ方向に一定の膜厚を有するn型非晶質半導体層およびp型非晶質半導体層が半導体基板上に形成される場合に比べ、半導体基板に印加される応力が軽減され、半導体基板に反りや撓みが発生するのを抑制できる。
また、n型非晶質半導体層4およびp型非晶質半導体層5は、長手方向(X軸方向)において、ひと繋がりになっているので、n型非晶質半導体層4およびp型非晶質半導体層5が長手方向に繋がっていない場合よりもパッシベーション効果を得ることができる。
更に、膜厚減少領域41,51は、p型またはn型を示すドーパントを含む。例えば、SIMS(Secondary Ion Mass Spectroscopy)による分析結果によれば、膜厚減少領域41,51は、1×1020cm−3以上のドーパント(ボロンまたはリン)を含む。
膜厚減少領域41,51は、ドーパントを含んだ良好な導電層であることが好ましい。膜厚減少領域41,51が良好な導電層であれば、導電型半導体層の電界パッシベーション効果によって、キャリアの寿命が低下せず、キャリアを電極に有効に収集できるからである。
なお、ドーパントをEDX(エネルギー分散型X線分析)等のSIMS以外の方法を用いて検出してもよい。
膜厚減少領域41,51の下は、パッシベーション膜3の化学的なパッシベーション効果に加え、n型非晶質半導体層4およびp型非晶質半導体層5の導電型半導体層の電界パッシベーション効果により、キャリアは、寿命が低下せず、電極に有効に収集される。
従って、膜厚減少領域41,51を設けずに、n型非晶質半導体層およびp型非晶質半導体層が離間している場合に比べて、曲線因子が向上して、良好な特性が得られる。
そして、膜厚減少領域41,51は、良好な電界パッシベーション効果が得られるように、1nm以上の膜厚を有することが好ましい。なお、膜厚減少領域41,51は、膜厚減少領域41,51以外の部分よりも膜厚が薄いので、膜厚減少領域41,51以外の部分の膜厚よりも厚くなることはない。
光電変換装置10においては、X軸方向における膜厚減少領域41の位置は、X軸方向における膜厚減少領域51の位置と異なる。そして、膜厚減少領域41,51のX軸方向における長さは、例えば、2mm以下であり、半導体基板1で発生するキャリア(電子および正孔)の拡散長(例えば、約2mm)よりも短い。従って、膜厚減少領域41,51の下の領域におけるキャリアの再結合が抑制され、キャリアの収集効率を向上させることができる。
また、膜厚減少領域上に電極を配置しない場合、X軸方向における膜厚減少領域41の位置とX軸方向における膜厚減少領域51の位置とが異なることによって、X軸方向における膜厚減少領域41の位置とX軸方向における膜厚減少領域51の位置とが同じである場合よりもキャリアの収集効率を向上できる。
X軸方向における膜厚減少領域41の位置とX軸方向における膜厚減少領域51の位置とが異なる場合、膜厚減少領域41の直下で光励起された正孔が、隣り合うp型非晶質半導体層5に向かって拡散して膜厚減少領域51を有しないp型非晶質半導体層5の直下に至り、電極7に収集される。
一方、X軸方向における膜厚減少領域41の位置とX軸方向における膜厚減少領域51の位置とが同じである場合、膜厚減少領域41の直下で光励起された正孔が、隣り合うp型非晶質半導体層5に向かって拡散すると、そこには、膜厚減少領域51が存在するので、電極7に収集され難くなる。
以上のことは、膜厚減少領域51の直下で光励起された正孔についても同様である。
従って、X軸方向における膜厚減少領域41の位置とX軸方向における膜厚減少領域51の位置とが異なる方がキャリアの収集効率を向上できる。
反射防止膜2は、例えば、シリコン酸化膜とシリコン窒化膜とからなる。そして、シリコン酸化膜が半導体基板1に接して配置され、シリコン窒化膜がシリコン酸化膜に接して配置される。シリコン酸化膜は、例えば、20nmの膜厚を有し、シリコン窒化膜は、例えば、60nmの膜厚を有する。
パッシベーション膜3は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、および多結晶シリコンのいずれかからなる。
パッシベーション膜3が非晶質シリコンの酸化物からなる場合、パッシベーション膜3は、シリコンの熱酸化膜からなっていてもよいし、プラズマCVD(Chemical Vapour Deposition)法等の気相成膜法によって形成されたシリコンの酸化物からなっていてもよい。
パッシベーション膜3は、例えば、1〜20nmの膜厚を有し、好ましくは、1〜3nmの膜厚を有する。そして、パッシベーション膜3がシリコンの絶縁膜からなる場合、パッシベーション膜3は、キャリア(電子および正孔)がトンネル可能な膜厚を有する。実施の形態1においては、パッシベーション膜3は、i型非晶質シリコンからなるものとする。
n型非晶質半導体層4は、n型の導電型を有し、水素を含有する非晶質半導体層である。n型非晶質半導体層4は、例えば、n型非晶質シリコン、n型非晶質シリコンゲルマニウム、n型非晶質ゲルマニウム、n型非晶質シリコンカーバイド、n型非晶質シリコンナイトライド、n型非晶質シリコンオキサイド、n型非晶質シリコンオキシナイトライド、およびn型非晶質シリコンカーボンオキサイド等からなる。
n型非晶質半導体層4は、例えば、n型ドーパントとしてリン(P)を含む。
そして、n型非晶質半導体層4の膜厚は、例えば、5〜20nmである。
p型非晶質半導体層5は、p型の導電型を有し、水素を含有する非晶質半導体層である。p型非晶質半導体層5は、例えば、p型非晶質シリコン、p型非晶質シリコンゲルマニウム、p型非晶質ゲルマニウム、p型非晶質シリコンカーバイド、p型非晶質シリコンナイトライド、p型非晶質シリコンオキサイド、p型非晶質シリコンオキシナイトライド、およびp型非晶質シリコンカーボンオキサイド等からなる。
p型非晶質半導体層5は、例えば、p型ドーパントとしてボロン(B)を含む。
そして、p型非晶質半導体層5の膜厚は、例えば、5〜20nmである。
電極6,7は、例えば、Ag(銀)、Ni(ニッケル)、Al(アルミニウム)、Cu(銅)、Sn(錫)、Pt(プラチナ)、Au(金)、Ti(チタン)等の金属、ITO等の酸化物導電体膜、又はこれらの金属の合金、又はこれら金属の積層膜で構成されている。電極6,7は、導電率の高い金属により構成されていることが好ましい。電極6,7の厚さは、例えば、50nm〜1μm程度である。
図3は、p型非晶質半導体層5を形成するためのメタルマスクの平面図である。
図3の(b)は、図3の(a)に示す線IIIB−IIIBにおけるメタルマスクの断面図である。
図3を参照して、メタルマスク200は、p型非晶質半導体層5を形成するための複数の開口領域201を有する。
複数の開口領域201は、Y軸方向に一定の間隔を隔てて配置されている(図3の(a)参照)。Y軸方向に隣り合う開口領域201と開口領域201の間隔GAは、約2mm以下である。
開口領域201は、膜厚減少領域51以外のp型非晶質半導体層5を形成するための開口部201Aと、膜厚減少領域51を形成するための凸部201Bとを有する。
凸部201Bは、厚さ(Z軸方向の長さ)が、開口部201AのZ軸方向の長さの10%〜70%の範囲となるようにハーフエッチングされている。なお、凸部201Bは、厚さ(Z軸方向の長さ)が開口部201AのZ軸方向の長さよりも小さければよい。また、凸部201Bは、少なくとも1つ設けられていればよい。
従って、メタルマスク200は、所定の間隔で一列に配列された複数の開口部201Aと、隣り合う2つの開口部201A間に配置され、かつ、開口部201Aの深さよりも小さい厚さを有する少なくとも1つの凸部201Bとを含む。
このように、凸部201Bが設けられることにより、開口領域201は、区切られ、開口部201Aの長辺と短辺の長さの比(アスペクト比)を小さくすることができる。そして、開口部201Aのアスペクト比は、300以下が好ましい。その結果、メタルマスク200の機械的強度が増し、メタルマスクの洗浄や加熱を行った場合でも、メタルマスク200の変形を抑制することができる。
また、プラズマCVD法を用いてp型非晶質半導体層5を成膜することにより、ハーフエッチングされた凸部201Bの下側に反応ガスが回り込み、開口部201Aに成膜されるp型非晶質半導体層5よりも膜厚が薄い膜厚減少領域51のp型非晶質半導体層5が凸部201Bの下側に成膜される。なお、凸部201Bの大きさにもよるが、凸部201Bの下側に成膜されるp型非晶質半導体層5の膜厚は、開口部201Aに成膜されるp型非晶質半導体層5の10%〜80%程度である。
メタルマスク200は、ステンレス鋼、銅、ニッケル、ニッケルを含む合金(例えば、SUS430、42アロイ、又はインバー材等)、モリブデン等の金属で構成されていてもよい。メタルマスク200に代えて、ガラス、セラミック(アルミナ、ジルコニア等)、有機フィルム等で構成されたマスクを用いてもよい。また、半導体基板をエッチングしたマスクを用いてもよい。また、メタルマスク200の厚さは、例えば、50μm〜300μm程度が好ましい。この場合、メタルマスク200が磁力で曲がったり、浮いたりし難い。
半導体基板1の熱膨張係数と、原料コストとを考慮すると、メタルマスク200は、42アロイがより好ましい。メタルマスク200の厚さに関し、製造コストを考慮すると、メタルマスク200を1回で使い捨てることは問題となる。メタルマスク200を何度も使用することによって生産のランニングコストを抑制することができるため、メタルマスク200を再生して多数回使用することが好ましい。この場合、再生方法の1つとして、メタルマスク200に付着する成膜物を、弗酸やNaOHを用いて除去することなどが挙げられる。
図4は、n型非晶質半導体層4を形成するためのメタルマスクの平面図である。図4の(b)は、図4の(a)に示す線IVB−IVBにおけるメタルマスク300の断面図である。
図4を参照して、メタルマスク300は、n型非晶質半導体層4nを形成するための複数の開口領域301を有する。
メタルマスク300の詳細な説明は、図3に示すメタルマスク200の詳細な説明と同じであり、開口領域201、開口部201Aおよび凸部201Bをそれぞれ開口領域301、開口部301Aおよび凸部301Bと読み替え、p型非晶質半導体層5をn型非晶質半導体層4と読み替え、膜厚減少領域51を膜厚減少領域41と読み替えればよい。
なお、メタルマスク300において、Y軸方向に隣接する開口部301Aの間隔GAは、約500〜1500μmである。
その結果、メタルマスク300は、所定の間隔で一列に配列された複数の開口部301Aと、隣り合う2つの開口部301A間に配置され、かつ、開口部301Bの深さよりも小さい厚さを有する少なくとも1つの凸部301Bとを含む。
図5は、電極6,7を形成するためのメタルマスクの平面図である。図5を参照して、メタルマスク400は、電極6を形成するための複数の開口部401nと、電極7を形成するための複数の開口部401pとを有する。開口部401p,401nのアスペクト比は、300以下が好ましい。
メタルマスク400は、上述のメタルマスク200,300と同様、金属、セラミック、ガラス、有機物等の材料が用いられる。メタルマスク400に用いられる材料や加工方法によって、メタルマスク400を用いて形成された電極6,7の端部は、メタルマスク400の開口部401p,401nのように角張った形状になりにくい場合がある。
図6から図9は、それぞれ、図1に示す光電変換装置10の製造方法を示す第1から第4の工程図である。
図6を参照して、光電変換装置10の製造が開始されると、バルクのシリコンからワイヤーソーによって100〜300μmの厚さを有するウェハを切り出す。そして、ウェハの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板1’を準備する(図6の工程(a)参照)。
そして、半導体基板1’の一方の面に保護膜20を形成する(図6の工程(b)参照)。保護膜20は、例えば、シリコン酸化膜およびシリコン窒化膜からなる。
その後、保護膜20が形成された半導体基板1’をNaOHおよびKOH等のアルカリ溶液(例えば、KOH:1〜5wt%、イソプロピルアルコール:1〜10wt%の水溶液)を用いてエッチングする。これによって、保護膜20が形成された半導体基板1’の面と反対側の表面が異方性エッチングされ、ピラミッド形状のテクスチャ構造が形成される。そして、保護膜20を除去することによって半導体基板1が得られる(図6の工程(c)参照)。
その後、プラズマCVD法を用いて半導体基板1の裏面にi型非晶質シリコンを堆積してパッシベーション膜3を形成し、スパッタリング法等を用いて半導体基板1の受光面にシリコン酸化膜およびシリコン窒化膜を順次積層して反射防止膜2を形成する(図6の工程(d)参照)。
i型非晶質シリコンは、次のように形成される。半導体基板1の温度を130〜180℃に設定し、0〜100sccmの水素(H2)ガスおよび40sccmのシラン(SiH4)ガスを反応室に流し、反応室の圧力を40〜120Paに設定する。その後、RFパワー密度が5〜15mW/cm2である高周波電力(13.56MHz)を平行平板電極に印加する。これによって、i型非晶質シリコンが半導体基板1の受光面上に形成される。
図6の工程(d)の後、半導体基板1をプラズマ装置の反応室に入れ、上述したメタルマスク200を半導体基板1のパッシベーション膜3上に配置する(図7の工程(e)参照)。
そして、半導体基板1の温度を150〜210℃に設定し、0〜100sccmのH2ガス、40sccmのSiH4ガス、および40sccmのジボラン(B2H6)ガスを反応室に流し、反応室の圧力を40〜120Paに設定する。その後、RFパワー密度が5〜15mW/cm2である高周波電力(13.56MHz)を平行平板電極に印加する。なお、B2H6ガスは、水素によって希釈されており、B2H6ガスの濃度は、例えば、2%である。
これによって、メタルマスク200によって覆われていないパッシベーション膜3の領域とメタルマスク200の凸部201Bに対向するパッシベーション膜3の領域とにp型非晶質シリコンが堆積され、p型非晶質半導体層pがパッシベーション膜3上に形成される(図7の工程(f)参照)。この場合、メタルマスク200上にも、n型非晶質シリコン31が堆積する。
図7の工程(f)の後、メタルマスク200に代えてメタルマスク300をパッシベーション膜3およびp型非晶質半導体層5上に配置する(図7の工程(g)参照)。
なお、図13の工程(g)においては、メタルマスク300は、パッシベーション膜3から離れているように図示されているが、p型非晶質半導体層5の膜厚は、上述したように5〜20nmと非常に薄いので、実際には、メタルマスク300は、パッシベーション膜3に近接して配置されている。
そして、半導体基板1の温度を約170℃に設定し、0〜100sccmのH2ガス、40sccmのSiH4ガス、および40sccmのホスフィン(PH3)ガスを反応室に流し、反応室の圧力を40〜200Paに設定する。その後、RFパワー密度が約8.33mW/cm2である高周波電力(13.56MHz)を平行平板電極に印加する。なお、PH3ガスは、水素によって希釈されており、PH3ガスの濃度は、例えば、1%である。
これによって、メタルマスク300によって覆われていないパッシベーション膜3の領域とメタルマスク300の凸部301Bに対向するパッシベーション膜3の領域とにn型非晶質シリコンが堆積され、n型非晶質半導体層4がパッシベーション膜3上に形成される(図8の工程(h)参照)。この場合、メタルマスク300上にも、n型非晶質シリコン32が堆積する。
n型非晶質半導体層4を堆積した後、メタルマスク300を除去すると、半導体基板1の面内方向に交互に配置されたn型非晶質半導体層4およびp型非晶質半導体層5がパッシベーション膜3上に形成された状態になる(図8の工程(i)参照)。
図8の工程(i)の後、開口部401n,401pがそれぞれn型非晶質半導体層4およびp型非晶質半導体層5上に位置するようにメタルマスク400を配置する(図8の工程(j)参照)。
そして、蒸着法等によって、メタルマスク400を介して電極6,7をそれぞれn型非晶質半導体層4およびp型非晶質半導体層5上に形成する(図9の工程(k)参照)。電極6,7の膜厚は、50nm〜1μmが好ましく、50nm〜500nmがさらに好ましい。電極6,7が厚くなると、半導体基板1にかかる応力が強くなり、半導体基板1の反りの原因となるからである。
電極6,7の形成によって、光電変換装置10が完成する(図9の工程(l)参照)。
図10は、膜厚減少領域41,51の膜厚分布を示す模式図である。図10の(a)は、n型非晶質半導体層4の膜厚減少領域41の膜厚分布を示し、図10の(b)は、p型非晶質半導体層5の膜厚減少領域51の膜厚分布を示す。
図10の紙面上、左右方向がn型非晶質半導体層4およびp型非晶質半導体層5の長さ方向である。そして、領域AreaIは、メタルマスク200,300の開口部201A,301Aに対応して形成されるn型非晶質半導体層4およびp型非晶質半導体層5を示す。
また、領域AreaII〜AreaIVは、メタルマスク200,300の凸部201B,301Bに対応して形成される膜厚減少領域41,51を示す。
n型非晶質半導体層4およびp型非晶質半導体層5の膜厚は、領域AreaIが最も厚く、領域AreaIIが2番目に厚く、概ね、領域AreaIの膜厚の50%以上の領域であり、領域AreaIIIが3番目に厚く、概ね、領域AreaIの膜厚の20%〜50%の領域であり、領域AreaIVが最も薄く、概ね、領域AreaIの膜厚の20%以下程度の領域である。いずれの領域も、ドーパントを含む導電型半導体層であることがSIMS(Secondary Ion Mass Spectroscopy)などにより、確認できる。
従って、膜厚減少領域41,51では、n型非晶質半導体層4およびp型非晶質半導体層5は、その幅方向および長さ方向の両方において図10に示すような膜厚分布を有する。
図11は、n型非晶質半導体層4およびp型非晶質半導体層5の配列パターンの例を示す平面図である。
図11の紙面上、左右方向は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向を示し、上下方向は、n型非晶質半導体層4およびp型非晶質半導体層5の幅方向を示す。
図11を参照して、n型非晶質半導体層4およびp型非晶質半導体層5は、幅方向に交互に配列される。そして、n型非晶質半導体層4およびp型非晶質半導体層5は、同じ幅を有する。
膜厚減少領域41,51は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向において、同じ位置に配置される。
図11は、長手方向に一つのn型非晶質半導体層4、またはp型非晶質半導体層5が配置されているが、複数のn型非晶質半導体層4、または複数のp型非晶質半導体層5を配置してもよい。
n型非晶質半導体層4は、膜厚減少領域41を有し、p型非晶質半導体層5は、膜厚減少領域51を有する。
従って、1つのn型非晶質半導体層4およびp型非晶質半導体層5は、それぞれ膜厚減少領域41,51を介して、長さ方向に一繋がりになっている。
図12は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の別の配列パターンの例を示す平面図である。
図12の紙面上、左右方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の長さ方向を示し、上下方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の幅方向を示す。
図12は、図11に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンに電極6,7を追加したものである。
図12を参照して、電極6は、膜厚減少領域41を除くn型非晶質半導体層4上に配置され、電極7は、膜厚減少領域51を除くp型非晶質半導体層5上に配置される。
従って、電極6,7は、膜厚減少領域41,51に配置されない構成である。
なお、n型非晶質半導体層4およびp型非晶質半導体層5が図12に示す平面形状を有する場合、電極6,7をそれぞれ膜厚減少領域41,51にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域41,51に配置される電極6,7の幅は、図10の領域AreaIIおよび領域AreaIIIに相当する幅よりも狭くすることが望ましい。
図13は、n型非晶質半導体層4およびp型非晶質半導体層5の別の配列パターンの例を示す平面図である。
図13の紙面上、左右方向は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向を示し、上下方向は、n型非晶質半導体層4およびp型非晶質半導体層5の幅方向を示す。
図13は、長手方向に一つのn型非晶質半導体層4、またはp型非晶質半導体層5が配置されているが、複数のn型非晶質半導体層4、または複数のp型非晶質半導体層5を配置してもよい。
図13を参照して、膜厚減少領域41は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向において、膜厚減少領域51と異なる位置に配置される。
この発明の実施の形態においては、異なる位置であれば、膜厚減少領域41と膜厚減少領域51は、任意の位置に形成されてもよい。
従って、1つのn型非晶質半導体層4およびp型非晶質半導体層5は、それぞれ、膜厚減少領域41および膜厚減少領域51を介して、長さ方向に一繋がりになっている。
図13についてのその他の説明は、図11についての説明と同じである。
図14は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の別の配列パターンの例を示す平面図である。
図14の紙面上、左右方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の長さ方向を示し、上下方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の幅方向を示す。
図14は、図13に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンに電極6,7を追加したものである。
図14を参照して、電極6は、膜厚減少領域41を除くn型非晶質半導体層4上に配置され、電極7は、膜厚減少領域51を除くp型非晶質半導体層5上に配置される。
従って、電極6,7は、膜厚減少領域41,51に配置されない構成である。
なお、n型非晶質半導体層4およびp型非晶質半導体層5が図14に示す平面形状を有する場合、電極6,7をそれぞれ膜厚減少領域41,51にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域41,51に配置される電極6,7の幅は、図10の領域AreaIIおよび領域AreaIIIに相当する幅よりも狭くすることが望ましい。
図15は、n型非晶質半導体層4およびp型非晶質半導体層5の更に別の配列パターンの例を示す平面図である。
図15の紙面上、左右方向は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向を示し、上下方向は、n型非晶質半導体層4およびp型非晶質半導体層5の幅方向を示す。
図15は、長手方向に1つのn型非晶質半導体層4、またはp型非晶質半導体層5が配置されているが、複数のn型非晶質半導体層4、または複数のp型非晶質半導体層5を配置してもよい。
図15を参照して、n型非晶質半導体層4の幅は、p型非晶質半導体層5の幅よりも広い。
なお、この発明の実施の形態においては、p型非晶質半導体層5の幅をn型非晶質半導体層4の幅よりも広くしてもよい。
図15についてのその他の説明は、図13についての説明と同じである。
図16は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の更に別の配列パターンの例を示す平面図である。
図16の紙面上、左右方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の長さ方向を示し、上下方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の幅方向を示す。
図16は、図15に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンに電極6,7を追加したものである。
図16を参照して、電極6は、膜厚減少領域41を除くn型非晶質半導体層4上に配置され、電極7は、膜厚減少領域51を除くp型非晶質半導体層5上に配置される。
従って、電極6,7は、膜厚減少領域41,51に配置されない構成である。
なお、n型非晶質半導体層4およびp型非晶質半導体層5が図16に示す平面形状を有する場合、電極6,7をそれぞれ膜厚減少領域41,51にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域41,51に配置される電極6,7の幅は、図10の領域AreaIIおよび領域AreaIIIに相当する幅よりも狭くすることが望ましい。
図17は、n型非晶質半導体層4およびp型非晶質半導体層5の更に別の配列パターンの例を示す平面図である。
図17の紙面上、左右方向は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向を示し、上下方向は、n型非晶質半導体層4およびp型非晶質半導体層5の幅方向を示す。
図17は、長手方向に1つのn型非晶質半導体層4、またはp型非晶質半導体層5が配置されているが、複数のn型非晶質半導体層4、または複数のp型非晶質半導体層5を配置してもよい。
図17を参照して、n型非晶質半導体層4の長さ方向における膜厚減少領域41の長さは、膜厚減少領域51の長さよりも短い。その結果、膜厚減少領域41の半導体基板1に対向する面積は、膜厚減少領域51の半導体基板1に対向する面積よりも狭くなり、膜厚減少領域41直下の半導体基板1の領域において、キャリアが再結合する割合を減少できる。
なお、この発明の実施の形態においては、p型非晶質半導体層5の長さ方向における膜厚減少領域51の長さ膜厚減少領域41の長さよりも短くしてもよい。
図17についてのその他の説明は、図13についての説明と同じである。
図18は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の更に別の配列パターンの例を示す平面図である。
図18の紙面上、左右方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の長さ方向を示し、上下方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の幅方向を示す。
図18は、図17に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンに電極6,7を追加したものである。
図18を参照して、電極6は、膜厚減少領域41を除くn型非晶質半導体層4上に配置され、電極7は、膜厚減少領域51を除くp型非晶質半導体層5上に配置される。
従って、電極6,7は、膜厚減少領域41,51に配置されない構成である。
なお、n型非晶質半導体層4およびp型非晶質半導体層5が図18に示す平面形状を有する場合、電極6,7をそれぞれ膜厚減少領域41,51にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域41,51に配置される電極6,7の幅は、図10の領域AreaIIおよび領域AreaIIIに相当する幅よりも狭くすることが望ましい。
図19は、n型非晶質半導体層4およびp型非晶質半導体層5の更に別の配列パターンの例を示す平面図である。
図19の紙面上、左右方向は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向を示し、上下方向は、n型非晶質半導体層4およびp型非晶質半導体層5の幅方向を示す。
図19は、長手方向に一つのn型非晶質半導体層4、またはp型非晶質半導体層5が配置されているが、複数のn型非晶質半導体層4、または複数のp型非晶質半導体層5を配置してもよい。
図19は、膜厚減少領域41と膜厚減少領域51との数が異なる形態である。
この発明の実施の形態においては、膜厚減少領域51を、p型非晶質半導体層5の長さ方向において、膜厚減少領域41と同じ位置に配置するとともに、n型非晶質半導体層4の膜厚減少領域41間の中央部に配置してもよい。
また、膜厚減少領域51を、p型非晶質半導体層5の長さ方向において、膜厚減少領域41と同じ位置に配置するとともに、n型非晶質半導体層4の膜厚減少領域41間の任意の位置に配置してもよい。
更に、図19に示す構成と異なる構成で、膜厚減少領域41を、n型非晶質半導体層4の長さ方向において、膜厚減少領域51と同じ位置に配置するとともに、任意の異なる位置にも配置する構成としてもよい。
また、更には、図19に示す構成と異なる構成で、膜厚減少領域41および膜厚減少領域51を、それぞれ、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向において、異なる位置に配置するとともに、個数も任意とする構成としてもよい。
図19についてのその他の説明は、図17についての説明と同じである。
図20は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の更に別の配列パターンの例を示す平面図である。
図20の紙面上、左右方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の長さ方向を示し、上下方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の幅方向を示す。
図20は、図19に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンに電極6,7を追加したものである
図20を参照して、電極6は、膜厚減少領域41を除くn型非晶質半導体層4上に配置され、電極7は、膜厚減少領域51を除くp型非晶質半導体層5上に配置される。
従って、電極6,7は、膜厚減少領域41,51に配置されない構成である。
なお、n型非晶質半導体層4およびp型非晶質半導体層5が図20に示す平面形状を有する場合、電極6,7をそれぞれ膜厚減少領域41,51にも形成して、長さ方向に一繋がりにしてもよい。この場合、膜厚減少領域41,51に配置される電極6,7の幅は、図10に示す領域AreaIIおよび領域AreaIIIに相当する幅よりも狭くすることが望ましい。
図21は、n型非晶質半導体層4およびp型非晶質半導体層5の更に別の配列パターンの例を示す平面図である。
図21の紙面上、左右方向は、n型非晶質半導体層4およびp型非晶質半導体層5の長さ方向を示し、上下方向は、n型非晶質半導体層4およびp型非晶質半導体層5の幅方向を示す。
図21を参照して、n型非晶質半導体層4およびp型非晶質半導体層5は、幅方向に交互に配列される。そして、n型非晶質半導体層4およびp型非晶質半導体層5は、同じ幅を有する。
図11は、複数のn型非晶質半導体層4、または複数のp型非晶質半導体層5が配置されている構成であって、膜厚減少領域41、または膜厚減少領域51が、n型非晶質半導体層4、またはp型非晶質半導体層5の端部に形成されている構成である。
隣り合う2つのn型非晶質半導体層4間において、n型非晶質半導体層4の端部に設けられたそれぞれの膜厚減少領域41は、繋がっていない。また、隣り合う2つのp型非晶質半導体層5間において、n型非晶質半導体層5の端部に設けられたそれぞれの膜厚減少領域51は、繋がっていない。
図22は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の更に別の配列パターンの例を示す平面図である。
図22の紙面上、左右方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の長さ方向を示し、上下方向は、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7の幅方向を示す。
図22は、図21に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンに電極6,7を追加したものである。
図22を参照して、電極6は、膜厚減少領域41を除くn型非晶質半導体層4上に配置され、電極7は、膜厚減少領域51を除くp型非晶質半導体層5上に配置される。
従って、電極6,7は、膜厚減少領域41,51に配置されない構成である。
なお、n型非晶質半導体層4およびp型非晶質半導体層5が図21に示す平面形状を有する場合、電極6,7をそれぞれ膜厚減少領域41,51にも形成してもよい。この場合、膜厚減少領域41,51に配置される電極6,7は、図10に示す領域AreaI、領域AreaII、および領域AreaIIIに相当する領域内に設けることが望ましい。
図11,13,15,17,19,21に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンを形成するためには、上述したメタルマスク200,300の開口部201A,301Aの長さおよび/または幅と凸部201B,301Bの位置とを図11,13,15,17,19,21に示すn型非晶質半導体層4およびp型非晶質半導体層5の配列パターンに対応するように決定すればよい。
上述したように、n型非晶質半導体層4およびp型非晶質半導体層5は、各種の平面形状を有する。そして、n型非晶質半導体層4およびp型非晶質半導体層5の平面形状に伴って、膜厚減少領域41,51は、各種の平面形状を有する。
また、1つのn型非晶質半導体層4およびp型非晶質半導体層5は、長さ方向において、膜厚減少領域41および膜厚減少領域51を介して、一繋がりになっている。
電極6,7がそれぞれ膜厚減少領域41,51にも配置される場合、電極6,7は、メタルマスク400において、開口部401n,401pをX軸方向に延ばした1つの開口部を有するメタルマスクによってそれぞれn型非晶質半導体層4および膜厚減少領域41と、p型非晶質半導体層5および膜厚減少領域51とに形成される。
n型非晶質半導体層4の幅がp型非晶質半導体層5の幅よりも広い場合、メタルマスク400において、開口部401nの幅を401pの幅よりも広くしたメタルマスクを用いて電極6,7をそれぞれn型非晶質半導体層4およびp型非晶質半導体層5上に形成する。
図23は、この発明の実施の形態における配線シートの一部を拡大した模式図である。図24は,光電変換装置(導電部を含む)の断面を示す模式図である。また、図25は,光電変換装置(導電部を含む)の他の方向の断面を示す模式図である。図26は、ワイヤーグリッドを用いた光電変換装置(導電部を含む)の断面を示す模式図である。
光電変換装置10の導電部を形成する際、光電変換装置10を配線回路と電気的に接続する。外部配線回路は、たとえば、図23に示す配線シートを用いることができる。また、他の方法として、ワイヤーグリッドを用いた接続とすることもできる。
図23を参照して、配線シート30は、絶縁性基板31と、n型用配線材32nと、p型用配線材32pとを備える。n型用配線材32nおよびp型用配線材32pは、絶縁性基板31の上に形成される。
絶縁性基板31は、絶縁性の材料であればよく、例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリフェニレンサルファイド(PPS)、ポリビニルフルオライド(PVF)、ポリイミド等を用いてもよい。絶縁性基板31の膜厚は、特に限定されないが、25μm以上、150μm以下程度が好ましい。また、絶縁性基板31は、1層構造でもよいし、2層以上の多層構造であってもよい。
n型用配線材32nおよびp型用配線材32pは、櫛歯形状を有し、所定の間隔を隔てて交互に配置されている。光電変換装置10の裏面に形成された電極6および電極7は、それぞれ、n型用配線材32nおよびp型用配線材32pと接合される(図24および図25参照)。
絶縁性基板31の表面には、接続用配線(図示略)が形成されている。接続用配線によって、隣り合う光電変換装置10のn型用配線材32nとp型用配線材32pとが電気的に接続され、配線シート30上の隣り合う光電変換装置10は、互いに電気的に接続されている。これにより、光電変換装置10の受光面に光が入射することによって発生した電流を、p型用配線材32pおよびn型用配線材32nを介して外部に取り出すことができる。
n型用配線材32nおよびp型用配線材32pは、導電性の材料で構成されていればよく、例えば、Cu、Al、Ag等のいずれかの金属でもよいし、または、これらのいずれかの金属を主成分とする合金等であってもよい。
n型用配線材32nおよびp型用配線材32pの膜厚は、特に限定されないが、例えば、10μm以上、100μm以下が好ましい。n型用配線材32nおよびp型用配線材32pの膜厚が10μmよりも薄くなると配線抵抗が高くなることがある。また、100μmよりも厚くなると、n型用配線材32nおよびp型用配線材32pと光電変換装置10とを貼り合せる際に熱をかける必要がある。その結果、100μmよりも厚くなると、n型用配線材32nおよびp型用配線材32pと、光電変換装置10の半導体基板1との熱膨張係数の違いなどにより、配線シート30の反りが大きくなるため、n型用配線材32nおよびp型用配線材32pの膜厚は、100μm以下がより好ましい。
また、n型用配線材32nおよびp型用配線材32pの表面の一部には、ニッケル、金、白金、パラジウム、銀、錫、インジウム、ITOなどの導電性材料が形成されていてもよい。このように構成することで、n型用配線材32nと光電変換装置10の電極6との電気的接続、およびp型用配線材32pと光電変換装置10の電極7との電気的接続が良好となり、n型用配線材32nおよびp型用配線材32pの耐候性が向上する。n型用配線材32nおよびp型用配線材32pは、1層構造でもよいし、2層以上の多層構造であってもよい。
このように、複数の光電変換装置10は、配線シート30上に配置され、光電変換モジュールを構成する。
上記においては、n型非晶質半導体層4およびp型非晶質半導体層5の両方がそれぞれ膜厚減少領域41,51を有すると説明したが、この発明の実施の形態においては、これに限らず、n型非晶質半導体層4およびp型非晶質半導体層5の少なくとも1つが膜厚減少領域を有していればよい。n型非晶質半導体層4およびp型非晶質半導体層5の少なくとも1つが膜厚減少領域を有していれば、半導体基板1に印加される応力が、膜厚が一定である非晶質半導体層が形成される場合よりも軽減され、半導体基板の反りや撓みを抑制できるからである。
[実施の形態2]
図27は、実施の形態2による光電変換装置の構成を示す平面図である。図28は、図27に示す線XXVIII−XXVIIIにおける光電変換装置の断面図である。図29は、図27に示す線XXIX−XXIXにおける光電変換装置の断面図である。図30は、図27に示す線XXX−XXXにおける光電変換装置の断面図である。
図27を参照して、実施の形態2による光電変換装置10Aは、図1および図2に示す光電変換装置10に保護膜8を追加したものであり、その他は、光電変換装置10と同じである。
保護膜8は、電極6,7の一部を除く領域上に配置される。即ち、保護膜8は、膜厚減少領域41,51、およびn型非晶質半導体層4とp型非晶質半導体層5との間の領域に配置される。
そして、保護膜8は、隣り合うn型非晶質半導体層4およびp型非晶質半導体層5間に配置された部分81と、膜厚減少領域41上に配置された部分82と、膜厚減少領域51上に配置された部分83と、半導体基板1の面内方向(Y軸方向)においてn型非晶質半導体層4またはp型非晶質半導体層5に隣接して配置された部分84とを有する。
保護膜の部分81は、最も厚い膜厚d1を有し、保護膜8の部分82,83,84は、膜厚d1の10%〜90%の範囲の膜厚を有する。
保護膜8は、例えば、シリコン窒化膜(SiN)からなる。
このように、膜厚減少領域41,51に保護膜8を配置することによって、n型非晶質半導体層4およびp型非晶質半導体層5を保護し、n型非晶質半導体層4およびp型非晶質半導体層5による電界パッシベーション効果を得ることができる。
また、n型非晶質半導体層4とp型非晶質半導体層5との間に保護膜8を配置することによってパッシベーション層3(i型非晶質シリコン)を保護してパッシベーション層3(i型非晶質シリコン)による化学的なパッシベーション効果を得ることができる。
長手方向に複数のn型非晶質半導体層4と複数のp型非晶質半導体層5を配置する構成とした場合は、複数のn型非晶質半導体層4間、または複数のp型非晶質半導体層5間の間に保護層8を形成する構成とすることができる。
図28を参照して、保護膜8の部分82は、膜厚減少領域41に配置され、n型非晶質半導体層4および電極6に接する。そして、保護膜8の部分82は、n型非晶質半導体層4の長さ方向(X軸方向)に離間する電極6,6の一部の上にも配置される。
保護膜8の部分82の膜厚は、保護膜8の部分81の膜厚d1の10%〜90%の範囲の膜厚を有する。
保護膜8の部分83は、保護膜8の部分82が膜厚減少領域41に配置されるのと同様の態様で膜厚減少領域51に配置される。
図29を参照して、保護膜8は、半導体基板1の面内方向(Y軸方向)におけるn型非晶質半導体層4とp型非晶質半導体層5との間の領域、n型非晶質半導体層4上の領域、およびp型非晶質半導体層5上の領域に配置される。
そして、n型非晶質半導体層4とp型非晶質半導体層5との間の領域に配置される保護膜8の部分81は、膜厚d1を有し、n型非晶質半導体層4上の領域およびp型非晶質半導体層5上の領域上に配置される保護膜8の膜厚は、膜厚d1よりも薄い。
図30を参照して、膜厚減少領域41,51が配置されていない領域では、保護膜8は、n型非晶質半導体層4とp型非晶質半導体層5との間でパッシベーション膜3(i型非晶質シリコン)、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7に接して配置される。
従って、保護膜8は、パッシベーション膜3(i型非晶質シリコン)、n型非晶質半導体層4、p型非晶質半導体層5および電極6,7を保護する。その結果、パッシベーション膜3(i型非晶質シリコン)による化学的なパッシベーション効果を得ることができる。
また、外部から水分等がn型非晶質半導体層4およびp型非晶質半導体層5と電極6,7との間に進入するのを防止できる。
図31は、保護膜8を形成するためのメタルマスクの平面図である。
図31を参照して、メタルマスク500は、複数の開口部501Aと、複数の凸部501Bと、複数の凹部501Cとを有する。
開口部501Aは、長辺がX軸に平行な矩形形状を有し、Y軸方向に沿って所定の間隔で配列される。
凸部501Bは、開口部501A中に設けられる。そして、凸部501Bは、厚さ(Z軸方向の長さ)が開口部501AのZ軸方向の長さの10%〜70%となるようにハーフエッチングされている。
なお、凸部501Bは、厚さ(Z軸方向の長さ)が開口部501AのZ軸方向の長さよりも小さければよい。
凹部501Cは、Y軸方向において、隣り合う開口部501A間であって、X軸方向において所定の間隔で設けられる。
そして、凹部501Cは、深さ(Z軸方向の長さ)がメタルマスク500の厚さの10%〜70%になるようにハーフエッチングされている。
凸部501Bは、メタルマスク500の強度を強くするために設けられる。すなわち、凸部501Bが設けられない場合、開口部501Aは、X軸方向に長い矩形形状を有するため、メタルマスク500の強度が弱くなる。そこで、開口部501A中に凸部501Bを設けてメタルマスク500の強度を強くする。
図27に示す保護膜8の部分81は、開口部501Aのうち、凸部501Bを除く領域に対応して形成される。また、図27に示す保護膜8の部分82,83は、凹部501Cに対応して形成される。更に、図27に示す保護膜8の部分84は、凸部501Bに対応して形成される。
保護膜8をプラズマCVD法等の気相成長法を用いて形成する場合、開口部501Aから半導体基板1上に到達した材料ガスは、開口部501Aから凸部501Bおよび凹部501Cの領域にも回り込み、凸部501Bおよび凹部501Cに対応する領域に保護膜8を形成する。
従って、保護膜8の部分82〜84は、保護膜8の部分81よりも膜厚が薄くなる。
図32は、保護膜を形成するための別のメタルマスクの平面図である。図32を参照して、メタルマスク600は、図31に示すメタルマスク500において、X軸方向において凹部501Cの両側に凸501Bが配置されるように、凸501Bを追加したものである。
これにより、1つの開口部501Aに設けられる凸部501Bの個数が増え、メタルマスク600の機械的強度をメタルマスク500よりも強くできる。
メタルマスク600についてのその他の説明は、メタルマスク500についての説明と同じである。
メタルマスク500,600においては、凹部501Cは、膜厚減少領域41,51上に保護膜8を形成するものであるため、凹部501Cの位置を自由に変更することはできない。
一方、凸部501Bは、メタルマスク500,600の機械的強度を強くするために設けられるものであるため、メタルマスク500,600の機械的強度を考慮して凸部501Bの個数および配置位置を自由に変えられる。
従って、メタルマスク600は、凸部501Bの個数をメタルマスク500よりも増やして機械的強度を強くしたものである。
なお、保護膜8を形成するためのメタルマスクは、メタルマスク500,600に限らず、メタルマスクの機械的強度を考慮して、任意の個数の凸部501Bを任意の位置に配置したメタルマスクであってもよい。
上述したように、膜厚減少領域41,51は、少なくとも1つあればよく、少なくとも1個の凸部501Bを設ければ、メタルマスク500,600の強度を強くできるので、メタルマスク500,600は、次の構成を有する。
即ち、メタルマスク500,600は、n型非晶質半導体層4およびp型非晶質半導体層5の長さに相当する長さを有し、かつ、半導体基板1の面内方向においてn型非晶質半導体層4およびp型非晶質半導体層5の配列方向に複数配置された複数の開口部501Aと、複数の開口部501Aに設けられ、かつ、開口部501Aの深さよりも小さい厚さを有する少なくとも1つの凸部501Bと、n型非晶質半導体層4およびp型非晶質半導体層5の配列方向において隣り合う2つの開口部501A間においてn型非晶質半導体層4およびp型非晶質半導体層5の長さ方向に所定の間隔で配置され、かつ、開口部501Aの深さよりも小さい厚さを有する少なくとも1つの凹部501Cとを有する。
メタルマスク500,600を用いた保護膜8の成膜は、以下のようにして行う。電極6,7の形成後、半導体基板1の裏面側にメタルマスク500を配置し、プラズマCVD法等の気相成長法を用いてシリコン窒化膜(SiN)を成膜する。これにより、開口部501Aに対応する領域にSiNが堆積し、保護膜8が形成される。また、ハーフエッチングされた凸部501Bおよび凹部501Cに対応する領域に反応ガスが回り込み、保護膜8が凸部501Bおよび凹部501Cの下側にも成膜される。
なお、凸部501Bおよび凹部501Cの大きさにもよるが、凸部501Bおよび凹部501Cの下側に成膜される保護膜8の膜厚は、開口部501Aに成膜される保護膜8の10%〜90%程度であってもよい。
このようにメタルマスク500,600を用いてSiNを成膜することにより、半導体基板1の裏面側には、電極6,7の一部の領域を除き、保護膜8が形成される。
これにより、電極6,7、n型非晶質半導体層4、およびp型非晶質半導体層5のいずれによっても覆われていないパッシベーション膜3の領域、n型非晶質半導体層4の膜厚減少領域41,p型非晶質半導体層5の膜厚減少領域51、およびn型非晶質半導体層4とp型非晶質半導体層5との間は、保護膜8によって覆われる。
上記の例では、保護膜8の材料としてSiNを用いる場合が好適であるが、保護膜8の材料として、例えば、SiO、SiON、AlO、TiO等を用いてもよい。
光電変換装置10Aは、図6から図9に示す工程(a)〜工程(l)に、メタルマスク500(またはメタルマスク600)を用いて保護膜8を形成する工程を追加した工程に従って製造される。
光電変換装置10Aにおいては、光電変換装置10における効果に加え、保護膜8によって、パッシベーション膜3、n型非晶質半導体層4、p型非晶質半導体層5および膜厚減少領域41,51が保護される。その結果、パッシベーション膜3による化学的なパッシベーション効果を得ることができるとともに、n型非晶質半導体層4およびp型非晶質半導体層5による電界パッシベーション効果も得られ、光電変換装置10Aの特性を向上できる。そして、保護膜8がシリコン窒化膜(SiN)からなる場合、シリコン窒化膜(SiN)は、正の固定電荷を有するので、この正の固定電荷による電界パッシベーション効果を更に得ることができる。
上記においては、n型非晶質半導体層4およびp型非晶質半導体層5の両方がそれぞれ膜厚減少領域41,51を有すると説明したが、この発明の実施の形態においては、これに限らず、光電変換装置10Aにおいては、n型非晶質半導体層4およびp型非晶質半導体層5の両方が膜厚減少領域を有さず、保護膜8だけが膜厚減少領域を有していてもよい。
また、光電変換装置10Aにおいては、n型非晶質半導体層4およびp型非晶質半導体層5の少なくとも1つが膜厚減少領域を有し、かつ、保護膜が膜厚減少領域を有していてもよい。
実施の形態2におけるその他の説明は、実施の形態1における説明と同じである。
上記においては、半導体基板1は、n型の導電型を有すると説明したが、この発明の実施の形態においては、これに限らず、半導体基板1は、p型の導電型を有していてもよい。
[実施の形態3]
図33は、この実施の形態による光電変換装置を備える光電変換モジュールの構成を示す概略図である。図33を参照して、光電変換モジュール1000は、複数の光電変換装置1001と、カバー1002と、出力端子1003,1004とを備える。
複数の光電変換装置1001は、アレイ状に配置され、直列に接続される。なお、複数の光電変換装置1001は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。
そして、複数の光電変換装置1001の各々は、光電変換装置10,10Aのいずれかからなる。
カバー1002は、耐候性のカバーからなり、複数の光電変換装置1001を覆う。カバー1002は、例えば、光電変換装置1001の受光面側に設けられた透明基材(例えば、ガラス等)と、光電変換装置1001の受光面側と反対の裏面側に設けられた裏面基材(たとえば、ガラス、樹脂シート等)と、透明基材と裏面基材との間の隙間を埋める封止材(例えば、EVA等)とを含む。
出力端子1003は、直列に接続された複数の光電変換装置1001の一方端に配置される光電変換装置1001に接続される。
出力端子1004は、直列に接続された複数の光電変換装置1001の他方端に配置される光電変換装置1001に接続される。
上述したように、光電変換装置10,10Aは、変換効率および防湿性に優れる。
従って、光電変換モジュール1000の変換効率および防湿性を向上できる。
なお、光電変換モジュール1000に含まれる光電変換装置1001の数は、2以上の任意の整数である。
また、実施の形態3による光電変換モジュールは、図33に示す構成に限らず、光電変換装置10,10Aのいずれかを用いる限り、どのような構成であってもよい。
上述した実施の形態1〜3によれば、この発明の実施の形態による光電変換装置、光電変換モジュールおよび光電変換装置の製造方法は、次の構成を有する。
(構成1)
この発明の実施の形態による光電変換装置の製造方法は、所定の間隔で一列に配列された複数の第1の開口部と、隣り合う2つの第1の開口部間に配置され、かつ、第1の開口部の深さよりも小さい厚さを有する少なくとも1つの第1の凸部とを含む第1のマスクを用いて半導体基板の一方の面に第1の導電型を有する第1の非晶質半導体層を気相成長法によって形成する第1の工程と、所定の間隔で一列に配列された複数の第2の開口部と、隣り合う2つの前記第2の開口部間に配置され、かつ、第2の開口部の深さよりも小さい厚さを有する少なくとも1つの第2の凸部とを含む第2のマスクを用いて半導体基板の一方の面に半導体基板の面内方向において第1の非晶質半導体層と交互に配置され、かつ、第1の導電型と異なる第2の導電型を有する第2の非晶質半導体層を気相成長法によって形成する第2の工程と備える。
構成1によれば、第1のマスクを用いて形成された第1の非晶質半導体層は、第1の凸部に対応する位置に膜厚減少領域を有する。また、第2のマスクを用いて形成された第2の非晶質半導体層は、第2の凸部に対応する位置に膜厚減少領域を有する。
その結果、半導体基板に印加される応力は、膜厚が一定である非晶質半導体層が形成される場合よりも半導体基板に印加される応力が軽減され、半導体基板の反りや撓みを抑制できる。
(構成2)
構成1において、光電変換装置の製造方法は、半導体基板と第1および第2の非晶質半導体層との間にパッシベーション膜を形成する第3の工程を更に備える。
構成2によれば、パッシベーション膜と半導体基板との界面におけるキャリアの再結合が抑制される。
従って、光電変換装置の変換効率を向上できる。
(構成3)
構成2において、第3の工程において、真性水素化非晶質シリコンがパッシベーション膜として形成される。
構成3によれば、パッシベーション膜中の水素によって半導体基板の表面に存在する欠陥を補償でき、キャリアの寿命が長くなる。
従って、光電変換装置の変換効率を向上できる。
(構成4)
構成1から構成3のいずれかにおいて、光電変換装置の製造方法は、第1および第2の非晶質半導体層の長さに相当する長さを有し、かつ、半導体基板の面内方向において第1および第2の非晶質半導体層の配列方向に複数配置された複数の第3の開口部と、複数の第3の開口部に設けられ、かつ、第3の開口部の深さよりも小さい厚さを有する少なくとも1つの凸部と、第1および第2の非晶質半導体層の配列方向において隣り合う2つの第3の開口部間において第1および第2の非晶質半導体層の長さ方向に所定の間隔で配置され、かつ、第3の開口部の深さよりも小さい厚さを有する少なくとも1つの凹部とを有する第3のマスクを用いて、隣り合う第1および第2の非晶質半導体層間の領域と、第1の工程において形成された第1の非晶質半導体層の膜厚減少領域と、第2の工程において形成された第2の非晶質半導体層の膜厚減少領域とに保護膜を気相成長法によって形成する第4の工程を更に備える。
構成4によれば、第1および第2の非晶質半導体層間および膜厚減少領域に保護膜が形成される。
その結果、保護膜の下に存在するパッシベーション膜または半導体基板を保護でき、キャリアの寿命が長くなる。
従って、光電変換装置の変換効率を向上できる。
(構成5)
構成1から構成3のいずれかにおいて、光電変換装置の製造方法は、第1の非晶質半導体層が半導体基板の一方の面に形成され、第2の非晶質半導体層が半導体基板の面内方向において第1の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第1および第2の非晶質半導体層の長さに相当する長さを有し、かつ、半導体基板の面内方向において第1及び第2の非晶質半導体層の配列方向に複数配置された複数の第3の開口部と、複数の第3の開口部に設けられ、かつ、第3の開口部の深さよりも小さい厚さを有する少なくとも1つの凸部を有する第3のマスクを用いて、隣り合う第1および第2の非晶質半導体層間の領域に保護膜を気相成長法によって形成する第4の工程を更に備える。
構成5によれば、隣り合う第1および第2の非晶質半導体層間に保護膜が形成される。そして、形成された保護膜は、膜厚が減少する膜厚減少領域を少なくとも1つ有する。
従って、保護膜を軽視得するための第3のマスクの機械的強度が強くなり、隣り合う第1および第2の非晶質半導体層間の領域に保護膜を正確に形成できる。
(構成6)
構成4または構成5において、第4の工程において、シリコン窒化膜が保護膜として形成される。
構成6によれば、気相成長法を用いて、1回のプロセスで保護膜を形成できる。また、シリコン窒化膜の正の固定電荷によって電界パッシベーション効果を得ることができる。
(構成7)
この発明の実施の形態による光電変換装置は、半導体基板と、第1の非晶質半導体層と、第2の非晶質半導体層とを備える。半導体基板は、第1の導電型を有する。第1の非晶質半導体層は、半導体基板の一方の面に形成され、第1の導電型を有する。第2の非晶質半導体層は、半導体基板の面内方向において第1の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第1の導電型と異なる第2の導電型を有する。そして、第1および第2の非晶質半導体層の少なくとも1つは、非晶質半導体層を幅方向に横断し、かつ、膜厚が減少する膜厚減少領域を少なくとも1つ有する。
構成6によれば、第1および第2の非晶質半導体層の少なくとも1つは、膜厚減少領域を有するので、半導体基板に印加される応力は、膜厚が一定である非晶質半導体層が形成される場合よりも軽減される。
従って、半導体基板の反りや撓みを抑制できる。
(構成8)
構成7において、光電変換装置は、半導体基板と、第1および第2の非晶質半導体層との間に配置されたパッシベーション膜を更に備える。
構成7によれば、パッシベーション膜と半導体基板との界面におけるキャリアの再結合が抑制される。
従って、光電変換装置の変換効率を向上できる。
(構成9)
構成8において、パッシベーション膜は、真性水素化非晶質シリコンを含む。
構成9によれば、パッシベーション膜中の水素によって半導体基板の表面に存在する欠陥を補償でき、キャリアの寿命が長くなる。
従って、光電変換装置の変換効率を向上できる。
(構成10)
構成7から構成9のいずれかにおいて、光電変換装置は、第1および第2の非晶質半導体層における膜厚減少領域上に形成された保護膜を更に備える。
構成10によれば、第1および第2の非晶質半導体層間および膜厚減少領域に保護膜が形成される。
その結果、保護膜の下に存在するパッシベーション膜または半導体基板を保護でき、キャリアの寿命が長くなる。
従って、光電変換装置の変換効率を向上できる。
(構成11)
この発明の実施の形態による光電変換装置は、半導体基板と、第1の非晶質半導体層と、第2の非晶質半導体層と、保護膜とを備える。半導体基板は、第1の導電型を有する。第1の非晶質半導体層は、半導体基板の一方の面に形成され、第1の導電型を有する。第2の非晶質半導体層は、半導体基板の面内方向において第1の非晶質半導体層と交互に配置されて半導体基板の一方の面に形成され、第1の導電型と異なる第2の導電型を有する。保護膜は、半導体基板の一方の面において、隣り合う第1および第2の非晶質半導体層間の領域に形成される。そして、保護膜は、当該保護膜を幅方向に横断し、かつ膜厚が減少する膜厚減少領域を少なくとも1つ有する。
構成11によれば、隣り合う第1および第2の非晶質半導体層間に保護膜が配置され、保護膜は、第1および第2の非晶質半導体層の長さ方向に一繋がりになっている。
従って、第1および第2の非晶質半導体層によって覆われていない領域から水分等の湿気が侵入するのを抑制できる。
(構成12)
構成10または構成11において、保護膜は、シリコン窒化膜を少なくとも含む。
構成12によれば、シリコン窒化膜の正の固定電荷によって、電界パッシベーション効果を得ることができる。
(構成13)
この発明の実施の形態による光電変換モジュールは、導電部と、複数の光電変換装置とを備える。導電部は、配線シートまたはワイヤーグリッドから。複数の光電変換装置は、導電部上に配置される。そして、複数の光電変換装置の各々は、構成7から構成12のいずれかに記載の光電変換装置からなる。
構成13によれば、構成7から構成12のいずれかに記載の光電変換装置は、変換効率を向上できるので、その光電変換装置を備えた光電変換モジュールも、変換効率を向上できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。