JP2017163475A

JP2017163475A - 画素駆動回路，イメージセンサおよび画素駆動回路のノイズ低減方法

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Publication number: JP2017163475A
Application number: JP2016048407A
Authority: JP
Inventors: 康夫松宮; Yasuo Matsumiya
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2016-03-11
Filing date: 2016-03-11
Publication date: 2017-09-14
Anticipated expiration: 2036-03-11
Also published as: JP6705222B2

Abstract

【課題】ランダムテレグラフノイズを低減することができる画素駆動回路，イメージセンサおよび画素駆動回路のノイズ低減方法の提供を図る。【解決手段】ダイレクトインジェクション型の画素駆動回路６aであって、１つの光検出素子１に対して設けられ、それぞれが選択可能な少なくとも２つの駆動トランジスタＴr11，Ｔr12と、少なくとも２つの前記駆動トランジスタのいずれか１つを選択する駆動トランジスタ選択回路２と、を有する。【選択図】図２

Description

本明細書で言及する実施例は、画素駆動回路，イメージセンサおよび画素駆動回路のノイズ低減方法に関する。

近年、イメージセンサ(画像取得装置)は、様々な分野で幅広く利用されている。このイメージセンサでは、一般に、光検出素子を駆動する画素駆動回路として、ＭＯＳ(Metal-Oxide-Semiconductor)トランジスタが使用されている。

イメージセンサは、技術のトレンドとして高精細化を追求する傾向にあり、そのため、１画素ごとのデバイスサイズは、微細化することになる。ところで、画素駆動回路のＭＯＳトランジスタでは、チャネル内を移動するキャリアがゲート絶縁膜などに存在するトラップ準位に捕獲されることにより、ランダムテレグラフノイズ(ＲＴＮ：Random Telegraph (Signal) Noise)が発生することが知られている。

すなわち、光検出素子の微細化に伴って、例えば、画素駆動回路のＭＯＳトランジスタにおけるキャリアのトラップ準位への捕捉により、光検出素子の出力が大きく揺らぐことになるため、ＲＴＮは、大きな問題となってきている。

ところで、従来、ＲＴＮの影響を低減する画素駆動回路，イメージセンサおよび画素駆動回路のノイズ低減方法としては、様々な提案がなされている。

特開２０１１−１４２５５８号公報特開２０１３−１３８３２７号公報特開２００９−１４１６１２号公報特開２０１２−１０５０６３号公報

上述したように、イメージセンサの画素駆動回路において、ＲＴＮ(ランダムテレグラフノイズ)の発生が問題となっている。このＲＴＮの影響を低減するＭＯＳトランジスタの駆動方法として、例えば、１フレームの画像撮像期間中にトランジスタへのバイアスを複数回変化させて回避する手法が提案されている。しかしながら、この手法では、例えば、１フレーム期間で光検出を有効に行う時間が減少することになるため、感度的に不利である。

また、画素駆動回路のＭＯＳトランジスタにおけるキャリアのトラップ準位への捕捉による信号レベルの変化は、各トランジスタで一定であることが知られており、この信号差を利用してＲＴＮと真の信号を分離する手法も提案されている。しかしながら、この場合、ＲＴＮの信号レベル変化と同一の信号は、検出するのが困難となってしまう。

一実施形態によれば、ダイレクトインジェクション型の画素駆動回路であって、少なくとも２つの駆動トランジスタと、駆動トランジスタ選択回路と、を有する画素駆動回路が提供される。

少なくとも２つの前記駆動トランジスタは、それぞれが選択可能で１つの光検出素子に対して設けられ、前記駆動トランジスタ選択回路は、少なくとも２つの前記駆動トランジスタのいずれか１つを選択する。

開示の画素駆動回路，イメージセンサおよび画素駆動回路のノイズ低減方法は、ランダムテレグラフノイズ(ＲＴＮ)を低減することができるという効果を奏する。

図１は、画素駆動回路の一例を示す回路図である。図２は、画素駆動回路の第１実施例を示す回路図である。図３は、図２に示す画素駆動回路を適用したイメージセンサの第１実施例を模式的に示す図である。図４は、図２に示す画素駆動回路における駆動トランジスタ選択回路の一例を示す回路図である。図５は、図４に示す画素駆動回路の変形例を示す回路図である。図６は、画素駆動回路の第２実施例を示す回路図である。図７は、図２に示す画素駆動回路を適用したイメージセンサの第２実施例を説明するための図である。

まず、画素駆動回路，イメージセンサおよび画素駆動回路のノイズ低減方法の実施例を詳述する前に、図１を参照して、画素駆動回路の一例、並びに、その問題点を説明する。図１は、画素駆動回路の一例を示す回路図であり、例えば、赤外線の画像(撮像)取得装置などで用いられる、１画素部分のダイレクトインジェクション(ＤＩ：Direct Injection)型の画素駆動回路６の構成例を示すものである。

図１に示されるように、画素駆動回路６は、１つの光検出素子１を駆動するもので、トランジスタ(ｎチャネル型ＭＯＳトランジスタ：ｎＭＯＳトランジスタ)Ｔr1〜Ｔr4、r12aＴr1，キャパシタ(積分容量)Ｃsおよび定電流源Ｉoを含む。

なお、実際に製品として提供するイメージセンサ(画像取得装置)は、例えば、マトリクス状に配列された複数の光検出素子１、および、複数の光検出素子１のそれぞれを駆動する複数の画素駆動回路６を含む。また、イメージセンサは、複数の光検出素子１を直線状に配列した一次元のものであってもよい。

リセット電圧(Ｖrst)が印加されたリセット電源線Ｖrstと、低電位電源電圧(Ｖss)が印加された低電位電源線Ｖssの間には、共通ノードＮ1を介して、ｎＭＯＳトランジスタＴr3およびキャパシタ(積分容量)Ｃsが直列に接続されている。

すなわち、トランジスタＴr3において、ドレインはリセット電源線Ｖrstに接続され、ソースはノードＮ1に接続され、ゲートにはリセットパルス信号φrstが入力されている。そして、積分容量Ｃsは、ノードＮ1と低電位電源線Ｖssの間に接続されている。

光検出素子１の一端は、低電位電源線Ｖssに接続され、光検出素子１の他端とノードＮ1の間には、バイアス調整用のトランジスタ(駆動トランジスタ)Ｔr1およびインターバル制御用のトランジスタＴr2が直列に接続されている。ここで、トランジスタＴr1のゲートには、所定のゲート電圧Ｖgが入力(印加)され、トランジスタＴr2のゲートには、インターバルパルス信号φintが入力されている。

すなわち、トランジスタＴr1のソース(便宜的にソースとする)は、光検出素子１の他端に接続され、トランジスタＴr1のドレイン(便宜的にドレインとする)は、ノードＮ2において、トランジスタＴr2のソースに接続されている。なお、トランジスタＴr2のドレインは、ノードＮ1に接続されている。

高電位電源電圧(Ｖdd)が印加された高電位電源線Ｖddと低電位電源線Ｖssの間には、ｎＭＯＳトランジスタＴr4および定電流源Ｉoが直列に接続されている。ここで、トランジスタＴr4のゲートは、ノードＮ1に接続されている。

すなわち、定電流源Ｉoの一端は、低電位電源線Ｖssに接続され、定電流源Ｉoの他端は、トランジスタＴr4のソースに接続され、そして、トランジスタＴr4のドレインは、高電位電源線Ｖddに接続されている。ここで、光検出素子１の出力電圧Ｖoutは、定電流源Ｉoの他端とトランジスタＴr4のソースの接続ノードから取り出されるようになっている。

図１に示す画素駆動回路６の動作としては、まず、リセットパルス信号φrst(高レベル『Ｈ』の期間)に従ってトランジスタＴr3がオンし、積分容量Ｃsに対してリセット電圧(Ｖrst)が印加されリセット動作が行われる。

その後、トランジスタＴr1のゲート電圧Ｖgを所定の電圧とした状態で、インターバルパルス信号φint(『Ｈ』の期間)に従ってトランジスタＴr2が一定期間だけオンすることにより、積分容量ＣsからトラジスタＴr1を経由して光検出素子１に電流が流れる。

ここで、光検出素子１は、光の入射量に従って抵抗値が変化するため、結果的に入射光量に応じて積分容量Ｃsの電圧が変化し、この積分容量Ｃsの電圧変化を、トランジスタＴr4および定電流源Ｉoによって、出力電圧Ｖoutの変化として取り出すようになっている。

前述したように、イメージセンサは、技術のトレンドとして高精細化を追求する傾向にあり、１画素ごとのデバイスサイズは微細化し、画素駆動回路６によるランダムテレグラフノイズ(ＲＴＮ)の発生が問題となっている。

本願の発明者は、様々な研究を行った結果、画素駆動回路６において、ＲＴＮが発生する主要な原因は、素子バイアスを印加する部分のトランジスタＴr1にあるという知見を得た。また、ＲＴＮが大きいトランジスタは、例えば、半導体集積回路(ＬＳＩチップ)の内部でランダムに発生するとことが経験的に分かった。

以下、画素駆動回路，イメージセンサおよび画素駆動回路のノイズ低減方法の実施例を、添付図面を参照して詳述する。図２は、画素駆動回路の第１実施例を示す回路図であり、１画素部分のダイレクトインジェクション(ＤＩ)型の画素駆動回路６aの第１実施例を示すものである。

図２に示されるように、画素駆動回路６aは、１つの光検出素子１を駆動するもので、ｎＭＯＳトランジスタＴr11，Ｔr12，Ｔr51，Ｔr2〜Ｔr4，ｐチャネル型ＭＯＳトランジスタ(ｐＭＯＳトランジスタ)Ｔr52，積分容量Ｃsおよび定電流源Ｉoを含む。

なお、実際に製品として提供するイメージセンサ(画像取得装置)は、例えば、マトリクス状(二次元的)に配列された複数の光検出素子１、および、複数の光検出素子１のそれぞれを駆動する複数の画素駆動回路６aを含む。また、イメージセンサは、複数の光検出素子１を直線状(一次元的)に配列したものであってもよい。

図２と、前述した図１の比較から明らかなように、第１実施例の画素駆動回路６aは、図１における光検出素子１の他端とノードＮ２の間のトランジスタＴr1を、並列に設けられた２つのトランジスタＴr11，Ｔr12とし、それぞれ選択可能としている。

なお、２つのトランジスタＴr11およびＴr12は、バイアス調整用のトランジスタ(駆動トランジスタ)であり、１つの光検出素子１に対して、それぞれ直列に設けられている。また、トランジスタＴr11およびＴr12のゲートには、図１におけるトランジスタＴr1と同様に、それぞれゲート電圧Ｖgが印加されている。

トランジスタＴr11とノードＮ２の間には、ｎＭＯＳトランジスタＴr51が設けられ、さらに、トランジスタＴr12とノードＮ２の間には、ｐチャネル型ＭＯＳトランジスタ(ｐＭＯＳトランジスタ)Ｔr52が設けられている。ここで、トランジスタＴr51およびＴr52のゲートには、それぞれ駆動トランジスタ選択回路２からの選択制御信号Ｓsが入力されている。

これにより、例えば、選択制御信号Ｓsが高レベル『Ｈ』のときは、トランジスタＴr51がオンしてトランジスタＴr52がオフし、トランジスタＴr11が選択される。また、選択制御信号Ｓsが低レベル『Ｌ』のときは、トランジスタＴr51がオフしてトランジスタＴr52がオンし、トランジスタＴr12が選択される。なお、トランジスタＴr2〜Ｔr4，積分容量Ｃsおよび定電流源Ｉoによる画素駆動回路の動作は、図１を参照して説明したのと同様である。

上述した第１実施例の画素駆動回路６aにおいて、バイアス調整用のトランジスタ(駆動トランジスタ)Ｔr11，Ｔr12は、例えば、同一工程により製造され、そのトランジスタの特性に基づいて、ＲＴＮ(ランダムテレグラフノイズ)の小さいものが選択される。

具体的に、例えば、マトリクス状に配列された複数の光検出素子１および複数の画素駆動回路６aを含むイメージセンサを作製した後、全ての画素(光検出素子１)を、トランジスタ(駆動トランジスタ)Ｔr11により駆動して、画素ごとの雑音(ＲＴＮ)の計測を行う。その後、全ての画素を、トランジスタＴr12により駆動して、画素ごとの雑音の計測を行う。

このように、２回の雑音の計測結果を画素ごとに比較し、それぞれの画素において、雑音の少ない方のトランジスタが選択されるように、駆動トランジスタ選択回路２からの出力される選択制御信号Ｓsを制御する。

このとき、駆動トランジスタ選択回路２には、それぞれの画素(光検出素子１)に対して、雑音の少ない方のトランジスタ(Ｔr11またはＴr12)を選択するための選択制御信号Ｓsを規定するための記憶回路(記憶素子)が設けられる。

なお、バイアス調整用のトランジスタの数は、Ｔr11およびＴr12の２つに限定されるものではなく、３つ以上であってもよい。この場合、トランジスタＴr51，Ｔr52および駆動トランジスタ選択回路２は、３つ以上のバイアス調整用のトランジスタからＲＴＮが最も小さい１つを選択するために、様々な選択回路(マルチプレクサ)を適用することができるのはいうまでもない。

このように、本実施例によれば、光検出素子の有効に動作する時間を犠牲にすることなく、ＲＴＮの多い画素を極力冗長化して再利用することができる。そして、本実施例によれば、それぞれの画素駆動回路において、ＲＴＮが小さいバイアス調整用のトランジスタが選択され、ＲＴＮの大きい画素の発生確率を大幅に低減することが可能となる。

図３は、図２に示す画素駆動回路を適用したイメージセンサの第１実施例を模式的に示す図である。図３に示されるように、第１実施例のイメージセンサは、例えば、化合物半導体で形成された光検出素子アレイ１０と、シリコン基板に形成された半導体集積回路６０をインジウムバンプ９によりハイブリッド素子化したものである。

ここで、光検出素子アレイ１０には、例えば、マトリクス状に配列された複数の光検出素子１が形成され、半導体集積回路６０には、それぞれの光検出素子１に対応する複数の画素駆動回路６aが形成されている。

なお、光検出素子アレイ１０は、例えば、ガリウム砒素(ＧaＡs)上のアルミニウムガリウム砒素(ＧaＡs)／ＧaＡs量子井戸により形成された量子井戸型赤外線センサ(ＱＷＩＰ：Quantum Well Infrared Photodetectors)等を適用することができる。

半導体集積回路(半導体基板)６０には、シリコン貫通電極(ＴＳＶ：Through-Silicon Via)構造が適用されている。すなわち、半導体集積回路６０において、光検出素子１が光を受け取るのとは反対側(図３における下側)から、ＴＳＶ７，７による電極７１，７１に対して、タングステン配線(Ｗ配線)８を行うようになっている。

Ｗ配線８は、例えば、収束イオンビーム(ＦＩＢ：Focused Ion Beam)による、タングステン(Ｗ)を用いた化学的気相成長法(ＣＶＤ：Chemical Vapor Deposition)により形成することができる。

図４は、図２に示す画素駆動回路における駆動トランジスタ選択回路の一例を示す回路図であり、駆動トランジスタ選択回路２を、バイアス調整用のトランジスタＴr11，Ｔr12の選択を行うトランジスタＴr51，Ｔr52と共に示すものである。

図４に示されるように、Ｗ配線８は、例えば、ＴＳＶ(７)を介して低電位電源線Ｖssに接続される一方の電極７１a(７１)と、ＴＳＶを介して選択制御信号Ｓsの配線に接続される他方の電極７１b(７１)の接続を制御する。

ここで、選択制御信号Ｓsは、ｎＭＯＳトランジスタＴr51およびｐＭＯＳトランジスタＴr52のゲートに入力され、そのノードは、プルアップ抵抗Ｒoを介して高電位電源線Ｖddに接続されている。

すなわち、Ｗ配線８が形成されていない電極７１a，７１bがオープン状態のとき、選択制御信号Ｓsはプルアップ抵抗Ｒoにより高レベル『Ｈ』となり、トランジスタＴr51がオンしてトランジスタＴr52がオフし、トランジスタＴr11が選択される。

一方、Ｗ配線８が形成された電極７１a，７１bがショート状態のとき、選択制御信号Ｓsは低レベル『Ｌ』となり、トランジスタＴr51がオフしてトランジスタＴr52がオンし、トランジスタＴr12が選択される。

このとき、例えば、電極がオープンの場合に選択されるトランジスタ(Ｔr11)だけの雑音測定を行い、その値が許容値を超えたＲＴＮを示す画素のみ、Ｗ配線８により電極をショートさせ、予備のトランジスタ(Ｔr12)に切り替えて使用することもできる。なお、切り替えた予備のトランジスタ(Ｔr12)の雑音も許容値を超える場合には、例えば、その画素は、使用しないようにしてもよい。

図５は、図４に示す画素駆動回路の変形例を示す回路図である。図５と、上述した図４の比較から明らかなように、本変形例の画素駆動回路において、図４に示すｐＭＯＳトランジスタＴr52は、ｎＭＯＳトランジスタＴr52'とされ、トランジスタＴr52'のゲートに入力される信号は、インバータＩoにより反転されている。

すなわち、ｎＭＯＳトランジスタＴr52'には、インバータＩoによる選択制御信号Ｓsの反転レベルの信号が入力される。なお、トランジスタＴr51，Ｔr52'の動作は、図４を参照して説明したトランジスタＴr51，Ｔr52の動作と同様である。

なお、配線８は、ＴＳＶ構造を適用したタングステン配線に限定されるものではなく、例えば、予め電極７１a，７１b間をショートするＷヒューズや電子ヒューズ(e-fuse)を設け、それをレーザー等で溶断してもよい。或いは、アンチヒューズ(anti-fuse)を適用することも可能である。

図６は、画素駆動回路の第２実施例を示す回路図である。図６と、前述した図２の比較から明らかなように、第２実施例の画素駆動回路は、図２を参照して説明した第１実施例の画素駆動回路と回路的には同様であるが、トランジスタＴr12aが異なっている。

すなわち、第１実施例の画素駆動回路６における２つのトランジスタＴr11，Ｔr12は、同じ工程により製造されたものであるが、第２実施例の画素駆動回路６aにおける２つのトランジスタＴr11，Ｔr12aは、異なる工程により製造されたものとされている。

例えば、ＲＴＮの発生に大きな影響を与えるバイアス調整用のトランジスタＴr11，Ｔr12aに対して、トランジスタＴr11のゲートの製造工程を行った後、トランジスタＴr12aのゲートの製造工程を行うというように、異なる工程として分ける。すなわち、トランジスタＴr11を含むトランジスタＴr12a以外のトランジスタのゲートの製造工程と、トランジスタＴr12aのゲートの製造工程を分割するようになっている。

これにより、例えば、第１実施例のような同じ工程の製造バラツキによるＲＴＮの発生を、異なる工程に起因したＲＴＮの発生に置き替えてより有利なものを選択することができるようになる。実用上は、例えば、ＲＴＮの発生頻度が高いトランジスタばかりになることを避ける効果が期待でき、また、ＲＴＮの雑音量を閾値とした歩留り低下を避ける効果も期待できる。

なお、第１実施例と第２実施例の適用は、例えば、使用する光検出素子１の特性、並びに、トランジスタＴr11，Ｔr12a(Ｔr12)に求められるＲＴＮの発生レベル等の様々な要因に基づいて適切な方が選択される。

図７は、図２に示す画素駆動回路を適用したイメージセンサの第２実施例を説明するための図である。ここで、図７(a)は、第２実施例のイメージセンサを模式的に示す図であり、図７(b)は、図７(a)のイメージセンサを上方から見た平面図である。

図７と、前述した図３の比較から明らかなように、本実施例では、第１実施例のように、Ｗ配線８で電極７１a，７１bのオープン／ショートを設定するのではなく、選択するバイアス調整用のトランジスタを記憶素子(ラッチ回路)８０に設定する。

すなわち、図７(a)に示されるように、第２実施例のイメージセンサは、第１実施例のＷ配線８の代わりに、配線層１１を有するインターポーザ１００をＴＳＶ７(７１)に接続する。さらに、回路選択素子２１を有する半導体集積回路(半導体基板)２００を、半導体集積回路６０とは別に設けている。ここで、インターポーザ１００には、回路選択素子２１から出力される各画素の回路選択情報を記憶するラッチ回路８０が埋め込まれている。

回路選択素子２１には、複数のパッド２２が設けられ、これらのパッド２２を介して、各画素の回路選択情報が入力される。そして、各画素の回路選択情報は、それぞれの画素(光検出素子１)に対して設けられたラッチ回路８０に入力され、複数のバイアス調整用のトランジスタＴr11，Ｔr12における最適な１つが選択されるようになっている。

また、図７(a)および図７(b)に示されるように、回路選択素子２１は、フラッシュメモリ等の書き換え可能な不揮発性メモリであり、例えば、画素駆動回路６aが形成される低雑音の半導体集積回路６０とは別の半導体集積回路２００として設けられている。

この場合、画素駆動回路６aにおける複数のバイアス調整用のトランジスタＴr11，Ｔr12における選択情報は、後から容易に書き換えることができ、また、２つ以上の多数のトランジスタから最適な１つを選択することも容易に行うことが可能となる。なお、本実施形態に係る画素駆動回路およびイメージセンサは、知られている様々な変形および変更を適用することができるのはいうまでもない。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
ダイレクトインジェクション型の画素駆動回路であって、
１つの光検出素子に対して設けられ、それぞれが選択可能な少なくとも２つの駆動トランジスタと、
少なくとも２つの前記駆動トランジスタのいずれか１つを選択する駆動トランジスタ選択回路と、を有する、
ことを特徴とする画素駆動回路。

（付記２）
前記駆動トランジスタは、同一工程により製造された少なくとも２つのトランジスタである、
ことを特徴とする付記１に記載の画素駆動回路。

（付記３）
前記駆動トランジスタは、異なる工程により製造された少なくとも２つのトランジスタである、
ことを特徴とする付記１に記載の画素駆動回路。

（付記４）
前記駆動トランジスタ選択回路は、
少なくとも２つの前記駆動トランジスタの特性に基づいて、ランダムテレグラフノイズが小さいものを選択する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の画素駆動回路。

（付記５）
付記１乃至付記４のいずれか１項に記載の複数の画素駆動回路と、
複数の前記画素駆動回路のそれぞれにより駆動される複数の光検出素子と、を有する、
ことを特徴とするイメージセンサ。

（付記６）
複数の前記画素駆動回路それぞれにおいて、
前記駆動トランジスタは、第１駆動トランジスタおよび第２駆動トランジスタの２つの駆動トランジスタであり、
前記駆動トランジスタ選択回路は、前記光検出素子と前記第１および第２駆動トランジスタが形成された半導体基板において、前記光検出素子が光を受け取るのとは反対側からシリコン貫通電極による配線を使用し、前記第１および第２駆動トランジスタのいずれか一方を選択する、
ことを特徴とする付記５に記載のイメージセンサ。

（付記７）
複数の前記画素駆動回路それぞれにおいて、
前記駆動トランジスタ選択回路は、少なくとも２つの前記駆動トランジスタの特性に基づいて、ランダムテレグラフノイズが最も小さいものを選択する情報が格納された記憶素子を有する、
ことを特徴とする付記５に記載のイメージセンサ。

（付記８）
ダイレクトインジェクション型の画素駆動回路におけるノイズを低減する画素駆動回路のノイズ低減方法であって、
１つの光検出素子に対して設けられ、それぞれが選択可能な少なくとも２つの駆動トランジスタを設け、
少なくとも２つの前記駆動トランジスタのいずれか１つを選択する、
ことを特徴とする画素駆動回路のノイズ低減方法。

（付記９）
前記駆動トランジスタは、同一工程により製造された少なくとも２つのトランジスタである、
ことを特徴とする付記８に記載の画素駆動回路のノイズ低減方法。

（付記１０）
前記駆動トランジスタは、異なる工程により製造された少なくとも２つのトランジスタである、
ことを特徴とする付記８に記載の画素駆動回路のノイズ低減方法。

（付記１１）
少なくとも２つの前記駆動トランジスタのいずれか１つを選択するのは、
少なくとも２つの前記駆動トランジスタの特性に基づいて、ランダムテレグラフノイズが小さいものを選択する、
ことを特徴とする付記８乃至付記１０のいずれか１項に記載の画素駆動回路のノイズ低減方法。

１光検出素子
２駆動トランジスタ選択回路
６，６a，６b 画素駆動回路
７，７１シリコン貫通電極(ＴＳＶ)
１０光検出素子アレイ
１１配線層
６０，２００半導体集積回路(半導体基板)
８０ラッチ回路(記憶素子)
１００インターポーザ

Claims

ダイレクトインジェクション型の画素駆動回路であって、
１つの光検出素子に対して設けられ、それぞれが選択可能な少なくとも２つの駆動トランジスタと、
少なくとも２つの前記駆動トランジスタのいずれか１つを選択する駆動トランジスタ選択回路と、を有する、
ことを特徴とする画素駆動回路。
前記駆動トランジスタ選択回路は、
少なくとも２つの前記駆動トランジスタの特性に基づいて、ランダムテレグラフノイズが小さいものを選択する、
ことを特徴とする請求項１に記載の画素駆動回路。
請求項１または請求項２に記載の複数の画素駆動回路と、
複数の前記画素駆動回路のそれぞれにより駆動される複数の光検出素子と、を有する、
ことを特徴とするイメージセンサ。
複数の前記画素駆動回路それぞれにおいて、
前記駆動トランジスタは、第１駆動トランジスタおよび第２駆動トランジスタの２つの駆動トランジスタであり、
前記駆動トランジスタ選択回路は、前記光検出素子と前記第１および第２駆動トランジスタが形成された半導体基板において、前記光検出素子が光を受け取るのとは反対側からシリコン貫通電極による配線を使用し、前記第１および第２駆動トランジスタのいずれか一方を選択する、
ことを特徴とする請求項３に記載のイメージセンサ。
複数の前記画素駆動回路それぞれにおいて、
前記駆動トランジスタ選択回路は、少なくとも２つの前記駆動トランジスタの特性に基づいて、ランダムテレグラフノイズが最も小さいものを選択する情報が格納された記憶素子を有する、
ことを特徴とする請求項３に記載のイメージセンサ。
ダイレクトインジェクション型の画素駆動回路におけるノイズを低減する画素駆動回路のノイズ低減方法であって、
１つの光検出素子に対して設けられ、それぞれが選択可能な少なくとも２つの駆動トランジスタを設け、
少なくとも２つの前記駆動トランジスタのいずれか１つを選択する、
ことを特徴とする画素駆動回路のノイズ低減方法。
前記駆動トランジスタは、同一工程により製造された少なくとも２つのトランジスタである、
ことを特徴とする請求項６に記載の画素駆動回路のノイズ低減方法。
前記駆動トランジスタは、異なる工程により製造された少なくとも２つのトランジスタである、
ことを特徴とする請求項６に記載の画素駆動回路のノイズ低減方法。
少なくとも２つの前記駆動トランジスタのいずれか１つを選択するのは、
少なくとも２つの前記駆動トランジスタの特性に基づいて、ランダムテレグラフノイズが小さいものを選択する、
ことを特徴とする請求項６乃至請求項８のいずれか１項に記載の画素駆動回路のノイズ低減方法。