JP2017157875A - Semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method capable of inhibiting breakage of a wafer and deterioration in chip yield and achieving simplification.SOLUTION: A semiconductor device manufacturing method comprises the steps of: attaching a support substrate to a first surface of a wafer with use of an adhesive; thinning the wafer attached to the support substrate; forming grooves piercing the wafer in a region except a region located on an outer periphery of the wafer in one direction of scribe lines which extend in a first direction and a second direction crossing the first direction to partition chip regions; and immersing the wafer attached to the support substrate into a solvent to remove the adhesive by the solvent penetrating from the grooves.SELECTED DRAWING: Figure 2C

Description

本発明は半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

半導体装置に含まれるチップはウェーハを切断することで形成される。また、ウェーハの熱抵抗の低減などのため、ウェーハは研削され薄くなる。このような切断の工程、および研削の工程において、ウェーハは基板またはテープなどの支持体により支持される（特許文献１〜３）。   Chips included in the semiconductor device are formed by cutting a wafer. Also, the wafer is ground and thinned to reduce the thermal resistance of the wafer. In such a cutting process and grinding process, the wafer is supported by a support such as a substrate or a tape (Patent Documents 1 to 3).

特開２００２−２５９４８号公報JP 2002-25948 A 特開平３−１６６７５０号公報Japanese Patent Laid-Open No. 3-166750 特開平１１−２６４０３号公報Japanese Patent Laid-Open No. 11-26403

しかしながら、薄く加工されたウェーハは強度が低いため、ウェーハのハンドリングにおいてウェーハの破損が発生する。また、切断後のウェーハを支持体から剥離する場合には、チップの整列が乱れる恐れもある。整列が乱れると、その後の工程においてウェーハから得られるチップの収率が低下してしまう。さらに、製造工程は、研削、切断および剥離の各工程を含むため、複雑化してしまう。本発明は、上記課題に鑑み、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することを目的とする。   However, since the thinly processed wafer has low strength, the wafer is damaged in handling the wafer. Further, when the cut wafer is peeled from the support, the chip alignment may be disturbed. If the alignment is disturbed, the yield of chips obtained from the wafer in the subsequent process is lowered. Furthermore, the manufacturing process is complicated because it includes grinding, cutting, and peeling processes. In view of the above problems, an object of the present invention is to provide a method of manufacturing a semiconductor device that can suppress damage to the wafer and decrease in the yield of chips and can be simplified.

本発明は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、第１の方向とこれと交差する第２の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法である。   The present invention includes a step of attaching a support substrate to a first surface of a wafer using an adhesive, a step of thinning the wafer attached to the support substrate, and a second direction crossing the first direction. Forming a groove penetrating the wafer in one direction of the scribe line excluding a region located in an outer peripheral portion of the scribe line, each extending in a direction and defining a chip region; Immersing the wafer attached to the support substrate in a solvent, and removing the adhesive with the solvent penetrating from the groove.

本発明は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、前記ウェーハの第１の方向とこれと交差する第２の方向のそれぞれに複数延在し、チップの領域を区画するスクライブラインのうち少なくとも一部に、前記ウェーハを貫通する貫通孔を形成する工程と、前記ウェーハのうちチップとなる領域にビアホールを形成する工程と、前記ビアホールにビア配線を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記貫通孔から浸透する前記溶剤により前記接着剤を除去する工程と、を有し、前記ビアホールを形成する工程および前記貫通孔を形成する工程は、前記ビアホールが形成される領域および前記貫通孔が形成される領域に前記エッチングストッパ層が設けられた前記ウェーハの第１面とそれぞれ相対する前記ウェーハの第２面から前記ウェーハをエッチングする工程を含み、前記エッチングする工程の後、前記貫通孔が形成される領域のエッチングストッパ層を除去する半導体装置の製造方法である。   The present invention includes a step of attaching a support substrate to a first surface of a wafer using an adhesive, a step of thinning the wafer attached to the support substrate, and a first direction of the wafer intersecting with the first direction. A step of forming a through-hole penetrating the wafer in at least a part of a scribe line extending in each of the second directions and defining a chip area; and a via hole in the chip area of the wafer. Forming a via wiring in the via hole, immersing the wafer attached to the support substrate in a solvent, and removing the adhesive with the solvent penetrating from the through hole; And the step of forming the via hole and the step of forming the through hole are performed in a region where the via hole is formed and a region where the through hole is formed. Etching the wafer from the second surface of the wafer facing the first surface of the wafer provided with the etching stopper layer, and after the etching step, the region in which the through hole is formed A method for manufacturing a semiconductor device in which an etching stopper layer is removed.

本発明によれば、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can suppress the damage of a wafer and the fall of the yield of a chip | tip and can be simplified can be provided.

図１Ａは比較例に係る半導体装置の製造方法を例示する断面図である。FIG. 1A is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to a comparative example. 図１Ｂは比較例に係る半導体装置の製造方法を例示する断面図である。FIG. 1B is a cross-sectional view illustrating a method for manufacturing the semiconductor device according to the comparative example. 図２Ａは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 2A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図２Ｂは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 2B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図２Ｃは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 2C is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３Ａは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 3A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３Ｂは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 3B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３Ｃは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 3C is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３Ｄは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 3D is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３Ｅは実施例１に係る半導体装置の製造方法を例示する断面図である。FIG. 3E is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図４Ａは溝の形成前のウェーハを例示する平面図である。FIG. 4A is a plan view illustrating the wafer before the groove is formed. 図４Ｂは溝が形成された後のウェーハを例示する平面図である。FIG. 4B is a plan view illustrating the wafer after the grooves are formed. 図５Ａは図４Ｂの一部を拡大した図である。FIG. 5A is an enlarged view of a part of FIG. 4B. 図５Ｂはチップを個片化した後のウェーハを例示する平面図である。FIG. 5B is a plan view illustrating the wafer after chips are separated. 図６Ａは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。FIG. 6A is an enlarged cross-sectional view illustrating a method for manufacturing the semiconductor device according to the second embodiment. 図６Ｂは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。FIG. 6B is an enlarged cross-sectional view illustrating a method for manufacturing the semiconductor device according to the second embodiment. 図６Ｃは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。FIG. 6C is an enlarged cross-sectional view illustrating a method for manufacturing the semiconductor device according to the second embodiment. 図７Ａは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。FIG. 7A is an enlarged cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図７Ｂは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。FIG. 7B is an enlarged cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図７Ｃは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。FIG. 7C is an enlarged cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図７Ｄは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。FIG. 7D is an enlarged cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment. 図８Ａは貫通孔およびビアホール形成後のウェーハを例示する拡大平面図である。FIG. 8A is an enlarged plan view illustrating the wafer after the through holes and via holes are formed. 図８Ｂは個片化後のウェーハを例示する拡大平面図である。FIG. 8B is an enlarged plan view illustrating the wafer after singulation.

まず、半導体装置の製造方法において発生する問題について説明する。製造方法の一例においては、ウェーハを支持基板などに固定した状態で薄く加工し、切断することでチップを形成する。切断した後、ウェーハを支持基板に接着するための接着剤を溶解させる。これによりチップを支持基板から剥離することが可能となる。しかし、溶解の工程においてチップの整列が乱れる。特に溶剤などを用いて溶解を行うと、チップが溶剤中に散乱してしまう。整列が乱れることで、後の工程においてチップの収率が低下する。   First, problems that occur in the semiconductor device manufacturing method will be described. In an example of the manufacturing method, a chip is formed by thinly processing a wafer while being fixed to a support substrate or the like and cutting the wafer. After cutting, an adhesive for bonding the wafer to the support substrate is dissolved. As a result, the chip can be peeled from the support substrate. However, the chip alignment is disturbed in the melting process. In particular, when dissolution is performed using a solvent or the like, the chips are scattered in the solvent. Disordered alignment reduces chip yield in later steps.

製造方法の別の例では、支持基板からウェーハを剥離した後に、ウェーハの切断を行う。比較例として、ウェーハを熱剥離法で剥離する例について説明する。図１Ａおよび図１Ｂは比較例に係る半導体装置の製造方法を例示する断面図である。図１Ａに示すように、ワックス１２を用いてウェーハ１４を支持基板１０へ貼り付ける。ウェーハ１４を裏面から研削し、薄くする。図１Ａに上向きの矢印で示すように、支持基板１０を加熱し、ワックス１２を溶解させる。例えばホットプレートなどを用い、１５０℃程度までワックス１２を加熱する。図１Ａに横向きの矢印で表すようにウェーハ１４を支持基板１０上でスライドさせることで、ウェーハ１４を支持基板１０から剥がす。有機溶剤などによりウェーハ１４を洗浄した後、図１Ｂに示すように、ウェーハ１４をダイシングテープ２２に貼り付け、ダイシング処理によりウェーハ１４を切断する。   In another example of the manufacturing method, the wafer is cut after peeling the wafer from the support substrate. As a comparative example, an example of peeling a wafer by a thermal peeling method will be described. 1A and 1B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a comparative example. As shown in FIG. 1A, the wafer 14 is attached to the support substrate 10 using the wax 12. The wafer 14 is ground and thinned from the back surface. As shown by the upward arrow in FIG. 1A, the support substrate 10 is heated to dissolve the wax 12. For example, the wax 12 is heated to about 150 ° C. using a hot plate or the like. The wafer 14 is peeled from the support substrate 10 by sliding the wafer 14 on the support substrate 10 as represented by a horizontal arrow in FIG. 1A. After cleaning the wafer 14 with an organic solvent or the like, as shown in FIG. 1B, the wafer 14 is attached to a dicing tape 22, and the wafer 14 is cut by a dicing process.

比較例においては、熱剥離の際の熱により、ウェーハ１４にクラックが発生する恐れがある。特にウェーハ１４が薄型化されているため、ウェーハ１４は破損しやすい。支持基板１０からの剥離の後ダイシングテープへの貼り付けまで、単体のウェーハ１４をハンドリングする。このため、ウェーハ１４は破損しやすい。またウェーハ１４を支持基板１０上でスライドさせるため、ウェーハ１４の表面に傷が付く。   In the comparative example, there is a possibility that cracks may occur in the wafer 14 due to heat at the time of thermal peeling. In particular, since the wafer 14 is thinned, the wafer 14 is easily damaged. The single wafer 14 is handled until it is attached to the dicing tape after peeling from the support substrate 10. For this reason, the wafer 14 is easily damaged. Moreover, since the wafer 14 is slid on the support substrate 10, the surface of the wafer 14 is damaged.

本発明の実施形態を列記して説明する。   Embodiments of the present invention will be listed and described.

本発明の実施形態は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、第１の方向とこれと交差する第２の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法である。   Embodiments of the present invention include a step of attaching a support substrate to a first surface of a wafer using an adhesive, a step of thinning the wafer attached to the support substrate, and a first direction that intersects this. A plurality of scribe lines each extending in a second direction and defining a chip region, wherein a groove penetrating the wafer is formed in one direction of the scribe line excluding a region located on an outer peripheral portion of the wafer. And a step of immersing the wafer attached to the support substrate in a solvent and removing the adhesive with the solvent penetrating from the groove.

この実施形態によれば、溝から浸透する溶剤により接着剤を除去することができる。またウェーハは支持基板および支持部材に支持される。従ってウェーハの破損が抑制される。第１スクライブラインに溝を形成しても、外周部は切断されないため、チップの連結は維持される。このため接着剤を除去した後においてチップの整列の乱れは抑制され、溝を形成した後の工程においてチップの収率の低下は抑制される。第１スクライブラインに形成された溝は、ウェーハの分割に用いられるため、工程が簡略化される。このように、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することができる。   According to this embodiment, the adhesive can be removed by the solvent penetrating from the groove. The wafer is supported by a support substrate and a support member. Therefore, damage to the wafer is suppressed. Even if the groove is formed in the first scribe line, the outer peripheral portion is not cut, so that the chip connection is maintained. For this reason, disorder of chip alignment is suppressed after the adhesive is removed, and a decrease in chip yield is suppressed in the process after forming the grooves. Since the groove formed in the first scribe line is used for dividing the wafer, the process is simplified. As described above, it is possible to provide a method of manufacturing a semiconductor device that can suppress and simplify the breakage of the wafer and the decrease in the yield of the chip.

上記実施形態において、前記ウェーハの前記第１面とは反対側の第２面に支持部材を固定し、前記ウェーハを前記支持基板から取り外す工程と、前記第１の方向と交叉する第２の方向に延びる第２スクライブラインに沿って前記ウェーハを切断する工程と、を有してもよい。この実施形態によれば、接着剤を除去し、支持部材にウェーハを固定して、支持基板から取り外すため、チップの収率の低下は抑制される。第１スクライブラインに形成された溝はウェーハの分割に用いられ、切断する工程においては第２スクライブラインに沿ってウェーハを切断すればよいため、工程が簡略化される。   In the above embodiment, a step of fixing a support member to the second surface opposite to the first surface of the wafer and removing the wafer from the support substrate, and a second direction crossing the first direction Cutting the wafer along a second scribe line extending in the direction. According to this embodiment, since the adhesive is removed, the wafer is fixed to the support member, and the wafer is removed from the support substrate, a decrease in the yield of chips is suppressed. The groove formed in the first scribe line is used for dividing the wafer, and in the cutting process, the wafer may be cut along the second scribe line, so that the process is simplified.

上記実施形態において、前記溝を形成する工程および前記個片化したチップを形成する工程は、前記ウェーハをレーザーダイシングする工程または前記ウェーハをドライエッチングする工程を含むことができる。この実施形態によれば、ウェーハの切りしろを小さくすることができる。従って、形成されるチップの個数が増加するため、半導体装置が低コスト化する。   In the above embodiment, the step of forming the groove and the step of forming the singulated chip can include a step of laser dicing the wafer or a step of dry etching the wafer. According to this embodiment, the cutting margin of the wafer can be reduced. Accordingly, the number of chips to be formed increases, and the cost of the semiconductor device is reduced.

本発明の実施形態は、接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、前記ウェーハの第１の方向とこれと交差する第２の方向のそれぞれに複数延在し、チップの領域を区画するスクライブラインのうち少なくとも一部に、前記ウェーハを貫通する貫通孔を形成する工程と、前記ウェーハのうちチップとなる領域にビアホールを形成する工程と、前記ビアホールにビア配線を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記貫通孔から浸透する前記溶剤により前記接着剤を除去する工程と、を有し、前記ビアホールを形成する工程および前記貫通孔を形成する工程は、前記ビアホールが形成される領域および前記貫通孔が形成される領域にエッチングストッパ層が設けられた前記ウェーハの第１面とそれぞれ相対する前記ウェーハの第２面から前記ウェーハをエッチングする工程を含み、前記エッチングする工程の後、前記貫通孔が形成される領域の前記エッチングストッパ層を除去する半導体装置の製造方法である。   An embodiment of the present invention includes a step of attaching a support substrate to a first surface of a wafer using an adhesive, a step of thinning the wafer attached to the support substrate, a first direction of the wafer, and Forming a through-hole penetrating the wafer in at least a part of a scribe line that extends in each of the second directions intersecting with each other and divides the chip region, and becomes a chip of the wafer Forming a via hole in the region; forming a via wiring in the via hole; immersing the wafer attached to the support substrate in a solvent; and removing the adhesive by the solvent penetrating from the through hole A step of forming the via hole and a step of forming the through hole include forming a region in which the via hole is formed and the through hole. And etching the wafer from the second surface of the wafer facing the first surface of the wafer, each of which is provided with an etching stopper layer in a region where the through-hole is formed after the etching step. This is a method for manufacturing a semiconductor device in which the etching stopper layer in the region is removed.

この実施形態によれば、貫通孔から浸透する溶剤により接着剤を溶解することができる。またウェーハは支持基板および支持部材に支持される。従ってウェーハの破損が抑制される。貫通孔を設けてもチップ間の連結は維持されるため、チップの整列の乱れは抑制される。貫通孔を形成した後の工程において、チップの収率の低下を抑制することができる。ビアホールおよび貫通孔を一度のエッチングにより形成するため工程が簡略化される。このように、ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供することができる。   According to this embodiment, the adhesive can be dissolved by the solvent penetrating from the through hole. The wafer is supported by a support substrate and a support member. Therefore, damage to the wafer is suppressed. Even if the through hole is provided, the connection between the chips is maintained, so that the disorder of the alignment of the chips is suppressed. In the step after forming the through hole, it is possible to suppress a decrease in the yield of the chip. Since the via hole and the through hole are formed by one etching, the process is simplified. As described above, it is possible to provide a method of manufacturing a semiconductor device that can suppress and simplify the breakage of the wafer and the decrease in the yield of the chip.

上記実施形態において、前記ウェーハの前記第１面とは反対側の前記第２面に支持部材を固定し、前記ウェーハを前記支持基板から取り外す工程と、前記スクライブラインに沿って前記ウェーハを切断する工程と、を有してもよい。この実施形態によれば、接着剤を除去し、支持部材にウェーハを固定して、支持基板から取り外すため、チップの収率の低下は抑制される。また、スクライブラインに貫通孔が設けられているため、スクライブラインにおけるウェーハの強度が低下し、容易に切断することができる。   In the above embodiment, a step of fixing a support member to the second surface opposite to the first surface of the wafer, removing the wafer from the support substrate, and cutting the wafer along the scribe line You may have a process. According to this embodiment, since the adhesive is removed, the wafer is fixed to the support member, and the wafer is removed from the support substrate, a decrease in the yield of chips is suppressed. Further, since the through-hole is provided in the scribe line, the strength of the wafer in the scribe line is reduced, and the scribe line can be easily cut.

上記実施形態において、前記貫通孔と前記ビアホールとは同じ大きさを有してもよい。この実施形態によれば、貫通孔とビアホールとを同じ条件で加工できるため、工程が簡略化される。   In the above embodiment, the through hole and the via hole may have the same size. According to this embodiment, since the through hole and the via hole can be processed under the same conditions, the process is simplified.

上記実施形態において、複数の前記スクライブラインのそれぞれに複数の前記貫通孔が形成されてもよい。この実施形態によれば、接着剤の全体に溶剤が行き渡るため、接着剤を効率よく除去することができる。   In the above embodiment, a plurality of the through holes may be formed in each of the plurality of scribe lines. According to this embodiment, since the solvent is distributed throughout the adhesive, the adhesive can be efficiently removed.

上記実施形態において、前記ウェーハを切断する工程は、前記スクライブラインに沿って前記ウェーハをブレーキングする工程とすることができる。この実施形態によれば、ウェーハを容易に切断することができる。またウェーハを切断するためにダイシングを行わなくてよい。ダイシング装置を用いなくてよいため、半導体装置が低コスト化する。   In the above embodiment, the step of cutting the wafer may be a step of braking the wafer along the scribe line. According to this embodiment, the wafer can be easily cut. Also, dicing is not required to cut the wafer. Since it is not necessary to use a dicing apparatus, the cost of the semiconductor device is reduced.

上記実施形態において、前記ウェーハは、炭化シリコン基板、および前記炭化シリコン基板上に設けられた窒化物半導体層を含むことができる。この実施形態によれば、ウェーハの強度が高くなるため、ウェーハの破損が抑制される。   In the above embodiment, the wafer may include a silicon carbide substrate and a nitride semiconductor layer provided on the silicon carbide substrate. According to this embodiment, since the strength of the wafer is increased, damage to the wafer is suppressed.

以下、本発明の実施例について説明する。   Examples of the present invention will be described below.

図２Ａから図３Ｅは実施例１に係る半導体装置の製造方法を例示する断面図である。図４Ａは溝１８の形成前のウェーハ１４を例示する平面図である。図４Ｂは溝１８が形成された後のウェーハ１４を例示する平面図である。図５Ａは図４Ｂの一部を拡大した図であり、図４Ｂの点線の円の箇所を図示している。図５Ｂはチップ１４ａを個片化した後のウェーハ１４を例示する平面図である。   2A to 3E are cross-sectional views illustrating the method for manufacturing the semiconductor device according to the first embodiment. FIG. 4A is a plan view illustrating the wafer 14 before the grooves 18 are formed. FIG. 4B is a plan view illustrating the wafer 14 after the grooves 18 are formed. FIG. 5A is an enlarged view of a part of FIG. 4B, and illustrates a dotted circle in FIG. 4B. FIG. 5B is a plan view illustrating the wafer 14 after the chips 14a are separated.

図２Ａに示すように、ウェーハ１４の表面（第１面、図２Ａでは下面）に、ワックス１２（接着剤）を用いて支持基板１０を貼り付ける。支持基板１０は例えばガラスなどにより形成されている。実施例２において説明するように、ウェーハ１４は例えば炭化シリコン（ＳｉＣ）により形成されたＳｉＣ基板、および窒化物半導体層を含む。窒化物半導体層はＧａＮなどの窒化物半導体を含み、例えば電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）などのトランジスタが形成されている。ウェーハ１４の窒化物半導体層が支持基板１０と向き合い、ＳｉＣ基板が上側になるように、ウェーハ１４は配置される。図４Ａに示すように、ウェーハ１４は複数のチップ１４ａを含み、またウェーハ１４には複数のスクライブライン１６が形成されている。複数のスクライブライン１６のうち、図４Ａに矢印で示したＹ方向に延在するものをスクライブライン１６ｙ（第１スクライブライン）、Ｙ方向と交叉するＸ方向に延在するものをスクライブライン１６ｘ（第２スクライブライン）とする。スクライブライン１６によりチップ１４ａが区画される。   As shown in FIG. 2A, a support substrate 10 is attached to the surface (first surface, lower surface in FIG. 2A) of the wafer 14 using wax 12 (adhesive). The support substrate 10 is made of, for example, glass. As described in the second embodiment, the wafer 14 includes, for example, a SiC substrate formed of silicon carbide (SiC) and a nitride semiconductor layer. The nitride semiconductor layer includes a nitride semiconductor such as GaN, and a transistor such as a field effect transistor (FET) is formed, for example. The wafer 14 is arranged so that the nitride semiconductor layer of the wafer 14 faces the support substrate 10 and the SiC substrate is on the upper side. As shown in FIG. 4A, the wafer 14 includes a plurality of chips 14a, and a plurality of scribe lines 16 are formed on the wafer 14. Among the plurality of scribe lines 16, those extending in the Y direction indicated by arrows in FIG. 4A are scribe lines 16 y (first scribe lines), and those extending in the X direction intersecting with the Y direction are scribe lines 16 x ( (Second scribe line). The chip 14 a is partitioned by the scribe line 16.

図２Ｂに示すように、ウェーハ１４の裏面（第２面、図２Ｂでは上面）の加工および研削を行う。研削により、ウェーハ１４を例えば厚さ１５０μｍ以下まで薄くする。このときＳｉＣ基板が研削され、窒化物半導体層は研削されない。研削以外に研磨でウェーハ１４を薄くしてもよい。ウェーハ１４の裏面加工とは、例えば電極（不図示）の形成などである。   As shown in FIG. 2B, the back surface (second surface, the top surface in FIG. 2B) of the wafer 14 is processed and ground. By grinding, the wafer 14 is thinned to a thickness of, for example, 150 μm or less. At this time, the SiC substrate is ground and the nitride semiconductor layer is not ground. In addition to grinding, the wafer 14 may be thinned by polishing. The back surface processing of the wafer 14 is, for example, formation of an electrode (not shown).

図４Ｂに示すように、例えばレーザーダイシングまたはドライエッチングなどにより、スクライブライン１６ｙに沿ってウェーハ１４の裏面からウェーハ１４を切断する。これにより、ウェーハ１４に、裏面から表面にかけてウェーハ１４を貫通する溝１８が形成される。溝１８は、複数のスクライブライン１６のうち、Ｙ方向に伸びるスクライブライン１６ｙに形成され、Ｘ方向に伸びるスクライブライン１６ｘには形成されない。また、ウェーハ１４の外周部１４ｂは切断されない。従って、チップ１４ａ間の連結、およびチップ１４ａと外周部１４ｂとの連結は維持される。チップ１４ａがウェーハ１４から分離しないため、この後の工程においてチップ１４ａの収率の低下は抑制される。図５Ａに示すように、溝１８の幅Ｗ１は例えば２０μｍである。外周部１４ｂの幅Ｗ２は例えば２ｍｍである。ウェーハ１４の強度を維持するため、幅Ｗ２は２ｍｍ以上であることが好ましい。   As shown in FIG. 4B, the wafer 14 is cut from the back surface of the wafer 14 along the scribe line 16y by, for example, laser dicing or dry etching. As a result, a groove 18 penetrating the wafer 14 is formed in the wafer 14 from the back surface to the front surface. The groove 18 is formed in the scribe line 16y extending in the Y direction among the plurality of scribe lines 16, and is not formed in the scribe line 16x extending in the X direction. Further, the outer peripheral portion 14b of the wafer 14 is not cut. Therefore, the connection between the chips 14a and the connection between the chip 14a and the outer peripheral portion 14b are maintained. Since the chip 14a is not separated from the wafer 14, a decrease in the yield of the chip 14a is suppressed in the subsequent process. As shown in FIG. 5A, the width W1 of the groove 18 is, for example, 20 μm. The width W2 of the outer peripheral part 14b is 2 mm, for example. In order to maintain the strength of the wafer 14, the width W2 is preferably 2 mm or more.

図２Ｃに示すように、支持基板１０およびウェーハ１４を有機溶剤２０の貯留されたタンク２０ａに投入する。支持基板１０を冶具２０ｂに搭載し、支持基板１０およびウェーハ１４を有機溶剤２０に浸漬させる。溝１８から有機溶剤２０が浸透し、ワックス１２に到達する。図３Ａに示すように、有機溶剤２０によりワックス１２が溶解する。有機溶剤２０は例えばアセトン、ピロリドン、またはイソプロピルアルコール（ＩＰＡ）などのアルコールなどである。有機溶剤２０への浸漬の時間は例えば３０〜６０分である。   As shown in FIG. 2C, the support substrate 10 and the wafer 14 are put into a tank 20a in which an organic solvent 20 is stored. The support substrate 10 is mounted on the jig 20b, and the support substrate 10 and the wafer 14 are immersed in the organic solvent 20. The organic solvent 20 permeates from the groove 18 and reaches the wax 12. As shown in FIG. 3A, the wax 12 is dissolved by the organic solvent 20. The organic solvent 20 is, for example, alcohol such as acetone, pyrrolidone, or isopropyl alcohol (IPA). The immersion time in the organic solvent 20 is, for example, 30 to 60 minutes.

図３Ｂに示すように、支持基板１０およびウェーハ１４をタンク２０ａから取り出し乾燥させる。図３Ｃに示すように、ウェーハ１４の裏面にダイシングテープ２２（支持部材）を貼り付ける。図３Ｄに示すように、ダイシングテープ２２と共にウェーハ１４を持ち上げ、ウェーハ１４を支持基板１０から剥がす。ワックス１２は溶解しているため、ウェーハ１４の剥離が可能である。図３Ｅに示すように、ウェーハ１４の表面が露出する。   As shown in FIG. 3B, the support substrate 10 and the wafer 14 are removed from the tank 20a and dried. As shown in FIG. 3C, a dicing tape 22 (support member) is attached to the back surface of the wafer 14. As shown in FIG. 3D, the wafer 14 is lifted together with the dicing tape 22, and the wafer 14 is peeled off from the support substrate 10. Since the wax 12 is dissolved, the wafer 14 can be peeled off. As shown in FIG. 3E, the surface of the wafer 14 is exposed.

表面（図３Ｅでは上面）からウェーハ１４を切断する。図５Ｂに示すように、例えばレーザーダイシングまたはドライエッチングなどにより、スクライブライン１６ｘに沿ってウェーハ１４を切断する。以上の工程によりウェーハ１４から個片化されたチップ１４ａが形成される。なお、外周部１４ｂは切断してもよいし、切断しなくてもよい。   The wafer 14 is cut from the surface (the upper surface in FIG. 3E). As shown in FIG. 5B, the wafer 14 is cut along the scribe line 16x by, for example, laser dicing or dry etching. Through the above process, chips 14a separated from the wafer 14 are formed. In addition, the outer peripheral part 14b may be cut | disconnected and does not need to cut | disconnect.

実施例１によれば、溝１８から浸透する有機溶剤によりワックス１２を溶解することができる。比較例のようにウェーハ１４を加熱しなくてよいため、熱によるウェーハ１４の破損が抑制される。ウェーハ１４の破損を抑制するため、ウェーハ１４単体でのハンドリングは行わないことが好ましい。実施例１においては、ウェーハ１４は支持基板１０およびダイシングテープ２２に支持されるため、ウェーハ１４の破損が抑制される。支持基板１０から剥離した後のウェーハ１４を支持するために、ダイシングテープ２２以外の支持部材を用いてもよい。ウェーハ１４をダイシングテープ２２と共に持ち上げることで、支持基板１０からウェーハ１４を剥離する。支持基板１０上においてウェーハ１４をスライドさせないため、ウェーハ１４の表面に傷が付きにくい。   According to Example 1, the wax 12 can be dissolved by the organic solvent that permeates from the groove 18. Since it is not necessary to heat the wafer 14 as in the comparative example, damage to the wafer 14 due to heat is suppressed. In order to suppress damage to the wafer 14, it is preferable not to handle the wafer 14 alone. In the first embodiment, since the wafer 14 is supported by the support substrate 10 and the dicing tape 22, damage to the wafer 14 is suppressed. A support member other than the dicing tape 22 may be used to support the wafer 14 after being peeled from the support substrate 10. The wafer 14 is peeled from the support substrate 10 by lifting the wafer 14 together with the dicing tape 22. Since the wafer 14 is not slid on the support substrate 10, the surface of the wafer 14 is hardly damaged.

スクライブライン１６ｙに溝１８を形成するため、工程が簡略化される。すなわち、個片化の工程においては、スクライブライン１６ｘに沿ってウェーハ１４を切断すればよく、スクライブライン１６ｙに沿った切断はしなくてよい。全てのスクライブライン１６に沿ってウェーハ１４を切断する場合に比べ、スクライブラインの本数が少ないため、処理時間が短縮される。このため半導体装置の低コスト化が可能である。またスクライブライン１６ｙを通じて有機溶剤がワックス１２の全体に行き渡る。これによりワックス１２を効率よく溶解することができる。例えば複数のスクライブライン１６ｙの一部に溝１８を形成し、他の一部には溝１８を形成しなくても、工程の簡略化およびワックス１２の溶解は可能である。つまり、複数のスクライブライン１６のうち一部に溝１８を形成すればよい。ただし、工程をより簡略化し、かつワックス１２を効率よく溶解させるためには、複数のスクライブライン１６ｙのそれぞれに溝１８を形成することが好ましい。また複数のスクライブライン１６ｘのそれぞれに溝１８を形成し、スクライブライン１６ｙに溝１８を形成しなくてもよい。   Since the groove 18 is formed in the scribe line 16y, the process is simplified. That is, in the singulation process, the wafer 14 may be cut along the scribe line 16x, and it is not necessary to cut along the scribe line 16y. Compared to the case where the wafer 14 is cut along all the scribe lines 16, the number of scribe lines is small, so that the processing time is shortened. Therefore, the cost of the semiconductor device can be reduced. Further, the organic solvent spreads throughout the wax 12 through the scribe line 16y. Thereby, the wax 12 can be dissolved efficiently. For example, the process can be simplified and the wax 12 can be dissolved without forming the groove 18 in a part of the plurality of scribe lines 16 y and forming the groove 18 in the other part. That is, the grooves 18 may be formed in some of the scribe lines 16. However, in order to simplify the process and dissolve the wax 12 efficiently, it is preferable to form the grooves 18 in each of the plurality of scribe lines 16y. Further, the groove 18 may be formed in each of the plurality of scribe lines 16x, and the groove 18 may not be formed in the scribe line 16y.

溝１８の形成およびウェーハ１４の切断の工程においてレーザーダイシングまたはドライエッチングを用いることで、ブレードを用いたダイシングに比べ、ウェーハ１４の切りしろを小さくすることができる。ブレードダイシングにおいては切りしろが例えば５０〜６０μｍである。切りしろにマージンを加え、スクライブライン１６の幅は例えば１００μｍ程度である。これに対し、レーザーダイシングおよびドライエッチングでは、切りしろが例えば２０μｍ、スクライブライン１６の幅は５０〜６０μｍとすることができる。スクライブライン１６が細くなることで、１枚のウェーハ１４から得られるチップ１４ａの数が多くなり、半導体装置が低コスト化する。   By using laser dicing or dry etching in the process of forming the groove 18 and cutting the wafer 14, the cutting margin of the wafer 14 can be reduced as compared with dicing using a blade. In blade dicing, the cutting margin is, for example, 50 to 60 μm. A margin is added to the cutting margin, and the width of the scribe line 16 is, for example, about 100 μm. On the other hand, in laser dicing and dry etching, the cutting margin can be set to 20 μm, for example, and the width of the scribe line 16 can be set to 50 to 60 μm. As the scribe line 16 becomes thinner, the number of chips 14a obtained from one wafer 14 increases and the cost of the semiconductor device is reduced.

実施例２に係る半導体装置の製造方法について説明する。図６Ａから図７Ｄは実施例２に係る半導体装置の製造方法を例示する拡大断面図である。図８Ａは貫通孔３４およびビアホール３２形成後のウェーハ１４を例示する拡大平面図である。図８Ｂは個片化後のウェーハ１４を例示する拡大平面図である。図２Ａおよび図２Ｂに示した貼り付けおよび研削の工程は実施例２においても行われる。ここでは拡大断面図を参照して説明する。   A method for manufacturing a semiconductor device according to the second embodiment will be described. 6A to 7D are enlarged cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. FIG. 8A is an enlarged plan view illustrating the wafer 14 after the through hole 34 and the via hole 32 are formed. FIG. 8B is an enlarged plan view illustrating the wafer 14 after singulation. The pasting and grinding steps shown in FIGS. 2A and 2B are also performed in the second embodiment. Here, it demonstrates with reference to an expanded sectional view.

図６Ａに示すように、ウェーハ１４の窒化物半導体層１４ｃが下側に位置し、ＳｉＣ基板１４ｄが上側に位置する。窒化物半導体層１４ｃの下面にはパッド２４、絶縁膜２６、およびエッチングストッパ層２８が設けられている。パッド２４は、例えばウェーハ１４に近い方から厚さ数百ｎｍのニッケル（Ｎｉ）層および厚さ５μｍの金（Ａｕ）層を積層して形成されている。絶縁膜２６は例えば厚さ１ｍｍの窒化シリコン（ＳｉＮ）により形成され、パッド２４を覆う。エッチングストッパ層２８は例えばＮｉにより形成されている。窒化物半導体層１４ｃが支持基板１０と対向するように、ウェーハ１４は支持基板１０に貼り付けられる。   As shown in FIG. 6A, the nitride semiconductor layer 14c of the wafer 14 is located on the lower side, and the SiC substrate 14d is located on the upper side. A pad 24, an insulating film 26, and an etching stopper layer 28 are provided on the lower surface of the nitride semiconductor layer 14c. The pad 24 is formed by, for example, laminating a nickel (Ni) layer having a thickness of several hundred nm and a gold (Au) layer having a thickness of 5 μm from the side closer to the wafer 14. The insulating film 26 is formed of silicon nitride (SiN) having a thickness of 1 mm, for example, and covers the pad 24. The etching stopper layer 28 is made of Ni, for example. The wafer 14 is attached to the support substrate 10 so that the nitride semiconductor layer 14 c faces the support substrate 10.

図６Ｂに示すように、ＳｉＣ基板１４ｄを研削することでウェーハ１４を薄くする。図６Ｃに示すように、ウェーハ１４の裏面に例えばＮｉなどのマスク３０を形成する。マスク３０の開口部からはウェーハ１４が露出する。   As shown in FIG. 6B, the wafer 14 is thinned by grinding the SiC substrate 14d. As shown in FIG. 6C, a mask 30 such as Ni is formed on the back surface of the wafer 14. The wafer 14 is exposed from the opening of the mask 30.

図７Ａに示すように、ドライエッチングにより、ウェーハ１４にビアホール３２および貫通孔３４を形成する。ドライエッチングのエッチャントとして、例えば六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）などフッ素系ガスを用いる。ドライエッチングはパッド２４およびエッチングストッパ層２８において停止する。つまり貫通孔３４はエッチングストッパ層２８に到達する。ビアホール３２はパッド２４に到達する。ビアホール３２および貫通孔３４それぞれの直径Ｒ１は例えば２０μｍである。図８Ａに示すように、スクライブライン１６ｘおよび１６ｙ（図中の点線）に複数の貫通孔３４が形成される。貫通孔３４間の距離Ｌ１は例えば１０〜５０μｍである。 As shown in FIG. 7A, via holes 32 and through holes 34 are formed in the wafer 14 by dry etching. As an etchant for dry etching, for example, a fluorine-based gas such as sulfur hexafluoride (SF 6 ), carbon tetrafluoride (CF 4 ), trifluoromethane (CHF 3 ), or the like is used. Dry etching stops at the pad 24 and the etching stopper layer 28. That is, the through hole 34 reaches the etching stopper layer 28. The via hole 32 reaches the pad 24. The diameter R1 of each of the via hole 32 and the through hole 34 is, for example, 20 μm. As shown in FIG. 8A, a plurality of through holes 34 are formed in the scribe lines 16x and 16y (dotted lines in the figure). The distance L1 between the through holes 34 is, for example, 10 to 50 μm.

図７Ｂに示すように、例えばエッチングなどにより、エッチングストッパ層２８およびマスク３０を除去する。図７Ｃに示すように、例えばメッキ処理などにより導体層３６を形成する。導体層３６は、ウェーハ１４の裏面に形成された配線３６ａ、およびビアホール３２に形成されたビア配線３６ｂを含む。ビア配線３６ｂはパッド２４に接触している。導体層３６は例えばニッケル層とＡｕ層とを積層して形成されている。   As shown in FIG. 7B, the etching stopper layer 28 and the mask 30 are removed by, for example, etching. As shown in FIG. 7C, the conductor layer 36 is formed by, for example, plating. The conductor layer 36 includes a wiring 36 a formed on the back surface of the wafer 14 and a via wiring 36 b formed in the via hole 32. The via wiring 36 b is in contact with the pad 24. The conductor layer 36 is formed, for example, by laminating a nickel layer and an Au layer.

図２Ｃの例と同様に、支持基板１０およびウェーハ１４を有機溶剤２０に浸漬する。図７Ｃに示した貫通孔３４から有機溶剤が浸透し、ワックス１２が溶解する。図７Ｄに示すように、ウェーハ１４を支持基板１０から剥がす。このとき図３Ｄと同様にダイシングテープ２２を用いることができる。図８Ｂに示すように、ブレーキングまたはダイシングにより、ウェーハ１４を切断する。   Similar to the example of FIG. 2C, the support substrate 10 and the wafer 14 are immersed in the organic solvent 20. The organic solvent permeates from the through hole 34 shown in FIG. 7C and the wax 12 is dissolved. As shown in FIG. 7D, the wafer 14 is peeled off from the support substrate 10. At this time, the dicing tape 22 can be used similarly to FIG. 3D. As shown in FIG. 8B, the wafer 14 is cut by braking or dicing.

実施例２によれば、貫通孔３４から浸透する有機溶剤によりワックス１２を溶解させることができる。またウェーハ１４は支持基板１０またはダイシングテープ２２に支持される。このため、ウェーハ１４の破損が抑制される。ウェーハ１４をスライドさせないため、表面に傷が付きにくい。また図８Ａに示すように、貫通孔３４を設けてもチップ１４ａ間の連結は維持されるため、チップ１４ａの収率の低下を抑制することができる。   According to the second embodiment, the wax 12 can be dissolved by the organic solvent penetrating from the through hole 34. The wafer 14 is supported by the support substrate 10 or the dicing tape 22. For this reason, damage to the wafer 14 is suppressed. Since the wafer 14 is not slid, the surface is hardly damaged. Further, as shown in FIG. 8A, since the connection between the chips 14a is maintained even if the through holes 34 are provided, a decrease in the yield of the chips 14a can be suppressed.

ビアホール３２および貫通孔３４を一度のエッチングにより形成するため、複数回のエッチングでビアホール３２および貫通孔３４を設ける場合より工程が少なくなる。つまり製造方法が簡略化される。なお、ビアホール３２および貫通孔３４を形成する工程において、外周部１４ｂはウェーハ１４から切り離してもよいし、切り離さなくてもよい。   Since the via hole 32 and the through hole 34 are formed by one etching, the number of processes is reduced compared with the case where the via hole 32 and the through hole 34 are provided by a plurality of etchings. That is, the manufacturing method is simplified. In the step of forming the via hole 32 and the through hole 34, the outer peripheral portion 14b may be separated from the wafer 14, or may not be separated.

エッチングレートを安定させるために、ビアホール３２および貫通孔３４は同じ径を有することが好ましい。スクライブライン１６におけるエッチングと、チップ１４ａにおけるエッチングとは同程度に進行する。ビアホール３２および貫通孔３４は同じ径を有することで、ウェーハ１４のオーバーエッチングを抑制し、かつ所望の径を有するビアホール３２および貫通孔３４を形成することができる。またビアホール３２と貫通孔３４とでエッチング条件を変更しなくてもよいため、工程が簡略化される。ビアホール３２および貫通孔３４の径は変更してもよい。ただし貫通孔３４の径とビアホール３２の径とが異なる場合、オーバーエッチングが発生する。例えば貫通孔３４の径がビアホール３２の径より大きい場合、チップ１４ａがオーバーエッチングされ、所望の径を有するビアホール３２が得られない。またウェーハ１４下のパッド２４および支持基板１０までエッチングが進行することもある。ビアホール３２および貫通孔３４はドライエッチング以外にウェットエッチングで設けてもよい。   In order to stabilize the etching rate, the via hole 32 and the through hole 34 preferably have the same diameter. Etching at the scribe line 16 and etching at the tip 14a proceed to the same extent. Since the via hole 32 and the through hole 34 have the same diameter, the overetching of the wafer 14 can be suppressed and the via hole 32 and the through hole 34 having a desired diameter can be formed. Further, the etching process does not have to be changed between the via hole 32 and the through hole 34, so that the process is simplified. The diameters of the via hole 32 and the through hole 34 may be changed. However, when the diameter of the through hole 34 and the diameter of the via hole 32 are different, over-etching occurs. For example, when the diameter of the through hole 34 is larger than the diameter of the via hole 32, the chip 14a is over-etched, and the via hole 32 having a desired diameter cannot be obtained. Further, etching may proceed to the pad 24 under the wafer 14 and the support substrate 10. The via hole 32 and the through hole 34 may be provided by wet etching in addition to dry etching.

なおビアホール３２および貫通孔３４はレーザードリリングにより形成してもよい。ビアホール３２および貫通孔３４が同じ径を有することで、同一のレーザーの条件を用いることができる。このため工程が簡略化される。ビアホール３２および貫通孔３４の断面形状が円形以外の場合でも、ビアホール３２および貫通孔３４は同じ大きさを有することが好ましい。   The via hole 32 and the through hole 34 may be formed by laser drilling. Since the via hole 32 and the through hole 34 have the same diameter, the same laser conditions can be used. This simplifies the process. Even when the cross-sectional shapes of the via hole 32 and the through hole 34 are other than circular, the via hole 32 and the through hole 34 preferably have the same size.

ウェーハ１４にエッチングストッパ層２８が設けられているため、貫通孔３４を形成するドライエッチング処理においてウェーハ１４およびワックス１２のオーバーエッチングが抑制される。ウェーハ１４がオーバーエッチングされると、ウェーハ１４の素子部（ＦＥＴなど）もエッチングされることがある。また、例えばワックス１２がエッチングされると、ウェーハ１４が支持基板１０から剥離してしまう。特にＳｉＣ基板１４ｄは高硬度であるため、ドライエッチングのパワーは高い。エッチングストッパ層２８を設けることで、エッチングパワーを高めてもオーバーエッチングが抑制される。エッチングストッパ層２８は、例えばＮｉなどマスク３０と同じ材料から形成することが好ましい。エッチングストッパ層２８とマスク３０とを同じ工程で除去することができる。   Since the etching stopper layer 28 is provided on the wafer 14, overetching of the wafer 14 and the wax 12 is suppressed in the dry etching process for forming the through hole 34. When the wafer 14 is over-etched, an element portion (such as an FET) of the wafer 14 may be etched. For example, when the wax 12 is etched, the wafer 14 is peeled from the support substrate 10. In particular, since the SiC substrate 14d has high hardness, the power of dry etching is high. By providing the etching stopper layer 28, overetching is suppressed even when the etching power is increased. The etching stopper layer 28 is preferably formed from the same material as the mask 30 such as Ni. The etching stopper layer 28 and the mask 30 can be removed in the same process.

スクライブライン１６に複数の貫通孔３４を形成することが好ましく、特に複数のスクライブライン１６それぞれに複数の貫通孔３４を形成することが好ましい。有機溶剤をワックス１２の全体に行き渡らせ、ワックス１２を効率よく溶解させることができる。例えばスクライブライン１６ｘおよび１６ｙの一方のみに貫通孔３４を設けてもよい。１つのスクライブライン１６当たり１つの貫通孔３４を設けてもよい。   It is preferable to form a plurality of through holes 34 in the scribe line 16, and it is particularly preferable to form a plurality of through holes 34 in each of the plurality of scribe lines 16. The organic solvent is spread over the entire wax 12, and the wax 12 can be efficiently dissolved. For example, the through hole 34 may be provided only in one of the scribe lines 16x and 16y. One through hole 34 may be provided per one scribe line 16.

スクライブライン１６に複数の貫通孔３４が形成されているため、スクライブライン１６以外の領域に比べ、スクライブライン１６におけるウェーハ１４の強度が低下する。このため、ブレーキングおよびダイシングが容易である。ブレーキングによりウェーハ１４を切断する場合、ダイシングは行わなくてよい。ダイシング装置が不要になるため半導体装置が低コスト化する。   Since the plurality of through holes 34 are formed in the scribe line 16, the strength of the wafer 14 in the scribe line 16 is lower than that in the region other than the scribe line 16. For this reason, braking and dicing are easy. When cutting the wafer 14 by braking, dicing may not be performed. Since a dicing apparatus is unnecessary, the cost of the semiconductor device is reduced.

実施例１および２においてウェーハ１４は、ＳｉＣ基板１４ｄに代えてサファイアまたはシリコン（Ｓｉ）などにより形成された基板を含んでもよい。ウェーハ１４は、窒化物半導体層１４ｃ以外にガリウム砒素（ＧａＡｓ）など砒素系半導体を含んでもよい。ＳｉＣ基板１４ｄおよび窒化物半導体層１４ｃを含むウェーハ１４は強度が高いため、破損しにくい。   In the first and second embodiments, the wafer 14 may include a substrate formed of sapphire or silicon (Si) instead of the SiC substrate 14d. The wafer 14 may include an arsenic semiconductor such as gallium arsenide (GaAs) in addition to the nitride semiconductor layer 14c. The wafer 14 including the SiC substrate 14d and the nitride semiconductor layer 14c has high strength and is not easily damaged.

支持基板１０はガラス以外の材質で形成されてもよく、特に強度の高い材質で形成されることが好ましい。研削の工程において支持基板１０の破損を抑制するためである。またワックス１２によるウェーハ１４と支持基板１０との間の接着力は大きいことが好ましい。研削の工程においてウェーハ１４を固定するためである。ウェーハ１４の支持基板１０からの剥離には、ダイシングテープ２２以外の支持部材を用いてもよい。支持部材はウェーハ１４を固定でき、かつウェーハ１４の切断後にチップ１４ａを簡単に剥離できればよい。支持部材は例えば紫外線により接着力が低下する性質を有してもよい。また支持部材はウェーハ１４を接着する部材でもよいし、吸着する部材でもよい。支持部材からは溶剤を用いずにチップ１４ａを剥離できることが好ましい。チップ１４ａが溶剤中に散乱ことを抑制するためである。支持基板１０はダイシングテープ２２などの支持部材よりも高い強度を有することが好ましい。またワックス１２による接着力は、支持部材の接着力より強いことが好ましい。   The support substrate 10 may be formed of a material other than glass, and is preferably formed of a material having particularly high strength. This is to prevent the support substrate 10 from being damaged in the grinding process. Moreover, it is preferable that the adhesive force between the wafer 14 and the support substrate 10 by the wax 12 is large. This is for fixing the wafer 14 in the grinding process. A support member other than the dicing tape 22 may be used for peeling the wafer 14 from the support substrate 10. The support member only needs to be able to fix the wafer 14 and to easily peel off the chip 14a after the wafer 14 is cut. The support member may have a property that the adhesive force is reduced by, for example, ultraviolet rays. The support member may be a member that adheres the wafer 14 or a member that adsorbs the wafer 14. It is preferable that the chip 14a can be peeled from the support member without using a solvent. This is to prevent the chip 14a from being scattered in the solvent. The support substrate 10 preferably has higher strength than a support member such as the dicing tape 22. Moreover, it is preferable that the adhesive force by the wax 12 is stronger than the adhesive force of the support member.

ウェーハ１４と支持基板１０との接着にはワックス１２以外の接着剤を使用してもよく、溶剤としては接着剤を溶解することのできるものを用いればよい。例えば有機接着剤を有機溶剤で溶解することができる。溶剤は無機溶剤でもよい。   An adhesive other than the wax 12 may be used for adhesion between the wafer 14 and the support substrate 10, and a solvent capable of dissolving the adhesive may be used as the solvent. For example, the organic adhesive can be dissolved with an organic solvent. The solvent may be an inorganic solvent.

なお、本発明は係る特定の実施形態および実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   Note that the present invention is not limited to the specific embodiments and examples, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims.

１０ 支持基板
１２ ワックス
１４ ウェーハ
１４ａ チップ
１４ｂ 外周部
１４ｃ 窒化物半導体層
１４ｄ ＳｉＣ基板
１６、１６ｘ、１６ｙ スクライブライン
１８ 溝
２０ 有機溶剤
２０ａ タンク
２０ｂ 冶具
２２ ダイシングテープ
２４ パッド
２６ 絶縁膜
２８ エッチングストッパ層
３０ マスク
３２ ビアホール
３４ 貫通孔
３６ 導体層
３６ａ 配線
３６ｂ ビア配線 DESCRIPTION OF SYMBOLS 10 Support substrate 12 Wax 14 Wafer 14a Chip 14b Outer peripheral part 14c Nitride semiconductor layer 14d SiC substrate 16, 16x, 16y Scribe line 18 Groove 20 Organic solvent 20a Tank 20b Jig 22 Dicing tape 24 Pad 26 Insulating film 28 Etching stopper layer 30 Mask 32 Via hole 34 Through hole 36 Conductor layer 36a Wiring 36b Via wiring

Claims (5)

接着剤を用いてウェーハの第１面に支持基板を貼り付ける工程と、
前記支持基板に貼り付けられたウェーハを薄くする工程と、
前記ウェーハの第１の方向とこれと交差する第２の方向のそれぞれに複数延在し、パッドを有するチップ領域を区画し、前記第１面に設けられたエッチングストッパ層に重なる複数のスクライブラインの少なくとも一部に、前記ウェーハを貫通し、前記エッチングストッパ層に達する複数の貫通孔を形成する工程と、
前記ウェーハのうち前記チップ領域に、前記パッドに到達するビアホールを形成する工程と、
前記ビアホールにビア配線を形成する工程と、
前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記複数の貫通孔から浸透する前記溶剤により前記接着剤を除去する工程と、を有し、
前記ビアホールを形成する工程および前記複数の貫通孔を形成する工程は、前記第１面とは反対の第２面から前記ウェーハをエッチングする工程を含み、
前記エッチングする工程の後、前記エッチングにより露出した前記エッチングストッパ層を除去する半導体装置の製造方法。 Attaching a support substrate to the first surface of the wafer using an adhesive;
Thinning the wafer attached to the support substrate;
A plurality of scribe lines extending in each of a first direction of the wafer and a second direction intersecting therewith, defining a chip region having a pad, and overlapping an etching stopper layer provided on the first surface Forming a plurality of through holes penetrating the wafer and reaching the etching stopper layer in at least a part of
Forming a via hole reaching the pad in the chip region of the wafer;
Forming via wiring in the via hole;
Immersing the wafer attached to the support substrate in a solvent, and removing the adhesive with the solvent penetrating from the plurality of through holes, and
The step of forming the via hole and the step of forming the plurality of through holes include a step of etching the wafer from a second surface opposite to the first surface,
A method of manufacturing a semiconductor device, wherein the etching stopper layer exposed by the etching is removed after the etching step. 前記複数の貫通孔と前記ビアホールとは同じ大きさを有する請求項１に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the plurality of through holes and the via holes have the same size. 前記複数のスクライブラインのそれぞれに複数の前記貫通孔が形成される請求項１または２に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein a plurality of the through holes are formed in each of the plurality of scribe lines. 前記ビア配線を形成する工程の後、前記第２面に支持部材を固定し、前記ウェーハを前記支持基板から取り外す工程と、
前記接着剤を除去する工程の後、前記複数のスクライブラインに沿って前記ウェーハを切断する工程と、を有する請求項１から３のいずれか一項に記載の半導体装置の製造方法。 After the step of forming the via wiring, fixing a support member to the second surface, and removing the wafer from the support substrate;
4. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of cutting the wafer along the plurality of scribe lines after the step of removing the adhesive. 5. 前記ウェーハを切断する工程は、前記スクライブラインに沿って前記ウェーハをブレーキングする工程である請求項４に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 4, wherein the step of cutting the wafer is a step of braking the wafer along the scribe line.
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