JP2017139608A - シリアル通信システム、シリアル通信システムの制御方法、シリアル通信システムの制御プログラム - Google Patents

Abstract

【課題】シリアルリンクの受信側で検出された周波数差を送信側にフィードバックせずとも、通信効率を向上させる。
【解決手段】データパケットを出力する第一のシリアル通信装置と伝送路を介して前記データパケットを受信する第二のシリアル通信装置とを含むシリアル通信システムであって、前記第一のシリアル通信装置は、周波数差調整シンボルが含まれるデータパケットを所定の第一のクロックに従って送信し、前記第二のシリアル通信装置は、所定の通信規格に準拠する伝送路を介して前記データパケットを受信し、所定の第二のクロックに従って前記データパケットがバッファに書込み処理されるもしくは読み出し処理される際の状態を検知し、前記検知の結果に基づいて、前記第一のクロックと前記第二のクロックとの周波数差が吸収されるように前記周波数差調整シンボルの追加もしくは削除を行うことを特徴とする。
【選択図】図５

Description

本発明は、シリアル通信システム、シリアル通信システムの制御方法、シリアル通信システムの制御プログラムに関する。

近年、半導体の微細化によって、デバイスの動作速度が飛躍的に向上した高速シリアル通信インタフェースが幅広く利用されている。このような高速シリアル通信インタフェースとして、例えば、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）Ｅｘｐｒｅｓｓ、ＵＳＢ３．０（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ Ｖｅｒｓｉｏｎ ３．０）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）、ｉｎｆｉｎｉＢａｎｄ、ＩＥＥＥ １３９４等の規格が知られている。また、独自の高速シリアル通信インタフェースを搭載したデバイスも開発されている。

上述したような高速シリアル通信インタフェースが搭載されたシリアル通信システムにおいては、シリアルリンクの送信側及び受信側に、高精度のクロック源を必要とする。このクロック源においては、送信側及び受信側の夫々の回路上に配置されている複数の水晶発振器を使用してクロックが生成される。

そのため、独自の高速シリアル通信インタフェースにおいては、送信側と受信側とで独自のクロック源を持つことになる。そのため、シリアルリンクの送信側と受信側夫々のクロック源で生成されるクロックの周波数が異なることがある。このような場合、受信装置において、送信側及び受信側から参照されるクロックであるリファレンスクロックの周波数が異なるために、データのオーバーフローやアンダーフローが発生する。

このようなリファレンスクロックの周波数差に対応する技術として、リファレンスクロックの周波数差を吸収して、データパケットの送受信を正常に行う技術がある（例えば、特許文献１）。

特許文献１では、シリアルリンクの受信側において検出された正常受信時の受信間隔を送信側に返信し、送受信間のリファレンスクロックの周波数差を検出する。そして、検出された周波数差に基づいて、周波数差調整シンボルの送信間隔を変更してシリアルリンクの送信側から転送データを出力する。

しかし、特許文献１に開示された技術では、シリアルリンクの受信側で検出した受信間隔をフィードバックしなければ送受信間のリファレンスクロックの周波数差を検出することが出来ない。そのため、受信側で検出された周波数差を送信側にフィードバックするための回路が必要となり、通信効率が低下してしまう。

本発明は、上記課題を解決するためになされたものであり、高速シリアル通信において、シリアルリンクの受信側で検出された周波数差を送信側にフィードバックせずとも、通信効率を向上させることを目的とする。

上記課題を解決するために、本発明の一態様は、転送データを出力する第一のシリアル通信装置と伝送路を介して前記転送データを受信する第二のシリアル通信装置とを含むシリアル通信システムであって、前記第一のシリアル通信装置は、周波数差調整シンボルが含まれるデータパケットを所定の第一のクロックに従って送信する送信制御部を含み、前記第二のシリアル通信装置は、所定の通信規格に準拠する伝送路を介して前記データパケットを受信する受信制御部と、所定の第二のクロックに従って前記データパケットがバッファに書込み処理されるもしくは読み出し処理される際の状態を検知する処理状態検知部と、前記検知の結果に基づいて前記周波数差調整シンボルの追加または削除を行う周波数差調整部と、を含み、前記周波数差調整部は、前記第一のクロックと前記第二のクロックとの周波数差が吸収されるように前記周波数差調整シンボルの追加もしくは削除を行うことを特徴とする。

本発明によれば、高速シリアル通信において、シリアルリンクの受信側で検出された周波数差を送信側にフィードバックせずとも、通信効率を向上させることが出来る。

本発明の実施形態に係るシリアル通信システムの機能構成を示すブロック図。 本発明の実施形態に係る周波数差調整部の構成を示す図。 本発明の実施形態に係る転送データの基礎パケットのフォーマットを示す図。 ＰＣＩ Ｅｘｐｒｅｓｓにおける転送データの情報構成を示す図。 本発明の実施形態に係る転送データの情報構成を示す図。 本発明の実施形態に係るＳＹＢＯＳコードの情報構成を示す図。 本発明の実施形態に係る送信装置から送信される転送データの説明図。 本発明の実施形態に係るエラスティックバッファの状態を示す図。 本発明の実施形態に係る周波数差を検知する際の態様を示す図。 本発明の実施形態に係るエラスティックバッファの状態を示す図。 本発明の実施形態に係るエラスティックバッファの状態を示す図。

以下、図面を参照して、本発明の実施の形態について説明する。本実施形態においては、独自のリファレンスクロックを用いて送受信を行う高速シリアル通信インタフェースが搭載されたシリアル通信システムについて説明する。図１は本実施形態に係るシリアル通信システム１の機能構成を示すブロック図である。

図１に示すように、本実施形態に係るシリアル通信システム１は、送信装置２、受信装置３を含む。送信装置２は、送信制御部２０として、誤り訂正変換部２１、インターリーブ変換部２２、スクランブル部２３、８ｂ／１０ｂエンコード部２４、Ｐ／Ｓ変換部２５、を含む。そして、送信装置２は、伝送路として送信側差動信号転送ライン２６を介して通信を行う。

誤り訂正変換部２１は、８０バイトのデータに対して誤り訂正符号である４バイトのパリティを付加し、合計８４バイトを一単位としてデータを転送する。インターリーブ変換部２２は、転送データを不連続な形式に入れ替えることで、誤りを一様に分布させ、誤り訂正の効果を最大化させる。

スクランブル部２３は、特定の周波数におけるＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズの影響を低減させるために、データに乱数を加算する処理を行う。８ｂ／１０ｂエンコード部２４は、８ビットのデータを１０ビットのデータに変換し、データとクロックの転送を同一の配線で実行可能にする。Ｐ／Ｓ変換部２５は、パラレルデータをシリアルデータに変換する。送信側差動信号転送ライン２６は、送信装置２から出力されるシリアル差動信号を転送する転送ラインである。

また、受信装置３は受信制御部３０としてＳ／Ｐ変換部３２、周波数差調整部３３、１０ｂ／８ｂデコード部３４、デスクランブル部３５、インターリーブ逆変換部３６、誤り訂正逆変換部３７を含む。そして、受信装置３は、伝送路として受信側差動信号転送ライン３１を介して通信を行う。受信側差動信号転送ライン３１は、受信装置に入力されるシリアル差動信号を転送する転送ラインである。

Ｓ／Ｐ変換部３２は、シリアルデータをパラレルデータに変換する。周波数差調整部３３は、受信したパラレルデータを一時的に格納するメモリを含む構成であり、周波数差調整シンボルを追加もしくは削除することで、送信装置２と受信装置３とのクロック周波数の差を吸収する。１０ｂ／８ｂデコード部３４は、１０ビットのデータを８ビットのデータに変換する。

デスクランブル部３５は、スクランブル部２３によって乱数が加算されたデータを元のデータに戻す処理を実行する。インターリーブ逆変換部３６は、インターリーブ変換部２２によって入れ替えられた転送データを、連続した形式に戻す処理を実行する。誤り訂正逆変換部３７は、誤り訂正変換部２１において付加された誤り訂正符号である４バイトのパリティを復号する。

本実施形態に係るシリアル通信システムにおいて、転送データは、送信装置２の誤り訂正変換部２１に入力され、図１の矢印の方向に従って処理される。処理された転送データは送信側差動信号転送ライン２６から受信側差動信号転送ライン３１を介して受信装置３に入力される。受信装置３に入力された転送データは、図１の矢印の方向に従って処理される。

そして、周波数差調整部３３において、転送データに対して周波数差調整シンボルを追加もしくは削除することで、送信装置２と受信装置３におけるクロック周波数のずれを修正する（以下、「クロックコンペンセーション」と記載する）。図２は、本実施形態に係る周波数差調整部３３の構成を示す図である。以下、図２を参照して、周波数差調整部３３においてクロックコンペンセーションが実行される際の動作について説明する。

図２に示すように、周波数差調整部３３は、エラスティックバッファ３３０、書込アドレス制御部３３１、読出アドレス制御部３３２、処理状態検知部３３３を含む。尚、データ３３４、３３５、３３６は周波数差調整部３３におけるデータの流れを説明するために、便宜的に符号をつけたものである。

エラスティックバッファ３３０は、送信装置２及び受信装置３のデータ伝送において、送信装置２から参照した外部リファレンスクロックと受信装置３から参照した内部リファレンスクロックとにおけるクロック周波数を吸収するためのバッファである。

書込アドレス制御部３３１は、送信装置２から参照したレファレンスクロックのクロック周波数に従って受信したデータ３３４をエラスティックバッファ３３０に書きこんでいく。読出アドレス制御部３３２は、受信装置３から参照したレファレンスクロックのクロック周波数に従って、エラスティックバッファ３３０内のデータ３３６を読み出していく。

処理状態検知部３３３は、書込アドレス制御部３３１と読出アドレス制御部３３２とにおける周波数差を検知する。具体的には、処理状態検知部３３３は、書込アドレス制御部３３１によってエラスティックバッファ３３０へのデータが書き込まれるタイミングと、読出アドレス制御部３３２によってエラスティックバッファ３３０からデータが読み出されるタイミングを検知する。

そして、処理状態検知部３３３は、検知結果に基づいてエラスティックバッファ３３０におけるデータが書き込まれるタイミングとデータが読み出されるタイミングとの差分を算出し、算出結果を書込アドレス制御部３３１及び読出アドレス制御部３３２に送信する。

送信装置２から送信された転送データは、このような構成を持つ周波数差調整部３３によってクロックコンペンセーションが行われ、受信装置３において処理されるデータとなる。以下、図３を参照して、本実施形態に係る転送データの基礎パケットの情報構成について説明する。図３は、本実施形態に係る転送データの基礎パケットのフォーマットを示す図である。

図３の上段に示すのは、本実施形態に係る転送データの基礎パケットのひとつを例示したものであり、ＳＹＮＣコード４１、ＤＰ（データパケット）５、ＥＣＣコード４２を含む。ＳＹＮＣコード４１は、ひとつのＲＡＭに対する書込み処理が終了した時や強制トグルが発生した時に、転送データをインターリーブするためにＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を切り替える制御を行うシンボルコードであるＳＹＮＣシンボルが含まれるデータパケットである。インターリーブ変換部２２及びインターリーブ逆変換部３６は、このＳＹＮＣコード４１を読み込んで、転送データを不連続な形式へ変換し、そして元の連続した形式に逆変換する。

ＤＰ５は、転送データであり、本実施形態においては、８０バイトのデータ長である。ＥＣＣコード４２は、ＤＰ５に基づいて誤り訂正変換部２１において精鋭された誤り訂正符号である。本実施形態において、ＤＰ５は８０バイトであるため、誤り訂正変換部２１によって、４バイトのデータ長のＥＣＣコード４２が生成される。

図３の下段に示すのは、本実施形態に係る転送データの基礎パケットの他のひとつを例示したものであり、ＳＹＢＯＳコード４３、ＤＰ５、ＥＣＣコード４２を含む。ＳＹＢＯＳコード４３は、エラスティックバッファ３３０において送信装置２と受信装置３とのクロックコンペンセーションを行う際に、周波数誤差を吸収するための調整シンボルコードであるＳＹＭＢシンボルが含まれるデータパケットである。また、ＳＹＢＯＳコード４３は、ＲＡＭの切り替えを行わないタイミングにおいて転送データの基礎パケットに含まれている。ＤＰ５、ＥＣＣコード４２については、重複する説明を省略する。

尚、ＥＣＣコード４２が含まれる基礎パケットを受信した場合、受信装置３においては、転送データのデータ長８４バイト中、最大２バイトまでの誤り訂正が可能である。しかし、転送データにおける誤りが集中して、誤り訂正の効果が低下することがある。本実施形態では、ＳＹＮＣコード４１によって、転送データを処理するＲＡＭを切り替え、さらにＥＣＣコード４２によって誤り訂正を行うことで、精度よく誤り訂正を行うことが出来る。

図４は、従来用いられている通信規格であるＰＣＩ Ｅｘｐｒｅｓｓにおける転送データの情報構成を示す図である。図４の上段に示すように、ＰＣＩ Ｅｘｐｒｅｓｓにおける転送データは、転送データの開始を示すＳＴＡＲＴコード４４、Ｎ個の基礎データパケット５０、転送データの終了を示すＥＮＤコード４５、ＳＹＢＯＳコード４３をこの順序で含む。

図４の下段に示す基礎データパケット５１は、図４の上段において説明したＮ個の基礎データパケット５０を簡略化して記載したものである。図４の下段に示すように、基礎データパケット５１には、ＳＹＮＣコード４１が含まれる。従って、Ｎ個の基礎データパケット５０は、図３の上段において説明した転送データの基礎パケットと同様に、ＳＹＮＣコード４１によって、ＲＡＭを切り替える処理を実行する。

また、図４に示すように、従来のＰＣＩ Ｅｘｐｒｅｓｓ等の高速シリアル通信インタフェースにおいては、転送データのフッタ部分にＳＹＢＯＳコード４３が含まれている。そのため、受信装置におけるＳＹＢＯＳコード４３の受信間隔に基づいて、送信装置においてＳＹＢＯＳコード４３を追加するタイミングを制御することで、転送効率は向上したものの、回路が複雑化してしまうという問題があった。

そこで、本実施形態においては、転送データの基礎パケットにおいて、ＳＹＢＯＳコード４３を追加もしくは削除することで、受信装置３内部でＳＹＢＯＳコード４３の追加もしくは削除を行う。以下、図５を参照して、本実施形態に係る転送データの情報構成について説明する。図５は、本実施形態に係る転送データの情報構成を示す図である。

図５の上段に示すように、本実施形態に係る転送データは、ＳＴＡＲＴコード４４、転送されるデータパケットに相当するＤＡＴＡ″５２、ＥＮＤコード４５をこの順序で含む。ＤＡＴＡ″５２は、図５の中段に示すように、本実施形態に係る転送データの基礎パケットであるＤＡＴＡ′５３、基礎データパケット５１をこの順序で含む。

ＤＡＴＡ′５３は、ＳＹＢＯＳコード４３、ＤＰ５、ＥＣＣコード４２をこの順序で含んで構成される。そのため、ＤＡＴＡ″５２は、連続したＤＡＴＡ′５３の下流に基礎データパケット５１を含む情報構成である。従って、ＤＡＴＡ″５２は、ＤＡＴＡ′５３に含まれるＳＹＢＯＳコード４３にＳＹＭＢシンボルを追加するもしくは削除することで、クロックコンペンセーションを行うことが出来る情報構成である。以下、図６を参照して、ＳＹＢＯＳコード４３の情報構成について説明する。

図６は、本実施形態に係るＳＹＢＯＳコード４３の情報構成を示す図である。図６に示すように、ＳＹＢＯＳコード４３は、クロック周波数差を修正する命令情報であるＣＯＭシンボル４３１、周波数差調整シンボルであるＳＹＭＢ４３２ａ、ｂ、ｃを含む。

読出アドレス制御部３３２は、ＳＹＢＯＳコード４３を検知すると、処理状態検知部３３３から周波数差の情報を取得し、周波数差を吸収するように、エラスティックバッファ３３０内のデータを読み出す。

また、書込アドレス制御部３３１は、処理状態検知部３３３から、周波数差の情報を取得し、周波数差を吸収するように、エラスティックバッファ３３９内にデータを書き込む。

従って、ＳＹＢＯＳコード４３がエラスティックバッファ３３０に書きこまれると、処理状態検知部３３３によって、書込アドレス制御部３３１及び読出アドレス制御部３３２の夫々が参照するリファレンスクロックに基づいて周波数差の検知が行われる。そして、処理状態検知部３３３が、周波数差を検知すると、書込アドレス制御部３３１及び読出アドレス制御部３３２によって、クロックコンペンセーションが行われる。

以下、本実施形態に係る転送データによって実行される具体的な処理について図７を参照して説明する。図７は、本実施形態に係る送信装置２から送信される転送データの説明図である。

図７に示すように、本実施形態における転送データは、ＳＹＮＣコード４１もしくはＳＹＢＯＳコード４３、ＤＰ５、ＥＣＣコード４２を含む８８バイトのデータ長であるデータパケットを１単位として、８８単位のデータパケットを含む構成である。また、インターリーブ変換部２２によって転送データの順番を入れ替えるために、２面のＲＡＭを使用する。本実施形態において使用されるＲＡＭは、夫々８８バイト×８４×２＝７３９２バイトのＲＡＭである。ここで、２面のＲＡＭを区別するために、ＲＡＭ００、ＲＡＭ０１とする。

例えば、書き込みが行われるＲＡＭをＲＡＭ００からＲＡＭ０１に切り替えるために、第８４個目のデータパケットのヘッダにはＳＹＮＣコード４１が追加されている。受信装置３において第８４個目のデータパケットが検出されると、ＲＡＭ００からＲＡＭ０１に切り替える処理が実行される。

また、ＲＡＭ０１からＲＡＭ００に切り替える場合にも同様に、第８４個目のデータパケットのヘッダにＳＹＮＣコード４１を追加することで、受信装置３において、ＲＡＭ０１からＲＡＭ００に切り替える処理が実行される。

さらに、図７に示すように、転送データの第１〜第８３個目のデータパケットのヘッダには、ＳＹＢＯＳコード４３が追加されている。従って、本実施形態に係る周波数差調整部３３においては、転送データの第１〜第８３個目のデータパケットに対して、クロックコンペンセーションが行われる。

以下、図８、図９、図１０、図１１を参照して、クロックコンペンセーションが行われる際のエラスティックバッファ３３０の状態について説明する。図８は、送受信間の周波数差がない場合のエラスティックバッファ３３０の状態を示す図である。送受信間の周波数差がない場合、エラスティックバッファ３３０に対して、常にハーフフルの状態（最適状態）になるように、書込アドレス制御部３３１によってデータの書き込みが行われる。

例えば、図８においては、Ｎ番目のデータパケットに含まれるＳＹＢＯＳコード４３のＣＯＭシンボル４３１のみがエラスティックバッファ３３０に書き込まれる。この時、処理状態検知部３３３においては、周波数差が検知されないため、ＳＹＭＢシンボル４３２の追加もしくは削除は行われない。

本実施形態に係る周波数差調整部３３は、図９に示すように、第Ｎ−１番目のデータパケットが書き込まれる際におけるエラスティックバッファ３３０の状態に基づいて、第Ｎ番目のデータパケットを書き込む際に、周波数差を吸収するように処理を行う。例えば、第Ｎ−１番目のデータパケットにおいて、エラスティックバッファ３３０が最適状態ではなくなった場合、次のＮ番目のデータパケットにＳＹＭＢシンボル４３２の追加もしくは削除を行う。以下、図１０、図１１を参照して、Ｎ番目のデータパケットにＳＹＭＢシンボル４３２の追加もしくは削除を行う処理について説明する。

図１０は、送信装置２より受信装置３のクロック周波数が高い場合のエラスティックバッファ３３０の状態を示す図である。送信装置２より受信装置３のクロック周波数が高い、すなわち、書き込み速度より読み出し速度の方が早い場合、エラスティックバッファ３３０に書き込まれているデータは、ハーフフルの状態に比べて少なくなる。

例えば、図１０においては、送信装置２より受信装置３のクロック周波数が高いために、ハーフフルの状態に比べて、書き込まれているＮ−１番目のデータが２バイト少ない。この時、処理状態検知部３３３において検知された周波数差に基づいて、書込アドレス制御部３３１は、エラスティックバッファ３３０に書き込まれたＮ番目のデータパケットに対して、ＳＹＭＢシンボル４３２を２バイト追加する。従って、書込アドレス制御部３３１は、情報変更部として機能する。

図１１は、送信装置２より受信装置３のクロック周波数が低い場合のエラスティックバッファ３３０の状態を示す図である。送信装置２より受信装置３のクロック周波数が低い、すなわち、書き込み速度より読み出し速度の方が遅い場合、エラスティックバッファ３３０に書き込まれているデータは、ハーフフルの状態に比べて多くなる。

例えば、図１１においては、送信装置２より受信装置３のクロック周波数が低いために、ハーフフルの状態に比べて、書き込まれているＮ−１番目のデータが２バイト多い。この時、処理状態検知部３３３において検知された周波数差に基づいて、読出アドレス制御部３３２は、エラスティックバッファ３３０に書き込まれたＮ番目のデータパケットのＳＹＭＢシンボル４３２を２バイト削除する。従って、読出アドレス制御部３３２は、情報変更部として機能する。

以上説明したように、本実施形態に係るシリアル通信システムは、転送データに対して所定のタイミングで周波数差調整シンボルの追加もしくは削除を、頻度を高めて行う。また、受信装置側で検知した周波数差を送信装置にフィードバックせずとも、周波数差を調整できるため、回路を簡略化させてシリアル通信における転送効率をさらに高めることが出来る。

尚、上記実施形態において説明のために設定されたＲＡＭ００やＲＡＭ０１の容量、転送データのデータ長などは、他の値を用いても、本発明によってもたらされる効果は変わらない。

１ シリアル通信システム
２ 送信装置
３ 受信装置
５ ＤＰ（データパケット）
２０ 送信制御部
２１ 誤り訂正変換部
２２ インターリーブ変換部
２３ スクランブル部
２４ ８ｂ／１０ｂエンコード部
２５ Ｐ／Ｓ変換部
２６ 送信側差動信号転送ライン
３０ 受信制御部
３１ 受信側差動信号転送ライン
３２ Ｓ／Ｐ変換部
３３ 周波数差調整部
３４ １０ｂ／８ｂデコード部
３５ デスクランブル部
３６ インターリーブ逆変換部
３７ 誤り訂正逆変換部
４１ ＳＹＮＣコード
４２ ＥＣＣコード
４３ ＳＹＢＯＳコード
４４ ＳＴＡＲＴコード
４５ ＥＮＤコード
５０ Ｎ個の基礎データパケット
５１ 基礎データパケット
５２ ＤＡＴＡ″
５３ ＤＡＴＡ′
３３０ エラスティックバッファ
３３１ 書込アドレス制御部
３３２ 読出アドレス制御部
３３３ 処理状態検知部
３３４、３３５、３３６ データ
４３１ ＣＯＭシンボル
４３２ ＳＹＭＢシンボル

特開２０１２−６３９１３号公報

Claims (6)

1. 転送データを出力する第一のシリアル通信装置と伝送路を介して前記転送データを受信する第二のシリアル通信装置とを含むシリアル通信システムであって、
   前記第一のシリアル通信装置は、
   周波数差調整シンボルが含まれるデータパケットを所定の第一のクロックに従って送信する送信制御部を含み、
   前記第二のシリアル通信装置は、
   所定の通信規格に準拠する伝送路を介して前記データパケットを受信する受信制御部と、
   所定の第二のクロックに従って前記データパケットがバッファに書込み処理されるもしくは読み出し処理される際の状態を検知する処理状態検知部と、
   前記検知の結果に基づいて前記周波数差調整シンボルの追加または削除を行う周波数差調整部と、
   を含み、
   前記周波数差調整部は、
   前記第一のクロックと前記第二のクロックとの周波数差が吸収されるように前記周波数差調整シンボルの追加もしくは削除を行うことを特徴とするシリアル通信システム。
2. 前記第一のシリアル通信装置は、
   前記データパケットのヘッダもしくはフッタに、前記データパケットと関連しない情報が含まれている場合に、前記データパケットとは異なるデータパケットのヘッダもしくはフッタに含まれる前記データパケットと関連しない情報を所定の間隔で前記周波数差調整シンボルに変更する情報変更部を含むことを特徴とする請求項１に記載のシリアル通信システム。
3. 前記周波数差調整部は、
   前記第一のクロックの周波数が前記第二のクロックの周波数より高いことが検知された場合に、前記第一のクロックの周波数と前記第二のクロックの周波数との差分に基づいて、前記データパケットから前記周波数差調整シンボルを削除することを特徴とする請求項１または請求項２に記載のシリアル通信システム。
4. 前記周波数差調整部は、
   前記第一のクロックの周波数が前記第二のクロックの周波数より低いことが検知された場合に、前記第一のクロックの周波数と前記第二のクロックの周波数との差分に基づいて、前記データパケットに前記周波数差調整シンボルを追加することを特徴とする請求項１または請求項２に記載のシリアル通信システム。
5. 転送データを出力する第一のシリアル通信装置と伝送路を介して前記転送データを受信する第二のシリアル通信装置とを含むシリアル通信システムの制御方法であって、
   前記第一のシリアル通信装置は、
   周波数差調整シンボルが含まれるデータパケットを所定の第一のクロックに従って送信し、
   前記第二のシリアル通信装置は、
   所定の通信規格に準拠する伝送路を介して前記データパケットを受信し、
   所定の第二のクロックに従って前記データパケットがバッファに書込み処理されるもしくは読み出し処理される際の状態を検知し、
   前記検知の結果に基づいて、前記第一のクロックと前記第二のクロックとの周波数差が吸収されるように前記周波数差調整シンボルの追加もしくは削除を行うことを特徴とするシリアル通信システムの制御方法。
6. 転送データを出力する第一のシリアル通信装置と伝送路を介して前記転送データを受信する第二のシリアル通信装置とを含むシリアル通信システムの制御プログラムであって、
   周波数差調整シンボルが含まれるデータパケットを所定の第一のクロックに従って送信するステップと、
   所定の通信規格に準拠する伝送路を介して前記データパケットを受信するステップと、
   所定の第二のクロックに従って前記データパケットがバッファに書込み処理されるもしくは読み出し処理される際の状態を検知するステップと、
   前記検知の結果に基づいて、前記第一のクロックと前記第二のクロックとの周波数差が吸収されるように前記周波数差調整シンボルの追加もしくは削除を行うステップと、
   を情報処理装置に実行させることを特徴とするシリアル通信システムの制御プログラム。