JP2017130509A - Semiconductor light-emitting element and quality management method in wafer with the element - Google Patents
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Abstract
Description
本発明は、紫外線の発光ピーク波長を有する半導体発光素子および該発光素子構成を含むウェハにおける、発光素子の不良品を除去するウェハの品質管理方法に関する。 The present invention relates to a semiconductor light emitting device having an emission peak wavelength of ultraviolet light and a wafer quality control method for removing defective products of the light emitting device in a wafer including the light emitting device configuration.
図１に、一般的な半導体発光素子の構成を複数含むウェハの模式図（ウェハを上面から見た際の上面図）を示した。また、図２に、ウェハの一構成要素である半導体発光素子８の典型的模式構造を示した。図２は、半導体発光素子の上面図であり、図３は図２のＡ−Ａ線断面図を示した。
FIG. 1 shows a schematic view of a wafer including a plurality of general semiconductor light emitting device configurations (a top view when the wafer is viewed from above). FIG. 2 shows a typical schematic structure of the semiconductor
半導体発光素子８は、基板１の一表面側にｎ型層２、活性層３およびｐ型層４を含む積層体が形成された積層半導体層からなり、その積層半導体層の一部にメサ構造５を形成したものが知られている。メサ構造５は、基板１の一表面側にｎ型層２、活性層３およびｐ型層４を含む積層半導体層を形成した後に、エッチング等により積層構造の一部を除去し、ｎ型層２の一部を露出させて形成される。つまり、活性層３およびｐ型層４を含む台地状の部分（メサ）を残存させることによりメサ構造５が形成される。露出したｎ型層２の表面にはｎ電極６が形成され、ｐ型層４の表面にはｐ電極７が形成される。
The semiconductor
上記半導体発光素子は、n電極−p電極間へ通電することで発光する。しかしながら、製造した素子全てが正常に発光するわけではない。また、製造直後は正常に発光するものでも、連続通電時に故障するものもある。さらに、同一ウェハ内において、正常な発光素子と比べて電圧が異常に高いものや出力が異常に低い不良品が存在する事もある。そのため、このような不良品を効率的に除去する必要があった。 The semiconductor light emitting element emits light when energized between the n electrode and the p electrode. However, not all manufactured elements emit light normally. In addition, some of them emit light normally immediately after manufacture, but some of them fail during continuous energization. Further, in the same wafer, there may be a defective product having an abnormally high voltage or an abnormally low output compared to a normal light emitting element. Therefore, it is necessary to efficiently remove such defective products.
例えば、安定した半導体（装置）を製造するため、様々な方法が検討されている。具体的には、半導体装置をバーンイン（光出力の初期変動を除去する手法）するための装置が知られている（例えば、特許文献１参照）。特許文献１のように、複数の半導体装置を同時に連続通電することで、バーンインを行うとともに前述した不良品を除去する事が可能である。しかし、半導体素子がウェハ状の場合は連続通電が困難であるため、バーンインを行うためには半導体素子をパッケージ化する必要がある。この場合、パッケージ化による工程数およびコストの増加が懸念される。 For example, various methods have been studied in order to manufacture a stable semiconductor (device). Specifically, an apparatus for burning in a semiconductor device (a technique for removing an initial fluctuation in optical output) is known (see, for example, Patent Document 1). As in Patent Document 1, by continuously energizing a plurality of semiconductor devices at the same time, it is possible to perform burn-in and remove the aforementioned defective products. However, since continuous energization is difficult when the semiconductor element is a wafer, it is necessary to package the semiconductor element in order to perform burn-in. In this case, there are concerns about an increase in the number of processes and costs due to packaging.
また、半導体素子に対して正極性および負極性のパルス電圧を印加する事でバーンインを行う方法も知られている（例えば、特許文献２参照）。本手法は、プローブを用いているため、パッケージ化の必要なく、ウェハ状の半導体素子へ直接通電することが可能である。しかし、負極性の電圧印加は劣化を引き起こすため、半導体発光素子へは適用できない。 A method of performing burn-in by applying positive and negative pulse voltages to a semiconductor element is also known (see, for example, Patent Document 2). Since this method uses a probe, it is possible to directly energize a wafer-like semiconductor element without the need for packaging. However, since negative voltage application causes deterioration, it cannot be applied to a semiconductor light emitting device.
半導体発光素子では、短波の発光ピーク波長を実現するためには、発光素子の構成要素である半導体層に抵抗の高い材料を用いる必要がある。特に、波長が２００〜３５０ｎｍである深紫外の発光素子は、半導体層の抵抗が高く、それによって半導体層と電極間の接触抵抗も高くなる。また、より短波ほど内部量子効率（注入電力に対する発光に寄与する電力の割合）は低い。このため、深紫外の発光素子は、高い抵抗成分および低い内部量子効率によって発熱しやすい。このような理由から、発光素子では、バーンイン条件によって素子の破損や電極の劣化などの発熱を起因とした様々な不具合が生じる。よって、特許文献２は発光素子へそのまま適用できるものではなく、上記の発光素子の性質を勘案したバーンイン条件を見出す必要があった。
In a semiconductor light emitting element, in order to realize a short wavelength emission peak wavelength, it is necessary to use a material having high resistance for a semiconductor layer which is a component of the light emitting element. In particular, a deep ultraviolet light-emitting element having a wavelength of 200 to 350 nm has a high resistance of the semiconductor layer, thereby increasing a contact resistance between the semiconductor layer and the electrode. In addition, the shorter the wave, the lower the internal quantum efficiency (ratio of power contributing to light emission relative to injected power). For this reason, a deep ultraviolet light-emitting element tends to generate heat due to a high resistance component and a low internal quantum efficiency. For this reason, the light emitting element has various problems due to heat generation such as element breakage and electrode deterioration depending on the burn-in condition. Therefore,
したがって、本発明の目的は、工程数やコストが増加することなく、発光素子における不良品を除去できる方法を提供することにある。特に、印加電流および印加時間の制御により発熱を制御することで、発光素子の特性低下を起こすことなく不良品を効果的に除去できる方法を提供することにある。 Therefore, an object of the present invention is to provide a method capable of removing defective products in a light emitting element without increasing the number of steps and cost. In particular, an object of the present invention is to provide a method capable of effectively removing defective products without causing deterioration in characteristics of light emitting elements by controlling heat generation by controlling applied current and applied time.
本発明者等は、上記課題を解決するため、鋭意検討を行った。そして、ウェハの段階で品質を管理するテスト、例えば、プローブテスト（プローブ（針）をウェハに接触させ、該プローブからウェハに電流を流し、ウェハの品質を管理する方法）において、パルス電圧の印加条件（電流を流す条件）を調整することにより、ウェハの状態で不良品を省くことができるのではないかと考えた。そこで、プローブテスタを用いてパルス電圧の印加条件について、様々な検討を行った結果、特定の条件下で処理をすることにより、半導体発光素子の不良品を効率良く除去できることを見出し、本発明を完成するに至った。特に、抵抗が高い半導体発光素子に対して適した方法であることも見出し、本発明を完成するに至った。 In order to solve the above-mentioned problems, the present inventors have conducted intensive studies. In a test for quality control at the wafer stage, for example, a probe test (a method in which a probe (needle) is brought into contact with a wafer and a current is passed from the probe to the wafer to control the quality of the wafer), a pulse voltage is applied. It was thought that defective products could be omitted in the wafer state by adjusting the conditions (conditions for current flow). Therefore, as a result of various investigations on the application conditions of the pulse voltage using a probe tester, it was found that defective products of the semiconductor light-emitting element can be efficiently removed by processing under specific conditions. It came to be completed. In particular, the inventors have found that the method is suitable for a semiconductor light emitting device having a high resistance, and have completed the present invention.
すなわち、第１の発明は、半導体発光素子の構成を複数含むウェハのプローブテストを行い、該ウェハの品質を管理する方法において、該半導体発光素子を駆動する際の電流値よりも高い正極性の電流値を該ウェハに印加する印加工程、及び該ウェハへの印加を停止し、そのまま保持する停止工程を含み、前記印加工程と前記停止工程とを繰り返し行い、停止工程を行った後の該半導体発光素子の通電状態を確認することにより、該ウェハ中の不良な半導体発光素子を検出するウェハの品質管理方法である。 That is, the first invention is a method of performing a probe test on a wafer including a plurality of semiconductor light emitting element configurations and managing the quality of the wafer, and has a positive polarity higher than a current value when driving the semiconductor light emitting element. An application step of applying a current value to the wafer; and a stop step of stopping and holding the application to the wafer, the application step and the stop step are repeated, and the semiconductor after the stop step is performed This is a wafer quality control method for detecting defective semiconductor light emitting elements in the wafer by confirming the energization state of the light emitting elements.
第１の発明においては、より確実に不良品を除去するためには、半導体発光素子を駆動する際の電流値の２倍以上６倍以下であることが好ましい。 In the first invention, in order to more reliably remove defective products, it is preferable that the current value is not less than 2 times and not more than 6 times the current value when the semiconductor light emitting element is driven.
さらには、ウェハから製造される半導体発光素子の生産性を考慮すると、前記印加工程において、各印加工程における印加時間が１００ミリ秒（以下「ｍｓ」と表記する場合もある）以下であることが好ましい。また、かつ前記停止工程において、各停止工程における保持時間が１００マイクロ秒（以下「μｓ」と表記する場合もある）以上であることが好ましい。 Furthermore, in consideration of the productivity of a semiconductor light emitting device manufactured from a wafer, in the application step, the application time in each application step may be 100 milliseconds (hereinafter also referred to as “ms”) or less. preferable. Further, in the stopping step, it is preferable that the holding time in each stopping step is 100 microseconds (hereinafter sometimes referred to as “μs”) or more.
また、過剰に不良品を発生させず、半導体発光素子の生産性をより向上するためには、全印加工程における印加時間の総時間（全印加工程において印加した時間の合計時間（総印加時間））と、全停止工程における保持時間の総時間（全停止工程において保持した時間の合計時間（総保持時間））との和を１０秒以下とすることが好ましい。 Moreover, in order to improve the productivity of the semiconductor light emitting device without causing excessive defective products, the total application time in all application processes (total time applied in all application processes (total application time)) ) And the total time of the holding time in the all stopping process (the total time of the holding time in the all stopping process (total holding time)) is preferably 10 seconds or less.
以上のような方法は、半導体発光素子の発光ピーク波長が２００〜３５０ｎｍの範囲にある、比較的、抵抗の高い半導体発光素子に好適である。 The method as described above is suitable for a semiconductor light emitting device having a relatively high resistance in which the emission peak wavelength of the semiconductor light emitting device is in the range of 200 to 350 nm.
第２の発明は、上記方法でウェハの品質管理方法を行った後、該ウェハ中の不良な半導体発光素子を選別し、良品の半導体発光素子を取出すことを特徴とする半導体発光素子の製造方法である。 According to a second aspect of the present invention, there is provided a method for manufacturing a semiconductor light emitting device, comprising: performing a wafer quality control method according to the above method; and selecting defective semiconductor light emitting devices in the wafer and taking out good semiconductor light emitting devices. It is.
本発明では、ウェハの品質管理方法にプローブテスタを用いている。これにより、半導体発光素子をパッケージ化する前に不良品を省くことができるため、工程数の抑制およびコストの低下が可能となる。条件を最適化すれば、バーイン装置による品質管理を行わなくとも、不良品を省くことが可能となる。 In the present invention, a probe tester is used in the wafer quality control method. As a result, defective products can be omitted before packaging the semiconductor light emitting device, so that the number of processes can be reduced and the cost can be reduced. If the conditions are optimized, defective products can be omitted without performing quality control by the burn-in apparatus.
また、パルス印加において、１回の印加工程（各印加工程）における印加時間を１００ｍｓ以下、１回の停止工程（各停止工程）における停止時間を１００μｓ以上、総印加時間と総保持時間との合計時間を１０ｓ以下、印加電流値を２〜６倍とすることにより、半導体発光素子の不良品をより効率よく除去することができ、使用可能な半導体発光素子を想定以上に劣化させることもない。 In pulse application, the application time in one application process (each application process) is 100 ms or less, the stop time in one stop process (each stop process) is 100 μs or more, and the sum of the total application time and the total holding time. By setting the time to 10 seconds or less and the applied current value to 2 to 6 times, defective semiconductor light emitting elements can be more efficiently removed, and usable semiconductor light emitting elements are not deteriorated more than expected.
そして、この方法は、比較的抵抗が高い２００〜３５０ｎｍに発光ピーク波長を有する紫外発光素子に適している。 This method is suitable for an ultraviolet light-emitting device having a relatively high resistance and an emission peak wavelength at 200 to 350 nm.
以下、本発明の実施の形態について適宜図面を参照して説明する。ただし、以下に説明する発光素子は、本発明の技術思想を具体化した一例であって、本発明を限定しない。たとえば、以下に記載されている構成要素の寸法、材質、形状、その相対的配置等は特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。先ず、本発明の方法が適用できる半導体発光素子の構造について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings as appropriate. However, the light-emitting element described below is an example that embodies the technical idea of the present invention, and does not limit the present invention. For example, the dimensions, materials, shapes, relative arrangements, and the like of the components described below are not intended to limit the scope of the present invention only to specific examples unless otherwise specified. Only. Note that the size, positional relationship, and the like of the members shown in each drawing may be exaggerated for clarity of explanation. First, the structure of a semiconductor light emitting device to which the method of the present invention can be applied will be described.
＜半導体発光素子＞
典型的な半導体発光素子８は、図３に示したように、基板２と、ｎ型層３、活性層４およびｐ型層５を含むメサ構造６（積層半導体層）と、ｎ電極７およびｐ電極８とを有する。以下に、これらについて非限定的な典型例（発光ピーク波長が２００〜３５０ｎｍの範囲にある半導体発光素子）を説明する。
<Semiconductor light emitting device>
As shown in FIG. 3, a typical semiconductor
＜基板＞
基板１は、公知のものを使用できる。具体的には、III族窒化物半導体結晶をその表面にエピタキシャル成長でき、紫外線を透過する基板であることが好ましい。基板１に用いられる材料としては、例えば、サファイア、ＳｉＣ（炭化ケイ素）、ＡｌＮ（窒化アルミニウム）、Ｓｉ（シリコン）などが挙げられる。中でもｃ面を主面とするＡｌＮ単結晶基板が好ましい。
<Board>
A known substrate can be used as the substrate 1. Specifically, a substrate that can epitaxially grow a group III nitride semiconductor crystal on its surface and transmits ultraviolet rays is preferable. Examples of the material used for the substrate 1 include sapphire, SiC (silicon carbide), AlN (aluminum nitride), Si (silicon), and the like. Among them, an AlN single crystal substrate having a c-plane as a main surface is preferable.
＜積層半導体層＞
積層半導体層（メサ構造５を含む素子の主要部）は、図３に示すように基板２上に形成され、ｎ型層３、活性層４ならびにｐ型層５（ｐ型クラッド層およびｐ型コンタクト層からなる層）がこの順で積層されてなる。
<Laminated semiconductor layer>
The laminated semiconductor layer (the main part of the element including the mesa structure 5) is formed on the
積層半導体層を構成する各層は、ＡｌｘIｎｙＧａｚＮ（ｘ、ｙ、ｚは、０＜ｘ≦１．０、０≦ｙ≦０．１、０≦ｚ＜１．０を満たす有理数とし、ｘ＋ｙ＋ｚ＝１．０である）で構成されるIII族窒化物半導体であることが好ましい。また、好ましくは不純物を含む層であってもよい。不純物は、ｎ型層ではＳｉ、Ｇｅなどが挙げられ、ｐ型層ではMgなどが挙げられる。活性層４は、井戸層と、前記井戸層よりもバンドギャップエネルギーの大きい障壁層との積層構造からなる。ｐ型層５は、ｐ型クラッド層およびｐ型コンタクト層で構成される。各層は、ＭＯＣＶＤ法により製造できる。
Each layer constituting the stacked semiconductor layer is made of AlxInyGazN (x, y, z are rational numbers satisfying 0 <x ≦ 1.0, 0 ≦ y ≦ 0.1, 0 ≦ z <1.0, and x + y + z = 1. It is preferably a group III nitride semiconductor composed of 0). Further, it may be a layer containing an impurity. Examples of the impurity include Si and Ge for the n-type layer, and Mg for the p-type layer. The active layer 4 has a laminated structure of a well layer and a barrier layer having a band gap energy larger than that of the well layer. The p-
＜n電極およびｐ電極＞
図３に示すように、ｎ電極７はｎ型層２の露出面に、ｐ電極８はメサ構造６のｐ型層５上に形成される。両電極のパターンニングは、リフトオフ法を用いて実施することができる。両電極金属を堆積する手法としては、例えば、真空蒸着、スパッタリング、化学気相成長法等が挙げられる。両電極に用いられる材料は、公知の材料から選択することができる。例えば、n電極ではＴｉ、Ａｌ、Ｒｈ、Ｃｒ、Ｉｎ、Ｎｉ、ＰｔおよびＡｕなどが、p電極ではＮｉ、Ｃｒ、Ａｕ、Ｍｇ、Ｚｎ、ＰｄおよびＰｔなどが挙げられる。ｎ電極は、これらの金属の合金または酸化物を含む単層、または多層構造であってもよい。
<N electrode and p electrode>
As shown in FIG. 3, the n-
本発明の方法は、以上のような層構成であって、発光ピーク波長が２００〜３５０ｎｍの範囲にあるIII族窒化物半導体発光素子に対して、好適に採用できる。すなわち、上記III族窒化物半導体素子は、３５０ｎｍを超える発光ピーク波長の発光素子、例えば、可視光領域の発光素子よりも、各層の組成の影響により抵抗が高く、内部量子効率も低い傾向にあり、発熱しやすい。そして、印加電流値や印加時間を適切に設定しないと、過度な負荷によって発光素子の特性低下や劣化を招く。そのため、下記に詳述する本発明の方法が好適に採用できる。 The method of the present invention can be suitably applied to a group III nitride semiconductor light emitting device having the above layer structure and an emission peak wavelength in the range of 200 to 350 nm. That is, the group III nitride semiconductor device tends to have higher resistance and lower internal quantum efficiency than the light emitting device having an emission peak wavelength exceeding 350 nm, for example, a light emitting device in the visible light region, due to the influence of the composition of each layer. , Easy to fever. If the applied current value and the application time are not set appropriately, excessive load causes the characteristics of the light emitting element to deteriorate and deteriorate. Therefore, the method of the present invention described in detail below can be suitably employed.
＜半導体発光素子の構成を複数含むウェハの製造＞
以上のような半導体発光素子の構成を複数含むのがウェハである。そのため、ウェハを製造するためには、先ず、面積の大きい基板上の一面にMOCVD法により積層半導体層（n型層、活性層、p型層）を形成する。この積層半導体層上に、同一の形状を有する複数のマスクパターンを等間隔に形成する。この単一のマスクパターンが、後の工程で単一の半導体発光素子の構成となる。その後エッチングにより、マスクが形成されていない領域のｐ型層および活性層がエッチングされる。これにより、同一の形状を有する複数の積層半導体層（ｐ型層および活性層から成る）がウェハ一面に台地状に形成される。次に、エッチングマスクを取り除いた後、ｎ型層上にｎ電極をｐ型層の上にｐ電極をそれぞれ形成する。以上の工程により、ｎ電極からｐ電極までを１つの半導体発光素子とした、半導体発光素子の構成が基板上に複数形成される。ウェハ製造用に用いた基板の面積にもよるが、通常、ウェハの面積が４．２ｃｍ２であれば、１のウェハに１００〜１０００個単位の半導体発光素子が形成される。
図１に半導体発光素子の構成を複数含むウェハを上からみた際の図面を示す。
<Manufacture of a wafer including a plurality of semiconductor light emitting device configurations>
A wafer includes a plurality of the configurations of the semiconductor light emitting elements as described above. Therefore, in order to manufacture a wafer, first, a laminated semiconductor layer (n-type layer, active layer, p-type layer) is formed on one surface of a substrate having a large area by the MOCVD method. On the laminated semiconductor layer, a plurality of mask patterns having the same shape are formed at equal intervals. This single mask pattern becomes the structure of a single semiconductor light emitting device in a later process. Thereafter, the p-type layer and the active layer in the region where the mask is not formed are etched by etching. Thereby, a plurality of laminated semiconductor layers (consisting of a p-type layer and an active layer) having the same shape are formed in a plateau shape on the entire surface of the wafer. Next, after removing the etching mask, an n-electrode is formed on the n-type layer, and a p-electrode is formed on the p-type layer. Through the above-described steps, a plurality of semiconductor light emitting element configurations are formed on the substrate, with one semiconductor light emitting element from the n electrode to the p electrode. Although it depends on the area of the substrate used for manufacturing the wafer, normally, when the area of the wafer is 4.2 cm 2 , 100 to 1000 semiconductor light emitting elements are formed on one wafer.
FIG. 1 shows a view of a wafer including a plurality of configurations of semiconductor light emitting elements as viewed from above.
＜ウェハの品質管理方法＞
本発明の特徴は、上記のように製造したウェハにおいて、プローブ（針）をウェハ内の半導体発光素子に接触させて、プローブから該発光素子に電流を流す条件（パルス電圧の印加条件）を調整することにより、ウェハの状態で発光素子の不良品を見極めることにある。本発明の方法は、印加を行う印加工程、及び電流の印加を停止して一定時間保持する停止工程（すなわち、電流を印加した後、印加をやめる、いわゆるパルス電圧（電流）のウェハへの印加を停止する工程）を含む。
<Wafer quality control method>
A feature of the present invention is that in a wafer manufactured as described above, a probe (needle) is brought into contact with a semiconductor light emitting element in the wafer, and a condition for applying a current from the probe to the light emitting element (application condition of a pulse voltage) is adjusted. This is to determine defective products of the light emitting element in the state of the wafer. The method of the present invention includes an application step of applying and a stop step of stopping the application of current and holding it for a certain period of time (that is, applying a so-called pulse voltage (current) to the wafer after application of the current is stopped. The process of stopping.
通常、ウェハの各半導体発光素子に対して行うプローブテストは、プローブテスタといわれる装置を用いて行う。プローブテスタは、半導体発光素子の光出力や波長などを計測する光学的特性評価装置、半導体発光素子の電圧や電流などを計測する電気的特性評価装置、および計測結果を処理する制御装置（パソコン；ＰＣ）を備える。プローブテスタと半導体発光素子との間は、金属製のプローブにより接続されており、プローブを通して電圧を印加することで半導体発光素子の電気的および光学的特性の評価を行う。この時、得られた電気的あるいは光学的特性について、ＰＣを用いてウェハ内の半導体発光素子の良品・不良品の判断を行う。以下、各工程について説明する。 Usually, a probe test performed on each semiconductor light emitting element of a wafer is performed using an apparatus called a probe tester. The probe tester is an optical characteristic evaluation device that measures the optical output and wavelength of a semiconductor light emitting element, an electrical characteristic evaluation device that measures the voltage and current of the semiconductor light emitting element, and a control device (PC; PC). The probe tester and the semiconductor light emitting element are connected by a metal probe, and the electrical and optical characteristics of the semiconductor light emitting element are evaluated by applying a voltage through the probe. At this time, regarding the obtained electrical or optical characteristics, a non-defective product or a defective product of the semiconductor light emitting element in the wafer is determined using a PC. Hereinafter, each step will be described.
＜印加工程＞
本発明においては、ウェハ内の各半導体発光素子に、実際に駆動する際の電流値よりも高い正極性の電流値を該ウェハに印加する印加工程を含む。半導体発光素子は、その用途に応じて、駆動する電流値（以下、実電流値とする場合もある）が決まっている。本発明においては、印加工程において、この実電流値よりも高い正極性の電流値を印加する。負極性の電流を印加すると、半導体発光素子が容易に劣化してしまうため好ましくない。
<Applying process>
The present invention includes an application step of applying to the wafer a positive current value higher than the current value at the time of actual driving to each semiconductor light emitting element in the wafer. The semiconductor light emitting element has a current value to be driven (hereinafter sometimes referred to as an actual current value) determined according to its application. In the present invention, a positive current value higher than the actual current value is applied in the applying step. When a negative current is applied, the semiconductor light emitting device is easily deteriorated, which is not preferable.
また、この印加工程においては実電流値よりも高い電流値を印加する必要がある。高い電流値を印加することにより、不良品（連続通電試験により劣化する発光素子）を効率よく除去することができる。実電流値以下の電流値で印加すると、不良品の除去効果が低減する。発光素子の歩留り、および不良品の除去効果を考慮すると、印加する電流値は、実電流値の２倍以上６倍以下とすることが好ましい。さらに、印加する電流値を実電流値の２倍以上６倍以下にすることで、出力が低いものや電圧が高い異常な素子を意図的に劣化させて、除去効率を高くすることができる。同様に、発光素子の歩留りと不良品除去効果を考慮すると、各印加工程における印加時間（１回の印加工程における印加時間）は１００ナノ秒（以下「ｎｓ」とする場合もある）以上とすることが好ましい。また、各印加工程における印加時間の上限値は、特に制限されるものではないが、品質管理の時間を短くし、半導体発光素子の生産性、歩留まりを効率よく高めるためには、１００ｍｓ以下であることが好ましい。つまり、該印加時間を１００ｎｓ以上１００ｍｓ以下とすることにより、不良品をより効果的に除去することができ、熱的負荷の増大に伴い、不用意に歩留まりを低下させないことができる。なお、ウェハに印加する電流値は、実際に駆動する際の電流値よりも高い正極性の電流値であれば特に制限されるものではないが、品質管理の制御を容易にするためには、各印加工程において同じ電流値であることが好ましい。 In this application process, it is necessary to apply a current value higher than the actual current value. By applying a high current value, defective products (light-emitting elements that deteriorate due to a continuous energization test) can be efficiently removed. When applied at a current value lower than the actual current value, the effect of removing defective products is reduced. Considering the yield of the light emitting elements and the effect of removing defective products, the applied current value is preferably 2 to 6 times the actual current value. Furthermore, by setting the applied current value to be not less than 2 times and not more than 6 times the actual current value, an abnormal element having a low output or a high voltage can be intentionally deteriorated, and the removal efficiency can be increased. Similarly, in consideration of the yield of light-emitting elements and the effect of removing defective products, the application time in each application process (application time in one application process) is 100 nanoseconds (hereinafter sometimes referred to as “ns”) or more. It is preferable. The upper limit value of the application time in each application process is not particularly limited, but is 100 ms or less in order to shorten the quality control time and efficiently increase the productivity and yield of the semiconductor light emitting device. It is preferable. That is, by setting the application time to 100 ns or more and 100 ms or less, defective products can be more effectively removed, and the yield can not be inadvertently lowered with an increase in thermal load. Note that the current value applied to the wafer is not particularly limited as long as it is a positive current value higher than the current value at the time of actual driving, but in order to facilitate quality control, It is preferable that the current value is the same in each application step.
＜停止工程＞
本発明において、該ウェハへの印加を停止し、そのまま保持する停止工程を含む。この停止工程における保持時間（各停止工程における保持時間；１回の停止工程における保持時間）は、前記印加工程の条件であれば、１００μｓ以上であることが好ましい。すなわち、１００μｓ未満では熱的負荷の増大により歩留りが低下するおそれがある。そのため、歩留まりのことを考慮すると、停止時間は１ｍｓ以上とすることがより好ましい。ただし、半導体発光素子の生産性を考慮すると、該保持時間の上限値は、１秒（１ｓ）とすることが好ましい。
<Stop process>
The present invention includes a stopping step of stopping the application to the wafer and holding it as it is. The holding time in this stopping step (holding time in each stopping step; holding time in one stopping step) is preferably 100 μs or longer as long as it is a condition of the application step. That is, if it is less than 100 microseconds, there is a possibility that the yield may decrease due to an increase in thermal load. Therefore, considering the yield, the stop time is more preferably 1 ms or more. However, considering the productivity of the semiconductor light emitting device, the upper limit of the holding time is preferably 1 second (1 s).
＜印加工程と停止工程の繰り返し＞
本発明においては、印加工程と停止工程とを繰り返し実施する。１回の印加工程と１回の停止工程とはセットである。つまり、初めに印加工程を行い、必ず最後は停止工程を実施する。
<Repetition of application process and stop process>
In the present invention, the applying step and the stopping step are repeatedly performed. One application step and one stop step are a set. That is, the application process is performed first, and the stop process is always performed last.
繰り返しの回数は、半導体発光素子が使用される条件や用途等に応じて適宜決定すればよいが、上記の印加工程、停止工程を複数回繰り返すことが好ましい。複数回繰り返すことで不良品の除去効果を高めることができる。中でも、総印加時間と総保持時間との合計時間が１０秒以下（１０ｓ以下）となることが好ましい（以下、総印加時間と総保持時間との合計時間を、単に「総繰り返し時間」とする場合もある）。総繰り返し時間を１０秒以下とすることにより、熱的負荷を増大させることなく、不良品を効率よく除去することができる。また、総繰り返し時間の下限値は、特に制限されるものではないが、不良品を効率よく除去するためには１０ミリ秒（１０ｍｓ）とすることが好ましい。 The number of repetitions may be determined as appropriate according to conditions, applications, etc. in which the semiconductor light emitting device is used, but it is preferable to repeat the application step and the stop step a plurality of times. Repeating a plurality of times can increase the effect of removing defective products. In particular, the total time of the total application time and the total holding time is preferably 10 seconds or less (10 s or less) (hereinafter, the total time of the total application time and the total holding time is simply referred to as “total repetition time”). In some cases). By setting the total repetition time to 10 seconds or less, defective products can be efficiently removed without increasing the thermal load. The lower limit of the total repetition time is not particularly limited, but is preferably 10 milliseconds (10 ms) in order to efficiently remove defective products.
＜通電状態の確認＞
本発明の方法では、繰り返し工程後のウェハにおける各半導体発光素子の通電状態を確認して不良品を見つける。通電方法、および良品・不良品の判定方法は、半導体発光素子を使用する用途に応じて適宜決定すればよく、特に制限されるものではない。例えば、−５Ｖ印加時の電流値が−１μＡ以下であり、３Ｖ印加時の電流値が１０μＡ以下のものを良品として判断することができる。
<Confirmation of energized state>
In the method of the present invention, a defective product is found by confirming the energization state of each semiconductor light emitting element in the wafer after the repetition process. The energization method and the non-defective / defective product determination method may be appropriately determined according to the application in which the semiconductor light emitting element is used, and are not particularly limited. For example, a current value when -5 V is applied is -1 μA or less, and a current value when 3 V is applied is 10 μA or less, can be determined as a non-defective product.
このようにすれば、ウェハ状態のままで半導体発光素子の不良品を見つけることができる。本発明においては、上記方法でウェハ中の不良品部分の半導体発光素子を見つけておき、該ウェハを切断して各構成単位の半導体発光素子とした際に、不良品の半導体発光素子を除去することにより、生産性を向上できる。 In this way, defective semiconductor light emitting elements can be found in the wafer state. In the present invention, a defective semiconductor light emitting element in a wafer is found by the above method, and the defective semiconductor light emitting element is removed when the wafer is cut into semiconductor light emitting elements of respective structural units. Thus, productivity can be improved.
＜半導体発光素子の製造＞
上記半導体発光素子の構成を含むウェハを製造し、上記印加工程・停止工程を行い、通電状態を確認して品質管理を行った後、スクライビング、ダイシング、レーザ溶断など、公知の発光素子製造方法を適宜用いて、ウェハから半導体発光素子を製造する。この際、基板の下面を研削または研磨することにより、透光性基板の厚みを薄くして透過率を向上させることもできる。
<Manufacture of semiconductor light emitting devices>
After manufacturing a wafer including the structure of the semiconductor light emitting device, performing the application step / stopping step, checking the energized state and performing quality control, a known light emitting device manufacturing method such as scribing, dicing, laser fusing, etc. A semiconductor light emitting device is manufactured from the wafer as appropriate. At this time, the transmittance of the substrate can be improved by grinding or polishing the lower surface of the substrate to reduce the thickness of the light-transmitting substrate.
以下、実施例を挙げて本発明を詳細に説明するが、本発明は以下の実施例に限定されるものではない。 EXAMPLES Hereinafter, although an Example is given and this invention is demonstrated in detail, this invention is not limited to a following example.
実施例１
＜ウェハの製造＞
ＭＯＣＶＤ法を用いて、ＡｌＮ基板上に、ｎ型層（Ａｌ０．７Ｇａ０．３Ｎ）、活性層（井戸層：Ａｌ０．５Ｇａ０．５Ｎ、障壁層：Ａｌ０．７Ｇａ０．３Ｎ）、ＡｌＮ層、ｐクラッド層（Ａｌ０．８Ｇａ０．２Ｎ）およびｐ−ＧａＮ層を形成した。
Example 1
<Manufacture of wafers>
By MOCVD, on the AlN substrate, n-type layer (Al 0.7 Ga 0.3 N), the active layer (well layer: Al 0.5 Ga 0.5 N, a barrier layer: Al 0.7 Ga 0.3 N), an AlN layer, a p-clad layer (Al 0.8 Ga 0.2 N), and a p-GaN layer were formed.
次に、得られた半導体ウェハを活性化アニールした。次に、ｐ−ＧａＮ層上にメタルマスクを形成した後、ドライエッチングを行うことで、図３に示すようなメサ構造を形成した。その後、ｎ型層上にｎ電極（Ｔｉ２０ｎｍ/Ａｌ２００ｎｍ/Ａｕ５ｎｍ）を、ｐ型層上にｐ電極（Ｎｉ２０ｎｍ/Ａｕ５０ｎｍ）を形成した。上記の操作により、図１に示すような半導体発光素子（発光ピーク波長２６５ｎｍ）の構成を複数含むウェハを製造した。この半導体発光素子の実電流値は１５０ｍＡとした。
Next, activation annealing was performed on the obtained semiconductor wafer. Next, after forming a metal mask on the p-GaN layer, dry etching was performed to form a mesa structure as shown in FIG. Thereafter, an n-electrode (Ti 20 nm / Al 200 nm /
＜印加工程＞
このようにして製造した半導体ウェハ中の発光素子に対して、プローブテスタを用いてパルス印加を行った。プローブの片方を発光素子のn電極へ、もう片方をp電極へ接触させ、各発光素子に対して正極性パルスを印加した。印加電流は３００ｍＡとし、１回の印加時間は１ｍｓとした。
<Applying process>
Pulses were applied to the light-emitting elements in the semiconductor wafer thus manufactured using a probe tester. One probe was brought into contact with the n-electrode of the light-emitting element and the other was brought into contact with the p-electrode, and a positive pulse was applied to each light-emitting element. The applied current was 300 mA, and the time for one application was 1 ms.
＜停止工程＞
上記印加工程の後、電流印加を停止する停止工程を行った。この停止工程における保持時間は、９０００μｓとした。
<Stop process>
After the application step, a stop step for stopping current application was performed. The holding time in this stopping step was 9000 μs.
＜繰り返し＞
印加工程および停止工程を繰り返し行った。この時、総繰り返し時間は５ｓとした（印加工程を５００回、停止工程を５００回行った。）。
<Repeat>
The application step and the stop step were repeated. At this time, the total repetition time was 5 s (the application step was performed 500 times and the stop step was performed 500 times).
＜通電状態の確認；歩留り（％）の算出＞
繰り返し工程後のウェハに対して、３Ｖ印加した際の電流値が１０μＡ以下であり、かつ−５Ｖ印加した際の電流値が−１μＡ以下のものを良品として、良品・不良品の判別を行い、歩留り（パルス印加を行っても劣化しなかった発光素子の割合）を算出した。
<Confirmation of energized state; calculation of yield (%)>
With respect to the wafer after the repetition process, the current value when 3 V is applied is 10 μA or less, and the current value when -5 V is applied is −1 μA or less as a non-defective product. The yield (ratio of light-emitting elements that did not deteriorate even when a pulse was applied) was calculated.
＜実使用の評価：半導体発光素子の耐久性試験（劣化率の算出）＞
上記方法で通電状態を確認し、良品・不良品の目星をつけたウェハをレーザースクライブにより切断することで半導体発光素子を得た。上記通電状態の確認で良品と判断した半導体発光素子を、温度２５℃において１５０ｍＡの電流を５００時間連続して印加した際の光出力値の経時変化を測定した。本試験によって発光素子の連続通電試験における劣化率（連続通電中に光出力が急激に低下したものの割合；良品と判断したものの内、本試験で光出力が低下したものの割合）を算出した。つまり、劣化率が低ければ低いほど良品の半導体発光素子を選択できたことを示す。
<Evaluation of actual use: Durability test of semiconductor light emitting device (calculation of deterioration rate)>
A semiconductor light emitting device was obtained by confirming the energized state by the above method and cutting the wafer with the good / defective product eyes by laser scribing. The semiconductor light emitting element judged to be non-defective by checking the energized state was measured for change over time in light output value when a current of 150 mA was continuously applied at a temperature of 25 ° C. for 500 hours. By this test, the deterioration rate in the continuous energization test of the light-emitting element (the ratio of the light output rapidly decreasing during the continuous energization; the ratio of the light output decreased in the present test among those judged as non-defective products) was calculated. In other words, the lower the deterioration rate, the better the non-defective semiconductor light emitting element can be selected.
以上の印加工程、停止工程の条件、通電状態の確認における歩留り、耐久試験の劣化率を表１にまとめた。 Table 1 summarizes the above-described application process, stop process conditions, yield in the confirmation of the energized state, and deterioration rate of the durability test.
実施例２〜４、比較例１
実施例１において、印加工程の印加電流を６００ｍＡ（実施例２）、９００ｍＡ（実施例３）、１０００ｍＡ（実施例４）、１５０ｍＡ（比較例１）とした以外は、実施例１と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表１に示した。
Examples 2-4, Comparative Example 1
In Example 1, the same method as in Example 1 except that the applied current in the applying process was 600 mA (Example 2), 900 mA (Example 3), 1000 mA (Example 4), and 150 mA (Comparative Example 1). A wafer was prepared and evaluated, and the deterioration rate of the obtained semiconductor light emitting device was obtained. The results are shown in Table 1.
印加電流値を実電流値より高くした実施例１〜４では、劣化率（良品と判断したものが劣化する割合）が比較例１（印加電流値と実電流値とが等しい）よりも低いことが明らかであった。印加電流値が高い実施例４においては、歩留り自体は低い値となったが、劣化率を０とすることができた。印加電流値と実電流値との比を２〜６倍としたものは、歩留りも高く、歩留りと劣化率とを乗じた真の不良品の割合が低いことが分かった。 In Examples 1 to 4 in which the applied current value is higher than the actual current value, the deterioration rate (the rate at which the products judged to be non-defective products deteriorate) is lower than in Comparative Example 1 (the applied current value and the actual current value are equal). Was obvious. In Example 4 where the applied current value was high, the yield itself was a low value, but the deterioration rate could be zero. When the ratio of the applied current value to the actual current value was 2 to 6 times, the yield was high, and it was found that the ratio of true defective products multiplied by the yield and the deterioration rate was low.
実施例５、６
実施例２において、各印加工程の印加時間を１００ｍｓ（実施例５）、１０００ｍｓ（実施例６）とした以外は、実施例２と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表２に示した。
Examples 5 and 6
In Example 2, a semiconductor light emitting device obtained and evaluated in the same manner as in Example 2 except that the application time of each application step was set to 100 ms (Example 5) and 1000 ms (Example 6). The deterioration rate of the element was obtained. The results are shown in Table 2.
実施例５、６のいずれの場合でも、比較例１と比較して劣化率を抑制することができた。また、印加時間を１００ｍｓ以下とすることで発光素子の歩留まりを高く保つことができた。 In any case of Examples 5 and 6, the deterioration rate could be suppressed as compared with Comparative Example 1. In addition, the yield of the light-emitting elements could be kept high by setting the application time to 100 ms or less.
実施例７〜９
実施例２において、停止工程の保持時間を１μｓ（実施例７）、１００μｓ（実施例８）、５０００μｓ（実施例９）とした以外は、実施例２と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表３に示した。
Examples 7-9
In Example 2, a wafer was fabricated and evaluated in the same manner as in Example 2 except that the holding time of the stop process was 1 μs (Example 7), 100 μs (Example 8), and 5000 μs (Example 9). Then, the deterioration rate of the obtained semiconductor light emitting device was obtained. The results are shown in Table 3.
実施例７〜９のいずれの場合でも、比較例１と比較して劣化率を抑制することができた。また、保持時間を１００μｓ以上とすることで歩留まりを高く保つことができた。 In any of Examples 7 to 9, the deterioration rate could be suppressed as compared with Comparative Example 1. Also, the yield could be kept high by setting the holding time to 100 μs or more.
実施例１０〜１２
実施例２において、総印加時間を１ｓ（実施例１０）、１０ｓ（実施例１１）、２０ｓ（実施例１２）とした以外は、実施例２と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表４に示した。
Examples 10-12
In Example 2, a wafer was produced, evaluated, and obtained in the same manner as in Example 2 except that the total application time was 1 s (Example 10), 10 s (Example 11), and 20 s (Example 12). The deterioration rate of the obtained semiconductor light emitting device was obtained. The results are shown in Table 4.
実施例１０〜１２のいずれの場合でも、比較例１と比較して劣化率を抑制することができた。また、総繰り返し時間を１０ｓ以下とすることで歩留まりを高く保つことができた。 In any case of Examples 10 to 12, the deterioration rate could be suppressed as compared with Comparative Example 1. Moreover, the yield could be kept high by setting the total repetition time to 10 s or less.
１ ウェハ
２ 基板
３ ｎ型層
４ 活性層
５ ｐ型層
６ メサ構造
７ ｎ電極
８ ｐ電極
９ III族窒化物半導体発光素子
DESCRIPTION OF SYMBOLS 1
Claims (7)
該半導体発光素子を駆動する際の電流値よりも高い正極性の電流値を該ウェハに印加する印加工程、及び該ウェハへの印加を停止し、そのまま保持する停止工程を含み、前記印加工程と前記停止工程とを繰り返し行い、停止工程を行った後の半導体発光素子の通電状態を確認することにより、ウェハ中の不良な半導体発光素子を検出することを特徴とするウェハの品質管理方法。 In a method for performing a probe test of a wafer including a plurality of semiconductor light emitting device configurations and managing the quality of the wafer,
An application step for applying a positive current value higher than the current value for driving the semiconductor light emitting element to the wafer, and a stop step for stopping and holding the application to the wafer, A wafer quality control method comprising: detecting a defective semiconductor light emitting element in a wafer by repeatedly performing the stopping process and confirming an energized state of the semiconductor light emitting element after the stopping process.
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