JP2017121035A - Equalizer circuit and reception device using the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an equalizer circuit and a reception device that are high in degree of freedom of adjustment of an in-band frequency characteristic and simple in configuration.SOLUTION: An equalizer circuit includes an interphase connection portion including first, second, third and fourth interphase switches whose end terminals are connected to first, second, third, and fourth connection paths to be supplied with first, second, third and fourth conversion signals whose phases are sequentially different by 90 degrees, and interphase capacitors connected to the other terminals of the first, second, third, and fourth interphase switches, first, second, third and fourth output buffers which are respectively connected to the first, second, third and fourth connection paths and output output signals, and a control signal generation circuit which outputs a control signal for controlling connection or disconnection of the first, second, third, and fourth interphase switches. The first, second, third, and fourth interphase switches are repeatedly connected in ascending order or descending order from the N-th interphase switch (N is any one of integers 1 to 4) at an interval of 1/4 cycle based on the control signal.SELECTED DRAWING: Figure 4A

Description

本開示は、イコライザ回路及びそれを用いた受信装置等の無線機に関し、例えば、周期時変連続時間(Periodically Time Varying)処理による、等化処理、フィルタ処理又は周波数変換を含む信号処理に関する。   The present disclosure relates to an equalizer circuit and a radio apparatus such as a receiving apparatus using the equalizer circuit, and relates to signal processing including equalization processing, filtering processing, or frequency conversion by, for example, periodic time-varying continuous time (Periodically Time Varying) processing.

微細CMOS(Complementary Metal Oxide Semiconductor)プロセスでの設計に適し、高い可変性を有する回路として離散時間アナログ型の回路構成が知られている。   A discrete-time analog circuit configuration is known as a highly variable circuit suitable for designing in a fine CMOS (Complementary Metal Oxide Semiconductor) process.

例えば、特許文献1には、入力されるアナログ信号に対して、周波数変換と複素フィルタリングを行う離散時間アナログ回路が開示されている。   For example, Patent Document 1 discloses a discrete-time analog circuit that performs frequency conversion and complex filtering on an input analog signal.

特許文献1に開示される離散時間アナログ回路は、入力されたアナログ信号に対して、離散時間アナログ信号処理による、周波数変換と複素フィルタリングを行う。具体的には、特許文献1の離散時間アナログ回路は、入力電圧を電圧電流変換回路で電流に変換し、変換した電流をサンプルすることによって入力電荷を生成する。そして、特許文献1の離散時間アナログ回路は、入力電荷を当該回路に含まれる複数のキャパシタ間で電荷移動させることにより、分母が複素係数を有する1次式となるIIR(Infinite Impulse Response)フィルタ特性を実現する。   The discrete-time analog circuit disclosed in Patent Document 1 performs frequency conversion and complex filtering on an input analog signal by discrete-time analog signal processing. Specifically, the discrete time analog circuit of Patent Document 1 converts an input voltage into a current by a voltage-current conversion circuit, and generates input charges by sampling the converted current. The discrete-time analog circuit of Patent Document 1 performs IIR (Infinite Impulse Response) filter characteristics in which a denominator is a linear expression having a complex coefficient by moving input charges between a plurality of capacitors included in the circuit. Is realized.

米国特許出願公開第2005/0233725号明細書US Patent Application Publication No. 2005/0233725

図1Aは、広帯域無線システムのRF(Radio Frequency)増幅器の周波数特性の一例を示す図である。図1Aに示すように、広帯域無線システムのRF増幅器の周波数特性は、各チャンネル(図1AにおけるCH1〜CH4等)においてフラットではなく、帯域内に偏り(帯域内偏差)が存在する。そのため、広帯域無線システムでは、使用する各チャンネルの周波数特性をフラットにすることは困難であり、ベースバンドにて周波数特性の補正(つまり、等化(イコライザ))が求められる。   FIG. 1A is a diagram illustrating an example of frequency characteristics of an RF (Radio Frequency) amplifier of a broadband wireless system. As shown in FIG. 1A, the frequency characteristics of the RF amplifier of the broadband wireless system are not flat in each channel (CH1 to CH4 and the like in FIG. 1A), and there is a deviation (in-band deviation) in the band. For this reason, it is difficult to flatten the frequency characteristics of each channel to be used in a broadband wireless system, and correction (that is, equalization) of the frequency characteristics is required in the baseband.

図1Bは、広帯域無線システムにおける伝搬路の周波数特性の一例を示す図である。無線通信においては、図1Bに示すように伝搬路の周波数特性がフラットでは無く、帯域内偏差があるため、ベースバンドにて周波数特性の補正が求められる。   FIG. 1B is a diagram illustrating an example of frequency characteristics of a propagation path in a broadband wireless system. In wireless communication, as shown in FIG. 1B, the frequency characteristic of the propagation path is not flat and there is an in-band deviation, so correction of the frequency characteristic is required in the baseband.

また、RFとしてミリ波を用いる広帯域無線システムでは、数GHzを超える広帯域な通過特性を実現しようとした場合、クロックの負荷、寄生容量という観点で、スイッチの影響が大きくなる。そのため、離散時間アナログ回路は、寄生容量やクロックの負荷を減らすために簡易な構成を必要とする。   Further, in a broadband wireless system using millimeter waves as RF, when a broadband pass characteristic exceeding several GHz is to be realized, the influence of the switch increases from the viewpoint of clock load and parasitic capacitance. Therefore, the discrete-time analog circuit requires a simple configuration in order to reduce parasitic capacitance and clock load.

しかしながら、特許文献1のような従来の離散時間アナログ回路は、中心周波数をシフトするという単純なフィルタ特性しか実現できない。そのため、広帯域無線システムのように、伝搬路やRF回路の周波数特性に帯域内偏差がある場合に、従来の離散時間アナログ回路は帯域内偏差を補正するイコライザとして機能することが困難であった。また、従来の離散時間アナログ回路は、サンプル、ホールドを行うために、多数の容量と多数のスイッチを有するため、構成が複雑であった。   However, the conventional discrete-time analog circuit such as Patent Document 1 can only realize a simple filter characteristic of shifting the center frequency. Therefore, when there is an in-band deviation in the frequency characteristics of the propagation path and the RF circuit as in the broadband wireless system, it is difficult for the conventional discrete time analog circuit to function as an equalizer for correcting the in-band deviation. Further, the conventional discrete-time analog circuit has a complicated structure because it has a large number of capacitors and a large number of switches in order to perform sampling and holding.

本開示は、かかる点に鑑みてなされたものであり、帯域内周波数特性の調整の自由度が高く、簡易な構成のイコライザ回路及びそれを用いた受信装置を提供することを目的とする。   The present disclosure has been made in view of the above point, and an object of the present disclosure is to provide an equalizer circuit having a high degree of freedom of adjustment of in-band frequency characteristics and a simple configuration, and a receiving apparatus using the equalizer circuit.

本開示のイコライザ回路は、入力信号を変換することにより生成され、位相が順に90度ずつ異なる、第1、第2、第3、及び第4の変換信号がそれぞれ入力される、第1、第2、第3、及び第4の接続経路に、一方の端子がそれぞれ接続する、第1、第2、第3、及び第4の相間スイッチと、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの他方の端子に接続する相間容量と、を有する1つ以上の相間接続部と、所定の周波数の参照信号を変換することにより、位相が順に90度ずつ異なり、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの接続または開放を制御する、4相の制御信号を生成し、前記4相の制御信号を前記第1、前記第2、前記第3、及び前記第4の相間スイッチに出力する制御信号生成回路と、前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、4相の出力信号を出力する第1、第2、第3、及び第4の出力バッファと、を備え、前記第1、前記第2、前記第3、及び前記第4の相間スイッチは、前記4相の制御信号に基づき、1/4周期ずつ、所定の順番で繰り返し接続され、前記所定の順番は、第N(Nは1から4のいずれかの整数)の相間スイッチから昇順、または、降順である。   The equalizer circuit of the present disclosure is generated by converting an input signal, and the first, second, third, and fourth converted signals that are sequentially different in phase by 90 degrees are input to the first, second, and fourth converted signals, respectively. The first, second, third, and fourth interphase switches, one of which is connected to the second, third, and fourth connection paths, respectively, and the first, second, third, And one or more interphase connections having an interphase capacitance connected to the other terminal of the fourth interphase switch, and by converting a reference signal of a predetermined frequency, the phases are sequentially different by 90 degrees, Generating a four-phase control signal that controls connection or release of the first, second, third, and fourth interphase switches, and the four-phase control signal is transmitted to the first, second, Control signal generation circuit for outputting to the third and fourth interphase switches And first, second, third, and fourth output buffers that are connected to the first, second, third, and fourth connection paths, respectively, and that output four-phase output signals; The first, the second, the third, and the fourth interphase switches are repeatedly connected in a predetermined order by a quarter period based on the control signal of the four phases, and the predetermined Is in ascending order or descending order from the N-th phase switch (N is an integer from 1 to 4).

本開示の受信装置は、イコライザ回路と、前記イコライザ回路から出力される信号をデジタル信号に変換するアナログ−デジタル変換部と、前記デジタル信号の受信処理を行い、受信データを出力するデジタル受信処理部と、を有する受信装置であって、前記イコライザ回路は、入力信号を変換することにより生成され、位相が順に90度ずつ異なる、第1、第2、第3、及び第4の変換信号がそれぞれ入力される、第1、第2、第3、及び第4の接続経路に、一方の端子がそれぞれ接続する、第1、第2、第3、及び第4の相間スイッチと、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの他方の端子に接続する相間容量と、を有する1つ以上の相間接続部と、所定の周波数の参照信号を変換することにより、位相が順に90度ずつ異なり、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの接続または開放を制御する、4相の制御信号を生成し、前記4相の制御信号を前記第1、前記第2、前記第3、及び前記第4の相間スイッチに出力する制御信号生成回路と、前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、4相の出力信号を出力する第1、第2、第3、及び第4の出力バッファと、を備え、前記第1、前記第2、前記第3、及び前記第4の相間スイッチは、前記4相の制御信号に基づき、1/4周期ずつ、所定の順番で繰り返し接続され、前記所定の順番は、第N(Nは1から4のいずれかの整数)の相間スイッチから昇順、または、降順である。   A receiving device according to the present disclosure includes an equalizer circuit, an analog-digital conversion unit that converts a signal output from the equalizer circuit into a digital signal, and a digital reception processing unit that performs reception processing of the digital signal and outputs reception data The equalizer circuit is generated by converting the input signal, and the first, second, third, and fourth converted signals are different in phase by 90 degrees in order, respectively. First, second, third, and fourth interphase switches, each of which is connected to the first, second, third, and fourth connection paths that are input, and the first, One or more interphase connections having an interphase capacitance connected to the other terminal of the second, third, and fourth interphase switches, and by converting a reference signal of a predetermined frequency, 9 in order The four-phase control signal is generated to control connection or release of the first, second, third, and fourth interphase switches, and the four-phase control signal is changed to the first , Connected to the control signal generation circuit that outputs to the second, third, and fourth interphase switches, and the first, second, third, and fourth connection paths, respectively. First, second, third, and fourth output buffers that output phase output signals, and the first, second, third, and fourth interphase switches are the four Based on the phase control signal, it is repeatedly connected in a predetermined order by 1/4 period, and the predetermined order is ascending order or descending order from the N-th phase switch (N is an integer from 1 to 4). It is.

本開示によれば、帯域内周波数特性の調整の自由度が高く、簡易な構成のイコライザ回路及びそれを用いた受信装置を提供することができる。   According to the present disclosure, it is possible to provide an equalizer circuit with a high degree of freedom in adjusting the in-band frequency characteristics and a simple configuration, and a receiving apparatus using the equalizer circuit.

広帯域システムのRF増幅器の周波数特性の一例を示す図The figure which shows an example of the frequency characteristic of RF amplifier of a broadband system 広帯域システムにおける伝搬路の周波数特性の一例を示す図Diagram showing an example of frequency characteristics of propagation path in broadband system 本開示の実施の形態1〜5に係る受信装置の構成を示す図The figure which shows the structure of the receiver which concerns on Embodiment 1-5 of this indication 連続時間系、離散時間系、および周期時変連続時間系の違いを示す図Diagram showing the difference between continuous-time, discrete-time, and periodic time-varying continuous-time systems 実施の形態1に係るイコライザ回路の構成の一例を示す図FIG. 3 is a diagram showing an example of a configuration of an equalizer circuit according to the first embodiment 実施の形態1に係るIQミクサの構成の一例を示す図The figure which shows an example of a structure of IQ mixer which concerns on Embodiment 1. FIG. 実施の形態1に係る相間接続部の構成の一例を示す図The figure which shows an example of a structure of the phase-connection part which concerns on Embodiment 1. 制御信号の一例を示すタイミングチャートTiming chart showing an example of control signal 実施の形態1に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図The figure which shows the result of the circuit simulation of the frequency characteristic of the equalizer circuit which concerns on Embodiment 1. 実施の形態1に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図The figure which shows the result of the circuit simulation of the frequency characteristic of the equalizer circuit which concerns on Embodiment 1. 実施の形態2に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram illustrating an example of a configuration of an equalizer circuit according to the second embodiment. 実施の形態2に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図The figure which shows the result of the circuit simulation of the frequency characteristic of the equalizer circuit which concerns on Embodiment 2. 実施の形態3に係るイコライザ回路の構成の一例を示す図FIG. 5 is a diagram showing an example of a configuration of an equalizer circuit according to a third embodiment 実施の形態4に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram showing an example of a configuration of an equalizer circuit according to a fourth embodiment 実施の形態4に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram showing an example of a configuration of an equalizer circuit according to a fourth embodiment 実施の形態4に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram showing an example of a configuration of an equalizer circuit according to a fourth embodiment 実施の形態4に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図The figure which shows the result of the circuit simulation of the frequency characteristic of the equalizer circuit which concerns on Embodiment 4. 実施の形態5に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram showing an example of a configuration of an equalizer circuit according to a fifth embodiment 実施の形態5に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図The figure which shows the result of the circuit simulation of the frequency characteristic of the equalizer circuit which concerns on Embodiment 5. 実施の形態6に係るイコライザ回路の一例を示す図FIG. 10 is a diagram illustrating an example of an equalizer circuit according to a sixth embodiment. 実施の形態7に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram illustrating an example of a configuration of an equalizer circuit according to a seventh embodiment. 実施の形態7に係る制御信号の一例を示すタイミングチャートTiming chart showing an example of a control signal according to the seventh embodiment 実施の形態7に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図The figure which shows the result of the circuit simulation of the frequency characteristic of the equalizer circuit which concerns on Embodiment 7. 実施の形態8に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram illustrating an example of a configuration of an equalizer circuit according to an eighth embodiment. 実施の形態8におけるTAの構成の一例を示す図FIG. 18 shows an example of a structure of a TA in the eighth embodiment. 実施の形態8に係るイコライザ回路の周波数特性の回路シミュレーションの結果を示す図The figure which shows the result of the circuit simulation of the frequency characteristic of the equalizer circuit which concerns on Embodiment 8. 実施の形態9に係るイコライザ回路の構成の一例を示す図FIG. 10 is a diagram illustrating an example of a configuration of an equalizer circuit according to a ninth embodiment.

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。   Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. Each embodiment described below is an example, and the present disclosure is not limited by these embodiments.

(実施の形態1)
[受信装置の構成]
図2は、本開示の実施の形態1に係る受信装置10の構成を示す図である。
(Embodiment 1)
[Receiver configuration]
FIG. 2 is a diagram illustrating a configuration of the receiving device 10 according to the first embodiment of the present disclosure.

図2に示す受信装置10は、アンテナ11と、低雑音増幅器(LNA:Low Noise Amplifier)12と、参照周波数発振部13と、イコライザ回路14と、A/D(Analog to Digital)変換処理部15と、デジタル受信処理部16と、を有する。   2 includes an antenna 11, a low noise amplifier (LNA) 12, a reference frequency oscillating unit 13, an equalizer circuit 14, and an A / D (Analog to Digital) conversion processing unit 15. And a digital reception processing unit 16.

アンテナ11は、図示していない送信局からRF周波数のアナログ受信信号を受信し、RF周波数のアナログ受信信号を低雑音増幅器12へ出力する。   The antenna 11 receives an RF frequency analog reception signal from a transmission station (not shown), and outputs the RF frequency analog reception signal to the low noise amplifier 12.

低雑音増幅器12は、RF周波数のアナログ受信信号を増幅し、増幅後のRF周波数のアナログ受信信号をイコライザ回路14へ出力する。   The low noise amplifier 12 amplifies the RF reception analog signal and outputs the amplified RF reception signal to the equalizer circuit 14.

参照周波数発振部13は、周期時変連続時間処理に用いられる参照周波数信号fREFを生成し、参照周波数信号fREFをイコライザ回路14に出力する。 A reference frequency oscillator 13 generates a reference frequency signal f REF used for periodic time-varying continuous time processing, and outputs a reference frequency signal f REF to the equalizer circuit 14.

イコライザ回路14は、参照周波数信号fREFに基づいて、RF周波数のアナログ受信信号に対して周期時変連続時間処理による、周波数変換とイコライジング(フィルタリング)を行う。イコライザ回路14は、イコライジング(フィルタリング)後のベースバンドアナログ受信信号をA/D変換処理部15に出力する。なお、イコライザ回路14の構成および動作については後述する。 Based on the reference frequency signal f REF , the equalizer circuit 14 performs frequency conversion and equalization (filtering) on the RF frequency analog reception signal by cyclic time-varying continuous time processing. The equalizer circuit 14 outputs the baseband analog reception signal after equalization (filtering) to the A / D conversion processing unit 15. The configuration and operation of the equalizer circuit 14 will be described later.

A/D変換処理部15は、ベースバンドアナログ受信信号をベースバンドデジタル受信信号に変換し、ベースバンドデジタル信号をデジタル受信処理部16に出力する。   The A / D conversion processing unit 15 converts the baseband analog reception signal into a baseband digital reception signal, and outputs the baseband digital signal to the digital reception processing unit 16.

デジタル受信処理部16は、ベースバンドデジタル信号に対して、所定のデジタル受信処理(例えば、復調処理、復号処理等)によって受信データを生成し、生成した受信データを出力する。   The digital reception processing unit 16 generates reception data for a baseband digital signal by predetermined digital reception processing (for example, demodulation processing, decoding processing, etc.), and outputs the generated reception data.

なお、図2に示す受信装置10は、イコライザ回路14がRF周波数のアナログ受信信号からベースバンドのアナログ受信信号を直接出力する構成、すなわち、ダイレクトコンバージョンの構成として説明した。しかし、本実施の形態に係る受信装置10は、ミクサを低雑音増幅器12の後段等に1つ以上追加し、中間周波数(IF:Intermediate Frequency)を用いる構成でもよい。   2 has been described as a configuration in which the equalizer circuit 14 directly outputs a baseband analog reception signal from an analog reception signal having an RF frequency, that is, a direct conversion configuration. However, the receiving apparatus 10 according to the present embodiment may have a configuration in which one or more mixers are added to the subsequent stage of the low-noise amplifier 12 and the like, and an intermediate frequency (IF) is used.

本実施の形態に係るイコライザ回路14は、周期時変連続時間処理を行う周期時変連続時間系の回路である。次に、周期時変連続時間系の回路について、連続時間系の回路、離散時間系の回路と対比して説明する。   The equalizer circuit 14 according to the present embodiment is a cyclic time varying continuous time system circuit that performs cyclic time varying continuous time processing. Next, a periodic time-varying continuous time system circuit will be described in comparison with a continuous time system circuit and a discrete time system circuit.

図3は、連続時間系、離散時間系、周期時変連続時間(Periodically Time Varying)系の違いを示す図である。図3は、連続時間系、離散時間系、および周期時変連続時間系の回路における信号処理を概念的に示している。図3に示す連続時間系、離散時間系、および周期時変連続時間系の回路は、それぞれ、入力される連続時間(CT:Continuous Time)信号に対して信号処理を行い、連続時間信号を出力する。   FIG. 3 is a diagram showing the difference between a continuous time system, a discrete time system, and a periodic time varying system. FIG. 3 conceptually shows signal processing in a continuous-time system, a discrete-time system, and a periodic time-varying continuous-time circuit. The continuous time system, discrete time system, and periodic time-varying continuous time system circuit shown in FIG. 3 perform signal processing on the input continuous time (CT) signal and output a continuous time signal. To do.

図3に示す連続時間系の回路(連続時間回路)は、入力された連続時間信号に対して、連続時間で信号処理を行い、連続時間信号を出力する。パッシブ型の連続時間回路は、インダクタのような、サイズが大きく、柔軟性に乏しい素子を用いる。そのため、パッシブ型の連続時間回路は、微細CMOSでの実装に適さないだけでなく、実装可変性も低い。また、アクティブ型の連続時間回路は、低い電源電圧での設計が難しいため、微細CMOSプロセスでの実装に適さないだけでなく、消費電力も大きい。   The continuous time system circuit (continuous time circuit) shown in FIG. 3 performs signal processing on the input continuous time signal in continuous time and outputs a continuous time signal. Passive continuous-time circuits use elements that are large in size and poor in flexibility, such as inductors. Therefore, the passive type continuous time circuit is not only suitable for mounting on a fine CMOS, but also has low mounting variability. In addition, since an active continuous time circuit is difficult to design with a low power supply voltage, it is not suitable for mounting in a fine CMOS process, and also consumes a large amount of power.

図3に示す離散時間系の回路(離散時間回路)は、入力された連続時間信号(CT)をCT/DT変換によってサンプルし、離散時間(DT:Discrete Time)信号に変換する。そして、離散時間回路は、離散時間で信号処理を行い、信号処理後の離散時間信号をDT/CT変換によってホールドし、連続時間信号に変換する。そして、離散時間回路は、変換された連続時間信号を出力する。離散時間回路は、スイッチと、キャパシタと、クロックのみで構成できる。そして、離散時間回路の特性は、キャパシタの容量比とクロック周波数で決まるので、離散時間回路は、微細CMOSプロセスでの実装に適し、実装可変性も高い。ただし、離散時間回路は、連続時間信号と離散時間信号との間の変換(CT/DT変換)の際に、サンプルとホールドを必要とするため、完全離散時間系の処理を実現するためにスイッチの数が多くなる。   The discrete time system circuit (discrete time circuit) shown in FIG. 3 samples an input continuous time signal (CT) by CT / DT conversion and converts it into a discrete time (DT) signal. The discrete-time circuit performs signal processing in discrete time, holds the discrete-time signal after signal processing by DT / CT conversion, and converts it into a continuous-time signal. Then, the discrete time circuit outputs the converted continuous time signal. A discrete-time circuit can be composed of only a switch, a capacitor, and a clock. Since the characteristics of the discrete-time circuit are determined by the capacitance ratio of the capacitor and the clock frequency, the discrete-time circuit is suitable for mounting in a fine CMOS process and has high mounting variability. However, since the discrete-time circuit requires a sample and a hold when converting between a continuous-time signal and a discrete-time signal (CT / DT conversion), a switch is required to realize processing of a complete discrete-time system. The number of will increase.

図3に示す周期時変連続時間系の回路(周期時変連続時間回路)は、連続時間回路の一部に離散時間回路を使用するハイブリッド回路である。周期時変連続時間回路は、連続時間信号と離散時間信号との間の変換は不要となり、少ないスイッチの数で、離散時間系の利点を活かした設計が可能である。また、周期時変連続時間回路は、微細CMOSプロセスでの実装に適し、実装可変性が高い回路をシンプルに実現することができる。   3 is a hybrid circuit using a discrete-time circuit as part of the continuous-time circuit. The periodic time-varying continuous-time circuit does not require conversion between a continuous-time signal and a discrete-time signal, and can be designed taking advantage of the discrete-time system with a small number of switches. The periodic time-varying continuous time circuit is suitable for mounting in a fine CMOS process and can simply realize a circuit with high mounting variability.

[イコライザ回路100の構成]
次に、本実施の形態に係るイコライザ回路100の構成について、図4A〜図4Cを参照して説明する。
[Configuration of Equalizer Circuit 100]
Next, the configuration of the equalizer circuit 100 according to the present embodiment will be described with reference to FIGS. 4A to 4C.

図4Aは、実施の形態1に係るイコライザ回路100の構成の一例を示す図である。図4Aに示すイコライザ回路100は、図2に示した受信装置10が有するイコライザ回路14に相当し、周波数変換とフィルタリングの処理を行う。   FIG. 4A is a diagram showing an exemplary configuration of the equalizer circuit 100 according to the first embodiment. An equalizer circuit 100 illustrated in FIG. 4A corresponds to the equalizer circuit 14 included in the reception device 10 illustrated in FIG. 2, and performs frequency conversion and filtering processing.

図4Aに示すイコライザ回路100は、IQミクサ(変換部)101、相間接続部102、クロック生成回路(制御信号生成回路)103、出力バッファ104(104−1〜104−4)と、を有する。   The equalizer circuit 100 illustrated in FIG. 4A includes an IQ mixer (conversion unit) 101, an interphase connection unit 102, a clock generation circuit (control signal generation circuit) 103, and an output buffer 104 (104-1 to 104-4).

図4Bは、実施の形態1に係るIQミクサ101の構成の一例を示す図である。IQミクサ101は、TA(Transconductance Amplifier:トランスコンダクタンスアンプ:電圧電流変換回路)1011と、スイッチ1012(1012−1〜1012−4)と、サンプルキャパシタ1013(1013−1〜1013−4)と、を有する。   FIG. 4B is a diagram illustrating an example of a configuration of the IQ mixer 101 according to Embodiment 1. The IQ mixer 101 includes a TA (Transconductance Amplifier: voltage-current converter circuit) 1011, a switch 1012 (1012-1 to 1012-4), and a sample capacitor 1013 (1013-1 to 1013-4). Have.

TA1011は、入力されるアナログ信号である入力電圧信号VINを電流(g×VIN)に変換する。なお、gは、TA1011のトランスコンダクタンス(相互コンダクタンス)の値である。 The TA 1011 converts an input voltage signal V IN that is an input analog signal into a current (g m × V IN ). Note that g m is a value of transconductance (mutual conductance) of TA1011.

スイッチ1012−1〜1012−4は、一方の端子がTA1011の出力端子に接続され、他方の端子がそれぞれ出力バッファ104−1〜104−4の入力端子に接続される。スイッチ1012−1〜1012−4は、それぞれ、端子a〜dから入力される制御信号に基づいて、オン/オフ制御される。図4Bの場合、スイッチ1012−1は、端子aから入力される制御信号Sがハイの期間中、オンとなる。同様に、スイッチ1012−2は、端子bから入力される制御信号Sがハイの期間中、オンとなる。スイッチ1012−3は、端子cから入力される制御信号Sがハイの期間中、オンとなる。スイッチ1012−4は、端子dから入力される制御信号Sがハイの期間中、オンとなる。 The switches 1012-1 to 1012-4 have one terminal connected to the output terminal of the TA 1011 and the other terminal connected to the input terminals of the output buffers 104-1 to 104-4, respectively. The switches 1012-1 to 1012-4 are on / off controlled based on control signals input from the terminals a to d, respectively. For Figure 4B, the switch 1012-1 is control signals S 1 inputted from the terminal a during the high, it turned on. Similarly, switches 1012-2, the control signal S 2 input from the terminal b during the high, turned on. Switch 1012-3 is, the control signal S 3 which is inputted from the terminal c during the high, turned on. Switch 1012-4, the control signal S 4 that is input from the terminal d is the duration of the high, it turned on.

サンプルキャパシタ1013−1〜1013−4は、一方の端子が接地され、他方の端子がそれぞれ端子T1〜T4に接続される。そして、サンプルキャパシタ1013−1〜1013−4は、それぞれ、スイッチ1012−1〜1012−4がオンの間、入力電荷を蓄積する。なお、詳細なイコライザ回路100の動作については、後述する。   Sample capacitors 1013-1 to 1013-4 have one terminal grounded and the other terminal connected to terminals T1 to T4, respectively. The sample capacitors 1013-1 to 1013-4 accumulate input charges while the switches 1012-1 to 1012-4 are on, respectively. The detailed operation of the equalizer circuit 100 will be described later.

IQミクサ101は、図4Bに示す構成により、入力信号を、位相が順に90度ずつ異なる正相成分(In-phase、以下、「I相」と記載)、直交成分(Quadrature、以下、「Q相」と記載)、正相成分に対する逆相成分(以下、「IB相」と記載)、直交成分に対する逆相成分(以下、「QB相」と記載)の4相の信号(第1〜第4の変換信号)に変換し、4相の信号をそれぞれ異なる経路へ出力する。以下、IQミクサ101からI相の信号(第1の変換信号)が出力される経路、Q相の信号(第2の変換信号)が出力される経路、IB相の信号(第3の変換信号)が出力される経路、QB相の信号(第4の変換信号)が出力される経路をそれぞれ、I相経路(第1の接続経路)、Q相経路(第2の接続経路)、IB相経路(第3の接続経路)、QB相経路(第4の接続経路)と呼ぶ。   With the configuration shown in FIG. 4B, the IQ mixer 101 converts the input signal into a positive phase component (In-phase, hereinafter referred to as “I phase”), a quadrature component (Quadrature, hereinafter “Q Phase)), a negative phase component for the normal phase component (hereinafter referred to as “IB phase”), and a negative phase component for the quadrature component (hereinafter referred to as “QB phase”). 4 conversion signals), and outputs the four-phase signals to different paths. Hereinafter, a path through which an I-phase signal (first conversion signal) is output from the IQ mixer 101, a path through which a Q-phase signal (second conversion signal) is output, and an IB-phase signal (third conversion signal) ) And QB phase signal (fourth conversion signal) are output as I phase path (first connection path), Q phase path (second connection path), and IB phase, respectively. This is called a route (third connection route) and a QB phase route (fourth connection route).

図4Cは、実施の形態1に係る相間接続部102の構成の一例を示す図である。相間接続部102は、スイッチ(相間スイッチ)1021(1021−1〜1021−4)と、相間キャパシタ(相間容量)1022と、を有する。   FIG. 4C is a diagram illustrating an example of a configuration of the interphase connection unit 102 according to Embodiment 1. The interphase connection unit 102 includes a switch (interphase switch) 1021 (1021-1 to 1021-4) and an interphase capacitor (interphase capacitance) 1022.

スイッチ1021−1〜1021−4は、一方の端子がそれぞれ、I相経路上の端子T1、Q相経路上の端子T2、IB相経路上の端子T3、QB経路上の端子T4に接続され、他方の端子が相間キャパシタ1022に接続される。スイッチ1021−1〜1021−4は、それぞれ、端子e〜hから入力される制御信号に基づいて、オン/オフ制御される。図4Cの場合、スイッチ1021−1は、端子eから入力される制御信号Sがハイの期間中、オンとなる。同様に、スイッチ1021−2は、端子fから入力される制御信号Sがハイの期間中、オンとなる。スイッチ1021−3は、端子gから入力される制御信号Sがハイの期間中、オンとなる。スイッチ1021−4は、端子hから入力される制御信号Sがハイの期間中、オンとなる。 Each of the switches 1021-1 to 1021-4 is connected to a terminal T1 on the I-phase path, a terminal T2 on the Q-phase path, a terminal T3 on the IB-phase path, and a terminal T4 on the QB path, The other terminal is connected to the interphase capacitor 1022. The switches 1021-1 to 1021-4 are on / off controlled based on control signals input from the terminals e to h, respectively. In FIG. 4C, switch 1021-1 is, the control signal S 3 which is inputted from the terminal e for the duration of the high, turned on. Similarly, switch 1021-2 is the control signal S 4 that is input from the terminal f is the duration of the high, it turned on. Switch 1021-3 is control signals S 1 inputted from the terminal g is the duration of the high, it turned on. Switch 1021-4, the control signal S 2 to be input from the terminal h is the duration of the high, it turned on.

相間キャパシタ1022は、一方の端子がスイッチ1021−1〜1021−4の端子に接続され、他方の端子が接地される。   The interphase capacitor 1022 has one terminal connected to the terminals of the switches 1021-1 to 1021-4 and the other terminal grounded.

相間キャパシタ1022は、スイッチ1021−1がオンの間、I相経路に接続する。そして、相間キャパシタ1022は、サンプルキャパシタ1013−1と電荷共有を行う。同様に、相間キャパシタ1022は、スイッチ1021−2がオンの間、Q相経路に接続する。そして、相間キャパシタ1022は、サンプルキャパシタ1013−2と電荷共有を行う。相間キャパシタ1022は、スイッチ1021−3がオンの間、IB相経路に接続する。そして、相間キャパシタ1022は、サンプルキャパシタ1013−3と電荷共有を行う。相間キャパシタ1022は、スイッチ1021−4がオンの間、QB相経路に接続する。そして、相間キャパシタ1022は、サンプルキャパシタ1013−4と電荷共有を行う。   Interphase capacitor 1022 is connected to the I-phase path while switch 1021-1 is on. The interphase capacitor 1022 performs charge sharing with the sample capacitor 1013-1. Similarly, the interphase capacitor 1022 is connected to the Q phase path while the switch 1021-2 is on. The interphase capacitor 1022 performs charge sharing with the sample capacitor 1013-2. Interphase capacitor 1022 is connected to the IB phase path while switch 1021-3 is on. The interphase capacitor 1022 shares charge with the sample capacitor 1013-3. Interphase capacitor 1022 is connected to the QB phase path while switch 1021-4 is on. The interphase capacitor 1022 performs charge sharing with the sample capacitor 1013-4.

この構成により、相間キャパシタ1022は、異なる経路間での電荷保持、電荷共有を行う。なお、詳細なイコライザ回路100の動作については、後述する。   With this configuration, the interphase capacitor 1022 performs charge holding and charge sharing between different paths. The detailed operation of the equalizer circuit 100 will be described later.

クロック生成回路(制御信号生成回路)103は、参照周波数発振部13(図2参照)から出力された参照周波数信号(fREF)に基づいて、制御信号を生成し、制御信号をIQミクサ101および相間接続部102に供給する。 The clock generation circuit (control signal generation circuit) 103 generates a control signal based on the reference frequency signal (f REF ) output from the reference frequency oscillating unit 13 (see FIG. 2), and outputs the control signal to the IQ mixer 101 and Supplied to the interphase connection unit 102.

出力バッファ104−1〜104−4は、I相、Q相、IB相、QB相の4相それぞれにおいて、入力電荷の蓄積による連続的な電圧変化と、サンプルキャパシタ1013と相間キャパシタ1022との間における電荷共有による瞬時的な電圧変化とが入力され、それらの電圧変化をそのまま、または定数倍して各相の出力電圧信号VOUT(VOUT_I、VOUT_Q、VOUT_IB、VOUT_QB)を出力する。 The output buffers 104-1 to 104-4 have a continuous voltage change due to the accumulation of input charges in each of the four phases I phase, Q phase, IB phase, and QB phase, and between the sample capacitor 1013 and the interphase capacitor 1022. And an instantaneous voltage change due to charge sharing are input, and these voltage changes are directly or multiplied by a constant to output output voltage signals V OUT (V OUT_I , V OUT_Q , V OUT_IB , V OUT_QB ) of each phase. .

[クロック生成回路103によって生成される制御信号]
クロック生成回路103において生成される制御信号について説明する。図5は、制御信号のタイミングチャートである。制御信号S1〜S4は、パルス幅Ts、制御信号の周期TCKにより構成される。なお、図5は、矩形クロックを示しているが、イコライザ回路100は、波形がなまったクロックでも動作する。
[Control signal generated by clock generation circuit 103]
A control signal generated in the clock generation circuit 103 will be described. FIG. 5 is a timing chart of the control signal. The control signals S1 to S4 are composed of a pulse width Ts and a control signal cycle TCK . Although FIG. 5 shows a rectangular clock, the equalizer circuit 100 operates with a clock with a rounded waveform.

図5に示すように、クロック生成回路103は、DUTY比(=パルス幅Ts/制御信号の周期TCK)が0.25であり、90度ずつ位相がずれた、4相の制御信号S1〜S4を、イコライザ回路100へ供給する。 As shown in FIG. 5, the clock generation circuit 103 has a DUTY ratio (= pulse width Ts / control signal cycle T CK ) of 0.25, and the four-phase control signals S1 to S1 are shifted in phase by 90 degrees. S4 is supplied to the equalizer circuit 100.

ダイレクトコンバージョンの場合、制御信号のクロック周波数fCK(fCK=1/TCK)は、イコライザ回路に入力される信号の周波数によって定められる。例えば、入力信号の周波数が60GHzの場合、クロック周波数fCKは、60GHzである。 In the case of direct conversion, the clock frequency f CK (f CK = 1 / T CK ) of the control signal is determined by the frequency of the signal input to the equalizer circuit. For example, when the frequency of the input signal is 60 GHz, the clock frequency f CK is 60 GHz.

[イコライザ回路100の動作]
次に、イコライザ回路100における動作について説明する。
[Operation of Equalizer Circuit 100]
Next, the operation in the equalizer circuit 100 will be described.

イコライザ回路100は、周期TCK毎に電荷共有と電荷蓄積を行う。イコライザ回路100は、次の3種類の電荷を電荷共有する。
(1−a)TA1011が入力電圧信号VINを電流に変換した電荷(以下、入力電荷と記載)
(1−b)相間キャパシタ1022が保持している電荷
(1−c)サンプルキャシタ1013が保持している電荷
The equalizer circuit 100 performs charge sharing and charge accumulation for each cycle TCK . The equalizer circuit 100 shares the following three types of charges.
(1-a) TA 1011 converts the input voltage signal VIN into a current (hereinafter referred to as input charge).
(1-b) Charge held by the interphase capacitor 1022 (1-c) Charge held by the sample capacitor 1013

イコライザ回路100は、図5に示した制御信号S〜Sに基づく、スイッチ1012−1〜1012−4とスイッチ1021−1〜1021−4の制御(オン/オフ)によって、次の4つの動作を1周期(1TCK)内に行い、周期TCK毎にこれらの動作を繰り返す。 Equalizer circuit 100, based on the control signal S 1 to S 4 shown in FIG. 5, the control switch 1012-1~1012-4 and switch 1021-1~1021-4 (on / off), the following four The operation is performed within one cycle (1T CK ), and these operations are repeated every cycle T CK .

第1の動作:制御信号Sがハイである期間中は、サンプルキャパシタ1013−1がTA1011に接続され、入力電荷がサンプルキャパシタ1013−1に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ1013−1には1周期前の電荷が保持されている。サンプルキャパシタ1013−1への入力電荷の蓄積と同時に、相間キャパシタ1022がサンプルキャパシタ1013−3に接続され、電荷共有を行う。 The first operation: During period control signal S 1 is high, the sample capacitor 1013-1 are connected to TA1011, the input charge is accumulated in the sample capacitor 1013-1. Immediately before this charge accumulation, the sample capacitor 1013-1 holds the charge one cycle before. Simultaneously with the accumulation of the input charge in the sample capacitor 1013-1, the interphase capacitor 1022 is connected to the sample capacitor 1013-3 to perform charge sharing.

第2の動作:制御信号Sがハイである期間中は、サンプルキャパシタ1013−2がTA1011に接続され、入力電荷がサンプルキャパシタ1013−2に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ1013−2には1周期前の電荷が保持されている。サンプルキャパシタ1013−2への入力電荷の蓄積と同時に、相間キャパシタ1022がサンプルキャパシタ1013−4に接続され、電荷共有を行う。 Second operation: During period control signal S 2 is high, the sample capacitor 1013-2 are connected to TA1011, the input charge is accumulated in the sample capacitor 1013-2. Immediately before this charge accumulation, the sample capacitor 1013-2 holds the charge one cycle before. Simultaneously with the accumulation of the input charge in the sample capacitor 1013-2, the interphase capacitor 1022 is connected to the sample capacitor 1013-4 to perform charge sharing.

第3の動作:制御信号Sがハイである期間中は、サンプルキャパシタ1013−3がTA1011に接続され、入力電荷がサンプルキャパシタ1013−3に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ1013−3には1周期前の電荷が保持されている。サンプルキャパシタ1013−3への入力電荷の蓄積と同時に、相間キャパシタ1022がサンプルキャパシタ1013−1に接続され、電荷共有を行う。 Third operation: During period control signal S 3 is high, the sample capacitor 1013-3 are connected to TA1011, the input charge is accumulated in the sample capacitor 1013-3. Immediately before this charge accumulation, the sample capacitor 1013-3 holds the charge one cycle before. Simultaneously with the accumulation of the input charge in the sample capacitor 1013-3, the interphase capacitor 1022 is connected to the sample capacitor 1013-1 to perform charge sharing.

第4の動作:制御信号Sがハイである期間中は、サンプルキャパシタ1013−4がTA1011に接続され、入力電荷がサンプルキャパシタ1013−4に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ1013−4には1周期前の電荷が保持されている。サンプルキャパシタ1013−4への入力電荷の蓄積と同時に、相間キャパシタ1022がサンプルキャパシタ1013−2に接続され、電荷共有を行う。 Fourth operation: During period control signal S 4 is high, the sample capacitor 1013-4 are connected to TA1011, the input charge is accumulated in the sample capacitor 1013-4. Immediately before this charge accumulation, the sample capacitor 1013-4 holds the charge one cycle before. Simultaneously with the accumulation of the input charge in the sample capacitor 1013-4, the interphase capacitor 1022 is connected to the sample capacitor 1013-2 to perform charge sharing.

イコライザ回路100は、第1の動作、第2の動作、第3の動作、第4の動作を周期TCK毎に順に繰り返す。第1の動作から第4の動作を順に繰り返すことにより、入力電荷の蓄積は、サンプルキャパシタ1013−1、1013−2、1013−3、1013−4の順に繰り返し行われる。また、相間キャパシタ1022は、IB相経路、QB相経路、I相経路、Q相経路の順に繰り返し接続する。そして、相間キャパシタ1022は、サンプルキャパシタ1013−3、1013−4、1013−1、1013−2と、順に電荷共有を行う。 The equalizer circuit 100 sequentially repeats the first operation, the second operation, the third operation, and the fourth operation every cycle TCK . By repeating the first operation to the fourth operation in order, the input charge is repeatedly accumulated in the order of the sample capacitors 1013-1, 1013-3, 1013-3, and 1013-4. The interphase capacitor 1022 is repeatedly connected in the order of the IB phase path, the QB phase path, the I phase path, and the Q phase path. The interphase capacitor 1022 sequentially performs charge sharing with the sample capacitors 1013-3, 1013-4, 1013-1, and 1013-2.

つまり、この場合、第1のスイッチ(第1の相間スイッチ)1021−1、第2のスイッチ(第2の相間スイッチ)1021−2、第3のスイッチ(第3の相間スイッチ)1021−3、第4のスイッチ(第4の相間スイッチ)1021−4の各スイッチの接続順は、第N(Nは1から4のいずれかの整数)のスイッチから昇順である。そして、第4のスイッチ1021−4の次に第1のスイッチ1021−1が4相の接続経路に接続する。スイッチ1021が繰り返し4相の接続経路に接続することによって、相間キャパシタ1022は、I相、Q相、IB相、QB相という位相回転の順と同じ順に4相の接続経路に繰り返し接続する。相間キャパシタ1022が、サンプルキャパシタ1013−3、1013−4、1013−1、1013−2と、順に電荷共有を行うことにより、TCK間隔で入力電荷が蓄積されるサンプルキャパシタ1013に保持された電荷と、TCK/4間隔で電荷共有を繰り返す相間キャパシタ1022に保持された電荷とが電荷共有を行う。 That is, in this case, the first switch (first interphase switch) 1021-1, the second switch (second interphase switch) 1021-2, the third switch (third interphase switch) 1021-3, The connection order of the switches of the fourth switch (fourth interphase switch) 1021-4 is ascending order from the Nth switch (N is an integer from 1 to 4). Then, after the fourth switch 1021-4, the first switch 1021-1 is connected to the four-phase connection path. When the switch 1021 is repeatedly connected to the four-phase connection path, the interphase capacitor 1022 is repeatedly connected to the four-phase connection path in the same order as the phase rotation order of I phase, Q phase, IB phase, and QB phase. Charge phase capacitor 1022, a sample capacitor 1013-3,1013-4,1013-1,1013-2, by performing the charge sharing in the order, which is held in the sample capacitor 1013 input charge at T CK intervals is accumulated The charge held in the interphase capacitor 1022 that repeats charge sharing at intervals of T CK / 4 performs charge sharing.

また、この場合、サンプルキャパシタ1013への入力電荷の蓄積のタイミングと、サンプルキャパシタ1013と相間キャパシタ1022との電荷共有のタイミングは、各サンプルキャパシタ1013において異なるが、入力電荷の蓄積の順番と電荷共有の順番は、同じである。   In this case, the timing of input charge accumulation in the sample capacitor 1013 and the charge sharing timing between the sample capacitor 1013 and the interphase capacitor 1022 are different in each sample capacitor 1013, but the order of accumulation of input charges and charge sharing are different. The order of is the same.

次に、第1の動作から第4の動作について、周波数特性のコアとなる離散系に関して、数学的に説明する。   Next, the first to fourth operations will be described mathematically with respect to the discrete system that is the core of the frequency characteristics.

相間キャパシタ1022の容量値をCIM、サンプルキャパシタ1013の容量値をC、n番目(n:整数)の入力電荷をqin(n)、n番目およびn−1番目の出力電圧をそれぞれvOUT(n)およびvOUT(n−1)とすると、イコライザ回路100におけるn番目(n:整数)の電荷共有の概略は、式(1)の差分方程式により記述できる。

Figure 2017121035
式(1)において、左辺第1項は入力電荷に相当し、左辺第2項は相間キャパシタ1022に保持された電荷、つまり、1/4周期前の電荷共有により保持された電荷に相当する。虚数単位jは、相間キャパシタ1022が1/4周期ずれた電荷共有を行うことに起因する。左辺第3項はサンプル容量1011に保持された1周期前の電荷である。z変換することにより、n番目の入力電荷をQIN(n)=(C+CIM)AVIN(n)とすると(Aは入力の電荷蓄積によって決まる係数)、イコライザ回路100の離散系のコアとなる伝達関数Hは、概略、式(2)によって表わされる。
Figure 2017121035
ここで、ωinは入力電圧信号の角周波数である。伝達関数Hに虚数単位jを実現することによって、中心に対して左右非対称な周波数特性を実現できる。 The capacitance value of the interphase capacitor 1022 is C IM , the capacitance value of the sample capacitor 1013 is C S , the nth (n: integer) input charge is q in (n), and the nth and n−1th output voltages are v Assuming OUT (n) and v OUT (n−1), the outline of the nth (n: integer) charge sharing in the equalizer circuit 100 can be described by the difference equation of Expression (1).
Figure 2017121035
In Equation (1), the first term on the left side corresponds to the input charge, and the second term on the left side corresponds to the charge held in the interphase capacitor 1022, that is, the charge held by charge sharing before a quarter cycle. The imaginary unit j is due to the fact that the interphase capacitor 1022 performs charge sharing with a ¼ period shift. The third term on the left side is the charge one cycle before held in the sample capacitor 1011. When the n-th input charge is set to Q IN (n) = (C S + C IM ) AV IN (n) by performing z conversion (A is a coefficient determined by charge accumulation of the input), the discrete system of the equalizer circuit 100 the transfer function H D core is a schematic, represented by formula (2).
Figure 2017121035
Here, ω in is the angular frequency of the input voltage signal. By implementing the imaginary unit j in the transfer function H D, it can be realized asymmetric frequency characteristic with respect to the center.

イコライザ回路100の周波数特性について説明する。図6Aは、実施の形態1に係るイコライザ回路100の周波数特性の回路シミュレーションの結果を示す図である。図6Aの横軸は、出力周波数を示し、縦軸は、Gainを示す。なお、出力周波数は、入力周波数−fCKで示される。図6Aは、Cが50fF、fCKが60GHz、gが10mSであり、CIMがパラメータとして10fFから40fFの範囲で変化した場合における、イコライザ回路100の周波数特性を示している。なお、イコライザ回路100は、CIMを固定し、Cをパラメータとしてもよい。 The frequency characteristics of the equalizer circuit 100 will be described. FIG. 6A is a diagram illustrating a circuit simulation result of the frequency characteristics of the equalizer circuit 100 according to the first embodiment. The horizontal axis in FIG. 6A indicates the output frequency, and the vertical axis indicates Gain. The output frequency is indicated by an input frequency −f CK . FIG. 6A shows frequency characteristics of the equalizer circuit 100 when C S is 50 fF, f CK is 60 GHz, g m is 10 mS, and C IM is changed as a parameter in the range of 10 fF to 40 fF. Incidentally, the equalizer circuit 100 fixes the C IM, may be a parameter C S.

図6Aに示したとおり、イコライザ回路100は、制御信号S、S、S、Sがそれぞれ相間接続部102の端子e〜hに入力された場合、中心に対してGainのピークをマイナス側にシフトした周波数特性を実現できる。 As shown in FIG. 6A, the equalizer circuit 100 displays a gain peak with respect to the center when the control signals S 3 , S 4 , S 1 , and S 2 are respectively input to the terminals e to h of the interphase connection unit 102. A frequency characteristic shifted to the minus side can be realized.

なお、本実施の形態に係るイコライザ回路100は、図4A、図4Cの括弧内の制御信号に示すように、相間接続部102の端子e〜hそれぞれに、制御信号S、S、S、Sが入力された場合に、異なる周波数特性を有する。 Note that the equalizer circuit 100 according to the present embodiment has the control signals S 3 , S 2 , S at the terminals e to h of the interphase connecting section 102 as shown in the control signals in parentheses in FIGS. 4A and 4C. 1, when the S 4 is input, having a different frequency characteristic.

制御信号S、S、S、Sがそれぞれ相間接続部102の端子e〜hに入力された場合、第1のスイッチ(第1の相間スイッチ)1021−1、第2のスイッチ(第2の相間スイッチ)1021−2、第3のスイッチ(第3の相間スイッチ)1021−3、第4のスイッチ(第4の相間スイッチ)1021−4の各スイッチは、第M(Mは1から4のいずれかの整数)のスイッチから降順で接続する。そして、第1のスイッチ1021−1の次に第4のスイッチ1021−4が4相の接続経路に接続する。スイッチ1021が繰り返し4相の接続経路に接続することによって、相間キャパシタ1022はIB相経路、Q相経路、I相経路、QB相経路の順に繰り返し接続する。つまり、相間キャパシタ1022は、I相、Q相、IB相、QB相という位相回転の順に対して、逆順に4相の接続経路に接続する。 When the control signals S 3 , S 2 , S 1 , S 4 are respectively input to the terminals e to h of the interphase connection section 102, the first switch (first interphase switch) 1021-1, the second switch ( (Second interphase switch) 1021-2, third switch (third interphase switch) 1021-3, and fourth switch (fourth interphase switch) 1021-4 are Mth (M is 1). To the switch in descending order. Then, after the first switch 1021-1, the fourth switch 1021-4 is connected to the four-phase connection path. When the switch 1021 is repeatedly connected to the four-phase connection path, the interphase capacitor 1022 is repeatedly connected in the order of the IB phase path, the Q phase path, the I phase path, and the QB phase path. In other words, the interphase capacitor 1022 is connected to the four-phase connection path in reverse order with respect to the order of phase rotation of the I phase, Q phase, IB phase, and QB phase.

そして、この場合、相間キャパシタ1022とサンプルキャパシタ1013との間における電荷共有の順番が、サンプルキャパシタ1013における入力電荷の蓄積の順番と逆になる。具体的には、入力電荷の蓄積は、サンプルキャパシタ1013−1、1013−2、1013−3、1013−4の順に繰り返し行われる一方で、電荷共有は、相間キャパシタ1022が、サンプルキャパシタ1013−3、1013−2、1013−1、1013−4の順に繰り返し接続することにより行われる。   In this case, the order of charge sharing between the interphase capacitor 1022 and the sample capacitor 1013 is opposite to the order of accumulation of input charges in the sample capacitor 1013. Specifically, accumulation of input charge is repeatedly performed in the order of sample capacitors 1013-1, 1013-3, 1013-3, and 1013-4, while charge sharing is performed by the interphase capacitor 1022 and the sample capacitor 1013-3. 1013-2, 1013-1, and 1013-4 are repeatedly connected in this order.

相間キャパシタ1022がI相、Q相、IB相、QB相という位相回転の順に対して、逆順に4相の接続経路に接続するため、3/4周期(つまり、−1/4周期)ずれた電荷共有を行う。その結果、イコライザ回路100の伝達関数Hにおいて、虚数単位jにかかる符号が反転する。伝達関数Hの虚数単位jにかかる符号が反転することにより、イコライザ回路100は、中心に対してGainピークをプラス側にシフトした周波数特性を実現できる。相間キャパシタ1022が位相回転の順に対して正順に4相の接続経路に接続する場合、虚数単位はマイナスとなり、相間キャパシタ1022が位相回転の順に対して逆順に4相の接続経路に接続する場合、虚数単位はプラスとなる。 Since the interphase capacitor 1022 is connected to the four-phase connection path in reverse order with respect to the phase rotation order of the I phase, Q phase, IB phase, and QB phase, the phase is shifted by 3/4 period (that is, -1/4 period). Charge sharing. As a result, the transfer function H D of the equalizer circuit 100, the sign is inverted according to the imaginary unit j. By code according to imaginary unit j of the transfer function H D is inverted, the equalizer circuit 100, a frequency characteristic obtained by shifting the Gain peak on the plus side can be realized with respect to the center. When the interphase capacitor 1022 is connected to the four-phase connection path in the positive order with respect to the phase rotation order, the imaginary unit is negative, and when the interphase capacitor 1022 is connected to the four-phase connection path in the reverse order with respect to the phase rotation order, The imaginary unit is positive.

図6Bは、制御信号S、S、S、Sがそれぞれ相間接続部102の端子e〜hに入力された場合の周波数特性を示している。図6Bにおける縦軸、横軸、および各素子のパラメータは、図6Aと同様である。相間キャパシタ1022がI相、Q相、IB相、QB相という位相回転の順に対して逆順に4相の接続経路に接続する場合、図6Bに示すように、イコライザ回路100は、中心に対してGainピークをプラス側にシフトした周波数特性を実現できる。 FIG. 6B shows frequency characteristics when the control signals S 3 , S 2 , S 1 , and S 4 are respectively input to the terminals e to h of the interphase connection unit 102. The vertical axis, horizontal axis, and parameters of each element in FIG. 6B are the same as those in FIG. 6A. When the interphase capacitor 1022 is connected to a four-phase connection path in reverse order to the phase rotation order of I phase, Q phase, IB phase, and QB phase, as shown in FIG. A frequency characteristic in which the Gain peak is shifted to the plus side can be realized.

[効果]
以上のように、本実施の形態によれば、相間キャパシタ1022が4相の接続経路に順に接続して1/4周期(または、−1/4周期)ずれた電荷共有を行うことにより、伝達関数Hに虚数単位jを実現できる。伝達関数Hに虚数単位jを実現することにより、本実施の形態のイコライザ回路100は、図6A、図6Bに示すように、中心に対して左右非対称な周波数特性を有する。そのため、本実施の形態のイコライザ回路は、帯域内偏差を調整可能なフィルタを実現することができる。つまり、本実施の形態のイコライザ回路は、例えば、図1Aに示したようなRF回路の周波数特性によって起こる帯域内偏差を小さくする等化処理を行うことができる。
[effect]
As described above, according to the present embodiment, the interphase capacitor 1022 is sequentially connected to the four-phase connection path to perform charge sharing that is shifted by ¼ period (or −1/4 period). the imaginary unit j can be implemented in the function H D. By implementing the imaginary unit j in the transfer function H D, equalizer circuit 100 of the present embodiment, as shown in FIG. 6A, FIG. 6B, having asymmetrical frequency response with respect to the center. Therefore, the equalizer circuit of the present embodiment can realize a filter that can adjust the in-band deviation. That is, the equalizer circuit according to the present embodiment can perform an equalization process for reducing the in-band deviation caused by the frequency characteristic of the RF circuit as shown in FIG. 1A, for example.

また、本実施の形態では、連続時間信号から離散時間信号への変換を行わないため、従来の離散時間アナログ回路よりもスイッチの数を減らすことができる。そのため、本実施の形態では、数GHzを超えるような広帯域な通過特性を実現した場合でも、クロックの負荷、寄生容量の影響を抑制できる。つまり、本実施の形態のイコライザ回路100は、広帯域動作に適する回路である。   In this embodiment, since the conversion from the continuous time signal to the discrete time signal is not performed, the number of switches can be reduced as compared with the conventional discrete time analog circuit. Therefore, in this embodiment, even when a wide band pass characteristic exceeding several GHz is realized, the influence of the clock load and the parasitic capacitance can be suppressed. That is, the equalizer circuit 100 of the present embodiment is a circuit suitable for wideband operation.

なお、イコライザ回路100は、サンプルキャパシタ1013、および、相間キャパシタ1022を可変容量とすることで、特性の変更が容易となる。これにより、例えば、周囲温度又は電源電圧の変化などの通信環境の変化、あるいは回路素子のバラツキの影響に対して、適応的に特性の変更が可能となる。   The equalizer circuit 100 can easily change the characteristics by making the sample capacitor 1013 and the interphase capacitor 1022 variable. As a result, for example, it is possible to adaptively change the characteristics with respect to changes in the communication environment such as changes in ambient temperature or power supply voltage, or the influence of variations in circuit elements.

可変容量の構成としては、スイッチによって接続される容量数を制御する方法、電圧によってバラクタ容量に印加する電圧値を制御して、容量値を変化させる方法、といったものが挙げられる。これは、以降の実施の形態でも同様である。   Examples of the configuration of the variable capacitor include a method of controlling the number of capacitors connected by a switch, and a method of changing a capacitance value by controlling a voltage value applied to a varactor capacitor by a voltage. The same applies to the following embodiments.

また、スイッチ1012、1021は、トランジスタによって構成されてもよい。微細CMOSプロセスによってトランジスタを製造する場合、一般的なトランジスタの構成としては、NMOSトランジスタを用いた構成、PMOSトランジスタを用いた構成、NMOSとPMOSを用いた相補型スイッチの構成が知られている。   Further, the switches 1012 and 1021 may be configured by transistors. In the case of manufacturing a transistor by a fine CMOS process, as a general transistor configuration, a configuration using an NMOS transistor, a configuration using a PMOS transistor, and a configuration of a complementary switch using NMOS and PMOS are known.

また、上記の説明では、図4A〜図4Cにおいて、サンプルキャパシタ1013への電荷蓄積と、サンプルキャパシタ1013と相間キャパシタ1022との間の電荷共有が異なるタイミングで行われる場合を示したが、本開示はこれに限定されない。電荷蓄積と電荷共有が同じタイミングで行われてもよい。電荷蓄積と電荷共有が同じタイミングで行われる場合、端子e〜hには、それぞれ、制御信号S、S、S、Sが入力される。つまり、低周波数側にシフトさせる場合では、端子e〜hには、それぞれ、S、S、S、S、でもよいし、S2、S3、S4、S1、でもよいし、S3、S4、S1、S2、でもよいし、S4、S1、S2、S3、でもよい。 In the above description, in FIGS. 4A to 4C, the case where the charge accumulation in the sample capacitor 1013 and the charge sharing between the sample capacitor 1013 and the interphase capacitor 1022 are performed at different timings is shown. Is not limited to this. Charge accumulation and charge sharing may be performed at the same timing. When charge accumulation and charge sharing are performed at the same timing, control signals S 1 , S 2 , S 3 , and S 4 are input to the terminals e to h, respectively. That is, when shifting to the low frequency side, the terminals e to h may be S 1 , S 2 , S 3 , S 4 , or S 2 , S 3 , S 4 , S 1 , respectively. S 3 , S 4 , S 1 , S 2 , or S 4 , S 1 , S 2 , S 3 may be used.

また、実現したい周波数特性によっては、相間キャパシタCIMにバッファをつけて相間キャパシタの電圧を出力としてもよい。 Also, depending on the frequency characteristic to be realized may be output a voltage of a phase capacitor with a buffer interphase capacitor C IM.

(実施の形態2)
次に、本開示の実施の形態2について説明する。本実施の形態は、実施の形態1のイコライザ回路100の構成が複数接続された回路構成である。
(Embodiment 2)
Next, a second embodiment of the present disclosure will be described. This embodiment is a circuit configuration in which a plurality of configurations of the equalizer circuit 100 of the first embodiment are connected.

[イコライザ回路200の構成と動作]
図7は、実施の形態2に係るイコライザ回路200の構成の一例を示す図である。図7に示すイコライザ回路200は、IQミクサ201−1、201−2と、相間接続部202−1、202−2と、クロック生成回路(制御信号生成回路)203と、出力バッファ204−1〜204−4と、を有する。クロック生成回路203は、図4Aに示したクロック生成回路103と同様である。
[Configuration and Operation of Equalizer Circuit 200]
FIG. 7 is a diagram showing an example of the configuration of the equalizer circuit 200 according to the second embodiment. The equalizer circuit 200 shown in FIG. 7 includes IQ mixers 201-1 and 201-2, interphase connection sections 202-1 and 202-2, a clock generation circuit (control signal generation circuit) 203, and output buffers 204-1 to 204-1. 204-4. The clock generation circuit 203 is the same as the clock generation circuit 103 illustrated in FIG. 4A.

IQミクサ201−1、201−2の構成は、図4Bに示したIQミクサ101の構成と同様である。また、相間接続部202−1、202−2の構成は、図4Cに示した相間接続部102の構成と同様である。ただし、相間接続部202−1に入力される制御信号と、202−2に入力される制御信号とは、互いに異なる。   The configurations of the IQ mixers 201-1 and 201-2 are the same as the configuration of the IQ mixer 101 shown in FIG. 4B. The configuration of the interphase connection sections 202-1 and 202-2 is the same as the configuration of the interphase connection section 102 shown in FIG. 4C. However, the control signal input to the interphase connecting section 202-1 and the control signal input to the 202-2 are different from each other.

具体的には、相間接続部202−1の端子e〜hには、それぞれ、制御信号S、S、S、Sが入力される。この場合、相間接続部202−1の相間キャパシタ1022は、IB相経路、QB相経路、I相経路、Q相経路の順に繰り返し接続する。そして、相間接続部202−1の相間キャパシタ1022は、IQミクサ201−1のサンプルキャパシタ1013−3、1013−4、1013−1、1013−2と、順に電荷共有を行う。つまり、第1のスイッチ(第1の相間スイッチ)1021−1、第2のスイッチ(第2の相間スイッチ)1021−2、第3のスイッチ(第3の相間スイッチ)1021−3、第4のスイッチ(第4の相間スイッチ)1021−4の各スイッチの接続順は、第N(Nは1から4のいずれかの整数)のスイッチから昇順である。そして、第4のスイッチ1021−4の次に第1のスイッチ1021−1が4相の接続経路に接続する。スイッチ1021が繰り返し4相の接続経路に接続することによって、相間接続部202−1の相間キャパシタ1022は、I相、Q相、IB相、QB相という位相回転の順と同じ順に4相の接続経路に接続する。そして、IQミクサ201−1と相間接続部202−1とで構成される回路において、入力電荷の蓄積の順番と電荷共有の順番は同じである。 Specifically, control signals S 3 , S 4 , S 1 , and S 2 are input to terminals e to h of the interphase connection section 202-1, respectively. In this case, the interphase capacitor 1022 of the interphase connection section 202-1 is repeatedly connected in the order of the IB phase path, the QB phase path, the I phase path, and the Q phase path. Then, the interphase capacitor 1022 of the interphase connection section 202-1 performs charge sharing in order with the sample capacitors 1013-3, 1013-4, 1013-1, and 1013-2 of the IQ mixer 201-1. That is, the first switch (first interphase switch) 1021-1, the second switch (second interphase switch) 1021-2, the third switch (third interphase switch) 1021-3, the fourth switch The connection order of the switches (fourth interphase switch) 1021-4 is ascending order from the Nth switch (N is an integer from 1 to 4). Then, after the fourth switch 1021-4, the first switch 1021-1 is connected to the four-phase connection path. When the switch 1021 is repeatedly connected to the four-phase connection path, the interphase capacitor 1022 of the interphase connection section 202-1 is connected in four phases in the same order as the phase rotation order of I phase, Q phase, IB phase, and QB phase. Connect to the route. In the circuit composed of the IQ mixer 201-1 and the interphase connection section 202-1, the order of accumulation of input charges and the order of charge sharing are the same.

一方で、相間接続部202−2の端子e〜hには、それぞれ、制御信号S、S、S、Sが入力される。この場合、相間接続部202−2の相間キャパシタ1022は、IB相経路、Q相経路、I相経路、QB相経路の順に繰り返し接続する。そして、相間接続部202−1の相間キャパシタ1022は、IQミクサ201−2のサンプルキャパシタ1013−3、1013−2、1013−1、1013−4と、順に電荷共有を行う。つまり、第1のスイッチ(第1の相間スイッチ)1021−1、第2のスイッチ(第2の相間スイッチ)1021−2、第3のスイッチ(第3の相間スイッチ)1021−3、第4のスイッチ(第4の相間スイッチ)1021−4の各スイッチは、第M(Mは1から4のいずれかの整数)のスイッチから降順で接続する。そして、第1のスイッチ1021−1の次に第4のスイッチ1021−4が4相の接続経路に接続する。スイッチ1021が繰り返し接続することによって、相間接続部202−1の相間キャパシタ1022は、I相、Q相、IB相、QB相という位相回転の順に対して、逆順に4相の接続経路に接続する。そして、IQミクサ201−2と相間接続部202−2とで構成される回路において、電荷共有の順番は、入力電荷の蓄積の順番と逆になる。 On the other hand, control signals S 3 , S 2 , S 1 , and S 4 are input to the terminals e to h of the interphase connection section 202-2, respectively. In this case, the interphase capacitor 1022 of the interphase connection section 202-2 is repeatedly connected in the order of the IB phase path, the Q phase path, the I phase path, and the QB phase path. Then, the interphase capacitor 1022 of the interphase connection unit 202-1 sequentially performs charge sharing with the sample capacitors 1013-3, 1013-3, 1013-1, and 1013-4 of the IQ mixer 201-2. That is, the first switch (first interphase switch) 1021-1, the second switch (second interphase switch) 1021-2, the third switch (third interphase switch) 1021-3, the fourth switch Each switch of the switch (fourth interphase switch) 1021-4 is connected in descending order from the Mth switch (M is an integer from 1 to 4). Then, after the first switch 1021-1, the fourth switch 1021-4 is connected to the four-phase connection path. When the switch 1021 is repeatedly connected, the interphase capacitor 1022 of the interphase connection section 202-1 is connected to the four-phase connection path in reverse order with respect to the phase rotation order of I phase, Q phase, IB phase, and QB phase. . In the circuit configured by the IQ mixer 201-2 and the interphase connection section 202-2, the charge sharing order is opposite to the input charge accumulation order.

イコライザ回路200において、IQミクサ201−1に接続される相間接続部202−1とIQミクサ201−2に接続される相間接続部202−2のそれぞれにおけるスイッチ1021の接続順は、互いに異なる。   In the equalizer circuit 200, the connection order of the switches 1021 in the interphase connection section 202-1 connected to the IQ mixer 201-1 and the interphase connection section 202-2 connected to the IQ mixer 201-2 is different from each other.

具体的なイコライザ回路200の動作については、実施の形態1で説明したイコライザ回路100の動作と同様であるので、その説明を省略する。   Since the specific operation of the equalizer circuit 200 is the same as the operation of the equalizer circuit 100 described in the first embodiment, the description thereof is omitted.

IQミクサ201−1と相間接続部202−1とで構成される回路では、相間キャパシタ1022は、I相、Q相、IB相、QB相という位相回転の順と同じ順に4相の接続経路に接続するため、実施の形態1で説明したように、中心に対してGainのピークをマイナス側にシフトした周波数特性を実現できる。また、IQミクサ201−2と相間接続部202−2とで構成される回路では、相間キャパシタ1022は、I相、Q相、IB相、QB相という位相回転の順に対して、逆順に4相の接続経路に接続するため、実施の形態1で説明したように、中心に対してGainのピークをプラス側にシフトした周波数特性を実現できる。   In the circuit composed of the IQ mixer 201-1 and the interphase connection section 202-1, the interphase capacitor 1022 is connected to the four-phase connection path in the same order as the phase rotation order of I phase, Q phase, IB phase, and QB phase. As a result of the connection, as described in the first embodiment, it is possible to realize frequency characteristics in which the gain peak is shifted to the minus side with respect to the center. Further, in the circuit configured by the IQ mixer 201-2 and the interphase connection section 202-2, the interphase capacitor 1022 has four phases in reverse order with respect to the phase rotation order of I phase, Q phase, IB phase, and QB phase. Therefore, as described in the first embodiment, it is possible to realize a frequency characteristic in which the gain peak is shifted to the plus side with respect to the center.

図7において、出力バッファ204−1〜204−4は、それぞれ、IQミクサ201−1から出力された信号の位相とIQミクサ201−2から出力された信号の位相とが逆相の関係となる経路に接続する。出力バッファ204−1〜204−4は、入力される2つの信号の差を出力する構成である。例えば、出力バッファ204−1は、IQミクサ201−1からI相の信号が出力されるI相経路と、IQミクサ201−2からIB相の信号が出力されるIB相経路とに接続し、I相の信号とIB相の信号との差を出力する。つまり、出力バッファ204−1〜204−4は、それぞれ、逆相信号の差を出力する構成となっている。   In FIG. 7, in each of the output buffers 204-1 to 204-4, the phase of the signal output from the IQ mixer 201-1 is opposite to the phase of the signal output from the IQ mixer 201-2. Connect to the route. The output buffers 204-1 to 204-4 are configured to output a difference between two input signals. For example, the output buffer 204-1 is connected to an I-phase path from which an I-phase signal is output from the IQ mixer 201-1 and an IB-phase path from which an IB-phase signal is output from the IQ mixer 201-2. The difference between the I-phase signal and the IB-phase signal is output. That is, each of the output buffers 204-1 to 204-4 is configured to output a difference between the reverse phase signals.

つまり、出力バッファ204−1〜204−4は、実施の形態1の、マイナス側に周波数特性をシフトする回路とプラス側に周波数特性をシフトする回路の逆相信号の差が出力される。   That is, the output buffers 204-1 to 204-4 output the difference between the negative phase signals of the circuit that shifts the frequency characteristic to the minus side and the circuit that shifts the frequency characteristic to the plus side in the first embodiment.

ここでは、逆相信号の差を出力する出力バッファの構成を示したが、同相信号の差、同相信号の和、逆相信号の和、が出力されるように出力バッファを構成してもよい。   Here, the configuration of the output buffer that outputs the difference between the anti-phase signals is shown, but the output buffer is configured so that the difference between the in-phase signals, the sum of the in-phase signals, and the sum of the anti-phase signals are output. Also good.

例えば、同相信号の和を出力する出力バッファは、それぞれ、IQミクサ201−1から出力された信号の位相とIQミクサ201−2から出力された信号の位相とが同相の関係となる経路に接続してもよい。そして、出力バッファは、入力される2つの信号の和を出力する。例えば、出力バッファ204−1は、IQミクサ201−1からI相の信号が出力されるI相経路と、IQミクサ201−2からI相の信号が出力されるI相経路とに接続し、それぞれのIQミクサが出力したI相の信号の和を出力してもよい。   For example, each of the output buffers that output the sum of the in-phase signals has a path in which the phase of the signal output from the IQ mixer 201-1 and the phase of the signal output from the IQ mixer 201-2 are in phase. You may connect. The output buffer outputs the sum of the two input signals. For example, the output buffer 204-1 is connected to an I-phase path from which an I-phase signal is output from the IQ mixer 201-1 and an I-phase path from which an I-phase signal is output from the IQ mixer 201-2. You may output the sum of the I-phase signal which each IQ mixer output.

次に、具体的に、イコライザ回路200の周波数特性について説明する。図8は、実施の形態2に係るイコライザ回路200の周波数特性の回路シミュレーションの結果を示す図である。図8の横軸は、出力周波数を示し、縦軸は、Gainを示す。なお、出力周波数は、入力周波数−fCKで示される。また、図8は、C=50fF、fCK=60GHz、g=10mSとし、相間キャパシタの容量値をパラメータとしてCIM1=30fF及びCIM2=40fF(図8の実線(A))からCIM1=40fF及びCIM2=30fF(図8の破線(B))に変化させた場合のイコライザ回路200の周波数特性である。ここで、相間接続部202−1内の相間キャパシタ1022の容量値をCIM1、相間接続部202−1内の相間キャパシタ1022の容量値をCIM2、としている。 Next, the frequency characteristics of the equalizer circuit 200 will be specifically described. FIG. 8 is a diagram illustrating a circuit simulation result of the frequency characteristics of the equalizer circuit 200 according to the second embodiment. The horizontal axis in FIG. 8 indicates the output frequency, and the vertical axis indicates Gain. The output frequency is indicated by an input frequency −f CK . Further, FIG. 8 shows C S = 50 fF, f CK = 60 GHz, g m = 10 mS, and C IM1 = 30 fF and C IM2 = 40 fF (solid line (A) in FIG. 8) from C IM1 = 30 fF and C IM2 = 40 fF. This is a frequency characteristic of the equalizer circuit 200 when IM1 = 40 fF and C IM2 = 30 fF (broken line (B) in FIG. 8). Here, the capacitance value of the interphase capacitor 1022 in the interphase connection section 202-1 is C IM1 , and the capacitance value of the interphase capacitor 1022 in the interphase connection section 202-1 is C IM2 .

図8に示すように、イコライザ回路200は、中心に対してマイナス側にシフトしたGainのピークとプラス側にシフトしたゲインのピークとを有する周波数特性を実現できる。つまり、イコライザ回路200は、通過域にリプルをもった左右非対称な周波数特性を実現することが可能となる。   As shown in FIG. 8, the equalizer circuit 200 can realize a frequency characteristic having a gain peak shifted to the minus side with respect to the center and a gain peak shifted to the plus side. That is, the equalizer circuit 200 can realize a left-right asymmetric frequency characteristic having a ripple in the passband.

なお、イコライザ回路200は、CIM1及びCIM2を固定し、CS1及びCS2をパラメータとしてもよい。CS1はIQミクサ201−1の容量値である。CS2はIQミクサ201−2の容量値である。また、図7では、図4Aに示したイコライザ回路100が2つ接続されたイコライザ回路200を例として示したが、イコライザ回路200は3つ以上のイコライザ回路100が接続されてもよい。 The equalizer circuit 200 may fix C IM1 and C IM2 and use C S1 and C S2 as parameters. C S1 is a capacity value of the IQ mixer 201-1. C S2 is the capacity value of the IQ mixer 201-2. 7 illustrates the equalizer circuit 200 in which the two equalizer circuits 100 illustrated in FIG. 4A are connected as an example, but the equalizer circuit 200 may be connected to three or more equalizer circuits 100.

なお、図7では、相間接続部202−1に入力される制御信号の順番と相間接続部202−2に入力される制御信号の順番とは、逆順である。しかし、実現したい周波数特性によっては、相間接続部202−1に入力される制御信号の順番と相間接続部202−2に入力される制御信号の順番とは、同じ順番でも良い。   In FIG. 7, the order of the control signals input to the interphase connection section 202-1 and the order of the control signals input to the interphase connection section 202-2 are reversed. However, depending on the frequency characteristics to be realized, the order of the control signals input to the interphase connection section 202-1 and the order of the control signals input to the interphase connection section 202-2 may be the same order.

なお、補正対象の周波数特性によっては、IQミクサの内部のTA(図4BのTA1011)を共用してもよい。   Depending on the frequency characteristics to be corrected, the TA inside the IQ mixer (TA1011 in FIG. 4B) may be shared.

[効果]
以上のように、本実施の形態によれば、実施の形態1の構成を複数接続することで、通過域にリプルをもった左右非対称な周波数特性を実現することが可能となる。これによって、利得ピークの異なる多段のRFアンプの周波数特性や、帯域内にリプルをもつ伝搬路の周波数特性に対して、本実施の形態におけるイコライザ回路200は、帯域内偏差を低減することができる。
[effect]
As described above, according to the present embodiment, it is possible to realize a left-right asymmetric frequency characteristic having a ripple in the passband by connecting a plurality of configurations of the first embodiment. Thereby, the equalizer circuit 200 according to the present embodiment can reduce the in-band deviation with respect to the frequency characteristics of the multi-stage RF amplifiers having different gain peaks and the frequency characteristics of the propagation path having ripples in the band. .

(実施の形態3)
次に、本開示の実施の形態3について説明する。本実施の形態におけるイコライザ回路は、実施の形態1のイコライザ回路100と同等の特性をより簡易に実現する構成である。
(Embodiment 3)
Next, a third embodiment of the present disclosure will be described. The equalizer circuit according to the present embodiment is configured to more easily realize the same characteristics as those of the equalizer circuit 100 according to the first embodiment.

[イコライザ回路300の構成と動作]
図9は、実施の形態3に係るイコライザ回路300の構成の一例を示す図である。図9に示すイコライザ回路300は、相間キャパシタ302を含むIQミクサ301と、クロック生成回路303と、出力バッファ304−1〜304−4と、を有する。イコライザ回路300の構成は、図4A〜図4Cに示したイコライザ回路100における相間接続部102に代わり、相間キャパシタ302がIQミクサ301内のTA3011の出力側に接続される点を除き、イコライザ回路100と同様の構成であるので、詳細な説明は省略する。クロック生成回路303は、図4Aに示したクロック生成回路103と同様である。
[Configuration and Operation of Equalizer Circuit 300]
FIG. 9 is a diagram showing an example of the configuration of the equalizer circuit 300 according to the third embodiment. An equalizer circuit 300 illustrated in FIG. 9 includes an IQ mixer 301 including an interphase capacitor 302, a clock generation circuit 303, and output buffers 304-1 to 304-4. The configuration of the equalizer circuit 300 is the same as that of the equalizer circuit 100 except that the interphase capacitor 302 is connected to the output side of the TA 3011 in the IQ mixer 301 in place of the interphase connection section 102 in the equalizer circuit 100 shown in FIGS. 4A to 4C. Since it is the same structure as, detailed explanation is omitted. The clock generation circuit 303 is the same as the clock generation circuit 103 illustrated in FIG. 4A.

本実施の形態が実施の形態1と異なる点は、相間キャパシタ302がIQミクサ301内のTA3011の出力側に接続される点である。相間キャパシタ302がIQミクサ301に含まれるため、本実施の形態では、実施の形態1で説明した相間接続部がイコライザ回路300に含まれない。   This embodiment is different from the first embodiment in that the interphase capacitor 302 is connected to the output side of the TA 3011 in the IQ mixer 301. Since the interphase capacitor 302 is included in the IQ mixer 301, the interphase connection unit described in the first embodiment is not included in the equalizer circuit 300 in the present embodiment.

相間キャパシタ302は、イコライザ回路300の動作が開始される前の初期状態として、1/4周期前の電荷を保持する。   The interphase capacitor 302 holds the charge of a quarter cycle before as an initial state before the operation of the equalizer circuit 300 is started.

[イコライザ回路300の動作]
次に、イコライザ回路300における動作について説明する。
[Operation of Equalizer Circuit 300]
Next, the operation in the equalizer circuit 300 will be described.

イコライザ回路300は、実施の形態1のイコライザ回路100と同様に、周期TCK毎に電荷共有と電荷蓄積を行う。イコライザ回路300は、次の3種類の電荷を電荷共有する。
(2−a)TA3011が入力電圧信号VINを電流に変換した電荷(以下、入力電荷と記載)
(2−b)相間キャパシタ302が保持している電荷
(2−c)サンプルキャシタ3013が保持している電荷
Similarly to the equalizer circuit 100 of the first embodiment, the equalizer circuit 300 performs charge sharing and charge accumulation for each cycle TCK . The equalizer circuit 300 shares the following three types of charges.
(2-a) Charge obtained by the TA 3011 converting the input voltage signal VIN into a current (hereinafter referred to as input charge)
(2-b) Charge held by the interphase capacitor 302 (2-c) Charge held by the sample capacitor 3013

イコライザ回路300は、図5に示した制御信号S〜Sに基づくスイッチ3012−1〜3012−4の制御(オンとオフ)によって、次の4つの動作を1周期(1TCK)内に行い、周期TCK毎にこれらの動作を繰り返す。 The equalizer circuit 300 performs the following four operations within one cycle (1T CK ) by controlling the switches 3012-1 to 3012-4 based on the control signals S 1 to S 4 shown in FIG. And repeat these operations every cycle TCK .

第1の動作:制御信号Sがハイである期間中は、入力電荷が相間キャパシタ302とサンプルキャパシタ3013−1に蓄積される。この電荷蓄積の直前において、相間キャパシタ302には1/4周期前の電荷が保持されており、サンプルキャパシタ3013−1には1周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ302とサンプルキャパシタ3013−1とが、電荷共有を行う。 The first operation: During period control signals S 1 is high, the input charge is accumulated in the phase capacitor 302 and the sample capacitor 3013-1. Immediately before this charge accumulation, the interphase capacitor 302 holds a charge of ¼ period before, and the sample capacitor 3013-1 stores the charge of one period before. Simultaneously with the accumulation of the input charge, the interphase capacitor 302 and the sample capacitor 3013-1 share the charge.

第2の動作:制御信号Sがハイである期間中は、入力電荷が相間キャパシタ302とサンプルキャパシタ3013−2に蓄積される。この電荷蓄積の直前において、相間キャパシタ302には1/4周期前の電荷が保持されており、サンプルキャパシタ3013−2には1周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ302とサンプルキャパシタ3013−2とが、電荷共有を行う。 Second operation: During period control signal S 2 is high, the input charge is accumulated in the phase capacitor 302 and the sample capacitor 3013-2. Immediately before this charge accumulation, the interphase capacitor 302 holds the charge one quarter cycle before, and the sample capacitor 3013-2 stores the charge one cycle ago. Simultaneously with the accumulation of the input charge, the interphase capacitor 302 and the sample capacitor 3013-2 share the charge.

第3の動作:制御信号Sがハイである期間中は、入力電荷が相間キャパシタ302とサンプルキャパシタ3013−3に蓄積される。この電荷蓄積の直前において、相間キャパシタ302には1/4周期前の電荷が保持されており、サンプルキャパシタ3013−3には1周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ302とサンプルキャパシタ3013−3とが、電荷共有を行う。 Third operation: During period control signal S 3 is high, the input charge is accumulated in the phase capacitor 302 and the sample capacitor 3013-3. Immediately before this charge accumulation, the interphase capacitor 302 holds the charge one quarter cycle before, and the sample capacitor 3013-3 stores the charge one cycle ago. Simultaneously with the accumulation of the input charge, the interphase capacitor 302 and the sample capacitor 3013-3 share the charge.

第3の動作:制御信号Sがハイである期間中は、入力電荷が相間キャパシタ302とサンプルキャパシタ3013−4に蓄積される。この電荷蓄積の直前において、相間キャパシタ302には1/4周期前の電荷が保持されており、サンプルキャパシタ3013−4には1周期前の電荷が蓄積されている。入力電荷の蓄積と同時に、相間キャパシタ302とサンプルキャパシタ3013−4とが、電荷共有を行う。 Third operation: During period control signal S 4 is high, the input charge is accumulated in the phase capacitor 302 and the sample capacitor 3013-4. Immediately before this charge accumulation, the interphase capacitor 302 holds the charge one quarter cycle before, and the sample capacitor 3013-4 stores the charge one cycle ago. Simultaneously with the accumulation of the input charge, the interphase capacitor 302 and the sample capacitor 3013-4 share the charge.

出力バッファ304−1〜304−4は、I相、Q相、IB相、QB相の4相それぞれにおいて、入力電荷の蓄積の連続的な電圧変化と、サンプルキャパシタと相間キャパシタの電荷共有による瞬時的な電圧変化とが入力され、それらの電圧変化をそのまま、または定数倍して出力電圧信号を出力する。   The output buffers 304-1 to 304-4 have a continuous voltage change in the accumulation of input charges in each of the four phases I phase, Q phase, IB phase, and QB phase, and instantaneous due to charge sharing between the sample capacitor and the interphase capacitor. The voltage change is inputted, and the voltage change is output as it is or multiplied by a constant to output an output voltage signal.

イコライザ回路300は、第1の動作、第2の動作、第3の動作、第4の動作を周期TCK毎に繰り返す。第1の動作から第4の動作を繰り返すことにより、入力電荷の蓄積は、サンプルキャパシタ3013−1、3013−2、3013−3、3013−4の順に繰り返し行われる。そして、相間キャパシタ302は、サンプルキャパシタ3013−1、3013−2、3013−3、3013−4と、順に電荷共有を行う。この場合、入力電荷の蓄積の順番と電荷共有の順番も同じであり、入力電荷の蓄積のタイミングと電荷共有のタイミングも同じである。 The equalizer circuit 300 repeats the first operation, the second operation, the third operation, and the fourth operation every cycle TCK . By repeating the first operation to the fourth operation, the input charge is repeatedly accumulated in the order of the sample capacitors 3013-1, 3013-2, 3013-3, and 3013-4. Then, the interphase capacitor 302 performs charge sharing in order with the sample capacitors 3013-1, 3013-2, 3013-3, and 3013-4. In this case, the input charge accumulation order and the charge sharing order are the same, and the input charge accumulation timing and the charge sharing timing are also the same.

第1の動作から第4の動作について、周波数特性のコアとなる離散系に関する数学的な表現は、実施の形態1と同様である。これにより実施の形態1と同様に、伝達関数Hに複素数係数jが実現できる。従って、イコライザ回路300は図6Aと同様の周波数特性を実現できる。 For the first to fourth operations, mathematical expressions relating to the discrete system that is the core of the frequency characteristics are the same as those in the first embodiment. Thus as in the first embodiment, the complex coefficient j can be realized in the transfer function H D. Therefore, the equalizer circuit 300 can realize the same frequency characteristics as in FIG. 6A.

[効果]
以上のように、本実施の形態によれば、図6Aに示した、中心に対して左右非対称な周波数特性を有し、帯域内偏差を調整可能なフィルタを実現することができる。つまり、本実施の形態によれば、例えば、図1Aに示したようなRF回路の周波数特性に起因して起こる帯域内偏差を小さくすることができる。また、相間キャパシタ302をTA3011の出力に接続することによって、実施の形態1よりも簡易な構成で、実施の形態1と同様の特性を実現できる。
[effect]
As described above, according to the present embodiment, it is possible to realize the filter shown in FIG. 6A that has a frequency characteristic asymmetric with respect to the center and that can adjust the in-band deviation. That is, according to the present embodiment, for example, the in-band deviation caused by the frequency characteristics of the RF circuit as shown in FIG. 1A can be reduced. Further, by connecting the interphase capacitor 302 to the output of the TA 3011, the same characteristics as those of the first embodiment can be realized with a simpler configuration than that of the first embodiment.

(実施の形態4)
次に、本開示の実施の形態4について説明する。本実施の形態は、実施の形態1のイコライザ回路100の相間接続部102を複数接続した回路構成である。
(Embodiment 4)
Next, a fourth embodiment of the present disclosure will be described. The present embodiment has a circuit configuration in which a plurality of interphase connection portions 102 of the equalizer circuit 100 of the first embodiment are connected.

[イコライザ回路400の構成]
図10は、実施の形態4に係るイコライザ回路400の構成の一例を示す図である。図10に示すイコライザ回路400は、IQミクサ401と、相間接続部402−1、402−2と、クロック生成回路403と、出力バッファ404−1〜404−4と、を有する。IQミクサ401の構成は、図4Bに示したIQミクサ101の構成と同様である。相間接続部402−1、402−2の構成は、図4Cに示した相間接続部102の構成と同様である。クロック生成回路403は、図4Aに示したクロック生成回路103と同様である。出力バッファ404−1〜404−4は、それぞれ、図4Aに示した出力バッファ104−1〜104−4と同様である。
[Configuration of Equalizer Circuit 400]
FIG. 10 is a diagram illustrating an example of the configuration of the equalizer circuit 400 according to the fourth embodiment. An equalizer circuit 400 illustrated in FIG. 10 includes an IQ mixer 401, interphase connection units 402-1 and 402-2, a clock generation circuit 403, and output buffers 404-1 to 404-4. The configuration of the IQ mixer 401 is the same as that of the IQ mixer 101 shown in FIG. 4B. The configuration of the interphase connection units 402-1 and 402-2 is the same as the configuration of the interphase connection unit 102 illustrated in FIG. 4C. The clock generation circuit 403 is similar to the clock generation circuit 103 illustrated in FIG. 4A. The output buffers 404-1 to 404-4 are the same as the output buffers 104-1 to 104-4 shown in FIG. 4A, respectively.

つまり、イコライザ回路400の構成は、実施の形態1に示したイコライザ回路100に相間接続部を1つ追加した構成である。   That is, the configuration of the equalizer circuit 400 is a configuration in which one interphase connecting portion is added to the equalizer circuit 100 described in the first embodiment.

[イコライザ回路500の構成]
図11は、実施の形態4に係るイコライザ回路500の構成の一例を示す図である。図11に示すイコライザ回路500は、IQミクサ501と、相間接続部502−1、502−2、502−3と、クロック生成回路503と、出力バッファ504−1〜504−4と、を有する。IQミクサ501の構成は、図4Bに示したIQミクサ101の構成と同様である。相間接続部502−1、502−2、502−3の構成は、図4Cに示した相間接続部102と同様である。クロック生成回路503の構成は、図4Aに示したクロック生成回路103と同様である。出力バッファ504−1〜504−4は、それぞれ、図4Aに示した出力バッファ104−1〜104−4と同様の構成である。
[Configuration of Equalizer Circuit 500]
FIG. 11 is a diagram showing an example of the configuration of the equalizer circuit 500 according to the fourth embodiment. An equalizer circuit 500 illustrated in FIG. 11 includes an IQ mixer 501, interphase connection units 502-1, 502-2, and 502-3, a clock generation circuit 503, and output buffers 504-1 to 504-4. The configuration of the IQ mixer 501 is the same as the configuration of the IQ mixer 101 shown in FIG. 4B. The configuration of the interphase connection sections 502-1, 502-2, and 502-3 is the same as that of the interphase connection section 102 shown in FIG. 4C. The configuration of the clock generation circuit 503 is the same as that of the clock generation circuit 103 illustrated in FIG. 4A. The output buffers 504-1 to 504-4 have the same configuration as the output buffers 104-1 to 104-4 shown in FIG. 4A, respectively.

つまり、イコライザ回路500の構成は、実施の形態1に示したイコライザ回路100に相間接続部を2つ追加した構成である。   That is, the configuration of the equalizer circuit 500 is a configuration in which two interphase connecting portions are added to the equalizer circuit 100 described in the first embodiment.

[イコライザ回路600の構成]
図12は、実施の形態4に係るイコライザ回路600の構成の一例を示す図である。図12に示すイコライザ回路600は、IQミクサ601、相間接続部602−1、602−2、602−3、602−4と、クロック生成回路603と、出力バッファ604−1〜604−4と、を有する。IQミクサ601の構成は、図4Bに示したIQミクサ101の構成と同様である。相間接続部602−1〜602−4の構成は、図4Cに示した相間接続部102の構成と同様である。クロック生成回路603は、図4Aに示したクロック生成回路103と同様である。出力バッファ604−1〜604−4は、それぞれ、図4Aに示した出力バッファ104−1〜104−4と同様である。
[Configuration of Equalizer Circuit 600]
FIG. 12 is a diagram showing an example of the configuration of the equalizer circuit 600 according to the fourth embodiment. An equalizer circuit 600 illustrated in FIG. 12 includes an IQ mixer 601, interphase connection units 602-1, 602-2, 602-3, and 602-4, a clock generation circuit 603, output buffers 604-1 to 604-4, Have The configuration of the IQ mixer 601 is the same as the configuration of the IQ mixer 101 shown in FIG. 4B. The configuration of the interphase connection portions 602-1 to 602-4 is the same as the configuration of the interphase connection portion 102 illustrated in FIG. 4C. The clock generation circuit 603 is similar to the clock generation circuit 103 illustrated in FIG. 4A. The output buffers 604-1 to 604-4 are the same as the output buffers 104-1 to 104-4 shown in FIG. 4A, respectively.

つまり、イコライザ回路600の構成は、実施の形態1に示したイコライザ回路100に相間接続部を3つ追加した構成である。   That is, the configuration of the equalizer circuit 600 is a configuration in which three interphase connecting portions are added to the equalizer circuit 100 shown in the first embodiment.

イコライザ回路400、500、600における複数の相間接続部に入力される制御信号は、それぞれの相間接続部で異なる。そのため、イコライザ回路400、500、600が有する各相間接続部のスイッチ1021−1〜1021−4の接続するタイミングは、相間接続部間で異なる。例えば、イコライザ回路400において、相間接続部402−1の端子eには制御信号S1が入力されるため、相間接続部402−1のスイッチ1021−1は、制御信号S1がハイである期間中に接続される。一方で、相間接続部402−2の端子eには制御信号S2が入力されるため、相間接続部402−2のスイッチ1021−1は、制御信号S2がハイである期間中に接続される。つまり、イコライザ回路400において、相間接続部402−1、402−2のそれぞれが有するスイッチ1021−1は、互いに異なるタイミングで接続される。相間接続部402−1、402−2のそれぞれが有するスイッチ1021−2、1021−3、1021−4においても同様である。また、イコライザ回路500、600においても、同様である。   Control signals input to a plurality of interphase connection portions in the equalizer circuits 400, 500, and 600 are different in each interphase connection portion. Therefore, the connection timing of the switches 1021-1 to 1021-4 of the interphase connection units included in the equalizer circuits 400, 500, and 600 differs among the interphase connection units. For example, in the equalizer circuit 400, since the control signal S1 is input to the terminal e of the interphase connection unit 402-1, the switch 1021-1 of the interphase connection unit 402-1 is in a period during which the control signal S1 is high. Connected. On the other hand, since the control signal S2 is input to the terminal e of the interphase connection section 402-2, the switch 1021-1 of the interphase connection section 402-2 is connected during a period in which the control signal S2 is high. That is, in the equalizer circuit 400, the switches 1021-1 included in each of the interphase connection units 402-1 and 402-2 are connected at different timings. The same applies to the switches 1021-2, 1021-3, and 1021-4 included in the interphase connection units 402-1 and 402-2. The same applies to the equalizer circuits 500 and 600.

イコライザ回路400、500、600が有する各相間接続部のスイッチ1021−1〜1021−4の接続するタイミングが相間接続部間で異なる一方で、各相間接続部のスイッチ1021−1〜1021−4が繰り返し接続される接続順は、互いに同じである。その結果、相間キャパシタの接続順は、I相、Q相、IB相、QB相という位相回転の順と同じ順である。そして、相間キャパシタとサンプルキャパシタとの電荷共有の順番は、サンプルキャパシタにおける入力電荷の蓄積の順番と同じである。   While the connection timings of the switches 1021-1 to 1021-4 of the interphase connection units included in the equalizer circuits 400, 500, and 600 are different among the interphase connection units, the switches 1021-1 to 1021-4 of the interphase connection units are The connection order of repeated connection is the same. As a result, the connection order of the interphase capacitors is the same order as the phase rotation order of I phase, Q phase, IB phase, and QB phase. The order of charge sharing between the interphase capacitor and the sample capacitor is the same as the order of accumulation of input charges in the sample capacitor.

例えば、イコライザ回路600の場合、入力電荷の蓄積は、サンプルキャパシタ1013−1、1013−2、1013−3、1013−4の順に繰り返し行われる。   For example, in the case of the equalizer circuit 600, the input charge is repeatedly accumulated in the order of the sample capacitors 1013-1, 1013-3, 1013-3, and 1013-4.

そして、相間接続部602−1の相間キャパシタ1022は、IQミクサ601のサンプルキャパシタ1013−1、1013−2、1013−3、1013−4の順に繰り返し接続して、電荷共有を行う。相間接続部602−2の相間キャパシタ1022は、IQミクサ601のサンプルキャパシタ1013−2、1013−3、1013−4、1013−1の順に繰り返し接続して、電荷共有を行う。相間接続部602−3の相間キャパシタ1022は、IQミクサ601のサンプルキャパシタ1013−3、1013−4、1013−1、1013−2の順に繰り返し接続して、電荷共有を行う。相間接続部602−4の相間キャパシタ1022は、IQミクサ601のサンプルキャパシタ1013−4、1013−1、1013−2、1013−3の順に繰り返し接続して、電荷共有を行う。   The interphase capacitor 1022 of the interphase connection unit 602-1 is repeatedly connected in the order of the sample capacitors 1013-1, 1013-3, 1013-3, and 1013-4 of the IQ mixer 601 to perform charge sharing. The interphase capacitor 1022 of the interphase connection unit 602-2 is repeatedly connected in the order of the sample capacitors 1013-2, 1013-3, 1013-4, and 1013-1 of the IQ mixer 601 to perform charge sharing. The interphase capacitor 1022 of the interphase connection unit 602-3 is repeatedly connected in the order of the sample capacitors 1013-3, 1013-4, 1013-1, and 1013-2 of the IQ mixer 601 to perform charge sharing. The interphase capacitor 1022 of the interphase connection unit 602-4 is repeatedly connected in the order of the sample capacitors 1013-4, 1013-1, 1013-3, and 1013-3 of the IQ mixer 601 to perform charge sharing.

イコライザ回路400、500、600において、相間キャパシタの接続順は、I相、Q相、IB相、QB相という位相回転の順と同じ順であるため、イコライザ回路400、500、600は、実施の形態1で説明したように、中心に対してGainのピークをマイナス側にシフトした周波数特性を実現できる。そして、相間接続部の接続数を増加させた場合、シフト量を増加させることができる。   In the equalizer circuits 400, 500, and 600, the connection order of the interphase capacitors is the same as the order of phase rotation of the I phase, the Q phase, the IB phase, and the QB phase. As described in the first embodiment, it is possible to realize a frequency characteristic in which the gain peak is shifted to the minus side with respect to the center. And when the number of connection of an interphase connection part is increased, the amount of shifts can be increased.

なお、相間キャパシタがI相、Q相、IB相、QB相という位相回転の順に対して逆順に接続するような制御信号が各相間接続部に入力された場合、イコライザ回路の周波数特性を、中心に対してGainのピークをプラス側にシフトすることが可能である。   In addition, when the control signal that connects the interphase capacitor in the reverse order to the phase rotation order of I phase, Q phase, IB phase, and QB phase is input to the interphase connection section, the frequency characteristics of the equalizer circuit are It is possible to shift the gain peak to the plus side.

具体的に、イコライザ回路400、500、600の周波数特性について説明する。図13は、実施の形態4に係るイコライザ回路400,500,600の周波数特性の回路シミュレーションの結果を示す図である。図13の横軸は、出力周波数を示し、縦軸は、最大利得で規格化したGainを示す。なお、出力周波数は、入力周波数−fCKで示される。また、図13には、比較例として、実施の形態1に示したイコライザ回路100の周波数特性も示されている。図13は、同じ条件下における、イコライザ回路100、400、500、600の周波数特性を示している。条件は、C=50fF、fCK=60GHz、g=10mS、相間キャパシタの容量値CIM=40fFである。 Specifically, the frequency characteristics of the equalizer circuits 400, 500, and 600 will be described. FIG. 13 is a diagram illustrating a result of circuit simulation of the frequency characteristics of the equalizer circuits 400, 500, and 600 according to the fourth embodiment. The horizontal axis in FIG. 13 indicates the output frequency, and the vertical axis indicates the gain normalized by the maximum gain. The output frequency is indicated by an input frequency −f CK . FIG. 13 also shows the frequency characteristics of the equalizer circuit 100 shown in the first embodiment as a comparative example. FIG. 13 shows the frequency characteristics of the equalizer circuits 100, 400, 500, and 600 under the same conditions. The conditions are C S = 50 fF, f CK = 60 GHz, g m = 10 mS, and the capacitance value C IM = 40 fF of the interphase capacitor.

図13に示すように、イコライザ回路の相間接続部の数が多いほど、I相、Q相、IB相、QB相のそれぞれの相の系統において、相間キャパシタの接続回数が増加するため、周波数特性において、中心に対するGainピークのシフト量が大きくなる。   As shown in FIG. 13, the greater the number of inter-phase connection portions of the equalizer circuit, the greater the number of inter-phase capacitor connections in the I-phase, Q-phase, IB-phase, and QB-phase systems. , The shift amount of the Gain peak with respect to the center increases.

[効果]
以上のように、本実施の形態によれば、イコライザ回路に複数の相間接続部を接続する構成によって、同じ回路素子値(サンプルキャパシタおよび相間キャパシタの容量値)でも利得ピークの周波数方向でのシフト量を大きくすることが可能となる。
[effect]
As described above, according to the present embodiment, the gain peak is shifted in the frequency direction even with the same circuit element value (capacitance value of the sample capacitor and the interphase capacitor) by connecting a plurality of interphase connection portions to the equalizer circuit. The amount can be increased.

(実施の形態5)
次に、本開示の実施の形態5について説明する。本実施の形態は、実施の形態2および実施の形態4のイコライザ回路を複数接続した回路構成である。
(Embodiment 5)
Next, a fifth embodiment of the present disclosure will be described. This embodiment has a circuit configuration in which a plurality of equalizer circuits of the second and fourth embodiments are connected.

[イコライザ回路700の構成と動作]
図14は、実施の形態5に係るイコライザ回路700の構成の一例を示す図である。図14に示すイコライザ回路700は、IQミクサ701−1、701−2、701−3と、相間接続部702−1〜702−6と、クロック生成回路703と、出力バッファ704−1〜704−8と、を有する。クロック生成回路703は、図4Aに示したクロック生成回路103と同様である。
[Configuration and Operation of Equalizer Circuit 700]
FIG. 14 is a diagram showing an example of the configuration of an equalizer circuit 700 according to the fifth embodiment. An equalizer circuit 700 illustrated in FIG. 14 includes IQ mixers 701-1, 701-2, and 701-3, interphase connection units 702-1 to 702-6, a clock generation circuit 703, and output buffers 704-1 to 704-. 8 and. The clock generation circuit 703 is similar to the clock generation circuit 103 illustrated in FIG. 4A.

IQミクサ(第1の変換部)701−1、IQミクサ(第2の変換部)701−2、IQミクサ(第3の変換部)701−3の構成は、図4Bに示したIQミクサ101の構成と同様である。また、相間接続部702−1〜702−6の構成は、図4Cに示した相間接続部102の構成と同様である。ただし、相間接続部(第1の相間接続部)702−1と、相間接続部(第2の相間接続部)702−2と、相間接続部702−3と、相間接続部702−4と、相間接続部702−5と、相間接続部702−6に入力される制御信号は、それぞれ、異なる。   The configuration of the IQ mixer (first converter) 701-1, IQ mixer (second converter) 701-2, and IQ mixer (third converter) 701-3 is the IQ mixer 101 shown in FIG. 4B. It is the same as that of the structure. The configuration of the interphase connection portions 702-1 to 702-6 is the same as the configuration of the interphase connection portion 102 shown in FIG. 4C. However, the interphase connection section (first interphase connection section) 702-1, the interphase connection section (second interphase connection section) 702-2, the interphase connection section 702-3, the interphase connection section 702-4, Control signals input to the interphase connection section 702-5 and the interphase connection section 702-6 are different from each other.

出力バッファ704−1〜704−8は、入力される2つの信号の差を出力する構成である。図14の場合、出力バッファ704−1〜704−8は、逆相信号の差を出力する構成となっている。   The output buffers 704-1 to 704-8 are configured to output a difference between two input signals. In the case of FIG. 14, the output buffers 704-1 to 704-8 are configured to output the difference between the reverse phase signals.

イコライザ回路700において、IQミクサ701−1、701−2、相間接続部702−1、702−2、および出力バッファ704−1〜704−4を含む部分の構成は、実施の形態2のイコライザ回路200と同様である。   In the equalizer circuit 700, the configuration including the IQ mixers 701-1 and 701-2, the interphase connection units 702-1 and 702-2, and the output buffers 704-1 to 704-4 is the equalizer circuit according to the second embodiment. 200.

また、イコライザ回路700において、IQミクサ701−3、相間接続部702−3〜702−6を含む部分の構成は、出力バッファを除いた実施の形態4のイコライザ回路600と同様である。   Further, in the equalizer circuit 700, the configuration including the IQ mixer 701-3 and the interphase connecting sections 702-3 to 702-6 is the same as that of the equalizer circuit 600 of the fourth embodiment except for the output buffer.

つまり、本実施の形態に係るイコライザ回路700は、実施の形態2のイコライザ回路200と実施の形態4のイコライザ回路600とを並列に接続した構成である。実施の形態2のイコライザ回路200は、実施の形態1のイコライザ回路100を2つ接続した構成である。すなわち、本実施の形態に係るイコライザ回路700は、3つのイコライザ回路を接続した構成である。なお、イコライザ回路700の動作については、実施の形態1等で説明した動作と同様の動作であるため、詳細な説明は省略する。   That is, the equalizer circuit 700 according to the present embodiment has a configuration in which the equalizer circuit 200 according to the second embodiment and the equalizer circuit 600 according to the fourth embodiment are connected in parallel. The equalizer circuit 200 according to the second embodiment has a configuration in which two equalizer circuits 100 according to the first embodiment are connected. That is, the equalizer circuit 700 according to the present embodiment has a configuration in which three equalizer circuits are connected. Note that the operation of the equalizer circuit 700 is the same as that described in the first embodiment and the like, and thus detailed description thereof is omitted.

そして、本実施の形態に係るイコライザ回路700は、実施の形態2のイコライザ回路200の逆相信号と実施の形態4のイコライザ回路400の逆相信号との差が出力される構成を有する。   The equalizer circuit 700 according to the present embodiment has a configuration in which the difference between the negative phase signal of the equalizer circuit 200 of the second embodiment and the negative phase signal of the equalizer circuit 400 of the fourth embodiment is output.

ここでは、逆相信号の差を出力する出力バッファ構成を示したが、同相信号の差、同相信号の和、逆相信号の和が出力されるように出力バッファを構成してもよい。   Here, the output buffer configuration for outputting the difference between the anti-phase signals is shown, but the output buffer may be configured so that the difference between the in-phase signals, the sum of the in-phase signals, and the sum of the anti-phase signals are output. .

また、補正対象の周波数特性によっては、IQミクサ内部のTAを共用してもよい。   Further, depending on the frequency characteristics to be corrected, the TA inside the IQ mixer may be shared.

具体的に、イコライザ回路700の周波数特性について説明する。図15は、実施の形態5に係るイコライザ回路700の周波数特性の回路シミュレーションの結果を示す図である。図15の横軸は、出力周波数を示し、縦軸は、Gainを示す。なお、出力周波数は、入力周波数−fCKで示される。また、IQミクサ701−1〜701−3内のTAのトランスコンダクタンス値を、それぞれgm1、gm2、gm3とする。相間接続部702−1〜702−3内の相間キャパシタの容量値を、それぞれCIM1、CIM2、CIM3とする。また、相間接続部702−4〜702−6内の相間キャパシタの容量値は、相間接続部702−3と同様に、CIM3である。図15の回路シミュレーションは、C=50fF、fCK=60GHz、CIM1=30fF、CIM2=40fF、CIM3=20fFとし、gm1、gm2、gm3を複数通りに変化させた場合の周波数特性を示している。図15の実線(A)は、gm1=10mS、gm2=5mS、gm3=30mSの場合の周波数特性を示す。図15の破線(B)は、gm1=gm2=gm3=10mSの場合の周波数特性を示す。図15の破線(C)は、gm1=5mS、gm2=10mS、gm3=30mSの場合の周波数特性を示す。図15に示すように、3個のイコライザ回路の接続によって、周波数特性に複数のリプルが得られていることがわかる。 Specifically, the frequency characteristics of the equalizer circuit 700 will be described. FIG. 15 is a diagram illustrating a result of circuit simulation of frequency characteristics of the equalizer circuit 700 according to the fifth embodiment. The horizontal axis in FIG. 15 indicates the output frequency, and the vertical axis indicates Gain. The output frequency is indicated by an input frequency −f CK . Also, the transconductance values of TA in the IQ mixers 701-1 to 701-3 are assumed to be g m1 , g m2 , and g m3 , respectively. The capacitance value of the phase capacitors in interphase connecting portion 702-1~702-3, and C IM1, C IM2, C IM3, respectively. The capacitance value of the phase capacitors in interphase connecting portion 702-4~702-6, like the interphase connecting portion 702-3, a C IM3. The circuit simulation of FIG. 15 is performed when C S = 50 fF, f CK = 60 GHz, C IM1 = 30 fF, C IM2 = 40 fF, C IM3 = 20 fF, and when g m1 , g m2 , and g m3 are changed in multiple ways. The frequency characteristics are shown. The solid line (A) in FIG. 15 shows frequency characteristics when g m1 = 10 mS, g m2 = 5 mS, and g m3 = 30 mS. The broken line (B) in FIG. 15 shows the frequency characteristics when g m1 = g m2 = g m3 = 10 mS. The broken line (C) in FIG. 15 shows the frequency characteristics when g m1 = 5 mS, g m2 = 10 mS, and g m3 = 30 mS. As shown in FIG. 15, it can be seen that a plurality of ripples are obtained in the frequency characteristics by connecting three equalizer circuits.

[効果]
以上のように、本実施の形態によれば、周期時変連続時間処理を行うイコライザ回路を複数接続することで、通過域にリプルをもった左右非対称な周波数特性を実現することが可能となる。これによって、利得ピークの異なる多段のRFアンプの周波数特性や、伝播チャンネルによって帯域内にリプルが出てしまったような場合でも、本実施の形態によって、帯域内偏差を低減することができる。
[effect]
As described above, according to the present embodiment, by connecting a plurality of equalizer circuits that perform periodic time-varying continuous time processing, it is possible to realize a left-right asymmetric frequency characteristic having a ripple in the passband. . As a result, the in-band deviation can be reduced by the present embodiment even when ripples appear in the band due to the frequency characteristics of multi-stage RF amplifiers having different gain peaks or propagation channels.

なお、本実施の形態の例として、実施の形態2のイコライザ回路200(実施の形態1のイコライザ回路100を2つ接続した構成)と実施の形態4のイコライザ回路600とを並列に接続した構成を説明したが、実施の形態1のイコライザ回路100の数と,実施の形態4のイコライザ回路600の数はこれに限られない。左シフト(マイナス側シフト)、右シフト(プラス側シフト)、相間接続部の数は、任意に変更してかまわない。つまり、任意の数の相間接続部を有するイコライザ回路を複数並列に用意し、出力を合成しても良い。環境に応じて、使用するイコライザ回路の数、相間接続部の数、左シフト・右シフトを変更し、周波数特性を変更しても良い。   As an example of the present embodiment, a configuration in which the equalizer circuit 200 of the second embodiment (a configuration in which two equalizer circuits 100 of the first embodiment are connected) and the equalizer circuit 600 of the fourth embodiment are connected in parallel. However, the number of equalizer circuits 100 of the first embodiment and the number of equalizer circuits 600 of the fourth embodiment are not limited to this. The left shift (minus shift), right shift (plus shift), and the number of interphase connections may be arbitrarily changed. That is, a plurality of equalizer circuits having an arbitrary number of interphase connection portions may be prepared in parallel and the outputs may be combined. Depending on the environment, the frequency characteristics may be changed by changing the number of equalizer circuits to be used, the number of interphase connections, the left shift / right shift.

(実施の形態6)
本開示の実施の形態6について説明する。本実施の形態は、各実施の形態のイコライザ回路を、正相と逆相の2系統からなる差動構成としたものである。イコライザ回路を差動構成とした場合、正相と逆相のそれぞれに各実施の形態に示したイコライザ回路を接続することによって、上記で説明した各実施の形態の効果と同様の効果を得ることができる。
(Embodiment 6)
Embodiment 6 of the present disclosure will be described. In the present embodiment, the equalizer circuit of each embodiment has a differential configuration including two systems of a normal phase and a reverse phase. When the equalizer circuit has a differential configuration, by connecting the equalizer circuit shown in each embodiment to each of the positive phase and the negative phase, the same effect as the effect of each embodiment described above can be obtained. Can do.

また、イコライザ回路を差動構成とした場合、正相と逆相のそれぞれのI相経路、Q相経路、IB相経路、QB相経路の4相の接続経路に対する相間キャパシタの接続位置を変更する。これにより、相関キャパシタは、I相、Q相、IB相、QB相という位相回転の順と同じ順に接続しながら、3/4周期(つまり、−1/4周期)ずれた電荷共有を行うことができる。その結果、イコライザ回路の伝達関数において、虚数単位にかかる符号が反転するため、中心に対してGainピークをプラス側にシフトした周波数特性を有するイコライザ回路を実現できる。以下、図16を参照して、実施の形態1で示したイコライザ回路100を差動構成とし、相関キャパシタは、I相、Q相、IB相、QB相という位相回転の順と同じ順に接続しながら、3/4周期(つまり、−1/4周期)ずれた電荷共有を行う例について説明する。   Further, when the equalizer circuit has a differential configuration, the connection position of the interphase capacitor is changed with respect to the four-phase connection paths of the I-phase path, the Q-phase path, the IB-phase path, and the QB-phase path of each of the positive phase and the reverse phase. . Accordingly, the correlation capacitor performs charge sharing that is shifted by 3/4 period (that is, -1/4 period) while being connected in the same order as the phase rotation order of I phase, Q phase, IB phase, and QB phase. Can do. As a result, in the transfer function of the equalizer circuit, the sign relating to the imaginary unit is inverted, so that an equalizer circuit having a frequency characteristic in which the Gain peak is shifted to the plus side with respect to the center can be realized. Hereinafter, referring to FIG. 16, equalizer circuit 100 shown in the first embodiment has a differential configuration, and the correlation capacitors are connected in the same order as the phase rotation order of I phase, Q phase, IB phase, and QB phase. However, an example in which charge sharing that is shifted by 3/4 period (that is, -1/4 period) is performed will be described.

図16は、実施の形態6に係るイコライザ回路800の一例を示す図である。イコライザ回路800は、実施の形態1に係るイコライザ回路100を差動構成としたものである。なお、図16の端子T1〜T4、および端子T1B〜T4Bにおける接続を示す線は、説明の便宜上省略する。   FIG. 16 is a diagram showing an example of an equalizer circuit 800 according to the sixth embodiment. The equalizer circuit 800 has a differential configuration of the equalizer circuit 100 according to the first embodiment. In addition, the line which shows the connection in terminal T1-T4 of FIG. 16, and terminal T1B-T4B is abbreviate | omitted for convenience of explanation.

TA8011は、入力されるアナログ信号である入力電圧信号VINを、正相(図16のプラス(+)側)と逆相(図16のマイナス(−)側)の2系統の電流に変換し、出力する。以下、正相の電流が出力される側に設けられる構成を正相系統、逆相の電流が出力される側に設けられる構成を逆相系統と呼ぶ。 The TA 8011 converts the input voltage signal VIN , which is an analog signal, into two currents of positive phase (plus (+) side in FIG. 16) and opposite phase (minus (−) side in FIG. 16). ,Output. Hereinafter, the configuration provided on the side where the normal phase current is output is referred to as a normal phase system, and the configuration provided on the side where the negative phase current is output is referred to as a reverse phase system.

正相系統において、スイッチ8012−1〜8012−4、サンプルキャパシタ8013−1〜8013−4、および出力バッファ804−1〜804−4は、それぞれ、図4A、4Bに示したスイッチ1012−1〜1012−4、サンプルキャパシタ1013−1〜1013−4、および出力バッファ104−1〜104−4と同様である。実施の形態1と同様に、正相系統においてI相の信号が出力される経路、Q相の信号が出力される経路、IB相の信号が出力される経路、QB相の信号が出力される経路をそれぞれ、正相系統のI相経路、Q相経路、IB相経路、QB相経路と呼ぶ。   In the positive phase system, the switches 8012-1 to 8012-4, the sample capacitors 8013-1 to 8013-4, and the output buffers 804-1 to 804-4 are the switches 1012-1 to 101-2 shown in FIGS. 4A and 4B, respectively. 1012-4, sample capacitors 1013-1 to 1013-4, and output buffers 104-1 to 104-4. As in the first embodiment, a path through which an I-phase signal is output, a path through which a Q-phase signal is output, a path through which an IB-phase signal is output, and a QB-phase signal are output in the positive-phase system. The paths are referred to as the I-phase path, Q-phase path, IB-phase path, and QB-phase path of the positive-phase system, respectively.

逆相系統において、スイッチ8012−5〜8012−8、サンプルキャパシタ8013−5〜8013−8、および出力バッファ804−5〜804−8は、それぞれ、図4A、4Bに示したスイッチ1012−1〜1012−4、サンプルキャパシタ1013−1〜1013−4、および出力バッファ104−1〜104−4と同様である。実施の形態1と同様に、逆相系統においてI相の信号が出力される経路、Q相の信号が出力される経路、IB相の信号が出力される経路、QB相の信号が出力される経路をそれぞれ、逆相系統のI相経路、Q相経路、IB相経路、QB相経路と呼ぶ。   In the reverse phase system, the switches 8012-5 to 8012-8, the sample capacitors 8013-5 to 8013-8, and the output buffers 804-5 to 804-8 are respectively connected to the switches 1012-1 to 1012-1 shown in FIGS. 4A and 4B. 1012-4, sample capacitors 1013-1 to 1013-4, and output buffers 104-1 to 104-4. As in the first embodiment, a path for outputting an I-phase signal, a path for outputting a Q-phase signal, a path for outputting an IB-phase signal, and a QB-phase signal are output in a reverse phase system. The paths are referred to as an I-phase path, a Q-phase path, an IB-phase path, and a QB-phase path of the reverse phase system, respectively.

クロック生成回路803は、図4Aに示したクロック生成回路103と同様であり、図5に示した4相の制御信号S1、S2、S3およびS4を供給する。   The clock generation circuit 803 is the same as the clock generation circuit 103 shown in FIG. 4A and supplies the four-phase control signals S1, S2, S3, and S4 shown in FIG.

相間接続部802−1、802−2の構成は、図4Cに示した相間接続部102の構成と同様である。しかし、相間接続部802−1、802−2の端子T1〜T4、T1B〜T4Bの接続位置は、相間接続部102における端子T1〜T4の接続位置と異なる。次に、相間接続部の端子の接続位置が異なることに基づくイコライザ回路800の動作について説明する。   The configuration of the interphase connection units 802-1 and 802-2 is the same as the configuration of the interphase connection unit 102 illustrated in FIG. 4C. However, the connection positions of the terminals T1 to T4 and T1B to T4B of the interphase connection sections 802-1 and 802-2 are different from the connection positions of the terminals T1 to T4 in the interphase connection section 102. Next, the operation of the equalizer circuit 800 based on the difference in the connection positions of the terminals of the interphase connection section will be described.

イコライザ回路800は、図5に示した制御信号S〜Sに基づくスイッチ8012−1〜8012−8とスイッチ8021−1〜8021−8の制御(オンとオフ)によって、次の4つの動作を1周期(1TCK)内に行い、これらの動作を周期TCK毎に繰り返す。 The equalizer circuit 800 performs the following four operations by controlling the switches 8012-1 to 8012-8 and the switches 8021-1 to 8021-8 based on the control signals S 1 to S 4 shown in FIG. Are performed within one period (1T CK ), and these operations are repeated every period T CK .

第1の動作:制御信号Sがハイである期間中は、サンプルキャパシタ8013−1がTA8011の正相出力側に接続され、入力電荷がサンプルキャパシタ8013−1に蓄積される。また、サンプルキャパシタ8013−5がTA8011の逆相出力側に接続され、入力電荷がサンプルキャパシタ8013−5に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ8013−1、8013−5には、それぞれ、1周期前の電荷が保持されている。サンプルキャパシタ8013−1、8013−5への入力電荷の蓄積と同時に、相間キャパシタ8022−1がサンプルキャパシタ8013−3に接続され、相間キャパシタ8022−2がサンプルキャパシタ8013−7に接続され、それぞれ、電荷共有を行う。 The first operation: During period control signal S 1 is high, the sample capacitor 8013-1 is connected to the positive phase output side of the TA8011, the input charge is accumulated in the sample capacitor 8013-1. In addition, the sample capacitor 8013-5 is connected to the reverse phase output side of TA8011, and the input charge is accumulated in the sample capacitor 8013-5. Immediately before this charge accumulation, each of the sample capacitors 8013-1 and 8013-5 holds the charge of one cycle before. Simultaneously with the accumulation of input charges into the sample capacitors 8013-1 and 8013-5, the interphase capacitor 802-1 is connected to the sample capacitor 801-3, and the interphase capacitor 802-2 is connected to the sample capacitor 801-3, respectively. Charge sharing.

第2の動作:制御信号Sがハイである期間中は、サンプルキャパシタ8013−2がTA8011の正相出力側に接続され、入力電荷がサンプルキャパシタ8013−2に蓄積される。また、サンプルキャパシタ8013−6がTA8011の逆相出力側に接続され、入力電荷がサンプルキャパシタ8013−6に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ8013−2、8013−6には、それぞれ、1周期前の電荷が保持されている。サンプルキャパシタ8013−2、8013−6への入力電荷の蓄積と同時に、相間キャパシタ8022−1がサンプルキャパシタ8013−8に接続され、相間キャパシタ8022−2がサンプルキャパシタ8013−4に接続され、それぞれ、電荷共有を行う。 Second operation: During period control signal S 2 is high, the sample capacitor 8013-2 is connected to the positive phase output side of the TA8011, the input charge is accumulated in the sample capacitor 8013-2. Further, the sample capacitor 8013-6 is connected to the reverse phase output side of TA8011, and the input charge is accumulated in the sample capacitor 8013-6. Immediately before this charge accumulation, each of the sample capacitors 8013-2 and 8013-6 holds the charge of one cycle before. Simultaneously with the accumulation of input charges in the sample capacitors 8013-2 and 8013-6, the interphase capacitor 8022-1 is connected to the sample capacitor 8013-8, the interphase capacitor 8022-2 is connected to the sample capacitor 8013-4, respectively. Charge sharing.

第3の動作:制御信号Sがハイである期間中は、サンプルキャパシタ8013−3がTA8011の正相出力側に接続され、入力電荷がサンプルキャパシタ8013−3に蓄積される。また、サンプルキャパシタ8013−7がTA8011の逆相出力側に接続され、入力電荷がサンプルキャパシタ8013−7に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ8013−3、8013−7には、それぞれ、1周期前の電荷が保持されている。サンプルキャパシタ8013−3、8013−7への入力電荷の蓄積と同時に、相間キャパシタ8022−1がサンプルキャパシタ8013−1に接続され、相間キャパシタ8022−2がサンプルキャパシタ8013−5に接続され、それぞれ、電荷共有を行う。 Third operation: During period control signal S 3 is high, the sample capacitor 8013-3 is connected to the positive phase output side of the TA8011, the input charge is accumulated in the sample capacitor 8013-3. In addition, the sample capacitor 8013-7 is connected to the reverse phase output side of TA8011, and the input charge is accumulated in the sample capacitor 8013-7. Immediately before this charge accumulation, the sample capacitors 8013-3 and 8013-7 hold the charge of one cycle before. Simultaneously with the accumulation of input charges into the sample capacitors 8013-3 and 8013-7, the interphase capacitor 8022-1 is connected to the sample capacitor 8013-1, and the interphase capacitor 8022-2 is connected to the sample capacitor 8013-5, respectively. Charge sharing.

第4の動作:制御信号Sがハイである期間中は、サンプルキャパシタ8013−4がTA8011の正相出力側に接続され、入力電荷がサンプルキャパシタ8013−4に蓄積される。また、サンプルキャパシタ8013−8がTA8011の逆相出力側に接続され、入力電荷がサンプルキャパシタ8013−8に蓄積される。この電荷蓄積の直前においてサンプルキャパシタ8013−4、8013−8には、それぞれ、1周期前の電荷が保持されている。サンプルキャパシタ8013−4、8013−8への入力電荷の蓄積と同時に、相間キャパシタ8022−1がサンプルキャパシタ8013−6に接続され、相間キャパシタ8022−2がサンプルキャパシタ8013−2に接続され、それぞれ、電荷共有を行う。 Fourth operation: During period control signal S 4 is high, the sample capacitor 8013-4 is connected to the positive phase output side of the TA8011, the input charge is accumulated in the sample capacitor 8013-4. Further, the sample capacitor 8013-8 is connected to the reverse phase output side of the TA 8011, and the input charge is accumulated in the sample capacitor 8013-8. Immediately before this charge accumulation, the sample capacitors 8013-4 and 8013-8 hold the charge of one cycle before. Simultaneously with the accumulation of input charges in the sample capacitors 8013-4 and 8013-8, the interphase capacitor 8022-1 is connected to the sample capacitor 8013-6, and the interphase capacitor 8022-2 is connected to the sample capacitor 8013-2, respectively. Charge sharing.

イコライザ回路800は、第1の動作、第2の動作、第3の動作、第4の動作を周期TCK毎に順に繰り返す。第1の動作から第4の動作を順に繰り返すことにより、正相系統における入力電荷の蓄積は、サンプルキャパシタ8013−1、8013−2、8013−3、8013−4の順に繰り返し行われる。また、相間キャパシタ8022−1は、正相系統のIB相経路、逆相系統のQB相経路、正相系統のI相経路、逆相系統のQ相経路の順に繰り返し4相の接続経路に接続する。そして、相間キャパシタ8022−1は、サンプルキャパシタ8013−3、8013−8、8013−1、8013−6と、順に電荷共有を行う。また、相間キャパシタ8022−2は、逆相系統のIB相経路、正相系統のQB相経路、逆相系統のI相経路、正相系統のQ相経路の順に繰り返し4相の接続経路に接続する。そして、相間キャパシタ8022−2は、サンプルキャパシタ8013−7、8013−4、8013−5、8013−2と、順に電荷共有を行う。 The equalizer circuit 800 sequentially repeats the first operation, the second operation, the third operation, and the fourth operation every cycle TCK . By repeating the first operation to the fourth operation in order, the input charge accumulation in the positive phase system is repeated in the order of the sample capacitors 8013-1, 8013-2, 8013-3, and 8013-4. The interphase capacitor 8022-1 is connected to the four-phase connection path repeatedly in the order of the IB phase path of the normal phase system, the QB phase path of the reverse phase system, the I phase path of the positive phase system, and the Q phase path of the reverse phase system. To do. The interphase capacitor 8022-1 performs charge sharing in order with the sample capacitors 8013-3, 8013-8, 8013-1, and 8013-6. The interphase capacitor 8022-2 is connected to the four-phase connection path repeatedly in the order of the IB phase path of the negative phase system, the QB phase path of the positive phase system, the I phase path of the negative phase system, and the Q phase path of the positive phase system. To do. The interphase capacitor 8022-2 performs charge sharing with the sample capacitors 8013-7, 8013-4, 8013-5, and 8013-2 in this order.

正相系統と逆相系統では、各経路において、互いに位相が180°異なる。例えば、逆相系統のQB相経路の信号の位相は、正相系統のQ相の信号の位相と同等である。また、正相系統のQB相経路の信号の位相は、逆相系統のQ相経路の信号の位相と同等である。つまり、相間キャパシタ8022−1が正相系統のIB相経路、逆相系統のQB相経路、正相系統のI相経路、逆相系統のQ相経路の順に繰り返し接続するという接続順は、相間キャパシタ8022−1が正相系統のIB相経路、正相系統のQ相経路、正相系統のI相経路、正相系統のQB相経路の順に接続するという接続順と同等である。また、相間キャパシタ8022−2においても同様である。そのため、相間キャパシタは、I相、Q相、IB相、QB相という位相回転の順と同じ順に接続しながら、3/4周期(つまり、−1/4周期)ずれた電荷共有を行うことができる。その結果、実施の形態6に係るイコライザ回路800の伝達関数において、虚数単位にかかる符号を反転させることにより、中心に対してGainピークをプラス側にシフトした周波数特性を実現できる。   In the normal phase system and the reverse phase system, the phases differ from each other by 180 ° in each path. For example, the phase of the signal in the QB phase path of the negative phase system is equivalent to the phase of the Q phase signal in the positive phase system. The phase of the signal in the QB phase path of the normal phase system is equivalent to the phase of the signal in the Q phase path of the negative phase system. That is, the connection order in which the interphase capacitor 8022-1 is repeatedly connected in the order of the IB phase path of the normal phase system, the QB phase path of the reverse phase system, the I phase path of the positive phase system, and the Q phase path of the reverse phase system is This is equivalent to the connection order in which the capacitor 8022-1 is connected in the order of the IB phase path of the positive phase system, the Q phase path of the positive phase system, the I phase path of the positive phase system, and the QB phase path of the positive phase system. The same applies to the interphase capacitor 8022-2. Therefore, the interphase capacitor can perform charge sharing that is shifted by 3/4 period (that is, -1/4 period) while being connected in the same order as the phase rotation order of I phase, Q phase, IB phase, and QB phase. it can. As a result, in the transfer function of the equalizer circuit 800 according to the sixth embodiment, the frequency characteristic in which the Gain peak is shifted to the plus side with respect to the center can be realized by inverting the sign relating to the imaginary unit.

(実施の形態7)
本開示の実施の形態7について説明する。本実施の形態は、実施の形態1のイコライザ回路100のIQミクサ101と相間接続部102に対して実施の形態1とは異なるクロック(制御信号)を入力する構成である。
(Embodiment 7)
A seventh embodiment of the present disclosure will be described. In the present embodiment, a clock (control signal) different from that of the first embodiment is input to the IQ mixer 101 and the interphase connecting section 102 of the equalizer circuit 100 of the first embodiment.

[イコライザ回路900の構成と動作]
図17Aは、実施の形態7に係るイコライザ回路900の構成の一例を示す図である。イコライザ回路900のIQミクサ101、相間接続部102、出力バッファ104は図4Aのイコライザ回路100と同様の構成を有する。図17Aのイコライザ回路900と図4Aのイコライザ回路100と異なる点は、イコライザ回路900が、2つのクロック生成回路(クロック生成回路903−1とクロック生成回路903−2)を有する点である。
[Configuration and Operation of Equalizer Circuit 900]
FIG. 17A is a diagram showing an exemplary configuration of the equalizer circuit 900 according to the seventh embodiment. The IQ mixer 101, the interphase connection unit 102, and the output buffer 104 of the equalizer circuit 900 have the same configuration as that of the equalizer circuit 100 of FIG. 4A. The equalizer circuit 900 of FIG. 17A is different from the equalizer circuit 100 of FIG. 4A in that the equalizer circuit 900 includes two clock generation circuits (clock generation circuit 903-1 and clock generation circuit 903-2).

クロック生成回路903−1から出力された制御信号L1〜L4は、IQミクサ101に入力される。クロック生成回路903−2から出力された制御信号S1〜S4は、相間接続部102に入力される。   Control signals L 1 to L 4 output from the clock generation circuit 903-1 are input to the IQ mixer 101. Control signals S <b> 1 to S <b> 4 output from the clock generation circuit 903-2 are input to the interphase connection unit 102.

図17Bに、制御信号L1〜L4の波形の一例を示す。制御信号S1〜S4の波形の一例は、図5に示した波形と同様である。Tは、制御信号L1〜L4のパルス幅である。周期TLOは、制御信号L1〜L4の周期である。制御信号L1〜L4の周期TLOは、TLO=TCK/Mである。ここで、TCKは制御信号S1〜S4の周期であり、Mは任意の正数である。 FIG. 17B shows an example of waveforms of the control signals L1 to L4. An example of the waveforms of the control signals S1 to S4 is the same as the waveform shown in FIG. TL is the pulse width of the control signals L1 to L4. Period T LO is the period of the control signal L1 to L4. The cycle T LO of the control signals L1 to L4 is T LO = T CK / M. Here, T CK is the period of the control signal S1 to S4, M is an arbitrary positive number.

制御信号L1〜L4と制御信号S1〜S4は、周波数が異なる。Mは、制御信号L1〜L4のクロック周波数fLO(fLO=1/TLO)が、IQミクサ101がRF信号をベースバンド信号に周波数変換するためのRF信号のキャリア周波数に一致するように定められる。また、制御信号S1〜S4のクロック周波数fCK(fCK=1/TCK)は、ベースバンド信号の帯域の数倍程度に定められる。周波数変換用のクロック生成回路903−1は高い周波数で動作するが、クロック生成回路903−2は低い周波数で動作するので、クロック生成回路903−2の設計は比較的容易となる。 The control signals L1 to L4 and the control signals S1 to S4 have different frequencies. M is such that the clock frequency f LO (f LO = 1 / T LO ) of the control signals L1 to L4 matches the carrier frequency of the RF signal for the IQ mixer 101 to convert the RF signal into a baseband signal. Determined. In addition, the clock frequency f CK (f CK = 1 / T CK ) of the control signals S1 to S4 is determined to be about several times the band of the baseband signal. Although the clock generation circuit 903-1 for frequency conversion operates at a high frequency, the clock generation circuit 903-2 operates at a low frequency, so that the design of the clock generation circuit 903-2 is relatively easy.

ただし、クロック生成回路903−1と、クロック生成回路903−2は、一つのクロック生成回路として、制御信号L1〜L4、制御信号S1〜S4を生成しても良い。クロック生成回路903−1、903−2は、なまった波形の制御信号を出力してもよいし、正弦波の制御信号を出力してそのバイアスを調整してもよい。これにより、クロック生成回路903−1、903−2は、DUTY比が25%であるクロック入力に相当するスイッチのオン時間を実現できる。   However, the clock generation circuit 903-1 and the clock generation circuit 903-2 may generate the control signals L1 to L4 and the control signals S1 to S4 as one clock generation circuit. The clock generation circuits 903-1 and 903-2 may output a control signal having a rounded waveform, or may output a sine wave control signal to adjust the bias. Thereby, the clock generation circuits 903-1 and 903-2 can realize the on-time of the switch corresponding to the clock input whose DUTY ratio is 25%.

IQミクサ101は、制御信号L1〜L4に基づいてスイッチ1012(1012−1〜1012−4)(図4B参照)をオンオフ制御することによって、入力信号を周波数変換し、周波数変換された信号を端子T1〜T4に出力する。   The IQ mixer 101 performs on / off control of the switches 1012 (1012-1 to 1012-4) (see FIG. 4B) based on the control signals L1 to L4, thereby converting the frequency of the input signal and connecting the frequency-converted signal to the terminal. Output to T1 to T4.

相間接続部102は、制御信号S1〜S4に基づいて、端子T1〜T4に接続されたスイッチ1021−1〜1021−4(図4C参照)をオンオフ制御する。これによって、端子T1〜T4の位相のずれた4相の信号が相間キャパシタ1022を介して接続される。相間接続部102は、90度ずつ位相がずれた信号を重みづけして合成するため、複素フィルタ特性が実現される。出力バッファ104−1〜104−4は端子T1〜T4の電位を定数倍して、出力する。   The interphase connecting section 102 performs on / off control of the switches 1021-1 to 1021-4 (see FIG. 4C) connected to the terminals T1 to T4 based on the control signals S1 to S4. As a result, the four-phase signals whose phases are shifted at the terminals T <b> 1 to T <b> 4 are connected via the inter-phase capacitor 1022. Since the interphase connection unit 102 weights and synthesizes signals whose phases are shifted by 90 degrees, complex filter characteristics are realized. The output buffers 104-1 to 104-4 multiply the potentials at the terminals T1 to T4 by a constant and output the result.

なお、相間接続部102の数は、図17Aでは1個であるが、これに限られない。相間接続部102の数は、2〜4個でも良いし、クロックの相数を増やす場合は、5個以上接続しても良い。   In addition, although the number of the phase connection parts 102 is one in FIG. 17A, it is not restricted to this. The number of interphase connection units 102 may be two to four, and when the number of clock phases is increased, five or more may be connected.

図18に実施の形態7に係るイコライザ回路900の周波数特性のシミュレーション結果を示す。図18の横軸は出力周波数を示し、縦軸は、Gainを示す。なお、条件は、fLO=60GHz、fCK=6GHz、g=10mS、C=50fF、CIM=40fFである。図18からわかるように、イコライザ回路900は、中心に対してゲインピークがマイナス側にシフトした周波数特性(複素フィルタ特性)を実現できる。 FIG. 18 shows a simulation result of frequency characteristics of the equalizer circuit 900 according to the seventh embodiment. The horizontal axis of FIG. 18 shows the output frequency, and the vertical axis shows Gain. The conditions are f LO = 60 GHz, f CK = 6 GHz, g m = 10 mS, C S = 50 fF, and C IM = 40 fF. As can be seen from FIG. 18, the equalizer circuit 900 can realize frequency characteristics (complex filter characteristics) in which the gain peak is shifted to the negative side with respect to the center.

また、周波数変換用のクロック生成回路903−1は高い周波数で動作するが、クロック生成回路903−2は低い周波数で動作するので、クロック生成回路903−2の設計は比較的容易となる。   Further, although the clock conversion circuit 903-1 for frequency conversion operates at a high frequency, the clock generation circuit 903-2 operates at a low frequency, so that the design of the clock generation circuit 903-2 is relatively easy.

また、上記で説明した各実施の形態のイコライザ回路における、周波数変換のスイッチはシングルバランスやダブルバランスのミクサを用いてもよい。   In the equalizer circuit of each embodiment described above, a single balance or double balance mixer may be used as the frequency conversion switch.

また、上記で説明した各実施の形態におけるイコライザ回路は、周波数変換とイコライザを行うものとして説明したが、4相の入力信号があれば、イコライザのみで使用しても良いし、周波数特性を変更してフィルタやイメージ除去ミクサとして使用してもよい。   Moreover, although the equalizer circuit in each embodiment described above has been described as performing frequency conversion and equalizer, if there is a four-phase input signal, the equalizer circuit may be used alone or the frequency characteristics may be changed. Then, it may be used as a filter or an image removal mixer.

(実施の形態8)
本開示の実施の形態8について説明する。本実施の形態は、他の実施の形態1〜7と異なり、入力信号を周波数変換しない構成である。本実施の形態は、入力信号に対して、周波数変換をせずに、CT(Continuous Time)/DT(Discrete Time)ハイブリッド型の複素フィルタをかける構成である。つまり、本実施の形態に係るイコライザ回路は、入力された4相のベースバンド信号の周波数特性を補正し、補正された4相のベースバンド信号を出力する。
(Embodiment 8)
Embodiment 8 of the present disclosure will be described. Unlike the first to seventh embodiments, this embodiment has a configuration in which an input signal is not frequency-converted. In the present embodiment, a CT (Continuous Time) / DT (Discrete Time) hybrid type complex filter is applied to an input signal without frequency conversion. That is, the equalizer circuit according to the present embodiment corrects the frequency characteristics of the input four-phase baseband signal and outputs the corrected four-phase baseband signal.

図19Aは、実施の形態8に係るイコライザ回路1000の構成の一例を示す図である。なお、図19Aに示すイコライザ回路1000において、図12(実施の形態4)に示したイコライザ回路600と同様の構成については、同一の符番を付し、詳細な説明を省略する。図19Aに示すイコライザ回路1000と、図12(実施の形態4)に示したイコライザ回路600との相違点は、イコライザ回路1000が、IQミクサ601の代わりに、電圧電流変換回路(TA)1001−1〜1001−4とサンプルキャパシタ1002−1〜1002−4を有する点である。   FIG. 19A is a diagram showing an exemplary configuration of the equalizer circuit 1000 according to the eighth embodiment. In the equalizer circuit 1000 shown in FIG. 19A, the same components as those of the equalizer circuit 600 shown in FIG. 12 (Embodiment 4) are denoted by the same reference numerals, and detailed description thereof is omitted. A difference between the equalizer circuit 1000 shown in FIG. 19A and the equalizer circuit 600 shown in FIG. 12 (Embodiment 4) is that the equalizer circuit 1000 uses a voltage-current conversion circuit (TA) 1001 instead of the IQ mixer 601. 1 to 1001-4 and sample capacitors 1002-1 to 1002-4.

例えば、TA1001−1〜1001−4は、それぞれ、図19Bに示す理想的なTAの構成を有する。なお、電圧電流変換回路(TA)1001−1〜1001−4は、実装時には単一または複数のトランジスタによって構成されてもよい。   For example, TAs 1001-1 to 1001-4 each have an ideal TA configuration shown in FIG. 19B. Note that the voltage-current conversion circuits (TA) 1001-1 to 1001-4 may be configured by a single or a plurality of transistors when mounted.

ここで、イコライザ回路1000の動作を説明する。位相が90度ずつずれた4相の入力信号(電圧信号VIN_I、VIN_Q、VIN_IB、VIN_QB)は、TA1001−1〜1001−4に入力され、電圧信号が電流信号に変換される。電流信号の電荷は、サンプルキャパシタ1002−1〜1002−4に蓄積される。相間接続部602−1〜602−4は、制御信号S1〜S4に基づいて、それぞれ接続される接続経路(端子T1〜T4)が重ならないように、端子T1〜T4に順番に接続する。これによって90度ずつ位相の異なる信号が重み付けして合成されるため、イコライザ回路1000は、複素フィルタ特性を実現できる。端子T1〜T4の電圧は、相間接続部602内の相間キャパシタ1022(図4C参照)が端子T1〜T4に接続されるときは、不連続に変化し、それ以外のときでは連続的に変化する。出力バッファ604−1〜604−4は、端子T1〜T4の電圧を定数倍して出力する。 Here, the operation of the equalizer circuit 1000 will be described. Four-phase input signals (voltage signals V IN_I , V IN_Q , V IN_IB , V IN_QB ) whose phases are shifted by 90 degrees are input to TAs 1001-1 to 1001-4, and the voltage signals are converted into current signals. The electric charge of the current signal is accumulated in the sample capacitors 1002-1 to 1002-4. The interphase connecting sections 602-1 to 602-4 are connected in order to the terminals T1 to T4 so that the connection paths (terminals T1 to T4) to be connected do not overlap based on the control signals S1 to S4. As a result, signals having different phases by 90 degrees are weighted and synthesized, so that the equalizer circuit 1000 can realize complex filter characteristics. The voltage at the terminals T1 to T4 changes discontinuously when the interphase capacitor 1022 (see FIG. 4C) in the interphase connection section 602 is connected to the terminals T1 to T4, and continuously changes at other times. . The output buffers 604-1 to 604-4 multiply the voltages at the terminals T1 to T4 by a constant, and output them.

なお、相間接続部602の数は、図19Aでは4個であるが、これに限られない。相間接続部602の数は、1〜3個だけでも良いし、クロックの相数を増やす場合は5個以上接続してもよい。   In addition, although the number of the phase connection parts 602 is four in FIG. 19A, it is not restricted to this. The number of interphase connection portions 602 may be only 1 to 3, or five or more may be connected when increasing the number of clock phases.

図20に実施の形態8に係るイコライザ回路1000の周波数特性のシミュレーション結果の一例を示す。シミュレーションにおいて、VIN_Iと4相の入力信号との位相差は、それぞれ、VIN_I:0°、VIN_Q:−90°、VIN_IB:−180°、VIN_QB:−270°とした。図20の横軸は出力周波数を示し、縦軸は、Gainを示す。図20からわかるように、イコライザ回路1000は、中心に対してゲインピークが、プラス側にシフトした周波数特性(複素フィルタ特性)を実現できる。このように、イコライザ回路1000は、入力信号を周波数変換せずに、複素フィルタ特性を実現できる。 FIG. 20 shows an example of the simulation result of the frequency characteristics of the equalizer circuit 1000 according to the eighth embodiment. In the simulation, the phase differences between V IN — I and the four-phase input signal were V IN — I : 0 °, V IN — Q : −90 °, V IN — IB : −180 °, and V IN — QB : −270 °, respectively. The horizontal axis in FIG. 20 indicates the output frequency, and the vertical axis indicates Gain. As can be seen from FIG. 20, the equalizer circuit 1000 can realize frequency characteristics (complex filter characteristics) in which the gain peak is shifted to the plus side with respect to the center. Thus, the equalizer circuit 1000 can realize complex filter characteristics without frequency conversion of the input signal.

なお、これまで示した実施の形態同様、クロックの入力順番を反転させることでゲインピークをプラス側にシフトすることができる。   Similar to the embodiments described so far, the gain peak can be shifted to the plus side by inverting the clock input order.

(実施の形態9)
実施の形態8では、図19Aに示したように、入力信号を周波数変換しない構成を有するイコライザ回路について説明した。実施の形態8に説明した入力信号を周波数変換しない構成は、他の実施の形態についても適用できる。本開示の実施の形態9は、図14に示したイコライザ回路700に対して、入力信号を周波数変換しない構成を適用した例について説明する。
(Embodiment 9)
In the eighth embodiment, as shown in FIG. 19A, the equalizer circuit having a configuration that does not frequency-convert the input signal has been described. The configuration that does not frequency-convert the input signal described in the eighth embodiment can be applied to other embodiments. In the ninth embodiment of the present disclosure, an example in which a configuration in which an input signal is not frequency converted is applied to the equalizer circuit 700 illustrated in FIG. 14 will be described.

図21は、実施の形態9に係るイコライザ回路1100の構成の一例を示す図である。なお、図21に示すイコライザ回路1100において、図14に示したイコライザ回路700と同様の構成については、同一の符番を付し、詳細な説明を省略する。図14に示したイコライザ回路700との相違点は、イコライザ回路1100が、IQミクサ701の代わりに、TA1101−1〜TA1101−12とサンプルキャパシタ1102−1〜1102−12を有する点である。   FIG. 21 is a diagram showing an example of the configuration of the equalizer circuit 1100 according to the ninth embodiment. In the equalizer circuit 1100 shown in FIG. 21, the same components as those of the equalizer circuit 700 shown in FIG. 14 are denoted by the same reference numerals, and detailed description thereof is omitted. A difference from the equalizer circuit 700 shown in FIG. 14 is that an equalizer circuit 1100 includes TAs 1101-1 to TA1101-12 and sample capacitors 1102-1 to 1102-12 instead of the IQ mixer 701.

なお、TA1101およびサンプルキャパシタ1102における入力信号に対する動作は、実施の形態8にて示したTA1001およびサンプルキャパシタ1002と同様であるので、詳細な説明は省略する。   Note that operations for input signals in TA 1101 and sample capacitor 1102 are the same as those in TA 1001 and sample capacitor 1002 described in Embodiment 8, and thus detailed description thereof is omitted.

図21のイコライザ回路1100の構成は、図19Aに示したイコライザ回路1000を複数接続したような構成となる。そのため、イコライザ回路1100は、周波数変換をしない。また、図21のイコライザ回路1100の構成は、図14に示したイコライザ回路700と同様に、図15に示したような周波数特性を実現することが可能となる(ただし、周波数変換をしないので、入出力の周波数は同じである)。   The configuration of the equalizer circuit 1100 of FIG. 21 is a configuration in which a plurality of equalizer circuits 1000 shown in FIG. 19A are connected. Therefore, the equalizer circuit 1100 does not perform frequency conversion. In addition, the configuration of the equalizer circuit 1100 of FIG. 21 can realize the frequency characteristics as shown in FIG. 15 as in the equalizer circuit 700 shown in FIG. 14 (however, since frequency conversion is not performed, The input and output frequencies are the same).

なお、相間接続部の数や、相間接続部へ入力するクロックの順番は、図21に示すものに限らず、任意に変更してよい。   The number of interphase connection sections and the order of clocks input to the interphase connection sections are not limited to those shown in FIG. 21 and may be arbitrarily changed.

また上記で説明した各実施の形態におけるイコライザ回路は、補正したい周波数特性が時間的に変化するものであれば、回路の素子値、相間接続部の個数、クロックの入力順序、を時間的に変化させてもよい。   In addition, the equalizer circuit in each of the embodiments described above changes temporally the element value of the circuit, the number of interphase connection portions, and the clock input order if the frequency characteristic to be corrected changes with time. You may let them.

<本開示のまとめ>
本開示の第1の態様に係るイコライザ回路は、
入力信号を変換することにより生成され、位相が順に90度ずつ異なる、第1、第2、第3、及び第4の変換信号がそれぞれ入力される、第1、第2、第3、及び第4の接続経路に、一方の端子がそれぞれ接続する、第1、第2、第3、及び第4の相間スイッチと、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの他方の端子に接続する相間容量と、を有する1つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に90度ずつ異なり、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの接続または開放を制御する、4相の制御信号を生成し、前記4相の制御信号を前記第1、前記第2、前記第3、及び前記第4の相間スイッチに出力する制御信号生成回路と、
前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、4相の出力信号を出力する第1、第2、第3、及び第4の出力バッファと、
を備え、
前記第1、前記第2、前記第3、及び前記第4の相間スイッチは、前記4相の制御信号に基づき、1/4周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第N(Nは1から4のいずれかの整数)の相間スイッチから昇順、または、降順である。
<Summary of this disclosure>
The equalizer circuit according to the first aspect of the present disclosure is:
First, second, third, and fourth converted signals that are generated by converting the input signal and that are different in phase by 90 degrees in order are input to the first, second, third, and fourth converted signals, respectively. First, second, third, and fourth interphase switches, and the first, second, third, and fourth interphase switches, each having one terminal connected to each of four connection paths. One or more interphase connections having an interphase capacitance connected to the other terminal of
By converting a reference signal of a predetermined frequency, the phase is different by 90 degrees in order, and the connection of the first, the second, the third, and the fourth interphase switch is controlled or opened. A control signal generating circuit that generates a control signal and outputs the four-phase control signal to the first, second, third, and fourth inter-phase switches;
First, second, third, and fourth output buffers connected to the first, second, third, and fourth connection paths, respectively, for outputting a four-phase output signal;
With
The first, the second, the third, and the fourth interphase switches are repeatedly connected in a predetermined order by a quarter period based on the control signal of the four phases,
The predetermined order is ascending order or descending order from the N-th phase switch (N is an integer from 1 to 4).

本開示の第2の態様に係るイコライザ回路は、第1の態様に係るイコライザ回路において、
前記入力信号からの前記第1、前記第2、前記第3、及び前記第4の変換信号を生成する1つ以上の変換部をさらに備え、
前記1つ以上の変換部は、
前記入力信号を電流信号に変換する電圧電流変換回路と、
一方が前記電圧電流変換回路の出力側に接続し、他方が前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続する第1、第2、第3、及び第4のサンプルスイッチと、
一方が前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、他方が接地する第1、第2、第3、及び第4のサンプル容量と、
を有し、
前記第1、前記第2、前記第3、及び前記第4のサンプルスイッチは、前記4相の制御信号に基づき、1/4周期ずつ、前記第1、前記第2、前記第3、及び前記第4のサンプルスイッチの順で繰り返し接続される。
An equalizer circuit according to a second aspect of the present disclosure is the equalizer circuit according to the first aspect.
One or more conversion units for generating the first, second, third, and fourth conversion signals from the input signal;
The one or more conversion units are:
A voltage-current conversion circuit for converting the input signal into a current signal;
The first, second, third, and second ones connected to the output side of the voltage-to-current converter circuit and the other connected to the first, second, third, and fourth connection paths, respectively. 4 sample switches,
First, second, third, and fourth sample capacitors, one connected to the first, second, third, and fourth connection paths, respectively, and the other connected to ground;
Have
The first, second, third, and fourth sample switches are based on the four-phase control signal, and the first, second, third, and The connection is repeated in the order of the fourth sample switch.

本開示の第3の態様に係るイコライザ回路は、第1又は第2の態様に係るイコライザ回路において、
前記1つ以上の相間接続部は、前記第1、前記第2、前記第3、及び前記第4の接続経路に並列に接続し、
前記1つ以上の相間接続部のそれぞれにおける前記所定の順番は、互いに同じであり、
前記1つ以上の相間接続部のそれぞれが有する第1の相間スイッチは、互いに異なるタイミングで接続される。
The equalizer circuit according to the third aspect of the present disclosure is the equalizer circuit according to the first or second aspect.
The one or more interphase connection portions are connected in parallel to the first, second, third, and fourth connection paths;
The predetermined order in each of the one or more interphase connecting portions is the same as each other,
The first inter-phase switches included in each of the one or more inter-phase connection units are connected at different timings.

本開示の第4の態様に係るイコライザ回路は、第2の態様に係るイコライザ回路において、
前記1つ以上の変換部は、互いに並列に設けられ、
前記1つ以上の相間接続部が、前記1つ以上の変換部のそれぞれに接続し、
前記1つ以上の変換部に接続されたそれぞれの前記1つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第1、前記第2、前記第3、及び前記第4の接続経路のうち、前記1つ以上の変換部のそれぞれから出力された信号の位相が逆相の関係となる1つ以上の接続経路に接続し、前記1つ以上の変換部のそれぞれから出力された信号の差を出力する。
An equalizer circuit according to a fourth aspect of the present disclosure is the equalizer circuit according to the second aspect,
The one or more conversion units are provided in parallel with each other,
The one or more interphase connecting portions connect to each of the one or more converting portions;
The predetermined order in each of the one or more interphase connection units connected to the one or more conversion units is different from each other.
In the output buffer, the phase of the signal output from each of the one or more conversion units in the first, second, third, and fourth connection paths is in an opposite phase relationship. It connects to one or more connection paths, and outputs a difference between signals output from each of the one or more conversion units.

本開示の第5の態様に係るイコライザ回路は、第2の態様に係るイコライザ回路において、
前記1つ以上の変換部は、互いに並列に設けられ、
前記1つ以上の相間接続部が、前記1つ以上の変換部のそれぞれに接続し、
前記1つ以上の変換部に接続されたそれぞれの前記1つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第1、前記第2、前記第3、及び前記第4の接続経路のうち、前記1つ以上の変換部のそれぞれから出力される信号の位相が同相の関係となる1つ以上の接続経路に接続し、前記1つ以上の変換部のそれぞれから出力された信号の和を出力する。
An equalizer circuit according to a fifth aspect of the present disclosure is the equalizer circuit according to the second aspect,
The one or more conversion units are provided in parallel with each other,
The one or more interphase connecting portions connect to each of the one or more converting portions;
The predetermined order in each of the one or more interphase connection units connected to the one or more conversion units is different from each other.
In the output buffer, the phase of the signal output from each of the one or more conversion units in the first, second, third, and fourth connection paths is in phase 1 Connect to one or more connection paths and output the sum of the signals output from each of the one or more conversion units.

本開示の第6の態様に係るイコライザ回路は、第4または第5の態様に係るイコライザ回路と、第3の態様に係るイコライザ回路とが並列に設けられる。   In the equalizer circuit according to the sixth aspect of the present disclosure, the equalizer circuit according to the fourth or fifth aspect and the equalizer circuit according to the third aspect are provided in parallel.

本開示の第7の態様に係る受信装置は、
イコライザ回路と、
前記イコライザ回路から出力される信号をデジタル信号に変換するアナログ−デジタル変換部と、
前記デジタル信号の受信処理を行い、受信データを出力するデジタル受信処理部と、
を有し、
前記イコライザ回路は、
入力信号を変換することにより生成され、位相が順に90度ずつ異なる、第1、第2、第3、及び第4の変換信号がそれぞれ入力される、第1、第2、第3、及び第4の接続経路に、一方の端子がそれぞれ接続する、第1、第2、第3、及び第4の相間スイッチと、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの他方の端子に接続する相間容量と、を有する1つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に90度ずつ異なり、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの接続または開放を制御する、4相の制御信号を生成し、前記4相の制御信号を前記第1、前記第2、前記第3、及び前記第4の相間スイッチに出力する制御信号生成回路と、
前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、4相の出力信号を出力する第1、第2、第3、及び第4の出力バッファと、
を備え、
前記第1、前記第2、前記第3、及び前記第4の相間スイッチは、前記4相の制御信号に基づき、1/4周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第N(Nは1から4のいずれかの整数)の相間スイッチから昇順、または、降順である。
The receiving device according to the seventh aspect of the present disclosure is:
An equalizer circuit;
An analog-to-digital converter that converts a signal output from the equalizer circuit into a digital signal;
A digital reception processing unit for performing reception processing of the digital signal and outputting reception data;
Have
The equalizer circuit is
First, second, third, and fourth converted signals that are generated by converting the input signal and that are different in phase by 90 degrees in order are input to the first, second, third, and fourth converted signals, respectively. First, second, third, and fourth interphase switches, and the first, second, third, and fourth interphase switches, each having one terminal connected to each of four connection paths. One or more interphase connections having an interphase capacitance connected to the other terminal of
By converting a reference signal of a predetermined frequency, the phase is different by 90 degrees in order, and the connection of the first, the second, the third, and the fourth interphase switch is controlled or opened. A control signal generating circuit that generates a control signal and outputs the four-phase control signal to the first, second, third, and fourth inter-phase switches;
First, second, third, and fourth output buffers connected to the first, second, third, and fourth connection paths, respectively, for outputting a four-phase output signal;
With
The first, the second, the third, and the fourth interphase switches are repeatedly connected in a predetermined order by a quarter period based on the control signal of the four phases,
The predetermined order is ascending order or descending order from the N-th phase switch (N is an integer from 1 to 4).

本開示は、無線通信装置における高周波信号およびベースバンド信号処理回路に有用であり、フィルタ処理、イコライザ処理または周波数変換処理に対して有用である。   The present disclosure is useful for a high-frequency signal and baseband signal processing circuit in a wireless communication device, and is useful for filter processing, equalizer processing, or frequency conversion processing.

10 受信装置
11 アンテナ
12 低雑音増幅器
13 参照周波数発振部
14、100、200、300、400、500、600、700、800、900、1000、1100 イコライザ回路
15 A/D変換処理部
16 デジタル受信処理部
101、201、301、401、501、601、701 IQミクサ
102、202、402、502、602、702、802 相間接続部
103、203、303、403、503、603、703、803、903−1、903−2 クロック生成回路
104、204、304、404、504、604、704、804 出力バッファ
302、1022、8022 相間キャパシタ
1001、1101、1011、3011、8011 TA
1012、1021、3012、8012、8021 スイッチ
1002、1013、1102、3013、8013 サンプルキャパシタ
DESCRIPTION OF SYMBOLS 10 Reception apparatus 11 Antenna 12 Low noise amplifier 13 Reference frequency oscillation part 14, 100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100 Equalizer circuit 15 A / D conversion process part 16 Digital reception process Unit 101, 201, 301, 401, 501, 601, 701 IQ mixer 102, 202, 402, 502, 602, 702, 802 Interphase connection unit 103, 203, 303, 403, 503, 603, 703, 803, 903 1, 903-2 Clock generation circuit 104, 204, 304, 404, 504, 604, 704, 804 Output buffer 302, 1022, 8022 Interphase capacitor 1001, 1101, 1011, 3011, 8011 TA
1012, 1021, 3012, 8012, 8021 Switch 1002, 1013, 1102, 3013, 8013 Sample capacitor

Claims (7)

入力信号を変換することにより生成され、位相が順に90度ずつ異なる、第1、第2、第3、及び第4の変換信号がそれぞれ入力される、第1、第2、第3、及び第4の接続経路に、一方の端子がそれぞれ接続する、第1、第2、第3、及び第4の相間スイッチと、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの他方の端子に接続する相間容量と、を有する1つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に90度ずつ異なり、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの接続または開放を制御する、4相の制御信号を生成し、前記4相の制御信号を前記第1、前記第2、前記第3、及び前記第4の相間スイッチに出力する制御信号生成回路と、
前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、4相の出力信号を出力する第1、第2、第3、及び第4の出力バッファと、
を備え、
前記第1、前記第2、前記第3、及び前記第4の相間スイッチは、前記4相の制御信号に基づき、1/4周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第N(Nは1から4のいずれかの整数)の相間スイッチから昇順、または、降順である、
イコライザ回路。
First, second, third, and fourth converted signals that are generated by converting the input signal and that are different in phase by 90 degrees in order are input to the first, second, third, and fourth converted signals, respectively. First, second, third, and fourth interphase switches, and the first, second, third, and fourth interphase switches, each having one terminal connected to each of four connection paths. One or more interphase connections having an interphase capacitance connected to the other terminal of
By converting a reference signal of a predetermined frequency, the phase is different by 90 degrees in order, and the connection of the first, the second, the third, and the fourth interphase switch is controlled or opened. A control signal generating circuit that generates a control signal and outputs the four-phase control signal to the first, second, third, and fourth inter-phase switches;
First, second, third, and fourth output buffers connected to the first, second, third, and fourth connection paths, respectively, for outputting a four-phase output signal;
With
The first, the second, the third, and the fourth interphase switches are repeatedly connected in a predetermined order by a quarter period based on the control signal of the four phases,
The predetermined order is ascending order or descending order from the N-th phase switch (N is an integer from 1 to 4).
Equalizer circuit.
前記入力信号からの前記第1、前記第2、前記第3、及び前記第4の変換信号を生成する1つ以上の変換部をさらに備え、
前記1つ以上の変換部は、
前記入力信号を電流信号に変換する電圧電流変換回路と、
一方が前記電圧電流変換回路の出力側に接続し、他方が前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続する第1、第2、第3、及び第4のサンプルスイッチと、
一方が前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、他方が接地する第1、第2、第3、及び第4のサンプル容量と、
を有し、
前記第1、前記第2、前記第3、及び前記第4のサンプルスイッチは、前記4相の制御信号に基づき、1/4周期ずつ、前記第1、前記第2、前記第3、及び前記第4のサンプルスイッチの順で繰り返し接続される、
請求項1に記載のイコライザ回路。
One or more conversion units for generating the first, second, third, and fourth conversion signals from the input signal;
The one or more conversion units are:
A voltage-current conversion circuit for converting the input signal into a current signal;
The first, second, third, and second ones connected to the output side of the voltage-to-current converter circuit and the other connected to the first, second, third, and fourth connection paths, respectively. 4 sample switches,
First, second, third, and fourth sample capacitors, one connected to the first, second, third, and fourth connection paths, respectively, and the other connected to ground;
Have
The first, second, third, and fourth sample switches are based on the four-phase control signal, and the first, second, third, and It is repeatedly connected in the order of the fourth sample switch.
The equalizer circuit according to claim 1.
前記1つ以上の相間接続部は、前記第1、前記第2、前記第3、及び前記第4の接続経路に並列に接続し、
前記1つ以上の相間接続部のそれぞれにおける前記所定の順番は、互いに同じであり、
前記1つ以上の相間接続部のそれぞれが有する第1の相間スイッチは、互いに異なるタイミングで接続される、
請求項1または2に記載のイコライザ回路。
The one or more interphase connection portions are connected in parallel to the first, second, third, and fourth connection paths;
The predetermined order in each of the one or more interphase connecting portions is the same as each other,
The first interphase switch included in each of the one or more interphase connections is connected at different timings.
The equalizer circuit according to claim 1 or 2.
前記1つ以上の変換部は、互いに並列に設けられ、
前記1つ以上の相間接続部が、前記1つ以上の変換部のそれぞれに接続し、
前記1つ以上の変換部に接続されたそれぞれの前記1つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第1、前記第2、前記第3、及び前記第4の接続経路のうち、前記1つ以上の変換部のそれぞれから出力された信号の位相が逆相の関係となる1つ以上の接続経路に接続し、前記1つ以上の変換部のそれぞれから出力された信号の差を出力する、
請求項2に記載のイコライザ回路。
The one or more conversion units are provided in parallel with each other,
The one or more interphase connecting portions connect to each of the one or more converting portions;
The predetermined order in each of the one or more interphase connection units connected to the one or more conversion units is different from each other.
In the output buffer, the phase of the signal output from each of the one or more conversion units in the first, second, third, and fourth connection paths is in an opposite phase relationship. Connecting to one or more connection paths, and outputting a difference between signals output from each of the one or more conversion units;
The equalizer circuit according to claim 2.
前記1つ以上の変換部は、互いに並列に設けられ、
前記1つ以上の相間接続部が、前記1つ以上の変換部のそれぞれに接続し、
前記1つ以上の変換部に接続されたそれぞれの前記1つ以上の相間接続部における前記所定の順番は、互いに異なり、
前記出力バッファは、前記第1、前記第2、前記第3、及び前記第4の接続経路のうち、前記1つ以上の変換部のそれぞれから出力される信号の位相が同相の関係となる1つ以上の接続経路に接続し、前記1つ以上の変換部のそれぞれから出力された信号の和を出力する、
請求項2に記載のイコライザ回路。
The one or more conversion units are provided in parallel with each other,
The one or more interphase connecting portions connect to each of the one or more converting portions;
The predetermined order in each of the one or more interphase connection units connected to the one or more conversion units is different from each other.
In the output buffer, the phase of the signal output from each of the one or more conversion units in the first, second, third, and fourth connection paths is in phase 1 Connected to one or more connection paths, and outputs a sum of signals output from each of the one or more conversion units;
The equalizer circuit according to claim 2.
請求項4または5に記載のイコライザ回路と、請求項3に記載のイコライザ回路とが並列に設けられる、イコライザ回路。   An equalizer circuit, wherein the equalizer circuit according to claim 4 and the equalizer circuit according to claim 3 are provided in parallel. イコライザ回路と、
前記イコライザ回路から出力される信号をデジタル信号に変換するアナログ−デジタル変換部と、
前記デジタル信号の受信処理を行い、受信データを出力するデジタル受信処理部と、
を有する受信装置であって、
前記イコライザ回路は、
入力信号を変換することにより生成され、位相が順に90度ずつ異なる、第1、第2、第3、及び第4の変換信号がそれぞれ入力される、第1、第2、第3、及び第4の接続経路に、一方の端子がそれぞれ接続する、第1、第2、第3、及び第4の相間スイッチと、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの他方の端子に接続する相間容量と、を有する1つ以上の相間接続部と、
所定の周波数の参照信号を変換することにより、位相が順に90度ずつ異なり、前記第1、前記第2、前記第3、及び前記第4の相間スイッチの接続または開放を制御する、4相の制御信号を生成し、前記4相の制御信号を前記第1、前記第2、前記第3、及び前記第4の相間スイッチに出力する制御信号生成回路と、
前記第1、前記第2、前記第3、及び前記第4の接続経路にそれぞれ接続し、4相の出力信号を出力する第1、第2、第3、及び第4の出力バッファと、
を備え、
前記第1、前記第2、前記第3、及び前記第4の相間スイッチは、前記4相の制御信号に基づき、1/4周期ずつ、所定の順番で繰り返し接続され、
前記所定の順番は、第N(Nは1から4のいずれかの整数)の相間スイッチから昇順、または、降順である、
受信装置。
An equalizer circuit;
An analog-to-digital converter that converts a signal output from the equalizer circuit into a digital signal;
A digital reception processing unit for performing reception processing of the digital signal and outputting reception data;
A receiving device comprising:
The equalizer circuit is
First, second, third, and fourth converted signals that are generated by converting the input signal and that are different in phase by 90 degrees in order are input to the first, second, third, and fourth converted signals, respectively. First, second, third, and fourth interphase switches, and the first, second, third, and fourth interphase switches, each having one terminal connected to each of four connection paths. One or more interphase connections having an interphase capacitance connected to the other terminal of
By converting a reference signal of a predetermined frequency, the phase is different by 90 degrees in order, and the connection of the first, the second, the third, and the fourth interphase switch is controlled or opened. A control signal generating circuit that generates a control signal and outputs the four-phase control signal to the first, second, third, and fourth inter-phase switches;
First, second, third, and fourth output buffers connected to the first, second, third, and fourth connection paths, respectively, for outputting a four-phase output signal;
With
The first, the second, the third, and the fourth interphase switches are repeatedly connected in a predetermined order by a quarter period based on the control signal of the four phases,
The predetermined order is ascending order or descending order from the N-th phase switch (N is an integer from 1 to 4).
Receiver device.
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