JP2017118329A - 撮像装置、撮像方法、画像フレーム読出し制御回路および信号処理装置 - Google Patents

Abstract

【課題】電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において撮像周波数１２０Ｈｚで撮像を行うにあたり、フリッカの発生を抑制する。【解決手段】ベイヤ配列のカラーフィルタを装着した正方格子状に配置される複数の画素に対応して形成された画素アレイ２０１と、画素アレイ２０１に対して、Ｙ行のアドレスを選択する行選択回路部２０２と、Ｘ列毎に信号を読み出す列並列読出し回路部２０３を含む画像フレーム読出し制御部とを備え、画素部にはベイヤ配列のカラーフィルタを装着し、画素アレイ２０１の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素等として設定されるように構成され、画像フレーム読出し制御部は、非プログレッシブ方式を用い、２ライン毎に分割画像フレームを出力する構成とし、分割画像フレーム間隔を８．３３３ミリ秒に設定するとともに、画素アレイ２０１における各画素の電荷蓄積時間を１０ミリ秒に設定する。【選択図】図２

Description

本発明は、電源周波数が５０Ｈｚ圏であって、強度変化が１００Ｈｚとなる照明下において、フレーム周波数が１２０Ｈｚとなる撮像を行う単板式のＣＭＯＳを搭載した撮像素子、その撮像方法、画像フレーム読出し制御回路および信号処理装置に関するものである。

電源周波数５０Ｈｚ圏においては、蛍光灯などの照明機器は、整流後の脈動周波数である１００Ｈｚに応じた照明強度変化を示す。このような照明強度変化下において、撮像装置の撮像フレーム周波数が６０Ｈｚの撮像を行うと、照明強度変化の周波数が撮像フレーム周波数の整数倍になっていないので、フリッカが生じる。

そこで、このようなフリッカ対策として、電子シャッター期間を（１/１００）秒（＝１０ミリ秒）に設定すること等が行われている（特許文献１〜３を参照）。これは、照明強度変化の位相と電子シャッターの位相がどのようにずれていても、１０ミリ秒の間に入射される光量が一定に保たれるので、フリッカが生じないという知見に基づく。

近年、スーパーハイビジョンシステムに搭載することを目的とした３３００万画素のＣＭＯＳ型撮像素子が知られている（下記非特許文献１を参照）。
また、３３００万画素を有するＣＭＯＳ型撮像素子の画素にベイヤカラーフィルタを装着した、単板式のカメラが知られている（非特許文献２を参照）。
スーパーハイビジョンの開発においては、上述したフリッカ対策の構築が急務であることから、上記ベイヤカラーフィルタを装着した正方格子状の画素群を有するＣＭＯＳ型撮像素子についても上述した手法を用いることができれば、既存の技術の利用が図れて効率的である。

特開平５−０９１３７３号公報 特開平６−１２５４９５号公報 特開２０００−２９９８２２号公報

T. Watabe et al., "A 33Mpixel 120fps CMOS Image Sensor Using 12b Column-Parallel Pipelined Cyclic ADCs," ISSCC Digest of Technical Papers, pp. 388-389, 2012. H.Shimamoto et al., "A Compact 120 Frames/sec UHDTV2 Camera with 35mm PL Mount Lens" SMPTE Motion Imaging Journal, vol.123, no.4, pp.21-28, 2014.

しかしながら、照明強度変化が１００Ｈｚの照明下において、スーパーハイビジョンの規格とされている１２０Ｈｚの撮像フレーム周波数により撮像を行った場合には、２０Ｈｚのフリッカが生じてしまう。この場合、撮像フレーム間隔が（１/１２０）秒＝８．３３３ミリ秒であるため、電子シャッター期間を１０ミリ秒に設定すると、撮像フレーム間隔に対する電子シャッター期間が１より大きい６／５に設定されることになるので撮像の
実行自体が困難となってしまう。

本発明は、上記事情に鑑みなされたものであり、複数の単位フィルタを規則性のある格子状に配列されてなるカラーフィルタが、画素上に装着された単板式の撮像素子で撮像した場合においても、照明強度変化が１００Ｈｚの場合において、撮像フレーム周波数が１２０Ｈｚで撮像をしたときに生じるフリッカを低減することが可能な撮像装置、撮像方法、画像フレーム読出し制御回路および信号処理装置を提供することを目的とするものである。

本発明の撮像装置は、
装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された、入射光に応じて電荷が発生する光電変換部と、
該光電変換部に対して、Ｙ行とＸ列のいずれか一方のアドレスを選択して駆動する行もしくは列選択回路部、およびＹ行とＸ列のいずれか他方毎に信号を読み出す列もしくは行並列読出し回路部を含む画像フレーム読出し制御部とを有し、
前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定されるように構成され、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、１つの前記カラーフィルタが装着される画素の対応ライン数に等しいライン数毎に分割画像フレームを出力するように制御するものであり、かつ前記分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とするものである。

ここで、上記および下記「前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして出力されるように構成され」とは、「前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、およびＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに物理的に設定される」場合、さらに、「前記光電変換部の画素は、信号処理部の信号処理によりＸ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに画素数が拡張される、または、縮小される」場合の両方を含むものとする。

なお、後者については、具体的にはハードウエアまたはソフトウェア等を用いて画素補間処理を行ってＸ方向、Ｙ方向に、上記各々の画素数に拡張されて、または、縮小されて出力される場合が含まれる。
ここで、上記「行もしくは列選択回路部」と上記「列もしくは行並列読出し回路部」の関係は、行選択回路部が採用されるときは列並列読出し回路部が採用され、列選択回路部が採用されるときは行並列読出し回路部が採用される。

また、ここで、上記「装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された」とは、撮像素子の画素に装着されるＲ、Ｇ、ＢやＷ（白色）等の単位フィルタを、カラーフィルタ毎に、規則性のある格子状に画素配列して形成した状態をいう。

また、上記「非プログレッシブ方式」とは、撮像素子の１方向から順番に走査される方式であるプログレッシブ方式とは異なる、いわゆる飛越し走査方式を指称するものである。

また、本願明細書において、上記「画像フレーム」は、ｐライン毎に飛越し走査により
形成されたライン群、すなわち２ｐｎ＋１行と２ｐｎ＋２行と…２ｐｎ＋ｐ行により構成された奇数フレームと、２ｐｎ＋（ｐ＋１）行と、２ｐｎ＋（ｐ＋２）行と…２ｐｎ＋２ｐ行により構成された偶数フレームとを含む。なお、上記ｐは０または正の整数を表す。
ここで、奇数フレーム同士あるいは偶数フレーム同士のみならず、奇数フレームと偶数フレームの間隔も画像フレーム間隔と称されることが多い。
しかしながら、本願明細書においてそのようにすると、発明の本質的部分において紛らわしくなる可能性があるので、奇数フレーム同士、あるいは偶数フレーム同士の間隔は画像フレーム間隔と称するが、奇数フレームと偶数フレームの間隔は、便宜的に、分割画像フレーム間隔と称することとする。

また、前記カラーフィルタがベイヤカラーフィルタであり、前記カラーフィルタが装着される画素の対応ライン数に等しいライン数が２であることが好ましい。

また、前記画像フレーム読出し制御部は、画像フレーム間隔に対する各画素の１電荷蓄積時間が６／１０となるように制御するように構成されていることが好ましい。
また、前記光電変換部が、前記規則性のある格子状に配列された複数の画素において画素共有されるように構成されていることが好ましい。

また、本発明の撮像方法は、
装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された画素回路について、該複数の画素に各々入射する光に応じた電荷が発生するように光電変換を行わせ、
前記光電変換を行う画素に対して、Ｙ行のアドレスおよびＸ列のアドレスを指定することにより、画像フレーム読出しを所定の順序で行うＣＭＯＳ型の撮像装置による撮像方法であって、
前記光電変換を行う画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定されるように制御し、
画像フレーム読出しは、非プログレッシブ方式を用い、１つの前記カラーフィルタが装着される画素の対応ライン数に等しいライン数毎に分割画像フレームを読み出すように制御し、
該分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定するように制御することを特徴とするものである。

また、本発明の画像フレーム読出し制御回路は、
装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された、入射光に応じて電荷が発生する光電変換部に対して画像フレーム読出し制御信号を出力する画像フレーム読出し制御回路であって、
Ｙ行のアドレスを選択して当該Ｙ行に含まれる画素を駆動する行選択回路部およびＸ列のアドレスを選択して当該Ｘ列に含まれる画素からの信号を読み出す列並列読出し回路部を含み、
前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして設定されるように制御し、
前記画像フレームの読出しは、非プログレッシブ方式を用い、１つの前記カラーフィルタが装着される画素の対応ライン数に等しいライン数毎に分割画像フレームを読み出すように制御し、かつ、該分割画像フレームの間隔は８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定されるとともに、前記光電変換部における各画素の蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記光電変換部に向けて所定の順序で出力されるように制御することを特徴とするものである。

また、本発明の信号処理装置は、
装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された、入射光に応じて電荷が発生する光電変換部と、Ｙ行のアドレスを選択して該光電変換部の当該Ｙ行に含まれる画素を駆動する行選択回路部と、Ｘ列のアドレスを選択して該光電変換部の当該Ｘ列に含まれる画素からの信号を読み出す列読出し回路部とを備え、前記行選択回路部または前記列読出し回路部から出力された分割画像フレーム信号により前記光電変換部から分割画像フレームを読み出す信号処理装置であって、
前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして設定されるように制御し、
前記分割画像フレームの読出しは、非プログレッシブ方式を用い、１つの前記カラーフィルタが装着される対応ライン数に等しいライン数毎に前記分割画像フレームを構成するように制御し、
前記分割画像フレームの間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記行選択回路部または前記列読出し回路部から前記光電変換部に向けて所定の順序で前記分割画像フレーム信号を出力させるように制御し、
前記１つのカラーフィルタが装着される画素の対応ライン数に等しいライン数毎に信号が存在する分割画像フレームにおいて、該対応ライン数に等しいライン数毎に画素補間により画素信号を生成する複数ライン毎インターレースプログレッシブ変換部を備えたことを特徴とするものである。

本発明の撮像装置、撮像方法、画像フレーム読出し制御回路および信号処理装置においては、有効画素が、Ｘ方向とＹ方向に、７６８０画素と４３２０画素、または３８４０画素と２１６０画素、のいずれかとして出力されるように構成され、
複数ライン毎のインターレース方式の、非プログレッシブ方式により駆動し、フレーム周波数を１２０Ｈｚとし、電子シャッター期間を１０ミリ秒に設定することにより、２ｐｎ＋１行と２ｐｎ＋２行と…２ｐｎ＋ｐ行により構成された奇数フレーム同士あるいは２ｐｎ＋（ｐ＋１）行と、２ｐｎ＋（ｐ＋２）行と…２ｐｎ＋２ｐ行により構成された偶数フレーム同士の画像フレーム間隔を１６．６６７ミリ秒、奇数フレームと偶数フレームの分割画像フレーム間隔を８．３３３ミリ秒で信号読出しを行うとともに、各画素の蓄積時間を１０ミリ秒としている（n、pは共に０または正の整数）。

すなわち、照明強度変化が１００Ｈｚの照明下において、スーパーハイビジョンの規格とされている１２０Ｈｚの撮像フレーム周波数により撮像を行った場合には、２０Ｈｚのフリッカが生じてしまう。これを防止するために、電子シャッター速度を１０ミリ秒に設定した場合、撮像フレーム間隔（分割画像フレーム間隔）が（１／１２０）秒＝８．３３３ミリ秒であるため、撮像フレーム間隔（分割画像フレーム間隔）に対する電子シャッター期間が１より大きい６／５に設定されることになるので撮像を行うことが困難となってしまう。

しかし、本発明においては、電子シャッター速度を１０ミリ秒とし、撮像フレーム間隔を（１/１２０）秒＝８．３３３ミリ秒としたとしても、走査方式として、複数ライン毎のインターレース方式の非プログレッシブ方式を採用しているので、撮像フレーム間隔（画像フレーム間隔（分割画像フレーム間隔の倍の間隔：奇数フレーム同士あるいは偶数フレーム同士の間隔））に対する電子シャッター期間を１より小さい値の６／１０に設定することができるので、画素がベイヤカラーフィルタを実装した正方格子状に配列された場
合であっても、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行う際に生じるフリッカの発生を阻止することができる。

本発明の第１の実施形態に係る画素共有なしの正方格子状画素の等価回路図である。 図１に示す画素回路にベイヤカラーフィルタを装着した画素アレイおよび画像フレーム読出し制御回路を備えた撮像装置を示すブロック図である。 ベイヤカラーフィルタを装着した正方格子状の画素配置図である。 図１に示す構成の第１の実施形態を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。 図１に示す構成の第１の実施形態を用いて信号読出しを行った場合における４ｎ＋１行と４ｎ＋２行から構成される奇数フレームから画素補間により全画像信号を形成する信号処理方法を示すものである。 図１に示す構成の第１の実施形態を用いて信号読出しを行った場合における４ｎ＋３行と４ｎ＋４行から構成される偶数フレームから画素補間により全画像信号を形成する信号処理方法を示すものである。 図１に示す構成の第１の実施形態を用いて信号読出しを行う信号処理装置の構成を示すブロック図（フローチャート）である。 １００Ｈｚの照明強度変化の例と、１２０Ｈｚの２ライン毎のインターレース方式における蓄積時間の時系列的な関係を示すタイムチャートである。 本発明の第２の実施形態に係る縦２画素共有の正方格子状画素の等価回路図である。 図９に示す構成の第２の実施形態を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。 本発明の第３の実施形態に係る縦２画素横２画素の４画素共有の正方格子状画素の等価回路図である。 図１１に示す画素配置の第３の実施形態を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。

以下、本発明の実施形態について、上記図面を参照しながら説明する。

＜第１の実施形態＞
まず、第１の実施形態に係るＣＭＯＳ型撮像装置に用いられる、１画素あたり４トランジスタ使用の画素回路の等価回路図を、図１を用いて説明する。なお、この等価回路図に示す画素回路は、ＣＭＯＳ型撮像装置の画素アレイの各画素に対応して設けられる。

図１に示すように、この画素回路は、フォトダイオード（ＰＤ：４１１）、電荷転送トランジスタ（ＴＸ：４１２）、浮遊拡散容量（ＦＤ：４１３）、リセットトランジスタ（ＲＳＴ：４１４）、ソースフォロアアンプトランジスタ（ＳＦ：４１５）、選択トランジスタ（ＳＥＬ：４１６）、画素電源部（ＶＤＤ：４１７）、および画素出力部（ＯＵＴ：４１８）から構成される。

また、この画素回路においては、ベイヤ配列のカラーフィルタが４画素単位の正方格子状に、図３に示すように隙間なく多数個装着されて、図２に示す画素アレイ２０１が構成されている。
画素アレイ２０１は、Ｙ方向走査部２０２、Ｘ方向走査部２０３、タイミングジェネレータ２０４および出力回路２０５とともに撮像装置（イメージセンサ）２００を構成している。なお、撮像装置２００のうち、Ｙ方向走査部２０２、Ｘ方向走査部２０３、タイミ
ングジェネレータ２０４および出力回路２０５は、本発明に係る画像フレーム読出し制御回路を構成する。

図１の画素回路４００において、ＰＤ４１１は、入射光の強度に応じた量の負電荷を蓄積する。このＰＤ４１１のアノードは接地され、カソードはＴＸ４１２を介してＳＦ４１５のゲートに接続される。ＴＸ４１２のゲートは、Ｙ方向走査部２０２からの信号線Ｌ_Ｔに接続され、転送信号が入力される。

ＳＦ４１５およびＳＥＬ４１６は、ＶＤＤ４１７と出力部４１８との間に直列接続される。ＳＥＬ４１６のゲートは、Ｙ方向走査部２０２からの信号線Ｌ_Ｓに接続され、選択信号が入力される。ＲＳＴ４１４は、ＶＤＤ４１７とＳＦ４１５のゲートとの間に接続される。ＲＳＴ４１４のゲートは、Ｙ方向走査部２０２からの信号線Ｌ_Ｒに接続され、リセット信号を入力される。
また、ＦＤ４１３は、ＳＦ４１５のゲートに接続される。

ＰＤ４１１をリセットするためには、ＳＥＬ４１６がオフ状態でＴＸ４１２とＲＳＴ４１４をオン状態とする。これにより、ＰＤ４１１に蓄積されていた負電荷がＴＸ４１２とＲＳＴ４１４を介して、ＶＤＤ４１７に放出され、リセット動作が終了する。

ＰＤ４１１のリセット動作終了時から入射光による電荷の蓄積が開始する。すなわち、転送信号およびリセット信号が「Ｌ」状態となり、ＴＸ４１２とＲＳＴ４１４がオフ状態となると、入射光の強度に応じた量の電荷がＰＤ４１１に蓄えられ、電荷蓄積時間が開始する。

一方、蓄積時間の終了は以下のように行われる。すなわち、まず、選択信号を「Ｈ」レベルにしてＳＥＬ４１６をオン状態とし、リセット信号を所定時間だけ「Ｈ」レベルにしてＲＳＴ４１４をオン状態とすることでＦＤ４１３をリセットする。次いで、転送信号を所定時間だけ「Ｈ」レベル状態にしてＴＸ４１２をオン状態とすることで、ＰＤ４１１の蓄積電荷がＦＤ４１３に移動され、ＴＸ４１２がオフとなった時点でＰＤ４１１の蓄積時間が終了する。

また、図２に示すタイミングジェネレータ２０４は、Ｙ方向走査部２０２に行選択アドレス信号および駆動制御信号を送出するとともに、Ｘ方向走査部２０３に列選択アドレス信号および読出し制御信号を送出する。Ｙ方向走査部２０２は、Ｙ方向走査回路および電圧レベルシフト回路の機能を有しており、入力された行選択アドレス信号および駆動制御信号に応じて、画素アレイ２０１の所定の複数行を順次選択し、選択した行の信号線Ｌ_Ｔ，Ｌ_Ｒ，Ｌ_Ｓを介して、その行の各画素回路４００に転送信号、リセット信号および選択信号を送出する。

また、Ｘ方向走査部２０３は、Ｘ方向走査回路およびカラム回路の機能を有しており、Ｙ方向走査部２０２によって選択された所定の行の複数の画素回路４００から複数のＹ方向信号線Ｌ_Ｖに出力された電流を複数の所定の信号に変換する。
さらに、出力回路２０５は、Ｘ方向走査部２０３で生成された複数の画素信号を外部に出力する。

図４は、図１に示す画素回路４００を用いて、信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。なお、第１の実施形態（および以下の第２の実施形態）においては、画像フレームレートが１２０Ｈｚで、２ライン毎インターレース走査の非プログレッシブ走査を採用している。

図４において、各グラフは、ＳＥＬ４１６、ＲＳＴ４１４、ＴＸ４１２の信号波形を示すものであり、ＳＥＬ、ＲＳＴおよびＴＸの後段に記されたかっこの中の数字は、図３中での対応ライン（行）上の画素であることを示している。なお、各対応画素の蓄積時間を黒帯で示す。また、第１の実施形態において、ｎは０から（４３２０／４）−１＝１０７９に設定されている。

この画素回路４００では、まず、第１ライン上の画素について、ＰＤ４１１をリセットするために、ＳＥＬ４１６がオフ状態（ＳＥＬ（１）が「Ｌ」レベル）でＲＳＴ４１４とＴＸ４１２を同時にオン状態（ＲＳＴ（１）とＴＸ（１）が「Ｈ」レベル）とした後、同時にオフ状態（ＲＳＴ（１）とＴＸ（１）が「Ｌ」レベル）とする（図４の矢印Ａ１を参照）。これにより、ＰＤ４１１とＦＤ４１３の信号電荷がＴＸ４１２とＲＳＴ４１４を介してＶＤＤ４１７に放出されることになり、ＰＤ４１１のリセット処理が終了する。この直後から、ＰＤ４１１の蓄積時間が開始される。

また、蓄積時間が開始されたのち、ＳＥＬ４１６がオン状態（ＳＥＬ（１）が「Ｈ」レベル）となる（図４中の矢印Ｂを参照）ことで、当該画素が選択され、その際に、ＲＳＴ４１４がオン状態（ＲＳＴ（１）が「Ｈ」レベル）となることでＦＤ４１３がリセットされ、ＲＳＴ４１４がオフ状態（ＲＳＴ（１）が「Ｌ」レベル）の時、ＦＤ４１３の電荷が放出された状態の値（リセット電位）が読みだされる。

次に蓄積時間においてＲＳＴ４１４がオフ状態（ＲＳＴ（１）が「Ｌ」レベル）となった後にＴＸ４１２がオン状態（ＴＸ（１）が「Ｈ」レベル）になると、ＰＤ４１１に畜積されていた信号電荷がＦＤ４１３に移動し、さらにＴＸ４１２がオフ状態（ＴＸ（１）が「Ｌ」レベル）になると、このときの電位が読みだされる（図４のＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）、蓄積時間（１）のタイムチャート：矢印Ｃ１を参照）。このときＰＤ４１１の蓄積時間が終了する。このように、当該画素が選択されてから、ＲＳＴ４１４がオフ状態となったのちにＴＸ４１２がオフ状態となるまでの時間が各画素の１蓄積時間となる。なお、この蓄積時間は、例えば（１/１００）秒（＝１０ミリ秒）に設定される。

この後、第（１）行目に続いて第（２）行目の画素についても順次同様に行われ（図４の黒帯に示すように、矢印Ａ２のタイミングでＰＤ４１１の蓄積時間が開始され、矢印Ｃ２のタイミングでＰＤ４１１の蓄積時間が終了する）、続いて、第（５）行目、第（６）行目・・・第（４ｎ＋１）行目、第（４ｎ＋２）行目の奇数フレームの画素についても順次、同様にして行われる。

一方、第（３）行目、に続いて第（１）行目の上記処理と同様の信号読出し処理が行われ（図４のＳＥＬ（３）、ＲＳＴ（３）、ＴＸ（３）および蓄積時間（３）のタイムチャートを参照）、第（３）行目全体の信号読出しが終了する。この後、第（４）行目、第（７）行目、第（８）行目・・・、第（４ｎ＋３）行目、第（４ｎ＋４）行目の偶数フレームの信号読出し処理についても順次、同様にして行われる。

すなわち、本実施形態における撮像装置においては、２ライン毎のインターレース走査により読出し操作を行っており、まず、（１）行目、（２）行目、・・・、（４ｎ＋１）行目、（４ｎ＋２）行目を順次選択して信号を読み出して奇数フレームの信号を読み出し、奇数フレームの画像信号を出力する。続いて、（３）行目、（４）行目、・・・、（４ｎ＋３）行目、（４ｎ＋４）行目を順次選択して偶数フレームの信号を読み出し、偶数フレームの画像信号を出力する。

なお、奇数フレームと偶数フレームの時間間隔（分割画像フレーム間隔）は（１/１２
０）秒＝８．３３３ミリ秒に設定される。また、奇数フレーム同士、および偶数フレーム同士の時間間隔（画像フレーム間隔）は（１/６０）秒＝１６．６６７ミリ秒に設定される。

また、（１）行目、（２）行目、・・・、（４ｎ＋１）行目、（４ｎ＋２）行目の奇数フレームと、（３）行目、（４）行目、・・・、（４ｎ＋３）行目、（４ｎ＋４）行目の偶数フレームは、分割画像フレーム間隔が上述したように８．３３３ミリ秒となり、一方が電荷を蓄積しているときに他方が信号を読み出すように構成されている。奇数フレームと偶数フレームの蓄積時間同士が一部重複するように設定しているのは、各蓄積時間を１０ミリ秒に設定しながら、奇数フレーム同士あるいは偶数フレーム同士の間隔（画像フレーム間隔）を１６．６６７ミリ秒（６０Ｈｚ）に設定するためである。

ここで、図５に、（１）行目、（２）行目、・・・、（４ｎ＋１）行目、（４ｎ＋２）行目の奇数フレームから、奇数フレームの（３）行目、（４）行目、・・・、（４ｎ＋３）行目、（４ｎ＋４）行目を生成する画素補間について示す。３行目のＧをＧ３と表記すると、Ｇ３＝（Ｇ１＋Ｇ５）／２、４行目のＧをＧ４と表記すると、Ｇ４＝（Ｇ２＋Ｇ６）／２、３行目のＲをＲ３と表記すると、Ｒ３＝（Ｒ１＋Ｒ５）／２、４行目のＢをＢ４と表記すると、Ｂ４＝（Ｂ２＋Ｂ６）／２と、各々計算される。

さらに、図６に、（３）行目、（４）行目、・・・、（４ｎ＋３）行目、（４ｎ＋４）行目の偶数フレームから、偶数フレームの（１）行目、（２）行目、・・・、（４ｎ＋１）行目、（４ｎ＋２）行目を生成する画素補間について示す。５行目のＧはＧ５と表記すると、Ｇ５＝（Ｇ３＋Ｇ７）／２、６行目のＧはＧ６と表記すると、Ｇ６＝（Ｇ４＋Ｇ８）／２、５行目のＲをＲ５と表記すると、Ｒ５＝（Ｒ３＋Ｒ７）／２、６行目のＢをＢ６と表記すると、Ｂ６＝（Ｂ４＋Ｂ８）／２と、各々計算される。

図５と図６に示すようにして、２ライン毎のインターレースプログレッシブ変換の画素補間処理を行い、奇数フレームから奇数フレームの全画素情報を生成し、偶数フレームから偶数フレームの全画素情報を生成する。
図７に、本実施形態に係る信号処理装置のブロック図（フローチャート）を示す。この信号処理装置は、ＦＰＮ（Fixed Pattern Noise）キャンセル手段Ｓ１、ゲインコントロール手段Ｓ２、２ライン毎インターレースプログレッシブ変換手段Ｓ３、デモザイク処理手段Ｓ４、リニアマトリクス処理手段Ｓ５およびガンマ・ニー処理手段Ｓ６、を備えている。

ここで、ＦＰＮキャンセル手段Ｓ１は、ＦＰＮ（固定パターン雑音）を除去する機能を有し、ゲインコントロール手段Ｓ２は、ＲＧＢのそれぞれのゲインを調整して明るくする機能を有する。また、２ライン毎インターレースプログレッシブ変換手段Ｓ３は、２ライン毎のインターレースによる画像信号から、プログレッシブに変換する機能を有し、映像信号はＲＧＧＢのデュアルグリーン信号として形成される。
さらに、デモザイク処理手段Ｓ４は、ＲＧＧＢのデュアルグリーン信号から、フルＲＧＢの信号に変換する機能を有する。
また、上記リニアマトリクス処理手段Ｓ５は、ＲＧＢ入力信号に３×３マトリクスの演算処理を施すことで色補正を行う機能を有する。
さらに、ガンマ・ニー処理手段Ｓ６は、信号にガンマ処理とニー処理を施す機能を有する。
なお、ガンマは、出力電圧をＹ、入力電圧をＸとすると、Ｙ＝Ｘ^０．４５
で表され、ニーは、所定のレベルを超える信号を大幅に利得圧縮することが可能である。

すなわち、本実施形態に係る信号処理装置においては、従来技術とは異なり、２ライン
毎のインターレースプログレッシブ変換処理を行い、引き続いてデモザイク処理を行う。これにより、ベイヤ配列のカラーフィルタを装着した正方格子状の画素配列から、２ライン毎のインターレース走査により奇数フレームと偶数フレームを読み出し、２ライン毎のインターレースプログレッシブ変換により奇数フレームと偶数フレームの全画素情報を生成し、デモザイク処理により、全画素の色情報を生成する。
上述した第１の実施形態によれば、図８に示すように、照明機器等が１００Ｈｚ（電源周波数が５０Ｈｚ圏）の照明強度下において、２ライン毎のインターレース方式を採用することにより、イメージセンサ（撮像装置）２００において、ベイヤ配列のカラーフィルタを装着した画素（フォトダイオード）の１電荷蓄積時間を１０ミリ秒に設定するとともに、撮像フレーム周波数を１２０Ｈｚとしてスーパーハイビジョンに適合させつつ、フリッカの発生を阻止するようにしている。

すなわち、フリッカの発生を阻止するために、電子シャッター速度を１０ミリ秒に設定した場合には、撮像フレーム間隔（分割画像フレーム間隔）が（１／１２０）秒＝８．３３３ミリ秒であるため、撮像フレーム間隔に対する電子シャッター期間が１より大きい６／５に設定されることになる。

そこで、本実施形態においては、ベイヤ配列のカラーフィルタを装着した画素において、電子シャッター速度を１０ミリ秒とし、分割画像フレーム間隔を（１/１２０）秒＝８．３３３ミリ秒としたとしても、２ライン毎のインターレース方式を採用しているので、画像フレーム間隔（奇数フレーム同士あるいは偶数フレーム同士）に対する電子シャッター期間を１より小さい値（本実施形態では２ライン毎のインターレース方式を採用しているので６／１０）に設定することができるので、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。

＜第２の実施形態＞
第２の実施形態に係るＣＭＯＳ型撮像装置は、図９に示すように、縦方向に２つの画素の読み出し回路部を共有している２画素を共有した構造を有するものである。

なお、第２の実施形態においては、第１の実施形態と重複する部分も多いことから、そのような部分については適宜、簡単に説明する。特に、図２に基づく装置構成および図３に基づくベイヤ配列の構成、図５、６による２ライン毎の画素補間方法、および図７の信号処理装置のブロック図（フローチャート）は略同様であるので、その詳細な説明は省略する。
すなわち、この第２の実施形態に係るＣＭＯＳ型撮像装置の画素回路は、図９に示すように、２画素共有タイプであって、２つのフォトダイオード（ＰＤ）９１１−Ａ，Ｂ、２つの電荷転送トランジスタ（ＴＸ）９１２−Ａ，Ｂ、浮遊拡散容量（ＦＤ）９１３、リセットトランジスタ（ＲＳＴ）９１４、ソースフォロアアンプ（ＳＦ）９１５、選択トランジスタ（ＳＥＬ）９１６、画素電源部（ＶＤＤ）９１７、および画素出力部（ＯＵＴ）９１８から構成される。

図１０は、図９に示す画素回路と図３に示すベイヤ配列カラーフィルタの画素配置を用いて信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。かっこ内の数字は、第何行目に配置された画素であるかを示す数字である。例えば、ＳＥＬ（１、２）、ＲＳＴ（１、２）と記載されているのは、第１行目と第２行目の２画素が画素共有されているＳＥＬとＲＳＴの入力信号を示す。ＴＸ（１）、ＴＸ（２）として表されるＴＸは、それぞれ第１行目と第２行目の画素のＴＸを示す。蓄積時間（１）と蓄積時間（２）の黒帯は、それぞれ第１行目の画素のＰＤ９１１−Ａと第２行目の画素のＰＤ９１１−Ｂの蓄積時間を示す。

第２の実施形態における撮像装置においては、まず、第（１）行目、第（２）行目の画素をＳＥＬ（１，２）で選択し、ＴＸ（１）とＴＸ（２）で第１行目の画素のＰＤ９１１−Ａと第２行目の画素のＰＤ９１１−Ｂから信号を読み出す（図１０の黒帯に示すように、矢印Ａ１のタイミングでＰＤ９１１−Ａの蓄積時間が開始され、矢印Ｃ１のタイミングでＰＤ９１１−Ａの蓄積時間が終了し、一方、矢印Ａ２のタイミングでＰＤ９１１−Ｂの蓄積時間が開始され、矢印Ｃ２のタイミングでＰＤ９１１−Ｂの蓄積時間が終了する）。続いて、第（５）行目、第（６）行目の画素をＳＥＬ（５，６）で選択し、ＴＸ（５）とＴＸ（６）で第５行目の画素のＰＤ９１１−Ａと第６行目の画素のＰＤ９１１−Ｂから信号を読み出す。この処理を、４ｎ＋１行目と４ｎ＋２行目の信号読出しまで継続して行い、奇数フレームを生成する。

続いて、第（３）行目、第（４）行目の画素をＳＥＬ（３，４）で選択し、ＴＸ（３）とＴＸ（４）で第３行目の画素のＰＤ９１１−Ａと第４行目の画素のＰＤ９１１−Ｂから信号を読み出す。続いて、第（７）行目、第（８）行目の画素をＳＥＬ（７，８）で選択し、ＴＸ（７）とＴＸ（８）で第７行目の画素のＰＤ９１１−Ａと第８行目の画素のＰＤ９１１−Ｂから信号を読み出す。この処理を、４ｎ＋３行目と４ｎ＋４行目の信号読出しまで継続して行い、偶数フレームを生成する。

なお、奇数フレームと偶数フレームの時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設定される。

奇数フレームに、２ライン毎のインターレースプログレッシブ変換を行う手法は図５と同様であり、偶数フレームに、２ライン毎のインターレースプログレッシブ変換を行う手法は図６と同様である。また、第２の実施形態装置に用いられる信号処理装置は図７と同様に構成されている。

また、第２の実施形態において、ｎは０から（４３２０／４）−１＝１０７９に設定されている。

これにより、第２の実施形態においては、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。

＜第３の実施形態＞
第３の実施形態に係るＣＭＯＳ型撮像装置は、図１１に示すように、縦方向に２つの画素読み出し回路部と横方向に２つの画素読み出し回路部を共有している４画素共有の構造を有するものである。

なお、第３の実施形態においては、第１の実施形態と重複する部分も多いことから、そのような部分については適宜、簡単に説明する。特に、図２に基づく装置構成および図３に基づくベイヤ配列の構成、および図７の信号処理装置のブロック図（フローチャート）は略同様であるので、その詳細な説明は省略する。
すなわち、図１１に示すように、この画素回路１１００は、４つのフォトダイオード（ＰＤ）１１１１−Ａ〜Ｄ、４つの電荷転送トランジスタ（ＴＸ）１１１２−Ａ〜Ｄ、浮遊拡散容量（ＦＤ）１１１３、リセットトランジスタ（ＲＳＴ）１１１４、ソースフォロアアンプ（増幅トランジスタ：ＳＦ）１１１５、選択トランジスタ（ＳＥＬ）１１１６、画素電源部（ＶＤＤ）１１１７、および画素出力部（ＯＵＴ）１１１８から構成される。

図１２は、図１１に示す画素回路と図３に示すベイヤ配列カラーフィルタの画素配置を
用いて信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。かっこ内の数字は、第何行目第何番目の配置の画素であるかを示すものである。例えば、ＳＥＬ（１Ａ、１Ｂ、２Ｃ、２Ｄ）、ＲＳＴ（１Ａ、１Ｂ、２Ｃ、２Ｄ）と記載されているのは、第１行目Ａ番目とＢ番目、第２行目Ｃ番目とＤ番目の４画素が画素共有されているＳＥＬとＲＳＴの入力信号を示す。ＴＸ（１Ａ）、ＴＸ（１Ｂ）、ＴＸ（２Ｃ）、ＴＸ（２Ｄ）として表されるＴＸは、それぞれ第１行目Ａ番目とＢ番目、第２行目Ｃ番目とＤ番目の画素のＴＸを示す。蓄積時間（１Ａ（矢印Ａ１と矢印Ｃ１の期間））、蓄積時間（１Ｂ（矢印Ａ２と矢印Ｃ２の期間））、蓄積時間（２Ｃ（矢印Ａ３と矢印Ｃ３の期間））、蓄積時間（２Ｄ（矢印Ａ４と矢印Ｃ４の期間））の黒帯は、それぞれ第１行目Ａ番目とＢ番目、第２行目Ｃ番目とＤ番目の画素のＰＤ１１１１−Ａ〜Ｄの蓄積時間を示す。

第３の実施形態における撮像装置においては、まず、第（１）行目Ａ番目とＢ番目、第（２）行目Ｃ番目とＤ番目の画素をＳＥＬ（１Ａ、１Ｂ、２Ｃ、２Ｄ）で選択し、ＴＸ（１Ａ）とＴＸ（１Ｂ）で第１行目Ａ番目とＢ番目の画素のＰＤ１１１１−Ａ、Ｂから信号を読み出し、この後、ＴＸ（２Ｃ）とＴＸ（２Ｄ）で第２行目Ｃ番目とＤ番目の画素のＰＤ１１１１−Ｃ、Ｄから信号を読み出す。
続いて、第（５）行目Ａ番目とＢ番目、第（６）行目Ｃ番目とＤ番目の画素をＳＥＬ（５Ａ、５Ｂ、６Ｃ、６Ｄ）で選択し、ＴＸ（５Ａ）とＴＸ（５Ｂ）で第５行目Ａ番目とＢ番目の画素のＰＤ１１１１−Ａ、Ｂから信号を読み出し、ＴＸ（６Ｃ）とＴＸ（６Ｄ）で第６行目Ｃ番目とＤ番目の画素のＰＤ１１１１−Ｃ、Ｄから信号を読み出す。
この処理を、４ｎ＋１行目と４ｎ＋２行目の信号読出しまで継続して行い、奇数フレームを生成する。

続いて、第（３）行目Ａ番目とＢ番目、第（４）行目Ｃ番目とＤ番目の画素をＳＥＬ（３Ａ、３Ｂ、４Ｃ、４Ｄ）で選択し、ＴＸ（３Ａ）とＴＸ（３Ｂ）で第３行目Ａ番目とＢ番目の画素のＰＤ１１１１−Ａ、Ｂから信号を読み出し、ＴＸ（４Ｃ）とＴＸ（４Ｄ）で第４行目Ｃ番目とＤ番目の画素のＰＤ１１１１−Ｃ、Ｄから信号を読み出す。
続いて、第（７）行目Ａ番目とＢ番目、第（８）行目Ｃ番目とＤ番目の画素をＳＥＬ（７Ａ、７Ｂ、８Ｃ、８Ｄ）で選択し、ＴＸ（７Ａ）とＴＸ（７Ｂ）で第７行目Ａ番目とＢ番目の画素のＰＤ１１１１−Ａ、Ｂから信号を読み出し、ＴＸ（８Ｃ）とＴＸ（８Ｄ）で第８行目Ｃ番目とＤ番目の画素のＰＤ１１１１−Ｃ、Ｄから信号を読み出す。
この処理を、４ｎ＋３行目と４ｎ＋４行目の信号読出しまで継続して行い、偶数フレームを生成する。

なお、奇数フレームと偶数フレームの時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設定される。

奇数フレームに、２ライン毎のインターレースプログレッシブ変換を行う手法は図５と同様であり、偶数フレームに、２ライン毎のインターレースプログレッシブ変換を行う手法は図６と同様である。また、第３の実施形態装置に用いられる信号処理装置は図７と同様に構成されている。

また、第３の実施形態において、ｎは０から（４３２０／４）−１＝１０７９に設定されている。

これにより、第３の実施形態においては、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。

さらに、本発明の撮像装置、撮像方法および画像フレーム読出し制御回路としては、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施形態においては、共有タイプの素子のうち、２つの画素に共有の２画素共有タイプの素子、および４つの画素に共有の４画素共有タイプの素子の例を挙げているが、それ以外の種々の、複数画素に共有の素子を用いて信号読出しを行うことができる。
また、画素補間の手法としても、図５、６のものに限られるものではなく、その他の種々の手法を用いることができる。

なお、上記実施形態においては、撮像装置を構成する複数の画素が、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに物理的に設定される場合について説明しているが、これに替えて、複数の画素を、ハードウェアあるいはソフトウェア等を用いて画素補間処理を行い、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとなるように画素数を拡張（増加）または縮小（減少）するようにしても、上記実施形態のものと、同様の効果が得られる。

なお、上記実施形態においては、画像フレーム間隔を、１／１２０秒＝８．３３３ミリ秒としているが、これに替えて、１／１２０秒×１００１／１０００＝８．３４２ミリ秒としても、上記実施形態のものと略同様の効果を奏することができる。また、上記実施形態においては、フレーム周波数を１２０Ｈｚとしているが、これに替えて、１２０×１０００／１００１＝１１９．８８Ｈｚとしても、上記実施形態のものと略同様の効果を奏することができる。

さらに、グローバルシャッタ機能（グローバルシャッタトランジスタ）を搭載することも可能であり、その場合には、全画素同時（実際には奇数フレーム画素を同時および偶数フレーム画素を同時）にシャッタ動作を行うことができ、全画素同時読出しが可能である。これにより、特に、動きが高速である被写体については像の歪みを軽減することができる。

また、上記実施形態においては、カラーフィルタとして、２×２の正方格子状のベイヤカラーフィルタを用いているが、これに替えて、２×２の正方格子状であって、ベイヤカラーフィルタの１つのＧをＷ（白色）に置き換えたものとしてもよいし、２×２の正方格子状であって、ベイヤカラーフィルタの２つのＧを共にＷ（白色）に置き換えたものとしてもよいし、ベイヤカラーフィルタの１つのＧをＮＩＲ（近赤外線透過フィルタ）に置き換えたものとしてもよい。
また、２ライン毎のインターレース方式で読み出す、いわゆるハニカム方式（正方格子とは異なる）カラーフィルタを採用してもよいし、６×６の正方格子状であって、６ライン毎のインターレース方式で読み出す、FUJIFILM X-Pro1（富士フイルム社製）と称されるカラーフィルタを採用してもよいし、いわゆる色順次方式と称されるカラーフィルタ等を採用してもよい。

２ライン毎に分割画像フレームを読み出す構成としているが、３ライン以上の複数ライン毎に分割画像フレームを読み出す構成としてもよく、画素上にカラーフィルタを装着した際にカバーされる画素ラインの数と一致するライン数毎のインターレース方式とする。
なお、上記実施形態においては、Ｙ行のアドレスを選択して駆動する行選択回路部（Ｙ方向走査部）、とＸ列毎に信号を読み出す列並列読出し回路部（Ｘ方向走査部）を用いて画像フレーム読出し制御を行っているが、これに替えて、Ｘ列のアドレスを選択して駆動する列選択回路部（Ｘ方向走査部）、とＹ行毎に信号を読み出す行並列読出し回路部（Ｙ方向走査部）を用いて画像フレーム読出し制御を行ってもよい。

４００、９００、１１００ 画素回路
４１１、９１１−Ａ、Ｂ、１１１１−Ａ〜Ｄ フォトダイオード（ＰＤ）
４１２、９１２−Ａ、Ｂ、１１１２−Ａ〜Ｄ 電荷転送トランジスタ（ＴＸ）
４１３、９１３、１１１３ 浮遊拡散容量（ＦＤ）
４１４、９１４、１１１４ リセットトランジスタ（ＲＳＴ）
４１５、９１５、１１１５ ソースフォロアアンプ（ＳＦ）
４１６、９１６、１１１６ 選択トランジスタ（ＳＥＬ）
４１７、９１７、１１１７ 画素電源部（ＶＤＤ）
４１８、９１８、１１１８ 画素出力部（ＯＵＴ）
２００ 撮像装置
２０１ 画素アレイ
２０２ Ｙ方向走査部
２０３ Ｘ方向走査部
２０４ タイミングジェネレータ
２０５ 出力回路
Ｓ１ ＦＰＮキャンセル手段
Ｓ２ ゲインコントロール手段
Ｓ３ ２ライン毎インターレース
プログレッシブ変換手段
Ｓ４ デモザイク処理手段
Ｓ５ リニアマトリクス処理手段
Ｓ６ ガンマ・ニー処理手段

Claims (7)

1. 装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された、入射光に応じて電荷が発生する光電変換部と、
   該光電変換部に対して、Ｙ行とＸ列のいずれか一方のアドレスを選択して駆動する行もしくは列選択回路部、およびＹ行とＸ列のいずれか他方毎に信号を読み出す列もしくは行並列読出し回路部を含む画像フレーム読出し制御部とを有し、
   前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定されるように構成され、
   前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、１つの前記カラーフィルタが装着される画素の対応ライン数に等しいライン数毎に分割画像フレームを出力するように制御するものであり、かつ前記分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とする撮像装置。
2. 前記カラーフィルタがベイヤカラーフィルタであり、前記カラーフィルタが装着される画素の対応ライン数に等しいライン数が２であることを特徴とする請求項１記載の撮像装置。
3. 前記画像フレーム読出し制御部は、画像フレーム間隔に対する各画素の１電荷蓄積時間が６／１０となるように制御するように構成されていることを特徴とする請求項１または２記載の撮像装置。
4. 前記光電変換部が、前記正方格子状に配列された複数の画素において画素共有されるように構成されていることを特徴とする請求項１〜３のうちいずれか１項記載の撮像装置。
5. 装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された画素回路について、該複数の画素に各々入射する光に応じた電荷が発生するように光電変換を行わせ、
   前記光電変換を行う画素に対して、Ｙ行のアドレスおよびＸ列のアドレスを指定することにより、画像フレーム読出しを所定の順序で行うＣＭＯＳ型の撮像装置による撮像方法であって、
   前記光電変換を行う画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定されるように制御し、
   画像フレーム読出しは、非プログレッシブ方式を用い、１つの前記カラーフィルタが装着される画素の対応ライン数に等しいライン数毎に分割画像フレームを読み出すように制御し、
   該分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定するように制御することを特徴とする撮像方法。
6. 装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された、入射光に応じて電荷が発生する光電変換部に対して画像フレーム読出し制御信号を出力する画像フレーム読出し制御回路であって、
   Ｙ行のアドレスを選択して当該Ｙ行に含まれる画素を駆動する行選択回路部およびＸ列のアドレスを選択して当該Ｘ列に含まれる画素からの信号を読み出す列並列読出し回路部を含み、
   前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして設定されるように制御し、
   前記画像フレームの読出しは、非プログレッシブ方式を用い、１つの前記カラーフィル
   タが装着される画素の対応ライン数に等しいライン数毎に分割画像フレームを読み出すように制御し、かつ、該分割画像フレームの間隔は８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定されるとともに、前記光電変換部における各画素の蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記光電変換部に向けて所定の順序で出力されるように制御することを特徴とする画像フレーム読出し制御回路。
7. 装着されるカラーフィルタ毎に、各画素に対応する単位フィルタが組み合わせられて規則性のある格子状に配列された、入射光に応じて電荷が発生する光電変換部と、Ｙ行のアドレスを選択して該光電変換部の当該Ｙ行に含まれる画素を駆動する行選択回路部と、Ｘ列のアドレスを選択して該光電変換部の当該Ｘ列に含まれる画素からの信号を読み出す列読出し回路部とを備え、前記行選択回路部または前記列読出し回路部から出力された分割画像フレーム信号により前記光電変換部から分割画像フレームを読み出す信号処理装置であって、
   前記光電変換部の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかとして設定されるように制御し、
   前記分割画像フレームの読出しは、非プログレッシブ方式を用い、１つの前記カラーフィルタが装着される対応ライン数に等しいライン数毎に前記分割画像フレームを構成するように制御し、
   前記分割画像フレームの間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記行選択回路部または前記列読出し回路部から前記光電変換部に向けて所定の順序で前記分割画像フレーム信号を出力させるように制御し、
   前記１つのカラーフィルタが装着される画素の対応ライン数に等しいライン数毎に信号が存在する分割画像フレームにおいて、該対応ライン数に等しいライン数毎に画素補間により画素信号を生成する複数ライン毎インターレースプログレッシブ変換部を備えたことを特徴とする信号処理装置。
   

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