JP2017112356A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device high in breakdown voltage and high in reliability.SOLUTION: A resistive field plate 5 including a spiral resistive element 10 and a meander resistive element 20 is disposed in a withstand voltage structure portion 3. The spiral resistive element 10 is disposed in a spiral planar layout surrounding the periphery of a high-potential-side region 1 to span from a high-potential-side region 1 side to a low-potential-side region 2 side. A spiral wire of the spiral resistive element 10 includes a conductive film layer 11 and a thin-film resistive layer 12 connected to each other. The meander resistive element 20 has both ends positioned in the high-potential-side region 1 and the low-potential-side region 2, respectively, and is disposed in a meandering planar layout. The meander resistive element 20 is disposed at the same level as that of the thin-film resistive layer 12 of the spiral resistive element 10, and faces in the depth direction the conductive film layer 11 of the spiral resistive element 10, sandwiching an interlayer insulating film therebetween. The conductive film layer 11 of the spiral resistive element 10 and the meander resistive element 20 constitute a field plate.SELECTED DRAWING: Figure 1

Description

この発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来、高耐圧ダイオードや高耐圧MOSFET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)などの耐圧構造部は、高耐圧を安定して確保するために、フィールドプレート(FP:Field Plate)を備えていることが多い。フィールドプレートの構造として、抵抗性フィールドプレート(RFP:Resistive Field Plate)や、多重フィールドプレート(MFFP:Multiple Floating Field−Plate)が公知である。   2. Description of the Related Art Conventionally, a withstand voltage structure such as a high withstand voltage diode or a high withstand voltage MOSFET (Metal Oxide Field Effect Transistor) is a field plate (FP: Field Plate) in order to stably ensure a high withstand voltage. It is often equipped with. As the structure of the field plate, a resistive field plate (RFP) and a multiple field plate (MFFP) are known.

抵抗性フィールドプレートは、高電位側(ハイサイド側)領域から低電位側(ローサイド側)領域に至るように高電位側領域の周囲を囲む渦巻き状の平面レイアウトに配置した薄膜抵抗層で構成され、抵抗分割により表面電位を制御している(下記特許文献1〜5参照。)。多重フィールドプレートは、高電位側領域の周囲を囲む同心円状の平面レイアウトに、かつ層間絶縁膜を介して多層(多重)に配置したフローティングの金属層間の結合容量で構成され、容量の直列接合により表面電位を制御している。特に、抵抗性フィールドプレートは、容量結合性の多重フィールドプレートに比べて表面電位の強制力が強く、高耐圧を確保するのに有用である。   The resistive field plate is composed of a thin film resistive layer arranged in a spiral planar layout surrounding the periphery of the high potential side region from the high potential side (high side side) region to the low potential side (low side side) region. The surface potential is controlled by resistance division (see Patent Documents 1 to 5 below). The multi-field plate is composed of a coupling capacitance between floating metal layers arranged in a concentric plane layout surrounding the periphery of the high-potential side region and in multiple layers (multiple) via an interlayer insulating film. The surface potential is controlled. In particular, the resistive field plate has a stronger surface potential forcing than a capacitively coupled multiple field plate, and is useful for ensuring a high breakdown voltage.

抵抗性フィールドプレートが1本の渦巻き状の薄膜抵抗層で構成される場合であっても、当該薄膜抵抗層を耐圧構造部に敷き詰めるように配置すれば、原理上、耐圧構造部の電界強度は抵抗性フィールドプレートにより均一に保たれる。しかし、耐圧構造部の表面積が広い場合などは、抵抗性フィールドプレート全体の抵抗値が高くなりすぎる虞がある。一般的に、抵抗性フィールドプレート全体の抵抗値が高くなるほど消費電流が小さくなるというメリットがあるが、抵抗性フィールドプレート全体の抵抗値が高すぎた場合、抵抗性フィールドプレートにほとんど電流が流れず、表面電位の強制力が失われるというデメリットが生じる。   Even if the resistive field plate is composed of a single spiral thin film resistive layer, if the thin film resistive layer is arranged so as to be spread over the breakdown voltage structure, in principle, the electric field strength of the breakdown voltage structure is It is kept uniform by the resistive field plate. However, when the surface area of the pressure resistant structure is large, the resistance value of the entire resistive field plate may be too high. In general, there is an advantage that the higher the resistance value of the entire resistive field plate, the smaller the current consumption. However, if the resistance value of the entire resistive field plate is too high, almost no current flows through the resistive field plate. This causes a demerit that the forcing force of the surface potential is lost.

抵抗性フィールドプレートによる表面電位の強制力が得られない場合、例えば層間絶縁膜中にトラップ(捕獲)された可動イオンの悪影響を受けてしまい、耐圧構造部の電界分布を均一に保つことが難しくなる。抵抗性フィールドプレートを構成する薄膜抵抗層をポリシリコン(poly−Si)などで形成する場合には、ポリシリコン中の不純物ドーズ量を増やすことで抵抗性フィールドプレートの低抵抗化が可能である。しかしながら、抵抗性フィールドプレートを構成する薄膜抵抗層と、他の回路領域のポリシリコンからなる構成部と、を同時に形成する場合もあるため、ポリシリコン中の不純物ドーズ量を増やすことは実用的でない。   If the surface field forcing by the resistive field plate cannot be obtained, for example, it will be adversely affected by mobile ions trapped in the interlayer insulating film, making it difficult to keep the electric field distribution in the breakdown voltage structure uniform. Become. When the thin film resistive layer constituting the resistive field plate is formed of polysilicon (poly-Si) or the like, the resistance of the resistive field plate can be reduced by increasing the impurity dose in the polysilicon. However, since the thin film resistor layer constituting the resistive field plate and the constituent portion made of polysilicon in other circuit regions may be formed at the same time, it is not practical to increase the impurity dose in the polysilicon. .

従来の抵抗性フィールドプレートの構成について説明する。図17〜19は、従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。図17〜19には、同様の構成部を同符号で示す。図17は下記特許文献1の図6である。図17に示す抵抗性フィールドプレートは、高電位側領域101から低電位側領域102に至るように高電位側領域101を囲む渦巻き状の平面レイアウトに、かつ互いに交差しないように配置した2本の薄膜抵抗層103a,103bで構成される。総全長の等しい1本の薄膜抵抗層を用いる場合に比べて1本あたりの各薄膜抵抗層103a,103bの全長を短くし、その合成抵抗により表面電位を制御している。   A configuration of a conventional resistive field plate will be described. 17 to 19 are plan views showing a planar layout of a main part of a conventional resistive field plate. 17 to 19, the same components are denoted by the same reference numerals. FIG. 17 is FIG. 6 of Patent Document 1 below. The resistive field plate shown in FIG. 17 has two spiral field layouts surrounding the high potential side region 101 so as to extend from the high potential side region 101 to the low potential side region 102 and so as not to cross each other. It consists of thin film resistance layers 103a and 103b. Compared with the case where one thin-film resistance layer having the same total length is used, the total length of each thin-film resistance layer 103a, 103b is shortened, and the surface potential is controlled by the combined resistance.

図18は下記特許文献2の図1である。図18に示す抵抗性フィールドプレートは、高電位側領域101を囲む同心円状の平面レイアウトに配置した複数の金属層113と、隣り合う当該金属層113同士を電気的に接続する薄膜抵抗層114と、で構成される。符号112は、金属層113と薄膜抵抗層114とのコンタクト(接続部)である。薄膜抵抗層114上に層間絶縁膜115を介して金属層113を多層に配置することで、レイアウトの利便性を高めている。かつ、金属層113の円周方向に対して斜めになる直線上の平面レイアウトに薄膜抵抗層114を配置することで薄膜抵抗層114の長さを長くし、薄膜抵抗層114のシート抵抗を低くしている(図18(b))。   FIG. 18 is FIG. 1 of Patent Document 2 below. The resistive field plate shown in FIG. 18 includes a plurality of metal layers 113 arranged in a concentric planar layout surrounding the high potential side region 101, and a thin film resistor layer 114 that electrically connects the adjacent metal layers 113 to each other. , Composed of. Reference numeral 112 denotes a contact (connection part) between the metal layer 113 and the thin-film resistance layer 114. By arranging the metal layers 113 in multiple layers on the thin film resistor layer 114 with the interlayer insulating film 115 interposed therebetween, the convenience of layout is improved. In addition, by arranging the thin film resistor layer 114 in a planar layout on a straight line that is oblique to the circumferential direction of the metal layer 113, the length of the thin film resistor layer 114 is increased, and the sheet resistance of the thin film resistor layer 114 is reduced. (FIG. 18B).

図19は下記特許文献3の図11である。図19に示す抵抗性フィールドプレートは、両端がそれぞれ高電位側領域101側および低電位側領域102側に位置し、かつ蛇行した平面レイアウトに配置した2本の薄膜抵抗層123a,123bを備える。薄膜抵抗層123a,123bの、高電位側領域101側の端部同士は、高電位側領域101に配置された他の薄膜抵抗層124に電気的に接続されている。符号126a,126bはそれぞれ薄膜抵抗層123a,123bの高電位側領域101側の端部と他の薄膜抵抗層124とを電気的に接続する金属線である。符号127a,127bは、それぞれ薄膜抵抗層123a,123bの、低電位側領域102側の端部と制御/評価回路128とを電気的に接続する金属線である。   FIG. 19 is FIG. 11 of Patent Document 3 below. The resistive field plate shown in FIG. 19 includes two thin-film resistance layers 123a and 123b, both ends of which are positioned on the high potential side region 101 side and the low potential side region 102 side, respectively, and arranged in a meandering plane layout. The ends of the thin film resistance layers 123 a and 123 b on the high potential side region 101 side are electrically connected to another thin film resistance layer 124 disposed in the high potential side region 101. Reference numerals 126a and 126b denote metal wires that electrically connect the ends of the thin film resistor layers 123a and 123b on the high potential side region 101 side and the other thin film resistor layers 124, respectively. Reference numerals 127 a and 127 b are metal wires that electrically connect the end portions of the thin film resistance layers 123 a and 123 b on the low potential side region 102 side and the control / evaluation circuit 128, respectively.

図19に示す抵抗性フィールドプレートでは、薄膜抵抗層123a,123b,124で抵抗性フィールドプレートの機能を実現することで、薄膜抵抗層を1本の渦巻き状の平面レイアウトに配置する場合に比べて抵抗値を小さくしている。また、蛇行周期に応じて形成された凸部同士が互いに対向するように薄膜抵抗層123a,123bを配置し、対向していない側の凸部(以下、外側の凸部とする)付近で電界強度のピークまたは電界上昇を回避している。薄膜抵抗層123a,123bの外側の凸部同士は、それぞれ高電位側領域101の周囲を囲むポリシリコンテープ125で接続されており、このポリシリコンテープ125によって表面電位を安定化させている。   In the resistive field plate shown in FIG. 19, the function of the resistive field plate is realized by the thin film resistive layers 123a, 123b, and 124, compared with the case where the thin film resistive layer is arranged in one spiral planar layout. The resistance value is reduced. Further, the thin film resistance layers 123a and 123b are arranged so that the convex portions formed in accordance with the meander period are opposed to each other, and an electric field is generated in the vicinity of the convex portion on the side not facing (hereinafter referred to as the outer convex portion). Avoids intensity peaks or electric field increases. The convex portions outside the thin film resistor layers 123a and 123b are connected to each other by a polysilicon tape 125 surrounding the periphery of the high potential side region 101, and the surface potential is stabilized by the polysilicon tape 125.

下記特許文献4には、フィールドリミッティングリング(FLR:Field Limiting Ring)を覆うフィールド絶縁膜上に蛇行した平面レイアウトに1本の薄膜抵抗層を配置した構成の抵抗性フィールドプレートが開示されている。下記特許文献4では、フィールドリミッティングリングにかかる電界と、抵抗性フィールドプレートにかかる電界と、を略同一とすることで、フィールド絶縁膜にかかる電界を緩和している。   Patent Document 4 listed below discloses a resistive field plate having a configuration in which one thin film resistive layer is arranged in a planar layout meandering on a field insulating film covering a field limiting ring (FLR). . In the following Patent Document 4, the electric field applied to the field insulating film is reduced by making the electric field applied to the field limiting ring and the electric field applied to the resistive field plate substantially the same.

下記特許文献5には、耐圧構造部を複数に区分し、当該各区分にそれぞれ蛇行した平面レイアウトに異なる薄膜抵抗層を配置した構成の抵抗性フィールドプレートが開示されている。下記特許文献5では、相対する直線状部分と、それら直線状部分の両端において終端同士をつなぐ弧状部分からなる形状の平面レイアウトに耐圧構造部が配置されている。径方向の長さの異なる直線状部分と弧状部分とにそれぞれ異なる薄膜抵抗層を配置することで、抵抗性フィールドプレート全体の抵抗値を低くしている。   Patent Document 5 listed below discloses a resistive field plate having a structure in which a withstand voltage structure portion is divided into a plurality of sections and different thin film resistance layers are arranged in a planar layout meandering in each section. In the following Patent Document 5, the pressure-resistant structure portion is arranged in a planar layout having a shape including opposing linear portions and arc-shaped portions that connect the ends at both ends of the linear portions. By disposing different thin film resistance layers in linear portions and arc-shaped portions having different lengths in the radial direction, the resistance value of the entire resistive field plate is lowered.

特開2000−022175号公報JP 2000-022175 特開2003−008009号公報JP 2003-008009 A 特表2003−533886号公報Special table 2003-533886 gazette 特開2000−252426号公報JP 2000-252426 A 特許第5748353号公報Japanese Patent No. 5748353

しかしながら、従来の抵抗性フィールドプレートでは、次の問題が生じる。図16は、従来の抵抗性フィールドプレートの問題点を示す説明図である。抵抗性フィールドプレートの一部分(分圧抵抗)の電圧を監視して抵抗性フィールドプレート全体にかかる電圧を検出する機能を搭載する場合、抵抗性フィールドプレートの抵抗値と寄生容量値との積(RC時定数)が電圧検出時間に影響する。このため、抵抗性フィールドプレートの一部を電圧検出用の抵抗(以下、電圧検出用抵抗とする)として用いる場合、抵抗性フィールドプレートは、抵抗値が小さく、かつ総表面積が小さいことが好ましい。   However, the conventional resistive field plate has the following problems. FIG. 16 is an explanatory view showing a problem of a conventional resistive field plate. When the function of monitoring the voltage of a part of the resistive field plate (voltage dividing resistor) and detecting the voltage applied to the entire resistive field plate is mounted, the product of the resistance value of the resistive field plate and the parasitic capacitance value (RC Time constant) affects the voltage detection time. Therefore, when a part of the resistive field plate is used as a voltage detection resistor (hereinafter referred to as a voltage detection resistor), the resistive field plate preferably has a small resistance value and a small total surface area.

上記特許文献1では、抵抗性フィールドプレートを構成する薄膜抵抗層の本数を増やすことで、そのうちの1本の薄膜抵抗層の抵抗値および寄生容量値を調整して電圧検出用抵抗として用いることができる。しかしながら、他の薄膜抵抗層についても、電圧検出用抵抗とする1本の薄膜抵抗層と同じ割合で抵抗値が低くなるため、消費電流が増加するという問題がある。上記特許文献2,3では、抵抗性フィールドプレート全体が一つながりであるため、抵抗性フィールドプレートの総表面積を小さくすることが難しい。すなわち、上記特許文献1〜3では、抵抗性フィールドプレートの抵抗値と総表面積とを同時に調整することができない。   In Patent Document 1, the resistance value and the parasitic capacitance value of one thin film resistance layer are adjusted by increasing the number of thin film resistance layers constituting the resistive field plate and used as a voltage detection resistor. it can. However, the resistance value of the other thin film resistance layers also decreases at the same rate as that of one thin film resistance layer serving as a voltage detection resistor, so that there is a problem that current consumption increases. In Patent Documents 2 and 3, since the entire resistive field plate is connected, it is difficult to reduce the total surface area of the resistive field plate. That is, in Patent Documents 1 to 3, the resistance value and the total surface area of the resistive field plate cannot be adjusted simultaneously.

上記特許文献5では、抵抗性フィールドプレートを構成する複数の薄膜抵抗層がそれぞれ独立して配置されるため、電圧検出用抵抗として用いる1本の薄膜抵抗層のみの抵抗値および寄生容量値を調整することも容易である。しかしながら、図16(a)に示すように薄膜抵抗層140間の距離w101が等しくなるような蛇行パターンで蛇行した平面レイアウトに薄膜抵抗層140を配置する。この場合、薄膜抵抗層140の蛇行パターンの折り返し点となる弧状部分141はほぼ同電位であるため、当該弧状部分141では電圧降下(電圧負担)がほぼ発生しない。このため、薄膜抵抗層140の蛇行パターンの弧状部分141の間、および当該弧状部分141と薄膜抵抗層140の端部142との間、に挟まれた層間絶縁膜の部分143で電圧を負担することとなり、この部分143に電界が集中する。この電界集中により、1本の渦巻き状の平面レイアウトに薄膜抵抗層を配置する場合よりも耐圧が低下する。   In Patent Document 5, a plurality of thin film resistive layers constituting a resistive field plate are independently arranged, so that the resistance value and parasitic capacitance value of only one thin film resistive layer used as a voltage detection resistor are adjusted. It is also easy to do. However, as shown in FIG. 16A, the thin film resistance layer 140 is arranged in a planar layout meandering in a meandering pattern such that the distance w101 between the thin film resistance layers 140 is equal. In this case, since the arc-shaped portion 141 serving as the turning point of the meandering pattern of the thin-film resistance layer 140 has substantially the same potential, a voltage drop (voltage burden) hardly occurs in the arc-shaped portion 141. For this reason, a voltage is borne by the portion 143 of the interlayer insulating film sandwiched between the arc-shaped portion 141 of the meandering pattern of the thin-film resistance layer 140 and between the arc-shaped portion 141 and the end portion 142 of the thin-film resistance layer 140. As a result, the electric field concentrates on this portion 143. Due to this electric field concentration, the withstand voltage is lowered as compared with the case where the thin film resistive layer is arranged in one spiral plane layout.

この問題は、図16(b)に示すように折り返し点となる円弧部分151間の距離w102が広くなるような蛇行パターンで蛇行した平面レイアウトに配置した薄膜抵抗層150であれば回避可能であり、耐圧の低下は抑制される。しかしながら、薄膜抵抗層150の蛇行パターンの折り返しとなる弧状部分151間、および当該弧状部分151と薄膜抵抗層150の端部152との間、に挟まれた層間絶縁膜の部分153の幅w102が広くなる。これによって、薄膜抵抗層150に覆われていない領域が増大し、可動イオンなど表面電荷の悪影響を受けやすくなるため、特性変動や誤動作、動作不良が生じたり、リーク電流(漏れ電流)が増大するなど信頼性が低下するという新たな問題が発生する。すなわち、上記特許文献5では、耐圧と信頼性とを同時に確保することが難しい。   This problem can be avoided if the thin-film resistance layer 150 is arranged in a planar layout meandering in a meandering pattern in which the distance w102 between the arc portions 151 as the turning points is wide as shown in FIG. The decrease in breakdown voltage is suppressed. However, the width w102 of the portion 153 of the interlayer insulating film sandwiched between the arc-shaped portions 151 that turns the meandering pattern of the thin-film resistance layer 150 and between the arc-shaped portion 151 and the end portion 152 of the thin-film resistance layer 150 is Become wider. As a result, the area not covered with the thin-film resistance layer 150 increases, and it is easy to be adversely affected by surface charges such as mobile ions, resulting in characteristic fluctuations, malfunctions, malfunctions, and increased leakage current (leakage current). A new problem arises that reliability decreases. That is, in Patent Document 5, it is difficult to ensure the breakdown voltage and the reliability at the same time.

この発明は、上述した従来技術による問題点を解消するため、所定耐圧を確保することができ、かつ信頼性の高い半導体装置を提供することを目的とする。   An object of the present invention is to provide a highly reliable semiconductor device capable of ensuring a predetermined breakdown voltage in order to solve the above-described problems caused by the prior art.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板上の絶縁膜の内部に、第1抵抗素子が設けられている。前記絶縁膜の内部に、当該絶縁膜を挟んで深さ方向に前記第1抵抗素子に対向する第2抵抗素子が設けられている。前記第1抵抗素子は、一部に階層および材料が異なり、かつ当該一部以外の部分に連続した部分を有する。前記第2抵抗素子は、前記一部で前記第1抵抗素子に深さ方向に対向する。   In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following characteristics. A first resistance element is provided inside the insulating film on the semiconductor substrate. A second resistance element facing the first resistance element in the depth direction is provided inside the insulating film with the insulating film interposed therebetween. The first resistance element has a part that is partially different in layer and material and that is continuous to a part other than the part. The second resistance element is opposed to the first resistance element in the depth direction at the part.

また、この発明にかかる半導体装置は、上述した発明において、前記第1抵抗素子の、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, a conductive film layer is disposed in the part of the first resistance element, and a thin film resistance layer is disposed in a part other than the part. To do.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板に、第1半導体領域よりも低電位に固定された第2半導体領域が設けられている。前記第1半導体領域と前記第2半導体領域との間に、耐圧領域が設けられている。前記耐圧領域は、前記第1半導体領域と前記第2半導体領域とを電気的に分離する。前記第1抵抗素子は、前記耐圧領域において前記第1半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置されていることを特徴とする。   In the semiconductor device according to the present invention, in the above-described invention, the semiconductor substrate is provided with a second semiconductor region fixed at a lower potential than the first semiconductor region. A breakdown voltage region is provided between the first semiconductor region and the second semiconductor region. The breakdown voltage region electrically isolates the first semiconductor region and the second semiconductor region. The first resistance element is arranged in a spiral planar layout surrounding the first semiconductor region in the breakdown voltage region.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は、蛇行した平面レイアウトに配置されていることを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, the second resistance element is arranged in a meandering plane layout.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は、前記第1抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置されていることを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, the second resistance element is arranged in a spiral planar layout having a different frequency from the first resistance element.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に、第1半導体領域よりも低電位に固定された第2半導体領域が設けられている。前記第1半導体領域と前記第2半導体領域との間に、耐圧領域が設けられている。前記耐圧領域は、前記第1半導体領域と前記第2半導体領域とを電気的に分離する。前記耐圧領域に、第1抵抗素子が設けられている。前記第1抵抗素子は、前記第1半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置されている。絶縁膜を挟んで深さ方向に前記第1抵抗素子の一部に対向する第2抵抗素子が設けられている。前記第2抵抗素子は、蛇行した平面レイアウトまたは前記第1抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置されている。   In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following characteristics. A semiconductor substrate is provided with a second semiconductor region fixed at a lower potential than the first semiconductor region. A breakdown voltage region is provided between the first semiconductor region and the second semiconductor region. The breakdown voltage region electrically isolates the first semiconductor region and the second semiconductor region. A first resistance element is provided in the breakdown voltage region. The first resistance elements are arranged in a spiral planar layout surrounding the periphery of the first semiconductor region. A second resistance element is provided opposite to a part of the first resistance element in the depth direction with an insulating film interposed therebetween. The second resistance element is arranged in a meandering planar layout or a spiral planar layout having a different number of turns than the first resistance element.

また、この発明にかかる半導体装置は、上述した発明において、前記第1抵抗素子は、薄膜抵抗層であることを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, the first resistance element is a thin film resistance layer.

また、この発明にかかる半導体装置は、上述した発明において、前記第1抵抗素子は、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, the first resistance element has a conductive film layer disposed in a part thereof and a thin film resistance layer disposed in a part other than the part. To do.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は蛇行した平面レイアウトに配置され、前記第2抵抗素子の蛇行パターンの折り返し点は、前記第1抵抗素子の隣り合う渦巻き線間の中心に位置することを特徴とする。   In the semiconductor device according to the present invention, in the above-described invention, the second resistance element is arranged in a meandering plane layout, and a turn point of the meander pattern of the second resistance element is adjacent to the first resistance element. It is characterized by being located in the center between the spiral lines.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は蛇行した平面レイアウトに配置され、前記第2抵抗素子の蛇行パターンの折り返し点は、前記第1抵抗素子の渦巻き線上に位置することを特徴とする。   In the semiconductor device according to the present invention, in the above-described invention, the second resistance element is arranged in a meandering plane layout, and the folding point of the meandering pattern of the second resistance element is on the spiral of the first resistance element. It is located in.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は、薄膜抵抗層であることを特徴とする。   In the semiconductor device according to the present invention as set forth in the invention described above, the second resistance element is a thin film resistance layer.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は、前記第1抵抗素子の前記一部以外の部分と同じ階層に配置されていることを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, the second resistance element is arranged at the same level as a portion other than the part of the first resistance element.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は、前記第1抵抗素子と異なる階層に配置されていることを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, the second resistance element is arranged in a layer different from the first resistance element.

また、この発明にかかる半導体装置は、上述した発明において、前記第2抵抗素子は蛇行した平面レイアウトに配置され、前記第2抵抗素子は、蛇行パターンの折り返し点を挟んで薄膜抵抗層と導電膜層とが交互に配置されたことを特徴とする。   In the semiconductor device according to the present invention, in the above-described invention, the second resistance element is arranged in a meandering plane layout, and the second resistance element is arranged between a thin film resistance layer and a conductive film with a meandering point of the meander pattern interposed therebetween. The layers are alternately arranged.

また、この発明にかかる半導体装置は、上述した発明において、前記第1抵抗素子および前記第2抵抗素子は、両端がそれぞれ前記第1半導体領域および前記第2半導体領域に位置すること特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, both ends of the first resistance element and the second resistance element are located in the first semiconductor region and the second semiconductor region, respectively.

上述した発明によれば、チップ面積を広げることなく、独立して条件設定可能な2つの抵抗素子を上下に積層して配置することができる。これら第1,2抵抗素子ともに、一端を高電位に接続し、かつ他端を低電位に接続したフィールドプレートとしての機能を有する。このため、第1,2抵抗素子いずれか一方の抵抗素子のみ全長や総面積を小さくして電圧検出用抵抗として用いることができる。   According to the above-described invention, two resistive elements that can be independently set can be stacked one above the other without increasing the chip area. Both of these first and second resistance elements have a function as a field plate having one end connected to a high potential and the other end connected to a low potential. For this reason, only one of the first and second resistance elements can be used as a voltage detection resistor with a reduced total length or total area.

本発明にかかる半導体装置によれば、所定耐圧を確保することができ、かつ信頼性を向上させることができるという効果を奏する。   According to the semiconductor device of the present invention, it is possible to secure a predetermined breakdown voltage and improve the reliability.

実施の形態1にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。3 is a plan view showing a planar layout of the breakdown voltage structure of the semiconductor device according to the first embodiment; FIG. 図1の切断線A−A’における断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along a cutting line A-A ′ in FIG. 1. 図1の切断線A−A’における断面構造の別の一例の断面図である。FIG. 6 is a cross-sectional view of another example of the cross-sectional structure taken along section line A-A ′ of FIG. 1. 図1の切断線B−B’における断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along a cutting line B-B ′ in FIG. 1. 実施の形態1にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。FIG. 6 is a plan view showing a planar layout of another example of the breakdown voltage structure of the semiconductor device according to the first embodiment; 実施の形態2にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。6 is a plan view showing a planar layout of a breakdown voltage structure of a semiconductor device according to a second embodiment; FIG. 図6の切断線D−D’における断面構造を示す断面図である。FIG. 7 is a cross-sectional view showing a cross-sectional structure taken along a cutting line D-D ′ in FIG. 6. 図6の切断線E−E’における断面構造を示す断面図である。FIG. 7 is a cross-sectional view showing a cross-sectional structure taken along a cutting line E-E ′ in FIG. 6. 実施の形態3にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。7 is a plan view showing a planar layout of a breakdown voltage structure of a semiconductor device according to a third embodiment; FIG. 実施の形態4にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。FIG. 9 is a plan view showing a planar layout of a breakdown voltage structure of a semiconductor device according to a fourth embodiment; 図10の切断線G−G’における断面構造を示す断面図である。It is sectional drawing which shows the cross-section in the cutting line G-G 'of FIG. 実施の形態5にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。FIG. 10 is a plan view showing a planar layout of a breakdown voltage structure of a semiconductor device according to a fifth embodiment; 図12の切断線X−X’における断面構造を示す断面図である。FIG. 13 is a cross-sectional view showing a cross-sectional structure taken along a cutting line X-X ′ in FIG. 12. 実施の形態6にかかる半導体装置の回路構成を示す回路図である。FIG. 10 is a circuit diagram showing a circuit configuration of a semiconductor device according to a sixth embodiment; 実施の形態7にかかる半導体装置の回路構成を示す回路図である。FIG. 10 is a circuit diagram showing a circuit configuration of a semiconductor device according to a seventh embodiment; 従来の抵抗性フィールドプレートの問題点を示す説明図である。It is explanatory drawing which shows the problem of the conventional resistive field plate. 従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。It is a top view which shows the plane layout of the principal part of the conventional resistive field plate. 従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。It is a top view which shows the plane layout of the principal part of the conventional resistive field plate. 従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。It is a top view which shows the plane layout of the principal part of the conventional resistive field plate. 実施の形態8にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。FIG. 10 is a plan view showing a planar layout of a breakdown voltage structure of a semiconductor device according to an eighth embodiment; 実施の形態8にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。FIG. 15 is a plan view showing a planar layout of another example of the breakdown voltage structure of the semiconductor device according to the eighth embodiment; 図21の切断線H−H’の断面構造を示す断面図である。FIG. 22 is a cross-sectional view showing a cross-sectional structure taken along a cutting line H-H ′ in FIG. 21. 実施の形態9にかかる半導体装置の構造の一例を示す断面図である。FIG. 10 is a cross-sectional view showing an example of the structure of a semiconductor device according to a ninth embodiment. 実施の形態9にかかる半導体装置の構造の一例を示す断面図である。FIG. 10 is a cross-sectional view showing an example of the structure of a semiconductor device according to a ninth embodiment. 実施の形態9にかかる半導体装置の構造の一例を示す断面図である。FIG. 10 is a cross-sectional view showing an example of the structure of a semiconductor device according to a ninth embodiment.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region where it is not attached. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

(実施の形態1)
実施の形態1にかかる半導体装置の構造について説明する。図1は、実施の形態1にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図1において、(a)には抵抗性フィールドプレート(RFP)5全体の平面レイアウトを示し、(b)には抵抗性フィールドプレート5の点線矩形枠で囲む部分を拡大して示す(図6,9,10においても同様)。ここでは、抵抗性フィールドプレート5の一部を電圧検出用抵抗として用いる場合を例に説明する。図1に示す実施の形態1にかかる半導体装置は、高電位側(ハイサイド側)領域1と低電位側(ローサイド側)領域2との間の耐圧構造部3に、高電位側領域1を取り囲むように配置された抵抗性フィールドプレート5を備える。
(Embodiment 1)
The structure of the semiconductor device according to the first embodiment will be described. FIG. 1 is a plan view showing a planar layout of the breakdown voltage structure of the semiconductor device according to the first embodiment. 1A shows a planar layout of the entire resistive field plate (RFP) 5, and FIG. 1B shows an enlarged portion surrounded by a dotted rectangular frame of the resistive field plate 5 (FIG. 6). The same applies to 9, 10). Here, a case where a part of the resistive field plate 5 is used as a voltage detection resistor will be described as an example. The semiconductor device according to the first embodiment shown in FIG. 1 includes a high potential side region 1 in a breakdown voltage structure 3 between a high potential side (high side) region 1 and a low potential side (low side) region 2. A resistive field plate 5 is provided so as to surround it.

高電位側領域1は、例えば略矩形状の平面レイアウトに配置されている。高電位側領域1には、ハイサイド回路部(不図示)などが配置される。ハイサイド回路部とは、例えば、出力段となるハーフブリッジ回路の一相分を構成する直列接続された2つのIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)のうちの高電位側のIGBT(以下、上アームのIGBTとする)のエミッタ電位VSを基準電位として動作して上アームのIGBTを駆動するCMOS(Complementary MOS:相補型MOS)回路である。高電位側領域1は、ハイサイド回路部の最高電位である電源電位VBに電気的に接続される。   The high potential side region 1 is arranged in a substantially rectangular planar layout, for example. In the high potential side region 1, a high side circuit section (not shown) and the like are arranged. The high-side circuit unit is, for example, a high-potential-side IGBT of two IGBTs (Insulated Gate Bipolar Transistors) connected in series constituting one phase of a half-bridge circuit serving as an output stage. This is a CMOS (Complementary MOS) circuit that operates with the emitter potential VS of the upper arm (hereinafter referred to as IGBT of the upper arm) as a reference potential and drives the IGBT of the upper arm. High potential side region 1 is electrically connected to power supply potential VB which is the highest potential of the high side circuit portion.

低電位側領域2には、例えば、ローサイド回路部(不図示)などが配置される。ローサイド回路部とは、例えば、接地電位GNDを基準電位として動作し、レベルアップ用レベルシフト回路のnチャネル型MOSFETを駆動するCMOS回路である。低電位側領域2は、最低電位である例えば接地電位GNDに固定される。耐圧構造部3は、高電位側領域1と低電位側領域2との間に、例えば略矩形枠状の平面レイアウトに配置されている。耐圧構造部3は、後述する寄生ダイオード4で構成され、高電位側領域1と低電位側領域2とを電気的に分離している。耐圧構造部3には、耐圧構造部3に敷き詰めるように抵抗性フィールドプレート5が配置されている。   In the low potential side region 2, for example, a low side circuit unit (not shown) is arranged. The low-side circuit unit is, for example, a CMOS circuit that operates with the ground potential GND as a reference potential and drives the n-channel MOSFET of the level-up level shift circuit. The low potential side region 2 is fixed to the lowest potential, for example, the ground potential GND. The withstand voltage structure 3 is arranged between the high potential side region 1 and the low potential side region 2 in, for example, a planar layout of a substantially rectangular frame shape. The breakdown voltage structure 3 is configured by a parasitic diode 4 described later, and electrically separates the high potential side region 1 and the low potential side region 2. A resistive field plate 5 is arranged in the pressure resistant structure 3 so as to be spread over the pressure resistant structure 3.

抵抗性フィールドプレート5は、2つの抵抗素子10,20で構成される。1つの抵抗素子(以下、渦巻き抵抗素子とする)10は、高電位側領域1側(内周側)から低電位側領域2側(外周側)に至るように高電位側領域1の周囲を囲む渦巻き状の平面レイアウトに配置されている。渦巻き抵抗素子10は、耐圧構造部3の表面電位を固定し、耐圧構造部3の電界強度を均一に保つ機能を有する。渦巻き抵抗素子10の渦巻き線は、例えば、略同じ幅で略等間隔に配置する。その理由は、渦巻き抵抗素子10の各渦巻き線間の電位差が等しくなるため、耐圧構造部3の電界強度を均一に保つことができ、さらに、もう一つの抵抗素子20を容易に設計することができるからである。この渦巻き抵抗素子10は、耐圧構造部3の一部(以下、第1耐圧構造部とする)3aで他の部分(以下、第2耐圧構造部とする)3bと階層および材料が異なる構成となっている。   The resistive field plate 5 is composed of two resistive elements 10 and 20. One resistance element (hereinafter referred to as a spiral resistance element) 10 surrounds the high potential side region 1 from the high potential side region 1 side (inner peripheral side) to the low potential side region 2 side (outer peripheral side). Arranged in an encircling spiral planar layout. The spiral resistance element 10 has a function of fixing the surface potential of the withstand voltage structure portion 3 and keeping the electric field strength of the withstand voltage structure portion 3 uniform. For example, the spiral lines of the spiral resistance element 10 are arranged at substantially equal intervals with substantially the same width. The reason is that the potential difference between the spiral lines of the spiral resistance element 10 becomes equal, so that the electric field strength of the withstand voltage structure 3 can be kept uniform, and the other resistance element 20 can be easily designed. Because it can. The spiral resistance element 10 has a configuration in which a part of the withstand voltage structure portion 3 (hereinafter referred to as a first withstand voltage structure portion) 3a is different in layer and material from another portion (hereinafter referred to as a second withstand voltage structure portion) 3b. It has become.

具体的には、渦巻き抵抗素子10は、第1耐圧構造部3aに例えば金属など導電性の材料からなる導電膜層11を配置し、第2耐圧構造部3bに例えば不純物がドーズされたポリシリコン(poly−Si)など抵抗性の材料からなる薄膜抵抗層12を配置している。これら渦巻き抵抗素子10を構成する導電膜層11および薄膜抵抗層12は、層間絶縁膜(不図示)を貫通するコンタクト部を介して連結されている。図1には、薄膜抵抗層12よりも細い線で導電膜層11を示す。薄膜抵抗層12は、第1耐圧構造部3aが開口した略矩形枠状の平面形状をなし、高電位側領域1の周囲を囲む同心円状に配置される。導電膜層11は、薄膜抵抗層12と異なる階層に、かつ各薄膜抵抗層12それぞれと電気的に接続され渦巻き抵抗素子10の渦巻き線の一部をなす。すなわち、導電膜層11は、薄膜抵抗層12の周方向に沿ったストライプ状の平面レイアウトに配置される。   Specifically, in the spiral resistance element 10, a conductive film layer 11 made of a conductive material such as metal is disposed in the first breakdown voltage structure 3a, and polysilicon in which impurities are dosed in the second breakdown voltage structure 3b, for example. A thin film resistive layer 12 made of a resistive material such as (poly-Si) is disposed. The conductive film layer 11 and the thin film resistance layer 12 constituting the spiral resistance element 10 are connected through a contact portion that penetrates an interlayer insulating film (not shown). In FIG. 1, the conductive film layer 11 is shown by a line thinner than the thin film resistance layer 12. The thin-film resistance layer 12 has a substantially rectangular frame shape in which the first breakdown voltage structure portion 3a is opened, and is arranged concentrically around the high potential side region 1. The conductive film layer 11 is electrically connected to each of the thin film resistance layers 12 at a level different from that of the thin film resistance layer 12 and forms a part of the spiral line of the spiral resistance element 10. That is, the conductive film layer 11 is arranged in a striped planar layout along the circumferential direction of the thin-film resistance layer 12.

ここでは、例えば、渦巻き抵抗素子10の渦巻き線数(渦巻き線の周回数)を5本とし、各渦巻き線をなす各薄膜抵抗層12をそれぞれ内周側から外周側に順に第1〜5薄膜抵抗層12a〜12eとする。ストライプ状の平面レイアウトに配置された4本の直線状の導電膜層11をそれぞれ内周側から外周側に順に第1〜4導電膜層11a〜11dとする。導電膜層11の各一端と薄膜抵抗層12とのコンタクト部をそれぞれ内周側から外周側に順に第1〜4とし符号13a〜13dを付す。導電膜層11の各他端と薄膜抵抗層12とのコンタクト部をそれぞれ内周側から外周側に順に第5〜8とし符号14a〜14dを付す。導電膜層11の他端は、外周側に隣り合う薄膜抵抗層12(12b〜12e)の端部に接続されていてもよい。最内周の第1薄膜抵抗層12aの開放端(内周側端部)および最外周の第5薄膜抵抗層12eの開放端(外周側端部)は、それぞれ渦巻き抵抗素子10の内周側端部10aおよび外周側端部10bである。   Here, for example, the number of spiral lines of the spiral resistance element 10 (the number of turns of the spiral line) is five, and each thin film resistance layer 12 forming each spiral line is first to fifth thin films in order from the inner peripheral side to the outer peripheral side. The resistance layers are 12a to 12e. The four linear conductive film layers 11 arranged in a striped planar layout are referred to as first to fourth conductive film layers 11a to 11d in order from the inner peripheral side to the outer peripheral side. The contact portions between each one end of the conductive film layer 11 and the thin-film resistance layer 12 are first to fourth in order from the inner peripheral side to the outer peripheral side, and denoted by reference numerals 13a to 13d. The contact portions between the other end of the conductive film layer 11 and the thin film resistance layer 12 are designated as fifth to eighth in order from the inner circumference side to the outer circumference side, and are denoted by reference numerals 14a to 14d. The other end of the conductive film layer 11 may be connected to an end portion of the thin film resistance layer 12 (12b to 12e) adjacent to the outer peripheral side. The open end (inner peripheral side end) of the innermost first thin film resistive layer 12a and the open end (outer peripheral end) of the outermost fifth thin film resistive layer 12e are the inner peripheral side of the spiral resistance element 10, respectively. It is the edge part 10a and the outer peripheral side edge part 10b.

渦巻き抵抗素子10のうち、第1耐圧構造部3aに配置した導電性の導電膜層11はほぼ電圧降下しない。このため、後述するように導電膜層11に重なるように第1耐圧構造部3aに抵抗素子20を配置したとしても、当該抵抗素子20の電位差に悪影響が及ぶことを回避することができる。かつ、第2耐圧構造部3bに配置した抵抗性の薄膜抵抗層12で、耐圧構造部3の表面電位の強制力(フィールドプレート効果)を得られる程度に渦巻き抵抗素子10の抵抗値を高くすることができる。渦巻き抵抗素子10の抵抗値は、抵抗素子20の抵抗値以上であり、フィールドプレート効果を確保可能な範囲で種々変更される。   Of the spiral resistance element 10, the conductive conductive film layer 11 disposed in the first voltage withstanding structure portion 3 a has almost no voltage drop. For this reason, even if the resistive element 20 is disposed in the first breakdown voltage structure 3a so as to overlap the conductive film layer 11 as will be described later, it is possible to avoid adversely affecting the potential difference of the resistive element 20. In addition, the resistance value of the spiral resistance element 10 is increased to such an extent that the forcing force (field plate effect) of the surface potential of the breakdown voltage structure 3 can be obtained by the resistive thin film resistance layer 12 disposed in the second breakdown voltage structure 3b. be able to. The resistance value of the spiral resistance element 10 is not less than the resistance value of the resistance element 20 and is variously changed within a range in which the field plate effect can be secured.

渦巻き抵抗素子10の薄膜抵抗層12を配置する第2耐圧構造部3bの割合も、フィールドプレート効果を確保可能な範囲で種々変更される。また、渦巻き抵抗素子50および抵抗素子20は、両端がそれぞれ高電位側領域1および低電位側領域2に電気的に接続される。高電位側領域1と低電位側領域2との電位差は例えば600V以上と高いため、例えば、これら渦巻き抵抗素子10の薄膜抵抗層12および抵抗素子20を導電膜層とした場合、抵抗値が低くなりすぎて高電位側領域1と低電位側領域2とが短絡する虞がある。このため、渦巻き抵抗素子10の薄膜抵抗層12および抵抗素子20は、抵抗性の材料で形成されることが好ましい。   The ratio of the second breakdown voltage structure portion 3b in which the thin film resistance layer 12 of the spiral resistance element 10 is arranged is also variously changed within a range in which the field plate effect can be secured. Further, both ends of the spiral resistance element 50 and the resistance element 20 are electrically connected to the high potential side region 1 and the low potential side region 2, respectively. Since the potential difference between the high potential side region 1 and the low potential side region 2 is as high as 600 V or more, for example, when the thin film resistance layer 12 and the resistance element 20 of the spiral resistance element 10 are conductive films, the resistance value is low. Therefore, the high potential side region 1 and the low potential side region 2 may be short-circuited. For this reason, it is preferable that the thin film resistance layer 12 and the resistance element 20 of the spiral resistance element 10 are formed of a resistive material.

もう1つの抵抗素子(以下、蛇行抵抗素子とする)20は、第1耐圧構造部3aにおいて渦巻き抵抗素子10の導電膜層11と異なる階層に配置され、層間絶縁膜(不図示)を挟んで当該導電膜層11に深さ方向に対向する。蛇行抵抗素子20は、渦巻き抵抗素子10の薄膜抵抗層12と同じ階層に配置されていてもよい。この蛇行抵抗素子20は、両端がそれぞれ高電位側領域1および低電位側領域2に電気的に接続され、かつ例えば稲妻状に蛇行した平面レイアウトに配置されている。稲妻状に蛇行するとは、折り返し点で鋭角をなすように蛇行し、各折り返し点(鋭角の頂点)間をつなぐ線分(以下、直線部とし、それぞれ内周側から外周側に順に符号21a〜21eを付す)を導電膜層11に対して斜めに配置したジグザグ形状のパターンをなすことである。蛇行抵抗素子20の蛇行パターンの折り返し数は、導電膜層11の本数と同じであってもよい。   Another resistance element (hereinafter referred to as a meandering resistance element) 20 is arranged in a different layer from the conductive film layer 11 of the spiral resistance element 10 in the first breakdown voltage structure portion 3a, and sandwiches an interlayer insulating film (not shown). The conductive film layer 11 faces the depth direction. The meandering resistance element 20 may be arranged at the same level as the thin film resistance layer 12 of the spiral resistance element 10. The meandering resistance element 20 is arranged in a planar layout in which both ends are electrically connected to the high potential side region 1 and the low potential side region 2 respectively and meander in a lightning bolt shape, for example. To meander in the form of lightning, meanders to form an acute angle at the turning point, and a line segment connecting the turning points (the apex of the acute angle) (hereinafter, referred to as a straight portion, which is sequentially labeled from the inner circumference side to the outer circumference side by reference numerals 21a to 21a. 21e) is formed in a zigzag pattern arranged obliquely with respect to the conductive film layer 11. The number of turns of the meandering pattern of the meandering resistance element 20 may be the same as the number of the conductive film layers 11.

蛇行抵抗素子20の抵抗値は、例えば所定の電圧値を検出する際の応答時間で決定される。蛇行抵抗素子20の抵抗値は、例えば蛇行抵抗素子20の幅(折り返し間の、導電膜層11に平行な方向の長さ)wで調整可能である。蛇行抵抗素子20の抵抗値は、数MΩ程度(例えば7MΩ程度)であってもよい。また、蛇行抵抗素子20は、渦巻き抵抗素子10の導電膜層11と交差する箇所(ここでは蛇行パターンの各折り返し点22)間の電位差ΔVが等しくなるような平面レイアウトに配置されることが好ましい。これにより、蛇行抵抗素子20に局所的に電界が集中することを回避することができる。このように局所的な電界集中を回避した蛇行抵抗素子20の平面レイアウトは、例えば、蛇行抵抗素子20の蛇行パターンの折り返し数を導電膜層11の本数と同じにすることで容易に設計可能である。例えば、蛇行抵抗素子20の蛇行パターンの折り返し数が導電膜層11の本数と同じ4つであり、蛇行パターンの各折り返し点(それぞれ内側から外側に順に第1〜4折り返し点22a〜22dとする)がそれぞれ第1〜4導電膜層11a〜11d上に位置する場合、蛇行抵抗素子20の電位分布は次のようになる。   The resistance value of the meandering resistance element 20 is determined by, for example, a response time when a predetermined voltage value is detected. The resistance value of the meandering resistance element 20 can be adjusted, for example, by the width w of the meandering resistance element 20 (the length in the direction parallel to the conductive film layer 11 between the turns). The resistance value of the meandering resistance element 20 may be about several MΩ (for example, about 7 MΩ). Further, the meandering resistance element 20 is preferably arranged in a planar layout such that the potential difference ΔV between the portions of the spiral resistance element 10 intersecting the conductive film layer 11 (here, the respective folding points 22 of the meandering pattern) becomes equal. . Thereby, it is possible to avoid the concentration of the electric field locally on the meandering resistance element 20. Thus, the planar layout of the meandering resistance element 20 that avoids local electric field concentration can be easily designed, for example, by making the number of turns of the meandering pattern of the meandering resistance element 20 the same as the number of the conductive film layers 11. is there. For example, the number of turns of the meandering pattern of the meandering resistance element 20 is four, which is the same as the number of the conductive film layers 11, and the folding points of the meandering pattern (first to fourth turning points 22 a to 22 d in order from the inside to the outside). ) Are respectively located on the first to fourth conductive film layers 11a to 11d, the potential distribution of the meandering resistance element 20 is as follows.

蛇行抵抗素子20の最高電位を印加する内側端部20aの電位は、渦巻き抵抗素子10の内周側端部10aの電位と同じ電位V[V:ボルト]とする。かつ蛇行抵抗素子20の最低電位を印加する外側端部20bの電位は、渦巻き抵抗素子10の外周側端部10bの電位と同じ0[V]とする。渦巻き抵抗素子10において、最内周の第1導電膜層11aおよび第1薄膜抵抗層12aの電位は、渦巻き抵抗素子10の内周側端部10aの電位V[V]の4/5である(=4/5×V[V])。第2導電膜層11bおよび第2薄膜抵抗層12bの電位は、渦巻き抵抗素子10の内周側端部10aの電位V[V]の3/5である(=3/5×V[V])。第3導電膜層11cおよび第3薄膜抵抗層12cの電位は、渦巻き抵抗素子10の内周側端部10aの電位V[V]の2/5である(=2/5×V[V])。第4導電膜層11dおよび第4薄膜抵抗層12dの電位は、渦巻き抵抗素子10の内周側端部10aの電位V[V]の1/5である(=1/5×V[V])。すなわち、渦巻き抵抗素子10の渦巻き線間の電位差は1/5×V[V]である。   The potential of the inner end 20a to which the highest potential of the meandering resistance element 20 is applied is the same potential V [V: Volt] as the potential of the inner peripheral end 10a of the spiral resistance element 10. The potential of the outer end 20b to which the lowest potential of the meandering resistance element 20 is applied is 0 [V], which is the same as the potential of the outer peripheral end 10b of the spiral resistance element 10. In the spiral resistance element 10, the potentials of the innermost first conductive film layer 11 a and the first thin film resistance layer 12 a are 4/5 of the potential V [V] of the inner peripheral side end 10 a of the spiral resistance element 10. (= 4/5 × V [V]). The potentials of the second conductive film layer 11b and the second thin film resistance layer 12b are 3/5 of the potential V [V] of the inner peripheral side end 10a of the spiral resistance element 10 (= 3/5 × V [V]). ). The potentials of the third conductive film layer 11c and the third thin film resistance layer 12c are 2/5 of the potential V [V] of the inner peripheral side end 10a of the spiral resistance element 10 (= 2/5 × V [V]). ). The potentials of the fourth conductive film layer 11d and the fourth thin film resistance layer 12d are 1/5 of the potential V [V] of the inner peripheral side end 10a of the spiral resistance element 10 (= 1/5 × V [V]). ). That is, the potential difference between the spiral lines of the spiral resistance element 10 is 1/5 × V [V].

一方、蛇行抵抗素子20の最も内側の第1折り返し点22aの電位は、蛇行抵抗素子20の内側端部20aの電位V[V]の4/5であり(=4/5×V[V])、渦巻き抵抗素子10の第1導電膜層11aの電位と等しい。蛇行抵抗素子20の第2折り返し点22bの電位は、蛇行抵抗素子20の内側端部20aの電位V[V]の3/5であり(=3/5×V[V])、渦巻き抵抗素子10の第2導電膜層11bの電位と等しい。蛇行抵抗素子20の第3折り返し点22cの電位は、蛇行抵抗素子20の内側端部20aの電位V[V]の2/5であり(=2/5×V[V])、渦巻き抵抗素子10の第3導電膜層11cの電位と等しい。蛇行抵抗素子20の最も外側の第4折り返し点22dの電位は、蛇行抵抗素子20の内側端部20aの電位V[V]の1/5であり(=1/5×V[V])、渦巻き抵抗素子10の第4導電膜層11dの電位と等しい。すなわち、渦巻き抵抗素子10の導電膜層11間の電位差ΔVは1/5×V[V]となる。このように、渦巻き抵抗素子10と蛇行抵抗素子20とで電位分布の整合性を容易に取ることができる。   On the other hand, the potential of the innermost first turning point 22a of the meandering resistance element 20 is 4/5 of the potential V [V] of the inner end portion 20a of the meandering resistance element 20 (= 4/5 × V [V]). ), Which is equal to the potential of the first conductive film layer 11a of the spiral resistance element 10. The potential of the second folding point 22b of the meandering resistance element 20 is 3/5 of the potential V [V] of the inner end 20a of the meandering resistance element 20 (= 3/5 × V [V]), and the spiral resistance element It is equal to the potential of ten second conductive film layers 11b. The potential of the third folding point 22c of the meandering resistance element 20 is 2/5 of the potential V [V] of the inner end 20a of the meandering resistance element 20 (= 2/5 × V [V]), and the spiral resistance element It is equal to the potential of the tenth third conductive film layer 11c. The potential of the outermost fourth folding point 22d of the meandering resistance element 20 is 1/5 of the potential V [V] of the inner end 20a of the meandering resistance element 20 (= 1/5 × V [V]). It is equal to the potential of the fourth conductive film layer 11 d of the spiral resistance element 10. That is, the potential difference ΔV between the conductive film layers 11 of the spiral resistance element 10 is 1/5 × V [V]. Thus, the consistency of the potential distribution can be easily obtained between the spiral resistance element 10 and the meandering resistance element 20.

次に、実施の形態1にかかる半導体装置の断面構造について説明する。図2は、図1の切断線A−A’における断面構造を示す断面図である。図3は、図1の切断線A−A’における断面構造の別の一例の断面図である。図4は、図1の切断線B−B’における断面構造を示す断面図である。図2,4に示すように、p型半導体基板30のおもて面の表面層には、n型拡散領域32、n型拡散領域33およびp型拡散領域34がそれぞれ選択的に設けられている。基板裏面側のp型領域31は、最低電位である例えば接地電位GNDに固定されている。基板裏面側のp型領域31とは、p型半導体基板30の、n型拡散領域32,33およびp型拡散領域34よりも基板おもて面から深い部分に、これらの領域が形成されないことでp型領域として残っている部分である。   Next, a cross-sectional structure of the semiconductor device according to the first embodiment will be described. FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along the section line A-A ′ of FIG. 1. FIG. 3 is a cross-sectional view of another example of the cross-sectional structure taken along section line A-A ′ of FIG. 1. FIG. 4 is a cross-sectional view showing a cross-sectional structure taken along the cutting line B-B ′ of FIG. 1. As shown in FIGS. 2 and 4, an n-type diffusion region 32, an n-type diffusion region 33 and a p-type diffusion region 34 are selectively provided on the front surface layer of the p-type semiconductor substrate 30. Yes. The p-type region 31 on the back side of the substrate is fixed at the lowest potential, for example, the ground potential GND. The p-type region 31 on the back side of the substrate means that these regions are not formed in a portion deeper from the front surface of the p-type semiconductor substrate 30 than the n-type diffusion regions 32 and 33 and the p-type diffusion region 34. This is a portion remaining as a p-type region.

n型拡散領域32は、高電位側領域1を構成する。n型拡散領域32には、例えば、ハイサイド回路部(横型nチャネルMOSFETと横型pチャネルMOSFETとを相補に接続したCMOS回路)の横型pチャネルMOSFETが配置される。また、n型拡散領域32の内部に設けられたp型領域36には、例えば、ハイサイド回路部の横型nチャネルMOSFETが配置される。n型拡散領域33は、n型拡散領域32よりも外側に配置され、n型拡散領域32に接する。n型拡散領域33の深さは、例えばn型拡散領域32の深さよりも浅い。p型拡散領域34は、n型拡散領域33よりも外側に配置され、n型拡散領域33に接する。p型拡散領域34の内部には、例えばn型拡散領域33に延在するようにp型領域38が設けられている。   The n-type diffusion region 32 constitutes the high potential side region 1. In the n-type diffusion region 32, for example, a lateral p-channel MOSFET of a high side circuit portion (a CMOS circuit in which a lateral n-channel MOSFET and a lateral p-channel MOSFET are complementarily connected) is disposed. Further, in the p-type region 36 provided inside the n-type diffusion region 32, for example, a lateral n-channel MOSFET of the high side circuit portion is disposed. The n-type diffusion region 33 is disposed outside the n-type diffusion region 32 and is in contact with the n-type diffusion region 32. The depth of the n-type diffusion region 33 is shallower than the depth of the n-type diffusion region 32, for example. The p-type diffusion region 34 is disposed outside the n-type diffusion region 33 and is in contact with the n-type diffusion region 33. Inside the p-type diffusion region 34, for example, a p-type region 38 is provided so as to extend to the n-type diffusion region 33.

p型拡散領域34とn型拡散領域33との間のpn接合で寄生ダイオード4が形成され、この寄生ダイオード4により高電位側領域1と低電位側領域2とが電気的に分離される。n型拡散領域33は、抵抗性フィールドプレート5(図1参照)が配置される耐圧構造部3を構成する。また、n型拡散領域33は、寄生ダイオード4に逆バイアスが印加された場合に空乏層の大部分が広がる領域でありこの領域を耐圧領域とする。p型拡散領域34は、低電位側領域2を構成する領域である。すなわち、n型拡散領域32の内部に設けられたn+型領域35は寄生ダイオード4のカソード領域として機能し、p型領域38の内部に設けられたp+型領域39は寄生ダイオード4のアノード領域として機能する。p型拡散領域34により配置されたn型拡散領域(不図示)で低電位側領域2が構成される。p型拡散領域34は、基板裏面側のp型領域31から基板おもて面に露出するようにスリット状に残るp型半導体基板30の一部であってもよい。基板おもて面に露出とは、後述する第1絶縁膜43に接するように配置されていることである。 A parasitic diode 4 is formed at a pn junction between the p-type diffusion region 34 and the n-type diffusion region 33, and the high-potential side region 1 and the low-potential side region 2 are electrically separated by the parasitic diode 4. The n-type diffusion region 33 constitutes the breakdown voltage structure 3 in which the resistive field plate 5 (see FIG. 1) is disposed. The n-type diffusion region 33 is a region where most of the depletion layer expands when a reverse bias is applied to the parasitic diode 4, and this region is a breakdown voltage region. The p-type diffusion region 34 is a region constituting the low potential side region 2. That is, the n + type region 35 provided inside the n type diffusion region 32 functions as the cathode region of the parasitic diode 4, and the p + type region 39 provided inside the p type region 38 is the anode of the parasitic diode 4. Act as a region. The low-potential side region 2 is constituted by an n-type diffusion region (not shown) arranged by the p-type diffusion region 34. The p-type diffusion region 34 may be a part of the p-type semiconductor substrate 30 that remains in a slit shape so as to be exposed from the p-type region 31 on the back side of the substrate to the front surface of the substrate. The exposure on the front surface of the substrate means that the substrate is disposed in contact with a first insulating film 43 described later.

第1電極40は、n+型領域35を介してn型拡散領域32に電気的に接続されている。第1電極40は、ハイサイド回路部の電源電位VBに固定されている。第2電極41は、p型領域36の内部に設けられたp+型領域37を介してp型領域36に電気的に接続されている。第2電極41は、ハイサイド回路部の基準電位(上アームのIGBTのエミッタ電位VS)に固定されている。第3電極42は、最低電位である例えば接地電位GNDに固定されている。 The first electrode 40 is electrically connected to the n-type diffusion region 32 through the n + -type region 35. The first electrode 40 is fixed to the power supply potential VB of the high side circuit section. The second electrode 41 is electrically connected to the p-type region 36 via a p + -type region 37 provided inside the p-type region 36. The second electrode 41 is fixed to the reference potential of the high side circuit section (the emitter potential VS of the IGBT of the upper arm). The third electrode 42 is fixed at the lowest potential, for example, the ground potential GND.

p型半導体基板30のおもて面において、第1〜3電極40〜42と半導体部とのコンタクト以外の部分は、第1絶縁膜43、第2絶縁膜44および層間絶縁膜45を順に積層してなる絶縁層で覆われている。第1絶縁膜43は、例えばLOCOS(Local Oxidation of Silicon:局所酸化)である。第1〜3電極40〜42は、それぞれ層間絶縁膜45上に延在している。第1〜3電極40〜42、層間絶縁膜45および後述する渦巻き抵抗素子10の導電膜層11は、例えば層間絶縁膜46に覆われている。   On the front surface of the p-type semiconductor substrate 30, the first insulating film 43, the second insulating film 44, and the interlayer insulating film 45 are sequentially stacked except for the contact between the first to third electrodes 40 to 42 and the semiconductor portion. It is covered with an insulating layer. The first insulating film 43 is, for example, LOCOS (Local Oxidation of Silicon). The first to third electrodes 40 to 42 each extend on the interlayer insulating film 45. The first to third electrodes 40 to 42, the interlayer insulating film 45, and the conductive film layer 11 of the spiral resistance element 10 described later are covered with, for example, an interlayer insulating film 46.

また、図3に示すように、n+型領域35とp+型領域39との間においてn型拡散領域33を覆う層間絶縁膜45の内部には、蛇行抵抗素子20の蛇行パターンの直線部(以下、薄膜抵抗直線部とする)21a〜21eが設けられている。蛇行抵抗素子20が設けられた部分(第1耐圧構造部3a)において層間絶縁膜46の内部には、渦巻き抵抗素子10の導電膜層11(11a〜11d)が設けられている。すなわち、第1耐圧構造部3a(切断線A−A’における断面)においては、蛇行抵抗素子20を1層目とし、渦巻き抵抗素子10の導電膜層11を2層目とするフィールドプレートが構成されている。 Further, as shown in FIG. 3, a linear portion of the meandering pattern of the meandering resistance element 20 is provided inside the interlayer insulating film 45 covering the n-type diffusion region 33 between the n + -type region 35 and the p + -type region 39. 21a to 21e (hereinafter referred to as thin film resistance linear portions) are provided. The conductive film layer 11 (11a to 11d) of the spiral resistance element 10 is provided inside the interlayer insulating film 46 in the portion where the meandering resistance element 20 is provided (first breakdown voltage structure portion 3a). That is, in the first breakdown voltage structure portion 3a (cross section taken along the cutting line AA ′), a field plate having the meandering resistance element 20 as the first layer and the conductive film layer 11 of the spiral resistance element 10 as the second layer is configured. Has been.

また、蛇行抵抗素子20によりハイサイド回路部の基準電位(上アームのIGBTのエミッタ電位VS)を検出する場合、渦巻き抵抗素子10の最も内周側の導電膜層11a、および、蛇行抵抗素子20の最も内側の薄膜抵抗直線部21aは、第2電極41に電気的に接続される。かつ渦巻き抵抗素子10の最も外周側の導電膜層11d、および蛇行抵抗素子20の最も外側の薄膜抵抗直線部21eは、第3電極42に電気的に接続される。   When the meandering resistance element 20 detects the reference potential of the high-side circuit section (the emitter potential VS of the IGBT of the upper arm), the innermost conductive film layer 11a of the spiral resistance element 10 and the meandering resistance element 20 The innermost thin-film resistance straight line portion 21 a is electrically connected to the second electrode 41. In addition, the outermost conductive film layer 11 d of the spiral resistance element 10 and the outermost thin film resistance linear portion 21 e of the meandering resistance element 20 are electrically connected to the third electrode 42.

図4に示すように、渦巻き抵抗素子10の導電膜層11(11a〜11d)の一端は、それぞれ、層間絶縁膜45を貫通する第1〜4コンタクト部13a〜13dを介して深さ方向に対向する薄膜抵抗層12(12a〜12d)に接続されている。渦巻き抵抗素子10の最も外周側の第5薄膜抵抗層12eは、層間絶縁膜45を貫通する第5コンタクト部13eを介して深さ方向に対向する第3電極42に接続されている。すなわち、第1耐圧構造部3aと第2耐圧構造部3bとの境界(切断線B−B’における断面)においては、渦巻き抵抗素子10の薄膜抵抗層12を一層目とし、渦巻き抵抗素子10の導電膜層11を2層目とするフィールドプレートが構成されている。   As shown in FIG. 4, one end of the conductive film layer 11 (11 a to 11 d) of the spiral resistance element 10 extends in the depth direction via the first to fourth contact portions 13 a to 13 d penetrating the interlayer insulating film 45. It is connected to the opposing thin film resistance layer 12 (12a-12d). The fifth thin-film resistance layer 12e on the outermost peripheral side of the spiral resistance element 10 is connected to the third electrode 42 facing in the depth direction via a fifth contact portion 13e penetrating the interlayer insulating film 45. That is, at the boundary between the first withstand voltage structure portion 3 a and the second withstand voltage structure portion 3 b (cross section along the cutting line BB ′), the thin film resistance layer 12 of the spiral resistance element 10 is the first layer, and the spiral resistance element 10 A field plate having a second conductive film layer 11 is formed.

図示省略するが、渦巻き抵抗素子10の各導電膜層11の他端と各薄膜抵抗層12との各第5〜8コンタクト部14a〜14dを通る切断線C−C’における断面構造も、渦巻き抵抗素子10の薄膜抵抗層12を一層目とし、渦巻き抵抗素子10の導電膜層11を2層目とするフィールドプレートが構成されている。   Although not shown in the drawing, the cross-sectional structure taken along the section line CC ′ passing through the fifth to eighth contact portions 14a to 14d between the other end of each conductive film layer 11 and each thin film resistance layer 12 of the spiral resistance element 10 is also spiral. A field plate having a thin film resistance layer 12 of the resistance element 10 as a first layer and a conductive film layer 11 of the spiral resistance element 10 as a second layer is configured.

また、図3に示すように、蛇行抵抗素子20によりハイサイド回路部の電源電位VBを検出する場合には、渦巻き抵抗素子10の最も内周側の導電膜層11a、および、蛇行抵抗素子20の最も内側の薄膜抵抗直線部21aを、第2電極42に代えて第1電極40に電気的に接続すればよい。   As shown in FIG. 3, when the power supply potential VB of the high side circuit section is detected by the meandering resistance element 20, the innermost conductive film layer 11 a of the spiral resistance element 10, and the meandering resistance element 20 The innermost thin film resistance straight line portion 21 a may be electrically connected to the first electrode 40 instead of the second electrode 42.

図示省略するが、上アームのIGBTのエミッタ電位VSを検出するための電圧検出用抵抗となる蛇行抵抗素子20と、ハイサイド回路部の電源電位VBを検出するための電圧検出用抵抗となる蛇行抵抗素子20との両方が配置されていてもよい。   Although not shown, the meandering resistance element 20 that serves as a voltage detection resistor for detecting the emitter potential VS of the IGBT of the upper arm and the meandering that serves as a voltage detection resistor for detecting the power supply potential VB of the high side circuit section. Both the resistor element 20 and the resistor element 20 may be disposed.

蛇行抵抗素子20の平面レイアウトの別の一例について説明する。図5は、実施の形態1にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。図5に示す実施の形態1にかかる半導体装置が図1に示す実施の形態1にかかる半導体装置と異なる点は、蛇行抵抗素子20の薄膜抵抗直線部21と渦巻き抵抗素子10の導電膜層11とが交差する点である。図5では、また、蛇行抵抗素子20の蛇行パターンの各薄膜抵抗直線部にそれぞれ内側から外側に順に符号21a〜21fを付し、蛇行パターンの各折り返し点をそれぞれ内側から外側に順に符号22a〜22eを付す。   Another example of the planar layout of the meandering resistance element 20 will be described. FIG. 5 is a plan view showing a planar layout of another example of the breakdown voltage structure of the semiconductor device according to the first embodiment. The semiconductor device according to the first embodiment shown in FIG. 5 is different from the semiconductor device according to the first embodiment shown in FIG. 1 in that the thin film resistance straight line portion 21 of the meandering resistance element 20 and the conductive film layer 11 of the spiral resistance element 10. This is the point where and intersect. In FIG. 5, the thin film resistance straight line portions of the meandering resistance element 20 are respectively given reference numerals 21 a to 21 f in order from the inner side to the outer side, and the folding points of the meandering pattern are given reference signs 22 a to 22 in order from the inner side to the outer side. 22e is attached.

この場合、蛇行抵抗素子20の蛇行パターンの各薄膜抵抗直線部21b〜21eの電位は、それぞれ渦巻き抵抗素子10の導電膜層11(11a〜11d)との交差箇所23a〜23dで、それぞれ交差する導電膜層11の電位と等しくなる。蛇行抵抗素子20の蛇行パターンの各折り返し点22a〜22eと、当該各折り返し点22a〜22eから最も近いコンタクト部13a〜13d,14a〜14dと、の間の各電位差ΔVは、上述したように可能な限り等しいことが好ましい。このため、蛇行抵抗素子20の蛇行パターンの各薄膜抵抗直線部21b〜21eと、渦巻き抵抗素子10の各導電膜層11(11a〜11d)とは、それぞれ中点同士で交差することが好ましい。   In this case, the electric potentials of the respective thin-film resistance linear portions 21b to 21e of the meandering pattern of the meandering resistance element 20 intersect at the intersections 23a to 23d with the conductive film layer 11 (11a to 11d) of the spiral resistance element 10, respectively. It becomes equal to the potential of the conductive film layer 11. Each potential difference ΔV between each folding point 22a to 22e of the meandering pattern of the meandering resistance element 20 and the contact portions 13a to 13d and 14a to 14d closest to the respective folding points 22a to 22e is possible as described above. It is preferable that they are all equal. For this reason, it is preferable that each thin film resistance linear part 21b-21e of the meandering pattern of the meandering resistance element 20 and each electrically conductive film layer 11 (11a-11d) of the spiral resistance element 10 cross | intersect at each middle point.

また、図示省略するが、蛇行抵抗素子20の折り返し数は、渦巻き抵抗素子10の導電膜層11の本数と異なっていてもよい。この場合、蛇行抵抗素子20の折り返し数jが渦巻き抵抗素子10の導電膜層11の本数iのn倍(n:正の整数)であれば(j=i×n)、渦巻き抵抗素子10と蛇行抵抗素子20とで電位分布の整合性を取ることができる。   Although not shown, the number of turns of the meandering resistance element 20 may be different from the number of the conductive film layers 11 of the spiral resistance element 10. In this case, if the number of turns j of the meandering resistance element 20 is n times the number i of the conductive film layers 11 of the spiral resistance element 10 (n: positive integer) (j = i × n), the spiral resistance element 10 and The potential distribution can be matched with the meandering resistance element 20.

以上、説明したように、実施の形態1によれば、薄膜抵抗層の一部を階層および材料の異なる導電膜層に置き換えた第1抵抗素子を配置することで、絶縁膜を挟んで第1抵抗素子の導電膜層に深さ方向に対向するように配置した薄膜抵抗層を第2抵抗素子とすることができる。これにより、チップ面積を広げることなく、独立して条件設定可能な2つの抵抗素子を上下に積層して配置することができる。これら第1,2抵抗素子とともに、一端を高電位に接続し、かつ他端を低電位に接続したフィールドプレートとしての機能を有する。このため、第1,2抵抗素子いずれか一方の抵抗素子のみ全長や総面積を小さくして電圧検出用抵抗として用いることができる。   As described above, according to the first embodiment, the first resistance element in which a part of the thin film resistance layer is replaced with the conductive film layer having a different hierarchy and material is arranged, so that the first resistance element is interposed between the first resistance element and the first resistance element. The thin film resistance layer disposed so as to face the conductive film layer of the resistance element in the depth direction can be used as the second resistance element. As a result, two resistive elements whose conditions can be independently set can be stacked one above the other without increasing the chip area. Along with these first and second resistance elements, it functions as a field plate having one end connected to a high potential and the other end connected to a low potential. For this reason, only one of the first and second resistance elements can be used as a voltage detection resistor with a reduced total length or total area.

例えば、第1抵抗素子を渦巻き抵抗素子とし、第2抵抗素子を蛇行抵抗素子とする。この場合、渦巻き抵抗素子によるフィールドプレート効果により表面電荷の影響を受けにくくすることができ、所定耐圧を確保することができる。かつ、渦巻き抵抗素子に比べて全長や総面積を小さくした蛇行抵抗素子を例えば電圧検出用抵抗として用いることができる。蛇行抵抗素子の抵抗値と寄生容量値との積(RC時定数)は非常に小さいため、例えば、この蛇行抵抗素子を電圧検出用抵抗として用いることで電圧検出の応答性を向上させることができる。これにより、消費電流を増加させることを防止することができる。したがって、従来のように複数の蛇行抵抗素子でフィールドプレートを構成する場合よりも信頼性を向上させることができる。   For example, the first resistance element is a spiral resistance element, and the second resistance element is a meandering resistance element. In this case, the field plate effect by the spiral resistance element can be made less susceptible to surface charges, and a predetermined breakdown voltage can be ensured. In addition, a meandering resistance element having a smaller overall length or total area than the spiral resistance element can be used as a voltage detection resistor, for example. Since the product (RC time constant) of the resistance value and the parasitic capacitance value of the meandering resistance element is very small, for example, the response of voltage detection can be improved by using this meandering resistance element as a voltage detection resistor. . Thereby, it is possible to prevent an increase in current consumption. Therefore, the reliability can be improved as compared with the conventional case where the field plate is constituted by a plurality of meandering resistance elements.

(実施の形態2)
次に、実施の形態2にかかる半導体装置の構造について説明する。図6は、実施の形態2にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。実施の形態2にかかる半導体装置は、蛇行抵抗素子50の蛇行パターンが実施の形態1にかかる半導体装置と異なる。具体的には、蛇行抵抗素子50は、ポリシリコンなど抵抗性の材料からなる直線部(以下、薄膜抵抗直線部とする)51と、金属など導電性の材料からなる直線部(以下、導電膜直線部とする)52と、を折り返し点を挟んで交互に配置した蛇行パターンを有する。
(Embodiment 2)
Next, the structure of the semiconductor device according to the second embodiment will be described. FIG. 6 is a plan view showing a planar layout of the breakdown voltage structure of the semiconductor device according to the second embodiment. The semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in the meandering pattern of the meandering resistance element 50. Specifically, the meandering resistance element 50 includes a linear portion (hereinafter referred to as a thin film resistance linear portion) 51 made of a resistive material such as polysilicon and a linear portion (hereinafter referred to as a conductive film) made of a conductive material such as metal. And a meandering pattern that are alternately arranged with the turning point interposed therebetween.

蛇行抵抗素子50の蛇行パターンの薄膜抵抗直線部51(それぞれ内側から外側に順に符号51a〜51fを付す)は、例えば、渦巻き抵抗素子10の薄膜抵抗層12と同じ階層に配置されている。蛇行抵抗素子50の蛇行パターンの導電膜直線部52(それぞれ内側から外側に順に符号52a〜52eを付す)は、例えば、渦巻き抵抗素子10の導電膜層11と同じ階層に配置されている。すなわち、蛇行抵抗素子50の蛇行パターンの薄膜抵抗直線部51a〜51fと導電膜直線部52a〜52eとは異なる階層に配置されている。   The thin-film resistance straight line portions 51 of the meandering pattern of the meandering resistance element 50 (reference numerals 51a to 51f in order from the inner side to the outer side) are arranged at the same level as the thin-film resistance layer 12 of the spiral resistance element 10, for example. The conductive film linear portions 52 of the meandering pattern of the meandering resistance element 50 (reference numerals 52a to 52e are sequentially attached from the inner side to the outer side), for example, are arranged at the same level as the conductive film layer 11 of the spiral resistance element 10. That is, the thin film resistance straight line portions 51a to 51f and the conductive film straight line portions 52a to 52e of the meandering pattern of the meandering resistance element 50 are arranged in different layers.

蛇行抵抗素子50の蛇行パターンの各薄膜抵抗直線部51は、渦巻き抵抗素子10の各導電膜層11と交差するように、当該導電膜層11に対して斜めの平面レイアウトに配置されている。蛇行抵抗素子50の蛇行パターンの各導電膜直線部52は、渦巻き抵抗素子10の各導電膜層11間に、当該導電膜層11に平行な平面レイアウトに配置されている。また、蛇行抵抗素子50の蛇行パターンの導電膜直線部52は、例えば、内周側から外周側に向かう方向に渦巻き抵抗素子10の各導電膜層11と交互に等間隔に配置される。   Each thin film resistance linear portion 51 of the meandering pattern of the meandering resistance element 50 is arranged in a plane layout oblique to the conductive film layer 11 so as to intersect with each conductive film layer 11 of the spiral resistance element 10. The conductive film linear portions 52 of the meandering pattern of the meandering resistance element 50 are arranged between the conductive film layers 11 of the spiral resistance element 10 in a planar layout parallel to the conductive film layer 11. Further, the conductive film linear portions 52 of the meandering pattern of the meandering resistance element 50 are alternately arranged at equal intervals with the conductive film layers 11 of the spiral resistance element 10 in the direction from the inner peripheral side to the outer peripheral side, for example.

蛇行抵抗素子50の蛇行パターンの折り返し点(それぞれ内側から外側に順に符号53a〜53jを付す)と、当該各折り返し点53a〜53jから最も近いコンタクト部13a〜13d,14a〜14dと、の間の各電位差ΔVは、上述したように可能な限り等しいことが好ましい。このため、蛇行抵抗素子50の蛇行パターンの各薄膜抵抗直線部51と、渦巻き抵抗素子10の各導電膜層11とは、それぞれ中点同士で交差することが好ましい。また、蛇行抵抗素子50の蛇行パターンの折り返し点53は、渦巻き抵抗素子の隣り合う渦巻き線間(隣り合う導電膜層11間)の中心に位置することが好ましい。   Between the folding points of the meandering pattern of the meandering resistance element 50 (reference numerals 53a to 53j in order from the inside to the outside) and the contact portions 13a to 13d, 14a to 14d closest to the respective folding points 53a to 53j. Each potential difference ΔV is preferably as equal as possible as described above. For this reason, it is preferable that each thin-film resistance straight line portion 51 of the meandering pattern of the meandering resistance element 50 and each conductive film layer 11 of the spiral resistance element 10 intersect each other at their midpoints. The meandering point 53 of the meandering pattern of the meandering resistance element 50 is preferably located at the center between adjacent spiral lines of the spiral resistance element (between adjacent conductive film layers 11).

また、蛇行抵抗素子50の外側端部50bに対して内側端部50aを高電位にしたときに生じる電圧降下は、導電膜直線部52ではほぼ生じず、薄膜抵抗直線部51のみで起こる。すなわち、蛇行抵抗素子50の蛇行パターンの各折り返し点53a〜53jの電位は、ほぼ薄膜抵抗直線部51の電圧降下に依存する。これにより、蛇行抵抗素子50の蛇行パターンの各折り返し点53a〜53jと、当該各折り返し点53a〜53jから最も近いコンタクト部13a〜13d,14a〜14dと、の間の各電位差ΔVをほぼ等しくすることができる。   In addition, a voltage drop that occurs when the inner end 50 a is set to a high potential with respect to the outer end 50 b of the meandering resistance element 50 does not substantially occur in the conductive film straight line 52 but only in the thin film resistance straight line 51. That is, the potential at the folding points 53 a to 53 j of the meandering pattern of the meandering resistance element 50 substantially depends on the voltage drop of the thin film resistance straight line portion 51. As a result, the potential differences ΔV between the folding points 53a to 53j of the meandering pattern of the meandering resistance element 50 and the contact portions 13a to 13d and 14a to 14d closest to the folding points 53a to 53j are made substantially equal. be able to.

例えば、蛇行抵抗素子50の蛇行パターンの折り返し数を10とする。蛇行抵抗素子50の蛇行パターンの直線部は、最も内側に薄膜抵抗直線部51aを配置し、導電膜直線部52(52a〜52e)と薄膜抵抗直線部51(51b〜51e)とを交互に配置し、最も外側に薄膜抵抗直線部51fを配置する。かつ、蛇行抵抗素子50の蛇行パターンの各薄膜抵抗直線部51と、渦巻き抵抗素子10の各導電膜層11(11a〜11d)とは、それぞれ中点同士で交差させた場合、蛇行抵抗素子50の電位分布は次のようになる。   For example, the number of turns of the meandering pattern of the meandering resistance element 50 is 10. The straight portion of the meandering pattern of the meandering resistance element 50 has the thin film resistance straight portions 51a arranged on the innermost side, and the conductive film straight portions 52 (52a to 52e) and the thin film resistance straight portions 51 (51b to 51e) are alternately arranged. The thin film resistance straight line portion 51f is disposed on the outermost side. And when each thin film resistance linear part 51 of the meandering pattern of the meandering resistance element 50 and each electrically conductive layer 11 (11a-11d) of the spiral resistance element 10 are made to cross | intersect at each middle point, meandering resistance element 50 The potential distribution of is as follows.

蛇行抵抗素子50の最高電位を印加する内側端部50aの電位は、渦巻き抵抗素子10の内周側端部10aの電位と同じ電位V[V]とする。かつ蛇行抵抗素子50の最低電位を印加する外側端部50bの電位は、渦巻き抵抗素子10の外周側端部10bの電位と同じ0[V]とする。渦巻き抵抗素子10の各渦巻き線の電位は、実施の形態1と同様に、外周側に配置された渦巻き線ほど、内周側端部10aの電位V[V]から外周側端部10bの電位0[V]に至るまで1/5×V[V]ずつ減少した電位となる。   The potential of the inner end portion 50 a to which the highest potential of the meandering resistance element 50 is applied is the same potential V [V] as the potential of the inner peripheral side end portion 10 a of the spiral resistance element 10. The potential of the outer end portion 50b to which the lowest potential of the meandering resistance element 50 is applied is set to 0 [V], which is the same as the potential of the outer peripheral side end portion 10b of the spiral resistance element 10. As in the first embodiment, the potential of each spiral wire of the spiral resistance element 10 increases from the potential V [V] of the inner peripheral side end portion 10a to the potential of the outer peripheral side end portion 10b as the spiral wire is arranged on the outer peripheral side. The potential decreases by 1/5 × V [V] until reaching 0 [V].

一方、蛇行抵抗素子50の蛇行パターンの各折り返し点(以下、第1〜10折り返し点とする)53a〜53jのうち、同一の導電膜直線部52(52a〜52e)の両端に位置する折り返し点は、各導電膜直線部52でほぼ電圧降下が生じないことから同電位となる。かつ、渦巻き抵抗素子10の各導電膜層11と蛇行抵抗素子50の蛇行パターンの各導電膜直線部52とが交互に等間隔に配置されるため、蛇行抵抗素子50の蛇行パターンの各折り返し点の電位は、外側に配置された折り返し点ほど、内側端部50aの電位V[V]から外側端部50bの電位0[V]に至るまで同電位ずつ減少した電位となる。   On the other hand, among the folding points (hereinafter referred to as first to tenth folding points) 53a to 53j of the meandering resistance element 50, the folding points located at both ends of the same conductive film linear portion 52 (52a to 52e). Have the same potential because almost no voltage drop occurs in each conductive film linear portion 52. In addition, since each conductive film layer 11 of the spiral resistance element 10 and each conductive film linear portion 52 of the meandering resistance element 50 are alternately arranged at equal intervals, each folding point of the meandering pattern of the meandering resistance element 50 The potential at the outermost turning point decreases from the potential V [V] of the inner end 50a to the potential 0 [V] of the outer end 50b by the same potential.

すなわち、蛇行抵抗素子50の蛇行パターンの第1,2折り返し点53a,53bの電位は、蛇行抵抗素子50の内側端部50aの電位V[V]の9/10である(=9/10×V[V])。蛇行抵抗素子50の蛇行パターンの第3,4折り返し点53c,53dの電位は、蛇行抵抗素子50の内側端部50aの電位V[V]の7/10である(=7/10×V[V])。蛇行抵抗素子50の蛇行パターンの第5,6折り返し点53e,53fの電位は、蛇行抵抗素子50の内側端部50aの電位V[V]の5/10である(=5/10×V[V])。   That is, the potential of the first and second folding points 53a and 53b of the meandering pattern of the meandering resistance element 50 is 9/10 of the potential V [V] of the inner end portion 50a of the meandering resistance element 50 (= 9/10 × V [V]). The potential of the third and fourth turning points 53c and 53d of the meandering pattern of the meandering resistance element 50 is 7/10 of the potential V [V] of the inner end portion 50a of the meandering resistance element 50 (= 7/10 × V [ V]). The potential of the fifth and sixth turn-back points 53e and 53f of the meandering pattern of the meandering resistance element 50 is 5/10 of the potential V [V] of the inner end portion 50a of the meandering resistance element 50 (= 5/10 × V [ V]).

蛇行抵抗素子50の蛇行パターンの第7,8折り返し点53g,53hの電位は、蛇行抵抗素子50の内側端部50aの電位V[V]の3/10である(=3/10×V[V])。蛇行抵抗素子50の蛇行パターンの第9,10折り返し点53i,53jの電位は、蛇行抵抗素子50の内側端部50aの電位V[V]の1/10である(=1/10×V[V])。これら隣り合う導電膜層間(各導電膜層11および各導電膜直線部52)の電位差ΔVは、1/10×V[V]となる。このように、渦巻き抵抗素子10と蛇行抵抗素子50とで電位分布の整合性を容易に取ることができる。   The potentials of the seventh and eighth folding points 53g and 53h of the meandering pattern of the meandering resistance element 50 are 3/10 of the potential V [V] of the inner end portion 50a of the meandering resistance element 50 (= 3/10 × V [ V]). The potentials of the ninth and tenth turning points 53i and 53j of the meandering pattern of the meandering resistance element 50 are 1/10 of the potential V [V] of the inner end portion 50a of the meandering resistance element 50 (= 1/10 × V [ V]). The potential difference ΔV between these adjacent conductive film layers (each conductive film layer 11 and each conductive film linear portion 52) is 1/10 × V [V]. Thus, the consistency of the potential distribution can be easily obtained between the spiral resistance element 10 and the meandering resistance element 50.

図7は、図6の切断線D−D’における断面構造を示す断面図である。図8は、図6の切断線E−E’における断面構造を示す断面図である。図6の切断線A−A’における断面構造は、実施の形態1と同様である(図2,3)。図6の切断線B−B’における断面構造は、実施の形態1と同様である(図4)。図7,8には、蛇行抵抗素子20によりハイサイド回路部の基準電位(上アームのIGBTのエミッタ電位VS)を検出する構成を示す。   FIG. 7 is a cross-sectional view showing a cross-sectional structure taken along section line D-D ′ of FIG. 6. FIG. 8 is a cross-sectional view showing a cross-sectional structure taken along section line E-E ′ of FIG. 6. The cross-sectional structure taken along the cutting line A-A ′ in FIG. 6 is the same as that in the first embodiment (FIGS. 2 and 3). The cross-sectional structure taken along the cutting line B-B 'in FIG. 6 is the same as that in the first embodiment (FIG. 4). 7 and 8 show a configuration in which the meandering resistance element 20 detects the reference potential (the emitter potential VS of the IGBT of the upper arm) of the high side circuit section.

図7に示すように、p+型領域37とp+型領域39との間においてn型拡散領域33を覆う層間絶縁膜45の内部には、蛇行抵抗素子50の薄膜抵抗直線部51(51b〜51f)が設けられている。蛇行抵抗素子50が設けられた部分(第1耐圧構造部3a)において層間絶縁膜45上には、渦巻き抵抗素子10の導電膜層11(11a〜11d)および蛇行抵抗素子50の導電膜直線部52(52a〜52e)が設けられている。 As shown in FIG. 7, the thin-film resistance linear portion 51 (51b) of the meandering resistance element 50 is placed inside the interlayer insulating film 45 covering the n-type diffusion region 33 between the p + -type region 37 and the p + -type region 39. ˜51f). The conductive film layer 11 (11a to 11d) of the spiral resistance element 10 and the conductive film linear part of the meandering resistance element 50 are formed on the interlayer insulating film 45 in the portion where the meandering resistance element 50 is provided (first breakdown voltage structure portion 3a). 52 (52a to 52e) are provided.

蛇行抵抗素子50の最も内側の導電膜直線部52aは、第2電極41に電気的に接続さる。図示省略するが、蛇行抵抗素子50の最も外側の薄膜抵抗直線部51fは、第3電極42に接続される。また、蛇行抵抗素子50の各導電膜直線部52は、層間絶縁膜45を介して深さ方向に対向する薄膜抵抗直線部51に電気的に接続されている。渦巻き抵抗素子10の導電膜層11の断面構造は、実施の形態1と同様である。   The innermost conductive film linear portion 52 a of the meandering resistance element 50 is electrically connected to the second electrode 41. Although not shown, the outermost thin-film resistance linear portion 51 f of the meandering resistance element 50 is connected to the third electrode 42. Further, each conductive film straight line portion 52 of the meandering resistance element 50 is electrically connected to the thin film resistance straight line portion 51 opposed in the depth direction via the interlayer insulating film 45. The cross-sectional structure of the conductive film layer 11 of the spiral resistance element 10 is the same as that of the first embodiment.

図8に示すように、蛇行抵抗素子50の導電膜直線部52の一端となる折り返し点53b,53d,53f,53h,53jにおいて、各導電膜直線部52は、それぞれ、層間絶縁膜45を貫通するコンタクト部を介して深さ方向に対向する薄膜抵抗直線部51に接続されている。図示省略するが、蛇行抵抗素子50の各導電膜直線部52の他端となる折り返し点53a,53c,53e,53g,53iを通る切断線F−F’における断面構造も、層間絶縁膜45を貫通するコンタクト部を介して深さ方向に対向する薄膜抵抗直線部51に接続されている。   As shown in FIG. 8, each of the conductive film linear portions 52 penetrates through the interlayer insulating film 45 at the turning points 53 b, 53 d, 53 f, 53 h, and 53 j that are one ends of the conductive film linear portions 52 of the meandering resistance element 50. The thin film resistor linear portion 51 is opposed to the thin film resistor 51 in the depth direction through the contact portion. Although not shown in the drawing, the cross-sectional structure at the cutting line FF ′ passing through the folding points 53 a, 53 c, 53 e, 53 g, 53 i, which is the other end of each conductive film linear portion 52 of the meandering resistance element 50, also has the interlayer insulating film 45. It is connected to the thin-film resistance straight line portion 51 facing in the depth direction through a contact portion that penetrates.

また、実施の形態1と同様に、蛇行抵抗素子50によりハイサイド回路部の電源電位VBを検出する構成としてもよい。この場合、渦巻き抵抗素子10の最も内周側の導電膜層11a、および、蛇行抵抗素子50の最も内側の導電膜直線部52aを、第2電極42に代えて第1電極40に電気的に接続すればよい。   Further, similarly to the first embodiment, the power supply potential VB of the high side circuit portion may be detected by the meandering resistance element 50. In this case, the innermost conductive film layer 11 a of the spiral resistance element 10 and the innermost conductive film linear portion 52 a of the meandering resistance element 50 are electrically connected to the first electrode 40 instead of the second electrode 42. Just connect.

また、渦巻き抵抗素子10の各導電膜層11と、蛇行抵抗素子50の蛇行パターンの各導電膜直線部52と、を異なる階層に配置してもよい(不図示)。これにより、渦巻き抵抗素子10の各導電膜層11間の間隔や、蛇行抵抗素子50の蛇行パターンの各導電膜直線部52間の間隔を狭くすることができる。このため、渦巻き抵抗素子10の薄膜抵抗層12間の間隔を狭くすることができ、電荷の悪影響を受けにくくすることができる。   Further, each conductive film layer 11 of the spiral resistance element 10 and each conductive film linear portion 52 of the meandering pattern of the meandering resistance element 50 may be arranged in different layers (not shown). Thereby, the space | interval between each electrically conductive film layer 11 of the spiral resistance element 10, and the space | interval between each electrically conductive film linear part 52 of the meandering pattern of the meandering resistance element 50 can be narrowed. For this reason, the space | interval between the thin film resistive layers 12 of the spiral resistance element 10 can be narrowed, and it can make it hard to receive the bad influence of an electric charge.

以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。また、実施の形態2によれば、異なる階層に配置された薄膜抵抗直線部と導電膜直線部とを交互に配置した蛇行パターンに蛇行抵抗素子を構成することにより、図16(a)における円弧部分141、図16(b)における円弧部分151に相当する領域をなくせるため、図16(a)における電位分担領域143、図16(b)における電位分担領域153に相当する領域が最大となる。よって、実施の形態2によれば、耐圧をさらに上げることができる。   As described above, according to the second embodiment, the same effect as in the first embodiment can be obtained. Further, according to the second embodiment, by forming the meandering resistance element in the meandering pattern in which the thin film resistance straight line portions and the conductive film straight line portions arranged in different layers are alternately arranged, the arc in FIG. Since the portion 141 and the region corresponding to the arc portion 151 in FIG. 16B can be eliminated, the potential sharing region 143 in FIG. 16A and the region corresponding to the potential sharing region 153 in FIG. . Therefore, according to the second embodiment, the breakdown voltage can be further increased.

(実施の形態3)
次に、実施の形態3にかかる半導体装置の構造について説明する。図9は、実施の形態3にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。実施の形態3にかかる半導体装置は、渦巻き抵抗素子10の各導電膜層11の平面レイアウトが実施の形態2にかかる半導体装置と異なる。具体的には、渦巻き抵抗素子10の第1耐圧構造部3aに配置する各導電膜層15(15a〜15d)が、渦巻き抵抗素子10の周方向に平行な方向に対して斜めの平面レイアウトに配置されている。
(Embodiment 3)
Next, the structure of the semiconductor device according to the third embodiment will be described. FIG. 9 is a plan view showing a planar layout of the breakdown voltage structure of the semiconductor device according to the third embodiment. The semiconductor device according to the third embodiment is different from the semiconductor device according to the second embodiment in the planar layout of each conductive film layer 11 of the spiral resistance element 10. Specifically, each conductive film layer 15 (15a to 15d) disposed in the first breakdown voltage structure portion 3a of the spiral resistance element 10 has a planar layout that is oblique with respect to a direction parallel to the circumferential direction of the spiral resistance element 10. Has been placed.

そして、蛇行抵抗素子60の蛇行パターンの各薄膜抵抗直線部61(61a〜61f)は、渦巻き抵抗素子10の各導電膜層15と交差するように、渦巻き抵抗素子10の周方向に沿って平行な平面レイアウトに配置される。蛇行抵抗素子60の蛇行パターンの各導電膜直線部62(62a〜62e)は、渦巻き抵抗素子10の各導電膜層15間に、当該導電膜層15に平行な平面レイアウトに配置される。   And each thin film resistance linear part 61 (61a-61f) of the meandering pattern of the meandering resistance element 60 is parallel along the circumferential direction of the spiral resistance element 10 so as to intersect with each conductive film layer 15 of the spiral resistance element 10. Arranged in a flat layout. The conductive film linear portions 62 (62 a to 62 e) of the meandering pattern of the meandering resistance element 60 are arranged between the conductive film layers 15 of the spiral resistance element 10 in a planar layout parallel to the conductive film layer 15.

このような蛇行抵抗素子60を配置した場合においても、第1耐圧構造部3aにおいて隣り合う各導電膜層(各導電膜層15および各導電膜直線部62)間の電位差ΔVは、実施の形態2と同様に1/10×V[V]となる。   Even when such a meandering resistance element 60 is arranged, the potential difference ΔV between adjacent conductive film layers (the conductive film layers 15 and the conductive film linear portions 62) in the first voltage withstanding structure portion 3a is equal to the embodiment. Similar to 2, 1/10 × V [V].

以上、説明したように、実施の形態3によれば、実施の形態1,2と同様の効果を得ることができる。   As described above, according to the third embodiment, the same effect as in the first and second embodiments can be obtained.

(実施の形態4)
次に、実施の形態4にかかる半導体装置の構造について説明する。図10は、実施の形態4にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図11は、図10の切断線G−G’における断面構造を示す断面図である。実施の形態4にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、高電位側領域1の周囲を囲む渦巻き状の平面レイアウトに配置した薄膜抵抗層16のみで渦巻き抵抗素子10を構成している点である。渦巻き抵抗素子10と蛇行抵抗素子20との平面レイアウトの位置関係は、実施の形態1と同様である。
(Embodiment 4)
Next, the structure of the semiconductor device according to the fourth embodiment will be described. FIG. 10 is a plan view showing a planar layout of the breakdown voltage structure of the semiconductor device according to the fourth embodiment. FIG. 11 is a cross-sectional view showing a cross-sectional structure taken along section line GG ′ of FIG. The semiconductor device according to the fourth embodiment is different from the semiconductor device according to the first embodiment in that the spiral resistance element 10 is formed only by the thin-film resistance layer 16 arranged in a spiral planar layout surrounding the periphery of the high potential side region 1. It is the point which constitutes. The positional relationship of the planar layout between the spiral resistance element 10 and the meandering resistance element 20 is the same as in the first embodiment.

実施の形態4においては、図11に示すように、第2絶縁膜44と層間絶縁膜45との間にさらに第3絶縁膜47を配置する。そして、この第3絶縁膜47の内部に、深さ方向に蛇行抵抗素子20に対向するように、渦巻き抵抗素子10の薄膜抵抗層16(それぞれ内周側から外周側に順に符号16a〜16eを付す、図11には薄膜抵抗層16eは不図示)を配置すればよい。渦巻き抵抗素子10の最も内周側の薄膜抵抗層16は第2電極41に電気的に接続され、最も外周側の薄膜抵抗層16eは第3電極42に電気的に接続される。蛇行抵抗素子20の薄膜抵抗直線部21の断面構造は、実施の形態1と同様である。   In the fourth embodiment, a third insulating film 47 is further disposed between the second insulating film 44 and the interlayer insulating film 45 as shown in FIG. The thin film resistance layer 16 of the spiral resistance element 10 (reference numerals 16a to 16e in order from the inner circumference side to the outer circumference side is provided inside the third insulating film 47 so as to face the meandering resistance element 20 in the depth direction. A thin film resistor layer 16e is not shown in FIG. The innermost thin film resistance layer 16 of the spiral resistance element 10 is electrically connected to the second electrode 41, and the outermost thin film resistance layer 16 e is electrically connected to the third electrode 42. The cross-sectional structure of the thin film resistance straight line portion 21 of the meandering resistance element 20 is the same as that of the first embodiment.

図11には、蛇行抵抗素子20によりハイサイド回路部の基準電位(上アームのIGBTのエミッタ電位VS)を検出する構成を示すが、実施の形態1と同様に、蛇行抵抗素子50によりハイサイド回路部の電源電位VBを検出する構成としてもよい。   FIG. 11 shows a configuration in which the reference potential (emitter potential VS of the IGBT of the upper arm) is detected by the meandering resistance element 20, but the high side is detected by the meandering resistance element 50 as in the first embodiment. The power supply potential VB of the circuit unit may be detected.

このように渦巻き抵抗素子10および蛇行抵抗素子20ともに薄膜抵抗層(薄膜抵抗層16、薄膜抵抗直線部21)のみで構成した場合であっても、渦巻き抵抗素子10と蛇行抵抗素子20とを積層して配置することができる。また、実施の形態1と同様に、各導電膜層(各薄膜抵抗層16および各薄膜抵抗直線部21)間の電位差ΔVを1/5×V[V]とすることができる。   As described above, even if the spiral resistance element 10 and the meandering resistance element 20 are both composed only of the thin film resistance layer (thin film resistance layer 16, thin film resistance linear portion 21), the spiral resistance element 10 and the meandering resistance element 20 are laminated. Can be arranged. Further, similarly to the first embodiment, the potential difference ΔV between the respective conductive film layers (the respective thin film resistance layers 16 and the respective thin film resistance linear portions 21) can be set to 1/5 × V [V].

以上、説明したように、実施の形態4によれば、実施の形態1と同様の効果を得ることができる。   As described above, according to the fourth embodiment, the same effect as in the first embodiment can be obtained.

(実施の形態5)
次に、実施の形態5にかかる半導体装置の構造について説明する。図12は、実施の形態5にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図13は、図12の切断線X−X’における断面構造を示す断面図である。図12の切断線A−A’、切断線B−Bおよび切断線C−C’の断面構造は、実施の形態1と同様である。実施の形態5にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、低電位側領域2に形成された例えば横型pチャネルMOSFETのゲート電極74に蛇行抵抗素子20を接続した点である。
(Embodiment 5)
Next, the structure of the semiconductor device according to the fifth embodiment will be described. FIG. 12 is a plan view showing a planar layout of the breakdown voltage structure of the semiconductor device according to the fifth embodiment. 13 is a cross-sectional view showing a cross-sectional structure taken along the section line XX ′ of FIG. The cross-sectional structures of the cutting line AA ′, the cutting line BB, and the cutting line CC ′ in FIG. 12 are the same as those in the first embodiment. The semiconductor device according to the fifth embodiment is different from the semiconductor device according to the first embodiment in that the meandering resistance element 20 is connected to the gate electrode 74 of, for example, a lateral p-channel MOSFET formed in the low potential side region 2. is there.

図12,13に示すように、p型半導体基板30のおもて面の表面層には、p型拡散領域34よりも外側にn型拡散領域71が設けられている。n型拡散領域71は、p型拡散領域34によりn型拡散領域32,33と電気的に分離され、低電位側領域2を構成する。n型拡散領域71には、例えば、ローサイド回路部(横型nチャネルMOSFETと横型pチャネルMOSFETとを相補に接続したCMOS回路)が配置される。横型nチャネルMOSFETは図示省略する。   As shown in FIGS. 12 and 13, an n-type diffusion region 71 is provided outside the p-type diffusion region 34 on the front surface layer of the p-type semiconductor substrate 30. The n-type diffusion region 71 is electrically separated from the n-type diffusion regions 32 and 33 by the p-type diffusion region 34 and constitutes the low potential side region 2. In the n-type diffusion region 71, for example, a low-side circuit portion (a CMOS circuit in which a lateral n-channel MOSFET and a lateral p-channel MOSFET are complementarily connected) is disposed. The lateral n-channel MOSFET is not shown.

横型pチャネルMOSFETは、p+型ドレイン領域72、p+型ソース領域73およびゲート電極74からなる一般的なプレーナゲート型のMOSゲート構造を備える。第4電極75は、層間絶縁膜45を貫通するコンタクト部76を介して、横型pチャネルMOSFETのゲート電極74を介して電気的に接続されている。また、第4電極75は、層間絶縁膜45を貫通するコンタクト部17を介して、蛇行抵抗素子20の最も外側の薄膜抵抗直線部21eに接続されている。 The lateral p-channel MOSFET has a general planar gate type MOS gate structure including a p + type drain region 72, a p + type source region 73, and a gate electrode 74. The fourth electrode 75 is electrically connected via a gate electrode 74 of a lateral p-channel MOSFET via a contact portion 76 that penetrates the interlayer insulating film 45. The fourth electrode 75 is connected to the outermost thin film resistance straight line portion 21 e of the meandering resistance element 20 through the contact portion 17 that penetrates the interlayer insulating film 45.

また、実施の形態2〜4に実施の形態5を適用してもよい。   Further, the fifth embodiment may be applied to the second to fourth embodiments.

以上、説明したように、実施の形態5によれば、実施の形態1〜4と同様の効果を得ることができる。   As described above, according to the fifth embodiment, the same effects as in the first to fourth embodiments can be obtained.

(実施の形態6)
次に、実施の形態6にかかる半導体装置として、実施の形態1〜5にかかる半導体装置を適用する回路構成例について説明する。図14は、実施の形態6にかかる半導体装置の回路構成を示す回路図である。ここでは、例えば、出力段となるブリッジ回路220の一相分を構成する2つのIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)221,222を駆動するにあたって、各電位を検出する場合を例に説明する。IGBT221,222は、高電圧電源Vdcと接地電位GNDとの間に直列接続されている。図14に示す実施の形態6にかかる半導体装置200は、同一の半導体チップ上に、ハイサイド駆動回路201、ローサイド駆動回路202、レベルシフト回路205、第1〜4端子231〜234および上述した抵抗性フィールドプレート5を備える。
(Embodiment 6)
Next, a circuit configuration example to which the semiconductor device according to the first to fifth embodiments is applied as the semiconductor device according to the sixth embodiment will be described. FIG. 14 is a circuit diagram of a circuit configuration of the semiconductor device according to the sixth embodiment. Here, for example, in the case of driving two IGBTs (Insulated Gate Bipolar Transistors) 221 and 222 constituting one phase of the bridge circuit 220 serving as an output stage, an example is described in which each potential is detected. Explained. The IGBTs 221 and 222 are connected in series between the high voltage power supply Vdc and the ground potential GND. A semiconductor device 200 according to the sixth embodiment shown in FIG. 14 includes a high-side drive circuit 201, a low-side drive circuit 202, a level shift circuit 205, first to fourth terminals 231 to 234, and the resistors described above on the same semiconductor chip. A sex field plate 5 is provided.

第1端子231は、半導体装置200の接地電位GNDを供給する端子である。第2端子232は、電圧電源211から半導体装置210に電源電圧Vccを供給する端子である。第3端子233は、ハイサイド駆動回路201の電源電位VBを供給する端子である。第4端子234には、上アームのIGBT221のエミッタ電位VSを供給する端子である。電源電位VBは、上アームのIGBT221のエミッタ電位VSと、ハイサイド電源との総和である。電圧電源211からブートストラップダイオード212を介してブートストラップコンデンサ213に充電された電圧E1がハイサイド電源となる。上アームのIGBT221のエミッタ電位VSは、上アームのIGBT221と低電位側(以下、下アームとする)のIGBT222との接続点223の電位である。当該接続点223がブリッジ回路220の出力端子OUTである。   The first terminal 231 is a terminal that supplies the ground potential GND of the semiconductor device 200. The second terminal 232 is a terminal that supplies the power supply voltage Vcc from the voltage power supply 211 to the semiconductor device 210. The third terminal 233 is a terminal that supplies the power supply potential VB of the high-side drive circuit 201. The fourth terminal 234 is a terminal for supplying the emitter potential VS of the IGBT 221 of the upper arm. The power supply potential VB is the sum of the emitter potential VS of the upper arm IGBT 221 and the high-side power supply. The voltage E1 charged in the bootstrap capacitor 213 from the voltage power supply 211 via the bootstrap diode 212 becomes the high side power supply. The emitter potential VS of the upper-arm IGBT 221 is the potential at the connection point 223 between the upper-arm IGBT 221 and the low-potential-side (hereinafter referred to as the lower arm) IGBT 222. The connection point 223 is the output terminal OUT of the bridge circuit 220.

ハイサイド駆動回路201は、上アームのIGBT221のエミッタ電位VSを基準電位とし、電源電位VBを最高電位として電源電圧Vccで動作する。ハイサイド駆動回路201は、レベルシフト回路205の入力信号に基づいて、上アームのIGBT221を駆動する。ローサイド駆動回路202は、制御回路203およびコンパレータ204からなる。ローサイド駆動回路202は、例えば接地電位GNDを基準電位として動作する。制御回路203は、接地電位GNDを基準とし、第2端子232から供給される電源電圧Vccで動作し、外部(マイコン等)からの制御信号INや、異常検知回路からの異常検知信号に基づいて、レベルアップ用のレベルシフト回路205のnchMOSFET206を駆動する。   The high side drive circuit 201 operates at the power supply voltage Vcc with the emitter potential VS of the IGBT 221 of the upper arm as the reference potential and the power supply potential VB as the highest potential. The high side drive circuit 201 drives the IGBT 221 of the upper arm based on the input signal of the level shift circuit 205. The low side drive circuit 202 includes a control circuit 203 and a comparator 204. The low-side drive circuit 202 operates, for example, using the ground potential GND as a reference potential. The control circuit 203 operates with the power supply voltage Vcc supplied from the second terminal 232 with reference to the ground potential GND, and based on the control signal IN from the outside (such as a microcomputer) or the abnormality detection signal from the abnormality detection circuit. Then, the nch MOSFET 206 of the level shift circuit 205 for level up is driven.

コンパレータ204は、センス抵抗92の中間電位点92aの電位を所定の基準電圧と比較する。コンパレータ204の出力(比較結果)は、制御回路203およびレベルシフト回路205を介してハイサイド駆動回路201に入力される。また、コンパレータ204の出力は、ドライバ回路214に入力される。ドライバ回路214は、下アームのIGBT222を駆動する。ドライバ回路214は、半導体装置200と同一の半導体チップ上に配置されていてもよい。レベルシフト回路205は、高耐圧のnchMOSFET206およびレベルシフト抵抗207からなる。レベルシフト回路205は、ローサイド駆動回路202の入力信号を受けてハイサイド駆動回路201を駆動する。   The comparator 204 compares the potential at the intermediate potential point 92a of the sense resistor 92 with a predetermined reference voltage. The output (comparison result) of the comparator 204 is input to the high side drive circuit 201 via the control circuit 203 and the level shift circuit 205. The output of the comparator 204 is input to the driver circuit 214. The driver circuit 214 drives the IGBT 222 of the lower arm. The driver circuit 214 may be disposed on the same semiconductor chip as the semiconductor device 200. The level shift circuit 205 includes a high breakdown voltage nch MOSFET 206 and a level shift resistor 207. The level shift circuit 205 receives the input signal from the low side drive circuit 202 and drives the high side drive circuit 201.

抵抗91,92は、第4端子234と第1端子231との間に接続されている。抵抗91は、実施の形態1〜5の渦巻き抵抗素子10に相当する。第4端子234と抵抗91との接続点91aは、渦巻き抵抗素子10の内周側端部10aに相当する。第1端子231と抵抗91との接続点91bは、渦巻き抵抗素子10の外周側端部10bに相当する。抵抗92は、実施の形態1〜5の蛇行抵抗素子20,50,60に相当する。すなわち、これら抵抗91,92は、実施の形態1〜5の抵抗性フィールドプレートに相当する。抵抗(以下、センス抵抗とする)92は、上アームのIGBT221のエミッタ電位VSを検出するための分圧抵抗である。   The resistors 91 and 92 are connected between the fourth terminal 234 and the first terminal 231. The resistor 91 corresponds to the spiral resistance element 10 of the first to fifth embodiments. A connection point 91 a between the fourth terminal 234 and the resistor 91 corresponds to the inner peripheral side end portion 10 a of the spiral resistance element 10. A connection point 91 b between the first terminal 231 and the resistor 91 corresponds to the outer peripheral side end portion 10 b of the spiral resistance element 10. The resistor 92 corresponds to the meandering resistance elements 20, 50, 60 of the first to fifth embodiments. That is, these resistors 91 and 92 correspond to the resistive field plates of the first to fifth embodiments. A resistor (hereinafter referred to as a sense resistor) 92 is a voltage dividing resistor for detecting the emitter potential VS of the IGBT 221 of the upper arm.

図14に示す半導体装置200は、センス抵抗92を分圧抵抗として用いることで、上アームのIGBT221のエミッタ電位VS(以下、VS電位とする)を検出する。そして、図14に示す半導体装置200は、コンパレータ204によりVS電位が基準電圧を下回ったと判断したときに、アラームなどで警報したり、ハイサイド駆動回路201により上アームのIGBT221をオフしたり、ドライバ回路214により下アームのIGBT222をオフする制御を行う。   The semiconductor device 200 shown in FIG. 14 detects the emitter potential VS (hereinafter referred to as VS potential) of the IGBT 221 of the upper arm by using the sense resistor 92 as a voltage dividing resistor. When the comparator 204 determines that the VS potential has fallen below the reference voltage, the semiconductor device 200 shown in FIG. 14 gives an alarm or the like, turns off the upper-arm IGBT 221 with the high-side drive circuit 201, The circuit 214 controls to turn off the IGBT 222 of the lower arm.

以上、説明したように、実施の形態6によれば、実施の形態1〜5と同様の効果を奏する。   As described above, according to the sixth embodiment, the same effects as in the first to fifth embodiments can be obtained.

(実施の形態7)
次に、実施の形態7にかかる半導体装置として、実施の形態1〜5にかかる半導体装置を適用する回路構成例について説明する。図15は、実施の形態7にかかる半導体装置の回路構成を示す回路図である。実施の形態7にかかる半導体装置210の回路構成が実施の形態6にかかる半導体装置の回路構成と異なる点は、さらに、ハイサイド駆動回路201の電源電位VBを検出するための分圧抵抗となるセンス抵抗(以下、第2センス抵抗とする)93を備える点である。第2センス抵抗93は、実施の形態1〜5の蛇行抵抗素子20,50,60に相当する。すなわち、実施の形態7においては、渦巻き抵抗素子の導電膜層に層間絶縁膜を介して重なるように配置した2つの蛇行抵抗素子を備える。2つの蛇行抵抗素子は、隣り合うように配置されていてもよいし、離して配置されていてもよい。
(Embodiment 7)
Next, a circuit configuration example to which the semiconductor device according to the first to fifth embodiments is applied as the semiconductor device according to the seventh embodiment will be described. FIG. 15 is a circuit diagram of a circuit configuration of the semiconductor device according to the seventh embodiment. The circuit configuration of the semiconductor device 210 according to the seventh embodiment is different from the circuit configuration of the semiconductor device according to the sixth embodiment in that a voltage dividing resistor for detecting the power supply potential VB of the high-side drive circuit 201 is used. A sense resistor (hereinafter referred to as a second sense resistor) 93 is provided. The second sense resistor 93 corresponds to the meandering resistance elements 20, 50, 60 of the first to fifth embodiments. That is, in the seventh embodiment, two meandering resistance elements are provided so as to overlap the conductive film layer of the spiral resistance element via the interlayer insulating film. The two meandering resistance elements may be arranged adjacent to each other or may be arranged apart from each other.

第2センス抵抗93は、第3端子233と第1端子231との間に接続されている。この場合、ローサイド駆動回路202は複数のコンパレータ204を備え、センス抵抗(以下、第1センス抵抗とする)92の中間電位点92aおよび第2センス抵抗93の中間電位点93aはそれぞれ異なるコンパレータ204に接続される。コンパレータ204は、実施の形態6と同様に、第1センス抵抗92の中間電位点92aの電位を所定の基準電圧と比較する。コンパレータ204は、第2センス抵抗93の中間電位点93aの電位を所定の基準電圧と比較する。また、コンパレータ204は、第1センス抵抗92の中間電位点92aと第2センス抵抗93の中間電位点93a間の電圧(ブートストラップコンデンサ213の電圧E1)を所定の基準電圧と比較する。コンパレータ204の出力は、実施の形態6と同様に、ハイサイド駆動回路201やドライバ回路214に入力される。   The second sense resistor 93 is connected between the third terminal 233 and the first terminal 231. In this case, the low-side drive circuit 202 includes a plurality of comparators 204, and the intermediate potential point 92 a of the sense resistor (hereinafter referred to as the first sense resistor) 92 and the intermediate potential point 93 a of the second sense resistor 93 are different from each other. Connected. As in the sixth embodiment, the comparator 204 compares the potential at the intermediate potential point 92a of the first sense resistor 92 with a predetermined reference voltage. The comparator 204 compares the potential at the intermediate potential point 93a of the second sense resistor 93 with a predetermined reference voltage. The comparator 204 compares the voltage between the intermediate potential point 92a of the first sense resistor 92 and the intermediate potential point 93a of the second sense resistor 93 (the voltage E1 of the bootstrap capacitor 213) with a predetermined reference voltage. The output of the comparator 204 is input to the high side drive circuit 201 and the driver circuit 214 as in the sixth embodiment.

図15に示す半導体装置210は、第1,2センス抵抗92,93の分圧を検出することで、ハイサイド駆動回路201の電源電位VB(以下、VB電位とする)、上アームのIGBT221のエミッタ電位VS(以下、VS電位とする)、およびVB電位−VS電位間の電圧(以下、VB−VS間電圧とする)を検出する。そして、図15に示す半導体装置210は、コンパレータ204によりVB電位およびVS電位の少なくとも一方の電位が基準電圧を下回ったと判断したときに、アラームなどで警報したり、ハイサイド駆動回路201により上アームのIGBT221をオフしたり、ドライバ回路214により下アームのIGBT222をオフする制御を行う。また、図15に示す半導体装置210は、コンパレータ204によりVB−VS間電圧が基準電圧を下回ったと判断したときに、ドライバ回路214により下アームのIGBT222のオン期間のパルス幅を長くしてブートストラップコンデンサ213の充電時間を長くする制御を行う。すなわち、第1,2センス抵抗92,93を配置することで、レベルダウン用のレベルシフト回路を用いることなく、レベルダウン用のレベルシフト回路と同様の機能が得られる。   The semiconductor device 210 shown in FIG. 15 detects the divided voltage of the first and second sense resistors 92 and 93 to thereby detect the power supply potential VB (hereinafter referred to as VB potential) of the high-side drive circuit 201 and the IGBT 221 of the upper arm. An emitter potential VS (hereinafter referred to as VS potential) and a voltage between VB potential and VS potential (hereinafter referred to as VB-VS voltage) are detected. When the comparator 204 determines that at least one of the VB potential and the VS potential has fallen below the reference voltage, the semiconductor device 210 illustrated in FIG. The IGBT 221 is turned off, or the driver circuit 214 controls the lower arm IGBT 222 to be turned off. In the semiconductor device 210 shown in FIG. 15, when the comparator 204 determines that the voltage between VB and VS is lower than the reference voltage, the driver circuit 214 increases the pulse width of the on-period of the IGBT 222 of the lower arm to increase the bootstrap. Control to increase the charging time of the capacitor 213 is performed. That is, by disposing the first and second sense resistors 92 and 93, the same function as the level down level shift circuit can be obtained without using the level down level shift circuit.

以上、説明したように、実施の形態7によれば、実施の形態1〜6と同様の効果を奏する。   As described above, according to the seventh embodiment, the same effects as those of the first to sixth embodiments are obtained.

(実施の形態8)
次に、実施の形態8にかかる半導体装置の構造について説明する。図20は、実施の形態8にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図21は、実施の形態8にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。図20,21には、抵抗性フィールドプレート5全体の平面レイアウトを示す。実施の形態8にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、蛇行抵抗素子に代えて、さらに1つ以上の渦巻き抵抗素子を備える点である。すなわち、渦巻き線数の異なる2つ以上の渦巻き抵抗素子のみで抵抗性フィールドプレート5が構成されている。
(Embodiment 8)
Next, the structure of the semiconductor device according to the eighth embodiment will be described. FIG. 20 is a plan view showing a planar layout of the breakdown voltage structure of the semiconductor device according to the eighth embodiment. FIG. 21 is a plan view showing a planar layout of another example of the breakdown voltage structure of the semiconductor device according to the eighth embodiment. 20 and 21 show a planar layout of the entire resistive field plate 5. The semiconductor device according to the eighth embodiment is different from the semiconductor device according to the first embodiment in that one or more spiral resistance elements are further provided in place of the meandering resistance elements. That is, the resistive field plate 5 is composed of only two or more spiral resistance elements having different numbers of spiral lines.

ここでは、抵抗性フィールドプレート5が2つの渦巻き抵抗素子で構成されている場合を例に説明する。具体的には、抵抗性フィールドプレート5は、第1渦巻き抵抗素子310と、第1渦巻き抵抗素子310よりも渦巻き線数の少ない第2渦巻き抵抗素子320と、で構成されている。第1,2渦巻き抵抗素子310は、高電位側領域1側から低電位側領域2側に至るように高電位側領域1の周囲を囲む渦巻き状の平面レイアウトに配置されている。第1渦巻き抵抗素子310の機能は、実施の形態1の渦巻き抵抗素子と同様である。第1渦巻き抵抗素子310の渦巻き線は、例えば、略同じ幅で略等間隔に配置する。その理由は、実施の形態1と同様である。   Here, a case where the resistive field plate 5 is composed of two spiral resistance elements will be described as an example. Specifically, the resistive field plate 5 includes a first spiral resistance element 310 and a second spiral resistance element 320 having a smaller number of spiral lines than the first spiral resistance element 310. The first and second spiral resistance elements 310 are arranged in a spiral planar layout surrounding the periphery of the high potential side region 1 from the high potential side region 1 side to the low potential side region 2 side. The function of the first spiral resistance element 310 is the same as that of the spiral resistance element of the first embodiment. For example, the spiral lines of the first spiral resistance element 310 are arranged at substantially equal intervals with substantially the same width. The reason is the same as in the first embodiment.

第1渦巻き抵抗素子310は、実施の形態1と同様に、第1耐圧構造部3aに例えば金属など導電性の材料からなる導電膜層311を配置し、第2耐圧構造部3bに例えば不純物がドーズされたポリシリコンなど抵抗性の材料からなる薄膜抵抗層312を配置している。第1渦巻き抵抗素子310の導電膜層311は、後述するように半導体チップのおもて面側から見て第2渦巻き抵抗素子320と交差する位置に配置されている。第1渦巻き抵抗素子310の各導電膜層311は、第1渦巻き抵抗素子310の渦巻きパターンに沿った直線状または略円弧状の平面形状を有し、当該平面形状およびその長さは第2渦巻き抵抗素子320との交差箇所ごとに異なる。   In the first spiral resistance element 310, as in the first embodiment, a conductive layer 311 made of a conductive material such as metal is disposed in the first breakdown voltage structure 3a, and impurities are present in the second breakdown voltage structure 3b. A thin film resistive layer 312 made of a resistive material such as dosed polysilicon is disposed. The conductive film layer 311 of the first spiral resistance element 310 is disposed at a position intersecting with the second spiral resistance element 320 when viewed from the front surface side of the semiconductor chip, as will be described later. Each conductive film layer 311 of the first spiral resistance element 310 has a linear or substantially arc-shaped planar shape along the spiral pattern of the first spiral resistance element 310, and the planar shape and the length thereof are the second spiral. It differs for each intersection with the resistance element 320.

第2渦巻き抵抗素子320は、半導体チップのおもて面側から見て第1渦巻き抵抗素子310の一部(導電膜層311)と交差するように、耐圧構造部3に配置されている。第2渦巻き抵抗素子320は、例えば、第1渦巻き抵抗素子310の最内周の渦巻き線310cから最外周の渦巻き線310dまでの間に配置されている。図20,21には、第1渦巻き抵抗素子310と第2渦巻き抵抗素子320との各平面レイアウトを明確にするために、第2渦巻き抵抗素子320を第1渦巻き抵抗素子10よりも太い実線で示す。また、第1渦巻き抵抗素子310の導電膜層311を、第1渦巻き抵抗素子310の薄膜抵抗層312よりも細い実線で示す。   The second spiral resistance element 320 is disposed in the voltage withstanding structure portion 3 so as to intersect with a part (conductive film layer 311) of the first spiral resistance element 310 when viewed from the front surface side of the semiconductor chip. The second spiral resistance element 320 is disposed, for example, between the innermost spiral line 310c and the outermost spiral line 310d of the first spiral resistance element 310. 20 and 21, in order to clarify each planar layout of the first spiral resistance element 310 and the second spiral resistance element 320, the second spiral resistance element 320 is indicated by a solid line thicker than the first spiral resistance element 10. Show. Further, the conductive film layer 311 of the first spiral resistance element 310 is indicated by a solid line that is thinner than the thin film resistance layer 312 of the first spiral resistance element 310.

第2渦巻き抵抗素子320は、耐圧構造部3に例えば不純物がドーズされたポリシリコンなど抵抗性の材料からなる薄膜抵抗層321を配置している。第2渦巻き抵抗素子320は、第1耐圧構造部3aにおいて第1渦巻き抵抗素子310の導電膜層311と異なる階層に配置され、層間絶縁膜(不図示)を挟んで当該導電膜層311に深さ方向に対向する。第1渦巻き抵抗素子310の導電膜層311の長さは、第1,2渦巻き抵抗素子310,320の薄膜抵抗層312,321同士が製造プロセスのばらつきにより深さ方向に重ならない程度で、かつ可能な限り短く設定される。第2渦巻き抵抗素子320は、第1渦巻き抵抗素子310の薄膜抵抗層312と同じ階層に配置されていてもよい。   In the second spiral resistance element 320, a thin film resistance layer 321 made of a resistive material such as polysilicon doped with impurities is disposed in the breakdown voltage structure portion 3. The second spiral resistance element 320 is arranged in a different layer from the conductive film layer 311 of the first spiral resistance element 310 in the first breakdown voltage structure portion 3a, and is deep in the conductive film layer 311 with an interlayer insulating film (not shown) interposed therebetween. Opposite direction. The length of the conductive film layer 311 of the first spiral resistance element 310 is such that the thin film resistance layers 312 and 321 of the first and second spiral resistance elements 310 and 320 do not overlap in the depth direction due to variations in the manufacturing process, and Set as short as possible. The second spiral resistance element 320 may be arranged at the same level as the thin film resistance layer 312 of the first spiral resistance element 310.

第2渦巻き抵抗素子320は、実施の形態1の蛇行抵抗素子と同様に、例えば、上アームのIGBT221のエミッタ電位VS(VS電位)やハイサイド駆動回路201の電源電位VBを検出するためのセンス抵抗92,93(図14,15参照)として用いられる。センス抵抗92,93の中間電位点92a,93aとなる電位は、例えば、第2渦巻き抵抗素子320の最低電位を印加する外側端部320b側の所定電位点320cから引き出せばよい。   The second spiral resistance element 320 is, for example, a sense for detecting the emitter potential VS (VS potential) of the IGBT 221 of the upper arm and the power supply potential VB of the high-side drive circuit 201, similarly to the meandering resistance element of the first embodiment. Used as resistors 92 and 93 (see FIGS. 14 and 15). What is necessary is just to draw out the electric potential used as the intermediate electric potential points 92a and 93a of the sense resistances 92 and 93 from the predetermined electric potential point 320c by the side of the outer side edge part 320b which applies the minimum electric potential of the 2nd spiral resistance element 320, for example.

また、第1,2渦巻き抵抗素子310,320は、第1渦巻き抵抗素子310によって生じる電位分布と、第2渦巻き抵抗素子320によって生じる電位分布と、に電位差が生じないように配置することが好ましい。すなわち、第2渦巻き抵抗素子320は、第1渦巻き抵抗素子310と交差する箇所で、導電膜層311とほぼ同電位となるような平面レイアウトに配置されることが好ましい。これにより、第1,2渦巻き抵抗素子310,320に局所的な電界集中が生じることを防止することができる。   Further, the first and second spiral resistance elements 310 and 320 are preferably arranged so as not to cause a potential difference between the potential distribution generated by the first spiral resistance element 310 and the potential distribution generated by the second spiral resistance element 320. . That is, it is preferable that the second spiral resistance element 320 is arranged in a planar layout so as to have substantially the same potential as that of the conductive film layer 311 at a location where the second spiral resistance element 310 intersects. Thereby, local electric field concentration can be prevented from occurring in the first and second spiral resistance elements 310 and 320.

具体的には、例えば、第1,2渦巻き抵抗素子310,320の最高電位を印加する内側端部310a,320a同士を近づけて配置し、かつ第1,2渦巻き抵抗素子310,320の最低電位を印加する外側端部310b,320b同士を近づけて配置する。そして、第2渦巻き抵抗素子320の内側端部320aから第1,2渦巻き抵抗素子310,320の交差箇所までの電位差が第1渦巻き抵抗素子310の内側端部310aからの同電位差と等しくなるように、第2渦巻き抵抗素子320を配置すればよい。   Specifically, for example, the inner ends 310a and 320a to which the highest potentials of the first and second spiral resistance elements 310 and 320 are applied are arranged close to each other, and the lowest potentials of the first and second spiral resistance elements 310 and 320 are disposed. The outer end portions 310b and 320b to which the voltage is applied are arranged close to each other. The potential difference from the inner end portion 320 a of the second spiral resistance element 320 to the intersection of the first and second spiral resistance elements 310 and 320 is equal to the same potential difference from the inner end portion 310 a of the first spiral resistance element 310. In addition, the second spiral resistance element 320 may be disposed.

このように第2渦巻き抵抗素子320を配置することで、第1,2渦巻き抵抗素子310,320をそれぞれ均等な電位分布となるように巻き線幅や巻き線間の間隔を設計するだけで、第1渦巻き抵抗素子310と第2渦巻き抵抗素子320とが交差する箇所での電位差をなくすことができる。第1,2渦巻き抵抗素子310,320の内側端部310a,320a同士は接触していてもよい。第1,2渦巻き抵抗素子310,320の外側端部310b,320b同士は接触していてもよい。   By arranging the second spiral resistance element 320 in this way, it is only necessary to design the winding width and the interval between the windings so that the first and second spiral resistance elements 310 and 320 have an equal potential distribution. The potential difference at the location where the first spiral resistance element 310 and the second spiral resistance element 320 intersect can be eliminated. The inner ends 310a and 320a of the first and second spiral resistance elements 310 and 320 may be in contact with each other. The outer end portions 310b and 320b of the first and second spiral resistance elements 310 and 320 may be in contact with each other.

第2渦巻き抵抗素子320の渦巻きの周回数(渦巻き線数)は種々変更可能である。例えば、第2渦巻き抵抗素子320の渦巻き線の周回数は、例えば所定の電圧値を検出する際の応答時間で決定される。また、第2渦巻き抵抗素子320の渦巻き線の周回数は、上述したようにセンス抵抗92,93として用いることができる程度に抵抗値および当該抵抗値に付随する寄生容量をある程度を小さくし、かつ第2渦巻き抵抗素子320で消費される電流(消費電流)を所定値以下に抑えることができる程度に抵抗値が大きくなるように設定される。また、第1,2渦巻き抵抗素子310,320の電位分布が均等になっていればよく、第2渦巻き抵抗素子320の渦巻き線の周回方向は第1渦巻き抵抗素子310の渦巻き線の周回方向と逆回りであってもよい。   The number of turns of the second spiral resistance element 320 (the number of spiral lines) can be variously changed. For example, the number of turns of the spiral of the second spiral resistance element 320 is determined by, for example, a response time when detecting a predetermined voltage value. Further, the number of turns of the spiral of the second spiral resistance element 320 is such that the resistance value and the parasitic capacitance associated with the resistance value are reduced to some extent to the extent that they can be used as the sense resistors 92 and 93 as described above, and The resistance value is set to be large enough that the current (consumption current) consumed by the second spiral resistance element 320 can be suppressed to a predetermined value or less. The potential distribution of the first and second spiral resistance elements 310 and 320 only needs to be uniform, and the spiral direction of the second spiral resistance element 320 is the same as the spiral direction of the first spiral resistance element 310. It may be reverse.

例えば、図20には、第1渦巻き抵抗素子310の渦巻き線の周回数を8周とし、第2渦巻き抵抗素子320の渦巻き線の周回数を第1渦巻き抵抗素子310と同じ周回方向に1周(渦巻き線数が1本)とし、第1渦巻き抵抗素子310と第2渦巻き抵抗素子320とが6箇所で交差する場合を示す。この場合、第1渦巻き抵抗素子310は、6つの導電膜層311を有する。第1渦巻き抵抗素子310の各導電膜層311は、例えば第1渦巻き抵抗素子310の最内周および最外周の渦巻き線を除いた各周の渦巻き線に1つずつ配置され、渦巻き状の第2渦巻き抵抗素子320に沿って点在する。これら6つの導電膜層311にそれぞれ内周側から外周側に向かって順に符号311a〜311fを付す。導電膜層311の各一端と薄膜抵抗層312とのコンタクト部をそれぞれ内周側から外周側に順に符号313a〜313fを付す。導電膜層311の各他端と薄膜抵抗層312とのコンタクト部をそれぞれ内周側から外周側に順に314a〜314fを付す。   For example, in FIG. 20, the number of spiral turns of the first spiral resistance element 310 is eight, and the number of spiral turns of the second spiral resistance element 320 is one round in the same circumferential direction as the first spiral resistance element 310. A case where the number of spiral lines is one and the first spiral resistance element 310 and the second spiral resistance element 320 intersect at six locations is shown. In this case, the first spiral resistance element 310 has six conductive film layers 311. Each conductive film layer 311 of the first spiral resistance element 310 is disposed, for example, on each spiral line except the innermost and outermost spiral lines of the first spiral resistance element 310, and the first spiral resistance element 310 has a spiral first shape. It is dotted along the two spiral resistance elements 320. These six conductive film layers 311 are respectively given reference numerals 311a to 311f in order from the inner circumference side toward the outer circumference side. Reference numerals 313a to 313f are attached in order from the inner peripheral side to the outer peripheral side of the contact portions between the respective one ends of the conductive film layer 311 and the thin film resistance layer 312. The contact portions between the other end of the conductive film layer 311 and the thin-film resistance layer 312 are given 314a to 314f in order from the inner peripheral side to the outer peripheral side.

また、第2渦巻き抵抗素子320の渦巻き線の周回数は、1周以上であってもよいし(不図示)、1周未満であってもよい。第2渦巻き抵抗素子320の渦巻き線の周回数が例えば1/2周である場合、第2渦巻き抵抗素子320は例えば円弧状の平面レイアウトに配置される(不図示)。また、第2渦巻き抵抗素子320の渦巻き線の周回数が例えば1/4周である場合、図21に示す別の一例のように、第2渦巻き抵抗素子320は例えば直線状の平面レイアウトに配置されてもよい。   Further, the number of turns of the spiral of the second spiral resistance element 320 may be one or more (not shown), and may be less than one. When the number of turns of the spiral line of the second spiral resistance element 320 is, for example, 1/2, the second spiral resistance element 320 is arranged in, for example, an arcuate planar layout (not shown). Further, when the number of turns of the spiral of the second spiral resistance element 320 is, for example, 1/4, the second spiral resistance element 320 is arranged in, for example, a linear planar layout as in another example shown in FIG. May be.

図21には、別の一例として、第1渦巻き抵抗素子310の渦巻き線の周回数を8周とし、第2渦巻き抵抗素子320の渦巻き線の周回数を1/4周とし、第1渦巻き抵抗素子310と第2渦巻き抵抗素子320とが7箇所で交差する場合を示す。この場合、第2渦巻き抵抗素子320は、第1渦巻き抵抗素子310の渦巻き線の周回方向に対して斜めに位置するように配置され、第1渦巻き抵抗素子310の最内周および最外周の渦巻き線を除いた他の渦巻き線をすべて通るように配置される。第1渦巻き抵抗素子310は、7つの導電膜層311を有する。これら7つの導電膜層311は、例えば第1渦巻き抵抗素子310の最内周および最外周の渦巻き線を除いた各周の渦巻き線に1つずつ配置され、直線状の第2渦巻き抵抗素子320に沿って点在する。   In FIG. 21, as another example, the number of spiral turns of the first spiral resistance element 310 is 8, and the number of spiral turns of the second spiral resistance element 320 is 1/4, and the first spiral resistance The case where the element 310 and the second spiral resistance element 320 intersect at seven points is shown. In this case, the second spiral resistance element 320 is disposed so as to be inclined with respect to the circumferential direction of the spiral line of the first spiral resistance element 310, and the innermost and outermost spirals of the first spiral resistance element 310 are arranged. It is arranged to pass through all the other spiral lines except the line. The first spiral resistance element 310 has seven conductive film layers 311. These seven conductive film layers 311 are arranged, for example, one on each spiral line excluding the innermost and outermost spiral lines of the first spiral resistance element 310, and the second spiral resistance element 320 is linear. Dotted along.

図21の7つの導電膜層311にそれぞれ内周側から外周側に向かって順に符号311a〜311gを付す。導電膜層311の各一端と薄膜抵抗層312とのコンタクト部をそれぞれ内周側から外周側に順に符号313a〜313gを付す。導電膜層311の各他端と薄膜抵抗層312とのコンタクト部をそれぞれ内周側から外周側に順に314a〜314gを付す。また、図21に示す別の一例において、第1渦巻き抵抗素子310の内側端部310aおよび外側端部310bは、それぞれ第2渦巻き抵抗素子320の内側端部320aおよび外側端部320bに近づくように延在しており、第2渦巻き抵抗素子320を配置した部分で、第1渦巻き抵抗素子310の対向する渦巻き線数は9本になっている。   Reference numerals 311a to 311g are attached to the seven conductive film layers 311 in FIG. 21 in order from the inner peripheral side to the outer peripheral side. Reference numerals 313a to 313g are attached in order from the inner peripheral side to the outer peripheral side of contact portions between the respective one ends of the conductive film layer 311 and the thin film resistance layer 312. The contact portions between the other end of the conductive film layer 311 and the thin-film resistance layer 312 are given 314a to 314g in order from the inner peripheral side to the outer peripheral side. In another example shown in FIG. 21, the inner end portion 310a and the outer end portion 310b of the first spiral resistance element 310 are close to the inner end portion 320a and the outer end portion 320b of the second spiral resistance element 320, respectively. In the portion where the second spiral resistance element 320 is extended, the number of spiral lines facing the first spiral resistance element 310 is nine.

例えば、第1渦巻き抵抗素子310の渦巻き線の周回数、渦巻き線の幅および渦巻き線間の間隔は、耐圧構造部3で必要とされる耐圧および信頼性が得られるように決定される。第2渦巻き抵抗素子320の渦巻き線の周回数は、耐圧構造部3の幅(内側から外側へ向かう方向の幅)、高電位側領域1に配置されるハイサイド回路部の回路構成、および、第2渦巻き抵抗素子320を構成する薄膜抵抗層321のドーズ量(抵抗値)で決定される。第2渦巻き抵抗素子320の渦巻き線の幅および渦巻き線間の間隔は、第1渦巻き抵抗素子310と異なっていてもよい。また、抵抗性フィールドプレート5が2つ以上の渦巻き抵抗素子で構成される場合には、それぞれ渦巻き抵抗素子同士が交差する部分で一方の渦巻き抵抗素子の一部を導電膜層とすればよい。   For example, the number of turns of the spiral of the first spiral resistance element 310, the width of the spiral, and the interval between the spirals are determined so that the breakdown voltage and reliability required in the breakdown voltage structure 3 can be obtained. The number of turns of the spiral of the second spiral resistance element 320 is the width of the breakdown voltage structure 3 (width in the direction from the inside to the outside), the circuit configuration of the high side circuit portion disposed in the high potential side region 1, and It is determined by the dose amount (resistance value) of the thin-film resistance layer 321 constituting the second spiral resistance element 320. The width of the spiral line of the second spiral resistance element 320 and the interval between the spiral lines may be different from those of the first spiral resistance element 310. Further, when the resistive field plate 5 is composed of two or more spiral resistance elements, a part of one spiral resistance element may be a conductive film layer at a portion where the spiral resistance elements intersect each other.

次に、実施の形態8にかかる半導体装置の断面構造について、図21の切断線H−H’の断面構造を例に説明する。図22は、図21の切断線H−H’の断面構造を示す断面図である。ここでは、第1渦巻き抵抗素子310の内周側から外周側に向かう方向に平行で、かつ第1渦巻き抵抗素子310の3周回目の渦巻き線に配置された導電膜層311cを通る切断線H−H’の断面構造を例に説明する。図22に示すように、n+型領域35とp+型領域39との間においてn型拡散領域33を覆う層間絶縁膜45の内部には、第1渦巻き抵抗素子310の薄膜抵抗層312が設けられている。 Next, the cross-sectional structure of the semiconductor device according to the eighth embodiment will be described using the cross-sectional structure taken along the cutting line HH ′ in FIG. 21 as an example. 22 is a cross-sectional view showing a cross-sectional structure taken along the cutting line HH ′ of FIG. Here, a cutting line H passing through the conductive film layer 311c that is parallel to the direction from the inner circumference side to the outer circumference side of the first spiral resistance element 310 and that is disposed in the spiral line of the third round of the first spiral resistance element 310 is shown. A cross-sectional structure of −H ′ will be described as an example. As shown in FIG. 22, the thin film resistance layer 312 of the first spiral resistance element 310 is formed in the interlayer insulating film 45 that covers the n-type diffusion region 33 between the n + -type region 35 and the p + -type region 39. Is provided.

また、n+型領域35とp+型領域39との間においてn型拡散領域33を覆う層間絶縁膜45の内部には、第1渦巻き抵抗素子310の薄膜抵抗層312と離して、第2渦巻き抵抗素子320の薄膜抵抗層321が配置されている。第2渦巻き抵抗素子320の薄膜抵抗層321は、第1渦巻き抵抗素子310の、内側(第1電極40側)から3つ目(3周回目の渦巻き線)の薄膜抵抗層312の外側(第2電極42側)に隣り合う。層間絶縁膜46の内部には、第1渦巻き抵抗素子310の導電膜層311(図22には導電膜層311cを図示)が設けられている。第1渦巻き抵抗素子310の導電膜層311は、層間絶縁膜46を介して深さ方向に第2渦巻き抵抗素子320の薄膜抵抗層321と対向する。すなわち、第1耐圧構造部3a(切断線H−H’における断面)においては、第1,2渦巻き抵抗素子310,320の薄膜抵抗層312,321を1層目とし、第1渦巻き抵抗素子310の導電膜層11を2層目とするフィールドプレートが構成されている。 Further, the second insulating layer 45 of the first spiral resistance element 310 is separated from the thin film resistance layer 312 of the first spiral resistance element 310 inside the interlayer insulating film 45 covering the n-type diffusion region 33 between the n + -type region 35 and the p + -type region 39. A thin film resistance layer 321 of the spiral resistance element 320 is disposed. The thin-film resistance layer 321 of the second spiral resistance element 320 is the third (third-turn spiral line) thin-film resistance layer 312 from the inner side (first electrode 40 side) of the first spiral resistance element 310 (first winding 40). Adjacent to the second electrode 42 side). Inside the interlayer insulating film 46, a conductive film layer 311 (first conductive film layer 311c is shown in FIG. 22) of the first spiral resistance element 310 is provided. The conductive film layer 311 of the first spiral resistance element 310 faces the thin film resistance layer 321 of the second spiral resistance element 320 in the depth direction with the interlayer insulating film 46 interposed therebetween. That is, in the first breakdown voltage structure 3 a (cross section taken along the cutting line HH ′), the first and second spiral resistance elements 310 and 320 have the thin film resistance layers 312 and 321 as the first layer, and the first spiral resistance element 310. A field plate having a second conductive film layer 11 is formed.

第1渦巻き抵抗素子310の、最も内側(第1電極40側)の薄膜抵抗層312は第1電極40に電気的に接続され、最も外側(第2電極42側)の薄膜抵抗層312は第2電極42に電気的に接続されている。第1渦巻き抵抗素子310の薄膜抵抗層312のうち、第2渦巻き抵抗素子320の薄膜抵抗層321よりも内側の3つの薄膜抵抗層312同士は、電気的に接続されている。これら3つの薄膜抵抗層312のうち最も外側の薄膜抵抗層312は、第1渦巻き抵抗素子310の導電膜層311cに電気的に接続されている。第1渦巻き抵抗素子310の薄膜抵抗層312のうち、第2渦巻き抵抗素子320の薄膜抵抗層321よりも外側の5つの薄膜抵抗層312同士は、電気的に接続されている。これら5つの薄膜抵抗層312のうち最も内側の薄膜抵抗層312は、第1渦巻き抵抗素子310の導電膜層311cに電気的に接続されている。   The innermost thin film resistance layer 312 (first electrode 40 side) of the first spiral resistance element 310 is electrically connected to the first electrode 40, and the outermost thin film resistance layer 312 (second electrode 42 side) is the first thin film resistance layer 312. The two electrodes 42 are electrically connected. Of the thin film resistance layer 312 of the first spiral resistance element 310, the three thin film resistance layers 312 inside the thin film resistance layer 321 of the second spiral resistance element 320 are electrically connected to each other. Out of these three thin film resistance layers 312, the outermost thin film resistance layer 312 is electrically connected to the conductive film layer 311 c of the first spiral resistance element 310. Among the thin film resistance layers 312 of the first spiral resistance element 310, the five thin film resistance layers 312 outside the thin film resistance layer 321 of the second spiral resistance element 320 are electrically connected. Among these five thin film resistance layers 312, the innermost thin film resistance layer 312 is electrically connected to the conductive film layer 311c of the first spiral resistance element 310.

図示省略するが、第1渦巻き抵抗素子310の導電膜層311c以外の導電膜層311a,311b,311d〜311g(図21参照)を通る切断線で切断した断面構造は、次の2点が異なる以外は、図22に示す断面構造と同様である。1つ目の相違点は、当該他の導電膜層311a,311b,311d〜311gの第1,2電極40,42間での位置が異なる点である。2つ目の相違点は、当該他の導電膜層311a,311b,311d〜311gの深さ方向に対向する位置に第2渦巻き抵抗素子320の薄膜抵抗層321が配置され、当該薄膜抵抗層321よりも内側および外側に配置される第1渦巻き抵抗素子310の薄膜抵抗層312の個数(周回数)が異なる点である。   Although not shown in the drawings, the cross-sectional structure taken along a cutting line passing through the conductive film layers 311a, 311b, 311d to 311g (see FIG. 21) other than the conductive film layer 311c of the first spiral resistance element 310 is different in the following two points. Except for this, the cross-sectional structure is the same as that shown in FIG. The first difference is that the positions of the other conductive film layers 311a, 311b, 311d-311g between the first and second electrodes 40, 42 are different. The second difference is that the thin film resistance layer 321 of the second spiral resistance element 320 is disposed at a position facing the other conductive film layers 311a, 311b, 311d to 311g in the depth direction, and the thin film resistance layer 321 is arranged. The number of thin film resistance layers 312 of the first spiral resistance element 310 disposed on the inner side and the outer side (the number of turns) is different.

すなわち、導電膜層311(311a,311b,311d〜311g)が第1渦巻き抵抗素子310の内周側の渦巻き線に配置されているほど、当該導電膜層311よりも内側に配置される第1渦巻き抵抗素子310の薄膜抵抗層312の個数が少なく、当該導電膜層311よりも外側に配置される第1渦巻き抵抗素子310の薄膜抵抗層312の個数が多くなる。具体的には、第1渦巻き抵抗素子310の導電膜層311a(図21参照)よりも内側に配置される第1渦巻き抵抗素子310の薄膜抵抗層312の個数は1つであり、当該導電膜層311aよりも内側に配置される第1渦巻き抵抗素子310の薄膜抵抗層312の個数は7つである。   In other words, the more the conductive film layer 311 (311a, 311b, 311d to 311g) is arranged in the spiral on the inner peripheral side of the first spiral resistance element 310, the first arranged in the inner side of the conductive film layer 311. The number of thin film resistance layers 312 of the spiral resistance element 310 is small, and the number of thin film resistance layers 312 of the first spiral resistance element 310 disposed outside the conductive film layer 311 is large. Specifically, the number of the thin-film resistance layers 312 of the first spiral resistance element 310 disposed inside the conductive film layer 311a (see FIG. 21) of the first spiral resistance element 310 is one, and the conductive film The number of the thin-film resistance layers 312 of the first spiral resistance element 310 disposed on the inner side of the layer 311a is seven.

図20に示すように平面レイアウトに配置した場合においても、第1渦巻き抵抗素子310の各導電膜層311a〜311fを通る切断線で切断した断面は、第1渦巻き抵抗素子310の渦巻き線の周回数および上記2点が異なる以外は、図22に示す断面構造と同様である。   20, even when arranged in a planar layout, the cross section taken along the cutting line passing through each of the conductive film layers 311a to 311f of the first spiral resistance element 310 is the circumference of the spiral line of the first spiral resistance element 310. Except for the number of times and the above two points, the cross-sectional structure is the same as that shown in FIG.

実施の形態8にかかる半導体装置の断面構造の、第1渦巻き抵抗素子310の導電膜層311および薄膜抵抗層312と、第2渦巻き抵抗素子320の薄膜抵抗層321と、の配置以外の構成は、実施の形態1(図3参照)と同様である。   The configuration other than the arrangement of the conductive film layer 311 and the thin film resistance layer 312 of the first spiral resistance element 310 and the thin film resistance layer 321 of the second spiral resistance element 320 in the cross-sectional structure of the semiconductor device according to the eighth embodiment is as follows. This is the same as Embodiment 1 (see FIG. 3).

また、実施の形態8に実施の形態4(図11参照)を適用し、抵抗性フィールドプレート5を構成するすべての渦巻き抵抗素子を薄膜抵抗層のみで構成してもよい。この場合、下層の渦巻き抵抗素子上に、当該渦巻き抵抗素子と渦巻き線の周回数の異なる上層の渦巻き抵抗素子が絶縁膜を介して多層(多重)に配置されればよい。   Further, the fourth embodiment (see FIG. 11) may be applied to the eighth embodiment, and all the spiral resistance elements constituting the resistive field plate 5 may be composed of only a thin film resistance layer. In this case, an upper layer spiral resistance element having a different number of turns of the spiral resistance element and the spiral line may be arranged in multiple layers (multiple) via the insulating film on the lower layer spiral resistance element.

以上、説明したように、実施の形態8によれば、渦巻き抵抗素子のみで抵抗性フィールドプレートを構成した場合においても、実施の形態1〜7と同様の効果を奏する。   As described above, according to the eighth embodiment, even when the resistive field plate is configured by only the spiral resistance element, the same effects as those of the first to seventh embodiments are obtained.

(実施の形態9)
次に、実施の形態9にかかる半導体装置の断面構造について説明する。図23〜25は、実施の形態9にかかる半導体装置の構造の一例を示す断面図である。図23〜25には、図21の切断線H−H’の断面構造を示す。実施の形態9にかかる半導体装置は、p型半導体基板30の内部の各領域の構成が実施の形態8にかかる半導体装置と異なる。p型半導体基板30上の第1,2渦巻き抵抗素子310,320および各電極の配置は実施の形態8と同様である。以下、図23〜25に示す断面構造をそれぞれ第1〜3断面構造例とする。
(Embodiment 9)
Next, a cross-sectional structure of the semiconductor device according to the ninth embodiment will be described. 23 to 25 are sectional views showing an example of the structure of the semiconductor device according to the ninth embodiment. 23 to 25 show a cross-sectional structure taken along the cutting line HH ′ of FIG. The semiconductor device according to the ninth embodiment differs from the semiconductor device according to the eighth embodiment in the configuration of each region inside the p-type semiconductor substrate 30. The arrangement of the first and second spiral resistance elements 310 and 320 and each electrode on the p-type semiconductor substrate 30 is the same as in the eighth embodiment. Hereinafter, the cross-sectional structures shown in FIGS.

具体的には、図23に示す第1断面構造例において、p型半導体基板30は、p型出発基板331の表面にp型エピタキシャル成長層332を積層したエピタキシャル基板である。この場合、p型エピタキシャル成長層332は、低電位側領域2が形成されるp型ウェル領域として機能する。このため、p型拡散領域34は設けなくてもよいが、p型拡散領域34を設ける場合には、図23に点線で示すように、p型拡散領域34はp型半導体基板30のおもて面からp型エピタキシャル成長層332を貫通してp型出発基板331に達する。   Specifically, in the first cross-sectional structure example shown in FIG. 23, the p-type semiconductor substrate 30 is an epitaxial substrate in which a p-type epitaxial growth layer 332 is stacked on the surface of a p-type starting substrate 331. In this case, the p-type epitaxial growth layer 332 functions as a p-type well region in which the low potential side region 2 is formed. For this reason, the p-type diffusion region 34 may not be provided. However, when the p-type diffusion region 34 is provided, the p-type diffusion region 34 is formed on the p-type semiconductor substrate 30 as indicated by a dotted line in FIG. The p-type epitaxial growth layer 332 is penetrated from the front surface and reaches the p-type starting substrate 331.

-型拡散領域333は、p型エピタキシャル成長層332の内部に設けられ、p型半導体基板30のおもて面からp型出発基板331に達する。n-型拡散領域333は、第1絶縁膜43および層間絶縁膜45を挟んで第1,2渦巻き抵抗素子310,320の薄膜抵抗層312,321と深さ方向に対向する。p型拡散領域34(p型拡散領域34を設けない場合はp型エピタキシャル成長層332)とn-型拡散領域333との間のpn接合で寄生ダイオード4が形成される。n-型拡散領域333は耐圧構造部3を構成する。n-型拡散領域333は、寄生ダイオード4に逆バイアスが印加された場合に空乏層の大部分が広がる領域でありこの領域を耐圧領域とする。 The n type diffusion region 333 is provided inside the p type epitaxial growth layer 332 and reaches the p type starting substrate 331 from the front surface of the p type semiconductor substrate 30. The n -type diffusion region 333 faces the thin film resistance layers 312 and 321 of the first and second spiral resistance elements 310 and 320 in the depth direction with the first insulating film 43 and the interlayer insulating film 45 interposed therebetween. Parasitic diode 4 is formed at the pn junction between p-type diffusion region 34 (p-type epitaxial growth layer 332 if no p-type diffusion region 34 is provided) and n -type diffusion region 333. The n type diffusion region 333 constitutes the breakdown voltage structure 3. The n -type diffusion region 333 is a region where most of the depletion layer expands when a reverse bias is applied to the parasitic diode 4, and this region is a breakdown voltage region.

高電位側領域1を構成するn型拡散領域32は、第1渦巻き抵抗素子310の薄膜抵抗層312よりも内側において、p型エピタキシャル成長層332の内部に設けられ、p型半導体基板30のおもて面から所定の深さに達する。n型拡散領域32とp型出発基板331との間には、n型埋め込み層334が設けられている。n型埋め込み層334は、n型拡散領域32およびp型出発基板331に接する。n型拡散領域32およびn型埋め込み層334は、n-型拡散領域333に接する。n型拡散領域32を設けずに、第1渦巻き抵抗素子310の薄膜抵抗層312よりも内側までn-型拡散領域333を延在させてもよい。 The n-type diffusion region 32 constituting the high potential side region 1 is provided inside the p-type epitaxial growth layer 332 inside the thin-film resistance layer 312 of the first spiral resistance element 310, Reach a certain depth from the surface. An n-type buried layer 334 is provided between the n-type diffusion region 32 and the p-type starting substrate 331. The n-type buried layer 334 is in contact with the n-type diffusion region 32 and the p-type starting substrate 331. N type diffusion region 32 and n type buried layer 334 are in contact with n type diffusion region 333. The n -type diffusion region 333 may be extended to the inside of the thin-film resistance layer 312 of the first spiral resistance element 310 without providing the n-type diffusion region 32.

また、図24に示す第2断面構造例のように、p型半導体基板30を、p型出発基板331の表面にn-型エピタキシャル成長層341を積層したエピタキシャル基板としてもよい。この場合、n型拡散領域32は、第1渦巻き抵抗素子310の薄膜抵抗層312よりも内側において、n-型エピタキシャル成長層341の内部に設けられ、p型半導体基板30のおもて面から所定の深さに達する。n型拡散領域32とp型出発基板331との間には、図23の第1断面構造例と同様に、n型埋め込み層334が設けられている。 Also, as in the second cross-sectional structure example shown in FIG. 24, the p-type semiconductor substrate 30 may be an epitaxial substrate in which an n -type epitaxial growth layer 341 is stacked on the surface of the p-type starting substrate 331. In this case, the n-type diffusion region 32 is provided inside the n -type epitaxial growth layer 341 inside the thin-film resistance layer 312 of the first spiral resistance element 310 and is predetermined from the front surface of the p-type semiconductor substrate 30. Reach the depth of. An n-type buried layer 334 is provided between the n-type diffusion region 32 and the p-type starting substrate 331 as in the first cross-sectional structure example of FIG.

p型拡散領域34は、p型半導体基板30のおもて面からn-型エピタキシャル成長層341を貫通してp型出発基板331に達する。p型拡散領域34とn-型エピタキシャル成長層341との間のpn接合で寄生ダイオード4が形成される。p型拡散領域34は、低電位側領域2が形成されるp型ウェル領域として機能する。n-型エピタキシャル成長層341は、第1絶縁膜43および層間絶縁膜45を挟んで第1,2渦巻き抵抗素子310,320の薄膜抵抗層312,321と深さ方向に対向する部分において、耐圧構造部3を構成する。 The p-type diffusion region 34 reaches the p-type starting substrate 331 through the n -type epitaxial growth layer 341 from the front surface of the p-type semiconductor substrate 30. A parasitic diode 4 is formed at the pn junction between the p-type diffusion region 34 and the n -type epitaxial growth layer 341. The p-type diffusion region 34 functions as a p-type well region in which the low potential side region 2 is formed. The n type epitaxial growth layer 341 has a breakdown voltage structure at a portion facing the thin film resistance layers 312 and 321 of the first and second spiral resistance elements 310 and 320 in the depth direction with the first insulating film 43 and the interlayer insulating film 45 interposed therebetween. Part 3 is configured.

また、図25に示す第3断面構造例のように、p型半導体基板30を、p型出発基板331の表面にn型エピタキシャル成長層342を積層したエピタキシャル基板としてもよい。この場合、高電位側領域1を構成するn型拡散領域は設けない。n型埋め込み層334は、第1渦巻き抵抗素子310の薄膜抵抗層312よりも内側において、n型エピタキシャル成長層342とp型出発基板331との間に設けられている。n型エピタキシャル成長層342は、第1渦巻き抵抗素子310の薄膜抵抗層312よりも内側において高電位側領域1を構成する。   25, the p-type semiconductor substrate 30 may be an epitaxial substrate in which an n-type epitaxial growth layer 342 is stacked on the surface of a p-type starting substrate 331. In this case, the n-type diffusion region constituting the high potential side region 1 is not provided. The n-type buried layer 334 is provided between the n-type epitaxial growth layer 342 and the p-type starting substrate 331 inside the thin-film resistance layer 312 of the first spiral resistance element 310. The n-type epitaxial growth layer 342 constitutes the high potential region 1 inside the thin film resistance layer 312 of the first spiral resistance element 310.

p型拡散領域34は、p型半導体基板30のおもて面からn型エピタキシャル成長層342を貫通してp型出発基板331に達する。p型拡散領域34とn型エピタキシャル成長層342との間のpn接合で寄生ダイオード4が形成される。p型拡散領域34は、低電位側領域2が形成されるp型ウェル領域として機能する。n型エピタキシャル成長層342は、第1絶縁膜43および層間絶縁膜45を挟んで第1,2渦巻き抵抗素子310,320の薄膜抵抗層312,321と深さ方向に対向する部分において、耐圧構造部3を構成する。   The p-type diffusion region 34 reaches the p-type starting substrate 331 through the n-type epitaxial growth layer 342 from the front surface of the p-type semiconductor substrate 30. A parasitic diode 4 is formed at the pn junction between the p-type diffusion region 34 and the n-type epitaxial growth layer 342. The p-type diffusion region 34 functions as a p-type well region in which the low potential side region 2 is formed. The n-type epitaxial growth layer 342 has a breakdown voltage structure portion at a portion facing the thin film resistance layers 312 and 321 of the first and second spiral resistance elements 310 and 320 in the depth direction across the first insulating film 43 and the interlayer insulating film 45. 3 is configured.

実施の形態9を、図20に示す平面レイアウトで配置された実施の形態8にかかる半導体装置の耐圧構造に適用してもよい。   The ninth embodiment may be applied to the breakdown voltage structure of the semiconductor device according to the eighth embodiment arranged in the planar layout shown in FIG.

以上、説明したように、実施の形態9によれば、p型半導体基板の内部の各領域(耐圧構造部の寄生ダイオードを構成する半導体領域)の断面構造が異なる場合においても、実施の形態1〜8と同様の効果を奏する。   As described above, according to the ninth embodiment, even when the cross-sectional structure of each region (semiconductor region constituting the parasitic diode of the breakdown voltage structure) inside the p-type semiconductor substrate is different, the first embodiment The same effect as ~ 8 is produced.

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、蛇行抵抗素子をセンス抵抗として用いた場合を例に説明しているが、センス抵抗として用いる場合に限らず、フィールドプレートを2つ以上に分割して用いる様々な構成に適用可能である。また、上述した各実施の形態では、蛇行抵抗素子をセンス抵抗として用いた場合を例に説明しているが、渦巻き抵抗素子をセンス抵抗として用いてもよい。また、蛇行抵抗素子に代えて、直線状の平面レイアウトに配置した抵抗素子を、層間絶縁膜を挟んで渦巻き抵抗素子と深さ方向に対向するように配置した場合においても同様の効果を奏する。また、上述した各実施の形態では、VB電位、VS電位、およびVB−VS間電圧を検出する場合を例に説明しているが、これに限らず、高電位側領域中のすべての電位・電圧を検出可能である。また、第1,2センス抵抗の他に、さらに他の電位・電圧を検出するためのセンス抵抗を配置してもよい。また、上述した各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。   The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, in each of the above-described embodiments, the case where the meandering resistance element is used as the sense resistance is described as an example. However, the present invention is not limited to the case where the meandering resistance element is used as the sense resistance. It is applicable to various configurations. In each of the above-described embodiments, the case where the meandering resistance element is used as the sense resistance has been described as an example. However, the spiral resistance element may be used as the sense resistance. Further, the same effect can be obtained when a resistance element arranged in a linear planar layout is arranged to face the spiral resistance element in the depth direction with an interlayer insulating film interposed therebetween instead of the meandering resistance element. In each of the above-described embodiments, the case where the VB potential, the VS potential, and the VB-VS voltage are detected has been described as an example. However, the present invention is not limited to this. The voltage can be detected. In addition to the first and second sense resistors, a sense resistor for detecting another potential / voltage may be arranged. Further, in each of the above-described embodiments, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type is p-type and the second conductivity type is n-type. The same holds true.

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。   As described above, the semiconductor device according to the present invention is useful for a power semiconductor device used in a power conversion device, a power supply device such as various industrial machines, and the like.

1 高電位側領域
2 低電位側領域
3 耐圧構造部
3a 第1耐圧構造部
3b 第2耐圧構造部
4 寄生ダイオード
5 抵抗性フィールドプレート
10,310,320 渦巻き抵抗素子
10a,10b,310a,310b,320a,320b 渦巻き抵抗素子の端部
11,11a〜11d,15,16,16a〜16e,311,311a〜311g 渦巻き抵抗素子の導電膜層
12,12a〜12e 渦巻き抵抗素子の薄膜抵抗層
13a〜13e,14a〜14d,17,76,313a〜313g,314a〜314g コンタクト部
20,50,60 蛇行抵抗素子
20a,20b,50a,50b 蛇行抵抗素子の端部
21,21a〜21f,51,51a〜51f,61,61a〜61f 蛇行抵抗素子の薄膜抵抗直線部
22a〜22e,53a〜53j 蛇行抵抗素子の蛇行パターンの折り返し点
23a〜23d 交差箇所
30 p型半導体基板
31 基板裏面側のp型領域
32,33,71 n型拡散領域
34 p型拡散領域
35 n+型領域
36,38 p型領域
37,39 p+型領域
40〜42,75 電極
43,44,46 絶縁膜
45,46 層間絶縁膜
52,52a〜52e,62,62a〜62e 蛇行抵抗素子の導電膜直線部
72 p+型ドレイン領域
73 p+型ソース領域
74 ゲート電極
91 抵抗
91a 第4端子と抵抗との接続点
91b 第1端子と抵抗との接続点
92,93 センス抵抗
92a,93a センス抵抗の中間電位点
201 ハイサイド駆動回路
202 ローサイド駆動回路
203 制御回路
204 コンパレータ
205 レベルシフト回路
206 nchMOSFET
207 レベルシフト抵抗
210 半導体装置
211 電圧電源
212 ブートストラップダイオード
213 ブートストラップコンデンサ
214 ドライバ回路
220 ブリッジ回路
221,222 IGBT
223 上アームのIGBTと下アームのIGBTとの接続点
231〜234 端子
320c センス抵抗の中間電位を引き出す電位点
331 p型出発基板
332 p型エピタキシャル成長層
333 n-型拡散領域
334 n型埋め込み層
341 n-型エピタキシャル成長層
342 n型エピタキシャル成長層
GND 接地電位
IN 制御信号
OUT 出力
VB 電源電位
Vcc 電源電圧
VS 上アームのIGBTのエミッタ電位
DESCRIPTION OF SYMBOLS 1 High electric potential side area | region 2 Low electric potential side area | region 3 Withstand voltage | pressure structure part 3a 1st withstand voltage structure part 3b 2nd withstand voltage structure part 4 Parasitic diode 5 Resistive field plate 10,310,320 Spiral resistance element 10a, 10b, 310a, 310b, 320a, 320b End portions 11, 11a to 11d, 15, 16, 16a to 16e, 311, 311a to 311g of the spiral resistance elements 12, 12a to 12e Thin film resistance layers 13a to 13e of the spiral resistance elements , 14a-14d, 17, 76, 313a-313g, 314a-314g Contact part 20, 50, 60 Meander resistance element 20a, 20b, 50a, 50b End of meander resistance element 21, 21a-21f, 51, 51a-51f , 61, 61a to 61f Thin film resistance linear portions 22a to 22f of the meandering resistance element , P-type region 32,33,71 n-type diffusion region 34 p-type diffusion region 35 n + -type region of the turning point 23a~23d intersection 30 p-type semiconductor substrate 31 substrate back surface side of the serpentine pattern of 53a~53j serpentine resistance element 36, 38 p-type region 37, 39 p + -type region 40-42, 75 Electrode 43, 44, 46 Insulating film 45, 46 Interlayer insulating film 52, 52a-52e, 62, 62a-62e Conductive film straight line of meandering resistance element Portion 72 p + -type drain region 73 p + -type source region 74 Gate electrode 91 Resistance 91a Connection point between the fourth terminal and the resistor 91b Connection point between the first terminal and the resistor 92, 93 Sense resistance 92a, 93a Middle of the sense resistance Potential point 201 High-side drive circuit 202 Low-side drive circuit 203 Control circuit 204 Comparator 205 Level shift circuit 206 chMOSFET
207 Level shift resistor 210 Semiconductor device 211 Voltage power supply 212 Bootstrap diode 213 Bootstrap capacitor 214 Driver circuit 220 Bridge circuit 221, 222 IGBT
223 Connection point between IGBT of upper arm and IGBT of lower arm 231 to 234 Terminal 320c Potential point for drawing intermediate potential of sense resistor 331 p-type starting substrate 332 p-type epitaxial growth layer 333 n - type diffusion region 334 n-type buried layer 341 n type epitaxial growth layer 342 n type epitaxial growth layer GND Ground potential IN Control signal OUT output VB power supply potential Vcc power supply voltage VS Emitter potential of IGBT of upper arm

Claims (15)

半導体基板上の絶縁膜の内部に設けられた第1抵抗素子と、
前記絶縁膜の内部に設けられ、当該絶縁膜を挟んで深さ方向に前記第1抵抗素子に対向する第2抵抗素子と、
を備え、
前記第1抵抗素子は、一部に階層および材料が異なり、かつ当該一部以外の部分に連続した部分を有し、
前記第2抵抗素子は、前記第1抵抗素子の前記一部に深さ方向に対向することを特徴とする半導体装置。
A first resistance element provided inside an insulating film on a semiconductor substrate;
A second resistance element provided inside the insulating film and facing the first resistance element in a depth direction across the insulating film;
With
The first resistance element has a part that is different in hierarchy and material and has a continuous part other than the part,
The semiconductor device according to claim 1, wherein the second resistance element is opposed to the part of the first resistance element in a depth direction.
前記第1抵抗素子の、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする請求項1に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a conductive film layer is disposed on the part of the first resistance element, and a thin film resistance layer is disposed on a part other than the part. 前記半導体基板に設けられた、第1半導体領域よりも低電位に固定された第2半導体領域と、
前記第1半導体領域と前記第2半導体領域との間に設けられ、前記第1半導体領域と前記第2半導体領域とを電気的に分離する耐圧領域と、
をさらに備え、
前記第1抵抗素子は、前記耐圧領域において前記第1半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置されていることを特徴とする請求項1または2に記載の半導体装置。
A second semiconductor region provided on the semiconductor substrate and fixed at a lower potential than the first semiconductor region;
A withstand voltage region provided between the first semiconductor region and the second semiconductor region and electrically separating the first semiconductor region and the second semiconductor region;
Further comprising
3. The semiconductor device according to claim 1, wherein the first resistance element is arranged in a spiral planar layout surrounding the periphery of the first semiconductor region in the breakdown voltage region.
前記第2抵抗素子は、蛇行した平面レイアウトに配置されていることを特徴とする請求項3に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the second resistance elements are arranged in a meandering plane layout. 前記第2抵抗素子は、前記第1抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置されていることを特徴とする請求項3に記載の半導体装置。   The semiconductor device according to claim 3, wherein the second resistance element is arranged in a spiral planar layout having a different number of turns than the first resistance element. 半導体基板に設けられた、第1半導体領域よりも低電位に固定された第2半導体領域と、
前記第1半導体領域と前記第2半導体領域との間に設けられ、前記第1半導体領域と前記第2半導体領域とを電気的に分離する耐圧領域と、
前記耐圧領域に、前記第1半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置された第1抵抗素子と、
絶縁膜を挟んで深さ方向に前記第1抵抗素子の一部に対向し、かつ蛇行した平面レイアウトまたは前記第1抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置された第2抵抗素子と、
を備えることを特徴とする半導体装置。
A second semiconductor region provided on the semiconductor substrate and fixed at a lower potential than the first semiconductor region;
A withstand voltage region provided between the first semiconductor region and the second semiconductor region and electrically separating the first semiconductor region and the second semiconductor region;
A first resistance element disposed in a spiral planar layout surrounding the periphery of the first semiconductor region in the breakdown voltage region;
A second resistance element arranged in a meandering plane layout or a spiral plane layout having a different frequency from the first resistance element, facing a part of the first resistance element in the depth direction with an insulating film interposed therebetween When,
A semiconductor device comprising:
前記第1抵抗素子は、薄膜抵抗層であることを特徴とする請求項6に記載の半導体装置。   The semiconductor device according to claim 6, wherein the first resistance element is a thin film resistance layer. 前記第1抵抗素子は、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする請求項6に記載の半導体装置。   The semiconductor device according to claim 6, wherein the first resistance element includes a conductive film layer disposed in a part thereof and a thin film resistance layer disposed in a part other than the part. 前記第2抵抗素子は蛇行した平面レイアウトに配置され、
前記第2抵抗素子の蛇行パターンの折り返し点は、前記第1抵抗素子の隣り合う渦巻き線間の中心に位置することを特徴とする請求項4〜8のいずれか一つに記載の半導体装置。
The second resistance element is arranged in a meandering plane layout;
The semiconductor device according to any one of claims 4 to 8, wherein a turning point of the meandering pattern of the second resistance element is located at a center between adjacent spiral lines of the first resistance element.
前記第2抵抗素子は蛇行した平面レイアウトに配置され、
前記第2抵抗素子の蛇行パターンの折り返し点は、前記第1抵抗素子の渦巻き線上に位置することを特徴とする請求項4〜8のいずれか一つに記載の半導体装置。
The second resistance element is arranged in a meandering plane layout;
9. The semiconductor device according to claim 4, wherein a turn point of the meandering pattern of the second resistance element is located on a spiral line of the first resistance element.
前記第2抵抗素子は、薄膜抵抗層であることを特徴とする請求項1〜10のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the second resistance element is a thin film resistance layer. 前記第2抵抗素子は、前記第1抵抗素子の前記一部以外の部分と同じ階層に配置されていることを特徴とする請求項1〜11のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the second resistance element is arranged on the same level as a portion other than the part of the first resistance element. 前記第2抵抗素子は、前記第1抵抗素子と異なる階層に配置されていることを特徴とする請求項1〜11のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the second resistance element is arranged at a different level from the first resistance element. 前記第2抵抗素子は蛇行した平面レイアウトに配置され、
前記第2抵抗素子は、蛇行パターンの折り返し点を挟んで薄膜抵抗層と導電膜層とが交互に配置されたことを特徴とする請求項4〜9のいずれか一つに記載の半導体装置。
The second resistance element is arranged in a meandering plane layout;
10. The semiconductor device according to claim 4, wherein the second resistance element has thin film resistance layers and conductive film layers arranged alternately with a meandering pattern folding point interposed therebetween.
前記第1抵抗素子および前記第2抵抗素子は、両端がそれぞれ前記第1半導体領域および前記第2半導体領域に位置すること特徴とする請求項1〜14のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein both ends of the first resistance element and the second resistance element are located in the first semiconductor region and the second semiconductor region, respectively.
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