JP2017103468A - Semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method capable of manufacturing a semiconductor device which reduces warpage while reducing a complex process and achieves excellent heat resistance and excellent moisture resistance without performing conventional measures to warpage by a filler and adjustment of a resin filling amount corresponding to the number of defective elements at the time of forming an encapsulation layer.SOLUTION: A semiconductor device manufacturing method comprises: a resin mounting process of mounting on a semiconductor element non-mounting substrate, a thermosetting resin of an amount larger than an amount required for forming an encapsulation layer; an arrangement process of heating the inside of a first cavity at a temperature within a range from room temperature to 200°C and arranging a semiconductor element mounting substrate in one mold between an upper mold and a lower mold of a molding die and arranging the semiconductor element non-mounting substrate in the other mold; a resin discharge process of applying pressure to the upper die and the lower die to discharge excess thermosetting resin to the outside of the first cavity; and an integration process of molding the thermosetting resin while applying pressure to the upper die and the lower die to integrate the semiconductor element mounting substrate, the semiconductor element non-mounting substrate and the encapsulation layer.SELECTED DRAWING: Figure 1

Description

本発明は成形金型を用いた半導体装置の製造方法、及びそれにより製造された半導体装置に関する。   The present invention relates to a method for manufacturing a semiconductor device using a molding die, and a semiconductor device manufactured thereby.

従来からウェーハレベルの封止方法や、半導体素子をマトリックス状に搭載した有機基板を熱硬化性エポキシ樹脂で片面成形する方法は種々提案されて検討されている(特許文献1−3)。
上記方式で半導体装置を製造する際、基板の大きさが小さいものでは、エポキシ樹脂の線膨張係数を調整することにより封止後の基板の反りを制御することができた。
Various wafer-level sealing methods and methods for single-sided molding of an organic substrate on which semiconductor elements are mounted in a matrix with a thermosetting epoxy resin have been proposed and studied (Patent Documents 1-3).
When manufacturing a semiconductor device by the above method, when the size of the substrate is small, the warpage of the substrate after sealing can be controlled by adjusting the linear expansion coefficient of the epoxy resin.

直径8インチ(200mm)程度の小径ウェーハなどの基板や小サイズの有機基板を使用した場合は現状でも大きな問題もなく封止成形できるが、8インチ径以上のウェーハや大型の有機基板では封止後、エポキシ樹脂などの収縮応力が大きいため片面成形したウェーハや有機基板では大きな反りや基板の割れが発生し半導体装置を製造することができなくなっている。   When using a substrate such as a small-diameter wafer with a diameter of about 8 inches (200 mm) or a small-sized organic substrate, sealing molding can be performed without any major problems at present, but sealing with a wafer larger than 8 inches or a large organic substrate is possible. Later, since the shrinkage stress of epoxy resin or the like is large, a wafer or an organic substrate molded on one side is greatly warped or cracked, making it impossible to manufacture a semiconductor device.

ウェーハや金属基板の大型化にともなう上記のような問題を解決するにはフィラーを95wt%レベルまで充填することや、樹脂の低弾性化で硬化時の収縮応力を小さくすることが必要である。   In order to solve the above-mentioned problems associated with the increase in size of wafers and metal substrates, it is necessary to fill the filler to a level of 95 wt%, or to reduce the shrinkage stress during curing by reducing the elasticity of the resin.

特開2001−044324号公報JP 2001-044324 A 特開2003−213087号公報JP 2003-213087 A 特開2009−032842号公報JP 2009-032842 A

しかしながら、フィラーを95wt%レベルまで充填して十分に成形可能な性能を持った熱硬化性樹脂は現在製造できない。また、反りが発生しないレベルまで低弾性化すると耐熱性や耐湿性が低下するといった不具合が発生する。
複数の半導体素子を搭載した基板を樹脂で封止して封止層を形成する際、不良の半導体素子がある場合には、その不良素子を取り除いてから封止を行っている。この場合、封止層の形成に必要な樹脂の量は取り除いた不良素子の体積分多くなる。そのため、封止層の形成に必要な樹脂の体積制御が必要となる。
However, a thermosetting resin having a performance that can be sufficiently molded by filling a filler to a level of 95 wt% cannot be produced at present. In addition, when the elasticity is lowered to a level at which no warpage occurs, there is a problem that heat resistance and moisture resistance are lowered.
When a sealing layer is formed by sealing a substrate on which a plurality of semiconductor elements are mounted with resin, if there is a defective semiconductor element, sealing is performed after removing the defective element. In this case, the amount of resin necessary for forming the sealing layer increases the volume of the defective element removed. Therefore, it is necessary to control the volume of the resin necessary for forming the sealing layer.

しかし、このように封止時に毎回必要な樹脂量を算出して充填量を調整することは非常に煩雑であり、工程時間を増加させるという問題や、充填量が足りずに封止層にボイドが形成される等の不具合が発生するという問題を生じる。
本発明は前述のような問題に鑑みてなされたもので、従来のフィラーによる反り対策及び封止層形成時の不良素子数に応じた樹脂充填量の調整を行うことなく、煩雑な工程を低減しつつ、反りが低減され、耐熱性、耐湿性に優れた半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。
However, it is very troublesome to adjust the filling amount by calculating the amount of resin required each time during sealing in this way, and there is a problem that the process time is increased, and there is a void in the sealing layer due to insufficient filling amount. This causes a problem that a defect such as the formation of the
The present invention has been made in view of the above-mentioned problems, and reduces complicated processes without performing countermeasures against warping by conventional fillers and adjusting the resin filling amount according to the number of defective elements when forming a sealing layer. However, an object of the present invention is to provide a semiconductor device manufacturing method capable of manufacturing a semiconductor device with reduced warpage and excellent heat resistance and moisture resistance.

上記目的を達成するために、本発明によれば、上金型及び下金型を有する成形金型を用いて半導体装置を製造する方法であって、半導体素子搭載基板と、半導体素子非搭載基板と、これら基板の間に形成される熱硬化性樹脂から成る封止層とを一体化させるための第1のキャビティを有する前記成形金型を準備する準備工程、前記半導体素子非搭載基板上に、前記封止層の形成に必要な量よりも多い量の前記熱硬化性樹脂を載置する樹脂載置工程、前記第1のキャビティ内を室温〜200℃に加熱し、前記成形金型の前記上金型及び前記下金型のうち一方の金型に前記半導体素子搭載基板を配置し、他方の金型に前記半導体素子非搭載基板を配置する配置工程、前記上金型及び前記下金型を加圧して余剰の前記熱硬化性樹脂を前記第1のキャビティの外部に排出する樹脂排出工程、前記上金型及び前記下金型を加圧しながら前記熱硬化性樹脂を成形し、前記半導体素子搭載基板、前記半導体素子非搭載基板、及び前記封止層とを一体化させる一体化工程、及び該一体化した基板を前記成形金型から取り出し、ダイシングすることで個片化する工程を有することを特徴とする半導体装置の製造方法が提供される。   In order to achieve the above object, according to the present invention, there is provided a method of manufacturing a semiconductor device using a molding die having an upper die and a lower die, and includes a semiconductor element mounting substrate and a semiconductor element non-mounting substrate. And a preparatory step for preparing the molding die having a first cavity for integrating a sealing layer made of a thermosetting resin formed between the substrates, on the non-semiconductor element mounting substrate A resin placing step of placing a larger amount of the thermosetting resin than is necessary for forming the sealing layer, heating the inside of the first cavity to room temperature to 200 ° C., Arrangement step of disposing the semiconductor element mounting substrate in one of the upper mold and the lower mold and disposing the non-semiconductor element mounting substrate in the other mold, the upper mold and the lower mold The mold is pressed to remove excess thermosetting resin from the first casing. A resin discharging step of discharging to the outside of the tee, forming the thermosetting resin while pressing the upper mold and the lower mold, and mounting the semiconductor element mounting substrate, the semiconductor element non-mounting substrate, and the sealing layer And a step of separating the integrated substrate from the molding die and dicing it into individual pieces. A method for manufacturing a semiconductor device is provided.

このような半導体装置の製造方法であれば、不良の半導体素子を取り除いた場合であってもその都度充填する樹脂量を調整する必要はなく、ボイドを発生させることなく確実に基板と封止層とを一体化できる。また、予め熱硬化性樹脂を半導体非搭載基板上に形成しておくことで工程時の煩雑さを低減でき、粉体の使用による製造ラインの汚染を防ぐことができる。さらに、大型基板を封止しても封止後の基板の反りや割れを抑制でき、ウェーハレベルで一括封止することが可能となる。   With such a method of manufacturing a semiconductor device, it is not necessary to adjust the amount of resin to be filled each time a defective semiconductor element is removed, and the substrate and the sealing layer can be reliably formed without generating voids. Can be integrated. Further, by forming a thermosetting resin on a non-semiconductor mounting substrate in advance, the complexity of the process can be reduced, and contamination of the production line due to the use of powder can be prevented. Furthermore, even if a large substrate is sealed, warping and cracking of the substrate after sealing can be suppressed, and batch sealing at the wafer level becomes possible.

前記準備工程において、前記第1のキャビティとランナーを介して連結した第2のキャビティをさらに有する前記成形金型を準備し、前記樹脂排出工程において、前記余剰の前記熱硬化性樹脂を前記第2のキャビティに排出することが好ましい。
このようにすれば、第1のキャビティ内部を充満させつつ、余剰の熱硬化性樹脂を第1のキャビティの外部に容易に排出できる。
In the preparing step, the molding die further having a second cavity connected to the first cavity through a runner is prepared, and in the resin discharging step, the excess thermosetting resin is removed from the second cavity. It is preferable to discharge into the cavity.
In this way, excess thermosetting resin can be easily discharged to the outside of the first cavity while filling the inside of the first cavity.

前記樹脂載置工程において、前記熱硬化性樹脂を前記封止層の形成に必要な量よりも0.1〜70vol%多くなるように載置することが好ましい。
このように、必要な量よりも0.1vol%多くなるように載置すれば、第1のキャビティ内部を確実に充満させることができるし、70vol%多くなるように載置すれば、余剰の熱硬化性樹脂が増加するのを抑制しコストの増加を抑制できる。
In the resin placing step, the thermosetting resin is preferably placed so as to be 0.1 to 70 vol% higher than the amount necessary for forming the sealing layer.
Thus, if it is mounted so as to be 0.1 vol% more than the required amount, the inside of the first cavity can be surely filled, and if it is mounted so as to increase 70 vol%, surplus An increase in thermosetting resin can be suppressed and an increase in cost can be suppressed.

前記一体化工程において、前記第1のキャビティ内又は前記第2のキャビティ内を加圧して前記熱硬化性樹脂を成形することが好ましい。
このようにすれば、封止層のボイドを低減でき、製造する半導体装置の性能を向上できる。
In the integration step, the thermosetting resin is preferably molded by pressurizing the first cavity or the second cavity.
In this way, voids in the sealing layer can be reduced, and the performance of the semiconductor device to be manufactured can be improved.

このとき、前記第1のキャビティ内の加圧を前記第2のキャビティに空気又は不活性ガスを圧入することにより行うことができる。この際、前記第2のキャビティへの空気又は不活性ガスの圧入を外部ポンプ又はシリンダにより行うことができる。
このようにすれば、容易に第1のキャビティ内を加圧できる。
At this time, pressurization in the first cavity can be performed by press-fitting air or an inert gas into the second cavity. At this time, pressurization of air or inert gas into the second cavity can be performed by an external pump or a cylinder.
In this way, the inside of the first cavity can be easily pressurized.

前記配置工程において、前記第2のキャビティ内の温度を前記第1のキャビティ内の温度よりも高い温度に加熱し、前記樹脂排出工程において、前記第2のキャビティに排出した前記余剰の熱硬化性樹脂を前記第1のキャビティ内の前記熱硬化性樹脂よりも先に硬化させることもできる。この際、前記第2のキャビティ内の温度を、100〜250℃の範囲内の温度に加熱することができる。
このようにすれば、第1及び第2のキャビティの容積、載置する熱硬化性樹脂の量に関わらず、確実に第1のキャビティ内を密閉して基板と封止層とを一体化できる。
In the placing step, the temperature in the second cavity is heated to a temperature higher than the temperature in the first cavity, and in the resin discharging step, the excessive thermosetting property discharged to the second cavity. The resin may be cured prior to the thermosetting resin in the first cavity. At this time, the temperature in the second cavity can be heated to a temperature in the range of 100 to 250 ° C.
In this way, regardless of the volume of the first and second cavities and the amount of the thermosetting resin to be placed, it is possible to reliably seal the inside of the first cavity and integrate the substrate and the sealing layer. .

前記一体化工程において、前記第1のキャビティ内の雰囲気を減圧して前記熱硬化性樹脂を成形することもできる。この際、前記第1のキャビティ内の雰囲気を減圧して真空度0.01333〜13.33KPaとすることができる。
このようにすれば、より効果的に封止層のボイドを低減できる。
In the integration step, the atmosphere in the first cavity can be decompressed to mold the thermosetting resin. At this time, the atmosphere in the first cavity can be decompressed to a degree of vacuum of 0.01333 to 13.33 KPa.
In this way, voids in the sealing layer can be more effectively reduced.

本発明の半導体装置の製造方法は、前記熱硬化性樹脂の成形を、圧縮成形にて行うことができる。   In the method for manufacturing a semiconductor device of the present invention, the thermosetting resin can be molded by compression molding.

また、前記熱硬化性樹脂として、エポキシ樹脂、シリコーン樹脂、及びシリコーン・エポキシハイブリッド樹脂のいずれかを用いることができる。
このような樹脂を用いることで耐熱性、耐湿性に優れた半導体装置を製造することができる。
In addition, as the thermosetting resin, any of an epoxy resin, a silicone resin, and a silicone / epoxy hybrid resin can be used.
By using such a resin, a semiconductor device having excellent heat resistance and moisture resistance can be manufactured.

さらに、前記半導体装置の製造方法によって製造された半導体装置を提供する。
このような半導体装置は、耐熱性、耐湿性に優れるとともに、反りが抑制された結果残留歪みの少ないものとなる。
Furthermore, a semiconductor device manufactured by the method for manufacturing a semiconductor device is provided.
Such a semiconductor device is excellent in heat resistance and moisture resistance, and has less residual strain as a result of suppressing warpage.

本発明の半導体装置の製造方法では、半導体素子非搭載基板上に封止層の形成に必要な量よりも多い量の熱硬化性樹脂を載置した後、金型に半導体素子搭載基板と半導体素子非搭載基板を配置し、上金型及び前記下金型を加圧して余剰の熱硬化性樹脂を第1のキャビティの外部に排出するので、不良の半導体素子を取り除いた場合であっても封止層形成時に不良素子数に応じた樹脂充填量の調整を行う必要がなく、ボイド等を発生させることなく確実に基板と封止層とを一体化でき、工程の煩雑さや製造ラインの汚染等を減らすことができる。さらに、半導体素子搭載基板と、半導体素子非搭載基板と、これら基板の間に形成される熱硬化性樹脂から成る封止層とを一体化させるので、大型基板を封止しても封止後の基板の反りや割れを抑制でき、また、ウェーハレベルで一括封止することが可能となる。   In the method for manufacturing a semiconductor device of the present invention, after placing a thermosetting resin in an amount larger than the amount necessary for forming the sealing layer on the non-semiconductor element mounting substrate, the semiconductor element mounting substrate and the semiconductor are placed on the mold. Even when a defective semiconductor element is removed, an element non-mounting substrate is arranged, and the upper mold and the lower mold are pressed to discharge excess thermosetting resin to the outside of the first cavity. It is not necessary to adjust the resin filling amount according to the number of defective elements when forming the sealing layer, and the substrate and the sealing layer can be reliably integrated without generating voids, which complicates the process and contaminates the production line. Etc. can be reduced. Furthermore, since the semiconductor element mounting substrate, the non-semiconductor element mounting substrate, and the sealing layer made of a thermosetting resin formed between these substrates are integrated, even after sealing a large substrate, The substrate can be prevented from warping and cracking, and can be sealed at the wafer level.

本発明の半導体装置の製造方法のフロー図である。It is a flowchart of the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置を示す概略図である。It is the schematic which shows the semiconductor device of this invention. 本発明の半導体装置の製造方法で用いることができる金型の別の一例を示す図である。It is a figure which shows another example of the metal mold | die which can be used with the manufacturing method of the semiconductor device of this invention.

以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
前述のように、樹脂封止時において、不良の半導体素子を取り除いた場合でも、その都度必要な樹脂量を算出して充填量を調整することなく、煩雑な工程を低減しつつ、基板と封止層を一体化できる半導体装置の製造方法が望まれている。
Hereinafter, although an embodiment is described about the present invention, the present invention is not limited to this.
As described above, even when a defective semiconductor element is removed at the time of resin sealing, the necessary amount of resin is calculated each time and the filling amount is not adjusted. A manufacturing method of a semiconductor device capable of integrating a stop layer is desired.

本発明者らは、上記課題を達成するため鋭意検討を重ねた結果、以下のことを見出し、本発明を完成させた。すなわち、半導体素子非搭載基板上に封止層の形成に必要な量よりも多い量の熱硬化性樹脂を載置した後、金型に半導体素子搭載基板と半導体素子非搭載基板を配置し、上金型及び下金型を加圧して余剰の熱硬化性樹脂を第1のキャビティの外部に排出するようにすれば、上記の樹脂の充填量の調整を行うことなく、煩雑な工程を低減しつつ、基板と封止層を確実に一体化できる。   As a result of intensive studies to achieve the above-mentioned problems, the present inventors have found the following and completed the present invention. That is, after placing a thermosetting resin in an amount larger than the amount necessary for forming the sealing layer on the non-semiconductor element mounting substrate, the semiconductor element mounting substrate and the non-semiconductor element mounting substrate are placed in the mold, If the upper mold and the lower mold are pressed to discharge the excess thermosetting resin to the outside of the first cavity, the complicated steps can be reduced without adjusting the resin filling amount. However, the substrate and the sealing layer can be reliably integrated.

まず、本発明の半導体装置の製造方法によって製造される本発明の半導体装置について説明する。
図2に示すように、本発明の半導体装置20は主に、半導体素子7、半導体素子搭載基板5、半導体素子非搭載基板6、及び熱硬化性樹脂から成る封止層11から構成される。半導体素子7は半導体素子搭載基板5上に搭載される。この半導体素子7を封止するための封止層11は半導体素子搭載基板5と、半導体素子非搭載基板6との間に形成される。半導体装置20の厚みは内蔵する半導体素子7の厚みに依存するが、1mm以下が半導体装置を家電などに実装する際に小型化できることから望ましい。
First, the semiconductor device of the present invention manufactured by the method of manufacturing a semiconductor device of the present invention will be described.
As shown in FIG. 2, the semiconductor device 20 of the present invention mainly includes a semiconductor element 7, a semiconductor element mounting substrate 5, a semiconductor element non-mounting substrate 6, and a sealing layer 11 made of a thermosetting resin. The semiconductor element 7 is mounted on the semiconductor element mounting substrate 5. The sealing layer 11 for sealing the semiconductor element 7 is formed between the semiconductor element mounting substrate 5 and the semiconductor element non-mounting substrate 6. The thickness of the semiconductor device 20 depends on the thickness of the built-in semiconductor element 7, but 1 mm or less is desirable because it can be miniaturized when the semiconductor device is mounted on a home appliance or the like.

この本発明の半導体装置は、以下に詳細に説明する本発明の半導体装置の製造方法によって製造されるものである。図1に本発明の半導体装置の製造方法のフロー図を示す。   This semiconductor device of the present invention is manufactured by the method for manufacturing a semiconductor device of the present invention described in detail below. FIG. 1 shows a flowchart of a method for manufacturing a semiconductor device of the present invention.

〔(A)準備工程〕
準備工程では、半導体素子搭載基板と、半導体素子非搭載基板と、これら基板の間に形成される熱硬化性樹脂から成る封止層とを一体化させるための第1のキャビティ4を有する成形金型3を準備する。成形金型3は上金型1及び下金型2で構成される。
この成形金型は、圧縮成形に用いるようなキャビティ部分に可動する仕組みが備わったものでも構わない。
第1のキャビティ4の大きさ、形状は特に限定されず、製造する半導体装置に応じて適宜構成できる。第1のキャビティ4は上金型1又は下金型2のどちらに形成されていても良く、両方に形成されていても良い。
ここで準備する成形金型3として、第1のキャビティ4とランナー10を介して連結した第2のキャビティ9をさらに有するものとすることができる。
[(A) Preparation step]
In the preparation step, a metal mold having a first cavity 4 for integrating a semiconductor element mounting substrate, a semiconductor element non-mounting substrate, and a sealing layer made of a thermosetting resin formed between the substrates. Prepare mold 3. The molding die 3 is composed of an upper die 1 and a lower die 2.
This molding die may have a mechanism for moving in a cavity portion used for compression molding.
The size and shape of the first cavity 4 are not particularly limited, and can be appropriately configured according to the semiconductor device to be manufactured. The first cavity 4 may be formed in either the upper mold 1 or the lower mold 2, or may be formed in both.
The molding die 3 prepared here may further include a second cavity 9 connected to the first cavity 4 via a runner 10.

〔(B)樹脂載置工程〕
樹脂載置工程では、半導体素子非搭載基板6上に、封止層11の形成に必要な量よりも多い量の熱硬化性樹脂8を載置する。
このように熱硬化性樹脂8を載置すれば、半導体素子搭載基板5から一部不良の半導体素子を取り除いた場合であっても、従来行っていたような取り除いた半導体素子の個数に応じて必要な熱硬化性樹脂の量を算出して充填量を調整する必要はない。また、第1のキャビティ4内に熱硬化性樹脂を外部から充填するといった煩雑な工程を排除できる。
[(B) Resin placement step]
In the resin placement step, a larger amount of thermosetting resin 8 than the amount necessary for forming the sealing layer 11 is placed on the semiconductor element non-mounting substrate 6.
If the thermosetting resin 8 is placed in this manner, even if a partially defective semiconductor element is removed from the semiconductor element mounting substrate 5, depending on the number of removed semiconductor elements as in the prior art. It is not necessary to adjust the filling amount by calculating the amount of the required thermosetting resin. Moreover, the complicated process of filling the first cavity 4 with a thermosetting resin from the outside can be eliminated.

ここで、封止層の形成に必要な樹脂の量は、例えば、半導体素子搭載基板5上に半導体素子が1つも搭載されていない場合に必要な量とすることができる。このようにすれば、不良の半導体素子の個数に関わらず、未充填ボイド部が形成されることなく確実に封止層を形成できる。
熱硬化性樹脂8は、封止層の形成に必要な量よりも0.1〜70vol%多くなるように載置することが好ましい。
このように、必要な量よりも0.1vol%多くなるように載置すれば、第1のキャビティ内部を確実に充満させることができるし、70vol%以下となるように充填すれば、余剰の熱硬化性樹脂が増加するのを抑制しコストの増加を抑制できる。
Here, the amount of resin necessary for forming the sealing layer can be set to a necessary amount when no semiconductor element is mounted on the semiconductor element mounting substrate 5, for example. In this way, it is possible to reliably form the sealing layer without forming an unfilled void portion regardless of the number of defective semiconductor elements.
It is preferable that the thermosetting resin 8 is placed so as to be 0.1 to 70 vol% higher than the amount necessary for forming the sealing layer.
Thus, if it is mounted so as to be 0.1 vol% more than the necessary amount, the inside of the first cavity can be surely filled, and if it is filled so as to be 70 vol% or less, surplus An increase in thermosetting resin can be suppressed and an increase in cost can be suppressed.

〔(C)配置工程〕
配置工程では、第1のキャビティ内を室温〜200℃に加熱し、成形金型3の上金型1及び下金型2のうち一方の金型に半導体素子搭載基板5を配置し、他方の金型に上記樹脂載置工程で熱硬化性樹脂8を載置した半導体素子非搭載基板6を配置する。配置方法は、特に制限されないが、基板を加熱した上金型1及び下金型2の表面に吸引方式などで吸着させることで行うことができる。
ここで、半導体素子搭載基板5及び半導体素子非搭載基板6をどちらの金型に配置するかは特に限定されない。図1(C)は、半導体素子搭載基板5を上金型1に配置した例を示している。
[(C) Arrangement process]
In the arranging step, the inside of the first cavity is heated to room temperature to 200 ° C., the semiconductor element mounting substrate 5 is arranged in one of the upper mold 1 and the lower mold 2 of the molding die 3, and the other The semiconductor element non-mounting substrate 6 on which the thermosetting resin 8 is placed in the resin placing step is placed on the mold. Although the arrangement method is not particularly limited, it can be performed by adsorbing the substrate to the surfaces of the upper mold 1 and the lower mold 2 that are heated by a suction method or the like.
Here, there is no particular limitation on which mold the semiconductor element mounting substrate 5 and the semiconductor element non-mounting substrate 6 are placed on. FIG. 1C shows an example in which the semiconductor element mounting substrate 5 is arranged in the upper mold 1.

半導体素子搭載基板5及び/又は半導体素子非搭載基板6としては、例えば、矩形状の基板又は円盤状のウェーハとすることができ、無機基板、金属基板、又は有機樹脂基板を使用することができる。半導体素子搭載基板5はこのような基板に半導体素子7が載置又は形成されたものであり、半導体素子非搭載基板6は半導体素子が載置又は形成されてないものである。特に有機樹脂基板を使用する場合には、後述する膨張係数を制御する観点から繊維含有の有機樹脂基板を使用することもできる。   As the semiconductor element mounting substrate 5 and / or the semiconductor element non-mounting substrate 6, for example, a rectangular substrate or a disk-shaped wafer can be used, and an inorganic substrate, a metal substrate, or an organic resin substrate can be used. . The semiconductor element mounting substrate 5 is a substrate on which a semiconductor element 7 is placed or formed, and the semiconductor element non-mounting substrate 6 is a substrate on which no semiconductor element is placed or formed. In particular, when an organic resin substrate is used, a fiber-containing organic resin substrate can be used from the viewpoint of controlling an expansion coefficient described later.

無機基板としてはセラミックス基板、シリコンウェーハなど、金属基板としては表面が絶縁処理された銅やアルミ基板などが代表的なものである。有機樹脂基板としてはBT(ビスマレイミドトリアジン)樹脂基板、ガラスエポキシ基板、FRP(繊維強化プラスチック)基板等が挙げられる。   Typical examples of the inorganic substrate include a ceramic substrate and a silicon wafer, and examples of the metal substrate include a copper or aluminum substrate whose surface is insulated. Examples of the organic resin substrate include a BT (bismaleimide triazine) resin substrate, a glass epoxy substrate, and an FRP (fiber reinforced plastic) substrate.

繊維含有の有機樹脂基板に適用できる繊維としては、炭素繊維、ガラス繊維、石英ガラス繊維、金属繊維などの無機繊維、芳香族ポリアミド繊維、ポリイミド繊維、ポリアミドイミド繊維などの有機繊維、さらには炭化ケイ素繊維、炭化チタン繊維、ボロン繊維、アルミナ繊維などが挙げられる。繊維含有の有機樹脂基板としてはこれらの繊維で補強されたエポキシ樹脂、BT樹脂やシリコーン樹脂基板が上げられる。製品特性に応じてこの種の基板以外でも絶縁性が維持できれば、いかなるものも使用することができる。最も好ましい繊維含有の有機樹脂基板としてはガラス繊維、石英繊維、炭素繊維などで補強されたものが望ましい。中でも絶縁性の高いガラス繊維や石英ガラス繊維を使用したものが好ましいものである。   Fibers applicable to the fiber-containing organic resin substrate include inorganic fibers such as carbon fibers, glass fibers, quartz glass fibers, and metal fibers, organic fibers such as aromatic polyamide fibers, polyimide fibers, and polyamideimide fibers, and silicon carbide. Examples thereof include fibers, titanium carbide fibers, boron fibers, and alumina fibers. Examples of the fiber-containing organic resin substrate include epoxy resin, BT resin, and silicone resin substrate reinforced with these fibers. Any type of substrate other than this type of substrate can be used as long as the insulation can be maintained according to the product characteristics. The most preferable fiber-containing organic resin substrate is preferably reinforced with glass fiber, quartz fiber, carbon fiber or the like. Among them, those using highly insulating glass fibers or quartz glass fibers are preferable.

上記のような補強用の繊維の形態としては長繊維フィラメントを一定方向に引きそろえたロービング、クロス、不織布などのシート状のもの、更にはチョップストランドマットなど、積層体を形成することができるものであれば特に制限はされない。   As the form of the reinforcing fiber as described above, a sheet such as roving, cloth, nonwoven fabric, etc., in which long fiber filaments are aligned in a certain direction, and a chopped strand mat, etc. that can form a laminate If so, there is no particular limitation.

金属基板、無機基板、又は有機樹脂基板において、いずれの基板の場合も厚みは20μm〜1mmが好ましく、より好ましくは30μm〜500μm、更に好ましくは30μm〜200μmである。20μm以上であれば薄すぎることによる変形が防止でき、特に無機基板を使用した場合は取り扱い時の割れを抑制できる。また、1mm以下であれば半導体装置が厚くなることを防止できる。   In any of the metal substrates, inorganic substrates, and organic resin substrates, the thickness is preferably 20 μm to 1 mm, more preferably 30 μm to 500 μm, and still more preferably 30 μm to 200 μm. If it is 20 μm or more, deformation due to being too thin can be prevented, and particularly when an inorganic substrate is used, cracking during handling can be suppressed. Moreover, if it is 1 mm or less, it can prevent that a semiconductor device becomes thick.

半導体素子搭載基板と半導体素子非搭載基板とは、類似した物理特性を持ったものであることが好ましく、特に、両基板の線膨張係数が実質的に同等か25ppm/℃以下、特には15ppm/℃以下であるもの同士を使用することがより好ましい。特に、両基板間の物理特性が類似すれば熱硬化性樹脂8で成形封止した後の半導体装置の反りの発生がより抑制される。   The semiconductor element mounting substrate and the non-semiconductor element mounting substrate preferably have similar physical characteristics. In particular, the linear expansion coefficients of both the substrates are substantially equal to or less than 25 ppm / ° C., particularly 15 ppm / It is more preferable to use those having a temperature of ℃ or less. In particular, if the physical characteristics between the two substrates are similar, the warpage of the semiconductor device after being molded and sealed with the thermosetting resin 8 is further suppressed.

また、半導体素子搭載基板及び半導体素子非搭載基板として有機樹脂基板を使用する場合、その少なくとも一方の有機樹脂基板、好ましくは両方の有機樹脂基板は、室温〜200℃における線膨張係数が3〜25ppm/℃の有機樹脂基板であることが、製造する半導体装置の反りの低減の点から望ましい。なお、本願において室温とは25℃±10℃を意味する(以下、同様)。   When an organic resin substrate is used as the semiconductor element mounting substrate and the semiconductor element non-mounting substrate, at least one of the organic resin substrates, preferably both organic resin substrates, have a linear expansion coefficient of 3 to 25 ppm at room temperature to 200 ° C. The organic resin substrate at / ° C. is desirable from the viewpoint of reducing warpage of the semiconductor device to be manufactured. In the present application, room temperature means 25 ° C. ± 10 ° C. (the same applies hereinafter).

さらに、半導体素子搭載基板としてシリコンウェーハ等の無機基板や有機樹脂基板を使用する場合、該半導体素子を搭載した無機基板や有機樹脂基板の膨張係数は室温〜200℃においてX−Y方向で3〜15ppm/℃であることが望ましい。   Furthermore, when an inorganic substrate such as a silicon wafer or an organic resin substrate is used as the semiconductor element mounting substrate, the expansion coefficient of the inorganic substrate or organic resin substrate on which the semiconductor element is mounted is 3 to XY in the room temperature to 200 ° C. It is desirable to be 15 ppm / ° C.

また、半導体素子非搭載基板として有機樹脂基板を用いる場合にも、その有機樹脂基板の膨張係数は、室温〜200℃においてX−Y方向で5〜25ppm/℃であることが望ましい。このような範囲の有機樹脂基板であれば、半導体素子搭載基板との膨張係数の差が小さく、製造される半導体装置の反りをより抑制できる。なお、有機樹脂基板の膨張係数は、より望ましくは5〜20ppm/℃であり、更に望ましくは5〜15ppm/℃である。   Moreover, also when using an organic resin board | substrate as a semiconductor element non-mounting board | substrate, it is desirable for the expansion coefficient of the organic resin board | substrate to be 5-25 ppm / degrees C in a XY direction from room temperature to 200 degreeC. When the organic resin substrate is in such a range, the difference in expansion coefficient from the semiconductor element mounting substrate is small, and the warpage of the manufactured semiconductor device can be further suppressed. In addition, the expansion coefficient of the organic resin substrate is more desirably 5 to 20 ppm / ° C, and further desirably 5 to 15 ppm / ° C.

上記基板の大きさは縦20〜500mm、横が100〜500mm程度のものが生産性や扱いやすさの点から望ましい。また円形状の基板としては直径が50〜400mm程度のものが生産性や扱いやすさの点から望ましい。このような基板であれば、半導体素子を基板上に配置したり、ワイヤーボンダーで金線などを接続したりすることが容易である。   The substrate is preferably 20 to 500 mm long and 100 to 500 mm wide from the viewpoint of productivity and ease of handling. A circular substrate having a diameter of about 50 to 400 mm is desirable from the viewpoint of productivity and ease of handling. If it is such a board | substrate, it will be easy to arrange | position a semiconductor element on a board | substrate, or to connect a gold wire etc. with a wire bonder.

〔(D)樹脂排出工程〕
樹脂排出工程では、上金型1及び下金型2を加圧して余剰の熱硬化性樹脂8を第1のキャビティ4の外部に排出する。
図1に示すように、例えば上記準備工程(A)において、上記した第2のキャビティ9をさらに有する成形金型3を準備し、樹脂排出工程(D)において、余剰の熱硬化性樹脂8を第2のキャビティ9に排出することができる。
[(D) Resin discharging process]
In the resin discharging step, the upper mold 1 and the lower mold 2 are pressurized to discharge the excess thermosetting resin 8 to the outside of the first cavity 4.
As shown in FIG. 1, for example, in the preparation step (A), the molding die 3 further having the second cavity 9 described above is prepared, and in the resin discharge step (D), the surplus thermosetting resin 8 is removed. It can be discharged into the second cavity 9.

第2のキャビティ9及びランナー10の大きさ、形状は特に限定されず、使用する成形金型の大きさ、形状や充填する熱硬化性樹脂の量などに応じて適宜構成できる。また、第2のキャビティ9は上金型1又は下金型2のどちらに形成されていても良く、両方に形成されていても良い。   The size and shape of the second cavity 9 and the runner 10 are not particularly limited, and can be appropriately configured according to the size and shape of the molding die to be used, the amount of thermosetting resin to be filled, and the like. The second cavity 9 may be formed in either the upper mold 1 or the lower mold 2 or may be formed in both.

例えば、第1のキャビティ4と第2のキャビティ9の容量の合計が樹脂載置工程(B)で載置する熱硬化性樹脂8の体積よりも大きくなるように構成することができる。このようにすれば、余剰の熱硬化性樹脂8が成形金型から溢れ出したり、さらにバリが形成されてしまうのを避けることができる。
この場合、後工程である一体化工程において熱硬化性樹脂を成形する際に第1のキャビティ4内を確実に密閉状態にするために、例えば、上記した配置工程(C)において、第2のキャビティ9内の温度を第1のキャビティ4内の温度よりも高い温度に加熱し、樹脂排出工程(D)において、第2のキャビティ9に排出した余剰の熱硬化性樹脂を第1のキャビティ4内の熱硬化性樹脂よりも先に硬化させることができる。ここで、第2のキャビティ9内の温度を100〜250℃の範囲内の温度とすることができる。
或いは、後述するように、第1のキャビティ4内又は第2のキャビティ9内を加圧しながら熱硬化性樹脂を成形しても良い。
For example, the total capacity of the first cavity 4 and the second cavity 9 can be configured to be larger than the volume of the thermosetting resin 8 placed in the resin placing step (B). In this way, it is possible to avoid the excess thermosetting resin 8 from overflowing from the molding die and further forming burrs.
In this case, in order to ensure that the inside of the first cavity 4 is hermetically sealed when the thermosetting resin is molded in the integration step, which is a subsequent step, for example, in the above-described arrangement step (C), the second step The temperature in the cavity 9 is heated to a temperature higher than the temperature in the first cavity 4, and the excess thermosetting resin discharged into the second cavity 9 in the resin discharging step (D) is removed from the first cavity 4. It can be hardened before the thermosetting resin inside. Here, the temperature in the 2nd cavity 9 can be made into the temperature in the range of 100-250 degreeC.
Or you may shape | mold a thermosetting resin, pressurizing the inside of the 1st cavity 4 or the inside of the 2nd cavity 9 so that it may mention later.

〔(E)一体化工程〕
一体化工程では、上金型1及び下金型2を加圧しながら熱硬化性樹脂8を成形し、半導体素子搭載基板5、半導体素子非搭載基板6、及び封止層11とを一体化させる。このように半導体素子の表裏面に2枚の基板を使用し、それら基板の間を熱硬化性樹脂で成形封止することで、反りの発生がほとんどなく、かつ耐熱性、耐湿性に優れた半導体装置を製造することができる。一体化された半導体素子搭載基板及び半導体素子非搭載基板の間隔、すなわち封止層11の高さは20〜1000μmであることが好ましい。
[(E) Integration process]
In the integration step, the thermosetting resin 8 is molded while pressing the upper mold 1 and the lower mold 2, and the semiconductor element mounting substrate 5, the semiconductor element non-mounting substrate 6, and the sealing layer 11 are integrated. . In this way, by using two substrates on the front and back surfaces of the semiconductor element and molding and sealing between the substrates with a thermosetting resin, there is almost no warping and excellent heat resistance and moisture resistance. A semiconductor device can be manufactured. The interval between the integrated semiconductor element mounting substrate and the non-semiconductor element mounting substrate, that is, the height of the sealing layer 11 is preferably 20 to 1000 μm.

一体化工程では、通常使用される圧縮成形が利用できる。具体的には、一体化工程において、室温下又は加熱下で上金型と下金型を加圧して半導体素子非搭載基板6上に載置した熱硬化性樹脂8を圧縮成形することができる。この場合は、上記樹脂排出工程(D)において、加熱した上下金型を加圧下で型締めし、余剰の熱硬化性樹脂8を第1のキャビティ4の外部に排出し、そのまま熱硬化性樹脂8を熱硬化させる。   In the integration step, compression molding that is usually used can be used. Specifically, in the integration step, the thermosetting resin 8 placed on the semiconductor element non-mounting substrate 6 can be compression-molded by pressurizing the upper mold and the lower mold at room temperature or under heating. . In this case, in the resin discharging step (D), the heated upper and lower molds are clamped under pressure, and the excess thermosetting resin 8 is discharged to the outside of the first cavity 4, and the thermosetting resin is left as it is. 8 is heat cured.

一体化工程においては、第1のキャビティ4内又は第2のキャビティ9内を加圧して熱硬化性樹脂を成形することができる。このようにすれば、間隙への充填性を向上させることができ、封止層11のボイドの発生を低減できる。
具体的な方法として、第2のキャビティに、例えば外部ポンプ又はシリンダを用いて、空気又は不活性ガスを圧入することにより第1のキャビティ内を加圧することができる。
In the integration step, the thermosetting resin can be molded by pressurizing the first cavity 4 or the second cavity 9. In this way, the filling property into the gap can be improved, and the generation of voids in the sealing layer 11 can be reduced.
As a specific method, the inside of the first cavity can be pressurized by press-fitting air or an inert gas into the second cavity using, for example, an external pump or a cylinder.

或いは、間隙への充填性を向上させるため、第1のキャビティ内の雰囲気を減圧して熱硬化性樹脂8を成形することもできる。減圧度としてはできるだけ真空に近いレベルまで減圧するほうが良い。例えば、真空度を0.01333〜13.33KPa(0.1〜100Torr)とすることができる。   Alternatively, the thermosetting resin 8 can be molded by reducing the atmosphere in the first cavity in order to improve the filling property into the gap. It is better to reduce the pressure to a level as close to vacuum as possible. For example, the degree of vacuum can be set to 0.01333 to 13.33 KPa (0.1 to 100 Torr).

一体化工程で用いる熱硬化性樹脂8は他の成分を含む組成物の形態としてもよい。熱硬化性樹脂は、通常、100℃以下の加熱下で液状化する固形のエポキシ樹脂、シリコーン樹脂、又はエポキシ樹脂とシリコーン樹脂からなるシリコーン・エポキシハイブリッド樹脂が好適に使用される。加熱下で液状化する固形の熱硬化性樹脂を用いれば、粉体の熱硬化性樹脂を用いたときに発生するラインの汚染を回避できる。   The thermosetting resin 8 used in the integration step may be in the form of a composition containing other components. As the thermosetting resin, normally, a solid epoxy resin, a silicone resin, or a silicone / epoxy hybrid resin composed of an epoxy resin and a silicone resin that is liquefied under heating at 100 ° C. or lower is preferably used. If a solid thermosetting resin that liquefies under heating is used, it is possible to avoid contamination of the line that occurs when a powder thermosetting resin is used.

このエポキシ樹脂の例として、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、3,3’,5,5’−テトラメチル−4,4’−ビフェノール型エポキシ樹脂又は4,4’−ビフェノール型エポキシ樹脂のようなビフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビスフェノールAノボラック型エポキシ樹脂、ナフタレンジオール型エポキシ樹脂、トリスフェニロールメタン型エポキシ樹脂、テトラキスフェニロールエタン型エポキシ樹脂、及びフェノールジシクロペンタジエンノボラック型エポキシ樹脂の芳香環を水素化したエポキシ樹脂、脂環式エポキシ樹脂など室温で液状や固体の公知のエポキシ樹脂を使用することができる。また、必要に応じて、上記以外のエポキシ樹脂を一定量以下併用することができる。   Examples of this epoxy resin include bisphenol A type epoxy resin, bisphenol F type epoxy resin, 3,3 ′, 5,5′-tetramethyl-4,4′-biphenol type epoxy resin, or 4,4′-biphenol type epoxy resin. Biphenol type epoxy resin, phenol novolac type epoxy resin, cresol novolac type epoxy resin, bisphenol A novolak type epoxy resin, naphthalenediol type epoxy resin, trisphenylol methane type epoxy resin, tetrakisphenylol ethane type epoxy resin, In addition, a known epoxy resin that is liquid or solid at room temperature, such as an epoxy resin obtained by hydrogenating an aromatic ring of a phenol dicyclopentadiene novolac type epoxy resin or an alicyclic epoxy resin, can be used. If necessary, an epoxy resin other than the above can be used in a certain amount or less.

なお、半導体素子を封止することから熱硬化性樹脂中の塩素などのハロゲンイオン、またナトリウムなどのアルカリイオンは極力減らしたものであることが好ましい。通常、イオン交換水50mlに試料10gを添加し、密封して120℃のオーブン中に20時間静置した後、加熱抽出する120℃での抽出でいずれのイオンも10ppm以下であることが望ましい。   Since the semiconductor element is sealed, it is preferable that halogen ions such as chlorine and alkali ions such as sodium are reduced as much as possible in the thermosetting resin. Usually, it is desirable that 10 g of a sample is added to 50 ml of ion-exchanged water, sealed, left in an oven at 120 ° C. for 20 hours, and then extracted by heating at 120 ° C. so that all ions are 10 ppm or less.

上記エポキシ樹脂の硬化剤としてはフェノールノボラック樹脂、各種アミン誘導体、酸無水物や酸無水物基を一部開環させカルボン酸を生成させたものなどを使用することができる。なかでも半導体装置の信頼性を確保するためにフェノールノボラック樹脂が望ましい。   As the epoxy resin curing agent, phenol novolac resins, various amine derivatives, acid anhydrides and acid anhydride groups partially ring-opened to generate carboxylic acids, and the like can be used. Among these, phenol novolac resin is desirable in order to ensure the reliability of the semiconductor device.

上記エポキシ樹脂と硬化剤の反応を促進するためイミダゾール誘導体、フォスフィン誘導体、アミン誘導体、有機アルミニウム化合物などの金属化合物などを使用しても良い。
例えば、エポキシ樹脂とフェノールノボラック樹脂の混合比はエポキシ基とフェノール性水酸基の比率が1:0.8〜1.3となるように混合することが好ましい。
In order to accelerate the reaction between the epoxy resin and the curing agent, imidazole derivatives, phosphine derivatives, amine derivatives, metal compounds such as organoaluminum compounds, and the like may be used.
For example, the mixing ratio of the epoxy resin and the phenol novolac resin is preferably mixed so that the ratio of the epoxy group and the phenolic hydroxyl group is 1: 0.8 to 1.3.

その他、エポキシ樹脂組成物には、更に必要に応じて各種の添加剤を配合することができる。例えば、樹脂の性質を改善する目的で種々の熱可塑性樹脂、熱可塑性エラストマー、有機合成ゴム、シリコーン系等の低応力剤、ワックス類、ハロゲントラップ剤等の添加剤を添加配合することができる。   In addition, various additives can be further blended in the epoxy resin composition as necessary. For example, various thermoplastic resins, thermoplastic elastomers, organic synthetic rubbers, silicone-based low stress agents, waxes, halogen trapping agents and other additives can be added and blended for the purpose of improving the properties of the resin.

また、上記シリコーン樹脂としては縮合性や熱硬化性のシリコーン樹脂などが使用可能である。なかでも付加硬化型シリコーン樹脂の組成物が望ましい。付加硬化型シリコーン樹脂組成物には、(A)非共役性二重結合基(例えば、ビニル基等のアルケニル基)を有するオルガノポリシロキサン、(B)オルガノハイドロジェンポリシロキサン、及び(C)白金系触媒を必須成分とする付加硬化型シリコーン樹脂組成物が好適に使用される。   As the silicone resin, a condensable or thermosetting silicone resin can be used. Among these, addition-curable silicone resin compositions are desirable. The addition-curable silicone resin composition includes (A) an organopolysiloxane having a non-conjugated double bond group (for example, an alkenyl group such as a vinyl group), (B) an organohydrogenpolysiloxane, and (C) platinum. An addition-curable silicone resin composition containing a system catalyst as an essential component is preferably used.

さらに、上記シリコーン・エポキシハイブリッド樹脂としては、前記エポキシ樹脂と前記シリコーン樹脂からなる共重合体などが挙げられる。   Furthermore, examples of the silicone-epoxy hybrid resin include a copolymer composed of the epoxy resin and the silicone resin.

上記、熱硬化性樹脂として用いることのできるエポキシ樹脂、シリコーン樹脂、シリコーン・エポキシハイブリッド樹脂の組成物には、無機充填材を配合することができる。配合される無機充填材としては、例えば、溶融シリカ、結晶性シリカ等のシリカ類、アルミナ、窒化珪素、窒化アルミニウム、アルミノシリケート、ボロンナイトライド、ガラス繊維、三酸化アンチモン等が挙げられる。これら無機充填材の平均粒径や形状は特に限定されないが、大型基板間の間隙が1mm以下である狭部への充填性を確保するためには、最大粒径が75μm以下、望ましくは50μm以下が望ましい。特に基板間が500μm以下の場合は最大30μm以下で、形状も球状の粒子が適したものである。75μm以下の充填材を用いれば局所的な流動性の低下が抑制され、十分な充填性が確保され、ボイドや未充填を抑制することができる。   An inorganic filler can be blended in the composition of the epoxy resin, silicone resin, and silicone / epoxy hybrid resin that can be used as the thermosetting resin. Examples of the inorganic filler to be blended include silicas such as fused silica and crystalline silica, alumina, silicon nitride, aluminum nitride, aluminosilicate, boron nitride, glass fiber, and antimony trioxide. The average particle size and shape of these inorganic fillers are not particularly limited, but the maximum particle size is 75 μm or less, preferably 50 μm or less, in order to ensure the filling property to the narrow part where the gap between large substrates is 1 mm or less. Is desirable. In particular, when the distance between the substrates is 500 μm or less, particles having a maximum shape of 30 μm or less and a spherical shape are suitable. If a filler of 75 μm or less is used, a local decrease in fluidity is suppressed, sufficient filling properties are ensured, and voids and unfilling can be suppressed.

特にエポキシ樹脂組成物に添加する上記無機充填材は、エポキシ樹脂と無機充填材との結合強度を強くするため、シランカップリング剤、チタネートカップリング剤などのカップリング剤で予め表面処理したものを配合してもよい。   In particular, the inorganic filler to be added to the epoxy resin composition is one that has been surface-treated with a coupling agent such as a silane coupling agent or a titanate coupling agent in order to increase the bond strength between the epoxy resin and the inorganic filler. You may mix | blend.

このようなカップリング剤としては、例えば、γ−グリシドキシプロピルトリメトキシシラン、γ−グリシドキシプロピルメチルジエトキシシラン、β−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン等のエポキシ官能性アルコキシシラン、N−β(アミノエチル)−γ−アミノプロピルトリメトキシシラン、γ−アミノプロピルトリエトキシシラン、N−フェニル−γ−アミノプロピルトリメトキシシラン等のアミノ官能性アルコキシシラン、γ−メルカプトプロピルトリメトキシシラン等のメルカプト官能性アルコキシシランなどを用いることが好ましい。なお、表面処理に用いるカップリング剤の配合量及び表面処理方法については特に制限されるものではない。   Examples of such a coupling agent include epoxy functions such as γ-glycidoxypropyltrimethoxysilane, γ-glycidoxypropylmethyldiethoxysilane, and β- (3,4-epoxycyclohexyl) ethyltrimethoxysilane. Functional alkoxysilanes such as N-β (aminoethyl) -γ-aminopropyltrimethoxysilane, γ-aminopropyltriethoxysilane, N-phenyl-γ-aminopropyltrimethoxysilane, and γ-mercapto It is preferable to use a mercapto functional alkoxysilane such as propyltrimethoxysilane. The amount of coupling agent used for the surface treatment and the surface treatment method are not particularly limited.

シリコーン樹脂組成物やシリコーン・エポキシハイブリッド樹脂組成物の場合も無機質充填材表面を上記のようなカップリング材で処理しても良い。   In the case of a silicone resin composition or a silicone / epoxy hybrid resin composition, the surface of the inorganic filler may be treated with the above coupling material.

無機充填材の充填量は、エポキシ樹脂組成物やシリコーン樹脂、シリコーン・エポキシハイブリッド樹脂の組成物中の樹脂の総量100質量部に対し、20〜1300質量部、特に50〜1000質量部が好ましい。20質量部以上であれば、十分な強度を得ることができ、1300質量部以下であれば、増粘による流動性の低下が生じにくく、充填性の不良を防止でき、基板上に配列された半導体素子の完全封止ができる。なお、この無機充填材は、組成物全体の15〜95質量%、特に30〜90質量%の範囲で含有することが好ましい。   The filling amount of the inorganic filler is preferably 20 to 1300 parts by weight, particularly 50 to 1000 parts by weight with respect to 100 parts by weight of the total amount of the resin in the epoxy resin composition, the silicone resin, and the silicone / epoxy hybrid resin composition. If it is 20 parts by mass or more, sufficient strength can be obtained, and if it is 1300 parts by mass or less, the decrease in fluidity due to thickening is unlikely to occur, and poor filling properties can be prevented. The semiconductor element can be completely sealed. In addition, it is preferable to contain this inorganic filler in 15-95 mass% of the whole composition, especially 30-90 mass%.

〔(F)ダイシング工程〕
上記工程によりボイドや反りを発生させることなく、半導体素子が搭載された大型基板の封止を行うことができる。上記方法で一体化した基板を成形金型から取り出し、通常、150〜180℃の温度で1〜4時間ポストキュアすることで電気特性や機械特性を安定化することができる。
さらに、ポストキュア後基板を通常の方法でダイシングブレード12を用いてダイシングで個片化することで半導体装置20を製造することができる。
[(F) Dicing process]
The large substrate on which the semiconductor element is mounted can be sealed without generating voids or warping by the above process. The substrate integrated by the above method is taken out from the molding die, and is usually post-cured at a temperature of 150 to 180 ° C. for 1 to 4 hours to stabilize the electrical characteristics and mechanical characteristics.
Further, the semiconductor device 20 can be manufactured by dicing the post-cured substrate into pieces by dicing using a dicing blade 12 by a normal method.

上記半導体装置の製造方法によって製造された半導体装置20は、反りが抑制され残留歪みの少ない高品質なものとなり、耐熱性、耐湿性に優れたものとなる。   The semiconductor device 20 manufactured by the method for manufacturing a semiconductor device has a high quality with less warping and little residual strain, and has excellent heat resistance and moisture resistance.

以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。   EXAMPLES Hereinafter, the present invention will be described more specifically with reference to examples and comparative examples of the present invention, but the present invention is not limited to these.

(実施例1)
以下の半導体素子搭載の有機樹脂基板、熱硬化性エポキシ樹脂を載置した半導体素子非搭載の有機樹脂基板、及び図1(A)に示すような第1のキャビティと第2のキャビティを有した成形金型を準備した。
半導体素子搭載の有機樹脂基板:厚み100μm、縦220mm、横240mmのBT樹脂基板(線膨張係数:15ppm/℃)。厚み300μm、9mm角のシリコンチップを最大144個搭載可能。エポキシダイボンド材で接着し、金線で基板と接続した144個のシリコンチップのうち不良チップを30個取り除いたもの。
半導体素子非搭載の有機樹脂基板:厚み100μm、縦214mm、横234mmのBT樹脂基板(線膨張係数:15ppm/℃)
熱硬化性エポキシ樹脂:信越化学製KMC−2520、比重(25°C)1.93、64g(33.2cm
Example 1
The following organic resin substrate with a semiconductor element mounted thereon, an organic resin substrate without a semiconductor element on which a thermosetting epoxy resin was mounted, and a first cavity and a second cavity as shown in FIG. A molding die was prepared.
Organic resin substrate on which semiconductor elements are mounted: BT resin substrate having a thickness of 100 μm, a length of 220 mm, and a width of 240 mm (linear expansion coefficient: 15 ppm / ° C.). Up to 144 silicon chips with a thickness of 300μm and 9mm square can be mounted. 30 defective chips are removed from 144 silicon chips bonded with an epoxy die bond material and connected to a substrate with a gold wire.
Organic resin substrate without semiconductor element: BT resin substrate with a thickness of 100 μm, length of 214 mm, and width of 234 mm (linear expansion coefficient: 15 ppm / ° C.)
Thermosetting epoxy resin: KMC-2520 manufactured by Shin-Etsu Chemical Co., Ltd., specific gravity (25 ° C) 1.93, 64 g (33.2 cm 3 )

圧縮成形装置の成形金型温度を150℃に設定し、上金型に半導体素子搭載の有機樹脂基板を吸引することで吸着させた。一方、熱硬化性エポキシ樹脂を載置した半導体素子非搭載の有機樹脂基板は下金型に同様に吸引吸着させた。
その後、金型の周囲をシールし、その内部を脱気により真空度5kPaとした後、上下金型を閉じた。基板間の間隙は600μmとした。続いて20Kg/cmの圧力を加えて、余剰な樹脂ならびにボイドをランナーを通じて第2のキャビティへ排出した。この際に樹脂への加圧が低下しないよう、第2のキャビティに空気を導入した。成形時間は3分間で行った。
The molding die temperature of the compression molding apparatus was set to 150 ° C., and the organic resin substrate mounted with the semiconductor element was sucked and adsorbed to the upper die. On the other hand, the organic resin substrate not mounted with the semiconductor element on which the thermosetting epoxy resin was mounted was sucked and adsorbed to the lower mold in the same manner.
Thereafter, the periphery of the mold was sealed, the inside was degassed to a degree of vacuum of 5 kPa, and then the upper and lower molds were closed. The gap between the substrates was 600 μm. Subsequently, a pressure of 20 kg / cm 2 was applied, and excess resin and voids were discharged to the second cavity through the runner. At this time, air was introduced into the second cavity so that the pressure on the resin did not decrease. The molding time was 3 minutes.

成形後、一体化した基板を成形金型から取り出し室温まで冷却した後、封止層の調査したところ、樹脂の不足やボイドの形成といった不具合は発生しなかった。また、基板のそりを測定したところ、そり量は長手方向で0.1mm、短手方向で0.1mmであった。更に180℃で4時間ポストキュアし、同様にそりを測定した結果、長手方向で0.2mm、短手方向で0.1mmとほとんどそりのないものであった。   After molding, the integrated substrate was taken out of the molding die and cooled to room temperature, and then the sealing layer was examined. As a result, problems such as insufficient resin and void formation did not occur. Further, when the warpage of the substrate was measured, the amount of warpage was 0.1 mm in the longitudinal direction and 0.1 mm in the lateral direction. Further, the film was post-cured at 180 ° C. for 4 hours, and the warpage was measured in the same manner. As a result, the warp was almost 0.2 mm in the longitudinal direction and 0.1 mm in the lateral direction.

この基板をダイシングテープに貼り付け、ダイシングを行い50個の個片化した半導体装置の裏面に半田ボールをつけて半導体装置を製造した。個々の半導体装置を電気的に確認したところ全て問題なく機能していた。
上記半導体装置の製造を100回繰り返し、封止層を評価したところ、不具合発生率は0%であった。
このように、本発明の半導体装置の製造方法は、不良の半導体素子を取り除いた場合であっても封止層形成時に不良素子数に応じた樹脂充填量の調整を行うことなく確実に基板と封止層とを一体化でき、大型基板を封止しても封止後の基板の反りや割れを抑制できる。予め熱硬化性樹脂を半導体非搭載基板上に形成しておくことで工程時の煩雑さを低減でき、粉体の使用による製造ラインの汚染を防ぐことができる。
This substrate was affixed to a dicing tape, and dicing was performed to attach a solder ball to the back surface of the 50 separated semiconductor devices to manufacture a semiconductor device. When each semiconductor device was confirmed electrically, it was functioning without any problems.
The production of the semiconductor device was repeated 100 times, and the sealing layer was evaluated. As a result, the defect occurrence rate was 0%.
As described above, the method for manufacturing a semiconductor device according to the present invention ensures that even when a defective semiconductor element is removed, the substrate and the substrate can be reliably manufactured without adjusting the resin filling amount according to the number of defective elements when forming the sealing layer. The sealing layer can be integrated and warping and cracking of the substrate after sealing can be suppressed even if a large substrate is sealed. By forming the thermosetting resin on the semiconductor non-mounting substrate in advance, the complexity of the process can be reduced, and contamination of the production line due to the use of powder can be prevented.

(実施例2)
図3に示すような第1のキャビティと第2のキャビティをそれぞれ別のブロックで形成した成形金型を準備した。この金型は第1のキャビティ内と第2のキャビティ内の温度をそれぞれ別に制御することができる。上金型および下金型の第1のキャビティ内の温度を150℃、下金型の第2のキャビティ内の温度を180℃に設定した。
樹脂への加圧時に第2のキャビティに空気を送りこまないこと以外は実施例1と同様の成形工程により、成形を行った。結果、樹脂の不足やボイドの形成といった不具合は発生しなかった。また、基板のそりを測定したところ、そり量は長手方向で0.1mm、短手方向で0.1mmであった。更に180℃で4時間ポストキュアし、同様にそりを測定した結果、長手方向で0.2mm、短手方向で0.1mmとほとんどそりのないものであった。
この基板をダイシングテープに貼り付け、ダイシングを行い50個の個片化した半導体装置の裏面に半田ボールをつけて半導体装置を製造した。個々の半導体装置を電気的に確認したところ全て問題なく機能していた。
上記半導体装置の製造を100回繰り返し、封止層を評価したところ、不具合発生率は0%であった。
(Example 2)
A molding die in which the first cavity and the second cavity as shown in FIG. 3 were formed by separate blocks was prepared. This mold can control the temperature in the first cavity and the second cavity separately. The temperature in the first cavity of the upper mold and the lower mold was set to 150 ° C., and the temperature in the second cavity of the lower mold was set to 180 ° C.
Molding was performed by the same molding process as in Example 1 except that air was not sent to the second cavity when the resin was pressurized. As a result, defects such as lack of resin and formation of voids did not occur. Further, when the warpage of the substrate was measured, the amount of warpage was 0.1 mm in the longitudinal direction and 0.1 mm in the lateral direction. Further, the film was post-cured at 180 ° C. for 4 hours, and the warpage was measured in the same manner. As a result, the warp was almost 0.2 mm in the longitudinal direction and 0.1 mm in the lateral direction.
This substrate was affixed to a dicing tape, and dicing was performed to attach a solder ball to the back surface of the 50 separated semiconductor devices to manufacture a semiconductor device. When each semiconductor device was confirmed electrically, it was functioning without any problems.
The production of the semiconductor device was repeated 100 times, and the sealing layer was evaluated. As a result, the defect occurrence rate was 0%.

(比較例1)
実施例1と同様の半導体素子搭載の有機樹脂基板、半導体素子非搭載の有機樹脂基板、熱硬化性樹脂、成形金型を準備した。半導体素子非搭載基板に熱硬化性樹脂を載置することなく、半導体素子非搭載基板及び半導体素子搭載基板を金型に配置した。具体的には、圧縮成形装置の成形金型温度を150℃に設定し、上金型に半導体素子搭載の有機樹脂基板を吸引することで吸着させ、半導体素子非搭載の有機樹脂基板は下金型に同様に吸引吸着させた。その後、封止層の形成に必要な量よりも多い量の粉体の熱硬化性エポキシ樹脂(信越化学製KMC−2520 比重1.93)、具体的には64gを下基板上に積層し、実施例1と同様の条件で半導体装置を製造し、同様に評価した。
(Comparative Example 1)
The same organic resin substrate with a semiconductor element as that of Example 1, an organic resin substrate without a semiconductor element, a thermosetting resin, and a molding die were prepared. The semiconductor element non-mounting substrate and the semiconductor element mounting substrate were placed in the mold without placing the thermosetting resin on the semiconductor element non-mounting substrate. Specifically, the molding die temperature of the compression molding apparatus is set to 150 ° C., and the organic resin substrate loaded with the semiconductor element is sucked into the upper mold by suction, and the organic resin substrate not loaded with the semiconductor element is the lower mold. The mold was similarly sucked and adsorbed. Thereafter, a powder thermosetting epoxy resin (KMC-2520 specific gravity 1.93 manufactured by Shin-Etsu Chemical Co., Ltd.) in an amount larger than that required for forming the sealing layer is laminated on the lower substrate, specifically 64 g. A semiconductor device was manufactured under the same conditions as in Example 1 and evaluated in the same manner.

製造後の半導体装置の封止層を調査したところ、樹脂の不足やボイドの形成といった不具合は発生しなかった。実施例1と同様に上記半導体装置の製造を100回繰り返し、封止層を評価したところ、不具合発生率は0%であった。しかし、上記のように半導体素子非搭載基板を金型に配置した後に熱硬化性樹脂を積層するのは非常に煩雑な作業であり、さらに粉体の熱硬化性樹脂を用いたため製造ラインの汚染が発生し生産的に非効率的であった。   As a result of investigating the sealing layer of the semiconductor device after manufacture, there were no problems such as lack of resin or formation of voids. When the semiconductor device was manufactured 100 times in the same manner as in Example 1 and the sealing layer was evaluated, the defect occurrence rate was 0%. However, laminating the thermosetting resin after placing the semiconductor element non-mounting substrate in the mold as described above is a very complicated operation, and furthermore, the use of powder thermosetting resin contaminates the production line. Occurred and was inefficiently productive.

(比較例2)
第2のキャビティが備わっていない、第1のキャビティのみを型締めする圧縮成形用の上下金型を準備した。実施例1と同様に不良チップ30個を取り除いた半導体素子搭載の有機樹脂基板を用い、粉体の熱硬化性エポキシ樹脂(信越化学製KMC−2520 比重1.93)を下基板上に52.64g積層した。この樹脂の秤量工程は非常に繁雑であり、生産の妨げとなるものであった。
実施例1と同様な条件で半導体装置を製造し、同様に評価した。
製造後の半導体装置の封止層を調査したところ、ボイドの発生が確認された。実施例1と同様に上記半導体装置の製造を100回繰り返し、封止層を評価したところ、その発生率は30%であった。
また、熱硬化性樹脂として粉体を用いているため工程は実施例よりも煩雑となり、さらに製造ラインの汚染が発生するため生産的に非効率的であった。
(Comparative Example 2)
The upper and lower molds for compression molding that do not have the second cavity and clamp only the first cavity were prepared. As in Example 1, an organic resin substrate mounted with a semiconductor element from which 30 defective chips were removed was used, and a powder thermosetting epoxy resin (KMC-2520 specific gravity 1.93 manufactured by Shin-Etsu Chemical Co., Ltd.) was placed on the lower substrate. 64 g was laminated. The weighing process of this resin was very complicated and hindered production.
A semiconductor device was manufactured under the same conditions as in Example 1 and evaluated in the same manner.
When the sealing layer of the semiconductor device after manufacture was investigated, generation | occurrence | production of the void was confirmed. When the manufacturing of the semiconductor device was repeated 100 times in the same manner as in Example 1 and the sealing layer was evaluated, the generation rate was 30%.
Further, since powder is used as the thermosetting resin, the process becomes more complicated than in the examples, and further, the production line is contaminated, resulting in inefficiency in production.

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。   The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

1…上金型、 2…下金型、 3…成形金型、 4…第1のキャビティ、
5…半導体素子搭載基板、 6…半導体素子非搭載基板、 7…半導体素子、
8…熱硬化性樹脂、 9…第2のキャビティ、 10…ランナー、
11…封止層、 12…ダイシングブレード、 20…半導体装置。
DESCRIPTION OF SYMBOLS 1 ... Upper die, 2 ... Lower die, 3 ... Molding die, 4 ... 1st cavity,
5 ... Semiconductor device mounting substrate, 6 ... Semiconductor device non-mounting substrate, 7 ... Semiconductor device,
8 ... thermosetting resin, 9 ... second cavity, 10 ... runner,
DESCRIPTION OF SYMBOLS 11 ... Sealing layer, 12 ... Dicing blade, 20 ... Semiconductor device.

Claims (7)

上金型及び下金型を有する成形金型を用いて半導体装置を製造する方法であって、
半導体素子搭載基板と、半導体素子非搭載基板と、これら基板の間に形成される熱硬化性樹脂から成る封止層とを一体化させるための第1のキャビティを有する前記成形金型を準備する準備工程、
前記半導体素子非搭載基板上に、前記封止層の形成に必要な量よりも多い量の前記熱硬化性樹脂を載置する樹脂載置工程、
前記第1のキャビティ内を室温〜200℃に加熱し、前記成形金型の前記上金型及び前記下金型のうち一方の金型に前記半導体素子搭載基板を配置し、他方の金型に前記半導体素子非搭載基板を配置する配置工程、
前記上金型及び前記下金型を加圧して余剰の前記熱硬化性樹脂を前記第1のキャビティの外部に排出する樹脂排出工程、
前記上金型及び前記下金型を加圧しながら前記熱硬化性樹脂を成形し、前記半導体素子搭載基板、前記半導体素子非搭載基板、及び前記封止層とを一体化させる一体化工程、及び
該一体化した基板を前記成形金型から取り出し、ダイシングすることで個片化する工程を有し、
前記一体化工程において、前記第1のキャビティ内の雰囲気を減圧して前記熱硬化性樹脂を成形し、
前記第1のキャビティ内の雰囲気の減圧を真空度0.01333〜13.33KPaとすることを特徴とする半導体装置の製造方法。
A method of manufacturing a semiconductor device using a molding die having an upper die and a lower die,
Preparing the molding die having a first cavity for integrating a semiconductor element mounting substrate, a semiconductor element non-mounting substrate, and a sealing layer made of a thermosetting resin formed between the substrates. Preparation process,
A resin placing step of placing the thermosetting resin in an amount larger than the amount necessary for forming the sealing layer on the semiconductor element non-mounting substrate;
The inside of the first cavity is heated to room temperature to 200 ° C., the semiconductor element mounting substrate is disposed on one of the upper mold and the lower mold of the molding mold, and the other mold is disposed on the other mold. An arrangement step of arranging the semiconductor element non-mounting substrate;
A resin discharging step of pressurizing the upper mold and the lower mold to discharge excess thermosetting resin to the outside of the first cavity;
Forming the thermosetting resin while applying pressure to the upper mold and the lower mold, and integrating the semiconductor element mounting substrate, the semiconductor element non-mounting substrate, and the sealing layer; and A step of taking the integrated substrate out of the mold and dicing it into individual pieces;
In the integration step, the atmosphere in the first cavity is decompressed to mold the thermosetting resin,
A method of manufacturing a semiconductor device, wherein the reduced pressure of the atmosphere in the first cavity is set to a degree of vacuum of 0.01333 to 13.33 KPa.
前記準備工程において、前記第1のキャビティとランナーを介して連結した第2のキャビティをさらに有する前記成形金型を準備し、前記樹脂排出工程において、前記余剰の前記熱硬化性樹脂を前記第2のキャビティに排出することを特徴とする請求項1に記載の半導体装置の製造方法。   In the preparing step, the molding die further having a second cavity connected to the first cavity through a runner is prepared, and in the resin discharging step, the excess thermosetting resin is removed from the second cavity. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is discharged into a cavity. 前記樹脂載置工程において、前記熱硬化性樹脂を前記封止層の形成に必要な量よりも0.1〜70vol%多くなるように載置することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。   The said resin mounting process WHEREIN: It mounts so that the said thermosetting resin may be 0.1-70 vol% more than the quantity required for formation of the said sealing layer. The manufacturing method of the semiconductor device as described in 2. above. 前記配置工程において、前記第2のキャビティ内の温度を前記第1のキャビティ内の温度よりも高い温度に加熱し、前記樹脂排出工程において、前記第2のキャビティに排出した前記余剰の熱硬化性樹脂を前記第1のキャビティ内の前記熱硬化性樹脂よりも先に硬化させることを特徴とする請求項2に記載の半導体装置の製造方法。   In the placing step, the temperature in the second cavity is heated to a temperature higher than the temperature in the first cavity, and in the resin discharging step, the excessive thermosetting property discharged to the second cavity. The method of manufacturing a semiconductor device according to claim 2, wherein the resin is cured before the thermosetting resin in the first cavity. 前記第2のキャビティ内の温度を、100〜250℃の範囲内の温度に加熱することを特徴とする請求項4に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 4, wherein the temperature in the second cavity is heated to a temperature in the range of 100 to 250 ° C. 6. 前記熱硬化性樹脂の成形を、圧縮成形にて行うことを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体装置の製造方法。   6. The method for manufacturing a semiconductor device according to claim 1, wherein the thermosetting resin is molded by compression molding. 前記熱硬化性樹脂として、エポキシ樹脂、シリコーン樹脂、及びシリコーン・エポキシハイブリッド樹脂のいずれかを用いることを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 1, wherein any one of an epoxy resin, a silicone resin, and a silicone / epoxy hybrid resin is used as the thermosetting resin.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004174801A (en) * 2002-11-26 2004-06-24 Towa Corp Resin sealing device
WO2006100765A1 (en) * 2005-03-23 2006-09-28 Renesas Technology Corp. Method of manufacturing semiconductor device and compression molding device
JP2006295010A (en) * 2005-04-14 2006-10-26 Matsushita Electric Ind Co Ltd Molding apparatus and molding method
JP2008235366A (en) * 2007-03-16 2008-10-02 Fujitsu Ltd Method of sealing resin of electronic part and resin sealing apparatus
JP2011187877A (en) * 2010-03-11 2011-09-22 Panasonic Corp Semiconductor device, and method of manufacturing the same
JP2012151451A (en) * 2010-12-27 2012-08-09 Shin Etsu Chem Co Ltd Fiber containing resin substrate, after-sealing semiconductor element mounting substrate and after-sealing semiconductor element formation wafer, semiconductor device, and method of manufacturing semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004174801A (en) * 2002-11-26 2004-06-24 Towa Corp Resin sealing device
WO2006100765A1 (en) * 2005-03-23 2006-09-28 Renesas Technology Corp. Method of manufacturing semiconductor device and compression molding device
JP2006295010A (en) * 2005-04-14 2006-10-26 Matsushita Electric Ind Co Ltd Molding apparatus and molding method
JP2008235366A (en) * 2007-03-16 2008-10-02 Fujitsu Ltd Method of sealing resin of electronic part and resin sealing apparatus
JP2011187877A (en) * 2010-03-11 2011-09-22 Panasonic Corp Semiconductor device, and method of manufacturing the same
JP2012151451A (en) * 2010-12-27 2012-08-09 Shin Etsu Chem Co Ltd Fiber containing resin substrate, after-sealing semiconductor element mounting substrate and after-sealing semiconductor element formation wafer, semiconductor device, and method of manufacturing semiconductor device

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