JP2017059564A - Semiconductor wafer inspection method and semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体ウエハーの検査方法及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor wafer inspection method and a semiconductor device manufacturing method.
従来の半導体装置の製造方法は、半導体ＩＣが作りこまれた半導体ウエハーにウエハーレベルバーンイン試験（以下、「ＷＬＢＩ試験」という。）を行う工程を有している。このＷＬＢＩ試験工程は、一定時間（例えば３０秒間）半導体ウエハーに高温あるいは低温雰囲気中で温度ストレスおよび電圧ストレスを加えるストレス工程と、その後に半導体ウエハーの個々のＩＣのプローブ検査を行うプローブ検査工程と、その後にストレス工程とプローブ検査工程を繰り返す工程を有している（例えば特許文献１参照）。 A conventional method of manufacturing a semiconductor device includes a step of performing a wafer level burn-in test (hereinafter referred to as “WLBI test”) on a semiconductor wafer in which a semiconductor IC is formed. The WLBI test process includes a stress process in which temperature stress and voltage stress are applied to a semiconductor wafer in a high temperature or low temperature atmosphere for a predetermined time (for example, 30 seconds), and a probe test process for performing a probe test on individual ICs on the semiconductor wafer. Then, a process of repeating a stress process and a probe inspection process is included (see, for example, Patent Document 1).
上記のＷＬＢＩ試験とは、高温あるいは低温雰囲気中で温度ストレスおよびＩＣの動作電圧より高い電圧ストレスを加えて将来不良に到る可能性のあるチップをスクリーニングすることをいう。 The WLBI test mentioned above refers to screening a chip that may be defective in the future by applying a temperature stress and a voltage stress higher than the IC operating voltage in a high or low temperature atmosphere.
上記のプローブ検査とは、半導体ウエハーに形成されたチップ領域の端子にプローブ針の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。 The probe inspection mentioned above refers to conducting an electrical inspection of a semiconductor integrated circuit by applying the tip of a probe needle to a terminal of a chip area formed on a semiconductor wafer, and confirming whether or not it operates according to a predetermined function. A non-defective product / defective product is determined by performing a functional test and a DC operating characteristic test and an AC operating characteristic test.
ＷＬＢＩ試験工程では、ストレス工程とプローブ検査工程を繰り返す回数が多いため、その回数にストレス工程の時間を乗じた時間が必要となり、一枚の半導体ウエハーのＷＬＢＩ試験工程に膨大な時間を要することになる。その結果、ＷＬＢＩ試験コストが増大し、生産能力も低下するため、ＷＬＢＩ試験工程の時間短縮が求められている。 In the WLBI test process, since the stress process and the probe inspection process are repeated many times, a time obtained by multiplying the number of times by the time of the stress process is required, and the WLBI test process of a single semiconductor wafer requires an enormous amount of time. Become. As a result, the WLBI test cost increases and the production capacity also decreases. Therefore, it is required to shorten the time of the WLBI test process.
本発明の幾つかの態様は、ＷＬＢＩ試験工程に要する時間を短くできる半導体ウエハーの検査方法及びその検査方法を有する半導体装置の製造方法に関連している。 Some aspects of the present invention relate to a semiconductor wafer inspection method capable of shortening the time required for the WLBI test process and a semiconductor device manufacturing method having the inspection method.
本発明の第１の態様は、Ｎ個の領域からなる半導体ウエハーのＭ個の領域にストレスを第１の時間印加する工程（ａ１）と、前記半導体ウエハーのＭ個の領域を検査する工程（ｂ１）と、前記工程（ａ１）と前記工程（ｂ１）をＡ回繰り返す工程（ｃ１）と、前記工程（ｃ１）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ１）の検査によって不良が検出されなかった場合は、前記工程（ａ１）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ２）をＢ回繰り返す工程（ｄ１）と、を含み、Ｎ、Ｍ、Ａ及びＢは下記式１及び式２を満たす半導体ウエハーの検査方法である。
Ｍ＜Ｎ ・・・式１
Ｂ＜Ａ ・・・式２
According to a first aspect of the present invention, a step (a1) of applying stress to M regions of a semiconductor wafer composed of N regions for a first time, and a step of inspecting the M regions of the semiconductor wafer ( b1), the step (c1) of repeating the step (a1) and the step (b1) A times, and the inspection of the step (b1) after repeating the step (a1) A times in the step (c1) If no defect is detected by the step, the step (d1) of repeating the step (a1) and the step (b2) of inspecting (NM) regions of the semiconductor wafer B times, M, A, and B are semiconductor wafer inspection methods that satisfy the following formulas 1 and 2.
M <N Formula 1
B <A Formula 2
本発明の第１の態様によれば、前記工程（ｂ１）の検査によって不良が検出されなかった場合は、前記工程（ａ１）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ２）をＢ回繰り返す工程（ｄ１）を有する。Ｂ＜Ａであるため、ＷＬＢＩ試験工程に要する時間を短くすることができる。 According to the first aspect of the present invention, when no defect is detected by the inspection of the step (b1), the step (a1) and the step of inspecting (NM) regions of the semiconductor wafer. A step (d1) of repeating (b2) B times. Since B <A, the time required for the WLBI test process can be shortened.
本発明の第２の態様は、本発明の第１の態様において、前記工程（ｃ１）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ１）の検査によって不良が検出された場合は、前記工程（ａ１）と、前記工程（ｂ２）をＡ回繰り返す工程（ｃ２）を含むとよい。これにより、将来不良に到る可能性のあるチップをもれなくスクリーニングすることができる。 According to a second aspect of the present invention, in the first aspect of the present invention, when a defect is detected by the inspection of the step (b1) after the step (a1) is repeated A times in the step (c1). May include the step (c2) of repeating the step (a1) and the step (b2) A times. Thereby, it is possible to screen all the chips that may be defective in the future.
本発明の第３の態様は、本発明の第１の態様または第２の態様において、前記工程（ｄ１）で前記工程（ａ１）をＢ回繰り返した後の前記工程（ｂ２）の検査結果の不良率が所定値以下でない場合は、前記工程（ａ１）と、前記半導体ウエハーのＮ個の領域を検査する工程（ｂ３）をＡ回繰り返す工程（ｃ３）を含むとよい。これにより、将来不良に到る可能性のあるチップをもれなくスクリーニングすることができる。 According to a third aspect of the present invention, in the first aspect or the second aspect of the present invention, the inspection result of the step (b2) after the step (a1) is repeated B times in the step (d1). When the defect rate is not less than or equal to a predetermined value, it is preferable to include the step (c3) of repeating the step (a1) and the step (b3) of inspecting N regions of the semiconductor wafer A times. Thereby, it is possible to screen all the chips that may be defective in the future.
本発明の第４の態様は、本発明の第２の態様において、前記工程（ｃ２）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ２）の検査結果の不良率が所定値以下でない場合は、前記工程（ａ１）と、前記半導体ウエハーのＮ個の領域を検査する工程（ｂ３）をＡ回繰り返す工程（ｃ３）を含むとよい。これにより、将来不良に到る可能性のあるチップをもれなくスクリーニングすることができる。 According to a fourth aspect of the present invention, in the second aspect of the present invention, the defect rate of the inspection result in the step (b2) after the step (a1) is repeated A times in the step (c2) is a predetermined value. If not, it may include the step (c3) of repeating the step (a1) and the step (b3) of inspecting N regions of the semiconductor wafer A times. Thereby, it is possible to screen all the chips that may be defective in the future.
本発明の第５の態様は、本発明の第１の態様または第２の態様において、前記工程（ｄ１）で前記工程（ａ１）をＢ回繰り返した後の前記工程（ｂ２）の検査結果の不良率が所定値以下でない場合は、前記半導体ウエハーのＭ個の領域にストレスを第１の時間印加する工程（ａ２）と、前記半導体ウエハーのＭ個の領域を検査する工程（ｂ４）と、前記工程（ａ２）と前記工程（ｂ４）をＡ回繰り返す工程（ｃ４）と、前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出されなかった場合は、前記工程（ａ２）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ５）をＢ回繰り返す工程（ｄ２）と、前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出された場合は、前記工程（ａ２）と、前記工程（ｂ５）をＡ回繰り返す工程（ｃ５）と、を含むとよい。これにより、ＷＬＢＩ試験工程に要する時間を短くしつつ、将来不良に到る可能性のあるチップをもれなくスクリーニングすることができる。 According to a fifth aspect of the present invention, in the first or second aspect of the present invention, the inspection result of the step (b2) after the step (a1) is repeated B times in the step (d1). If the defect rate is not less than or equal to a predetermined value, a step (a2) of applying stress to the M regions of the semiconductor wafer for a first time, a step (b4) of inspecting the M regions of the semiconductor wafer, Defects are detected by the step (c4) in which the step (a2) and the step (b4) are repeated A times, and the step (b4) after the step (a2) is repeated A times in the step (c4). If not, the step (d2) of repeating the step (a2) and the step (b5) of inspecting (NM) regions of the semiconductor wafer B times and the step (c4) in the step (c4) The step (b4) after repeating a2) A times If a defect is detected by inspection of, as in the step (a2), the step of (b5) and step (c5) repeating A times, it may comprise a. As a result, it is possible to screen all the chips that may be defective in the future while shortening the time required for the WLBI test process.
本発明の第６の態様は、本発明の第２の態様において、前記工程（ｃ２）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ２）の検査結果の不良率が所定値以下でない場合は、前記半導体ウエハーのＭ個の領域にストレスを第１の時間印加する工程（ａ２）と、前記半導体ウエハーのＭ個の領域を検査する工程（ｂ４）と、前記工程（ａ２）と前記工程（ｂ４）をＡ回繰り返す工程（ｃ４）と、前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出されなかった場合は、前記工程（ａ２）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ５）をＢ回繰り返す工程（ｄ２）と、前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出された場合は、前記工程（ａ２）と、前記工程（ｂ５）をＡ回繰り返す工程（ｃ５）と、を含むとよい。これにより、ＷＬＢＩ試験工程に要する時間を短くしつつ、将来不良に到る可能性のあるチップをもれなくスクリーニングすることができる。 According to a sixth aspect of the present invention, in the second aspect of the present invention, the defect rate of the inspection result in the step (b2) after the step (a1) is repeated A times in the step (c2) is a predetermined value. If not, the step (a2) of applying stress to the M regions of the semiconductor wafer for a first time, the step (b4) of inspecting the M regions of the semiconductor wafer, and the step (a2) And when the step (c4) is repeated A times and the step (b4) is not detected by the inspection of the step (b4) after the step (a2) is repeated A times in the step (c4). The step (a2) and the step (b5) of inspecting (NM) regions of the semiconductor wafer are repeated B times (d2), and the step (a2) is repeated A times in the step (c4). By the inspection in the step (b4) after repeating If good is detected, and the step (a2), the step of (b5) and step (c5) repeating A times, it may comprise a. As a result, it is possible to screen all the chips that may be defective in the future while shortening the time required for the WLBI test process.
本発明の第７の態様は、本発明の第１の態様乃至第６の態様のいずれか一において、前記Ｎ、Ｍ、Ａ及びＢは下記式３及び式４を満たすとよい。
２Ｍ≦Ｎ ・・・式３
２Ｂ≦Ａ ・・・式４
これにより、ＷＬＢＩ試験工程に要する時間を短くすることができる。
本発明の第８の態様は、本発明の第３の態様乃至第６の態様のいずれか一において、前記所定値は０．１〜０．３％であるとよい。
According to a seventh aspect of the present invention, in any one of the first to sixth aspects of the present invention, the N, M, A, and B may satisfy the following expressions 3 and 4.
2M ≦ N Equation 3
2B ≦ A Formula 4
Thereby, the time which a WLBI test process requires can be shortened.
According to an eighth aspect of the present invention, in any one of the third to sixth aspects of the present invention, the predetermined value is preferably 0.1 to 0.3%.
本発明の第９の態様は、半導体ウエハーを検査する工程を有する半導体装置の製造方法であり、前記工程は、Ｎ個の領域からなる半導体ウエハーのＭ個の領域にストレスを第１の時間印加する工程（ａ１）と、前記半導体ウエハーのＭ個の領域を検査する工程（ｂ１）と、前記工程（ａ１）と前記工程（ｂ１）をＡ回繰り返す工程（ｃ１）と、前記工程（ｃ１）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ１）の検査によって不良が検出されなかった場合は、前記工程（ａ１）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ２）をＢ回繰り返す工程（ｄ１）と、を含み、Ｎ、Ｍ、Ａ及びＢは下記式１及び式２を満たす半導体装置の製造方法である。
Ｍ＜Ｎ ・・・式１
Ｂ＜Ａ ・・・式２
According to a ninth aspect of the present invention, there is provided a semiconductor device manufacturing method including a step of inspecting a semiconductor wafer, wherein the step applies stress to M regions of a semiconductor wafer including N regions for a first time. Performing step (a1), inspecting M regions of the semiconductor wafer (b1), repeating step (a1) and step (b1) A times (c1), and step (c1) If no defect is detected by the inspection of the step (b1) after repeating the step (a1) A times, the step (a1) and (NM) regions of the semiconductor wafer are inspected. A step (d1) of repeating the step (b2) to be performed B times, and N, M, A, and B are semiconductor device manufacturing methods that satisfy the following formulas 1 and 2.
M <N Formula 1
B <A Formula 2
本発明の第９の態様によれば、前記工程（ｂ１）の検査によって不良が検出されなかった場合は、前記工程（ａ１）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ２）をＢ回繰り返す工程（ｄ１）を有する。Ｂ＜Ａであるため、ＷＬＢＩ試験工程に要する時間を短くすることができる。 According to the ninth aspect of the present invention, when no defect is detected by the inspection of the step (b1), the step (a1) and the step of inspecting (NM) regions of the semiconductor wafer. A step (d1) of repeating (b2) B times. Since B <A, the time required for the WLBI test process can be shortened.
本発明の第１０の態様は、本発明の第９の態様において、前記工程（ｃ１）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ１）の検査によって不良が検出された場合は、前記工程（ａ１）と、前記工程（ｂ２）をＡ回繰り返す工程（ｃ２）を含むとよい。これにより、将来不良に到る可能性のあるチップをもれなくスクリーニングすることができる。 According to a tenth aspect of the present invention, in the ninth aspect of the present invention, when a defect is detected by the inspection in the step (b1) after the step (a1) is repeated A times in the step (c1). May include the step (c2) of repeating the step (a1) and the step (b2) A times. Thereby, it is possible to screen all the chips that may be defective in the future.
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.
図１は、本発明の一実施形態に係る半導体ウエハーの検査方法を示すフローチャートである。図２（Ａ），（Ｂ）は、半導体ウエハーの測定エリアと未測定エリアを模式的に示す平面図である。図３は、ストレス印加累積時間とＷＬＢＩ試験の不良率の関係を示す図である。この図は、素性の良いウエハーと悪いウエハーの不良率を模式的に示している。 FIG. 1 is a flowchart showing a semiconductor wafer inspection method according to an embodiment of the present invention. 2A and 2B are plan views schematically showing a measurement area and an unmeasured area of a semiconductor wafer. FIG. 3 is a diagram showing the relationship between the stress application cumulative time and the defect rate of the WLBI test. This figure schematically shows the defect rates of wafers with good characteristics and bad wafers.
まず半導体ウエハーに半導体素子、配線、絶縁膜等を形成し、半導体ウエハーに複数のチップ領域を形成する（図２（Ａ）参照）。 First, semiconductor elements, wirings, insulating films, and the like are formed on a semiconductor wafer, and a plurality of chip regions are formed on the semiconductor wafer (see FIG. 2A).
次に、図１に示すＷＬＢＩ試験を開始する（ステップＳ１）。
図２（Ａ）に示す半導体ウエハーはＮ個の領域を有している。本実施形態では、Ｎ個は３１個である。この半導体ウエハーに高温あるいは低温雰囲気中で温度ストレスを加えながら、半導体ウエハーのＭ個の領域に対して電圧のストレスを第１の時間加える（ストレス工程）。本実施形態では、室温より高い温度ストレスおよびＩＣの動作電圧より高い電圧（例えば３〜１２Ｖ）のストレスを３０秒間加えるが、これに限定されるものではなく、室温で電圧のストレスだけを第１の時間加えることとしてもよい。
Next, the WLBI test shown in FIG. 1 is started (step S1).
The semiconductor wafer shown in FIG. 2A has N regions. In the present embodiment, N is 31. While applying temperature stress to the semiconductor wafer in a high temperature or low temperature atmosphere, voltage stress is applied to the M regions of the semiconductor wafer for a first time (stress process). In this embodiment, a temperature stress higher than room temperature and a stress higher than the operating voltage of the IC (for example, 3 to 12 V) are applied for 30 seconds. However, the present invention is not limited to this. It is good also as adding time.
第１の時間である３０秒間が経過した後に、電圧のストレスを半導体ウエハーに加えることを停止し、半導体ウエハーのＭ個の領域に対してプローブ検査を行う（プローブ検査工程）。但し、Ｍは下記式１を満たし、好ましくは下記式３を満たし、Ｍ，Ｎは自然数である。温度ストレスはプローブ検査を行っている間に加えていてもよい。本実施形態では、Ｍ個の領域は図２（Ａ）に示すように５個の領域であり、半導体ウエハーの中央部と外周部に位置する。但し、ここでいう１個の領域は、１個のチップ領域であってもよいし、２個以上のチップ領域であってもよい。なお、Ｍ個の領域は、ＷＬＢＩ試験の前工程の装置特性や処理内容および過去の製造実績から想定される不良チップが多発すると予測される領域であることが好ましい。
Ｍ＜Ｎ ・・・式１
２Ｍ≦Ｎ ・・・式３
After 30 seconds, which is the first time, has passed, the application of voltage stress to the semiconductor wafer is stopped, and probe inspection is performed on M regions of the semiconductor wafer (probe inspection process). However, M satisfies the following formula 1, preferably satisfies the following formula 3, and M and N are natural numbers. Temperature stress may be applied during the probe test. In the present embodiment, the M regions are five regions as shown in FIG. 2A, and are located in the central portion and the outer peripheral portion of the semiconductor wafer. However, one area here may be one chip area, or two or more chip areas. Note that the M regions are preferably regions where it is predicted that defective chips expected from the device characteristics and processing contents of the previous process of the WLBI test and past manufacturing results will frequently occur.
M <N Formula 1
2M ≦ N Equation 3
詳細には、半導体ウエハーの１個の領域の端子にプローブ針の先端を当てて半導体集積回路の電気的検査を行うことで、チップが所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行ってチップの良品／不良品を判別する。この電気的検査をＭ回行う。 Specifically, a functional test for confirming whether or not a chip operates according to a predetermined function by performing an electrical inspection of a semiconductor integrated circuit by placing the tip of a probe needle on a terminal of one region of a semiconductor wafer. In addition, a test of DC operating characteristics and AC operating characteristics is performed to determine whether the chip is non-defective or defective. This electrical inspection is performed M times.
次いで、上記のストレス工程とプローブ検査工程をＡ回繰り返す（図１のステップＳ２）。そして、ストレス工程をＡ回繰り返した後のプローブ検査工程によってチップの不良が検出されるか否かを判定する（図１のステップＳ３）。本実施形態では、Ａ回は１２回である。１回目から１１回目までのプローブ検査工程によって検出された不良チップは、１２回目（Ａ回目）のプローブ検査工程によって検出される不良チップに含めない。 Next, the stress process and the probe inspection process are repeated A times (step S2 in FIG. 1). Then, it is determined whether or not a chip defect is detected by the probe inspection process after repeating the stress process A times (step S3 in FIG. 1). In the present embodiment, A is 12 times. The defective chips detected by the first to eleventh probe inspection steps are not included in the defective chips detected by the twelfth (A-th) probe inspection step.
図１のステップＳ３でストレス工程をＡ回繰り返した後のプローブ検査の判定の結果、不良チップが検出されなかった場合は、不良チップがあったとしても（Ａ−１）回目（１１回目）までに検出されたことになる。このような場合は素性の良い半導体ウエハーであると判別できる。その理由は、図３に示すように素性の良い半導体ウエハーは、素性の悪い半導体ウエハーに比べてストレス印加累積時間が少ないうちに発生する不良チップが無くなるからである。つまり、素性の良い半導体ウエハーではストレス工程をＡ回繰り返すことで不良チップの発生が収束すると考えられる。 If no defective chip is detected as a result of the probe inspection after the stress process is repeated A times in step S3 in FIG. 1, even if there is a defective chip, the (A-1) th (11th) time Will be detected. In such a case, it can be determined that the semiconductor wafer has a good feature. The reason for this is that, as shown in FIG. 3, a semiconductor wafer having a good feature eliminates defective chips that are generated while the stress application cumulative time is shorter than a semiconductor wafer having a poor feature. In other words, it is considered that the occurrence of defective chips converges by repeating the stress process A times in a semiconductor wafer having a good feature.
次いで、上記のストレス工程と同様のストレス工程を行う。次いで、第１の時間である３０秒間が経過した後に、電圧のストレスを半導体ウエハーに加えることを停止し、半導体ウエハーの残りの（Ｎ−Ｍ）個の領域に対してプローブ検査を行う（プローブ検査工程）。本実施形態では、（Ｎ−Ｍ）個の領域は図２（Ｂ）に示すように２６個の領域である。 Next, a stress process similar to the above stress process is performed. Next, after 30 seconds, which is the first time, has elapsed, the application of voltage stress to the semiconductor wafer is stopped, and the remaining (NM) regions of the semiconductor wafer are probed (probe) Inspection process). In the present embodiment, (N−M) regions are 26 regions as shown in FIG.
次いで、上記のストレス工程とプローブ検査工程をＢ回繰り返す（図１のステップＳ４）。但し、Ｂは下記式２を満たし、好ましくは下記式４を満たし、Ａ，Ｂは自然数である。このようにストレス工程とプローブ検査工程の繰り返し回数をＡ回より少ないＢ回とする理由は、次のとおりである。上述したように、素性の良い半導体ウエハーは、素性の悪い半導体ウエハーに比べてストレス印加累積時間が少ないうちに発生する不良チップが無くなるため、繰り返し回数を少なくしても不良チップを検出し損なうおそれがないからである。その結果、ＷＬＢＩ試験工程に要する時間を短縮することができる。
Ｂ＜Ａ ・・・式２
２Ｂ≦Ａ ・・・式４
Next, the stress process and the probe inspection process are repeated B times (step S4 in FIG. 1). However, B satisfies the following formula 2, preferably satisfies the following formula 4, and A and B are natural numbers. The reason why the stress process and the probe inspection process are repeated B times less than A times in this way is as follows. As described above, a semiconductor wafer having a good feature loses defective chips that are generated while the accumulated stress application time is shorter than that of a semiconductor wafer having a poor feature. Because there is no. As a result, the time required for the WLBI test process can be shortened.
B <A Formula 2
2B ≦ A Formula 4
図１のステップＳ４でストレス工程をＢ回繰り返した後のプローブ検査工程によってチップの不良を検出し、その不良率を測定する。その結果、不良率が所定値以下（例えば０．１〜０．３％以下）であるか否かを判定する（図１のステップＳ５）。本実施形態では、Ｂ回は３回である。１回目から２回目までのプローブ検査工程によって検出された不良チップは、３回目（Ｂ回目）のプローブ検査工程によって検出される不良チップに含めない。 In step S4 of FIG. 1, a chip defect is detected by the probe inspection process after the stress process is repeated B times, and the defect rate is measured. As a result, it is determined whether or not the defective rate is a predetermined value or less (for example, 0.1 to 0.3% or less) (step S5 in FIG. 1). In this embodiment, B times is 3 times. The defective chip detected by the first to second probe inspection processes is not included in the defective chip detected by the third (B-th) probe inspection process.
図１のステップＳ５の判定の結果、不良率が所定値以下である場合は、ＷＬＢＩ試験を終了する（図１のステップＳ８）。 As a result of the determination in step S5 in FIG. 1, if the defect rate is less than or equal to a predetermined value, the WLBI test is terminated (step S8 in FIG. 1).
また、図１のステップＳ３でストレス工程をＡ回繰り返した後のプローブ検査の判定の結果、不良チップが検出された場合は、素性の悪い半導体ウエハーであると判別できる。その理由は、図３に示すように素性の悪い半導体ウエハーは、素性の良い半導体ウエハーに比べてストレス印加累積時間が長くても不良チップの発生が無くならないからである。 Further, when a defective chip is detected as a result of the probe inspection after the stress process is repeated A times in step S3 in FIG. 1, it can be determined that the semiconductor wafer has a poor feature. The reason is that, as shown in FIG. 3, a semiconductor wafer having a poor feature does not eliminate defective chips even if the accumulated stress application time is longer than that of a semiconductor wafer having a good feature.
次いで、上記のストレス工程と同様のストレス工程を行う。次いで、第１の時間である３０秒間が経過した後に、電圧のストレスを半導体ウエハーに加えることを停止し、半導体ウエハーの残りの（Ｎ−Ｍ）個の領域に対してプローブ検査を行う（プローブ検査工程）。 Next, a stress process similar to the above stress process is performed. Next, after 30 seconds, which is the first time, has elapsed, the application of voltage stress to the semiconductor wafer is stopped, and the remaining (NM) regions of the semiconductor wafer are probed (probe) Inspection process).
次いで、上記のストレス工程とプローブ検査工程をＡ回繰り返す（図１のステップＳ６）。このように繰り返し回数をＡ回とする理由は、素性の悪い半導体ウエハーだからである。 Next, the stress process and the probe inspection process are repeated A times (step S6 in FIG. 1). The reason why the number of repetitions is set to A is because the semiconductor wafer has a poor feature.
図１のステップＳ６でストレス工程をＡ回繰り返した後のプローブ検査工程によってチップの不良を検出し、その不良率を測定する。その結果、不良率が所定値以下（例えば０．１〜０．３％以下）であるか否かを判定する（図１のステップＳ７）。１回目から（Ａ−１）回目（１１回目）までのプローブ検査工程によって検出された不良チップは、１２回目（Ａ回目）のプローブ検査工程によって検出される不良チップに含めない。 In step S6 of FIG. 1, a chip defect is detected by the probe inspection process after the stress process is repeated A times, and the defect rate is measured. As a result, it is determined whether or not the defective rate is a predetermined value or less (for example, 0.1 to 0.3% or less) (step S7 in FIG. 1). The defective chips detected by the first to (A-1) th (11th) probe inspection steps are not included in the defective chips detected by the twelfth (Ath) probe inspection step.
図１のステップＳ７の判定の結果、不良率が所定値以下である場合は、ＷＬＢＩ試験を終了する（図１のステップＳ８）。 As a result of the determination in step S7 in FIG. 1, if the defect rate is less than or equal to a predetermined value, the WLBI test is terminated (step S8 in FIG. 1).
また、図１のステップＳ５の判定の結果、不良率が所定値以下でない場合は、不良チップを検出し損なっている可能性がある。そのため、もう一度、図１のステップＳ２に戻り、上述したステップＳ２〜Ｓ８を繰り返す。 In addition, as a result of the determination in step S5 in FIG. 1, if the defect rate is not less than or equal to a predetermined value, there is a possibility that a defective chip has not been detected. Therefore, it returns to step S2 of FIG. 1 once again, and repeats step S2-S8 mentioned above.
また、図１のステップＳ７の判定の結果、不良率が所定値以下でない場合は、不良チップを検出し損なっている可能性がある。そのため、もう一度、図１のステップＳ２に戻り、上述したステップＳ２〜Ｓ８を繰り返す。 Further, as a result of the determination in step S7 in FIG. 1, if the defect rate is not less than or equal to the predetermined value, there is a possibility that the defective chip is not detected. Therefore, it returns to step S2 of FIG. 1 once again, and repeats step S2-S8 mentioned above.
なお、本実施形態では、図１のステップＳ５の判定の結果、不良率が所定値以下でない場合は、図１のステップＳ２〜Ｓ８を繰り返すこととしているが、これに限定されるものではない。図１のステップＳ５の判定の結果、不良率が所定値以下でない場合は、次のように実施してもよい。上記のストレス工程と同様のストレス工程を行う。次いで、第１の時間である３０秒間が経過した後に、電圧のストレスを半導体ウエハーに加えることを停止し、半導体ウエハーのＮ個の領域に対してプローブ検査を行う（プローブ検査工程）。次いで、上記のストレス工程とプローブ検査工程をＡ回繰り返す。 In the present embodiment, if the defect rate is not less than or equal to the predetermined value as a result of the determination in step S5 in FIG. 1, steps S2 to S8 in FIG. 1 are repeated, but the present invention is not limited to this. As a result of the determination in step S5 of FIG. 1, when the defect rate is not less than the predetermined value, the following may be performed. A stress process similar to the above stress process is performed. Next, after 30 seconds, which is the first time, has elapsed, the application of voltage stress to the semiconductor wafer is stopped and probe inspection is performed on N regions of the semiconductor wafer (probe inspection step). Next, the above stress process and probe inspection process are repeated A times.
また、本実施形態では、図１のステップＳ７の判定の結果、不良率が所定値以下でない場合は、図１のステップＳ２〜Ｓ８を繰り返すこととしているが、これに限定されるものではない。図１のステップＳ７の判定の結果、不良率が所定値以下でない場合は、次のように実施してもよい。上記のストレス工程と同様のストレス工程を行う。次いで、第１の時間である３０秒間が経過した後に、電圧のストレスを半導体ウエハーに加えることを停止し、半導体ウエハーのＮ個の領域に対してプローブ検査を行う（プローブ検査工程）。次いで、上記のストレス工程とプローブ検査工程をＡ回繰り返す。 In the present embodiment, if the defect rate is not less than or equal to the predetermined value as a result of the determination in step S7 in FIG. 1, steps S2 to S8 in FIG. 1 are repeated, but the present invention is not limited to this. As a result of the determination in step S7 of FIG. 1, when the defect rate is not less than the predetermined value, the following may be performed. A stress process similar to the above stress process is performed. Next, after 30 seconds, which is the first time, has elapsed, the application of voltage stress to the semiconductor wafer is stopped and probe inspection is performed on N regions of the semiconductor wafer (probe inspection step). Next, the above stress process and probe inspection process are repeated A times.
また、本実施形態で説明した半導体ウエハーを検査する工程を有する半導体装置の製造方法として本発明の一態様を実施することも可能である。 One embodiment of the present invention can also be implemented as a method for manufacturing a semiconductor device including the step of inspecting a semiconductor wafer described in this embodiment.
本実施形態によれば、ＷＬＢＩ試験工程に要する時間を短くすることができるため、ＷＬＢＩ試験のコストを大幅に削減することが可能となる。 According to the present embodiment, since the time required for the WLBI test process can be shortened, the cost of the WLBI test can be greatly reduced.
Ｓ１〜Ｓ８…ステップ。 S1-S8 ... step.
Claims (10)
前記半導体ウエハーのＭ個の領域を検査する工程（ｂ１）と、
前記工程（ａ１）と前記工程（ｂ１）をＡ回繰り返す工程（ｃ１）と、
前記工程（ｃ１）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ１）の検査によって不良が検出されなかった場合は、前記工程（ａ１）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ２）をＢ回繰り返す工程（ｄ１）と、
を含み、
Ｎ、Ｍ、Ａ及びＢは下記式１及び式２を満たす半導体ウエハーの検査方法。
Ｍ＜Ｎ ・・・式１
Ｂ＜Ａ ・・・式２ Applying a stress to M regions of a semiconductor wafer composed of N regions for a first time (a1);
Inspecting M areas of the semiconductor wafer (b1);
A step (c1) of repeating the step (a1) and the step (b1) A times;
When no defect is detected by the inspection of the step (b1) after the step (a1) is repeated A times in the step (c1), the step (a1) and the (NM) of the semiconductor wafer A step (d1) of repeating the step (b2) of inspecting the individual regions B times;
Including
N, M, A, and B are semiconductor wafer inspection methods that satisfy the following equations 1 and 2.
M <N Formula 1
B <A Formula 2
前記半導体ウエハーのＭ個の領域にストレスを第１の時間印加する工程（ａ２）と、
前記半導体ウエハーのＭ個の領域を検査する工程（ｂ４）と、
前記工程（ａ２）と前記工程（ｂ４）をＡ回繰り返す工程（ｃ４）と、
前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出されなかった場合は、前記工程（ａ２）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ５）をＢ回繰り返す工程（ｄ２）と、
前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出された場合は、前記工程（ａ２）と、前記工程（ｂ５）をＡ回繰り返す工程（ｃ５）と、
を含む、請求項１または２記載の半導体ウエハーの検査方法。 When the defect rate of the inspection result in the step (b2) after repeating the step (a1) B times in the step (d1) is not less than a predetermined value,
Applying stress to the M regions of the semiconductor wafer for a first time (a2);
Inspecting M areas of the semiconductor wafer (b4);
A step (c4) of repeating the step (a2) and the step (b4) A times;
If no defect is detected by the inspection of the step (b4) after the step (a2) is repeated A times in the step (c4), the step (a2) and the (N−M) of the semiconductor wafer are detected. A step (d2) of repeating the step (b5) of inspecting the individual areas B times;
When a defect is detected by the inspection of the step (b4) after repeating the step (a2) A times in the step (c4), the step (a2) and the step (b5) are repeated A times. Step (c5);
The method for inspecting a semiconductor wafer according to claim 1, comprising:
前記半導体ウエハーのＭ個の領域にストレスを第１の時間印加する工程（ａ２）と、
前記半導体ウエハーのＭ個の領域を検査する工程（ｂ４）と、
前記工程（ａ２）と前記工程（ｂ４）をＡ回繰り返す工程（ｃ４）と、
前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出されなかった場合は、前記工程（ａ２）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ５）をＢ回繰り返す工程（ｄ２）と、
前記工程（ｃ４）で前記工程（ａ２）をＡ回繰り返した後の前記工程（ｂ４）の検査によって不良が検出された場合は、前記工程（ａ２）と、前記工程（ｂ５）をＡ回繰り返す工程（ｃ５）と、
を含む、請求項２記載の半導体ウエハーの検査方法。 When the defect rate of the inspection result of the step (b2) after repeating the step (a1) A times in the step (c2) is not less than a predetermined value,
Applying stress to the M regions of the semiconductor wafer for a first time (a2);
Inspecting M areas of the semiconductor wafer (b4);
A step (c4) of repeating the step (a2) and the step (b4) A times;
If no defect is detected by the inspection of the step (b4) after the step (a2) is repeated A times in the step (c4), the step (a2) and the (N−M) of the semiconductor wafer are detected. A step (d2) of repeating the step (b5) of inspecting the individual areas B times;
When a defect is detected by the inspection of the step (b4) after repeating the step (a2) A times in the step (c4), the step (a2) and the step (b5) are repeated A times. Step (c5);
The method for inspecting a semiconductor wafer according to claim 2, comprising:
２Ｍ≦Ｎ ・・・式３
２Ｂ≦Ａ ・・・式４ The semiconductor wafer inspection method according to claim 1, wherein the N, M, A, and B satisfy the following expressions 3 and 4.
2M ≦ N Equation 3
2B ≦ A Formula 4
前記工程は、
Ｎ個の領域からなる半導体ウエハーのＭ個の領域にストレスを第１の時間印加する工程（ａ１）と、
前記半導体ウエハーのＭ個の領域を検査する工程（ｂ１）と、
前記工程（ａ１）と前記工程（ｂ１）をＡ回繰り返す工程（ｃ１）と、
前記工程（ｃ１）で前記工程（ａ１）をＡ回繰り返した後の前記工程（ｂ１）の検査によって不良が検出されなかった場合は、前記工程（ａ１）と前記半導体ウエハーの（Ｎ−Ｍ）個の領域を検査する工程（ｂ２）をＢ回繰り返す工程（ｄ１）と、
を含み、
Ｎ、Ｍ、Ａ及びＢは下記式１及び式２を満たす半導体装置の製造方法。
Ｍ＜Ｎ ・・・式１
Ｂ＜Ａ ・・・式２ A method for manufacturing a semiconductor device comprising a step of inspecting a semiconductor wafer,
The process includes
Applying a stress to M regions of a semiconductor wafer composed of N regions for a first time (a1);
Inspecting M areas of the semiconductor wafer (b1);
A step (c1) of repeating the step (a1) and the step (b1) A times;
When no defect is detected by the inspection of the step (b1) after the step (a1) is repeated A times in the step (c1), the step (a1) and the (NM) of the semiconductor wafer A step (d1) of repeating the step (b2) of inspecting the individual regions B times;
Including
N, M, A, and B are methods for manufacturing a semiconductor device that satisfy the following formulas 1 and 2.
M <N Formula 1
B <A Formula 2
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015180438A JP2017059564A (en) | 2015-09-14 | 2015-09-14 | Semiconductor wafer inspection method and semiconductor device manufacturing method |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107611047A (en) * | 2017-08-28 | 2018-01-19 | 上海华力微电子有限公司 | A kind of wafer detection method |
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2015
- 2015-09-14 JP JP2015180438A patent/JP2017059564A/en active Pending
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