JP2017020814A - ヘテロダイン干渉計測装置、及び物品の製造方法 - Google Patents

Abstract

【課題】計測精度の点で有利な計測装置を提供する。【解決手段】ヘテロダイン干渉計測装置は、基準光と計測光とに基づいて計測値を得る処理を行う処理部を含み、前記処理部は、前記基準光に関する処理を実行する第１処理部と、前記計測光に関する処理を実行する第２処理部とを含み、前記第１及び第２処理部のそれぞれは、アナログフィルタと、前記アナログフィルタからの信号をデジタル信号に変換する変換器とを含む。前記第１及び第２処理部のうちの少なくとも前記第２処理部は、前記変換器からのデジタル信号に対するデジタルフィルタを含み、前記デジタルフィルタは、前記アナログフィルタでの信号の遅延を補償するように構成されている。【選択図】 図１

Description

本発明は、ヘテロダイン干渉計測装置、及び物品の製造方法に関する。

機械加工や検査工程に用いられる測定装置として、ヘテロダイン干渉計が知られている。ヘテロダイン干渉計は、一定の変調周波数ｆｒが印加された基準信号と、変調周波数ｆｒ成分及び計測対象物の位置情報を含む測定信号とを検出する。測定信号は、計測対象物の移動速度に応じたドップラーシフトを伴うため、ｆｒ±ｆｄの周波数となる。これら基準信号と測定信号の周波数の差より±ｆｄを検出し、時間積分により位相差とし、この位相差より計測対象物の位置または変位を算出する。

ここで、基準信号と測定信号は、Ａ／Ｄ変換器によりサンプリング周波数ｆｓｐでサンプリングされデジタル化される。この際、アナログ信号は、サンプリング定理を満足するようローパスフィルタによりｆｓｐ／２以下の周波数帯域に制限される。基準信号の周波数ｆｒ及び測定信号の周波数ｆｒ±ｆｄが上記ローパスフィルタの帯域に近い場合、ｆｒ及びｆｒ±ｆｄの信号は、ローパスフィルタの遅延時間の影響を受ける。即ち、ローパスフィルタの遅延時間は周波数ｆｒ±ｆｄ間で一定ではなく、僅かながら変化する。この僅かな遅延時間の変化が基準信号と測定信号の周波数のずれとなり、結果として位相誤差、即ち計測対象物の位置または変位の測定誤差となる。従って、高精度な測長を要求される場合、信号周波数に対するローパスフィルタの僅かな遅延時間の変化も許容することはできない。

特表２００４−５０１３６２号公報（特許文献１）には、従来のヘテロダイン干渉計の信号検出方法が開示されている。特許文献１では、信号検出における固定遅延と変動遅延が述べられ、固定遅延は、干渉計におけるケーブル長、光路長、光電検出器の遅延等により発生し、変動遅延は信号周波数によって変わる回路遅延によって発生する、とされている。ここで、変動遅延は、計測対象物の動きに応じて変化する、基準信号と測定信号の周波数の差による信号周波数を算出した後、この信号周波数に応じて予め決められた補正値を用いて補正される。

特表２００４−５０１３６２号公報

上記のとおり、ローパスフィルタでの遅延時間が計測信号の有しうる周波数の範囲において一定ではなく僅かに変化し、この遅延時間の変化により計測誤差が生じうる。

また、特許文献１の場合、信号周波数に対する補正値を予めメモリに保存しておき、算出された信号周波数に対する補正値をメモリから読み出し、信号周波数が算出される前の位相値に読み出した補正値を加減算して変動遅延による誤差を低減する。このため、信号周波数の算出、補正値の作成及びメモリへの書き込み、補正値の読み出しと補正演算等を実行するためのリソースや演算負荷が増大するという問題がある。また、信号周波数を算出してから補正値を決定し、補正を行うため、補正が行われるまでの遅延時間や信号周波数に対する補正値の精度等が問題となり、高精度な測長を行うには補正精度が不十分であるという問題がある。

そこで本発明は、例えば、計測精度の点で有利な計測装置を提供することを目的とする。

本発明の一側面によれば、ヘテロダイン干渉計測装置であって、基準光と計測光とに基づいて計測値を得る処理を行う処理部を含み、前記処理部は、前記基準光に関する処理を実行する第１処理部と、前記計測光に関する処理を実行する第２処理部とを含み、前記第１及び第２処理部のそれぞれは、アナログフィルタと、前記アナログフィルタからの信号をデジタル信号に変換する変換器とを含み、前記第１及び第２処理部のうちの少なくとも前記第２処理部は、前記変換器からのデジタル信号に対するデジタルフィルタを含み、前記デジタルフィルタは、前記アナログフィルタでの信号の遅延を補償するように構成されていることを特徴とするヘテロダイン干渉計測装置が提供される。

本発明によれば、例えば、計測精度の点で有利な計測装置を提供することができる。

実施形態における計測装置の構成を示すブロック図。 実施形態における信号処理部の構成を示すブロック図。 実施形態におけるデジタルフィルタの構成を示すブロック図。 実施形態におけるフィルタの周波数特性を表すグラフ。 実施形態におけるデジタルフィルタの入出力特性を表すグラフ。 実施形態における等価遅延時間の周波数特性を表すグラフ。 実施形態におけるデジタルフィルタによる補償前後の位相誤差を表すグラフ。 実施形態におけるアナログフィルタとデジタルフィルタの構成を示すブロック図。 実施形態におけるフィルタの周波数特性を表すグラフ。 実施形態における等価遅延時間の周波数特性を表すグラフ。 実施形態におけるデジタルフィルタによる補償前後の位相誤差を表すグラフ。 実施形態におけるデジタルフィルタの遅延時間特性を表すグラフ。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、本発明は以下の実施形態に限定されるものではなく、本発明の実施に有利な具体例を示すにすぎない。また、以下の実施形態の中で説明されている特徴の組み合わせの全てが本発明の課題解決のために必須のものであるとは限らない。

＜第１実施形態＞
図１は、第１実施形態に係るヘテロダイン干渉計測装置の構成を示すブロック図である。光源３００は、レーザ光源で、例えば、波長＝６３２．８ｎｍのＨｅＮｅレーザ、波長＝６４０〜２８８０ｎｍの半導体レーザであるＤＦＢレーザやＶＣＳＥＬレーザにより構成される。周波数変調部４００は、ＡＯＭ（Acousto-Optic Modulator：音響光学変調器）等により構成される。周波数変調部４００は処理部６００からの信号Ｖｆｒによって駆動されうる。ここで、信号Ｖｆｒは次式で表される。

Ｖｆｒ＝Ｖａ＊ｓｉｎ（２π＊ｆｒ＊ｔ） （１）

信号Ｖｆｒによって周波数変調部４００が駆動されることで、レーザ光は変調周波数ｆｒで周波数変調を受ける。周波数変調を受けたレーザ光は、基準光Ｐ１として処理部６００に入射する一方、不図示の計測対象物（物体）を含む干渉計５００を通じて、計測光Ｐ２として処理部６００に入射する。処理部６００は、基準光と計測光とに基づいて計測値を得る処理を行う。

基準光Ｐ１及び計測光Ｐ２は、次式で表される。

Ｐ１＝Ａ／２＊｛ｓｉｎ（２π＊ｆｒ＊ｔ＋θｒ）＋１｝ （２）
Ｐ２＝Ｂ／２＊［ｓｉｎ｛２π＊（ｆｒ＋ｆｄ）＊ｔ＋θｄ｝＋１］ （３）
Ａ：基準光強度
Ｂ：計測光強度
ｆｒ：周波数変調による周波数シフト
ｆｄ：ドップラー効果による周波数シフト
θｒ：基準光の固定位相
θｄ：計測光の固定位相

ここで、ドップラー効果による周波数シフトｆｄは、次式で表される。

ｆｄ ＝ ｊ＊ｖ／λ （４）
ｖ：計測対象物の移動速度
λ：光源の波長
ｊ：干渉計の構成により決まる次数

ドップラー効果による周波数シフトｆｄ（ドップラーシフト）は、計測対象物（物体）の移動速度に応じて発生する。移動速度の方向に応じて＋ｆｄ又は−ｆｄの極性を有する。例えば、λ＝１．５５μｍの光源で、ｖ＝１ｍ／ｓ、ｊ＝４の場合、ｆｄ＝２．５８ＭＨｚとなる。

図２は、本実施形態における処理部６００の構成を示すブロック図である。処理部６００は、基準光Ｐ１に関する処理を実行する第１処理部１００ａと、計測光Ｐ２に関する処理を実行する第２処理部１００ｂと、デジタル信号処理部２００とを含む。デジタル信号処理部２００において、タイミング生成部８０は、変調周波数ｆｒ及びサンプリング周波数ｆｓｐを生成し、周波数変調駆動部９２は、変調周波数ｆｒを入力して、周波数変調部４００を駆動するための信号Ｖｆｒを出力する。

第１処理部１００ａは、基準光Ｐ１を受光する受光部を有する。受光部は、受光器１２及びＩ／Ｖ変換器１４を含む。基準光Ｐ１は、受光器１２によって受光され電流に変換される。例えば、受光器１２にはＰＩＮフォトダイオードやアバランシェフォトダイオード等が用いられる。受光器１２の出力はそれぞれ、Ｉ／Ｖ変換器１４に入力されて電圧に変換される。例えば、Ｉ／Ｖ変換器１４は抵抗とＯＰアンプにより構成される。

第１処理部１００ａは更に、受光部の後段に設けられたアナログフィルタ１５０と、アナログフィルタ１５０を通過した基準光をデジタル信号に変換するＡ／Ｄ変換器１８と、Ａ／Ｄ変換器１８の後段に設けられたデジタルフィルタ１７０とを含む。アナログフィルタ１５０は、受光部で受光された基準光の帯域制限を行うように構成されている。例えば、アナログフィルタ１５０は、高周波帯域の信号成分を制限するローパスフィルタ（LPF: Low Pass Filter）で構成されうる。

計測光Ｐ２に関する処理を実行する第２処理部１００ｂも第１処理部１００ａと同様の構成を備える。すなわち、第２処理部１００ｂは、計測光Ｐ２を受光する受光部として、受光器２及びＩ／Ｖ変換器４を含む。第２処理部１００ｂはまた、受光部の後段に設けられたアナログフィルタ１１０と、アナログフィルタ１１０を通過した計測光をデジタル信号に変換するＡ／Ｄ変換器８と、Ａ／Ｄ変換器８の後段に設けられたデジタルフィルタ１３０とを含む。アナログフィルタ１１０は、高周波帯域の信号成分を制限するローパスフィルタで構成されうる。

ヘテロダイン方式では基準光Ｐ１と計測光Ｐ２は交流信号であるため、アナログフィルタ１１０，１５０は、直流成分をカットし、かつ高周波帯域の信号成分を制限するバンドパスフィルタを構成してもよい。その場合、（２）式、（３）式においては、直流成分がカットされ、交流信号であるｓｉｎ項のみが検出されることになる。また、受光器２，１２とＩ／Ｖ変換器４，１４では、受光器の周辺容量やＩ／Ｖ変換器の抵抗等によりフィルタが形成され、この形成されるフィルタは一般的には、１次遅れ要素によるＬＰＦとなる。

アナログフィルタ１１０，１５０の出力はそれぞれ、Ａ／Ｄ変換器８，１８に入力され、サンプリング周波数ｆｓｐでサンプリングされて、デジタル測定信号及びデジタル基準信号に変換される。ここで、Ａ／Ｄ変換器に入力されるアナログ信号は、サンプリング定理を満足するローパスフィルタにより、ｆｓｐ／２（ナイキスト周波数）以下の周波数帯域に制限される。本実施形態では、Ｉ／Ｖ変換器４，１４やアナログフィルタ１１０，１５０により１次遅れ要素によるＬＰＦが複数ある場合を考える。基準光及び計測光の各信号検出における、これら複数のＬＰＦによる遅延時間をそれぞれ、ｔｒ，ｔｍとおく。各遅延時間ｔｒとｔｍはフィルタ特性により信号周波数によって値が異なる。これらの条件より（２）式、（３）式の直流分を除去して表すと、下記（５）式、（６）式が得られる。

Ｐ１’＝Ａ／２＊ｓｉｎ｛２π＊ｆｒ＊（ｔ−ｔｒ）＋θｒ｝ （５）
Ｐ２’＝Ｂ／２＊ｓｉｎ｛２π＊（ｆｒ＋ｆｄ）＊（ｔ−ｔｍ）＋θｄ｝ （６）

これらの信号がそれぞれ、Ａ／Ｄ変換器１８，８でデジタル信号に変換され、デジタル信号処理部２００に入力される。デジタル信号処理部２００は、例えばＤＳＰ（Digital Signal Processor）により構成されうる。あるいは、デジタル信号処理部２００は、例えば、ＦＰＧＡ（Field Programable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）で構成されてもよい。

基準光の信号、即ちデジタル基準信号は、位相同期部であるＰＬＬ（Phase Locked Loop）２５０に入力される。ＰＬＬ２５０は、デジタル基準信号と同一の周波数を有するｓｉｎ及びｃｏｓ信号を生成する周波数信号生成部である。ＰＬＬ２５０は、例えば、積分演算器及びＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）を含む。積分演算器は、デジタル基準信号と生成したｓｉｎまたはｃｏｓ信号とを乗算して位相比較を行い、高調波を除去するフィルタ演算器を閉ループ制御する。ＶＣＯは、積分演算器からの信号に基づいてｓｉｎ及びｃｏｓの周波数信号を生成する。なお、ＶＣＯに代えて、予め求められたｓｉｎ及びｃｏｓの値を参照テーブルとしてメモリに保存しておき、入力される積分演算器からの信号に基づいて参照テーブルよりｓｉｎ信号及びｃｏｓ信号を生成するように構成してもよい。ＰＬＬ２５０により、デジタル基準信号と同一の周波数を有する、（７）式、（８）式で表されるｓｉｎ信号及びｃｏｓ信号が生成される。

Ｐ１_sin ＝ Ｖｂ＊ｓｉｎ｛２π＊ｆｒ＊（ｔ−ｔｒ）＋θｒ｝ （７）
Ｐ１_cos ＝ Ｖｂ＊ｃｏｓ｛２π＊ｆｒ＊（ｔ−ｔｒ）＋θｒ｝ （８）
Ｖｂ：振幅

ＰＬＬ２５０で生成されたデジタル基準信号に同期したｃｏｓ信号とｓｉｎ信号はそれぞれ、第１同期検波器１０及び第２同期検波器２０で、計測光の信号、即ち、デジタル測定信号と乗算される。第１同期検波器１０及び第２同期検波器２０は、例えば、乗算器で構成される。

（５），（６），（７），（８）式より、第１同期検波器１０，第２同期検波器２０の出力はそれぞれ、次式で表される。

Ｐ２’＊Ｐ１_cos ＝ Ｂ／２＊ｓｉｎ｛２π＊（ｆｒ＋ｆｄ）＊（ｔ−ｔｍ）＋θｄ｝＊Ｖｂ＊ｃｏｓ｛２π＊ｆｒ＊（ｔ−ｔｒ）＋θｒ｝
＝Ｂ＊Ｖｂ／４＊［ｓｉｎ｛２π＊ｆｄ＊（ｔ−ｔｍ）＋２π＊ｆｒ＊（ｔｒ−ｔｍ）＋（θｄ−θｒ）｝
＋ｓｉｎ｛４π＊ｆｒ＊ｔ＋２π＊ｆｄ（ｔ−ｔｍ）−２π＊ｆｒ＊（ｔｍ＋ｔｒ）＋（θｄ＋θｒ）｝］ （９）
Ｐ２’＊Ｐ１_sin ＝ Ｂ／２＊ｓｉｎ｛２π＊（ｆｒ＋ｆｄ）＊（ｔ−ｔｍ）＋θｄ｝＊Ｖｂ＊ｓｉｎ｛２π＊ｆｒ＊（ｔ−ｔｒ）＋θｒ｝
＝Ｂ＊Ｖｂ／４＊［ｃｏｓ｛２π＊ｆｄ＊（ｔ−ｔｍ）＋２π＊ｆｒ＊（ｔｒ−ｔｍ）＋（θｄ−θｒ）｝
−ｃｏｓ｛４π＊ｆｒ＊ｔ＋２π＊ｆｄ（ｔ−ｔｍ）−２π＊ｆｒ＊（ｔｍ＋ｔｒ）＋（θｄ＋θｒ）｝］ （１０）

（９）、（１０）式の各最終式右辺の第１項が、計測対象物の移動速度に応じて発生する周波数シフトｆｄを含むｓｉｎ項とｃｏｓ項である。最終式右辺の第２項は不要な高調波で、後段のフィルタにより除去される。

第１デシメーション部３０及び第２デシメーション部５０はそれぞれ、第１同期検波部１０及び第２同期検波部２０の出力信号のサンプリング周波数を低減させて位相演算部６０に提供する。第１デシメーション部３０，第２デシメーション部５０はそれぞれ、デシメーション、即ちサンプリングの間引き処理及びフィルタリングを行うデシメーションフィルタを含みうる。サンプリングの間引き処理によって、入力信号のサンプリング周波数が低減される。このデシメーションフィルタは例えば、サンプリング周波数ｆｓｐで動作する積分演算と間引き後の周波数で動作する微分演算により構成されるＣＩＣフィルタ（Cascaded Integrator-Comb Filter）であってもよい。この場合、上記（９）式、（１０）式における不要な高調波が除去され、検出すべきドップラー周波数シフトｆｄを含む成分が検出される。デシメーション後は間引きにより演算周波数が下がっているためデジタル信号処理の演算負荷を低減することが可能となる。不要な高調波を除去した後の信号を表すと、（１１）式、（１２）式となる。

ｓｉｎ出力 ＝ Ｂ＊Ｖｂ／４＊［ｓｉｎ｛２π＊ｆｄ＊（ｔ−ｔｍ）＋２π＊ｆｒ＊（ｔｒ−ｔｍ）＋（θｄ−θｒ）｝ （１１）
ｃｏｓ出力 ＝ Ｂ＊Ｖｂ／４＊［ｃｏｓ｛２π＊ｆｄ＊（ｔ−ｔｍ）＋２π＊ｆｒ＊（ｔｒ−ｔｍ）＋（θｄ−θｒ）｝ （１２）

こうして、（１１）式より、速度に対応する位相を有する正弦関数の第１値（上記ｓｉｎ出力）が得られる。また、（１２）式より、速度に対応する位相を有する余弦関数の第２値（上記ｃｏｓ出力）が得られる。処理部は、第１処理部の出力と第２処理部の出力とに基づいて、計測対象物の速度の情報を得る。具体的には、（１１）式、（１２）式で表される信号は位相演算部６０に入力される。位相演算部６０ではａｔａｎ演算が行われ、これにより、ドップラー周波数ｆｄによる位相変化が検出される。減算器６２は、検出された位相変化値からメモリ６４に記憶されたオフセット値を除去する。そして、位置演算部７０は、位相変化値を位置又は変位の情報に変換して出力する。

（１１）、（１２）式の各右辺の２π＊ｆｄ＊（ｔ−ｔｍ）は、計測光の処理部における複数のアナログフィルタの遅延時間ｔｍによる信号検出の遅れを示している。また、２π＊ｆｒ＊（ｔｒ−ｔｍ）は、基準光と計測光の信号検出における遅延時間の差（ｔｒ−ｔｍ）と変調周波数ｆｒとによるオフセット誤差を示している。ｔｍはドップラー周波数シフトｆｄにより僅かに変化するため、ｆｄによりオフセット誤差が変化する。（θｄ−θｒ）は、固定的に発生するオフセット誤差である。

例えば、（４）式において、λ＝１．５５μｍの光源を使用し、ｊ＝４とした場合、ｖ＝１ｍ／ｓではｆｄ＝２．５８ＭＨｚとなり、ｊ＝４により干渉計の等価波長λ’＝光源波長λ＊１／４＝３８７．５ｎｍ、となる。高精度な位置計測における干渉計の計測誤差は１ｎｍ以下であることが求められ、位相検出精度は、等価波長λ’に対して１／１０００以下であることが望まれる。特に、オフセット変動に対して厳しく要求される。

デジタルフィルタ１３０，１７０は、Ａ／Ｄ変換器８，１８の前段のアナログフィルタの周波数に対する遅延時間の変化を、デジタルフィルタの周波数に対する遅延時間の変化により補償し、ｆｒ±ｆｄの周波数における遅延時間の変化を抑制する。

本実施形態では、アナログフィルタ１１０，１５０はそれぞれ、少なくとも１つの１次遅れ要素を含み、デジタルフィルタ１３０，１７０はそれぞれ、デジタルハイパスフィルタにより構成される。デジタルフィルタ１３０の構成例を、図３に示す。デジタルフィルタ１７０の構成もデジタルフィルタ１３０と同様であるため、デジタルフィルタ１７０の説明は省略する。

図３において、アナログフィルタ１１０は、２つの１次遅れ要素で表されている。Ｔ_１，Ｔ_２はフィルタ時定数であり、ｓ＝ｊω＝ｊ２πｆである。実際には、Ｉ／Ｖ変換器４も１次遅れ要素となるため、この場合、処理部のアナログフィルタは３つの１次遅れ要素により構成されることになる。

一例として、Ａ／Ｄ変換器８のサンプリング周波数ｆｓｐ＝１００ＭＨｚとすると、処理部からのアナログ信号の帯域は、サンプリング定理を満足させるため、ｆｓｐ／２以下（ナイキスト周波数以下）、即ち５０ＭＨｚ以下の周波数帯域に制限される。一般に、１次遅れ要素によるＬＰＦのカットオフ周波数ｆｃに対する等価帯域幅ｆｂは、時定数＝Ｔとすると、次式で表される。

ｆｃ ＝ １／（２π＊Ｔ） （１３）
ｆｂ ＝ １／（４＊Ｔ） （１４）
例えば、等価帯域幅をｆｂ＝５０ＭＨｚとするには、Ｔc＝５ｎｓとなり、このときのカットオフ周波数ｆｃ＝３１．８ＭＨｚとなる。

ここで、処理部のアナログフィルタのカットオフ周波数を、ｆｃ＝３１．８ＭＨｚ（Ｔc＝５ｎｓ）、１００ＭＨｚ（１．５９ｎｓ）、１００ＭＨｚ（１．５９ｎｓ）として、３つの１次遅れ要素により構成された場合を考える。図４（ａ）は、アナログフィルタによる周波数特性を表したもので、上段のグラフがゲイン特性を、下段のグラフが位相特性を表している。図４（ａ）において、５０ＭＨｚで、ゲインが−６ｄＢ以下、位相が−９０度以下となっている。ここで、位相特性には、３つのアナログフィルタの時定数の合計遅延時間＝８．１８３ｎｓによる位相特性（一定遅延時間による位相特性）が破線で表されている。アナログフィルタの位相特性と一定遅延時間による位相特性とは、２０ＭＨｚ程度までは一致しているが、それ以上の周波数では特性にずれが生じ、一定遅延時間による位相特性の方が位相遅れが大きくなることが分かる。つまり、アナログフィルタは、周波数が高くなるにつれ、一定遅延時間特性とは異なり、遅延時間が等価的に短くなることが分かる。

この遅延時間の変化を（１１）式、（１２）式に代入して考えると、ｔｒは変調周波数ｆｒが一定であるため、遅延時間は一定であるが、ｔｍは処理部における周波数がｆｒ±ｆｄの範囲で変化するため、その遅延時間は変化する。これをｔｍ’とおくと、ｓｉｎ出力、ｃｏｓ出力は次式で表される。

ｓｉｎ出力 ＝ Ｂ＊Ｖｂ／４＊［ｓｉｎ｛２π＊ｆｄ＊（ｔ−ｔｍ’）＋２π＊ｆｒ＊（ｔｒ−ｔｍ’）＋（θｄ−θｒ）｝ （１５）
ｃｏｓ出力 ＝ Ｂ＊Ｖｂ／４＊［ｃｏｓ｛２π＊ｆｄ＊（ｔ−ｔｍ’）＋２π＊ｆｒ＊（ｔｒ−ｔｍ’）＋（θｄ−θｒ）｝ （１６）
（１５）式、（１６）式の各右辺第２項は、基準光と計測光の信号検出における遅延時間の差（ｔｒ−ｔｍ’）と変調周波数ｆｒとによるオフセット誤差を表す。例えば、ｆｒ＝２０ＭＨｚで遅延時間の差（ｔｒ−ｔｍ’）が１ｎｓある場合、２π＊２０ＭＨｚ＊１ｎｓ＝２π＊０．０２（ｒａｄ）のオフセット誤差となる。λ＝１．５５μｍ、ｊ＝４の場合、干渉計の等価波長λ’＝光源波長λ＊１／４＝３８７．５ｎｍ、より、位置オフセット誤差は、０．０２＊３８７．５ｎｍ＝７．７５ｎｍとなる。例えば、位置オフセット誤差を１ｎｍ以下とするには、（ｔｒ−ｔｍ’）＝５０．０ｐｓとしなければならない。この値は、変調周波数ｆｒが高くなるに従い厳しくなり、例えば、ｆｒ＝３０ＭＨｚの場合、（ｔｒ−ｔｍ’）＝３３．３３ｐｓとなる。このように、高精度な位置計測では、処理部のアナログフィルタの遅延時間を、周波数によらず数十ｐｓのオーダで一定に維持しなければならない。

そこで本実施形態では、図３に示すデジタルフィルタ１３０（デジタルハイパスフィルタ）を用いて、処理部のアナログフィルタの周波数に対する遅延時間の減少を補償する。先述したように、処理部のアナログ信号帯域は、サンプリング定理を満足するようｆｓｐ／２以下（即ち、ナイキスト周波数以下）に制限される。この補償を行うために、アナログフィルタの周波数帯域とデジタルハイパスフィルタの周波数帯域とは、それぞれのカットオフ周波数を含む帯域で重なっている。
一例として、アナログ信号の等価帯域幅をｆａとすると、ｆａは、
ｆａ ≦ ｆｓｐ／２ （１７）
となるように設定される。このとき、デジタルハイパスフィルタのカットオフ周波数ｆｈは、アナログフィルタの周波数帯域以上の値、すなわち、
ｆｈ ≧ ｆa （１８）
に設定してもよい。

ｆａがｆｓｐ／２に近い場合は、デジタルハイパスフィルタのカットオフ周波数ｆｈは、ナイキスト周波数以上の値、すなわち、
ｆｈ ≧ ｆｓｐ／２ （１９）
に設定してもよい。

ここで、デジタルハイパスフィルタの時定数Ｔｈは、
Ｔｈ ＝ １／（２π＊ｆｈ） （２０）
である。

図４の例では、ｆａ≒ｆｓｐ／２であるため、デジタルハイパスフィルタのカットオフ周波数ｆｈは（１９）式となり、サンプリング周波数の半分、即ち、５０ＭＨｚ以上となる。ここでは、ｆｈ＝１００ＭＨｚとして検討を行う。

図３に示すように、ハイパスフィルタ１３０は、遅延素子１３６、減算器１３２、乗算器１３８、加算器１３４を含む。例えば、ｆｓｐ＝１００ＭＨｚにおいて、ｆｈ＝１００ＭＨｚとするには、乗算器１３８のゲインＧは、
Ｇ＝ｆｓｐ／（２π＊ｆｈ）＝１００／（２π＊１００）＝０．１５９
となる。

このハイパスフィルタの周波数特性を図４（ｂ）に示す。上段のグラフの実線がゲイン特性、下段のグラフの実線が位相特性を表している。破線は理想ハイパスフィルタ特性を表している。ｆｈ＝１００ＭＨｚにおける理想ハイパスフィルタは、１００ＭＨｚにおいて、ゲインが＋３ｄＢ、位相が＋４５度となるのに対し、設定されたデジタルハイパスフィルタは、ゲインは５０ＭＨｚで最大となり、それ以上の周波数では低下する。また、位相は２５ＭＨｚ付近までは進み特性となるが、５０ＭＨｚでは０度となることが分かる。つまり、デジタルハイパスフィルタの特性は、サンプリング周波数ｆｓｐに近づくと理想的なハイパスフィルタとは特性が大きく異なり、ｆｓｐ／２の周波数では位相進みが０となることが分かる。

このデジタルハイパスフィルタの特性について、図５を用いて考察する。この図は、サンプリング周波数１００ＭＨｚ（１０ｎｓ）、デジタルハイパスフィルタｆｈ＝１００ＭＨｚ、入力信号周波数＝５０ＭＨｚの場合における各部信号を表している。実線は入力信号である。破線は、乗算器１３８の出力信号、すなわち、減算器１３２の出力にゲインＧを乗算して得た信号である。減算器１３２で１つ前のサンプル値（遅延素子１３６の出力）との差分を取り、乗算器１３８でゲインを乗算する処理を考える。入力信号の周波数がｆｓｐ／２であると、ｆｓｐでサンプリングして差分演算により得られた差分信号は、位相が入力信号と同期する。この差分信号が加算器１３４で入力信号と加算されると、デジタルハイパスフィルタの出力は、１点破線に示すようになり、入力信号と出力信号の位相が同期することとなる。すなわち、入出力信号の位相差は０度となる。

このように、デジタルハイパスフィルタのカットオフ周波数ｆｈが、（１８）式または（１９）式のように設定される。これにより、カットオフ周波数ｆｈにより決まる進み時間Ｔｈがｆｓｐ／２の周波数でゼロになる間に生じる進み時間の減少（即ち遅延時間の増加）により、処理部のアナログフィルタの周波数に対する遅延時間の減少を補償することが可能となる。

次に、図４（ａ）に示した位相検出部のアナログフィルタの特性を、図４（ｂ）に示したデジタルハイパスフィルタにより遅延時間を補償し、ｆｒ±ｆｄの周波数で遅延時間を一定とした特性を、図４（ｃ）に示す。上段のグラフはゲイン特性を、下段のグラフは位相特性を表している。５０ＭＨｚで、ゲインは−５ｄＢ以下、位相は−９０度以下となっている。ここで、位相特性には、３つのアナログフィルタの時定数の合計遅延時間＝８．１８３ｎｓとデジタルハイパスフィルタの時定数＝−１．５９ｎｓとの合計遅延時間＝６．５９ｎｓによる位相特性（一定遅延時間による位相特性）が破線で表されている。アナログフィルタの位相特性と一定遅延時間による位相特性とは、５０ＭＨｚ程度までよく一致している。つまり、アナログフィルタによる遅延時間の減少を、デジタルハイパスフィルタの進み時間の減少（即ち遅延時間の増加）により補償されていることが分かる。

これらの周波数に対する遅延時間特性を図６に示す。破線は処理部のアナログフィルタによる等価遅延時間を表している。１ＭＨｚでは８．１８ｎｓであるが、周波数が高くなるに従い遅延時間は減少し、５０ＭＨｚでは６ｎｓ程度となっていることが分かる。一点破線はｆｈ＝１００ＭＨｚとしたデジタルハイパスフィルタの等価遅延時間を表している。１ＭＨｚでは位相進みにより−１．５９ｎｓであるが、周波数が高くなるにつれ位相進みが減少する（即ち、遅延時間が増加する）。その結果、先述したようにｆｓｐ／２＝５０ＭＨｚでは遅延時間はゼロとなる。このように、デジタルハイパスフィルタのカットオフ周波数ｆｈにより決まる進み時間Ｔｈがｆｓｐ／２でゼロになる間に生じる進み時間の減少（即ち遅延時間の増加）により、処理部のアナログフィルタの周波数に対する遅延時間の減少が補償される。デジタルハイパスフィルタによって補償された特性は、実線のように遅延時間がｆｓｐ／２＝５０ＭＨｚまでほぼ一定となり、ｆｒ±ｆｄの周波数における遅延時間の変化を抑制することが可能となる。このように本実施形態によれば、アナログフィルタにおける入力信号の周波数の増加による出力信号の遅れの減少が、デジタルフィルタにおける出力信号の進みの減少により補償される。なお、ｆｈ＝１００ＭＨｚの理想ハイパスフィルタの遅延時間特性を２点破線で示す。この理想ハイパスフィルタの進み時間は、１００ＭＨｚ程度までほぼ一定であり、このように進み時間が変化しない特性ではアナログフィルタの遅延時間の減少を補償することはできない。

次に、処理部のアナログフィルタの周波数に対する遅延時間の減少による位相のオフセット誤差と、本実施形態のデジタルハイパスフィルタにより遅延時間を補償した場合の位相のオフセット誤差の特性を、図７（ａ）、（ｂ）に示す。図７において、縦軸は等価波長換算の位相誤差で、ｍλ（λ’＊１０^−３）とし、各特性は、ｆｒ±ｆｄ＝８±２ＭＨｚ、１８±２ＭＨｚ、２８±２ＭＨｚ、３０±２ＭＨｚ、４０±２ＭＨｚのものである。

例えば、４０±２ＭＨｚの場合、デジタルハイパスフィルタによる遅延時間の補償が無い場合、（ａ）に示すように４ｍλのオフセット誤差となり、位置誤差としては１．５５ｎｍとなる。これに対し、デジタルハイパスフィルタによりアナログフィルタの遅延時間を補償した場合、（ｂ）に示すように１．３ｍλ以下のオフセット誤差となり、位置誤差は１／３の０．５ｎｍに低減される。他の周波数においても位置誤差が１／４程度に低減され、極めて良好な特性が得られることが分かる。なお、図７では、±ｆｄ＝±２ＭＨｚとしたが、ｆｄが更に大きな周波数幅となっても、デジタルハイパスフィルタによるアナログフィルタの遅延時間の補償は同様に有効であり、位相誤差は低減される。

また、（１５）式、（１６）式から分かるように、ｔｍ’は、アナログフィルタのみの場合＝８．１８ｎｓに対し、デジタルハイパスフィルタで遅延時間を補償した場合＝６．５９ｎｓとなるため、固定的なオフセットが変わる。一方、（θｄ−θｒ）は固定的に発生するオフセット誤差である。

そこで、本実施形態では、位相演算部６０と位置演算部７０との間にオフセット除去部が設けられる。オフセット除去部は、図２に示されるように、例えば、オフセット値を保持するメモリ６４と、位相演算部６０の出力からオフセット値を減算する減算器６２とを含む。処理部のアナログフィルタの周波数に対する遅延時間の変化を補償した後、このオフセット除去部によりデジタルフィルタに関するオフセット値が除去される。

また、（１５）式、（１６）式の、右辺第１項である２π＊ｆｄ＊（ｔ−ｔｍ’）は、計測光の信号検出における複数のアナログフィルタによる遅延時間ｔｍ’によって信号検出が遅れることを示している。これは、検出タイミングの遅れを遅延時間ｔｍ’により補正し、影響を低減することが可能である。例えば、サンプリングのタイミングをｔｍ’遅らせてサンプルするか、もしくは、位置出力の変化分より計測対象物の移動速度を算出し、その速度に遅延時間ｔｍ’を掛けて遅延時間ｔｍ’による計測位置ずれを補正すればよい。

このように本実施形態によれば、処理部のアナログフィルタの周波数に対する遅延時間の減少を、デジタルハイパスフィルタの進み時間の減少（即ち遅延時間の増加）により補償し、ｆｒ±ｆｄの周波数における遅延時間の変化を抑制することが可能となる。デジタルハイパスフィルタの進み時間の減少は、理想フィルタ特性とは異なっている。カットオフ周波数ｆｈにより決まる進み時間Ｔｈがｆｓｐ／２でゼロになる間に生じる進み時間の減少（即ち遅延時間の増加）によって、処理部のアナログフィルタの周波数に対する遅延時間の減少を補償することが可能となる。

また、アナログフィルタの周波数に対する遅延時間の変化が大きい場合には、デジタルハイパスフィルタを多段構成としてもよい。即ち、多段構成とすることにより、デジタルハイパスフィルタのカットオフ周波数ｆｈにより決まる進み時間Ｔｈがｆｓｐ／２でゼロになる間に生じる進み時間の減少量（即ち遅延時間の増加量）を増加させる。これにより、アナログフィルタの周波数に対する遅延時間の減少が補償される。デジタルハイパスフィルタのｆｈは同一値か、もしくは別々の値でもよい。アナログフィルタの遅延時間の減少量に合わせ、（１８）式または（１９）式により適切に調整すればよい。

本実施形態におけるデジタルハイパスフィルタの構成は極めて簡便であり、より少ない演算リソース、演算アルゴリズム、演算負荷によりハイパスフィルタを構成することができる。従って、本実施形態によれば、簡便な構成で、処理部のアナログフィルタの周波数に対する遅延時間の減少を補償することが可能である。そして本実施形態によれば、計測対象物の位置または変位を測定するヘテロダイン干渉計の信号検出において、デジタル信号処理の演算負荷を低減し、低コストで高精度な位置または変位を測定することが可能となる。

＜第２実施形態＞
次に、第２実施形態を説明する。第１実施形態と異なる点は、図２のアナログフィルタ１１０，１５０と、デジタルフィルタ１３０，１７０である。それ以外の構成は第１実施形態と同じであるためそれらの説明は省略する。第２実施形態におけるフィルタの構成例を図８に示す。第２処理部１００ｂにおけるアナログフィルタ１１０は、２次遅れ要素で表され、ω_nは固有周波数、ζは減衰率である。実際には、Ｉ／Ｖ変換器４は１次遅れ要素となるため、この場合、第２処理部１００ｂのアナログフィルタ１１０は２次遅れ要素と１次遅れ要素により構成されることになる。デジタルフィルタ１３０はデジタルローパスフィルタにより構成される。なお、デジタル基準信号のためのデジタルフィルタ１７０の構成もデジタル測定信号のためのデジタルフィルタ１３０と同様であるため、デジタルフィルタ１７０の説明は省略する。

ここで、一例として、Ａ／Ｄ変換器８のサンプリング周波数ｆｓｐ＝１００ＭＨｚ、２次遅れ要素の固有周波数ｆｏ＝５０ＭＨｚ、ζ＝０．６、１次遅れ要素をｆｃ＝５０ＭＨｚ、５０ＭＨｚの場合を考える。図９（ａ）は処理部のアナログフィルタによる周波数特性を表したもので、上段がゲイン特性、下段が位相特性である。ゲインは５０ＭＨｚで−６ｄＢ以下、位相は−１８０度となっている。

ここで、２次遅れ要素が含まれる場合の遅延時間特性を見てみる。図１０の破線は上記に仮定した２次遅れ要素を含む処理部のアナログフィルタによる等価遅延時間である。２次遅れ要素の固有周波数は５０ＭＨｚであるが、等価遅延時間は５０ＭＨｚ付近で最大となり、それ以下の周波数及びそれ以上の周波数では小さな値となっている。つまり、１０ＭＨｚ以下では約７．７ｎｓと一定であるが、５０ＭＨｚに向かって徐々に大きくなり、５０ＭＨｚで１０ｎｓの最大値となった後、それ以上の周波数では急激に減少する。

本実施形態では、少なくとも１つの２次以上の遅れ要素を含むアナログフィルタの遅延時間の変化を、デジタルローパスフィルタにより補償する。即ち、高次の遅れ要素の固有周波数ｆｏ付近の遅延時間の増加が、デジタルローパスフィルタのカットオフ周波数ｆＬにより決まる遅延時間ＴＬによってｆｓｐ／２でゼロになる間に生じる遅延時間の減少によって補償される。

例えば、デジタルローパスフィルタのカットオフ周波数ｆＬ＝２５ＭＨｚとしたときの等価遅延時間特性を図１０の一点破線に示す。等価遅延時間は、１０ＭＨｚ以下では約２．３ｎｓと一定であるが、１０ＭＨｚ以上になると減少し、ｆｓｐ／２の周波数、即ち、５０ＭＨｚで０となる。これらアナログフィルタとデジタルローパスフィルタの特性を合わせると、実線で示す特性となる。このように、高次の遅れ要素の固有周波数ｆｏ付近の遅延時間の増加が、デジタルローパスフィルタの遅延時間の減少によって補償され、遅延時間特性を概ね一定とすることが可能となる。

参考として、図９（ｂ）にデジタルローパスフィルタのゲイン特性と位相特性を、図９（ｃ）にアナログフィルタとデジタルローパスフィルタによるゲイン特性と位相特性を示す。図９（ｃ）の位相特性には、アナログフィルタ特性が破線で表され、１０ｎｓの定遅延特性が一点破線で表され、アナログフィルタ及びデジタルローパスフィルタによる特性が実線で表されている。ここで、定遅延特性とアナログフィルタ及びデジタルローパスフィルタによる特性とは良く一致し、重なっている。

なお、図９（ｂ）のデジタルローパスフィルタの特性は、ゲイン及び位相特性ともに、理想的なローパスフィルタとは特性を異にしている。理想ローパスフィルタでは、ｆＬ＝２５ＭＨｚで−３ｄＢ、−４５度の位相遅れとなる。しかし、ｆｓｐ＝１００ＭＨｚ、ｆＬ＝２５ＭＨｚによるデジタルローパスフィルタは、ゲインは５０ＭＨｚ以上では減衰せずに逆に０ｄＢに向かい、位相も５０ＭＨｚで０となる。また、理想的なローパスフィルタの遅延時間ＴＬは６．４ｎｓであるが、デジタルローパスフィルタの遅延時間ＴＬは、図９の一点破線より、約２．３ｎｓと小さな値となっている。これは、デジタルハイパスフィルタを用いる第１実施形態でも説明したように、サンプリング周波数とフィルタカットオフ周波数の相対比によって発生する、デジタルフィルタ固有の特性である。本実施形態では、このデジタルフィルタ固有の遅延時間変化を利用する。即ち、デジタルローパスフィルタのカットオフ周波数ｆＬにより決まる遅延時間ＴＬがｆｓｐ／２でゼロになる間に生じる遅延時間の減少によりアナログフィルタの遅延時間の変化が補償される。

ここで、デジタルローパスフィルタと理想的なローパスフィルタの遅延時間特性の差異を見てみる。図１２（ａ）はサンプリング周波数１００ＭＨｚにおけるカットオフ周波数ｆＬに対する等価遅延時間ＴＬのデジタルローパスフィルタと理想ローパスフィルタの比である。カットオフ周波数ｆＬがサンプリング周波数より十分小さい場合の等価遅延時間ＴＬは、デジタルローパスフィルタと理想ローパスフィルタとでほぼ等しくなる。しかし、サンプリング周波数に近づくに従い、デジタルローパスフィルタの等価遅延時間ＴＬは小さくなり、理想ローパスフィルタとの差は大きくなる。また、図１２（ｂ）の実線はデジタルローパスフィルタの等価遅延時間ＴＬ特性であり、破線は理想ローパスフィルタの等価遅延時間ＴＬ特性である。これより、デジタルローパスフィルタのＴＬは、１０ＭＨｚ以上の周波数で急激に理想値より減少していることが分かる。ここで、図１２（ｂ）により上記のアナログフィルタの遅延時間の変化約２．３ｎｓを補償するために必要なデジタルローパスフィルタのカットオフ周波数ｆＬを求めてみる。この場合、デジタルローパスフィルタの遅延時間ＴＬを約２．３ｎｓとするには、カットオフ周波数ｆＬを約２５ＭＨｚとする必要があることが分かる。

このように、本実施形態では、デジタルローパスフィルタのカットオフ周波数ｆＬにより決まる遅延時間ＴＬがｆｓｐ／２の周波数でゼロになる間に生じる遅延時間の減少により、アナログフィルタの遅延時間の変化が補償される。デジタルフィルタ１３０（デジタルローパスフィルタ）は、図８に示されるように、遅延素子１３６、減算器１３２、乗算器１３８、加算器１３４を含む。例えば、ｆｓｐ＝１００ＭＨｚにおいて、ｆＬ＝２５ＭＨｚとするには、乗算器１３８のゲインＧは、
ｅｘｐ｛−（２πｆＬ／ｆｓｐ）｝ ＝ ｅｘｐ｛−（２π＊２５／１００）｝
＝ｅｘｐ（−１．５８０８）＝０．２０７９
と設定すればよい。

次に、処理部のアナログフィルタの周波数に対する遅延時間の増加による位相のオフセット誤差と、本実施形態のデジタルローパスフィルタにより遅延時間を補償した場合の位相のオフセット誤差の特性を、図１１（ａ）、（ｂ）に示す。図１１において、縦軸は等価波長換算の位相誤差で、ｍλ（λ’＊１０^−３）とし、各特性は、ｆｒ±ｆｄ＝８±２ＭＨｚ、１８±２ＭＨｚ、２８±２ＭＨｚ、３０±２ＭＨｚ、４０±２ＭＨｚのものである。

例えば、４０±２ＭＨｚの場合、デジタルローパスフィルタによる遅延時間の補償が無い場合、（ａ）に示すように４．５ｍλのオフセット誤差となり、位置誤差としては１．７４ｎｍとなる。これに対し、デジタルローパスフィルタによりアナログフィルタの遅延時間を補償した場合、（ｂ）に示すように０．８ｍλ以下のオフセット誤差となり、位置誤差は１／５．６の０．３１ｎｍに低減される。他の周波数においても位置誤差が１／４程度に低減され、極めて良好な特性が得られることが分かる。なお、図１１では、±ｆｄ＝±２ＭＨｚとしたが、ｆｄが更に大きな周波数幅となっても、デジタルローパスフィルタによるアナログフィルタの遅延時間の補償は同様に有効であり、位相誤差は低減される。

このように本実施形態によれば、処理部のアナログフィルタの周波数に対する遅延時間の増加を、デジタルローパスフィルタの遅延時間の減少により補償し、ｆｒ±ｆｄの周波数における遅延時間の変化を抑制することが可能となる。デジタルローパスフィルタの遅延時間の減少は、理想フィルタ特性とは異なり、カットオフ周波数とサンプリング周波数により決まる。処理部のアナログフィルタの遅延時間の増加量より、必要な遅延時間の減少量を求め、図１２（ａ）、（ｂ）に示したデジタルローパスフィルタによる遅延時間特性を基にカットオフ周波数と遅延時間を決めてもよい。また、アナログフィルタの周波数に対する遅延時間の変化が大きい場合には、デジタルローパスフィルタを多段構成としてもよい。即ち、多段構成にすることにより、デジタルローパスフィルタのカットオフ周波数ｆＬにより決まる遅延時間ＴＬがｆｓｐ／２でゼロになる間に生じる遅延時間の減少量を増加させ、アナログフィルタの周波数に対する遅延時間の増加を補償してもよい。デジタルローパスフィルタのｆＬは同一値か、もしくは別々の値でもよい。アナログフィルタの遅延時間の増加量に合わせ、図１２（ａ）、（ｂ）を基に決定すればよい。

本実施形態におけるデジタルローパスフィルタの構成は極めて簡便であり、より少ない演算リソース、演算アルゴリズム、演算負荷によりローパスフィルタを構成することができる。従って、本実施形態によれば、簡便な構成で、処理部のアナログフィルタの周波数に対する遅延時間の増加を補償することが可能である。具体的には、アナログフィルタにおける入力信号の周波数の増加による出力信号の遅れの増加は、デジタルフィルタにおける出力信号の遅れの減少により補償されうる。そして本実施形態によれば、計測対象物の位置または変位を測定するヘテロダイン干渉計の信号検出において、デジタル信号処理の演算負荷を低減し、低コストで高精度な位置または変位を測定することが可能となる。

＜物品の製造方法の実施形態＞
本発明の実施形態に係る物品の製造方法は、例えば、種々のデバイスや、部品、素子等の物品を製造する際に用いられうる。本実施形態の物品の製造方法は、上記の計測装置を用いて対象物（物体）の運動状態（例えば、速度、加速度、位置）を計測する工程と、当該工程で計測された当該運動状態に基づいて対象物を処理（加工）する工程とを含む。かかる製造方法によれば例えば、対象物の運動状態が計測装置を用いて計測され、その計測結果に基づいて、対象物が目的とする被処理状態（被加工状態）となるように当該対象物を処理（加工）しうる。本実施形態の物品の製造方法は、計測装置により高精度に対象物の運動状態を計測できるため、従来の方法に比べて、物品の性能・品質・生産性・生産コストの少なくとも１つにおいて有利である。

＜他の実施形態＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

３００：光源、４００：周波数変調部、５００：干渉計、６００：信号処理部

Claims (8)

1. ヘテロダイン干渉計測装置であって、
   基準光と計測光とに基づいて計測値を得る処理を行う処理部を含み、
   前記処理部は、
   前記基準光に関する処理を実行する第１処理部と、
   前記計測光に関する処理を実行する第２処理部と、
   を含み、
   前記第１及び第２処理部のそれぞれは、
   アナログフィルタと、
   前記アナログフィルタからの信号をデジタル信号に変換する変換器と、
   を含み、
   前記第１及び第２処理部のうちの少なくとも前記第２処理部は、前記変換器からのデジタル信号に対するデジタルフィルタを含み、
   前記デジタルフィルタは、前記アナログフィルタでの信号の遅延を補償するように構成されている
   ことを特徴とするヘテロダイン干渉計測装置。
2. 前記アナログフィルタは、その帯域をナイキスト周波数以下に制限するようなカットオフ周波数を有し、かつ少なくとも１つの１次遅れ要素を含み、
   前記アナログフィルタにおける入力信号の周波数の増加による出力信号の遅れの減少は、前記デジタルフィルタにおける出力信号の進みの減少により補償する
   ことを特徴とする請求項１に記載のヘテロダイン干渉計測装置。
3. 前記アナログフィルタの周波数帯域と前記デジタルフィルタの周波数帯域とは、それぞれのカットオフ周波数を含む帯域で重なっていることを特徴とする請求項１または請求項２に記載のヘテロダイン干渉計測装置。
4. 前記アナログフィルタは、その帯域をナイキスト周波数以下に制限するようなカットオフ周波数を有し、かつ少なくとも１つの２次以上の遅れ要素を含み、
   前記アナログフィルタにおける入力信号の周波数の増加による出力信号の遅れの増加は、前記デジタルフィルタにおける出力信号の遅れの減少により補償する
   ことを特徴とする請求項１に記載のヘテロダイン干渉計測装置。
5. 前記処理部は、前記第１処理部の出力と前記第２処理部の出力とに基づいて、計測対象物の速度の情報を得ることを特徴とする請求項１乃至４のうちいずれか１項に記載のヘテロダイン干渉計測装置。
6. 前記処理部は、前記第１処理部の出力と前記第２処理部の出力とに基づいて、前記速度に対応する位相を有する正弦関数の第１値および前記位相を有する余弦関数の第２値を得、該第１値および該第２値に基づいて前記位相を得ることを特徴とする請求項５に記載のヘテロダイン干渉計測装置。
7. 前記処理部は、前記デジタルフィルタに関するオフセット値を前記位相から減じて前記速度の情報を得ることを特徴とする請求項６に記載のヘテロダイン干渉計測装置。
8. 請求項１乃至７のうちいずれか１項に記載のヘテロダイン干渉計測装置を用いて対象物の運動状態を計測する工程と、
   前記工程で計測された前記運動状態に基づいて前記対象物を処理する工程と、
   を含むことを特徴とする物品の製造方法。

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