JP2017016098A - 表示装置及び電子機器 - Google Patents

表示装置及び電子機器 Download PDF

Info

Publication number
JP2017016098A
JP2017016098A JP2016099235A JP2016099235A JP2017016098A JP 2017016098 A JP2017016098 A JP 2017016098A JP 2016099235 A JP2016099235 A JP 2016099235A JP 2016099235 A JP2016099235 A JP 2016099235A JP 2017016098 A JP2017016098 A JP 2017016098A
Authority
JP
Japan
Prior art keywords
film
substrate
conductive film
terminal
touch sensor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016099235A
Other languages
English (en)
Other versions
JP6742808B2 (ja
Inventor
高橋　圭
Kei Takahashi
圭 高橋
航 上杉
Wataru Uesugi
航 上杉
宏充 郷戸
Hiromitsu Goto
宏充 郷戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017016098A publication Critical patent/JP2017016098A/ja
Application granted granted Critical
Publication of JP6742808B2 publication Critical patent/JP6742808B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/04164—Connections between sensors and controllers, e.g. routing lines between electrodes and connection pads
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/04166—Details of scanning methods, e.g. sampling time, grouping of sub areas or time sharing with display driving
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/0418—Control or interface arrangements specially adapted for digitisers for error correction or compensation, e.g. based on parallax, calibration or alignment
    • G06F3/04182—Filtering of noise external to the device and not generated by digitiser components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0445—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using two or more layers of sensing electrodes, e.g. using two layers of electrodes separated by a dielectric layer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/047—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means using sets of wires, e.g. crossed wires
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/13338—Input devices, e.g. touch panels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04102—Flexible digitiser, i.e. constructional details for allowing the whole digitising part of a device to be flexed or rolled like a sheet of paper
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Nonlinear Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electroluminescent Light Sources (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)

Abstract

【課題】高い画素数を有し、且つ表示部用の駆動回路とタッチセンサ用の駆動回路が１つのＩＣで形成されたタッチセンサ付き表示装置を提供する。
【解決手段】表示部と、タッチセンサと、複数のＩＣと、を有する表示装置である。複数のＩＣは、それぞれ第１回路を有する。複数のＩＣのいずれか一は、第２回路及び第３回路を有する。第１回路は、表示部に映像信号を出力する機能を有する。第２回路は、タッチセンサが有するセンサ素子を駆動する信号を出力する機能を有する。第３回路は、センサ素子から出力されたアナログ信号をデジタル信号に変換する機能を有する。
【選択図】図１

Description

本発明の一態様はタッチセンサ付き表示装置に関する。または、本発明の一態様は表示装置に関する。または、本発明の一態様はタッチセンサに関する。または、本発明の一態様は半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、又は、製造方法に関する。本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。そのため、より具体的に本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又は、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、入力装置、入出力装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
近年、スマートフォンやタブレット端末などの携帯情報端末が広く普及している。上記携帯情報端末は、アクティブマトリックス型の表示部や、タッチセンサなどを備えた表示装置が用いられることが多い。
上述の表示装置は、その駆動回路としてＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で実装されたＩＣ（集積回路）を用いる場合が多い。特許文献１及び非特許文献１には、表示部用の駆動回路と、タッチセンサ用の駆動回路を１つのＩＣで兼用する技術が開示されている。
また、近年、デジタルビデオの規格として、３８４０×２１６０の画素数を持つ４Ｋ ＵＨＤＴＶ（４Ｋ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ、以下、４Ｋと呼ぶ）や、７６８０×４３２０の画素数を持つ８Ｋ ＵＨＤＴＶ（８Ｋ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ、以下、８Ｋと呼ぶ）が提案されるなど、表示装置の高精細化及び画素数の増大が要求されている。
特開２０１４‐１４６２３５号公報
Ｋｉ−Ｄｕｋ Ｋｉｍ ｅｔ ａｌ．、"Ａ Ｃａｐａｃｉｔｉｖｅ Ｔｏｕｃｈ Ｃｏｎｔｒｏｌｌｅｒ Ｒｏｂｕｓｔ ｔｏ Ｄｉｓｐｌａｙ Ｎｏｉｓｅ ｆｏｒ Ｕｌｔｒａｔｈｉｎ Ｔｏｕｃｈ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙｓ"、ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１１５−１１６、２０１２．
ＣＯＧ方式でＩＣを基板に圧着する際、ＩＣの端子１つあたりにおいて最適な圧力が存在する。４Ｋまたは８Ｋのように高い画素数を有する表示装置にＩＣを実装する場合、ＩＣの端子の数も非常に多くなり、圧着の際にＩＣ全体にかかる荷重も大きくなる。その結果、ＩＣにクラック（ひび割れ）などが発生し、ＩＣの実装が困難になる。
また、表示部用の駆動回路と、タッチセンサ用の駆動回路を１つのＩＣで兼用する場合、表示部用の駆動回路から発生したノイズが、タッチセンサ用の駆動回路に影響し、装置の誤動作を引き起こすという問題がある。
本発明の一態様は、高い画素数を有し、且つ表示部用の駆動回路とタッチセンサ用の駆動回路が１つのＩＣで形成されたタッチセンサ付き表示装置を提供することを課題の一とする。または、本発明の一態様は、高精度なタッチセンサを有する表示装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、表示部と、タッチセンサと、第１乃至第ｍのＩＣ（ｍは２以上の整数）と、を有する表示装置である。表示部は第１乃至第ｍ信号線を有する。第１のＩＣは、第１端子、第１タッチセンサ用端子および第２タッチセンサ用端子を有する。第ｍのＩＣは、第ｍ端子を有する。第１のＩＣは、第１端子および第１信号線を介して、表示部に第１映像信号を入力する。第ｍのＩＣは、第ｍ端子および第ｍ信号線を介して、表示部に第ｍ映像信号を入力する。タッチセンサは第１配線および第２配線を有する。タッチセンサは、第１配線と第２配線との間の容量の変化によって入力を検知する。第１タッチセンサ用端子は第１配線に電気的に接続される。第２タッチセンサ用端子は第２配線に電気的に接続される。
上記態様において、表示装置は基板と液晶を有することが好ましい。第１のＩＣは基板上に配置される。第ｍのＩＣは基板上に配置される。第１配線は、液晶を介して、第２配線と重なる領域を有する。第１のＩＣは、基板と向かい合う面を有する。面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第１の辺に配置される。第２タッチセンサ用端子は第２の辺に配置される。
上記態様において、表示装置は基板と液晶を有することが好ましい。第１のＩＣは基板上に配置される。第ｍのＩＣは基板上に配置される。液晶は、第１配線を介して、基板と重なる領域を有する。液晶は、第２配線を介して、基板と重なる領域を有する。第１のＩＣは、基板と向かい合う面を有する。面は辺を有する。第１端子は辺に配置される。第１タッチセンサ用端子は辺に配置される。第２タッチセンサ用端子は辺に配置される。
上記態様において、表示装置は基板と液晶を有することが好ましい。第１のＩＣは基板上に配置される。第ｍのＩＣは基板上に配置される。第１配線は、液晶を介して、基板と重なる領域を有する。第２配線は、液晶を介して、基板と重なる領域を有する。第１のＩＣは、基板と向かい合う面を有する。面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第２の辺に配置される。第２タッチセンサ用端子は第２の辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有することが好ましい。第１のＩＣは基板上に配置される。第ｍのＩＣは基板上に配置される。第１配線は、ＥＬ層を介して、基板と重なる領域を有する。第２配線は、ＥＬ層を介して、基板と重なる領域を有する。第１のＩＣは、基板と向かい合う面を有する。面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第２の辺に配置される。第２タッチセンサ用端子は第２の辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有することが好ましい。第１のＩＣは基板上に配置される。第ｍのＩＣは基板上に配置される。第１配線は、基板を介して、ＥＬ層と重なる領域を有する。基板は、第２配線を介して、ＥＬ層と重なる領域を有する。第１のＩＣは、基板と向かい合う面を有する。面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第１の辺に配置される。第２タッチセンサ用端子は第２の辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有することが好ましい。第１のＩＣは基板上に配置される。第ｍのＩＣは基板上に配置される。基板は、第１配線を介して、ＥＬ層と重なる領域を有する。基板は、第２配線を介して、ＥＬ層と重なる領域を有する。第１のＩＣは、基板と向かい合う面を有する。面は辺を有する。第１端子は辺に配置される。第１タッチセンサ用端子は辺に配置される。第２タッチセンサ用端子は辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有することが好ましい。第１のＩＣは基板上に配置される。第ｍのＩＣは基板上に配置される。第１配線は、基板を介して、ＥＬ層と重なる領域を有する。第２配線は、基板を介して、ＥＬ層と重なる領域を有する。第１のＩＣは、基板と向かい合う面を有する。面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第２の辺に配置される。第２タッチセンサ用端子は第２の辺に配置される。
本発明の一態様は、表示部と、タッチセンサと、第１のＩＣと、第２のＩＣと、を有する表示装置である。表示部は第１信号線および第２信号線を有する。第１のＩＣは、第１端子および第１タッチセンサ用端子を有する。第２のＩＣは、第２端子および第２タッチセンサ用端子を有する。第１のＩＣは、第１端子および第１信号線を介して、表示部に第１映像信号を入力する。第２のＩＣは、第２端子および第２信号線を介して、表示部に第２映像信号を入力する。タッチセンサは第１配線および第２配線を有する。タッチセンサは、第１配線と第２配線との間の容量の変化によって入力を検知する。第１タッチセンサ用端子は第１配線に電気的に接続される。第２タッチセンサ用端子は第２配線に電気的に接続される。
上記態様において、表示装置は基板と液晶とを有する。第１のＩＣは基板上に配置される。第２のＩＣは基板上に配置される。第１配線は、液晶を介して、第２配線と重なる領域を有する。第１のＩＣは、基板と向かい合う第１の面を有する。第２のＩＣは、基板と向かい合う第２の面を有する。第１の面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第２の面は第３の辺と、第３の辺の対辺に位置する第４の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第１の辺に配置される。第２端子は第３の辺に配置される。第２タッチセンサ用端子は第４の辺に配置される。
上記態様において、表示装置は基板と液晶とを有する。第１のＩＣは基板上に配置される。第２のＩＣは基板上に配置される。液晶は、第１配線を介して、基板と重なる領域を有する。液晶は、第２配線を介して、基板と重なる領域を有する。第１のＩＣは、基板と向かい合う第１の面を有する。第２のＩＣは、基板と向かい合う第２の面を有する。第１の面は第１の辺を有する。第２の面は第２の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第１の辺に配置される。第２端子は第２の辺に配置される。第２タッチセンサ用端子は第２の辺に配置される。
上記態様において、表示装置は基板と液晶とを有する。第１のＩＣは基板上に配置される。第２のＩＣは基板上に配置される。第１配線は、液晶を介して、基板と重なる領域を有する。第２配線は、液晶を介して、基板と重なる領域を有する。第１のＩＣは、基板と向かい合う第１の面を有する。第２のＩＣは、基板と向かい合う第２の面を有する。第１の面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第２の面は第３の辺と、第３の辺の対辺に位置する第４の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第２の辺に配置される。第２端子は第３の辺に配置される。第２タッチセンサ用端子は第４の辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有する。第１のＩＣは基板上に配置される。第２のＩＣは基板上に配置される。第１配線は、ＥＬ層を介して、基板と重なる領域を有する。第２配線は、ＥＬ層を介して、基板と重なる領域を有する。第１のＩＣは、基板と向かい合う第１の面を有する。第２のＩＣは、基板と向かい合う第２の面を有する。第１の面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第２の面は第３の辺と、第３の辺の対辺に位置する第４の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第２の辺に配置される。第２端子は第３の辺に配置される。第２タッチセンサ用端子は第４の辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有する。第１のＩＣは基板上に配置される。第２のＩＣは基板上に配置される。第１配線は、基板を介して、ＥＬ層と重なる領域を有する。基板は、第２配線を介して、ＥＬ層と重なる領域を有する。第１のＩＣは、基板と向かい合う第１の面を有する。第２のＩＣは、基板と向かい合う第２の面を有する。第１の面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第２の面は第３の辺と、第３の辺の対辺に位置する第４の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第１の辺に配置される。第２端子は第３の辺に配置される。第２タッチセンサ用端子は第４の辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有する。第１のＩＣは基板上に配置される。第２のＩＣは基板上に配置される。基板は、第１配線を介して、ＥＬ層と重なる領域を有する。基板は、第２配線を介して、ＥＬ層と重なる領域を有する。第１のＩＣは、基板と向かい合う第１の面を有する。第２のＩＣは、基板と向かい合う第２の面を有する。第１の面は第１の辺を有する。第２の面は第２の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第１の辺に配置される。第２端子は第２の辺に配置される。第２タッチセンサ用端子は第２の辺に配置される。
上記態様において、表示装置は基板とＥＬ層とを有する。第１のＩＣは基板上に配置される。第２のＩＣは基板上に配置される。第１配線は、基板を介して、ＥＬ層と重なる領域を有する。第２配線は、基板を介して、ＥＬ層と重なる領域を有する。第１のＩＣは、基板と向かい合う第１の面を有する。第２のＩＣは、基板と向かい合う第２の面を有する。第１の面は第１の辺と、第１の辺の対辺に位置する第２の辺を有する。第２の面は第３の辺と、第３の辺の対辺に位置する第４の辺を有する。第１端子は第１の辺に配置される。第１タッチセンサ用端子は第２の辺に配置される。第２端子は第３の辺に配置される。第２タッチセンサ用端子は第４の辺に配置される。
本発明の一態様は、上記態様に記載の表示装置と、マイクロフォン、スピーカおよび操作キーのうちの少なくとも１つと、を有する電子機器である。
本発明の一態様により、高い画素数を有し、且つ表示部用の駆動回路とタッチセンサ用の駆動回路が１つのＩＣで形成されたタッチセンサ付き表示装置を提供することが可能になる。または、本発明の一態様は、高精度なタッチセンサを有する表示装置を提供することが可能になる。または、本発明の一態様により、新規な半導体装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
表示装置の構成例を示す回路ブロック図。 タッチセンサの構成例を示す回路図及びタイミングチャート。 表示装置の構成例を示す回路ブロック図。 表示装置の構成例を示す模式図。 ＩＣが有する端子の配置例を示す模式図。 ＩＣが有する端子の配置例を示す模式図。 ＩＣが有する端子の配置例を示す模式図。 表示装置の構成例を示す回路ブロック図。 表示装置の構成例を示す模式図。 表示装置の構成例を示す回路ブロック図。 表示装置の構成例を示す回路ブロック図。 表示装置の構成例を示す模式図。 ＩＣが有する端子の配置例を示す模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置のセンシング方式を示す断面模式図。 表示装置の構成例を示す断面模式図。 表示部とタッチセンサの構成例を示す回路図。 表示部とタッチセンサの構成例を示す回路図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す上面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す上面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す上面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す上面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す上面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す上面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す断面模式図。 表示装置の構成例を示す上面模式図。 ＥＬ素子の構成例を示す模式図。 電子機器の一例を示す斜視図。 電子機器の一例を示す斜視図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 トランジスタのエネルギーバンド図を説明する図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
（実施の形態１）
本実施の形態では、本発明の一態様に係る表示装置の構成例について説明を行う。
図１は、本発明の一態様の表示装置１０の構成例を示す回路ブロック図である。表示装置１０は、表示部１１と、タッチセンサ１４と、走査線駆動回路１３と、ＩＣ２０＿１乃至２０＿ｍ（ｍは２以上の整数）と、ホスト１６とを有する。
〈〈表示部〉〉
表示部１１は、マトリクス状に配置された複数の画素１２と、複数の走査線ＧＬと、複数の信号線ＳＬを有し、画像を表示する機能を有する。
表示部１１は、画素１２の発光／非発光を制御することで画像を表示することが可能である。画素１２には、例えば、液晶素子やＥＬ（エレクトロルミネッセンス）素子（但し、ＥＬ素子は、有機化合物および無機化合物の一方または両方を含む）を用いることが可能である。画素１２は、この他にも例えば、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミック表示部など）、または、量子ドットなどの少なくとも１つを用いることが可能である。
表示部１１は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ、８Ｋといった高い画素数を有することが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の画素数を有することが好ましい。また、表示部１１に設けられる画素の画素密度（精細度）は、３００ｐｐｉ以上、好ましくは５００ｐｐｉ以上、より好ましくは８００ｐｐｉ以上、より好ましくは１０００ｐｐｉ以上、より好ましくは１２００ｐｐｉ以上である。このように高い画素数で且つ高い精細度を有する表示部１１は、携帯型や家庭用途などのパーソナルユースにおいて、より臨場感や奥行き感などを高めることができる。
〈〈走査線駆動回路〉〉
走査線駆動回路１３は、走査線ＧＬを介して、画素１２に電気的に接続されている。走査線駆動回路１３は走査線ＧＬに走査信号を出力する機能を有する。走査線駆動回路１３を、ゲートドライバと呼ぶ場合もある。
〈〈ＩＣ〉〉
ＩＣ２０＿１は、回路２１＿１、信号線駆動回路２２＿１、タッチセンサ駆動回路２３及びタッチセンサ検出回路２４を有する。ＩＣ２０＿２は、回路２１＿２及び信号線駆動回路２２＿２を有する。同様に、ＩＣ２０＿ｍは、回路２１＿ｍ及び信号線駆動回路２２＿ｍを有する。なお、以下において、ＩＣ２０＿１乃至２０＿ｍをまとめて、ＩＣ２０と呼称し、信号線駆動回路２２＿１乃至２２＿ｍをまとめて、信号線駆動回路２２と呼称する場合がある。
ＩＣ２０＿１は、端子Ｓｔ１を介して信号線ＳＬに電気的に接続され、端子Ｈｔ１を介してホスト１６に電気的に接続され、端子Ｔｔ１を介して配線ＣＬｘに電気的に接続され、端子Ｒｔ１を介して配線ＣＬｙに電気的に接続される。ＩＣ２０＿２は、端子Ｓｔ２を介して信号線ＳＬに電気的に接続され、端子Ｈｔ２を介してホスト１６に電気的に接続される。同様に、ＩＣ２０＿ｍは、端子Ｓｔｍを介して信号線ＳＬに電気的に接続され、端子Ｈｔｍを介してホスト１６に電気的に接続される。
ＩＣ２０は、複数のＩＣチップ（以下、ＩＣと呼ぶ）で構成されることが好ましい。例えば、ＩＣ２０が、１つのＩＣで構成される場合を考える。４Ｋまたは８Ｋのように表示部１１が高解像度化するにつれて信号線ＳＬの本数は増大する。その結果、ＩＣの占有面積は大きくなる。占有面積の大きなＩＣは製造が難しく、価格も高い。またＩＣを基板（またはフィルムなど）に圧着する際、ＩＣの端子１つあたりにおいて最適な圧力が存在する。表示部１１が、４Ｋまたは８Ｋのように高い画素数を有する場合、ＩＣの端子の数も非常に多くなり、圧着の際にＩＣ全体にかかる荷重も大きくなる。その結果、ＩＣにクラックなどが発生し、ＩＣの実装が困難になる。ＩＣ２０を複数のＩＣで構成することで、１つのＩＣにかかる荷重が小さくなり、ＩＣの実装が容易になる。
〈信号線駆動回路〉
信号線駆動回路２２は、表示部１１に映像信号（ビデオ信号ともいう）を出力する機能を有する。信号線駆動回路２２は、信号線ＳＬを介して、表示部１１が有する画素１２にアナログ信号である映像信号を供給する機能を有する。例えば信号線駆動回路２２として、シフトレジスタ回路とバッファ回路を組み合わせた構成を有することができる。また、表示装置１０は、信号線ＳＬに接続するデマルチプレクサ回路を有していてもよい。なお、信号線駆動回路２２をソースドライバと呼ぶ場合もある。
〈タッチセンサ駆動回路〉
タッチセンサ駆動回路２３は、配線ＣＬｘを介して、タッチセンサ１４に電気的に接続される。タッチセンサ駆動回路２３は、タッチセンサ１４が有するセンサ素子を駆動する信号を出力する機能を有する。タッチセンサ駆動回路２３としては、例えばシフトレジスタ回路とバッファ回路を組み合わせた構成を用いることができる。
〈タッチセンサ検出回路〉
タッチセンサ検出回路２４は、配線ＣＬｙを介して、タッチセンサ１４に電気的に接続される。タッチセンサ検出回路２４は、タッチセンサ１４が有するセンサ素子からの出力信号を回路２１＿１に出力する機能を有する。例えばタッチセンサ検出回路２４として、増幅回路と、アナログデジタル変換回路（ＡＤＣ：Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を有する構成を用いることができる。タッチセンサ検出回路２４は、タッチセンサ１４から出力されるアナログ信号を、デジタル信号に変換して回路２１＿１に出力する。
図１において、ＩＣ２０＿１は表示部１１の端部に存在する画素１２に接続されているが、これに限定されず、ＩＣ２０＿１は、表示部１１の中央あるいはそれ以外の場所に存在する画素１２と接続されていてもよい。
〈画像処理回路、ＲＡＭ〉
回路２１＿１は画像処理回路２５＿１及びＲＡＭ２６＿１を有する。同様に、回路２１＿ｍは画像処理回路２５＿ｍ及びＲＡＭ２６＿ｍを有する。なお、以下では画像処理回路２５＿１乃至２５＿ｍをまとめて画像処理回路２５と呼称し、ＲＡＭ２６＿１乃至２６＿ｍをまとめてＲＡＭ２６と呼称する場合がある。
画像処理回路２５は、ホスト１６からの命令に従い、映像信号を生成する機能を有する。また画像処理回路２５は、表示部１１の仕様に合わせて映像信号に信号処理を施し、アナログ映像信号に変換し、信号線駆動回路２２に供給する機能を有する。また画像処理回路２５＿１は、ホスト１６からの命令に従い、タッチセンサ駆動回路２３に出力する駆動信号を生成する機能を有する。また、画像処理回路２５＿１は、タッチセンサ検出回路２４から入力された信号を解析し、位置情報としてホスト１６に出力する機能を有する。
ＲＡＭ２６は、画像処理回路２５が処理を行うために必要なデータを保持する機能を有する。
画像処理回路２５としては、例えばプロセッサを有する構成とすることができる。例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のマイクロプロセッサを用いることができる。またこれらマイクロプロセッサをＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって実現した構成としてもよい。プロセッサにより種々のプログラムからの命令を解釈し実行することで、各種のデータ処理やプログラム制御を行う。
〈〈ホスト〉〉
ホスト１６は、ＣＰＵ２７及びタイミングコントローラ２８を有する。
〈タイミングコントローラ〉
タイミングコントローラ２８は、表示部１１の書き換えのタイミングを決定する各種の同期信号が入力される。同期信号としては、例えば水平同期信号、垂直同期信号、および基準クロック信号等があり、タイミングコントローラ２８は、これらの信号から走査線駆動回路１３、信号線駆動回路２２及びタッチセンサ駆動回路２３の制御信号を生成する。またタイミングコントローラ２８は、タッチセンサ検出回路２４が信号を出力するタイミングを規定する信号を生成する機能を有していてもよい。ここで、タイミングコントローラ２８は、走査線駆動回路１３に出力する信号と、タッチセンサ駆動回路２３に出力する信号とに、それぞれ同期させた信号を出力することが好ましい。特に、表示部１１のデータを書き換える期間と、タッチセンサ１４でセンシングする期間を、それぞれ分けることが好ましい。例えば、１フレーム期間を、表示部１１のデータを書き換える期間と、センシングする期間とに分けて表示装置１０を駆動することができる。また、例えば１フレーム期間中に２以上のセンシングの期間を設けることで、検出感度及び検出精度を高めることが可能になる。
〈ＣＰＵ〉
ＣＰＵ２７は、命令を実行し、表示装置１０を統括的に制御するための機能を有する。ＣＰＵ２７が実行する命令は、外部から入力される命令、および内部メモリに格納された命令である。ＣＰＵ２７は、タイミングコントローラ２８、画像処理回路２５を制御する信号を生成する。
タイミングコントローラ２８を、ホスト１６に含めることで、ＩＣ２０にタイミングコントローラを含める必要がない。そのため、ＩＣの占有面積を小さくすることが可能になる。また、ＩＣの価格を低く抑えることが可能になる。また、複数のＩＣのタイミング制御を１つのタイミングコントローラで行うことが可能になる。
〈〈タッチセンサ〉〉
タッチセンサ１４は、被検知体の表示装置１０への接触、または近接を検知する複数のセンサ素子を有する。タッチセンサ１４に用いることが可能なタッチセンサの方式としては、例えば静電容量方式を適用できる。静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検出が可能となるため好ましい。
なおこれに限られず、指やスタイラスなどの被検知体の近接、または接触を検知することのできる様々な方式のセンサをタッチセンサ１４に適用することもできる。例えばセンサの方式としては、静電容量方式以外にも、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式など様々な方式を用いることができる。
〈タッチセンサの一例〉
図２（Ａ）は、タッチセンサ１４の一例として相互容量方式のタッチセンサを用いた場合の構成例を示すブロック図である。なお図２（Ａ）では、一例として、パルス電圧が与えられる配線ＣＬｘをＸ１−Ｘ６の６本の配線、電流の変化を検知する配線ＣＬｙをＹ１−Ｙ６の６本の配線として示している。なお、配線の数は、これに限定されない。また図２（Ａ）は、配線ＣＬｘおよび配線ＣＬｙが重畳すること、または、配線ＣＬｘおよび配線ＣＬｙが近接して配置されることで形成される容量２９を図示している。
タッチセンサ駆動回路２３は、一例としては、Ｘ１−Ｘ６の配線に順にパルス電圧を印加するための回路である。Ｘ１−Ｘ６の配線にパルス電圧が印加されることで、容量２９を形成する配線ＣＬｘおよび配線ＣＬｙの間に電界が生じる。そしてパルス電圧によって容量２９に電流が流れる。この配線間に生じる電界が、指やスタイラスなどのタッチによる遮蔽等により変化する。つまり、指やスタイラスなどのタッチなどにより、容量２９の容量値が変化する。このように、指やスタイラスなどのタッチなどにより、容量値に変化を生じさせることを利用して、被検知体の近接、または接触を検出することができる。
タッチセンサ検出回路２４は、容量２９での容量値の変化による、Ｙ１−Ｙ６の配線での電流の変化を検出するための回路である。Ｙ１−Ｙ６の配線では、被検知体の近接または接触がないと検出される電流値に変化はないが、検出する被検知体の近接または接触により容量値が減少する場合には電流値が減少する変化を検出する。なお電流の検出は、電流量の総和を検出してもよい。その場合には、積分回路等を用いて検出を行えばよい。または、電流のピーク値を検出してもよい。その場合には、電流を電圧に変換して、電圧値のピーク値を検出してもよい。
図２（Ｂ）は、タッチセンサ１４における入出力波形のタイミングチャートを示す。図２（Ｂ）は、１フレーム期間で各行列での被検知体の検出を行うものとする。また図２（Ｂ）は、被検知体を検出しない場合（非タッチ）と被検知体を検出する場合（タッチ）との２つの場合について示している。なおＹ１−Ｙ６の配線については、検出される電流値に対応する電圧値とした波形を示している。なお、表示部１１における表示動作のタイミングと、タッチセンサ１４のタイミングは、同期させて動作することが望ましいが、図２（Ｂ）では、説明を単純にするために表示動作とは同期させていない場合の例を示す。
Ｘ１−Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧にしたがってＹ１−Ｙ６の配線での波形が変化する。被検知体の近接または接触がない場合には、Ｘ１−Ｘ６の配線の電圧の変化に応じてＹ１−Ｙ６の波形が一様に変化する。一方、被検知体が近接または接触する箇所では、電流値が減少するため、これに対応する電圧値の波形も変化する。
このように、容量値の変化を検出することにより、被検知体の近接または接触を検知することができる。なお、指やスタイラスなどの被検知体は、タッチセンサや表示装置に接触せず、近接した場合でも、信号が検出される場合がある。
また、図２（Ａ）ではタッチセンサとして配線の交差部に容量２９のみを設けるパッシブマトリクス型のタッチセンサの構成を示したが、トランジスタと容量とを備えたアクティブマトリクス型のタッチセンサとしてもよい。
〈〈表示装置のその他の構成例〉〉
図１に示すタイミングコントローラ２８は、ＩＣ２０に含めてもよい。その場合の回路図を図３に示す。
図３において、回路２１＿１はタイミングコントローラ２８＿１を有し、回路２１＿２はタイミングコントローラ２８＿２を有し、回路２１＿ｍはタイミングコントローラ２８＿ｍを有している。また、ＩＣ２０＿１は、端子Ｇｔ１及び配線ＧＤＬを介して、走査線駆動回路１３に電気的に接続され、ＩＣ２０＿２は、端子Ｇｔ２及び配線ＧＤＬを介して、走査線駆動回路１３に電気的に接続され、ＩＣ２０＿ｍは、端子Ｇｔｍ及び配線ＧＤＬを介して、走査線駆動回路１３に電気的に接続されている。上記の点で、図３は、図１と異なる。
タイミングコントローラは高電圧で動作させる必要があるのに対して、ＣＰＵは低電圧で動作させる必要がある。そのため、図１のホスト１６は昇圧回路が必要になり、ホスト１６の回路構成が複雑になる。図３のように、タイミングコントローラをＩＣ２０に含めることで、ホスト１６の回路構成を単純にすることが可能になる。
〈〈ＩＣの配置例〉〉
図４（Ａ）は表示装置１０の模式図である。図４（Ａ）は、表示部１１及びタッチセンサ１４とその周辺回路の位置関係を示している。図４に示す模式図は、基板１８上に、表示部１１、タッチセンサ１４、走査線駆動回路１３Ｌ、走査線駆動回路１３Ｒ、デマルチプレクサ１５、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔｓ）１９、ＩＣ２０＿１、ＩＣ２０＿２及びＩＣ２０＿３を有する。中央にＩＣ２０＿１が配置され、その両隣にＩＣ２０＿２及び２０＿３が配置されている。ＩＣ２０＿１乃至２０＿３はＦＰＣ１９を介して、ホスト１６に接続されている。タッチセンサ１４は、図４（Ａ）のように、基板１８上に表示部１１と同じ位置に形成されていてもよいし、基板１８と異なる基板に形成されていてもよい。
なお、ＩＣ２０は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式またはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などの実装方法により設けてもよい。図４（Ｂ）は、ＩＣ２０＿１乃至２０＿３を、ＦＰＣ１９上に配置した例を示している。ＩＣ２０をＦＰＣ１９上に配置することで、基板１８の面積を小さくすることが可能になり、表示装置１０を小型化することができる。
なお、図４（Ａ）、（Ｂ）は、一例として３つのＩＣを持つ例を示しているがこれに限定されない。表示装置１０は４個以上のＩＣを有することが可能である。また、図４は、１つのＦＰＣにＩＣ２０＿１乃至２０＿３が接続されている例を示しているが、これに限定されない。それぞれのＩＣごとに、異なるＦＰＣを設けてもよい。
図４（Ａ）、（Ｂ）に示すようにＩＣ２０＿１は、中央または中央付近に配置することが好ましい。ＩＣ２０＿１を中央または中央付近に配置することで、配線ＣＬｙの配線抵抗が左右均等になり、信号処理が容易になる。なお、ＩＣ２０＿１の位置はこれに限定されない。ＩＣ２０＿２を中央または中央付近に配置する場合もあるし、ＩＣ２０＿３を中央または中央付近に配置する場合もある。
図５乃至図７は、ＩＣ２０＿１乃至２０＿３を基板１８に実装したときの、ＩＣ２０＿１乃至２０＿３が有する端子の配置例を示す模式図である。図５乃至図７は、ＩＣ２０＿１乃至２０＿３のそれぞれの底面における、端子の配置例を示している。なお、底面とは、それぞれのＩＣが有する面において、基板１８と向かい合う面のことを表す。ＩＣ２０＿１は、端子Ｓｔ１、端子Ｒｔ１、端子Ｔｔ１及び端子Ｈｔ１を有する。ＩＣ２０＿２は、端子Ｓｔ２及び端子Ｈｔ２を有する。ＩＣ２０＿３は、端子Ｓｔ３及び端子Ｈｔ３を有する。
図１に示すように、ＩＣ２０＿１は、端子Ｓｔ１を介して信号線ＳＬに電気的に接続され、端子Ｈｔ１を介してホスト１６に電気的に接続され、端子Ｔｔ１を介して配線ＣＬｘに電気的に接続され、端子Ｒｔ１を介して配線ＣＬｙに電気的に接続される。ＩＣ２０＿２は、端子Ｓｔ２を介して信号線ＳＬに電気的に接続され、端子Ｈｔ２を介してホスト１６に電気的に接続される。ＩＣ２０＿３は、端子Ｓｔ３を介して信号線ＳＬに電気的に接続され、端子Ｈｔ３を介してホスト１６に電気的に接続される。
図５乃至図７において、ＩＣ２０＿１乃至２０＿３の底面は、それぞれ、第１の辺、及び、第１の辺の対辺に位置する第２の辺を有する。ＩＣ２０＿１は第１の辺において端子Ｓｔ１を有し、第２の辺において端子Ｈｔ１を有する。同様に、ＩＣ２０＿２は第１の辺において端子Ｓｔ２を有し、第２の辺において端子Ｈｔ２を有する。同様に、ＩＣ２０＿３は第１の辺において端子Ｓｔ３を有し、第２の辺において端子Ｈｔ３を有する。
図５（Ａ）乃至（Ｃ）において、ＩＣ２０＿１は、第１の辺に端子Ｒｔ１、Ｔｔ１及びＳｔ１を有し、第２の辺に端子Ｈｔ１を有している。さらに、図５（Ａ）において、端子Ｒｔ１と端子Ｓｔ１が端子Ｔｔ１を間に介して配置され、図５（Ｂ）において、端子Ｒｔ１と端子Ｔｔ１が端子Ｓｔ１を間に介して配置され、図５（Ｃ）において、端子Ｔｔ１と端子Ｓｔ１が端子Ｒｔ１を間に介して配置されている。
タッチセンサ１４から出力されたアナログ信号は、配線ＣＬｙ及び端子Ｒｔ１を介して、タッチセンサ検出回路２４に入力される。タッチセンサ検出回路２４がアナログ信号を正しく検出するためには、配線ＣＬｙ、端子Ｒｔ１及びタッチセンサ検出回路２４を、ノイズの発生源から遠ざける必要がある。一方で、信号線ＳＬは寄生容量が大きいためノイズを多く含む。そのため、信号線ＳＬに電気的に接続されている端子Ｓｔ１はノイズの発生源になり得る。
図５（Ａ）の構成は、端子Ｒｔ１と端子Ｓｔ１が、端子Ｔｔ１を介して、互いに離れた位置にあるので好ましい。また、図５（Ｂ）、（Ｃ）においても、端子Ｒｔ１と端子Ｓｔ１との間に、十分な距離を設けることが好ましい。図５（Ａ）乃至（Ｃ）の構成にすることで、端子Ｒｔ１はノイズの影響を受けにくくなり、表示装置１０はより高い精度で、センシングを行うことが可能になる。
図６（Ａ）乃至（Ｄ）において、ＩＣ２０＿１は第１の辺に、端子Ｓｔ１と、端子Ｔｔ１または端子Ｒｔ１の一方とを有し、第２の辺に、端子Ｈｔ１と、端子Ｔｔ１または端子Ｒｔ１の他方とを有する。
図６（Ａ）、（Ｃ）の構成は、端子Ｒｔ１が端子Ｓｔ１の対辺に位置し、端子Ｒｔ１と端子Ｓｔ１との間に距離が設けられているので好ましい。また、図６（Ｂ）、（Ｄ）においても、端子Ｒｔ１と端子Ｓｔ１との間に、十分な距離を設けることが好ましい。図６（Ａ）乃至（Ｄ）の構成にすることで、端子Ｒｔ１はノイズの影響を受けにくくなり、表示装置１０はより高い精度で、センシングを行うことが可能になる。
図７（Ａ）乃至（Ｃ）において、ＩＣ２０＿１は、第１の辺に端子Ｓｔ１を有し、第２の辺に端子Ｈｔ１、端子Ｔｔ１及び端子Ｒｔ１を有する。
図７（Ａ）乃至（Ｃ）の構成は、端子Ｒｔ１が端子Ｓｔ１の対辺に位置し、端子Ｒｔ１と端子Ｓｔ１との間に距離が設けられているので好ましい。図７（Ａ）乃至（Ｃ）の構成にすることで、端子Ｒｔ１はノイズの影響を受けにくくなり、表示装置１０はより高い精度で、センシングを行うことが可能になる。
なお、図４乃至図７に示す構成は、図３の表示装置１０にも適用可能である。その場合、ＩＣ２０＿１は端子Ｇｔ１を適切な位置に設ければよい。また、ＩＣ２０＿２は端子Ｇｔ２を適切な位置に設ければよい。ＩＣ２０＿３は端子Ｇｔ３を適切な位置に設ければよい。特に、端子Ｇｔ１は、端子Ｓｔ１と端子Ｒｔ１の間に設ければよい。上述の構成にすることで、端子Ｒｔ１は端子Ｓｔ１から遠ざけられ、ノイズを受けにくくなり、表示装置１０はより高い精度で、センシングを行うことが可能になる。
以上、本実施の形態に示す表示装置を用いることで、４Ｋ、８Ｋまたはそれ以上の画素数を有し、且つ、表示部の駆動回路とタッチセンサの駆動回路が１つのＩＣで作製されたタッチセンサ付き表示装置を提供することが可能になる。また、高精度なタッチセンサを有する表示装置を提供することが可能になる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る表示装置の構成例について説明を行う。
〈〈表示装置１００の構成例〉〉
図８は、本発明の一態様の表示装置１００の構成例を示す回路ブロック図である。表示装置１００は、表示部１１と、タッチセンサ１４と、走査線駆動回路１３と、ＩＣ２００＿１及びＩＣ２００＿２と、ホスト１６とを有する。
ＩＣ２００＿１は、回路２１＿１、信号線駆動回路２２＿１及びタッチセンサ駆動回路２３を有する。ＩＣ２００＿２は、回路２１＿２、信号線駆動回路２２＿２及びタッチセンサ検出回路２４を有する。回路２１＿１は画像処理回路２５＿１及びＲＡＭ２６＿１を有する。回路２１＿２は画像処理回路２５＿２及びＲＡＭ２６＿２を有する。なお、以下において、ＩＣ２００＿１、２００＿２をまとめてＩＣ２００と呼称する場合がある。
ＩＣ２００＿１は、端子Ｓｔ１を介して信号線ＳＬに電気的に接続され、端子Ｈｔ１を介してホスト１６に電気的に接続され、端子Ｔｔ１を介して配線ＣＬｘに電気的に接続される。ＩＣ２００＿２は、端子Ｒｔ１を介して配線ＣＬｙに電気的に接続され、端子Ｓｔ２を介して信号線ＳＬに電気的に接続され、端子Ｈｔ２を介してホスト１６に電気的に接続される。
表示装置１００は、タッチセンサ駆動回路２３とタッチセンサ検出回路２４が、それぞれ異なるＩＣに設けられている点で、実施の形態１に示す表示装置１０と異なる。表示装置１００のその他の構成要素の詳細は、実施の形態１に示す表示装置１０の記載を参照すればよい。
表示装置１０と同様に、表示装置１００は複数のＩＣを有することで、ＩＣを基板（またはフィルムなど）に圧着する際に１つのＩＣにかかる荷重を小さくし、ＩＣの実装を容易にすることができる。
タッチセンサ検出回路２４は、アナログ信号を扱うため、ノイズの発生源から遠ざけることが好ましい。一方で、配線ＣＬｘは寄生容量が大きくノイズを含み、配線ＣＬｘに接続されたタッチセンサ駆動回路２３はノイズの発生源になり得る。そのため、タッチセンサ検出回路２４とタッチセンサ駆動回路２３は、分離されていることが好ましい。特に、図８に示すように、タッチセンサ検出回路２４とタッチセンサ駆動回路２３は、それぞれ異なるＩＣに設けられていることが好ましい。上述の構成にすることで、タッチセンサ検出回路２４はノイズの影響を受けにくくなり、表示装置１００はより高い精度で、センシングを行うことが可能になる。
図９（Ａ）、（Ｂ）は、タッチセンサ１４を構成する配線ＣＬｘ、ＣＬｙのレイアウトの一例を示す模式図である。なお、理解を容易にするために、表示部１１、走査線駆動回路１３Ｌ、走査線駆動回路１３Ｒ、デマルチプレクサ１５等は省略されている。図９（Ａ）は、タッチセンサ駆動回路２３及びタッチセンサ検出回路２４が、それぞれ異なる２つのＩＣ（ＩＣ２００＿１、ＩＣ２００＿２）に設けられている場合を示し、図９（Ｂ）は、タッチセンサ駆動回路２３及びタッチセンサ検出回路２４が、１つのＩＣ（ＩＣ２００＿１）に設けられている場合を示している。図９（Ａ）、（Ｂ）を比較すると、図９（Ａ）の方が、配線ＣＬｘの長さが短い。配線ＣＬｘの長さが短いと、配線ＣＬｘの寄生容量と抵抗を小さくできるため好ましい。上述のように、タッチセンサを構成する配線のレイアウトの観点からも、タッチセンサ駆動回路２３及びタッチセンサ検出回路２４はそれぞれ異なるＩＣに設ける方が好ましい。
図８に示す表示装置１００において、ホスト１６は、ＣＰＵ２７及びタイミングコントローラ２８を有する。タイミングコントローラ２８をＩＣ２００に含めないことで、ＩＣの占有面積を小さくすることが可能になる。また、ＩＣの価格を低く抑えることが可能になる。また、複数のＩＣのタイミング制御を１つのタイミングコントローラで行うことが可能になる。
図１０は、タイミングコントローラ２８をＩＣ２００に含めた場合の回路ブロック図である。図１０において、回路２１＿１はタイミングコントローラ２８＿１を有し、回路２１＿２はタイミングコントローラ２８＿２を有している。ＩＣ２００＿１は、端子Ｇｔ１及び配線ＧＤＬを介して、走査線駆動回路１３に電気的に接続され、ＩＣ２００＿２は、端子Ｇｔ２及び配線ＧＤＬを介して、走査線駆動回路１３に電気的に接続されている。
タイミングコントローラは高電圧で動作させる必要があるのに対して、ＣＰＵは低電圧で動作させる必要がある。そのため、図８のホスト１６は昇圧回路が必要になり、ホスト１６の回路構成が複雑になる。図１０のように、タイミングコントローラをＩＣ２００に含めることで、ホスト１６の回路構成を単純にすることが可能になる。
図８に示す表示装置１００は、２個以上のＩＣを有していてもよい。その場合の回路ブロック図を図１１に示す。図１１に示す表示装置１００は、ＩＣ２００＿１及びＩＣ２００＿２に加えてＩＣ２００＿３乃至２００＿ｎを有している（ｎは３以上の整数）。ＩＣ２００＿３は、信号線駆動回路２２＿３及び回路２１＿３を有している。回路２１＿３は、画像処理回路２５＿３とＲＡＭ２６＿３を有している。同様に、ＩＣ２００＿ｎは、信号線駆動回路２２＿ｎ及び回路２１＿ｎを有している。回路２１＿ｎは、画像処理回路２５＿ｎとＲＡＭ２６＿ｎを有している。
表示部１１が、高い画素数を有する場合、信号線ＳＬの本数が多くなり、２つのＩＣでは、全ての信号線ＳＬに対応することが難しい場合がある。その際は、図１１に示すように、３つ以上のＩＣを設けることが好ましい。
〈〈ＩＣ２００の配置例〉〉
図１２（Ａ）は表示装置１００の模式図である。図１２（Ａ）は、表示部１１及びタッチセンサ１４とその周辺回路の位置関係を示している。図１２に示す模式図は、基板１８上に、表示部１１、タッチセンサ１４、走査線駆動回路１３Ｌ、走査線駆動回路１３Ｒ、デマルチプレクサ１５、ＦＰＣ１９、ＩＣ２００＿１及びＩＣ２００＿２を有する。ＩＣ２００＿１、２００＿２はＦＰＣ１９を介して、ホスト１６に接続されている。タッチセンサ１４は、図１２のように、基板１８上に表示部１１と同じ位置に形成されていてもよいし、基板１８と異なる基板に形成されていてもよい。
なお、ＩＣ２００は、ＣＯＦ方式またはＴＣＰなどの実装方法により設けてもよい。図１２（Ｂ）は、ＩＣ２００＿１、２００＿２をＦＰＣ１９上に配置した例を示している。ＩＣ２００をＦＰＣ１９上に配置することで、基板１８の面積を小さくすることが可能になり、表示装置１００を小型化することができる。
なお、図１２（Ａ）、（Ｂ）は、一例として２つのＩＣを持つ例を示しているがこれに限定されない。表示装置１０は図１１に示すように３個以上のＩＣを有することが可能である。また、図１２（Ａ）、（Ｂ）は、１つのＦＰＣに２つのＩＣが接続されている例を示しているが、これに限定されない。それぞれのＩＣごとに、異なるＦＰＣを設けてもよい。
図１３（Ａ）乃至（Ｄ）は、ＩＣ２００＿１、２００＿２を基板１８に実装したときの、ＩＣ２００＿１、２００＿２が有する端子の配置例を示す模式図である。図１３（Ａ）乃至（Ｄ）は、ＩＣ２００＿１、２００＿２のそれぞれの底面における、端子の配置例を示している。なお、底面とは、それぞれのＩＣが有する面において、基板１８と向かい合う面のことを表す。ＩＣ２００＿１は、端子Ｓｔ１、端子Ｔｔ１及び端子Ｈｔ１を有する。ＩＣ２００＿２は、端子Ｓｔ２、端子Ｒｔ１及び端子Ｈｔ２を有する。
図８に示すように、ＩＣ２００＿１は、端子Ｓｔ１を介して信号線ＳＬに電気的に接続され、端子Ｈｔ１を介してホスト１６に電気的に接続され、端子Ｔｔ１を介して配線ＣＬｘに電気的に接続される。ＩＣ２００＿２は、端子Ｓｔ２を介して信号線ＳＬに電気的に接続され、端子Ｈｔ２を介してホスト１６に電気的に接続され、端子Ｒｔ１を介して配線ＣＬｙに電気的に接続される。
図１３（Ａ）乃至（Ｄ）において、ＩＣ２００＿１、２００＿２の底面は、それぞれ、第１の辺および第１の辺の対辺に位置する第２の辺を有する。
図１３（Ａ）において、ＩＣ２００＿１は、第１の辺に端子Ｔｔ１及び端子Ｓｔ１を有し、第２の辺に端子Ｈｔ１を有している。ＩＣ２００＿２は、第１の辺に端子Ｒｔ１及び端子Ｓｔ２を有し、第２の辺に端子Ｈｔ２を有している。
図１３（Ｂ）において、ＩＣ２００＿１は、第１の辺に端子Ｔｔ１及び端子Ｓｔ１を有し、第２の辺に端子Ｈｔ１を有している。ＩＣ２００＿２は、第１の辺に端子Ｓｔ２を有し、第２の辺に端子Ｒｔ１及び端子Ｈｔ２を有している。
図１３（Ｃ）において、ＩＣ２００＿１は、第１の辺に端子Ｓｔ１を有し、第２の辺に端子Ｔｔ１及び端子Ｈｔ１を有している。ＩＣ２００＿２は、第１の辺に端子Ｒｔ１及び端子Ｓｔ２を有し、第２の辺に端子Ｈｔ２を有している。
図１３（Ｄ）において、ＩＣ２００＿１は、第１の辺に端子Ｓｔ１を有し、第２の辺に端子Ｔｔ１及び端子Ｈｔ１を有している。ＩＣ２００＿２は、第１の辺に端子Ｓｔ２を有し、第２の辺に端子Ｒｔ１及び端子Ｈｔ２を有している。
タッチセンサ１４から出力されたアナログ信号は、配線ＣＬｙ及び端子Ｒｔ１を介して、タッチセンサ検出回路２４に入力される。タッチセンサ検出回路２４がアナログ信号を正しく検出するためには、配線ＣＬｙ、端子Ｒｔ１及びタッチセンサ検出回路２４を、ノイズの発生源から遠ざける必要がある。一方で、信号線ＳＬは寄生容量が大きいためノイズを多く含む。そのため、信号線ＳＬに電気的に接続されている端子Ｓｔ１及び端子Ｓｔ２はノイズの発生源になり得る。また、配線ＣＬｘも寄生容量が大きくノイズを多く含む。そのため、配線ＣＬｘに接続されている端子Ｔｔ１もノイズの発生源になり得る。
図１３（Ａ）乃至（Ｄ）の構成は、端子Ｒｔ１と端子Ｔｔ１が異なるＩＣに設けられ、互いに離れた位置にあるので好ましい。図１３（Ａ）乃至（Ｄ）の構成にすることで、端子Ｒｔ１はノイズの影響を受けにくくなり、表示装置１００はより高い精度で、センシングを行うことが可能になる。
また、図１３（Ｂ）、（Ｄ）の構成は、端子Ｒｔ１と端子Ｓｔ２が、互いに離れた位置にあるので好ましい。図１３（Ｂ）、（Ｄ）の構成にすることで、端子Ｒｔ１はノイズの影響を受けにくくなり、表示装置１００はより高い精度で、センシングを行うことが可能になる。
なお、図１２及び図１３に示す構成は、図１０の表示装置１００にも適用可能である。その場合、ＩＣ２００＿１は配線ＧＤＬとの電気的な接続を担う端子Ｇｔ１を適切な位置に設ければよい。また、ＩＣ２００＿２は配線ＧＤＬとの電気的な接続を担う端子Ｇｔ２を適切な位置に設ければよい。特に、端子Ｇｔ２は、端子Ｓｔ２と端子Ｒｔ１の間に設ければよい。上述の構成にすることで、端子Ｒｔ１は端子Ｓｔ２から遠ざけられ、ノイズを受けにくくなり、表示装置１００はより高い精度で、センシングを行うことが可能になる。
以上、本実施の形態に示す表示装置を用いることで、４Ｋ、８Ｋまたはそれ以上の画素数を有し、且つ、表示部の駆動回路とタッチセンサの駆動回路が１つのＩＣで作製されたタッチセンサ付き表示装置を提供することが可能になる。また、高精度なタッチセンサを有する表示装置を提供することが可能になる。
（実施の形態３）
本実施の形態では、上記実施の形態に示した表示装置に適用可能なセンシング方式について説明を行う。
〈〈センシングの方式〉〉
図１４乃至図２１は、表示装置１０または表示装置１００のセンシング方式を説明する断面模式図である。図１４乃至図２１は、タッチセンサ１４として、相互容量方式のタッチセンサを用いた場合の構成例を示している。図１４乃至図１６は、画素１２に設けられる表示素子として液晶素子を適用した例を示し、図１７乃至図２１は、画素１２に設けられる表示素子としてＥＬ素子を適用した例を示す。なお、図１４乃至図２１は模式図であり、説明を単純にするために幾つかの構成要素は省略されている。
〈液晶素子の場合〉
図１４（Ａ）に示す表示装置は、基板１８、基板３０、ＦＰＣ１９、ＩＣ２０（またはＩＣ２００）、液晶素子３２、着色膜３１、導電膜３３、導電膜３８、導電膜３９等を有する。液晶素子３２は、導電膜３４、導電膜３５及び液晶３６により構成される。ここでは液晶素子３２としてＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子を用いた場合の例を示している。導電膜３４上には絶縁膜３７を介して導電膜３５が配置されている。導電膜３５は一例として櫛歯状の上面形状、またはスリットが設けられた上面形状（平面形状ともいう）を有する。導電膜３４および導電膜３５は、一方がコモン電極として機能し、他方が画素電極として機能する。
なお、図示されていないが基板１８と導電膜３４の間には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）など、トランジスタを有することが好ましい。
タッチセンサは、基板３０側に設けられた導電膜３３と、液晶素子３２の一対の電極の一方として機能する導電膜３４との間に形成される容量を利用して検知することができる。すなわち、導電膜３３は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜３４は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。このような構成とすることで、液晶素子３２の一方の電極を、タッチセンサと兼ねることができる。従って、工程を簡略化し、製造コストを低減することが可能になる。
また、導電膜３３は、ＦＰＣ１９を介してＩＣ２０（またはＩＣ２００）に電気的に接続される。導電膜３４は、導電膜３８を介してＩＣ２０（またはＩＣ２００）に電気的に接続される。ＩＣ２０（またはＩＣ２００）は、導電膜３９及びＦＰＣ１９を介してホスト１６に電気的に接続される。なお、導電膜３８及び導電膜３９は、導電膜３４と同一の工程で形成されてもよい。
図１４（Ａ）に示す表示装置は、導電膜３３と導電膜３５との間に形成される容量でタッチセンサを形成してもよい。すなわち、導電膜３３は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜３５は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。その場合の例を図１４（Ｂ）に示す。図１４（Ｂ）において、導電膜３３は、ＦＰＣ１９を介してＩＣ２０（またはＩＣ２００）に電気的に接続される。導電膜３５は、基板１８上に形成された導電膜（図示せず）を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１４（Ａ）及び図１４（Ｂ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図６（Ａ）乃至（Ｄ）のように、端子Ｒｔ１が、端子Ｔｔ１の対辺に位置する構成が好ましい。
図１４（Ａ）及び図１４（Ｂ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｂ）及び図１３（Ｃ）に示す配置が好ましい。
図１４（Ｃ）に示す表示装置は、図１４（Ａ）の構成から、導電膜３３を取り除き、導電膜３４で構成される一対の配線（導電膜３４ａ、導電膜３４ｂ）との間に形成される容量でタッチセンサを構成した例である。すなわち、導電膜３４ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜３４ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。このような構成とすることで、図１４（Ａ）に示す構成よりもさらに工程を簡略化することができる。導電膜３４ａは、導電膜３８を介してＩＣ２０（またはＩＣ２００）に電気的に接続され、導電膜３４ｂは、基板１８上に形成された導電膜（図示せず）を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１４（Ｃ）に示す表示装置は、導電膜３５で構成される一対の配線（導電膜３５ａ、導電膜３５ｂ）との間に形成される容量でタッチセンサを形成してもよい。すなわち、導電膜３５ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜３５ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。その場合の例を図１４（Ｄ）に示す。図１４（Ｄ）において、導電膜３５ａ及び導電膜３５ｂは、基板１８上に形成された導電膜（図示せず）を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１４（Ｃ）及び図１４（Ｄ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図５（Ａ）乃至（Ｃ）のように、端子Ｓｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図１４（Ｃ）及び図１４（Ｄ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ａ）に示す配置が好ましい。
図１５（Ａ）に示す表示装置は、図１４（Ａ）の構成において、基板３０の上に、導電膜３３の代わりに導電膜４０、導電膜４１及び絶縁膜４３を形成し、導電膜４１と導電膜４０との間に形成される容量でタッチセンサを形成した例である。すなわち、導電膜４１は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜４０は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。図１５（Ａ）において、導電膜４１及び導電膜４０はＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１５（Ａ）に示す表示装置は、導電膜４１で形成される一対の配線（導電膜４１ａ、導電膜４１ｂ）との間に形成される容量でタッチセンサを形成してもよい。すなわち、導電膜４１ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜４１ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。その場合の例を図１５（Ｂ）に示す。図１５（Ｂ）において、導電膜４１ａ及び導電膜４１ｂはＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１５（Ａ）、（Ｂ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図７（Ａ）乃至（Ｃ）のように、端子Ｈｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図１５（Ａ）、（Ｂ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｄ）に示す配置が好ましい。
図１４（Ａ）乃至（Ｄ）に示したセンシング方式は、基板１８上にタッチセンサの電極を形成するため、同じく基板１８上に形成するＴＦＴ工程の歩留まりを低下させてしまう。図１５（Ａ）、（Ｂ）に示す構成は、タッチセンサを基板３０上に形成するため、ＴＦＴとは別の工程でタッチセンサが作製される。そのため、図１５（Ａ）、（Ｂ）に示す構成は、ＴＦＴ工程に影響を与えず、高い歩留まりで表示装置を作製することができる。
図１６（Ａ）に示す表示装置は、図１４（Ａ）の構成において、導電膜３３を取り除き、基板３０と着色膜３１との間に、導電膜４４、導電膜４５及び絶縁膜４６を形成し、導電膜４４と導電膜４５との間に形成される容量でタッチセンサを形成した例である。すなわち、導電膜４４は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜４５は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。図１６（Ａ）において、導電膜４４及び導電膜４５はＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１６（Ａ）に示す表示装置は、導電膜４４で形成される一対の配線（導電膜４４ａ、導電膜４４ｂ）との間に形成される容量でタッチセンサを形成してもよい。すなわち、導電膜４４ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜４４ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。その場合の例を図１６（Ｂ）に示す。図１６（Ｂ）において、導電膜４４ａ及び導電膜４４ｂはＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１６（Ａ）、（Ｂ）に示す表示装置は、着色膜３１を基板３０と導電膜４４の間に設けても良い。その場合の構成例を図１６（Ｃ）に示す。なお、この場合のセンシング方式は、図１６（Ａ）、（Ｂ）と同様である。
図１６（Ａ）乃至（Ｃ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図７（Ａ）乃至（Ｃ）のように、端子Ｈｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図１６（Ａ）乃至（Ｃ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｄ）に示す配置が好ましい。
図１６（Ａ）乃至（Ｃ）に示す構成は、図１５（Ａ）、（Ｂ）に示す構成と同様に、タッチセンサを基板３０上に形成する。そのため、ＴＦＴ工程を複雑にすることなく、高い歩留まりで表示装置を作製することができる。
続いて、画素１２に設けられる表示素子としてＥＬ素子を適用した例を図１７乃至図２１に示す。
〈ＥＬ素子の場合 （トップエミッション型）〉
図１７（Ａ）に示す表示装置は、基板１８、基板７０、ＦＰＣ１９、ＩＣ２０（またはＩＣ２００）、ＥＬ素子７３、絶縁膜７８、絶縁膜８７、導電膜７２、導電膜７９、導電膜８０、導電膜８１、着色膜７１、遮光膜７７等を有する。なお、図示されていないが基板１８とＥＬ素子７３の間には、ＴＦＴなど、トランジスタを有することが好ましい。また、導電膜７９はトランジスタのゲート電極、ソース電極またはドレイン電極としての機能を有することが好ましい。
ＥＬ素子７３は、導電膜７４、ＥＬ層７５、導電膜７６を有する。導電膜７４は、ＥＬ素子７３の陽極または陰極の一方としての機能を有し、導電膜７６は、ＥＬ素子７３の陽極または陰極の他方としての機能を有する。また、導電膜７６は反射膜としての機能を有し、導電膜７４は可視光を透過する機能を有する。ＥＬ層７５は発光層を有し、導電膜７４と導電膜７６の間に電圧を印加すると、ＥＬ層７５に電流が流れ、ＥＬ層７５に含まれる発光層が発光する。ＥＬ層７５が呈する光は、着色膜７１及び基板７０を介して、表示装置の外部に取り出される。図１７（Ａ）に示す表示装置は、いわゆるトップエミッション型の表示装置を備える。なお、絶縁膜７８上に形成されたＥＬ層７５は電流が流れないため発光しない。また、絶縁膜７８と基板７０との間に遮光膜７７を設けてもよい。遮光膜７７を設けることで、表示装置の視認性を向上させることが可能になる。
タッチセンサは、基板７０側に設けられた導電膜７２と、導電膜７９との間に形成される容量を利用して検知することができる。すなわち、導電膜７２は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜７９は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。このように、トランジスタの電極として機能する導電膜を、タッチセンサの電極に兼ねることで、工程を簡略化し、製造コストを低減することが可能になる。
図１７（Ａ）に示すように、絶縁膜７８上の導電膜７４は除去されることが好ましい。なぜなら、絶縁膜７８上に導電膜７４が存在すると、導電膜７４は、導電膜７２と導電膜７９の間に形成される電気力線を遮蔽し、タッチセンサの機能が損なわれてしまうためである。
導電膜７９は、導電膜８０を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。導電膜７２は、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。ＩＣ２０（またはＩＣ２００）は、導電膜８１及びＦＰＣ１９を介してホスト１６に電気的に接続される。なお、導電膜８０及び導電膜８１は、導電膜７９と同一の工程で形成されてもよい。
図１７（Ａ）に示す表示装置は、導電膜７２と導電膜７４との間に形成される容量でタッチセンサを構成してもよい。その場合の例を図１７（Ｂ）に示す。図１７（Ｂ）において、導電膜７２は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜７４は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。導電膜７２は、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。また、導電膜７４は、基板１８上に形成された導電膜（図示せず）を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１７（Ａ）及び図１７（Ｂ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図６（Ａ）乃至（Ｄ）のように、端子Ｒｔ１が、端子Ｔｔ１の対辺に位置する構成が好ましい。
図１７（Ａ）及び図１７（Ｂ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｂ）、（Ｃ）に示す配置が好ましい。
図１７（Ｃ）に示す表示装置は、図１７（Ａ）の構成から、導電膜７２を取り除き、導電膜７９で構成される一対の配線（導電膜７９ａ、導電膜７９ｂ）との間に形成される容量でタッチセンサを構成した例である。すなわち、導電膜７９ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜７９ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。導電膜７９ａは、導電膜８０を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。また、導電膜７９ｂは、基板１８上に形成された導電膜（図示せず）を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。このような構成とすることで、図１７（Ａ）に示す構成よりもさらに工程を簡略化することができる。
図１７（Ｄ）に示す表示装置は、図１７（Ａ）の構成から、導電膜７２を取り除き、導電膜７４と導電膜７９との間に形成される容量でタッチセンサを構成した例である。すなわち、導電膜７４は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜７９は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。導電膜７９は、導電膜８０を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。また、導電膜７４は、基板１８上に形成された導電膜（図示せず）を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。このような構成とすることで、図１７（Ａ）に示す構成よりもさらに工程を簡略化することができる。
図１７（Ｃ）及び図１７（Ｄ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図５（Ａ）乃至（Ｃ）のように、端子Ｓｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図１７（Ｃ）及び図１７（Ｄ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ａ）に示す配置が好ましい。
図１８（Ａ）に示す表示装置は、図１７（Ａ）の構成において、基板７０上に、導電膜７２の代わりに、導電膜８２、導電膜８３及び絶縁膜６９を形成した例である。タッチセンサは導電膜８２と導電膜８３との間に形成される容量で構成されている。すなわち、導電膜８２は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜８３は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。導電膜８２及び導電膜８３は、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１８（Ａ）に示す表示装置は、導電膜８２で形成される一対の配線（導電膜８２ａ、導電膜８２ｂ）との間に形成される容量でタッチセンサを構成してもよい。すなわち、導電膜８２ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜８２ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。その場合の例を図１８（Ｂ）に示す。図１８（Ｂ）において、導電膜８２ａ及び導電膜８２ｂは、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１８（Ａ）、（Ｂ）に示す表示装置は、図１７（Ａ）乃至（Ｄ）に示す構成と異なり、導電膜７４が、タッチセンサの電気力線を遮蔽することがないため、絶縁膜７８上の導電膜７４を除去する必要がない。
また、図１８（Ａ）、（Ｂ）に示す表示装置は、ＴＦＴを基板１８上に形成し、タッチセンサを基板７０上に形成するため、ＴＦＴとタッチセンサがそれぞれ独立した別の工程で作製される。そのため、図１８（Ａ）、（Ｂ）に示す構成は、ＴＦＴ工程を複雑にすることなく、高い歩留まりで表示装置を作製することが可能になる。
図１８（Ａ）及び図１８（Ｂ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図７（Ａ）乃至（Ｃ）のように、端子Ｈｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図１８（Ａ）及び図１８（Ｂ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｄ）に示す配置が好ましい。
図１８（Ａ）、（Ｂ）が、基板７０の外側にタッチセンサを設けた場合に対して、図１９（Ａ）乃至（Ｃ）は、基板７０と導電膜７４との間にタッチセンサを設けた場合の例である。
図１９（Ａ）に示す表示装置は、基板７０と導電膜７４との間に、導電膜８４、導電膜８５、絶縁膜８６、着色膜７１及び遮光膜７７を形成し、導電膜８４と導電膜８５との間に形成される容量でタッチセンサを構成した例である。すなわち、導電膜８４は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜８５は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。導電膜８５及び導電膜８４は、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１９（Ａ）に示す表示装置は、導電膜８４で形成される一対の配線（導電膜８４ａ、導電膜８４ｂ）との間に形成される容量でタッチセンサを形成してもよい。すなわち、導電膜８４ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜８４ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。その場合の例を図１９（Ｂ）に示す。図１９（Ｂ）において、導電膜８４ａ及び導電膜８４ｂは、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図１９（Ａ）、（Ｂ）に示す表示装置は、導電膜８５と導電膜７４との間に、着色膜７１及び遮光膜７７を有しているが、導電膜８４と基板７０の間に、着色膜７１及び遮光膜７７を設けてもよい。その場合の例を図１９（Ｃ）に示す。なお、図１９（Ｃ）のセンシング方式は、図１９（Ａ）、（Ｂ）と同様である。
図１９（Ａ）乃至（Ｃ）に示す表示装置は、導電膜７４が、タッチセンサの電気力線を遮蔽することがないため、絶縁膜７８上の導電膜７４を除去する必要がない。
また、図１９（Ａ）乃至（Ｃ）に示す表示装置は、ＴＦＴを基板１８上に形成し、タッチセンサを基板７０上に形成するため、ＴＦＴとタッチセンサがそれぞれ独立した別の工程で作製される。そのため、図１９（Ａ）乃至（Ｃ）に示す構成は、ＴＦＴ工程を複雑にすることなく、高い歩留まりで表示装置を作製することが可能になる。
図１９（Ａ）乃至（Ｃ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図７（Ａ）乃至（Ｃ）のように、端子Ｈｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図１９（Ａ）乃至（Ｃ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｄ）に示す配置が好ましい。
〈ＥＬ素子の場合 （ボトムエミッション型）〉
図１７乃至図１９に示す表示装置は、基板７０側から光を取り出すトップエミッション型である。これに対し、基板１８側から光を取り出すボトムエミッション型の例を図２０及び図２１に示す。
図２０（Ａ）に示す表示装置は、基板１８、基板７０、ＦＰＣ１９、ＩＣ２０（またはＩＣ２００）、ＥＬ素子９３、絶縁膜７８、絶縁膜８７、絶縁膜８８、導電膜８９、導電膜７９、導電膜８０、導電膜８１、着色膜７１、遮光膜７７等を有する。なお、図示されていないが基板１８とＥＬ素子９３の間には、ＴＦＴなど、トランジスタを有することが好ましい。また、導電膜７９はトランジスタのゲート電極、ソース電極またはドレイン電極としての機能を有することが好ましい。
図２０（Ａ）に示すＥＬ素子９３は、導電膜９４、ＥＬ層９５、導電膜９６を有する。導電膜９４は、ＥＬ素子９３の陽極または陰極の一方としての機能を有し、導電膜９６は、ＥＬ素子９３の陽極または陰極の他方としての機能を有する。導電膜９４は反射膜としての機能を有し、導電膜９６は可視光を透過する機能を有する。ＥＬ層９５は発光層を有し、導電膜９４と導電膜９６の間に電圧を印加すると、ＥＬ層９５に電流が流れ、ＥＬ層９５に含まれる発光層が発光する。ＥＬ層９５が呈する光は、着色膜７１及び基板１８を介して、表示装置の外部に取り出される。なお、絶縁膜７８上に形成されたＥＬ層９５は、電流が流れないため、発光しない。絶縁膜７８と基板１８との間に遮光膜７７を設けもよい。遮光膜７７を設けることで、表示装置の視認性を向上させることが可能になる。
図２０（Ａ）に示す表示装置において、タッチセンサは、基板１８に設けられた導電膜８９と導電膜７９との間に形成される容量を利用して検知することができる。すなわち、導電膜８９は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜７９は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。このように、トランジスタの電極として機能する導電膜を、タッチセンサの電極に兼ねることで、工程を簡略化し、製造コストを低減することが可能になる。
導電膜８９は、ＦＰＣ１９を介してＩＣ２０（またはＩＣ２００）に電気的に接続される。導電膜７９は、導電膜８０を介してＩＣ２０（またはＩＣ２００）に電気的に接続される。ＩＣ２０（またはＩＣ２００）は、導電膜８１及びＦＰＣ１９を介してホスト１６に電気的に接続される。なお、導電膜８０及び導電膜８１は、導電膜７９と同一の工程で形成されてもよい。
図２０（Ａ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図６（Ａ）乃至（Ｄ）のように、端子Ｒｔ１が、端子Ｔｔ１の対辺に位置する構成が好ましい。
図２０（Ａ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｂ）、（Ｃ）に示す配置が好ましい。
図２０（Ｂ）に示す表示装置は、図２０（Ａ）の構成から、導電膜８９を取り除き、導電膜７９で構成される一対の配線（導電膜７９ａ、導電膜７９ｂ）との間に形成される容量でタッチセンサを構成した例である。すなわち、導電膜７９ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜７９ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。このような構成とすることで、図２０（Ａ）に示す構成よりもさらに工程を簡略化することができる。導電膜７９ａは、導電膜８０を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。また、導電膜７９ｂは、基板１８上に形成された導電膜（図示せず）を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図２０（Ｂ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図５（Ａ）乃至（Ｃ）のように、端子Ｓｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図２０（Ｂ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ａ）に示す配置が好ましい。
図２１（Ａ）に示す表示装置は、図２０（Ａ）の構成において、基板１８の下に、導電膜８９の代わりに、導電膜９０、導電膜９１及び絶縁膜９２を形成した例である。タッチセンサは、導電膜９０と導電膜９１との間に形成される容量で構成される。すなわち、導電膜９０は、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜９１は、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。導電膜９１及び導電膜９０は、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図２１（Ａ）に示す表示装置は、導電膜９１で形成される一対の配線（導電膜９１ａ、導電膜９１ｂ）との間に形成される容量でタッチセンサを形成してもよい。すなわち、導電膜９１ａは、配線ＣＬｘまたは配線ＣＬｙの一方としての機能を有し、導電膜９１ｂは、配線ＣＬｘまたは配線ＣＬｙの他方としての機能を有する。その場合の例を図２１（Ｂ）に示す。導電膜９１ａ及び導電膜９１ｂは、ＦＰＣ１９を介して、ＩＣ２０（またはＩＣ２００）に電気的に接続される。
図２１（Ａ）、（Ｂ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図７（Ａ）乃至（Ｃ）のように、端子Ｈｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図２１（Ａ）、（Ｂ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ｄ）に示す配置が好ましい。
図１７乃至図２１に示す表示装置は、全ての画素に共通のＥＬ層を形成してもよいし、画素ごとに異なるＥＬ層を形成してもよい。例えば、全ての画素に白を発色するＥＬ層を形成し、着色膜を用いて、それぞれの画素に要求される色（例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ））を発色させてもよい。この場合、表示装置の高精細化が可能である。また、例えば、ＲＧＢの画素ごとに、それぞれの色を発色するＥＬ層を形成してもよい。この場合、表示装置の色純度を向上させることが可能になる。また、着色膜を省くことも可能である。
〈〈ＣＯＦの構成例〉〉
本発明の一態様の表示装置は、ＩＣ２０（またはＩＣ２００）をＦＰＣ１９上に配置してもよい。その場合の構成例を図２２に示す。
図２２（Ａ）は、図１４（Ａ）に示す断面模式図において、ＩＣ２０（またはＩＣ２００）をＦＰＣ１９上に設けた場合の構成例である。
図２２（Ｂ）は、図１４（Ｃ）に示す断面模式図において、ＩＣ２０（またはＩＣ２００）をＦＰＣ１９上に設けた場合の構成例である。
図２２（Ｃ）は、図１９（Ｃ）に示す断面模式図において、ＩＣ２０（またはＩＣ２００）をＦＰＣ１９上に設けた場合の構成例である。
図２２（Ｄ）は、図２０（Ｂ）に示す断面模式図において、ＩＣ２０（またはＩＣ２００）をＦＰＣ１９上に設けた場合の構成例である。
図２２（Ａ）乃至（Ｄ）のＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図５（Ａ）乃至（Ｃ）のように、端子Ｓｔ１、端子Ｒｔ１及び端子Ｔｔ１が、同じ辺に位置する構成が好ましい。
図２２（Ａ）乃至（Ｄ）のＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができる。特に、図１３（Ａ）に示す配置が好ましい。
同様に、その他の図１４乃至図２１に示す表示装置においても、ＩＣ２０をＦＰＣ１９上に配置することが可能である。また、いずれの場合においても、ＩＣ２０は、図５乃至図７に示した端子の配置をとることができる。特に、図５（Ａ）乃至（Ｃ）に示す配置が好ましい。
同様に、その他の図１４乃至図２１に示す表示装置においても、ＩＣ２００をＦＰＣ１９上に配置することが可能である。また、いずれの場合においても、ＩＣ２００は、図１３（Ａ）乃至（Ｄ）に示した端子の配置をとることができ、特に、図１３（Ａ）に示す配置が好ましい。
以上、本実施の形態に示す表示装置を用いることで、４Ｋ、８Ｋまたはそれ以上の画素数を有し、且つ、表示部の駆動回路とタッチセンサの駆動回路が１つのＩＣで作製されたタッチセンサ付き表示装置を提供することが可能になる。また、高精度なタッチセンサを有する表示装置を提供することが可能になる。
（実施の形態４）
本実施の形態は、上記実施の形態に示した表示装置に適用可能な、表示装置の回路構成例について、図２３及び図２４を用いて説明を行う。
図２３（Ａ）は、表示素子として液晶素子を適用し、表示部にタッチセンサを組み込んだ表示装置（いわゆるインセル型）の回路構成を示している。
一つの画素は少なくともトランジスタ６３と液晶素子６４を有する。なお、画素はこれに加えて保持容量を有する場合もある。またトランジスタ６３のゲートに走査線ＧＬが、ソースまたはドレインの一方には信号線ＳＬが、それぞれ電気的に接続されている。
画素回路は、Ｘ方向に延在する複数の配線（例えば、配線ＣＬｘ＿１、配線ＣＬｘ＿２）と、Ｙ方向に延在する複数の配線（例えば、配線ＣＬｙ＿１、配線ＣＬｙ＿２）を有し、これらは互いに交差して設けられている。そして、配線の間に容量が形成される。配線ＣＬｙ＿１および配線ＣＬｙ＿２は、液晶素子６４の一方の電極と同一の導電膜を加工して同時に形成することができる。配線ＣＬｘは基板１８と対向する基板上に設けることができる。また、配線ＣＬｘを基板１８上に設けてもよい。
また、一例としては、画素回路に設けられる画素のうち、一部の隣接する複数の画素は、それぞれに設けられる液晶素子６４の一方の電極が電気的に接続され、一つのブロックを形成する。ここでは、Ｙ方向に延在するライン状の複数のブロック（例えば、ブロック６５＿１、ブロック６５＿２）が形成される。なお、図２３（Ａ）では、画素回路の一部のみを示しているが、実際にはこれらのブロックがＸ方向に繰り返し配置される。
このような構成とすることで、タッチセンサを構成する電極と、画素回路が有する液晶素子の一方の電極とを兼ねることができる。図２３（Ａ）では、配線ＣＬｙ＿１、配線ＣＬｙ＿２は、液晶素子の一方の電極と、タッチセンサを構成する電極とを兼ねている。一方、配線ＣＬｘ＿１、配線ＣＬｘ＿２は、タッチセンサを構成する電極として機能している。そのため表示装置の構成を簡略化できる。なお、図２３（Ａ）では、Ｙ方向に延在する複数の配線（例えば、配線ＣＬｙ＿１、配線ＣＬｙ＿２）が、液晶素子の一方の電極と、タッチセンサを構成する電極とを兼ねていたが、本発明の一態様は、これに限定されない。例えば、Ｘ方向に延在する複数の配線（例えば、配線ＣＬｘ＿１、配線ＣＬｘ＿２）が、液晶素子の一方の電極と、タッチセンサを構成する電極とを兼ねていてもよい。その場合の回路図の例を、図２３（Ｂ）に示す。
以上の回路構成により、インセル型の表示装置を提供することが可能になる。インセル型の表示装置は製造工程を簡略化できるので好ましい。
図２４（Ａ）は、表示素子としてＥＬ素子を用いた場合の回路構成を示している。一つの画素は少なくともトランジスタ６６とトランジスタ６７とＥＬ素子６８を有する。なお、画素はこれに加えて保持容量を有する場合もある。またトランジスタ６６のゲートに走査線ＧＬが、ソースまたはドレインの一方には信号線ＳＬが、それぞれ電気的に接続されている。
画素回路は、Ｘ方向に延在する複数の配線（例えば、配線ＣＬｘ＿１、配線ＣＬｘ＿２）と、Ｙ方向に延在する複数の配線（例えば、配線ＣＬｙ＿１、配線ＣＬｙ＿２）を有し、これらは互いに交差して設けられている。そして、配線の間に容量が形成される。
また、図２４（Ｂ）に示すように、配線ＣＬｘ＿１および配線ＣＬｘ＿２は、ＥＬ素子６８の一方の電極と同一の導電膜を加工して同時に形成してもよい。この場合、配線ＣＬｙは基板１８と対向する基板上に設けてもよいし、基板１８上に設けてもよい。
（実施の形態５）
本実施の形態は、上記実施の形態に示した表示装置の断面構成の例について、図面を参照して説明する。なお、本実施の形態では、表示素子として液晶素子を用いた例について説明を行う。表示素子としてＥＬ素子を用いた例については、実施の形態６で説明を行う。
〈〈断面構成例１〉〉
図２５は表示装置の断面模式図である。図２５では、図１２におけるＦＰＣ１９を含む領域、走査線駆動回路１３（走査線駆動回路１３Ｌまたは１３Ｒのどちらか一方）を含む領域、表示部１１を含む領域のそれぞれの断面を示している。
基板１８と、基板３０とは、シール材１５１によって貼り合わされている。また基板１８、基板３０、及びシール材１５１に囲まれた領域に、液晶３６が封止されている。
図２５に示す表示装置は、表示部１１において、酸化物半導体膜１１０を含むトランジスタ１５０と、一対の電極間に絶縁膜を含む容量素子１６０と、を有する。なお、容量素子１６０において、一対の電極の一方が導電膜３４であり、一対の電極の他方が導電膜３５である。
トランジスタ１５０は、基板１８上のゲート電極１０４と、ゲート電極１０４上のゲート絶縁膜として機能する絶縁膜１０８と、絶縁膜１０８上のゲート電極１０４と重畳する位置の酸化物半導体膜１１０と、酸化物半導体膜１１０上のソース電極１１２ａ及びドレイン電極１１２ｂとを有する。別言すると、トランジスタ１５０は、酸化物半導体膜１１０と、酸化物半導体膜１１０に接して設けられたゲート絶縁膜として機能する絶縁膜１０８と、絶縁膜１０８に接して設けられ、酸化物半導体膜１１０と重畳する位置に設けられたゲート電極１０４と、酸化物半導体膜１１０と電気的に接続されたソース電極１１２ａ及びドレイン電極１１２ｂとを有する。
また、トランジスタ１５０上、より詳しくは、酸化物半導体膜１１０、ソース電極１１２ａ及びドレイン電極１１２ｂ上に絶縁膜１１４、１１６、１１８、１１９が形成されている。絶縁膜１１４、１１６、１１８は、トランジスタ１５０の保護絶縁膜としての機能を有する。絶縁膜１１９は平坦化膜としての機能を有する。また、絶縁膜１１４、１１６、１１８，１１９には、ドレイン電極１１２ｂに達する開口が形成されており、開口を覆うように絶縁膜１１９上に導電膜３５が形成されている。導電膜３５は、画素電極としての機能を有する。なお、絶縁膜１１９を設けない構成としてもよい。
容量素子１６０は、絶縁膜１１６上に設けられる。容量素子１６０は、一対の電極の一方の電極としての機能を有する導電膜３４と、導電膜３４上の誘電体膜として機能する絶縁膜１１８、１１９と、絶縁膜１１８、１１９を介して導電膜３４と重畳する位置にある一対の電極の他方の電極としての機能を有する導電膜３５と、を有する。すなわち、導電膜３５は画素電極としての機能と容量素子の電極としての機能を有する。なお、導電膜３４の膜厚は、膜の厚さ方向において抵抗率に偏りが生じない程度の厚さであることが好ましい。具体的には、３０ｎｍ以上７０ｎｍ以下であることが好ましく、５０ｎｍ以上７０ｎｍ以下であることがさらに好ましい。
また、図２５に示す表示装置は、表示部１１においてタッチセンサを有する。該タッチセンサは一対の電極として、導電膜３４と、基板３０上に設けられた導電膜３３と、を有する。トランジスタ１５０、容量素子１６０及び該タッチセンサをまとめて半導体装置と呼ぶことができる。また、トランジスタ１５０及び該タッチセンサをまとめて半導体装置と呼ぶこともできる。なお、タッチセンサ電極の補助電極として、導電膜３４に接して導電膜を設けてもよい。例えば、ゲート電極１０４またはソース電極１１２ａ、ドレイン電極１１２ｂと同様の材料を用いて、遮光膜３３２と重畳する位置に導電膜を設けてもよい。該補助電極を遮光膜３３２と重ねて設けることで、画素の開口率を維持しつつタッチセンサの検知における信号伝達の遅延を抑制することができる。
酸化物半導体膜１１０は、トランジスタ１５０のチャネル領域として機能する。また、導電膜３４は、容量素子１６０の一対の電極の一方の電極として機能する。よって、酸化物半導体膜１１０よりも導電膜３４の抵抗率が低い。導電膜３４には、抵抗率を下げた酸化物半導体膜を用いることが好ましい。さらに、酸化物半導体膜１１０と導電膜３４は、同一の金属元素を有すると好ましい。酸化物半導体膜１１０と導電膜３４を同一の金属元素を有する構成とすることで、製造装置（例えば、成膜装置、加工装置等）を共通に用いることが可能となるため、製造コストを抑制することができる。
また、容量素子１６０は、透光性を有する。すなわち、容量素子１６０が有する、導電膜３４、導電膜３５、及び絶縁膜１１８、１１９は、それぞれ透光性を有する材料により構成される。このように、容量素子１６０が透光性を有することで、画素内のトランジスタが形成される箇所以外の領域に大きく（大面積に）形成することができるため、開口率を高めつつ容量値を増大させた表示装置とすることができる。この結果、表示品位の優れた表示装置を得ることができる。
なお、導電膜３４に抵抗率を下げた酸化物半導体膜を用いた場合、トランジスタ１５０上に設けられかつ容量素子１６０に用いられる絶縁膜１１８としては、少なくとも水素を含む絶縁膜を用いることが好ましい。また、トランジスタ１５０に用いる絶縁膜１０７、並びにトランジスタ１５０上に設けられる絶縁膜１１４、１１６としては、少なくとも酸素を含む絶縁膜を用いることが好ましい。このように、トランジスタ１５０及び容量素子１６０に用いる絶縁膜、並びにトランジスタ１５０及び容量素子１６０上に用いる絶縁膜を、上述の構成の絶縁膜とすることによって、トランジスタ１５０が有する酸化物半導体膜１１０及び容量素子１６０が有する導電膜３４の抵抗率を制御することができる。
また、容量素子１６０に用いる絶縁膜、並びにトランジスタ１５０及び容量素子１６０上に用いる絶縁膜を、以下の構成とすることによって、導電膜３５の平坦性を高めることができる。具体的には、絶縁膜１１４、１１６は酸化物半導体膜１１０上に設けられ、絶縁膜１１８は、導電膜３４が絶縁膜１１６と絶縁膜１１８とによって挟持されるように導電膜３４上に設けられることで、導電膜３４と重なる位置の絶縁膜１１４、１１６に開口を設けずに導電膜３４の抵抗率を制御することができる。このような構成とすることで、導電膜３５上に形成される液晶の配向性を良好なものとすることができる。
なお、図２５において、導電膜３４と同時に成膜し、同時にエッチングして、同時に形成した導電膜３４ｇを酸化物半導体膜１１０と重なる領域を有するように設けられている。導電膜３４ｇは、トランジスタ１５０の第２のゲート電極としての機能を有している。このとき、第２のゲート電極に対するゲート絶縁膜は絶縁膜１１４、１１６となる。別言すると、トランジスタ１５０は酸化物半導体膜１１０、ソース電極１１２ａおよびドレイン電極１１２ｂ上に設けられた絶縁膜１１６、１１７と、絶縁膜１１６、１１７上に、酸化物半導体膜１１０と重畳する位置に設けられた導電膜３４ｇと、を有する。
導電膜３４ｇは、導電膜３４と同時に成膜し、同時にエッチングして、同時に形成することで、プロセス工程の増加を抑制することができる。ただし、本発明の実施形態の一態様は、これに限定されない。導電膜３４ｇは、導電膜３４とは異なる工程で形成してもよい。また、導電膜３４ｇは、ゲート電極１０４と接続されていてもよい。または、導電膜３４ｇは、ゲート電極１０４と接続されずに、ゲート電極１０４とは異なる信号や異なる電位が供給されていてもよい。
なお、トランジスタ１５０において、酸化物半導体膜１１０は、チャネル領域として用いるため、導電膜３４と比較して抵抗率が高い。一方で、導電膜３４は電極としての機能を有するため、酸化物半導体膜１１０と比較して抵抗率が低い。酸化物半導体膜１１０及び導電膜３４の抵抗率の制御方法については後述する。
表示装置は、基板１８上に、トランジスタ３０１、トランジスタ１５０、接続部３０６、導電膜３９、液晶素子３２を構成する導電膜３５及び導電膜３４等を有する。
図２５では、表示部１１の例として、２つの画素の断面を示している。例えば、画素は赤色を呈する画素、緑色を呈する画素、青色を呈する画素のいずれかとすることで、フルカラーの表示を行うことができる。例えば図２５に示す表示部１１において、画素１２Ｒは、トランジスタ１５０と、容量素子１６０と、液晶素子３２と、着色膜３１Ｒと、を有する。また画素１２Ｇは、図示しないトランジスタと、容量素子１６０と、液晶素子３２と、着色膜３１Ｇと、を有する。
また図２５では、走査線駆動回路１３の例としてトランジスタ３０１が設けられている例を示している。
図２５では、トランジスタ３０１及びトランジスタ１５０の例として、チャネルが形成される半導体層を２つのゲート電極で挟持する構成を適用した例を示している。このようなトランジスタは他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速動作が可能な回路を作製することができる。さらには回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示パネルまたは表示装置を大型化、または高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することが可能である。
なお、走査線駆動回路１３が有するトランジスタ３０１と、表示部１１が有するトランジスタ１５０は、同じ構造であってもよい。また走査線駆動回路１３が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。また、表示部１１が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合せて用いてもよい。
図２５には、液晶素子３２にＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子を用いた場合の例を示している。液晶素子３２は、導電膜３５、液晶３６、及び導電膜３４を有する。導電膜３５と導電膜３４との間に生じる電界により、液晶３６の配向を制御することができる。
導電膜３５は、櫛歯状の上面形状、またはスリットが設けられた上面形状（平面形状ともいう）を有する。また、導電膜３４は導電膜３５と重ねて配置されている。また着色膜３１Ｒ等と重なる領域において、導電膜３４上に導電膜３５が配置されていない部分を有する。
図２５では、導電膜３５が画素電極として機能し、導電膜３４がコモン電極として機能する。なお、上層に設けられ、櫛歯状またはスリット状の上面形状を有する導電膜３５をコモン電極とし、下層に設けられる導電膜３４を画素電極として用いてもよい（図２６参照）。図２６に示す表示装置は、導電膜３４がトランジスタ１５０のドレイン電極１１２ｂと電気的に接続されている。このとき、表示装置が備えるタッチセンサは、導電膜３３及び導電膜３５を一対の電極として構成される。
基板１８の端部に近い領域には、接続部３０６が設けられている。接続部３０６においては、導電膜３９が接続層３１９を介してＦＰＣ１９と電気的に接続されている。図２５では、導電膜３９の一部と、導電膜３５と同一の導電膜を加工して形成した導電膜とを積層することで接続部３０６を構成している例を示している。
基板３０の基板１８側の面には、着色膜３１Ｒ、３１Ｇ、遮光膜３３２、絶縁膜３５５等が設けられている。また基板３０の基板１８と反対側の面には、導電膜３３、導電膜３３５、導電膜３４１等が設けられている。基板３０の端部に近い領域には、接続部３０７が設けられている。接続部３０７においては、導電膜３４１が接続層３０９を介してＦＰＣ１９と電気的に接続されている。
導電膜３３と導電膜３４１とは、電気的に接続されている。また、導電膜３３５は導電膜３３及び導電膜３４１とは絶縁されている。導電膜３３、導電膜３４１及び導電膜３３５は同一の導電膜を加工して同時に形成されていることが好ましい。また、導電膜３３と導電膜３４１とが一体であってもよい。このとき、少なくとも表示部１１と重なる部分が、タッチセンサの一方の電極として機能する導電膜３３に相当し、それ以外の部分を導電膜３４１と呼ぶこともできる。
ここで、タッチセンサを構成する電極の配置について説明する。図２７は図２５に示す表示装置が有する、一対のタッチセンサ電極の上面模式図である。図２７に示す一点鎖線Ｚ１−Ｚ２は、図２５に示す表示部１１と対応する。
タッチセンサの一方の電極である導電膜３３はＹ方向に延在して設けられている。またタッチセンサの他方の電極である導電膜３４はＸ方向に延在し、導電膜３３と交差する領域を有する。また、導電膜３３５は導電膜３３と同一の導電膜により形成されることが好ましいが、機能上の違いから導電膜３３とは異なるハッチングで示している。導電膜３３５を電気的にフローティングとすることで導電膜３３５を介して、導電膜３３及び導電膜３４の一方の電位の変化を他方に効率よく伝達することができ、タッチセンサの検知感度を高めることができる。
着色膜３１Ｒ等、３１Ｇ及び遮光膜３３２は、基板３０上の基板１８側に設けられている（図２５参照）。また着色膜３１Ｒ等や遮光膜３３２を覆って絶縁膜３５５が設けられている。
絶縁膜３５５は、着色膜３１Ｒ等や遮光膜３３２等に含まれる不純物が液晶３６に拡散することを防ぐオーバーコートとしての機能を有する。
スペーサ３１６は、絶縁膜３５５と絶縁膜１１９の間に設けられ、基板１８と基板３０との距離を調節する機能を有する。図２５ではスペーサ３１６と基板１８側の構造物（例えば絶縁膜１１９等）とが接触している例を示すが、これらが接していなくてもよい。またここではスペーサ３１６が基板３０側に設けられている例を示したが、基板１８側に設けてもよい。例えば、隣接する２つの画素の間に配置すればよい。または、スペーサ３１６として粒状のスペーサを用いてもよい。粒状のスペーサとしては、シリカなどの材料を用いることもできるが、有機樹脂やゴムなどの弾性を有する材料を用いることが好ましい。このとき、粒状のスペーサは上下方向に潰れた形状となる場合がある。
なお、導電膜３５、絶縁膜１１９、絶縁膜３５５等において、液晶３６と接する面には液晶３６の配向を制御するための配向膜が設けられていてもよい。
導電膜３３および導電膜３３５の、少なくとも着色膜３１Ｒ等と重なる部分には透光性を有する材料を用いることが好ましい。
また、表示装置が透過型の液晶表示装置を含む場合、例えば図示しない偏光板を、表示部１１を上下に挟むように２つ配置する。偏光板よりも外側に配置されたバックライトからの光は偏光板を介して入射される。このとき、導電膜３５と導電膜３４の間に与える電圧によって液晶３６の配向を制御する。すなわち、偏光板を介して射出される光の強度を制御することができる。また入射光は着色膜によって特定の波長領域以外の光が吸収されることにより、射出される光は例えば赤色、青色、または緑色を呈する光となる。
また偏光板に加えて、例えば円偏光板を用いることができる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。円偏光板により、視野角依存を低減することができる。
なお、ここでは液晶素子３２としてＦＦＳモードが適用された素子を用いたが、これに限られず様々なモードが適用された液晶素子を用いることができる。例えばＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。
また、表示装置にノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置を適用してもよい。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。
なお、液晶素子は、液晶の光学変調作用によって光の透過または非透過を制御する素子である。なお、液晶の光学変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
本構成例において表示装置は、導電膜３３と、導電膜３４の間に形成される容量を利用して、タッチ動作等を検知することができる。すなわち導電膜３４は、液晶素子３２の一対の電極の一方と、タッチセンサの一対の電極の一方と、の両方を兼ねる。
ここで、導電膜３５または／および導電膜３３として、可視光を透過する導電性材料を用いることが好ましい。例えば金属酸化物を含む導電性材料を含んで構成される。例えば、後述する透光性を有する導電性材料のうち、金属酸化物を用いることができる。
または、導電膜３５または／および導電膜３３は、他の導電膜や半導体層と同一の金属元素を含む金属酸化物を用いることが好ましい。特に、表示装置が有するトランジスタの半導体層に酸化物半導体を用いた場合、これに含まれる金属元素を含む導電性酸化物を適用することが好ましい。
また、導電膜３３に固定電位が与えられていることで、外部から電磁的なノイズを遮蔽することができる。例えばセンシングを行っていないとき、導電膜３３には液晶３６のスイッチングに影響しない定電位を供給すればよい。例えば接地電位、共通電位、または任意の定電位を用いることができる。また例えば、導電膜３３と導電膜３４とを同電位としてもよい。
また、導電膜３３に適切な電位を与えることにより、導電膜３５と導電膜３４との間に生じる電界の向き（電気力線の向き）のうち、厚さ方向の成分を低減し、より効果的に厚さに対して概略垂直な方向（横方向）に電界が向くようにすることができる。これにより、液晶３６の配向欠陥を抑制し、光漏れなどの不具合が生じることを防ぐことができる。
なお、導電膜３３、導電膜３３５および基板３０上に、指またはスタイラスなどの検知体が直接触れるための基板を設けてもよい。またこのとき、基板３０と当該基板との間に偏光板または円偏光板を設けることが好ましい。その場合、当該基板上に保護層（セラミックコート等）を設けることが好ましい。保護層は、例えば酸化シリコン、酸化アルミニウム、酸化イットリウム、イットリア安定化ジルコニア（ＹＳＺ）などの無機絶縁材料を用いることができる。また、当該基板に強化ガラスを用いてもよい。強化ガラスは、イオン交換法や風冷強化法等により物理的、または化学的な処理が施され、その表面に圧縮応力を加えたものを用いることができる。
〈〈各構成要素について〉〉
以下では、上記に示す各構成要素について説明する。
〈基板〉
表示装置が有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す側の基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイヤ、有機樹脂などの材料を用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板として用いてもよい。
なお、基板として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタや容量素子等を形成してもよい。
厚さの薄い基板を用いることで、表示装置の軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示装置を実現できる。
ガラスとしては、例えば、無アルカリガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等を用いることができる。
可撓性及び可視光に対する透過性を有する材料としては、例えば、可撓性を有する程度の厚さのガラスや、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリ塩化ビニル樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂等が挙げられる。特に、熱膨張係数の低い材料を用いることが好ましく、例えば、ポリアミドイミド樹脂、ポリイミド樹脂、ＰＥＴ等を好適に用いることができる。また、ガラス繊維に有機樹脂を含浸した基板や、無機フィラーを有機樹脂に混ぜて熱膨張係数を下げた基板を使用することもできる。このような材料を用いた基板は、重量が軽いため、該基板を用いた表示装置も軽量にすることができる。
また、発光を取り出さない側の基板は、透光性を有していなくてもよいため、上記に挙げた基板の他に、金属材料や合金材料を用いた金属基板、セラミック基板、または半導体基板等を用いることもできる。金属材料や合金材料は熱伝導性が高く、封止基板全体に熱を容易に伝導できるため、表示装置の局所的な温度上昇を抑制することができ、好ましい。可撓性や曲げ性を得るためには、金属基板の厚さは、１０μｍ以上２００μｍ以下が好ましく、２０μｍ以上５０μｍ以下であることがより好ましい。
金属基板を構成する材料としては、特に限定はないが、例えば、アルミニウム、銅、ニッケル、又はアルミニウム合金もしくはステンレス等の金属の合金などを好適に用いることができる。
また、導電性の基板の表面を酸化する、又は表面に絶縁膜を形成するなどにより、絶縁処理が施された基板を用いてもよい。例えば、スピンコート法やディップ法などの塗布法、電着法、蒸着法、又はスパッタリング法などを用いて絶縁膜を形成してもよいし、酸素雰囲気で放置する又は加熱するほか、陽極酸化法などによって、基板の表面に酸化膜を形成してもよい。
可撓性を有する基板としては、上記材料を用いた層が、表示装置の表面を傷などから保護するハードコート層（例えば、窒化シリコン層など）や、押圧を分散可能な材質の層（例えば、アラミド樹脂層など）等と積層されて構成されていてもよい。また、水分等による表示素子の寿命の低下等を抑制するために、窒化シリコン膜、酸化窒化シリコン膜等の窒素と珪素を含む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等の透水性の低い絶縁膜を有していてもよい。
基板は、複数の層を積層して用いることもできる。特に、ガラス層を有する構成とすると、水や酸素に対するバリア性を向上させ、信頼性の高い表示装置とすることができる。
例えば、表示素子に近い側からガラス層、接着層、及び有機樹脂層を積層した基板を用いることができる。当該ガラス層の厚さとしては２０μｍ以上２００μｍ以下、好ましくは２５μｍ以上１００μｍ以下とする。このような厚さのガラス層は、水や酸素に対する高いバリア性と可撓性を同時に実現できる。また、有機樹脂層の厚さとしては、１０μｍ以上２００μｍ以下、好ましくは２０μｍ以上５０μｍ以下とする。このような有機樹脂層を設けることにより、ガラス層の割れやクラックを抑制し、機械的強度を向上させることができる。このようなガラス材料と有機樹脂の複合材料を基板に適用することにより、極めて信頼性が高いフレキシブルな表示装置とすることができる。
〈トランジスタ〉
トランジスタは、ゲート電極として機能する導電膜と、半導体層と、ソース電極として機能する導電膜と、ドレイン電極として機能する導電膜と、ゲート絶縁膜として機能する絶縁膜と、を有する。上記では、ボトムゲート型のトランジスタを適用した場合を示している。
なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型又はボトムゲート型のいずれのトランジスタ構造としてもよい。
トランジスタに用いる半導体材料の結晶性については特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
また、トランジスタに用いる半導体材料としては、例えば、第１４族の元素、化合物半導体又は酸化物半導体を半導体層に用いることができる。代表的には、シリコンを含む半導体、ガリウムヒ素を含む半導体又はインジウムを含む酸化物半導体などを適用できる。
特に、トランジスタのチャネルが形成される半導体に、酸化物半導体を適用することが好ましい。特にシリコンよりもバンドギャップの大きな酸化物半導体を適用することが好ましい。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
特に、半導体層として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層の被形成面、または半導体層の上面に対し概略垂直に配向し、且つ隣接する結晶部間には粒界を有さない酸化物半導体膜を用いることが好ましい。
このような酸化物半導体は、結晶粒界を有さないために表示パネルを湾曲させたときの応力によって酸化物半導体膜にクラックが生じてしまうことが抑制される。したがって、可撓性を有し、湾曲させて用いる表示装置などに、このような酸化物半導体を好適に用いることができる。
また半導体層としてこのような酸化物半導体を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
また、その低いオフ電流により、トランジスタを介して容量に蓄積した電荷を長期間に亘って保持することが可能である。このようなトランジスタを画素に適用することで、各表示領域に表示した画像の階調を維持しつつ、駆動回路を停止することも可能となる。その結果、極めて消費電力の低減された表示装置を実現できる。
〈酸化物半導体膜〉
酸化物半導体膜１１０は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共にスタビライザーを含むことが好ましい。スタビライザーとしては、例えば、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
酸化物半導体膜１１０を構成する酸化物半導体として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体膜１１０と、導電膜３４は、上記酸化物のうち、同一の金属元素を有していてもよい。酸化物半導体膜１１０と、導電膜３４を同一の金属元素とすることで、製造コストを低減させることができる。例えば、同一の金属組成の金属酸化物ターゲットを用いることで製造コストを低減させることができる。また同一の金属組成の金属酸化物ターゲットを用いることによって、酸化物半導体膜１１０と導電膜３４を形成する際のエッチングガスまたはエッチング液を共通して用いることができる。ただし、酸化物半導体膜１１０と、導電膜３４は、同一の金属元素を有していても、組成が異なる場合がある。例えば、トランジスタ及び容量素子の作製工程中に、膜中の金属元素が脱離し、異なる金属組成となる場合がある。
なお、酸化物半導体膜１１０がＩｎ−Ｍ−Ｚｎ酸化物であり、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１１０は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜１１０の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜１１０がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは上掲のスタビライザーのうちいずれか１つ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等が挙げられる。なお、成膜される酸化物半導体膜１１０の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜１１０としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜１１０は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下の酸化物半導体膜を用いる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１１０のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
酸化物半導体膜１１０において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１１０において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１１０におけるシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１１０において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１１０のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
また、酸化物半導体膜１１０に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１１０は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ ａ−ｂ ｐｌａｎｅ ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
酸化物半導体膜１１０は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１１０が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
なお、トランジスタのチャネルが形成される半導体に、シリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。このような多結晶半導体を画素に適用することで画素の開口率を向上させることができる。また極めて高精細に画素を有する場合であっても、ゲート駆動回路とソース駆動回路を画素と同一基板上に形成することが可能となり、電子機器を構成する部品数を低減することができる。
〈酸化物半導体の構造〉
次に、酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ ａ−ｂ ｐｌａｎｅ ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
〈導電膜〉
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極などの導電膜に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。
また、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物またはグラフェンを用いることができる。または、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、またはチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。または、該金属材料の窒化物（例えば、窒化チタン）などを用いてもよい。なお、金属材料、合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電膜として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。
または、導電膜として、半導体層と同様の酸化物半導体を用いてもよい。このとき導電膜が、半導体層のチャネルが形成される領域よりも低い電気抵抗を呈するように、形成されていることが好ましい。
例えばこのような導電膜を、導電膜３４、３４ｇに適用することができる。または、透光性を有する他の導電膜にも適用することができる。
〈酸化物半導体の抵抗率の制御方法〉
酸化物半導体膜１１０及び導電膜３４、３４ｇに用いることのできる酸化物半導体膜は、膜中の酸素欠損及び／又は膜中の水素、水等の不純物濃度によって、抵抗率を制御することができる半導体材料である。そのため、酸化物半導体膜１１０及び導電膜３４、３４ｇへ酸素欠損及び／又は不純物濃度が増加する処理、または酸素欠損及び／又は不純物濃度が低減する処理を選択することによって、それぞれの酸化物半導体膜の抵抗率を制御することができる。
具体的には、容量素子１６０の電極として機能する導電膜３４、３４ｇに用いる酸化物半導体膜にプラズマ処理を行い、該酸化物半導体の膜中の酸素欠損を増加させる、および／または酸化物半導体の膜中の水素、水等の不純物を増加させることによって、キャリア密度が高く、抵抗率が低い酸化物半導体膜とすることができる。また、酸化物半導体膜に水素を含む絶縁膜を接して形成し、該水素を含む絶縁膜、例えば絶縁膜１１８から酸化物半導体膜に水素を拡散させることによって、キャリア密度が高く、抵抗率が低い酸化物半導体膜とすることができる。導電膜３４、３４ｇは、上記のように膜中の酸素欠損を増加させる、または水素を拡散させる工程の前においては半導体としての機能を有し、該工程の後においては、導電体としての機能を有する。
なお、プラズマ処理を行い酸化物半導体膜中の酸素欠損を増加させる際に、膜厚が大きいと、膜中における酸素欠損の増加に偏りが生じる場合がある。また、絶縁膜から酸化物半導体膜へ水素を拡散させる際に、膜厚が大きいと、膜中における水素や水等の不純物の増加に偏りが生じる場合がある。具体的には、酸化物半導体膜の底面付近の抵抗率が、膜の上面付近の抵抗率よりも高くなってしまう場合がある。このような偏りが生じると、酸化物半導体膜の抵抗が低い場合でも、該酸化物半導体膜の底面側から配線等の導電膜と電気的に接続されることでコンタクト抵抗が増大してしまう。一方で、酸化物半導体膜は導電膜として機能する程度に膜厚が大きい必要がある。以上のことから、導電膜３４、３４ｇの膜厚は、膜の厚さ方向において抵抗率に偏りが生じない程度の厚さであることが好ましい。具体的には、３０ｎｍ以上７０ｎｍ以下であることが好ましく、５０ｎｍ以上７０ｎｍ以下であることがさらに好ましい。
一方、トランジスタ１５０のチャネル領域として機能する酸化物半導体膜１１０は、絶縁膜１０７、１１４、１１６を設けることによって、水素を含む絶縁膜１０６、１１８と接しない構成とする。絶縁膜１０７、１１４、１１６の少なくとも一つに酸素を含む絶縁膜、別言すると、酸素を放出することが可能な絶縁膜を適用することで、酸化物半導体膜１１０に酸素を供給することができる。酸素が供給された酸化物半導体膜１１０は、膜中または界面の酸素欠損が補填され抵抗率が高い酸化物半導体膜となる。なお、酸素を放出することが可能な絶縁膜としては、例えば、酸化シリコン膜、または酸化窒化シリコン膜を用いることができる。
また、抵抗率が低い酸化物半導体膜を得るために、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、水素、ボロン、リン、または窒素を酸化物半導体膜に注入してもよい。
また、抵抗率が低い酸化物半導体膜を得るために、該酸化物半導体膜にプラズマ処理を行ってもよい。例えば、該プラズマ処理としては、代表的には、希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ）、水素、及び窒素の中から選ばれた一種以上を含むガスを用いたプラズマ処理が挙げられる。より具体的には、Ａｒ雰囲気下でのプラズマ処理、Ａｒと水素の混合ガス雰囲気下でのプラズマ処理、アンモニア雰囲気下でのプラズマ処理、Ａｒとアンモニアの混合ガス雰囲気下でのプラズマ処理、または窒素雰囲気下でのプラズマ処理などが挙げられる。
上記プラズマ処理によって、酸化物半導体膜は、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損は、キャリアを発生する要因になる場合がある。また、酸化物半導体膜の近傍、より具体的には、酸化物半導体膜の下側または上側に接する絶縁膜から水素が供給されると、上記酸素欠損と水素が結合することで、キャリアである電子を生成する場合がある。
一方、酸素欠損が補填され、水素濃度が低減された酸化物半導体膜は、高純度真性化、又は実質的に高純度真性化された酸化物半導体膜といえる。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であることを指す。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度を低減することができる。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。したがって、上述した高純度真性または実質的に高純度真性である酸化物半導体膜を用いる酸化物半導体膜１１０をチャネル領域に用いるトランジスタ１５０は、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
絶縁膜１１８として、例えば、水素を含む絶縁膜、別言すると水素を放出することが可能な絶縁膜、代表的には窒化シリコン膜を用いることで、導電膜３４に水素を供給することができる。水素を放出することが可能な絶縁膜としては、膜中の含有水素濃度が１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。このような絶縁膜を導電膜３４、３４ｇに接して形成することで、導電膜３４，３４ｇに効果的に水素を含有させることができる。このように、酸化物半導体膜１１０及び導電膜３４、３４ｇに接する絶縁膜の構成を変えることによって、酸化物半導体膜の抵抗率を制御することができる。なお、絶縁膜１０６として、絶縁膜１１８と同様の材料を用いてもよい。絶縁膜１０６として窒化シリコンを用いることで、絶縁膜１０７から放出される酸素がゲート電極１０４に供給され、酸化されることを抑制できる。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。したがって、水素が含まれている絶縁膜と接して設けられた導電膜３４は、酸化物半導体膜１１０よりもキャリア密度の高い酸化物半導体膜となる。
トランジスタ１５０のチャネル領域が形成される酸化物半導体膜１１０は、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１１０において、ＳＩＭＳにより得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
一方、導電膜３４、３４ｇは、酸化物半導体膜１１０よりも水素濃度及び／又は酸素欠損量が多く、抵抗率が低い酸化物半導体膜である。導電膜３４、３４ｇに含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。また、酸化物半導体膜１１０と比較して、導電膜３４、３４ｇに含まれる水素濃度は２倍以上、好ましくは１０倍以上である。また、導電膜３４、３４ｇの抵抗率が、酸化物半導体膜１１０の抵抗率の１×１０−８倍以上１×１０−１倍未満であることが好ましく、代表的には１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であるとよい。
〈絶縁膜〉
トランジスタ１５０のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラズマＣＶＤ（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、それぞれ用いることができる。なお、絶縁膜１０６、１０７の積層構造とせずに、上述の材料から選択された単層の絶縁膜を用いてもよい。
絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１１０中に過剰の酸素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
なお、トランジスタ１５０のチャネル領域として機能する酸化物半導体膜１１０と接する絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
また、絶縁膜１０６、１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１０６、１０７の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１５０のゲート絶縁膜として機能する絶縁膜１０８として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化することができる。よって、トランジスタ１５０の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１５０の静電破壊を抑制することができる。
〈保護絶縁膜〉
トランジスタ１５０の保護絶縁膜として機能する絶縁膜１１４、１１６、１１８としては、プラズマＣＶＤ法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、それぞれ用いることができる。
また、トランジスタ１５０のチャネル領域として機能する酸化物半導体膜１１０と接する絶縁膜１１４は、酸化物絶縁膜であることが好ましく、酸素を放出することが可能な絶縁膜を用いる。酸素を放出することが可能な絶縁膜を別言すると、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有する絶縁膜である。なお、絶縁膜１１４に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１１４を形成すればよい。または、成膜後の絶縁膜１１４に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
絶縁膜１１４として、酸素を放出することが可能な絶縁膜を用いることで、トランジスタ１５０のチャネル領域として機能する酸化物半導体膜１１０に酸素を移動させ、酸化物半導体膜１１０の酸素欠損量を低減することが可能となる。例えば、昇温脱離ガス分析（以下、ＴＤＳ分析とする。）によって測定される，膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が、１．０×１０１８分子／ｃｍ３以上ある絶縁膜を用いることで、酸化物半導体膜１１０に含まれる酸素欠損量を低減することができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまうためである。また、絶縁膜１１４と酸化物半導体膜１１０との界面における欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、酸化物半導体膜１１０の欠陥に由来するｇ値が１．８９以上１．９６以下に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、さらには検出下限以下であることが好ましい。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４の外部に移動する場合がある。または、外部から絶縁膜１１４に入った酸素の一部が、絶縁膜１１４にとどまる場合もある。また、外部から絶縁膜１１４に酸素が入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜２１６から脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜２０８に移動させることができる。
また、絶縁膜１１４は、窒素酸化物の準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物の準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（ＥＶ＿ＯＳ）と、酸化物半導体膜の伝導帯下端のエネルギー（ＥＣ＿ＯＳ）との間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ分析法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニア分子の放出量が１×１０１８分子／ｃｍ３以上５×１０１９分子／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜２０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜２０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜２０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に含まれる窒素酸化物は、加熱処理において、絶縁膜２１６に含まれるアンモニアと反応するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び酸化物半導体膜２０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には４００℃未満または３７５℃未満（好ましくは、３４０℃以上３６０℃以下）の加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁膜１１４に接するように形成される絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳにおける膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、更には１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体膜１１０から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
絶縁膜１１４の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１１６の厚さは、３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることができる。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これに限定されず、例えば、絶縁膜１１４の単層構造、絶縁膜１１６の単層構造、または３層以上の積層構造としてもよい。
容量素子１６０の誘電体膜として機能する絶縁膜１１８としては、窒化物絶縁膜であることが好ましい。特に窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、容量素子１６０の誘電体膜として機能する絶縁膜１１８として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化することができる。よって、容量素子１６０の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、容量素子１６０の静電破壊を抑制することができる。なお、絶縁膜１１８は、容量素子１６０の電極として機能する導電膜３４の抵抗率を低下させる機能も有する。
また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１１０からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１１０への水素、水等の入り込みを防ぐことができる。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
平坦膜、オーバーコート、スペーサ等に用いることのできる絶縁材料としては、例えば、アクリル、エポキシなどの樹脂、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることができる。
〈接着層〉
接着層としては、熱硬化樹脂や光硬化樹脂、２液混合型の硬化性樹脂などの硬化性樹脂を用いることができる。例えば、アクリル樹脂、ポリウレタン、エポキシ樹脂、またはシロキサン結合を有する樹脂などの樹脂を用いることができる。
〈接続層〉
接続層としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
〈着色膜〉
着色膜に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。
以上が各構成要素についての説明である。
〈〈断面構成例２〉〉
図２８には、上記構成例とは一部の構成の異なる表示装置の断面構成例について示している。なお、上記と重複する部分については説明を省略し、相違点について説明する。
図２８は、基板３０の表示面側に導電膜３３、３３５、３４１及びＦＰＣ３７５を設けない構成である。液晶素子３２のコモン電極として機能する導電膜３４が、タッチセンサの一対の電極としても機能する。具体的には、一方向に延在する導電膜３４ａと、導電膜３４ａと直交する方向に延在する導電膜１０４ａと電気的に接続される導電膜３４ｂとが、タッチセンサの一対の電極として機能する。このような構成とすることで、図２５に示す構成よりもさらに工程を簡略化することができる。なお、導電膜３４ｂは、絶縁膜１０８、１１４、１１６に設けられた開口３３３を介して導電膜１０４ａと電気的に接続される。また導電膜１０４ａは、ゲート電極１０４と同様の材料を用いて同時に形成される。
ここで、タッチセンサを構成する電極の配置について説明する。図２９（Ａ）は図２８に示す表示装置が有する、一対のタッチセンサ電極の上面模式図である。図２９（Ａ）に示す一点鎖線Ｚ３−Ｚ４は、図２８に示す表示部１１と対応する。
タッチセンサの一方の電極である導電膜３４ａはＹ方向に延在して設けられている。またタッチセンサの他方の電極である導電膜３４ｂは、開口３３３を介して導電膜１０４ａと電気的に接続される。導電膜１０４ａはＸ方向に延在し、導電膜３４ａと交差する領域を有する。
また、一方向に延在する導電膜として、導電膜１０４ａの代わりにソース電極１１２ａおよびドレイン電極１１２ｂと同様の材料を用いて同時に形成される導電膜１１２を適用してもよい（図２９（Ｂ）参照）。なお、図２９（Ｂ）において、導電膜３４ａがＸ方向に延在し、導電膜１１２がＹ方向に延在する例を示している。導電膜３４ｂは、絶縁膜１１８（図示しない）に設けられる開口３３６を介して導電膜１１２と電気的に接続される。
（実施の形態６）
本実施の形態は、本発明の一態様の表示装置の断面構成の例について、図面を参照して説明する。本実施の形態では、表示素子としてＥＬ素子を用いた例について説明を行う。なお、実施の形態５と重複する部分については説明を省略し、相違点について説明する。
〈〈断面構成例１〉〉
図３０は表示装置の断面模式図である。図３０では、図１２におけるＦＰＣ１９を含む領域、走査線駆動回路１３（走査線駆動回路１３Ｌまたは１３Ｒのどちらか一方）を含む領域、表示部１１を含む領域のそれぞれの断面を示している。
図３０では、表示部１１の例として、２つの画素の断面を示している。例えば、画素は赤色を呈する画素、緑色を呈する画素、青色を呈する画素のいずれかとすることで、フルカラーの表示を行うことができる。例えば図３０に示す表示部１１において、画素１２Ｒは、トランジスタ１５０と、ＥＬ素子７３と、着色膜７１Ｒと、を有する。また画素１２Ｇは、図示しないトランジスタと、ＥＬ素子７３と、着色膜７１Ｇと、を有する。
図３０に示す表示装置は、表示部１１にＥＬ素子７３を備える。ＥＬ素子７３は導電膜７６、ＥＬ層７５、導電膜７４を有する。導電膜７６は反射膜としての機能を有し、絶縁膜１１４、１１６、１１８、１１９に設けられた開口を介してトランジスタ１５０のドレイン電極１１２ｂと電気的に接続される。導電膜７４は下部電極とも呼べる。導電膜７４としては可視光を透過する材料を用いる。また導電膜７４が半反射膜としての機能を有していてもよい。導電膜７４は上部電極とも呼べる。導電膜７６と導電膜７４の間に電圧を印加することで、ＥＬ層７５に含まれる発光層が呈する光を基板７０に設けられた着色膜（例えば着色膜７１Ｒ）を介して取り出すことができる。図３０に示す表示装置は、いわゆるトップエミッション型の表示装置を備える。
絶縁膜１１９上に、隔壁として機能する絶縁膜７８が設けられる。絶縁膜１１９は、隣接する２つの画素の導電膜７６の端部と重ねて設けられる。ＥＬ層７５は導電膜７６及び絶縁膜７８上に設けられる。また導電膜７４は少なくとも導電膜７６と重畳するように、ＥＬ層７５上に設けられる。例えば、図３０に示す表示装置において導電膜７４は、一の方向に隣接する２つの画素が有する２つの導電膜７６の隙間と重畳する位置に開口３８５を有する。
また、開口３８５と重なる位置に導電膜７９が設けられている。導電膜７９は、トランジスタ１５０の第２のゲート電極として機能する導電膜７９ｇと同様の材料を用いて同時に形成することができるため、工程を簡略化することができる。
表示装置が有するタッチセンサは、基板７０に設けられた導電膜７２と、基板１８に設けられた導電膜７９と、によって構成される。導電膜７２と導電膜７９の間に形成される容量を利用して、被検知体の近接または接触を検知することができる。
タッチセンサ電極の補助電極として、導電膜７９に接して導電膜を設けてもよい。例えば、ゲート電極１０４またはソース電極１１２ａ、ドレイン電極１１２ｂと同様の材料を用いて、遮光膜７７と重畳する位置に導電膜を設けてもよい。該補助電極を遮光膜７７と重ねて設けることで、画素の開口率を維持しつつタッチセンサの検知における信号伝達の遅延を抑制することができる。
導電膜７９には、抵抗率を下げた酸化物半導体膜を用いることが好ましい。さらに、酸化物半導体膜１１０と導電膜７９は、同一の金属元素を有すると好ましい。酸化物半導体膜１１０と導電膜７９を同一の金属元素を有する構成とすることで、製造装置（例えば、成膜装置、加工装置等）を共通に用いることが可能となるため、製造コストを抑制することができる。
なお、図３０において、導電膜７９と同時に成膜し、同時にエッチングして、同時に形成した導電膜７９ｇを酸化物半導体膜１１０と重なる領域を有するように設けられている。導電膜７９ｇは、トランジスタ１５０の第２のゲート電極としての機能を有している。このとき、第２のゲート電極に対するゲート絶縁膜は絶縁膜１１４、１１６となる。別言すると、トランジスタ１５０は酸化物半導体膜１１０、ソース電極１１２ａおよびドレイン電極１１２ｂ上に設けられた絶縁膜１１４、１１６と、絶縁膜１１４、１１６上に、酸化物半導体膜１１０と重畳する位置に設けられた導電膜７９ｇと、を有する。
導電膜７９ｇは、導電膜７９と同時に成膜し、同時にエッチングして、同時に形成することで、プロセス工程の増加を抑制することができる。ただし、本発明の実施形態の一態様は、これに限定されない。導電膜７９ｇは、導電膜７９とは異なる工程で形成してもよい。また、導電膜７９ｇは、ゲート電極１０４と接続されていてもよい。または、導電膜７９ｇは、ゲート電極１０４と接続されずに、ゲート電極１０４とは異なる信号や異なる電位が供給されていてもよい。
なお、トランジスタ１５０において、酸化物半導体膜１１０は、チャネル領域として用いるため、導電膜７９と比較して抵抗率が高い。一方で、導電膜７９は電極としての機能を有するため、酸化物半導体膜１１０と比較して抵抗率が低い。酸化物半導体膜１１０及び導電膜７９の抵抗率の制御方法については実施の形態５の記載を参照すればよい。
基板７０の基板１８側の面には、着色膜７１Ｒ、７１Ｇ、遮光膜７７等が設けられている。また基板７０の基板１８と反対側の面には、導電膜７２、導電膜３４１等が設けられている。基板７０の端部に近い領域には、接続部３０７が設けられている。接続部３０７においては、導電膜３４１が接続層３０９を介してＦＰＣ１９と電気的に接続されている。
なお、導電膜７２および基板７０上に、指またはスタイラスなどの検知体が直接触れるための基板を設けてもよい。またこのとき、基板７０と当該基板との間に偏光板または円偏光板を設けることが好ましい。その場合、当該基板上に保護層を設けることが好ましい。保護層は、例えば酸化シリコン、酸化アルミニウム、酸化イットリウム、イットリア安定化ジルコニアなどの無機絶縁材料を用いることができる。また、当該基板に強化ガラスを用いてもよい。強化ガラスは、イオン交換法や風冷強化法等により物理的、または化学的な処理が施され、その表面に圧縮応力を加えたものを用いることができる。
ここで、タッチセンサを構成する電極の配置について説明する。図３１は図３０に示す表示装置が有する、一対のタッチセンサ電極の上面模式図である。図３１に示す一点鎖線Ｚ５−Ｚ６は、図３０に示す表示部１１と対応する。
タッチセンサの一方の電極である導電膜７２はＹ方向に延在して設けられている。またタッチセンサの他方の電極である導電膜７９はＸ方向に延在し、導電膜７２と交差する領域を有する。なお、導電膜７２はＸ方向に延在し、導電膜７９はＹ方向に延在していてもよい。
なお、表示装置は基板１８と基板７０とがシール材１５１によって貼り合わされている。基板１８、基板７０及びシール材１５１に囲まれた領域は中空であり、窒素やアルゴンなどの不活性な気体で充填されるのが好ましい。また、該領域は封止材で満たされていてもよい。該封止材として、ＰＶＣ（ポリビニルクロライド）樹脂、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等を用いることができる。また、これらの樹脂内に乾燥剤が含まれていてもよい。また表示装置は、着色膜７１Ｒ、７１Ｇ及び遮光膜７７と接するようにオーバーコートとして機能する絶縁膜を設けてもよい。
また、図３０ではＥＬ層７５が複数の画素において共通であるＥＬ素子７３の構成を示しているが、ＥＬ層７５が画素ごとに設けられていてもよい（図３２参照）。この場合、各画素に要求される発光色に合わせた色の光を呈する発光層を有するＥＬ層７５を画素ごとに設ければよい。また、着色膜（例えば着色膜７１Ｒ、７１Ｇ等）を設けない構成としてもよい。
〈ＥＬ素子〉
ＥＬ素子７３の詳細について説明を行う。図４２（Ａ）に示すＥＬ素子７３は、一対の電極（導電膜７６、導電膜７４）間にＥＬ層７５が挟まれた構造を有する。なお、図４２（Ａ）、（Ｂ）において、導電膜７６は陽極として、導電膜７４は陰極として、説明を行うものとする。
また、ＥＬ層７５は、少なくとも発光層を含んで形成されていればよく、発光層以外の機能層を含む積層構造であってもよい。発光層以外の機能層としては、正孔注入性の高い物質、正孔輸送性の高い物質、電子輸送性の高い物質、電子注入性の高い物質、バイポーラ性（電子及び正孔の輸送性の高い物質）の物質等を含む層を用いることができる。具体的には、正孔注入層、正孔輸送層、電子輸送層、電子注入層等の機能層を適宜組み合わせて用いることができる。
図４２（Ａ）に示すＥＬ素子７３は、導電膜７６と導電膜７４との間に与えられた電位差により電流が流れ、ＥＬ層７５において正孔と電子とが再結合し、発光するものである。つまりＥＬ層７５に発光領域が形成されるような構成となっている。
なお、ＥＬ層７５は図４２（Ｂ）のように、導電膜７６と導電膜７４との間に複数積層されていてもよい。ｎ層（ｎは２以上の自然数）の積層構造を有する場合には、ｍ番目（ｍは、１以上かつｎより小さい自然数）のＥＬ層７５と、（ｍ＋１）番目のＥＬ層７５との間には、それぞれ電荷発生層７５ａを設けることが好ましい。
電荷発生層７５ａは、例えば、有機化合物と金属酸化物の複合材料を用いて形成することができる。金属酸化物としては、例えば、酸化バナジウムや酸化モリブデンや酸化タングステン等が挙げられる。有機化合物としては、芳香族アミン化合物、カルバゾール誘導体、芳香族炭化水素、または、それらを基本骨格とするオリゴマー、デンドリマー、ポリマー等など、種々の化合物を用いることができる。なお、有機化合物としては、正孔輸送性有機化合物として正孔移動度が１０−６ｃｍ２／Ｖｓ以上であるものを適用することが好ましい。但し、電子よりも正孔の輸送性の高い物質であれば、これら以外のものを用いてもよい。なお、電荷発生層７５ａに用いるこれらの材料は、キャリア注入性、キャリア輸送性に優れているため、ＥＬ素子７３の低電流駆動、および低電圧駆動を実現することができる。上記複合材料以外にも、上記複合材料にアルカリ金属、アルカリ土類金属、アルカリ金属化合物、アルカリ土類金属化合物などを加えた材料などを電荷発生層７５ａに用いることができる。
なお、電荷発生層７５ａは、有機化合物と金属酸化物の複合材料と他の材料とを組み合わせて形成してもよい。例えば、有機化合物と金属酸化物の複合材料を含む層と、電子供与性物質の中から選ばれた一の化合物と電子輸送性の高い化合物とを含む層とを組み合わせて形成してもよい。また、有機化合物と金属酸化物の複合材料を含む層と、透明導電膜とを組み合わせて形成してもよい。
このような構成を有するＥＬ素子７３は、隣接するＥＬ層７５同士でのエネルギーの移動が起こり難く、高い発光効率と長い寿命とを併せ持つ発光素子とすることが容易である。また、一方の発光層で燐光発光、他方で蛍光発光を得ることも容易である。
なお、電荷発生層７５ａとは、導電膜７６と導電膜７４に電圧を印加したときに、電荷発生層７５ａに接して形成される一方のＥＬ層７５に正孔を注入する機能を有し、他方のＥＬ層７５に電子を注入する機能を有する。
図４２（Ｂ）に示すＥＬ素子７３は、ＥＬ層７５に用いる発光物質の種類を変えることにより様々な発光色を得ることができる。また、発光物質として発光色の異なる複数の発光物質を用いることにより、ブロードなスペクトルの発光や白色発光を得ることもできる。
図４２（Ｂ）に示すＥＬ素子７３を用いて、白色発光を得る場合、複数のＥＬ層の組み合わせとしては、赤、青及び緑色の光を含んで白色に発光する構成であればよく、例えば、青色の蛍光材料を発光物質として含むＥＬ層と、緑色と赤色の燐光材料を発光物質として含むＥＬ層を有する構成が挙げられる。また、赤色の発光を示すＥＬ層と、緑色の発光を示すＥＬ層と、青色の発光を示すＥＬ層とを有する構成とすることもできる。または、補色の関係にある光を発するＥＬ層を有する構成であっても白色発光が得られる。ＥＬ層が２層積層された積層型素子において、これらのＥＬ層からの発光色を補色の関係にする場合、補色の関係としては、青色と黄色、あるいは青緑色と赤色の組合せなどが挙げられる。
なお、上述した積層型素子の構成において、積層される発光層の間に電荷発生層を配置することにより、電流密度を低く保ったまま高輝度発光が得られ、また、長寿命素子を実現することができる。
〈〈断面構成例２〉〉
図３３には、図３０とは一部の構成の異なるタッチパネルの断面構成例について示している。なお、上記と重複する部分については説明を省略し、相違点について説明する。
図３３では、基板７０の表示面側に導電膜７２、３４１及びＦＰＣ１９を設けない構成である。導電膜７９が、タッチセンサの一対の電極として機能する。具体的には、一方向に延在する導電膜７９ａ（図示しない）と、導電膜７９ａと直交する方向に延在する導電膜１０４ａと電気的に接続される導電膜７９ｂとが、タッチセンサの一対の電極として機能する。このような構成とすることで、図３０に示す構成よりもさらに工程を簡略化することができる。なお、導電膜７９ｂは、絶縁膜１０８、１１４、１１６に設けられた開口３３３を介して導電膜１０４ａと電気的に接続される。また導電膜１０４ａは、ゲート電極１０４と同じ工程で形成される。
ここで、タッチセンサを構成する電極の配置について説明する。図３４は図３３に示す表示装置が有する、一対のタッチセンサ電極の上面模式図である。図３４に示す一点鎖線Ｚ７−Ｚ８は、図３３に示す表示部１１と対応する。
タッチセンサの一方の電極である導電膜７９ａはＹ方向に延在して設けられている。またタッチセンサの他方の電極である導電膜７９ｂは、開口３３３を介して導電膜１０４ａと電気的に接続される。導電膜１０４ａはＸ方向に延在し、導電膜７９ａと交差する領域を有する。
なお、ＥＬ素子７３を構成する一方の電極として機能する導電膜７４を、タッチセンサの他方の電極として用いてもよい。図３５に示す表示装置は、タッチセンサの一方の電極である導電膜７９がＸ方向に延在して設けられる。また導電膜７４はＹ方向に延在して設けられ、導電膜７９と交差する領域を有する。図３６は図３５に示す表示装置が有する、一対のタッチセンサ電極の上面模式図であり、図３６に示す一点鎖線Ｚ９−Ｚ１０は、図３５に示す表示部１１と対応する。導電膜７４が有する開口３８５は、導電膜７９が延在する方向と直交する方向に延在し、開口３８５の一部は導電膜７９と重畳する。
〈〈断面構成例３〉〉
図３７には、上記構成例とは一部の構成の異なるタッチパネルの断面構成例について示している。なお、上記と重複する部分については説明を省略し、相違点について説明する。
図３７に示す表示装置は、表示部１１にＥＬ素子９３を備える。ＥＬ素子９３は導電膜９６、ＥＬ層９５、導電膜９４を有する。導電膜９６は、絶縁膜１１４、１１６、１１８、１１９に設けられた開口を介してトランジスタ１５０のドレイン電極１１２ｂと電気的に接続される。導電膜９６としては可視光を透過する材料を用いる。また導電膜９６が半反射膜としての機能を有していてもよい。導電膜９４は反射膜としての機能を有する。導電膜９６と導電膜９４の間に電圧を印加することで、ＥＬ層９５に含まれる発光層が呈する光を基板１８に設けられた着色膜（例えば着色膜７１Ｒ）を介して取り出すことができる。図３７に示す表示装置は、いわゆるボトムエミッション型の表示装置を備える。なお、ＥＬ素子９３の詳細は、図４２において、ＥＬ素子７３をＥＬ素子９３に、導電膜７４を導電膜９４に、ＥＬ層７５をＥＬ層９５に、導電膜７６を導電膜９６にそれぞれ置き換えることで、図４２の記載を参酌することが可能である。
遮光膜７７、着色膜７１Ｒ、７１Ｇは絶縁膜１１８上に設けられる。遮光膜７７は、絶縁膜７８と重畳する位置に設けられる。また着色膜７１Ｒ、７１Ｇは、導電膜９６と重畳する位置に設けられる。またＥＬ層９５、導電膜９４は導電膜９６上にこの順で設けられる。
導電膜７２、３４１及びＦＰＣ１９が基板１８の表示面側（基板７０と反対側）に設けられている。導電膜７２及び導電膜７９を一対の電極として、表示装置が有するタッチセンサが構成される。導電膜７２を基板１８の表示面側に設けることで、一対の電極間に他の導電膜（例えば、導電膜９６、導電膜９４等）を挟まない構成とすることができる。また、導電膜７９は可視光を透過するため、ＥＬ素子９３が呈する光の経路となる導電膜９６と重畳する位置にも設けることができる。よって、導電膜７９を大面積にわたって形成することができ、タッチセンサの容量値を大きくすることができる。
ここで、タッチセンサを構成する電極の配置について説明する。図３８は図３７に示す表示装置が有する、一対のタッチセンサ電極の上面模式図である。図３８に示す一点鎖線Ｚ１１−Ｚ１２は、図３７に示す表示部１１と対応する。
タッチセンサの一方の電極である導電膜７２はＹ方向に延在して設けられている。またタッチセンサの他方の電極である導電膜７９はＸ方向に延在し、導電膜７２と交差する領域を有する。なお、導電膜７２はＸ方向に延在し、導電膜７９はＹ方向に延在していてもよい。
なお、図３７ではＥＬ層９５が複数の画素において共通であるＥＬ素子９３の構成を示しているが、ＥＬ層９５が画素ごとに設けられていてもよい（図３９参照）。この場合、各画素に要求される発光色に合わせた色の光を呈する発光層を有するＥＬ層９５を画素ごとに設ければよい。また、着色膜（例えば着色膜７１Ｒ、７１Ｇ等）を設けない構成としてもよい。
〈〈断面構成例４〉〉
図４０には、図３７とは一部の構成の異なるタッチパネルの断面構成例について示している。なお、上記と重複する部分については説明を省略し、相違点について説明する。
図４０では、基板１８の表示面側に導電膜７２、３４１及びＦＰＣ１９を設けない構成である。導電膜７９が、タッチセンサの一対の電極として機能する。具体的には、一方向に延在する導電膜７９ａと、導電膜７９ａと直交する方向に延在する導電膜１０４ａと電気的に接続される導電膜７９ｂとが、タッチセンサの一対の電極として機能する。このような構成とすることで、図３７に示す構成よりもさらに工程を簡略化することができる。なお、導電膜７９ｂは、絶縁膜１０８、１１４、１１６に設けられた開口３３３を介して導電膜１０４ａと電気的に接続される。また導電膜１０４ａは、ゲート電極１０４と同じ工程によって形成される。導電膜１０４ａは遮光膜７７と重畳する位置に設けることで、画素の開口率を維持しつつタッチセンサの一対の電極を構成することができるため好ましい。
ここで、タッチセンサを構成する電極の配置について説明する。図４１は図４０に示す表示装置が有する、一対のタッチセンサ電極の上面模式図である。図４１に示す一点鎖線Ｚ１３−Ｚ１４は、図４０に示す表示部１１と対応する。
タッチセンサの一方の電極である導電膜７９ａはＹ方向に延在して設けられている。またタッチセンサの他方の電極である導電膜７９ｂは、開口３３３を介して導電膜１０４ａと電気的に接続される。導電膜１０４ａはＸ方向に延在し、導電膜７９ａと交差する領域を有する。
（実施の形態７）
本実施の形態は、本発明の一態様の表示装置を用いることが可能な電子機器の一例について説明を行う。
図４３及び図４４は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図４３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。
図４３（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。
図４３（Ｃ）はテレビジョン装置であり、上述したものの他に、スタンド５０１２等を有することができる。また、テレビジョン装置の操作は、筐体５０００が備える操作スイッチや、別体のリモコン操作機５０１３により行うことができる。リモコン操作機５０１３が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部５００１に表示される映像を操作することができる。また、リモコン操作機５０１３に、当該リモコン操作機５０１３から出力する情報を表示する表示部を設ける構成としてもよい。
図４３（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。
図４３（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。
図４３（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。
図４３（Ｇ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
図４３（Ｈ）は腕時計型情報端末であり、上述したもののほかに、バンド５０１８、留め金５０１９、等を有することができる。ベゼル部分を兼ねる筐体５０００に搭載された表示部５００１は、非矩形状の表示領域を有している。表示部５００１は、時刻を表すアイコン５０２０、その他のアイコン５０２１等を表示することができる。
図４４（Ａ）はデジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）である。
図４４（Ｂ）は円柱状の柱に取り付けられたデジタルサイネージである。
図４３及び図４４に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、表示装置機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、又は、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動又は手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図４３及び図４４に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態の電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。該表示部に、本発明の一態様の表示装置を適用することができる。
（実施の形態８）
本実施の形態では、本発明の一態様の表示装置に用いることが可能で、且つ、実施の形態３に示すトランジスタとは異なる構成のトランジスタについて、図４５乃至図５２を参照して説明する。
＜トランジスタの構成例１＞
図４５（Ａ）は、トランジスタ２７０の上面図であり、図４５（Ｂ）は、図４５（Ａ）に示す一点鎖線Ａ１−Ａ２間における切断面の断面図に相当し、図４５（Ｃ）は、図４５（Ａ）に示す一点鎖線Ｂ１−Ｂ２間における切断面の断面図に相当する。なお、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ｂ１−Ｂ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ２７０は、基板２０２上の第１のゲート電極として機能する導電膜２０４と、基板２０２及び導電膜２０４上の絶縁膜２０６と、絶縁膜２０６上の絶縁膜２０７と、絶縁膜２０７上の酸化物半導体膜２０８と、酸化物半導体膜２０８に電気的に接続されるソース電極として機能する導電膜２１２ａと、酸化物半導体膜２０８に電気的に接続されるドレイン電極として機能する導電膜２１２ｂと、酸化物半導体膜２０８、導電膜２１２ａ及び導電膜２１２ｂ上の絶縁膜２１４、２１６と、絶縁膜２１６上の導電膜２１１ｂと、を有する。また、導電膜２１１ｂ上に絶縁膜２１８が設けられる。
また、トランジスタ２７０において、絶縁膜２１４及び絶縁膜２１６は、トランジスタ２７０の第２のゲート絶縁膜としての機能を有する。また、導電膜２１１ａは、絶縁膜２１４及び絶縁膜２１６に設けられる開口部２５２ｃを介して、導電膜２１２ｂと接続される。導電膜２１１ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ２７０において、導電膜２１１ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。
また、図４５（Ｃ）に示すように導電膜２１１ｂは、絶縁膜２０６、２０７、絶縁膜２１４及び絶縁膜２１６に設けられる開口部２５２ａ、２５２ｂにおいて、第１のゲート電極として機能する導電膜２０４に接続される。よって、導電膜２０４と導電膜２１１ｂは、同じ電位が与えられる。
なお、本実施の形態においては、開口部２５２ａ、２５２ｂを設け、導電膜２１１ｂと導電膜２０４を接続する構成について例示したが、これに限定されない。例えば、開口部２５２ａまたは開口部２５２ｂのいずれか一方の開口部のみを形成し、導電膜２１１ｂと導電膜２０４を接続する構成、または開口部２５２ａ及び開口部２５２ｂを設けずに、導電膜２１１ｂと導電膜２０４を接続しない構成としてもよい。なお、導電膜２１１ｂと導電膜２０４を接続しない構成の場合、導電膜２１１ｂと導電膜２０４には、それぞれ異なる電位を与えることができる。
また、図４５（Ｂ）に示すように、酸化物半導体膜２０８は、第１のゲート電極として機能する導電膜２０４と、第２のゲート電極として機能する導電膜２１１ｂのそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電極として機能する導電膜２１１ｂのチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体膜２０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体膜２０８の全体は、絶縁膜２１４及び絶縁膜２１６を介して導電膜２１１ｂに覆われている。また、第２のゲート電極として機能する導電膜２１１ｂと第１のゲート電極として機能する導電膜２０４とは、絶縁膜２０６、２０７、絶縁膜２１４及び絶縁膜２１６に設けられる開口部２５２ａ、２５２ｂにおいて接続されるため、酸化物半導体膜２０８のチャネル幅方向の側面は、絶縁膜２１４及び絶縁膜２１６を介して第２のゲート電極として機能する導電膜２１１ｂと対向している。
別言すると、トランジスタ２７０のチャネル幅方向において、第１のゲート電極として機能する導電膜２０４と第２のゲート電極として機能する導電膜２１１ｂとは、絶縁膜２０６、２０７、２１４および２１６に設けられる開口部において、互いに接続されると共に、絶縁膜２０６、２０７、２１４または２１６を介して、酸化物半導体膜２０８を囲む構成である。
このような構成を有することで、トランジスタ２７０に含まれる酸化物半導体膜２０８を、第１のゲート電極として機能する導電膜２０４及び第２のゲート電極として機能する導電膜２１１ｂの電界によって電気的に囲むことができる。トランジスタ２７０のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ２７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜２０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜２０８に印加することができるため、トランジスタ２７０の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ２７０を微細化することが可能となる。また、トランジスタ２７０は、第１のゲート電極として機能する導電膜２０４及び第２のゲート電極として機能する導電膜２１１ｂによって囲まれた構造を有するため、トランジスタ２７０の機械的強度を高めることができる。
＜トランジスタの構成例２＞
次に、図４５（Ａ）乃至（Ｃ）に示すトランジスタ２７０と異なる構成例について、図４６（Ａ）乃至（Ｄ）を用いて説明する。
図４６（Ａ）、（Ｂ）は、図４５（Ｂ）、（Ｃ）に示すトランジスタ２７０の変形例の断面図である。また、図４６（Ｃ）、（Ｄ）は、図４５（Ｂ）、（Ｃ）に示すトランジスタ２７０の変形例の断面図である。
図４６（Ａ）、（Ｂ）に示すトランジスタ２７０Ａは、図４５（Ｂ）、（Ｃ）に示すトランジスタ２７０が有する酸化物半導体膜２０８を３層の積層構造としている。より具体的には、トランジスタ２７０Ａが有する酸化物半導体膜２０８は、酸化物半導体膜２０８ａと、酸化物半導体膜２０８ｂと、酸化物半導体膜２０８ｃと、を有する。
図４６（Ｃ）、（Ｄ）に示すトランジスタ２７０Ｂは、図４５（Ｂ）、（Ｃ）に示すトランジスタ２７０が有する酸化物半導体膜２０８を２層の積層構造としている。より具体的には、トランジスタ２７０Ｂが有する酸化物半導体膜２０８は、酸化物半導体膜２０８ｂと、酸化物半導体膜２０８ｃと、を有する。
本実施の形態に示すトランジスタ２７０、２７０Ａ及び２７０Ｂの構成は、実施の形態３で説明したトランジスタ１５０の構成を参照できる。すなわち、基板２０２の材料及び作製方法は、基板１８を参照できる。導電膜２０４の材料及び作製方法は、ゲート電極１０４を参照できる。絶縁膜２０６及び絶縁膜２０７の材料及び作製方法は、それぞれ絶縁膜１０６及び絶縁膜１０７を参照できる。酸化物半導体膜２０８の材料及び作製方法は、酸化物半導体膜１１０を参照できる。導電膜２１１ａ及び導電膜２１１ｂの材料及び作製方法は、導電膜７９を参照できる。導電膜２１２ａ及び導電膜２１２ｂの材料及び作製方法は、それぞれソース電極１１２ａ及びドレイン電極１１２ｂを参照できる。絶縁膜２１４、絶縁膜２１６及び絶縁膜２１８の材料及び作製方法は、それぞれ絶縁膜１１４、絶縁膜１１６及び絶縁膜１１８を参照できる。
ここで、酸化物半導体膜２０８及び酸化物半導体膜２０８に接する絶縁膜のバンド構造について、図４７を用いて説明する。
図４７（Ａ）は、絶縁膜２０７、酸化物半導体膜２０８ａ、２０８ｂ、２０８ｃ、及び絶縁膜２１４を有する積層構造の膜厚方向のバンド構造の一例である。また、図４７（Ｂ）は、絶縁膜２０７、酸化物半導体膜２０８ｂ、２０８ｃ、及び絶縁膜２１４を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶縁膜２０７、酸化物半導体膜２０８ａ、２０８ｂ、２０８ｃ、及び絶縁膜２１４の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
また、図４７（Ａ）は、絶縁膜２０７、２１４として酸化シリコン膜を用い、酸化物半導体膜２０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜２０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜２０８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
また、図４７（Ｂ）は、絶縁膜２０７、２１４として酸化シリコン膜を用い、酸化物半導体膜２０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜２０８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
図４７（Ａ）、（Ｂ）に示すように、酸化物半導体膜２０８ａ、２０８ｂ、２０８ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド構造を有するためには、酸化物半導体膜２０８ａと酸化物半導体膜２０８ｂとの界面、または酸化物半導体膜２０８ｂと酸化物半導体膜２０８ｃとの界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないとする。
酸化物半導体膜２０８ａ、２０８ｂ、２０８ｃに連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。
図４７（Ａ）、（Ｂ）に示す構成とすることで酸化物半導体膜２０８ｂがウェル（井戸）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜２０８ｂに形成されることがわかる。
なお、酸化物半導体膜２０８ａ、２０８ｃを設けることにより、酸化物半導体膜２０８ｂに形成されうるトラップ準位を酸化物半導体膜２０８ｂより遠ざけることができる。
また、トラップ準位がチャネル領域として機能する酸化物半導体膜２０８ｂの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位から遠くなり、トラップ準位に電子が蓄積しやすくなってしまうことがある。トラップ準位に電子が蓄積されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、トラップ準位が酸化物半導体膜２０８ｂの伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。
また、酸化物半導体膜２０８ａ、２０８ｃは、酸化物半導体膜２０８ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜２０８ｂの伝導帯下端のエネルギー準位と、酸化物半導体膜２０８ａ、２０８ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、酸化物半導体膜２０８ａ、２０８ｃの電子親和力と、酸化物半導体膜２０８ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜２０８ｂが主な電流経路となる。すなわち、酸化物半導体膜２０８ｂは、チャネル領域としての機能を有し、酸化物半導体膜２０８ａ、２０８ｃは、酸化物絶縁膜としての機能を有する。また、酸化物半導体膜２０８ａ、２０８ｃは、チャネル領域が形成される酸化物半導体膜２０８ｂを構成する金属元素の一種以上から構成される酸化物半導体膜であるため、酸化物半導体膜２０８ａと酸化物半導体膜２０８ｂとの界面、または酸化物半導体膜２０８ｂと酸化物半導体膜２０８ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、酸化物半導体膜２０８ａ、２０８ｃは、チャネル領域の一部として機能することを防止するため、導電率が十分に低い材料を用いるものとする。そのため、酸化物半導体膜２０８ａ、２０８ｃを、その物性及び／または機能から、それぞれ酸化物絶縁膜とも呼ぶことができる。また、酸化物半導体膜２０８ａ、２０８ｃには、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜２０８ｂよりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜２０８ｂの伝導帯下端のエネルギー準位と差分（バンドオフセット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、酸化物半導体膜２０８ａ、２０８ｃの伝導帯下端のエネルギー準位が、酸化物半導体膜２０８ｂの伝導帯下端のエネルギー準位よりも真空準位に近い材料を用いると好適である。例えば、酸化物半導体膜２０８ｂの伝導帯下端のエネルギー準位と、酸化物半導体膜２０８ａ、２０８ｃの伝導帯下端のエネルギー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ以上とすることが好ましい。
また、酸化物半導体膜２０８ａ、２０８ｃは、膜中にスピネル型の結晶構造が含まれないことが好ましい。酸化物半導体膜２０８ａ、２０８ｃの膜中にスピネル型の結晶構造を含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜２１２ａ、２１２ｂの構成元素が酸化物半導体膜２０８ｂへ拡散してしまう場合がある。なお、酸化物半導体膜２０８ａ、２０８ｃがＣＡＡＣ−ＯＳである場合、導電膜２１２ａ、２１２ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
酸化物半導体膜２０８ａ、２０８ｃの膜厚は、導電膜２１２ａ、２１２ｂの構成元素が酸化物半導体膜２０８ｂに拡散することを抑制することのできる膜厚以上であって、絶縁膜２１４から酸化物半導体膜２０８ｂへの酸素の供給を抑制する膜厚未満とする。例えば、酸化物半導体膜２０８ａ、２０８ｃの膜厚が１０ｎｍ以上であると、導電膜２１２ａ、２１２ｂの構成元素が酸化物半導体膜２０８ｂへ拡散するのを抑制することができる。また、酸化物半導体膜２０８ａ、２０８ｃの膜厚を１００ｎｍ以下とすると、絶縁膜２１４から酸化物半導体膜２０８ｂへ効果的に酸素を供給することができる。
また、本実施の形態においては、酸化物半導体膜２０８ａ、２０８ｃとして、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成について例示したが、これに限定されない。例えば、酸化物半導体膜２０８ａ、２０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いてもよい。
なお、酸化物半導体膜２０８ａ、２０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜２０８ａ、２０８ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：β１（０＜β１≦２）：β２（０＜β２≦３）となる場合がある。また、酸化物半導体膜２０８ａ、２０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜２０８ａ、２０８ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：β３（１≦β３≦５）：β４（２≦β４≦６）となる場合がある。また、酸化物半導体膜２０８ａ、２０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜２０８ａ、２０８ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：β５（１≦β５≦５）：β６（４≦β６≦８）となる場合がある。
また、トランジスタ２７０が有する酸化物半導体膜２０８と、トランジスタ２７０Ａ、２７０Ｂが有する酸化物半導体膜２０８ｃと、は図面において、導電膜２１２ａ、２１２ｂと重畳しない領域の酸化物半導体膜が薄くなる、別言すると酸化物半導体膜の一部が凹部を有する形状について例示している。ただし、本発明の一態様はこれに限定されず、導電膜２１２ａ、２１２ｂと重畳しない領域の酸化物半導体膜が凹部を有さなくてもよい。この場合の一例を図４８（Ａ）、（Ｂ）に示す。図４８（Ａ）、（Ｂ）は、トランジスタの一例を示す断面図である。なお、図４８（Ａ）、（Ｂ）は、先に示すトランジスタ２７０Ｂの酸化物半導体膜２０８が凹部を有さない構造である。
また、図４８（Ｃ）、（Ｄ）に示すように、酸化物半導体膜２０８ｃの膜厚を、予め酸化物半導体膜２０８ｂよりも薄く形成し、さらに酸化物半導体膜２０８ｃ及び絶縁膜２０７上に絶縁膜２１９を形成してもよい。この場合、絶縁膜２１９には酸化物半導体膜２０８ｃと導電膜２１２ａ及び導電膜２１２ｂとが接するための開口を形成する。絶縁膜２１９は、絶縁膜２１４と同様の材料及び形成方法によって形成できる。
＜トランジスタの構成例３＞
図４９（Ａ）、（Ｂ）に、薄膜のシリコン膜を用いたトランジスタの断面図を例示する。図４９（Ａ）、（Ｂ）では、ｎチャネル型のトランジスタ４７０と、ｐチャネル型のトランジスタ４７１とを示す。
トランジスタ４７０は、絶縁表面を有する基板４７２上に、ゲートとして機能する導電膜４７３と、導電膜４７３上の絶縁膜４７４と、絶縁膜４７４を間に介して導電膜４７３と重畳する半導体膜４７５と、半導体膜４７５上の絶縁膜４７６と、絶縁膜４７６を間に介して半導体膜４７５と重畳し、なおかつゲートとして機能する導電膜４７７ａおよび導電膜４７７ｂと、導電膜４７７ａおよび導電膜４７７ｂ上の絶縁膜４７８と、絶縁膜４７８上の絶縁膜４７９と、絶縁膜４７６、絶縁膜４７８および絶縁膜４７９に設けられた開口において半導体膜４７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜４８０および導電膜４８１とを有する。
導電膜４７７ｂは、チャネル長方向における幅が導電膜４７７ａよりも短く、導電膜４７７ａおよび導電膜４７７ｂは、絶縁膜４７６側から順に積層されている。また、半導体膜４７５は、導電膜４７７ｂと重畳する位置にチャネル形成領域４８２と、チャネル形成領域４８２を間に挟むように位置する一対のＬＤＤ（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域４８３と、チャネル形成領域４８２、ＬＤＤ領域４８３を間に挟むように位置する一対の不純物領域４８４とを有する。一対の不純物領域４８４はソース領域またはドレイン領域として機能する。また、ＬＤＤ領域４８３、および不純物領域４８４は、ｎ型の導電型を半導体膜４７５に付与する不純物元素、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が添加されている。
また、トランジスタ４７１は、絶縁表面を有する基板４７２上に、ゲートとして機能する導電膜４８５と、導電膜４８５上の絶縁膜４７４と、絶縁膜４７４を間に介して導電膜４８５と重畳する半導体膜４８６と、半導体膜４８６上の絶縁膜４７６と、絶縁膜４７６を間に介して半導体膜４８６と重畳し、なおかつゲートとして機能する導電膜４８７ａおよび導電膜４８７ｂと、導電膜４８７ａおよび導電膜４８７ｂ上の絶縁膜４７８と、絶縁膜４７８上の絶縁膜４７９と、絶縁膜４７６、絶縁膜４７８および絶縁膜４７９に設けられた開口において半導体膜４８６に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜４８８および導電膜４８９とを有する。
導電膜４８７ｂは、チャネル長方向における幅が導電膜４８７ａよりも短く、導電膜４８７ａおよび導電膜４８７ｂは、絶縁膜４７６側から順に積層されている。また、半導体膜４７５は、導電膜４８７ｂと重畳する位置にチャネル形成領域４９０と、チャネル形成領域４９０を間に挟むように位置する一対の不純物領域４９１とを有する。一対の不純物領域４９１はソース領域またはドレイン領域として機能する。また、不純物領域４９１は、ｐ型の導電型を半導体膜４８６に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が添加されている。
なお、半導体膜４７５または半導体膜４８６は、様々な技術により結晶化しても良い。様々な結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板４７２として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
なお図４９（Ａ）では、ゲートとして機能する導電膜４７７ａ、４７７ｂと、バックゲート電極として機能する導電膜４７３を有する構成を示しているが、他の構成でもよい。例えば、図４９（Ｂ）に図示するように、バックゲートとして機能する導電膜４７３を省略してもよい。また、図４９（Ａ）では、ゲートとして機能する導電膜４８７ａ、４８７ｂと、バックゲートとして機能する導電膜４７３を有する構成を示しているが、他の構成でもよい。例えば、図４９（Ｂ）に図示するように、バックゲートとして機能する導電膜４８５を省略してもよい。なお図４９（Ｂ）の構造は、ＯＳトランジスタに適用可能である。
また、図５０（Ａ）には、図４９（Ａ）に示すｎチャネル型のトランジスタ４７０に対応する、トランジスタ４７０Ａの上面図を示す。図５０（Ｂ）は、トランジスタ４７０Ａのチャネル長方向を表すＬ１−Ｌ２線による断面図である。図５０（Ｃ）は、トランジスタ４７０Ａのチャネル幅方向を表すＷ１−Ｗ２線による断面図である。
図５０（Ａ）では、導電膜４７７、導電膜４７３、半導体膜４７５、導電膜４８０、導電膜４８１、開口４９３、開口４９４、開口４９５および開口４９６を示している。導電膜４７７は、ゲートとして機能する。導電膜４７３はバックゲートとして機能する。図５０（Ａ）での説明において、同じ符号を付した構成の詳細については、図４９（Ａ）での説明と同様であるため、ここでは省略する。開口４９３、４９４は、半導体膜４７５と、導電膜４８０、導電膜４８１とを接続するための開口である。開口４９５、４９６は、導電膜４７７と、導電膜４７３と電気的に接続するための開口である。
図５０（Ｂ）では、基板４７２上に、導電膜４７３と、絶縁膜４７４と、絶縁膜４７４を間に介して導電膜４７３と重畳する半導体膜４７５と、半導体膜４７５上の絶縁膜４７６と、絶縁膜４７６を間に介して半導体膜４７５と重畳し、なおかつゲートとして機能する導電膜４７７ａおよび導電膜４７７ｂと、導電膜４７７ａおよび導電膜４７７ｂ上の絶縁膜４７８と、絶縁膜４７８上の絶縁膜４７９と、絶縁膜４７６、絶縁膜４７８および絶縁膜４７９に設けられた開口４９３、４９４において半導体膜４７５に電気的に接続され、なおかつソースまたはドレインとして機能する導電膜４８０および導電膜４８１とを有する。半導体膜４７５は、チャネル形成領域４８２と、ＬＤＤ領域４８３と、不純物領域４８４とを有する。一対の不純物領域４８４はソース領域またはドレイン領域として機能する。図５０（Ｂ）での説明において、同じ符号を付した構成の詳細については、図４９（Ａ）での説明と同様であるため、ここでは省略する。
図５０（Ｃ）では、基板４７２上に、導電膜４７３と、絶縁膜４７４と、チャネル形成領域４８２と、絶縁膜４７６と、開口４９５、４９６において導電膜４７３に電気的に接続された導電膜４７７ａおよび導電膜４７７ｂと、導電膜４７７ａおよび導電膜４７７ｂ上の絶縁膜４７８と、絶縁膜４７８上の絶縁膜４７９と、を有する。半導体膜４７５は、チャネル形成領域４８２と、ＬＤＤ領域４８３と、不純物領域４８４とを有する。図５０（Ｃ）での説明において、同じ符号を付した構成の詳細については、図４９（Ａ）での説明と同様であるため、ここでは省略する。
図５０（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、ゲートである導電膜４７７、導電膜４７７と電気的に接続されたバックゲートである導電膜４７３によって、半導体膜４７５のチャネル形成領域４８２のチャネル幅方向を電気的に取り囲むｓ−ｃｈａｎｎｅｌ構造としている。ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域の上面、下面及び側面から、チャネル形成領域を包み込む構造とすることができる。そのため、オン電流を高めることができ、チャネル幅方向のサイズ縮小を図ることができる。また、チャネル形成領域を導電膜で取り囲む構成とするため、チャネル形成領域の遮光を容易に行うことができ、チャネル形成領域に意図しない光が照射されることによる光励起を抑制することができる。
また図５０（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、半導体膜４７５におけるＷ１−Ｗ２方向での側端部における意図しない導電性の上昇による導通状態を抑制することができる。また半導体膜４７５内に添加した不純物元素の分布ばらつきの影響を小さくすることができる。
また図５０（Ａ）乃至（Ｃ）に示す上面図及び断面図の構成では、ゲートとバックゲートとを電気的に接続する構成としたが、別々の電圧とする構成も有効である。当該構成は、特にｎチャネル型のみで構成する回路に有効である。つまり、バックゲートに電圧を印加することでトランジスタのしきい値電圧を制御できるため、しきい値電圧の異なるトランジスタでＥＤ−ＭＯＳでインバータ回路などのロジック回路を構成することができる。このようなロジック回路を、画素を駆動するための駆動回路に適用することで駆動回路が占める面積を縮小することができるため、表示装置の狭額縁化を実現することができる。また、バックゲートの電圧をトランジスタがオフになるような電圧にすることで、トランジスタをオフ状態にした際のオフ電流をより小さくすることができる。そのため、表示装置のリフレッシュレートを大きくしても、書き込んだ電圧を保持し続けさせることができる。そのため、書き込み回数を少なくすることによる表示装置の低消費電力化を見込むことができる。
なお図５０（Ａ）乃至（Ｃ）に示す上面図及び断面図は、一例であり他の構成とすることもできる。例えば、図５１（Ａ）乃至（Ｃ）に図５０（Ａ）乃至（Ｃ）とは異なる上面図及び断面図を示す。
図５１（Ａ）乃至（Ｃ）に示す構成が、図５０（Ａ）乃至（Ｃ）に示す構成と異なる点は、ゲートとなる導電膜４７７を単層で形成している点にある。また開口４９５，４９６の位置を、よりチャネル形成領域４８２側に近づけた点にある。このようにすることで、チャネル形成領域の上面、下面及び側面から、チャネル形成領域に向けて電界をかけやすくすることができる。また、当該構成としても、図５０（Ａ）乃至（Ｃ）と同様の効果を奏することができる。
また別の構成として、図５２（Ａ）乃至（Ｃ）に図５０（Ａ）乃至（Ｃ）、及び図５１（Ａ）乃至（Ｃ）とは異なる上面図及び断面図を示す。
図５２（Ａ）乃至（Ｃ）に示す構成が、図５０（Ａ）乃至（Ｃ）、及び図５１（Ａ）乃至（Ｃ）に示す構成と異なる点は、バックゲートとなる導電膜４７３を導電膜４７３ａおよび導電膜４７３ｂで構成し、導電膜４７３ｂを導電膜４７３ａで取り囲む構造としている点にある。当該構成としても、図５０（Ａ）乃至（Ｃ）と同様の効果を奏することができる。
加えて図５２（Ａ）乃至（Ｃ）の構成では、導電膜４７３ｂに可動性の元素（例えば、銅（Ｃｕ））を用いた場合においても、可動性の元素が半導体膜に侵入し半導体膜が劣化することを防止できる。
なお配線の被形成面にある、バリア膜として機能する導電膜４７３ａの材料としては、高融点材料であるタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）のいずれか、あるいはその合金（例えば、Ｗ‐Ｍｏ、Ｍｏ‐Ｃｒ、Ｔａ‐Ｍｏ）、あるいはその窒化物（例えば、窒化タングステン、窒化チタン、窒化タンタル、窒化チタンシリサイド）等を用いることができる。形成方法としてはスパッタ法、ＣＶＤ法等を用いることができる。また導電膜４７３ｂの材料としては、銅（Ｃｕ）が好ましいが、低抵抗材料であれば特に限られない。例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、及びそれらの合金等を用いることもできる。導電膜４７３ｂを形成する方法としてはスパッタ法が好ましいが、レジストマスクにダメージを与えない条件を選択することで、ＣＶＤ法を用いることもできる。
図５０乃至図５２に示すトランジスタは、ｓ−ｃｈａｎｎｅｌ構造である。チャネル形成領域にシリコンを有するｓ−ｃｈａｎｎｅｌトランジスタは、オン電流が高く、トランジスタごとのしきい値ばらつきが小さい。また、当該トランジスタは、ＤＩＢＬが抑制され、短チャネル効果の影響を受けにくい。また、当該トランジスタは、インパクトイオンの影響を受けにくく、ドレイン耐圧が高い。そのため、Ｉｄ−Ｖｄ特性において、良好な飽和特性を示す。また、当該トランジスタは、良好なスイッチング特性を有し、Ｉｄ−Ｖｇ（ゲート電圧）特性において、サブスレッショルド係数が小さい。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（ＶＧＳ）がトランジスタのしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧＳがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤＳ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧＳの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤＳに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求されるＶＤＳ、または、当該トランジスタが含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１端子など）とドレイン（又は第２端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１端子など）とドレイン（又は第２端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１端子など）、トランジスタのドレイン（又は第２端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１端子など）と、ドレイン（又は第２端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１端子など）とトランジスタのドレイン（又は第２端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１端子など）からトランジスタのドレイン（又は第２端子など）への電気的パスであり、トランジスタのドレイン（又は第２端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２端子など）からトランジスタのソース（又は第１端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１端子など）と、ドレイン（又は第２端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
ＣＬｘ 配線
ＣＬｙ 配線
ＧＤＬ 配線
ＣＬｘ＿１ 配線
ＣＬｘ＿２ 配線
ＣＬｙ＿１ 配線
ＣＬｙ＿２ 配線
Ｇｔ１ 端子
Ｇｔ２ 端子
Ｈｔ１ 端子
Ｈｔ２ 端子
Ｒｔ１ 端子
Ｓｔ１ 端子
Ｓｔ２ 端子
Ｔｔ１ 端子
１０ 表示装置
１１ 表示部
１２ 画素
１２Ｇ 画素
１２Ｒ 画素
１３ 走査線駆動回路
１３Ｌ 走査線駆動回路
１３Ｒ 走査線駆動回路
１４ タッチセンサ
１５ デマルチプレクサ
１６ ホスト
１８ 基板
１９ ＦＰＣ
２０ ＩＣ
２０＿ｍ ＩＣ
２０＿１ ＩＣ
２０＿２ ＩＣ
２０＿３ ＩＣ
２１＿ｍ 回路
２１＿１ 回路
２１＿２ 回路
２１＿３ 回路
２２ 信号線駆動回路
２２＿ｍ 信号線駆動回路
２２＿１ 信号線駆動回路
２２＿２ 信号線駆動回路
２２＿３ 信号線駆動回路
２３ タッチセンサ駆動回路
２４ タッチセンサ検出回路
２５ 画像処理回路
２５＿ｍ 画像処理回路
２５＿１ 画像処理回路
２５＿２ 画像処理回路
２５＿３ 画像処理回路
２６ ＲＡＭ
２６＿ｍ ＲＡＭ
２６＿１ ＲＡＭ
２６＿２ ＲＡＭ
２６＿３ ＲＡＭ
２７ ＣＰＵ
２８ タイミングコントローラ
２８＿１ タイミングコントローラ
２８＿２ タイミングコントローラ
２９ 容量
３０ 基板
３１ 着色膜
３１Ｇ 着色膜
３１Ｒ 着色膜
３２ 液晶素子
３３ 導電膜
３４ 導電膜
３４ａ 導電膜
３４ｂ 導電膜
３４ｇ 導電膜
３５ 導電膜
３５ａ 導電膜
３５ｂ 導電膜
３６ 液晶
３７ 絶縁膜
３８ 導電膜
３９ 導電膜
４０ 導電膜
４１ 導電膜
４１ａ 導電膜
４１ｂ 導電膜
４３ 絶縁膜
４４ 導電膜
４４ａ 導電膜
４４ｂ 導電膜
４５ 導電膜
４６ 絶縁膜
６３ トランジスタ
６４ 液晶素子
６５＿１ ブロック
６５＿２ ブロック
６６ トランジスタ
６７ トランジスタ
６８ ＥＬ素子
６９ 絶縁膜
７０ 基板
７１ 着色膜
７１Ｇ 着色膜
７１Ｒ 着色膜
７２ 導電膜
７３ ＥＬ素子
７４ 導電膜
７５ ＥＬ層
７５ａ 電荷発生層
７６ 導電膜
７７ 遮光膜
７８ 絶縁膜
７９ 導電膜
７９ａ 導電膜
７９ｂ 導電膜
７９ｇ 導電膜
８０ 導電膜
８１ 導電膜
８２ 導電膜
８２ａ 導電膜
８２ｂ 導電膜
８３ 導電膜
８４ 導電膜
８４ａ 導電膜
８４ｂ 導電膜
８５ 導電膜
８６ 絶縁膜
８７ 絶縁膜
８８ 絶縁膜
８９ 導電膜
９０ 導電膜
９１ 導電膜
９１ａ 導電膜
９１ｂ 導電膜
９２ 絶縁膜
９３ ＥＬ素子
９４ 導電膜
９５ ＥＬ層
９６ 導電膜
１００ 表示装置
１０４ ゲート電極
１０４ａ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 絶縁膜
１１０ 酸化物半導体膜
１１２ 導電膜
１１２ａ ソース電極
１１２ｂ ドレイン電極
１１４ 絶縁膜
１１６ 絶縁膜
１１７ 絶縁膜
１１８ 絶縁膜
１１９ 絶縁膜
１５０ トランジスタ
１５１ シール材
１６０ 容量素子
２００ ＩＣ
２００＿１ ＩＣ
２００＿２ ＩＣ
２００＿３ ＩＣ
２０２ 基板
２０４ 導電膜
２０６ 絶縁膜
２０７ 絶縁膜
２０８ 酸化物半導体膜
２０８ａ 酸化物半導体膜
２０８ｂ 酸化物半導体膜
２０８ｃ 酸化物半導体膜
２１１ａ 導電膜
２１１ｂ 導電膜
２１２ａ 導電膜
２１２ｂ 導電膜
２１４ 絶縁膜
２１６ 絶縁膜
２１８ 絶縁膜
２１９ 絶縁膜
２２０ｂ 導電膜
２５２ａ 開口部
２５２ｂ 開口部
２５２ｃ 開口部
２７０ トランジスタ
２７０Ａ トランジスタ
２７０Ｂ トランジスタ
３０１ トランジスタ
３０６ 接続部
３０７ 接続部
３０９ 接続層
３１６ スペーサ
３１９ 接続層
３３２ 遮光膜
３３３ 開口
３３５ 導電膜
３３６ 開口
３４１ 導電膜
３５５ 絶縁膜
３７５ ＦＰＣ
３８５ 開口
４７０ トランジスタ
４７０Ａ トランジスタ
４７１ トランジスタ
４７２ 基板
４７３ 導電膜
４７３ａ 導電膜
４７３ｂ 導電膜
４７４ 絶縁膜
４７５ 半導体膜
４７６ 絶縁膜
４７７ 導電膜
４７７ａ 導電膜
４７７ｂ 導電膜
４７８ 絶縁膜
４７９ 絶縁膜
４８０ 導電膜
４８１ 導電膜
４８２ チャネル形成領域
４８３ ＬＤＤ領域
４８４ 不純物領域
４８５ 導電膜
４８６ 半導体膜
４８７ａ 導電膜
４８７ｂ 導電膜
４８８ 導電膜
４８９ 導電膜
４９０ チャネル形成領域
４９１ 不純物領域
４９３ 開口
４９４ 開口
４９５ 開口
４９６ 開口
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ スタンド
５０１３ リモコン操作機
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ バンド
５０１９ 留め金
５０２０ アイコン
５０２１ アイコン

Claims (17)

  1. 表示部と、
    タッチセンサと、
    第１乃至第ｍのＩＣ（ｍは２以上の整数）と、を有し、
    前記表示部は第１乃至第ｍ信号線を有し、
    前記第１のＩＣは、第１端子、第１タッチセンサ用端子および第２タッチセンサ用端子を有し、
    前記第ｍのＩＣは、第ｍ端子を有し、
    前記第１のＩＣは、前記第１端子および前記第１信号線を介して、前記表示部に第１映像信号を入力し、
    前記第ｍのＩＣは、前記第ｍ端子および前記第ｍ信号線を介して、前記表示部に第ｍ映像信号を入力し、
    前記タッチセンサは第１配線および第２配線を有し、
    前記タッチセンサは、前記第１配線と前記第２配線との間の容量の変化によって入力を検知し、
    前記第１タッチセンサ用端子は前記第１配線に電気的に接続され、
    前記第２タッチセンサ用端子は前記第２配線に電気的に接続されることを特徴とする表示装置。
  2. 請求項１において、
    基板と、
    液晶と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第ｍのＩＣは前記基板上に配置され、
    前記第１配線は、前記液晶を介して、前記第２配線と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う面を有し、
    前記面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第１の辺に配置され、
    前記第２タッチセンサ用端子は前記第２の辺に配置されることを特徴とする表示装置。
  3. 請求項１において、
    基板と、
    液晶と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第ｍのＩＣは前記基板上に配置され、
    前記液晶は、前記第１配線を介して、前記基板と重なる領域を有し、
    前記液晶は、前記第２配線を介して、前記基板と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う面を有し、
    前記面は辺を有し、
    前記第１端子は前記辺に配置され、
    前記第１タッチセンサ用端子は前記辺に配置され、
    前記第２タッチセンサ用端子は前記辺に配置されることを特徴とする表示装置。
  4. 請求項１において、
    基板と、
    液晶と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第ｍのＩＣは前記基板上に配置され、
    前記第１配線は、前記液晶を介して、前記基板と重なる領域を有し、
    前記第２配線は、前記液晶を介して、前記基板と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う面を有し、
    前記面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第２の辺に配置され、
    前記第２タッチセンサ用端子は前記第２の辺に配置されることを特徴とする表示装置。
  5. 請求項１において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第ｍのＩＣは前記基板上に配置され、
    前記第１配線は、前記ＥＬ層を介して、前記基板と重なる領域を有し、
    前記第２配線は、前記ＥＬ層を介して、前記基板と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う面を有し、
    前記面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第２の辺に配置され、
    前記第２タッチセンサ用端子は前記第２の辺に配置されることを特徴とする表示装置。
  6. 請求項１において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第ｍのＩＣは前記基板上に配置され、
    前記第１配線は、前記基板を介して、前記ＥＬ層と重なる領域を有し、
    前記基板は、前記第２配線を介して、前記ＥＬ層と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う面を有し、
    前記面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第１の辺に配置され、
    前記第２タッチセンサ用端子は前記第２の辺に配置されることを特徴とする表示装置。
  7. 請求項１において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第ｍのＩＣは前記基板上に配置され、
    前記基板は、前記第１配線を介して、前記ＥＬ層と重なる領域を有し、
    前記基板は、前記第２配線を介して、前記ＥＬ層と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う面を有し、
    前記面は辺を有し、
    前記第１端子は前記辺に配置され、
    前記第１タッチセンサ用端子は前記辺に配置され、
    前記第２タッチセンサ用端子は前記辺に配置されることを特徴とする表示装置。
  8. 請求項１において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第ｍのＩＣは前記基板上に配置され、
    前記第１配線は、前記基板を介して、前記ＥＬ層と重なる領域を有し、
    前記第２配線は、前記基板を介して、前記ＥＬ層と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う面を有し、
    前記面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第２の辺に配置され、
    前記第２タッチセンサ用端子は前記第２の辺に配置されることを特徴とする表示装置。
  9. 表示部と、
    タッチセンサと、
    第１のＩＣと、
    第２のＩＣと、を有し、
    前記表示部は第１信号線および第２信号線を有し、
    前記第１のＩＣは、第１端子および第１タッチセンサ用端子を有し、
    前記第２のＩＣは、第２端子および第２タッチセンサ用端子を有し、
    前記第１のＩＣは、前記第１端子および前記第１信号線を介して、前記表示部に第１映像信号を入力し、
    前記第２のＩＣは、前記第２端子および前記第２信号線を介して、前記表示部に第２映像信号を入力し、
    前記タッチセンサは第１配線および第２配線を有し、
    前記タッチセンサは、前記第１配線と前記第２配線との間の容量の変化によって入力を検知し、
    前記第１タッチセンサ用端子は前記第１配線に電気的に接続され、
    前記第２タッチセンサ用端子は前記第２配線に電気的に接続されることを特徴とする表示装置。
  10. 請求項９において、
    基板と、
    液晶と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第２のＩＣは前記基板上に配置され、
    前記第１配線は、前記液晶を介して、前記第２配線と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う第１の面を有し、
    前記第２のＩＣは、前記基板と向かい合う第２の面を有し、
    前記第１の面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第２の面は第３の辺と、前記第３の辺の対辺に位置する第４の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第１の辺に配置され、
    前記第２端子は前記第３の辺に配置され、
    前記第２タッチセンサ用端子は前記第４の辺に配置されることを特徴とする表示装置。
  11. 請求項９において、
    基板と、
    液晶と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第２のＩＣは前記基板上に配置され、
    前記液晶は、前記第１配線を介して、前記基板と重なる領域を有し、
    前記液晶は、前記第２配線を介して、前記基板と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う第１の面を有し、
    前記第２のＩＣは、前記基板と向かい合う第２の面を有し、
    前記第１の面は第１の辺を有し、
    前記第２の面は第２の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第１の辺に配置され、
    前記第２端子は前記第２の辺に配置され、
    前記第２タッチセンサ用端子は前記第２の辺に配置されることを特徴とする表示装置。
  12. 請求項９において、
    基板と、
    液晶と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第２のＩＣは前記基板上に配置され、
    前記第１配線は、前記液晶を介して、前記基板と重なる領域を有し、
    前記第２配線は、前記液晶を介して、前記基板と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う第１の面を有し、
    前記第２のＩＣは、前記基板と向かい合う第２の面を有し、
    前記第１の面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第２の面は第３の辺と、前記第３の辺の対辺に位置する第４の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第２の辺に配置され、
    前記第２端子は前記第３の辺に配置され、
    前記第２タッチセンサ用端子は前記第４の辺に配置されることを特徴とする表示装置。
  13. 請求項９において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第２のＩＣは前記基板上に配置され、
    前記第１配線は、前記ＥＬ層を介して、前記基板と重なる領域を有し、
    前記第２配線は、前記ＥＬ層を介して、前記基板と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う第１の面を有し、
    前記第２のＩＣは、前記基板と向かい合う第２の面を有し、
    前記第１の面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第２の面は第３の辺と、前記第３の辺の対辺に位置する第４の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第２の辺に配置され、
    前記第２端子は前記第３の辺に配置され、
    前記第２タッチセンサ用端子は前記第４の辺に配置されることを特徴とする表示装置。
  14. 請求項９において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第２のＩＣは前記基板上に配置され、
    前記第１配線は、前記基板を介して、前記ＥＬ層と重なる領域を有し、
    前記基板は、前記第２配線を介して、前記ＥＬ層と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う第１の面を有し、
    前記第２のＩＣは、前記基板と向かい合う第２の面を有し、
    前記第１の面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第２の面は第３の辺と、前記第３の辺の対辺に位置する第４の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第１の辺に配置され、
    前記第２端子は前記第３の辺に配置され、
    前記第２タッチセンサ用端子は前記第４の辺に配置されることを特徴とする表示装置。
  15. 請求項９において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第２のＩＣは前記基板上に配置され、
    前記基板は、前記第１配線を介して、前記ＥＬ層と重なる領域を有し、
    前記基板は、前記第２配線を介して、前記ＥＬ層と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う第１の面を有し、
    前記第２のＩＣは、前記基板と向かい合う第２の面を有し、
    前記第１の面は第１の辺を有し、
    前記第２の面は第２の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第１の辺に配置され、
    前記第２端子は前記第２の辺に配置され、
    前記第２タッチセンサ用端子は前記第２の辺に配置されることを特徴とする表示装置。
  16. 請求項９において、
    基板と、
    ＥＬ層と、を有し、
    前記第１のＩＣは前記基板上に配置され、
    前記第２のＩＣは前記基板上に配置され、
    前記第１配線は、前記基板を介して、前記ＥＬ層と重なる領域を有し、
    前記第２配線は、前記基板を介して、前記ＥＬ層と重なる領域を有し、
    前記第１のＩＣは、前記基板と向かい合う第１の面を有し、
    前記第２のＩＣは、前記基板と向かい合う第２の面を有し、
    前記第１の面は第１の辺と、前記第１の辺の対辺に位置する第２の辺を有し、
    前記第２の面は第３の辺と、前記第３の辺の対辺に位置する第４の辺を有し、
    前記第１端子は前記第１の辺に配置され、
    前記第１タッチセンサ用端子は前記第２の辺に配置され、
    前記第２端子は前記第３の辺に配置され、
    前記第２タッチセンサ用端子は前記第４の辺に配置されることを特徴とする表示装置。
  17. 請求項１乃至請求項１６の何れか一項に記載の表示装置と、
    マイクロフォン、スピーカおよび操作キーのうちの少なくとも１つと、を有する電子機器。
JP2016099235A 2015-05-29 2016-05-18 表示装置及び電子機器 Active JP6742808B2 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2015109815 2015-05-29
JP2015109815 2015-05-29
JP2015127932 2015-06-25
JP2015127932 2015-06-25
JP2015135163 2015-07-06
JP2015135163 2015-07-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020127848A Division JP2020194561A (ja) 2015-05-29 2020-07-29 表示装置

Publications (2)

Publication Number Publication Date
JP2017016098A true JP2017016098A (ja) 2017-01-19
JP6742808B2 JP6742808B2 (ja) 2020-08-19

Family

ID=57397099

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2016099235A Active JP6742808B2 (ja) 2015-05-29 2016-05-18 表示装置及び電子機器
JP2020127848A Withdrawn JP2020194561A (ja) 2015-05-29 2020-07-29 表示装置
JP2022110971A Withdrawn JP2022171652A (ja) 2015-05-29 2022-07-11 表示装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2020127848A Withdrawn JP2020194561A (ja) 2015-05-29 2020-07-29 表示装置
JP2022110971A Withdrawn JP2022171652A (ja) 2015-05-29 2022-07-11 表示装置

Country Status (2)

Country Link
US (1) US10296157B2 (ja)
JP (3) JP6742808B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021038392A1 (ja) * 2019-08-27 2021-03-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US11842002B2 (en) 2019-10-04 2023-12-12 Semiconductor Energy Laboratory Co., Ltd. Display device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6830765B2 (ja) 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
KR102619052B1 (ko) 2015-06-15 2023-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9984624B2 (en) 2015-12-28 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, and electronic device
KR102365490B1 (ko) 2016-07-13 2022-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입출력 패널, 입출력 장치, 반도체 장치
WO2018163021A1 (en) 2017-03-07 2018-09-13 Semiconductor Energy Laboratory Co., Ltd. Ic, driver ic, display system, and electronic device
CN108062915B (zh) * 2018-01-11 2019-10-22 京东方科技集团股份有限公司 阵列基板及其制造方法、触控显示面板、触控显示装置
CN108766994B (zh) 2018-06-20 2021-03-16 武汉天马微电子有限公司 有机发光显示面板和有机发光显示装置
CN108803948A (zh) * 2018-08-03 2018-11-13 深圳市奥拓电子股份有限公司 Led灯珠、led触控模组及led显示屏
CN208922027U (zh) * 2019-03-27 2019-05-31 信利光电股份有限公司 一种显示装置
DE112020001899T5 (de) 2019-10-04 2021-12-30 Semiconductor Energy Laboratory Co., Ltd. Anzeigemodul und elektronisches Gerät
CN115461879A (zh) * 2020-03-20 2022-12-09 佳明瑞士有限责任公司 用于便携式电子设备的多单元光伏电池

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246752A1 (en) * 2005-09-23 2008-10-09 Yong-Jae Lee Display, Timing Controller and Column Driver Integrated Circuit Using Clock Embedded Multi-Level Signaling
JP2013254168A (ja) * 2012-06-08 2013-12-19 Japan Display Inc 液晶表示装置
JP2014146235A (ja) * 2013-01-30 2014-08-14 Renesas Sp Drivers Inc 半導体装置
JP2014157219A (ja) * 2013-02-15 2014-08-28 Renesas Sp Drivers Inc ドライバｉｃ及び画像表示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5203293B2 (ja) * 2009-05-21 2013-06-05 株式会社ジャパンディスプレイウェスト 表示装置および電子機器
KR20110091380A (ko) * 2010-02-05 2011-08-11 삼성전자주식회사 터치 패널의 노이즈 보상 방법 및 장치
TW201319889A (zh) * 2011-09-22 2013-05-16 Sharp Kk 圖像顯示裝置
US9268432B2 (en) * 2012-10-19 2016-02-23 Stmicroelectronics Asia Pacific Pte Ltd. Touch panel having a master and slave controller and method for driving thereof
JP2014157311A (ja) * 2013-02-18 2014-08-28 Japan Display Inc 表示装置および表示装置の製造方法
JP6066482B2 (ja) * 2013-03-05 2017-01-25 シナプティクス・ジャパン合同会社 ドライバｉｃ及び表示入力装置
JP6216145B2 (ja) * 2013-04-22 2017-10-18 シナプティクス・ジャパン合同会社 タッチパネルコントローラ及び半導体デバイス
WO2015166376A1 (en) 2014-05-02 2015-11-05 Semiconductor Energy Laboratory Co., Ltd. Display device and input/output device
US9933812B2 (en) 2014-09-05 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Display panel, input/output device, and data processor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080246752A1 (en) * 2005-09-23 2008-10-09 Yong-Jae Lee Display, Timing Controller and Column Driver Integrated Circuit Using Clock Embedded Multi-Level Signaling
JP2013254168A (ja) * 2012-06-08 2013-12-19 Japan Display Inc 液晶表示装置
JP2014146235A (ja) * 2013-01-30 2014-08-14 Renesas Sp Drivers Inc 半導体装置
JP2014157219A (ja) * 2013-02-15 2014-08-28 Renesas Sp Drivers Inc ドライバｉｃ及び画像表示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021038392A1 (ja) * 2019-08-27 2021-03-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR20220052855A (ko) 2019-08-27 2022-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2022076444A (ja) * 2019-08-27 2022-05-19 株式会社半導体エネルギー研究所 Ｉｃチップ
JP2022113629A (ja) * 2019-08-27 2022-08-04 株式会社半導体エネルギー研究所 Ｉｃチップ
JP7257459B2 (ja) 2019-08-27 2023-04-13 株式会社半導体エネルギー研究所 Ｉｃチップ
JP7257460B2 (ja) 2019-08-27 2023-04-13 株式会社半導体エネルギー研究所 Ｉｃチップ
US11842002B2 (en) 2019-10-04 2023-12-12 Semiconductor Energy Laboratory Co., Ltd. Display device

Also Published As

Publication number Publication date
JP2022171652A (ja) 2022-11-11
JP6742808B2 (ja) 2020-08-19
US20160351552A1 (en) 2016-12-01
US10296157B2 (en) 2019-05-21
JP2020194561A (ja) 2020-12-03

Similar Documents

Publication Publication Date Title
JP6742808B2 (ja) 表示装置及び電子機器
US11835810B2 (en) Display device
CN106125971B (zh) 触摸面板
JP7411707B2 (ja) 表示装置
CN107430461B (zh) 触摸屏
JP2024104302A (ja) 表示装置及び発光装置
JP2016181261A (ja) タッチパネル
JP6754763B2 (ja) 液晶表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200630

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200729

R150 Certificate of patent or registration of utility model

Ref document number: 6742808

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250