JP2017011766A

JP2017011766A - 半導体装置

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Publication number: JP2017011766A
Application number: JP2016203512A
Authority: JP
Inventors: 三宅　博之; Hiroyuki Miyake; 博之三宅
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2009-06-30
Filing date: 2016-10-17
Publication date: 2017-01-12
Anticipated expiration: 2029-09-08
Also published as: JP2014064302A; JP6316373B2; JP5714079B2; JP5478165B2; JP2011030171A; JP6028009B2; JP2015092427A

Abstract

【課題】薄膜トランジスタの特性劣化の程度を小さくし、回路内の誤動作を低減し、より
確度の高い動作を保証する駆動回路を提供する。
【解決手段】シフトレジスタに設けられたパルス出力回路において、パルスの出力が行わ
れない非選択期間、ゲート電極がオンするように浮遊状態となっているトランジスタのゲ
ート電極が接続されたノードに対し、クロック信号がトランジスタのゲート電極に入力さ
れるように設けることで、定期的に電位を供給する。また、ブートストラップ動作を行う
トランジスタのゲートにゲートが固定電位に接続されたトランジスタを設ける。
【選択図】図１

Description

本発明は、駆動回路（パルス出力回路、シフトレジスタともいう）に関する。または、画
素部と同じ基板に形成される駆動回路を有する表示装置に関する。または、当該表示装置
を具備する電子機器に関する。

表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求
められており、開発が進められている。特に、チャネル領域が非晶質半導体によって構成
される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走査線駆動回路などの
駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に
開発が進められている。

チャネル領域が非晶質半導体によって構成される薄膜トランジスタは、閾値電圧の上昇、
又は電界効果移動度の低下などの劣化を生じる。この薄膜トランジスタの劣化が進むと、
駆動回路が動作しづらくなくなり、画像を表示できなくなるといった問題がある。そこで
、特許文献１には、薄膜トランジスタの劣化を抑制することができるシフトレジスタにつ
いて開示がある。特許文献１では、薄膜トランジスタの特性劣化を抑制するために、二つ
の薄膜トランジスタを設け、当該薄膜トランジスタをフリップフロップの出力端子と、Ｖ
ＳＳ（以下負電源）が供給される配線との間に接続する。そして、一方の薄膜トランジス
タと、他方の薄膜トランジスタとが交互にオンになる。こうすることによって、薄膜トラ
ンジスタがオンになる時間を１フレーム期間の半分程度に短くすることができるので、あ
る程度、薄膜トランジスタの特性劣化を抑制することができる。

特開２００５−０５０５０２号公報

本発明の一態様は、薄膜トランジスタの特性劣化の程度を小さくし、回路内の誤動作を低
減し、より確度の高い動作を保証する駆動回路を提供することを課題の一とする。

本発明の一態様は、第１のトランジスタ乃至第９のトランジスタと、第１の入力端子乃
至第５の入力端子及び出力端子を有し、第１の電源線乃至第６の電源線と電気的に接続さ
れ、第１のトランジスタは、第１の電極が第１の電源線に電気的に接続され、第２の電極
が第９のトランジスタの第１の電極に電気的に接続され、ゲート電極が第４の入力端子に
電気的に接続され、第２のトランジスタは、第１の電極が第２の電源線に電気的に接続さ
れ、第２の電極が第９のトランジスタの第１の電極に電気的に接続され、ゲート電極が第
４のトランジスタのゲート電極に電気的に接続され、第３のトランジスタは、第１の電極
が第１の入力端子に電気的に接続され、第２の電極が出力端子に電気的に接続され、第４
のトランジスタは、第１の電極が第３の電源線に電気的に接続され、第２の電極が出力端
子に電気的に接続され、第５のトランジスタは、第１の電極が第４の電源線に電気的に接
続され、第２の電極が第２のトランジスタのゲート電極及び第４のトランジスタのゲート
電極に電気的に接続され、ゲート電極が第４の入力端子に電気的に接続され、第６のトラ
ンジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が第２のトラン
ジスタのゲート電極及び第４のトランジスタのゲート電極に電気的に接続され、ゲート電
極が第５の入力端子に電気的に接続され、第７のトランジスタは、第１の電極が第５の電
源線に電気的に接続され、第２の電極が第８のトランジスタの第１の電極に電気的に接続
され、ゲート電極が第３の入力端子に電気的に接続され、第８のトランジスタは、第２の
電極が第２のトランジスタのゲート電極及び第４のトランジスタのゲート電極に電気的に
接続され、ゲート電極が第２の入力端子に電気的に接続され、第９のトランジスタは、ゲ
ート電極が第６の入力端子に電気的に接続されているパルス出力回路である。

本発明の一態様において、第１の電源線の電位は、第２の電源線、第３の電源線、第４
の電源線、第５の電源線、及び第６の電源線の電位より高いパルス出力回路でもよい。

本発明の一態様において、第５の電源線の電位及び第６の電源線の電位は、第１の電源
線の電位より低いパルス出力回路でもよい。

本発明の一態様において、第１のトランジスタ乃至第９のトランジスタは、酸化物半導
体を用いて形成されているパルス出力回路でもよい。

本発明の一態様において、第１のトランジスタ乃至第９のトランジスタは、Ｎチャネル
型の薄膜トランジスタであるパルス出力回路でもよい。

本発明の一態様は、第１のトランジスタ乃至第１３のトランジスタと、第１の入力端子
乃至第５の入力端子及び第１の出力端子乃至第２の出力端子を有し、第１の電源線乃至第
９の電源線と電気的に接続され、第１のトランジスタは、第１の電極が第１の電源線に電
気的に接続され、第２の電極が第９のトランジスタの第１の電極に電気的に接続され、ゲ
ート電極が第４の入力端子に電気的に接続され、第２のトランジスタは、第１の電極が第
２の電源線に電気的に接続され、第２の電極が第９のトランジスタの第１の電極に電気的
に接続され、ゲート電極が第４のトランジスタのゲート電極に電気的に接続され、第３の
トランジスタは、第１の電極が第１の入力端子に電気的に接続され、第２の電極が第１の
出力端子に電気的に接続され、第４のトランジスタは、第１の電極が第３の電源線に電気
的に接続され、第２の電極が第１の出力端子に電気的に接続され、第５のトランジスタは
、第１の電極が第４の電源線に電気的に接続され、第２の電極が第２のトランジスタのゲ
ート電極及び第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が第４の
入力端子に電気的に接続され、第６のトランジスタは、第１の電極が第５の電源線に電気
的に接続され、第２の電極が第２のトランジスタのゲート電極及び第４のトランジスタの
ゲート電極に電気的に接続され、ゲート電極が第５の入力端子に電気的に接続され、第７
のトランジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が第８の
トランジスタの第１の電極に電気的に接続され、ゲート電極が第３の入力端子に電気的に
接続され、第８のトランジスタは、第２の電極が第２のトランジスタのゲート電極及び第
４のトランジスタのゲート電極に電気的に接続され、ゲート電極が第２の入力端子に電気
的に接続され、第９のトランジスタは、ゲート電極が第６の電源線に電気的に接続され、
第１０のトランジスタは、第１の電極が第１の入力端子に電気的に接続され、第２の電極
が第２の出力端子に電気的に接続され、ゲート電極が第３のトランジスタのゲート電極に
電気的に接続され、第１１のトランジスタは、第１の電極が第８の電源線に電気的に接続
され、第２の電極が第２の出力端子に電気的に接続され、ゲート電極が第２のトランジス
タのゲート電極及び第４のトランジスタのゲート電極に電気的に接続され、第１２のトラ
ンジスタは、第１の電極が第９の電源線に電気的に接続され、第２の電極が第２の出力端
子に電気的に接続され、ゲート電極が第７のトランジスタのゲート電極に電気的に接続さ
れ、第１３のトランジスタは、第１の電極が第７の電源線に電気的に接続され、第２の電
極が第１の出力端子に電気的に接続され、ゲート電極が第７のトランジスタのゲート電極
に電気的に接続されているパルス出力回路である。

本発明の一態様は、パルス出力回路は、第（ｍ−１）のパルス出力回路、第ｍのパルス
出力回路、第（ｍ＋１）のパルス出力回路、及び第（ｍ＋２）のパルス出力回路（ｍ≧２
）を少なくとも含み、クロック信号を出力する第１の信号線乃至第４の信号線を有し、第
ｍのパルス出力回路において、第１の入力端子乃至第３の入力端子は、第１の信号線乃至
第４の信号線のうち３本の異なった信号線と電気的に接続され、第４の入力端子は、第（
ｍ−１）のパルス出力回路の出力端子と電気的に接続され、第５の入力端子は、第（ｍ＋
２）のパルス出力回路の出力端子と電気的に接続され、出力端子は、第（ｍ＋１）のパル
ス出力回路の第４の入力端子と電気的に接続されているシフトレジスタである。

本発明の一態様において、第１の信号線乃至第４の信号線の各々は、順に１／４周期遅
延したクロック信号を出力するシフトレジスタでもよい。

本発明の一態様により、薄膜トランジスタの特性劣化の程度を小さくし、回路内の誤動
作を低減し、より確度の高い動作を保証する駆動回路を提供することができる。

シフトレジスタ及びパルス出力回路の一例を示す図。パルス出力回路の動作一例を示す図。パルス出力回路の動作一例を示す図。パルス出力回路の動作一例を示す図。パルス出力回路の動作を比較して示した図。シフトレジスタ及びパルス出力回路の一例を示す図。シフトレジスタが設けられた表示装置の一例を示す図。シフトレジスタが設けられた表示装置の一例を示す図。シフトレジスタが設けられた表示装置の一例を示す図。シフトレジスタが設けられた表示装置の一例を示す図。シフトレジスタが設けられた表示装置の一例を示す図。シフトレジスタが設けられた電子機器の一例を示す図。シフトレジスタが設けられた表示装置の表示素子の一例を示す図。シフトレジスタが設けられた表示パネルの表示を示す図。シフトレジスタのタイミングチャートと、観察される信号波形を示す図。

以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本
発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸
脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解さ
れる。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。な
お、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間におい
て共通とする。

（実施の形態１）
本実施の形態では、駆動回路であるパルス出力回路、当該パルス出力回路を含むシフト
レジスタの一例に関して図面を参照して説明する。

本実施の形態で示すシフトレジスタは、第１のパルス出力回路１０_＿１〜第ｎのパルス
出力回路１０_＿ｎ（ｎ≧２）と、クロック信号を出力する第１の信号線１１〜第４の信号
線１４を有している（図１（Ａ）参照）。第１の信号線１１は第１のクロック信号（ＣＫ
１）を出力し、第２の信号線１２は第２のクロック信号（ＣＫ２）を出力し、第３の信号
線１３は第３のクロック信号（ＣＫ３）を出力し、第４の信号線１４は第４のクロック信
号（ＣＫ４）を出力する。

クロック信号（ＣＫ）は、一定の間隔でＨ（Ｈｉｇｈ）信号とＬ（Ｌｏｗ）信号を繰り
返す信号であり、ここでは、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ
４）は、順に１／４周期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ
１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う
。

第１のパルス出力回路１０_＿１〜第ｎのパルス出力回路１０_＿ｎの各々は、第１の入力
端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力
端子２５、出力端子２６を有している（図１（Ｂ）参照）。

第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の信号線１
１〜第４の信号線１４のいずれかと電気的に接続されている。例えば、図１において、第
１のパルス出力回路１０_＿１は、第１の入力端子２１が第１の信号線１１と電気的に接続
され、第２の入力端子２２が第２の信号線１２と電気的に接続され、第３の入力端子２３
が第３の信号線１３と電気的に接続されている。また、第２のパルス出力回路１０_＿２は
、第１の入力端子２１が第２の信号線１２と電気的に接続され、第２の入力端子２２が第
３の信号線１３と電気的に接続され、第３の入力端子２３が第４の信号線１４と電気的に
接続されている。

また、本実施の形態で示すシフトレジスタの第ｍのパルス出力回路（ｍ≧２）において
、第４の入力端子２４は第（ｍ−１）のパルス出力回路の出力端子２６と電気的に接続さ
れ、第５の入力端子２５は第（ｍ＋２）のパルス出力回路の出力端子２６と電気的に接続
され、出力端子２６は第（ｍ＋１）のパルス出力回路の第４の入力端子２４と電気的に接
続され、且つＯＵＴ（ｍ）に信号を出力する。

例えば、第３のパルス出力回路１０_＿３において、第４の入力端子２４は第２のパルス
出力回路１０_＿２の出力端子２６と電気的に接続され、第５の入力端子２５は第５のパル
ス出力回路１０_＿５の出力端子２６と電気的に接続され、出力端子２６は第４のパルス出
力回路１０_＿４の第４の入力端子２４及び第１のパルス出力回路１０_＿１の第５の入力端
子２５と電気的に接続されている。

また、第１のパルス出力回路１０_＿１では、第４の入力端子２４に第１のスタートパル
ス（ＳＰ１）が入力される。また、第（ｎー１）のパルス出力回路１０_{（ｎー１）}では、
第５の入力端子２５に第２のスタートパルス（ＳＰ２）が入力される。また、第ｎのパル
ス出力回路１０_＿ｎ）では、第５の入力端子２５に第３のスタートパルス（ＳＰ３）が入
力される。なお、第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３）
は、外部より入力される信号でもよいし、別途駆動回路の内部で生成された信号であって
もよい。例えば、表示部へのパルス出力に寄与しない第（ｎ＋１）のパルス出力回路１０
_{（ｎ＋１）}、第（ｎ＋２）のパルス出力回路１０_{（ｎ＋２）}を設け（ダミー段ともいう）
、当該ダミー段より第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３
）に相当する信号を生成する構成としてもよい。

次に、第１のパルス出力回路１０_＿１〜第ｎのパルス出力回路１０_＿ｎの具体的な構成
に関して説明する。

第１のパルス出力回路１０_＿１〜第ｎのパルス出力回路１０_＿ｎの各々は、第１のトラ
ンジスタ１０１〜第９のトランジスタ１０９を有している（図１（Ｃ）参照）。また、上
述した第１の入力端子２１〜第５の入力端子２５及び出力端子２６に加え、第１の電源線
３１〜第６の電源線３６から第１のトランジスタ１０１〜第９のトランジスタ１０９に信
号が供給される。

第１のトランジスタ１０１は、第１の電極（ソース電極又はドレイン電極の一方）が第
１の電源線３１に電気的に接続され、第２の電極（ソース電極又はドレイン電極の他方）
が第９のトランジスタ１０９の第１の電極に電気的に接続され、ゲート電極が第４の入力
端子２４に電気的に接続されている。第２のトランジスタ１０２は、第１の電極が第２の
電源線３２に電気的に接続され、第２の電極が第９のトランジスタ１０９の第１の電極に
電気的に接続され、ゲート電極が第４のトランジスタ１０４のゲート電極に電気的に接続
されている。第３のトランジスタ１０３は、第１の電極が第１の入力端子２１に電気的に
接続され、第２の電極が出力端子２６に電気的に接続されている。第４のトランジスタ１
０４は、第１の電極が第３の電源線３３に電気的に接続され、第２の電極が出力端子２６
に電気的に接続されている。第５のトランジスタ１０５は、第１の電極が第４の電源線３
４に電気的に接続され、第２の電極が第２のトランジスタ１０２のゲート電極及び第４の
トランジスタ１０４のゲート電極に電気的に接続され、ゲート電極が第４の入力端子２４
に電気的に接続されている。第６のトランジスタ１０６は、第１の電極が第５の電源線３
５に電気的に接続され、第２の電極が第２のトランジスタ１０２のゲート電極及び第４の
トランジスタ１０４のゲート電極に電気的に接続され、ゲート電極が第５の入力端子２５
に電気的に接続されている。第７のトランジスタ１０７は、第１の電極が第５の電源線３
５に電気的に接続され、第２の電極が第８のトランジスタ１０８の第２の電極に電気的に
接続され、ゲート電極が第３の入力端子２３に電気的に接続されている。第８のトランジ
スタ１０８は、第１の電極が第２のトランジスタ１０２のゲート電極及び第４のトランジ
スタ１０４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子２２に電気的
に接続されている。第９のトランジスタ１０９は、第１の電極が第１のトランジスタ１０
１の第２の電極及び第２のトランジスタ１０２の第２の電極に電気的に接続され、第２の
電極が第３のトランジスタ１０３のゲート電極に電気的に接続され、ゲート電極が第６の
電源線３６に電気的に接続されている。

図１（Ｃ）において、第３のトランジスタ１０３のゲート電極、第９のトランジスタ１
０９の第２の電極の接続箇所をノードＡとする。また、第２のトランジスタ１０２のゲー
ト電極、第４のトランジスタ１０４のゲート電極、第５のトランジスタ１０５の第２の電
極、第６のトランジスタ１０６の第２の電極、第８のトランジスタ１０８の第１の電極の
接続箇所をノードＢとする。また、第３のトランジスタ１０３の第２の電極、第４のトラ
ンジスタ１０４の第２の電極、出力端子２６の接続箇所をノードＣとする。

なお、ノードＡとノードＣとの間には、ノードＡを浮遊状態とすることによりブートスト
ラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持する
ため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。

なお、第７のトランジスタ１０７のゲート電極に第３の入力端子によって供給されるクロ
ック信号、第８のトランジスタ１０８のゲート電極に第２の入力端子によって供給される
クロック信号は、第７のトランジスタのゲート電極に第２の入力端子によって供給される
クロック信号、第８のゲート電極に第３の入力端子によって供給されるクロック信号とな
るように、結線関係を入れ替えても同様の作用を奏する。なお、図３（Ｄ）の期間のよう
に、第７のトランジスタ１０７及び第８のトランジスタ１０８が共にオンの状態から、第
７のトランジスタ１０７がオフ、第８のトランジスタ１０８がオンの状態、次いで第７の
トランジスタ１０７がオフ、第８のトランジスタ１０８がオフの状態とすることによって
、第２の入力端子２２及び第３の入力端子２３の電位が低下することで生じる、ノードＢ
の電位の低下が第７のトランジスタ１０７のゲート電極の電位の低下、及び第８のトラン
ジスタ１０８のゲート電極の電位の低下に起因して２回生じることとなる。一方、図３（
Ｄ）の期間のように、第７のトランジスタ１０７及び第８のトランジスタ１０８が共にオ
ンの状態から、図４（Ａ）の期間のように、第７のトランジスタ１０７がオン、第８のト
ランジスタ１０８がオフの状態、次いで図４（Ｂ）の期間のように、第７のトランジスタ
１０７がオフ、第８のトランジスタ１０８がオフの状態とすることによって、第２の入力
端子２２及び第３の入力端子２３の電位が低下することで生じるノードＢの電位の低下を
、第８のトランジスタ１０８のゲート電極の電位の低下による一回に低減することができ
る。そのため、第７のトランジスタ１０７のゲート電極に第３の入力端子によって供給さ
れるクロック信号、第８のゲート電極に第２の入力端子によって供給されるクロック信号
とすることによって、ノードＢの電位の変動を小さくすることで、ノイズを低減すること
が出来るため好適である。

次に、図１に示したシフトレジスタの動作について図２〜図４を参照して説明する。具
体的には、図２のタイミングチャートにおいて、第１の期間５１、第２の期間５２、第３
の期間５３、第４の期間５４、第５の期間５５に分割して説明する。なお、以下の説明に
おいて、第１のトランジスタ１０１〜第９のトランジスタ１０９は、Ｎチャネル型の薄膜
トランジスタとし、ゲートとソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回っ
たとき導通状態になるものとする。

また、ここでは、第１のパルス出力回路１０_＿１の出力に関して説明する。第２のパル
ス出力回路１０_＿１は、第１の入力端子２１が第１のクロック信号（ＣＫ１）を供給する
第１の信号線１１と電気的に接続され、第２の入力端子２２が第２のクロック信号（ＣＫ
２）を供給する第２の信号線１２と電気的に接続され、第３の入力端子２３が第３のクロ
ック信号（ＣＫ３）を供給する第３の信号線１３と電気的に接続されている。

なお、第１の電源線３１には第１の電位（ＶＤＤ）が供給され、第５の電源線３５及び
第６の電源線３６には第２の電位（ＶＣＣ）が供給され、第２の電源線３２〜第４の電源
線３４には第３の電位（ＶＳＳ）が供給されるものとする。ここで、ＶＤＤ＞ＶＣＣ＞Ｖ
ＳＳとする。また、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、
一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、Ｌレ
ベルのときＶＳＳであるとする。また、ここでは説明の簡略化のためＶＳＳ＝０とするが
、これに限られない。なお、ＶＤＤとのＶＳＳの差分、ＶＣＣとＶＳＳとの差分は、トラ
ンジスタのしきい値電圧より大きくなるものとし、すなわちトランジスタをオン状態（導
通状態）にするものとする。なお第５の電源線３５の電位を、第１の電源線３１の電位よ
り低くすることにより、第２のトランジスタ１０２、第４のトランジスタ１０４のゲート
電極に印加される電位を低く抑えることができ、当該第２のトランジスタ１０２、第４の
トランジスタ１０４のしきい値電圧のシフトを低減し、劣化を抑制することができる。

第１の期間５１において、第１のスタートパルス（ＳＰ１）がＨレベルとなり第２のパ
ルス出力回路１０_＿１の第４の入力端子２４に電気的に接続された第１のトランジスタ１
０１と第５のトランジスタ１０５が導通状態になる。第３のクロック信号（ＣＫ３）もＨ
レベルであるため第７のトランジスタ１０７もオンする。また、第９のトランジスタ１０
９のゲートには第２の電位ＶＣＣが印加されており、第９のトランジスタもオンする（図
３（Ａ）参照）。

このとき、第１のトランジスタ１０１及び第９のトランジスタがオンであるためノード
Ａの電位は上昇する。また、第５のトランジスタ１０５がオンであるためノードＢの電位
は下降する。なお、第１のトランジスタはオフしており、ノードＣの電位はＬレベルとな
る。

このとき、第１のトランジスタ１０１の第２の電極の電位は、第１のトランジスタ１０
１の第２の電極がソースとなって、第１の電源線３１の電位から第１のトランジスタ１０
１のしきい値電圧を引いた値となるためＶＤＤ−Ｖｔｈ１０１（Ｖｔｈ１０１は第１のト
ランジスタ１０１のしきい値電圧）となる。そしてノードＡの電位は、第９のトランジス
タ１０９の第２の電極がソースとなって、（ＶＤＤ−Ｖｔｈ１０１）から第９のトランジ
スタ１０９のしきい値電圧を引いた値となるためＶＤＤ−Ｖｔｈ１０１−Ｖｔｈ１０９（
Ｖｔｈ１０９は第９のトランジスタ１０９のしきい値電圧）となる。そして、第１のトラ
ンジスタ１０１及び第９のトランジスタ１０９がオフし、ノードＡが（ＶＤＤ−Ｖｔｈ１
０１−Ｖｔｈ１０９）を維持したまま浮遊状態となる。

ここで、第３のトランジスタ１０３において、ゲート電極の電位が（ＶＤＤ−Ｖｔｈ１
０１−Ｖｔｈ１０９）となっている。第３のトランジスタ１０３のゲートとソース間の電
圧がそのしきい値電圧を上回っている場合、すなわち、ＶＤＤ−Ｖｔｈ１０１−Ｖｔｈ１
０９ＶＳＳ＞Ｖｔｈ１０３（Ｖｔｈ１０３は第３のトランジスタ１０３のしきい値電圧）
であれば、第３のトランジスタ１０３がオンする。

第２の期間５２において、第１のパルス出力回路１０_＿１の第１の入力端子２１がＬレ
ベルからＨレベルに切り替わる。ここで、第３のトランジスタ１０３がオンしているため
、ソースとドレインの間に電流が生じ、ノードＣ（出力端子２６（ＯＵＴ（１）））、す
なわち第３のトランジスタ１０３の第２の電極（この場合、ソース電極）の電位が上昇を
始める。第３のトランジスタ１０３のゲートとソース間には寄生容量による容量結合が存
在し、ノードＣの電位上昇に伴い、浮遊状態となっている第３のトランジスタ１０３のゲ
ート電極の電位が上昇する（ブートストラップ動作）。最終的には、第３のトランジスタ
１０３のゲート電極の電位は、ＶＤＤ＋Ｖｔｈ１０３より高くなり、ノードＣの電位はＶ
ＤＤに等しくなる（図２、図３（Ｂ）参照）。

また、このとき、第１のパルス出力回路１０_＿１の第４の入力端子２４が第１のスター
トパルス（ＳＰ１）によりＨレベルであるため、第５のトランジスタ１０５がオンしてノ
ードＢがＬレベルに維持されている。従って、ノードＣの電位がＬレベルからＨレベルに
立ち上がるとき、ノードＢとノードＣの容量結合による不具合を抑制することができる。

次いで、第３の期間５３において、第１のスタートパルス（ＳＰ１）がＬレベルとなり
第１のトランジスタ１０１と第５のトランジスタ１０５がオフする。また、第１のクロッ
ク信号（ＣＫ１）が第２の期間５２に続いてＨレベルを保持し、また第２の期間５２に続
いてノードＡの電位も変化しないため、トランジスタ１０３の第１の電極にはＨレベルの
信号が供給される（図３（Ｃ）参照）。なお、第３の期間５３では、各トランジスタがオ
フとなることにより、ノードＢが浮遊状態となるが、ノードＣの電位も変化しないため、
ノードＢとノードＣの容量結合による不具合の影響はほとんど無視できる程度となる。

なお、図１（Ｃ）に示すように、ゲートに第１の電位ＶＤＤが印加される第９のトランジ
スタ１０９を設けておくことにより、ブートストラップ動作の前後において、以下のよう
な利点がある。

ゲートに第２の電位ＶＣＣが印加される第９のトランジスタ１０９がない場合、ブートス
トラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ１０１の第２の電
極であるソースの電位が上昇していき、第１の電位ＶＤＤより大きくなる。そして、第１
のトランジスタ１０１のソースが第１の電極側、即ち第１の電源線３１側に切り替わる。
そのため、第１のトランジスタ１０１においては、図３（Ｃ）の期間にゲートとソースの
間、ゲートとドレインの間ともに、大きなバイアス電圧が印加されるために大きなストレ
スがかかり、トランジスタの劣化の要因となりうる。

ゲートに高電源電位ＶＤＤが印加される第９のトランジスタ１０９を設けておくことによ
り、ブートストラップ動作によりノードＡの電位は上昇するものの、第１のトランジスタ
１０１の第２の電極の電位の上昇を生じないようにすることができる。つまり、第９のト
ランジスタ１０９を設けることにより、第１のトランジスタ１０１のゲートとソースの間
に印加される負のバイアス電圧の値を小さくすることができる。よって、本実施の形態の
回路構成とすることにより、第１のトランジスタ１０１のゲートとソースの間に印加され
る負のバイアス電圧も小さくできるため、ストレスによる第１のトランジスタ１０１の劣
化を抑制することができる。

なお、第９のトランジスタ１０９を設ける箇所については、第１のトランジスタ１０１の
第２の電極と第３のトランジスタ１０３のゲートとの間に第１の電極と第２の電極を介し
て接続されるように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複
数具備するシフトレジスタを構成する場合、走査線駆動回路より段数の多い信号線駆動回
路では、第９のトランジスタ１０９を省略してもよい。

なお第１のトランジスタ１０１乃至第９のトランジスタの半導体層として、酸化物半導体
を用いてもよい。酸化物半導体をトランジスタの半導体層として用いることにより、薄膜
トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが
出来ると共に、劣化の度合いを低減することが出来るため、回路内の誤動作を低減し、よ
り確度の高い動作を保証する駆動回路とすることができる。また酸化物半導体を用いたト
ランジスタ、アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が
印加されることによるトランジスタの劣化の程度が小さい。そのため、第２の電位ＶＣＣ
を第１の電位ＶＤＤにしても同様の動作が得られ、且つ回路間を引き回す配線の数を低減
することができるため、回路の小型化を図ることが出来る。なお酸化物半導体としては、
例えば、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ_２）なども用いることができる。ＺｎＯ
を半導体層に用いる場合、ゲート絶縁層をＹ_２Ｏ_３、Ａｌ_２Ｏ_３、ＴｉＯ_２、それらの積
層などを用い、ゲート電極層、ソース電極層、ドレイン電極層としては、ＩＴＯ、Ａｕ、
Ｔｉなどを用いることができる。また、ＺｎＯにＩｎやＧａなどを添加することもできる
。

酸化物半導体としてＩｎＭＯ_３（ＺｎＯ）_ｘ（ｘ＞０）で表記される薄膜を用いることが
できる。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えば
Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記
金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金
属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸
化物が含まれているものがある。例えば、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系
非単結晶膜を用いることができる。

酸化物半導体（ＩｎＭＯ_３（ＺｎＯ）_ｘ（ｘ＞０）膜）としてＩｎ−Ｇａ−Ｚｎ−Ｏ系非
単結晶膜のかわりに、Ｍを他の金属元素とするＩｎＭＯ_３（ＺｎＯ）_ｘ（ｘ＞０）膜を用
いてもよい。また、酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ
−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。

その後、第３の期間５３の後半に、第１のパルス出力回路１０_＿１の第１の入力端子２
１がＬレベルとなり、ノードＣの電位が下降する。また、第３の期間５３の後半に第２の
入力端子２２及び第３の入力端子２３、並びに第５の入力端子２５がＨレベルとなること
により、ノードＢの電位を急峻にＶＣＣに上昇となる。その結果、第２のトランジスタ１
０２及び第４のトランジスタ１０４がオンすることとなり、ノードＣの電位が急峻に下降
させることができる。

なお上述した第２のスタートパルス（ＳＰ２）と第３のスタートパルス（ＳＰ３）がＨ（
Ｈｉｇｈ）信号を出力するタイミング、すなわち第５の入力端子２５がＨレベルとなるタ
イミングは、第２の入力端子２２及び第３の入力端子２３がＨレベルとなるタイミングと
重なる。そのため、第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３
）を入力するための配線は、省略することが可能である。

第４の期間５４の前半において、第１のパルス出力回路１０_＿１の第５の入力端子２５が
Ｈレベルを保持することにより、ノードＢがＶＣＣを保持することとなる。これにより、
第２のトランジスタ１０２、第４のトランジスタ１０４がオンして、第３のトランジスタ
１０３がオフし、ノードＣの電位、すなわち出力端子２６の電位がＬレベルとなる。（図
４（Ａ）参照）。

その後、第４の期間５４の後半に、第１のパルス出力回路１０_＿１の第５の入力端子２
５がＬレベルとなり、第６のトランジスタ１０６がオフする（図４（Ｂ）参照）。このと
き、ノードＢは、ＶＣＣレベルを保持した状態から浮遊状態となる。これにより、第２の
トランジスタ１０２、第４のトランジスタ１０４がオンし続ける状態となる（図４（Ｃ）
参照）。ただし、図２に示すように、ノードＢの電位は、ＶＣＣレベルからトランジスタ
のオフ電流等に起因して下降することとなる。

その後、第５の期間５５のある期間（第２のクロック信号（ＣＫ２）及び第３のクロッ
ク信号（ＣＫ３）が共にＨレベルであるとき）において、第７のトランジスタ１０７と第
８のトランジスタ１０８がオンし、ノードＢに定期的にＶＣＣレベルの信号が供給される
（図４（Ｄ）参照）。

このように、出力端子２６の電位をＬレベルに保持する期間にノードＢに定期的にＨレ
ベルの信号が供給される構成とすることにより、パルス出力回路の誤動作を抑制すること
ができる。また、第７のトランジスタ１０８と、第８のトランジスタ１０９のオン又はオ
フを定期的に行うことによって、トランジスタのしきい値電圧のシフトを低減することが
可能となる。

また、第５の期間５５において、ノードＢに第５の電源線３５からＨレベルの信号が供給
されていない間に、第５のトランジスタ１０５及び第６のトランジスタ１０６のオフ電流
によって、ノードＢの電位が下がることがある。そのため予めノードＢに容量素子を設け
、ノードＢの電位の下降を緩和する構成としてもよい。

また、本実施の形態で示したシフトレジスタは、図５（Ａ）に示すように、第ｍのパル
ス出力回路から出力されるパルスと第（ｍ＋１）のパルス出力回路から出力されるパルス
が半分（１／４周期分）重なった駆動方法を用いている。これは、従来のシフトレジスタ
における第ｍのパルス出力回路から出力されるパルスと第（ｍ＋１）のパルス出力回路か
ら出力されるパルスが重ならない駆動方法（図５（Ｂ）参照）と比較して、配線に充電す
る時間を約２倍とすることができる。このように、第ｍのパルス出力回路から出力される
パルスと第（ｍ＋１）のパルス出力回路から出力されるパルスが半分（１／４周期分）重
なった駆動方法を用いることによって、大きな負荷をかけることができ、高い周波数で動
作するパルス出力回路を提供することができる。また、パルス出力回路の動作条件を大き
くすることができる。そのため、電気的特性が劣るアモルファスシリコンを用いた薄膜ト
ランジスタに図５（Ａ）に示す駆動方法を用いることは非常に有効となる。

なお、本実施の形態で示したシフトレジスタ及びパルス出力回路は、本明細書中の他の
実施の形態で示すシフトレジスタ及びパルス出力回路の構成と組み合わせて実施すること
が可能である。また、本実施の形態の構成は半導体装置にも適用できる。本明細書中にお
いて半導体装置とは、半導体特性を利用することで機能しうる装置を意味する。

（実施の形態２）
本実施の形態では、上記実施の形態で示したシフトレジスタ及びパルス出力回路と異な
る構成に関して図面を参照して説明する。

本実施の形態で示すシフトレジスタは、第１のパルス出力回路１０_＿１〜第ｎのパルス
出力回路１０_＿ｎ（ｎ≧２）と、クロック信号を出力する第１の信号線１１〜第４の信号
線１４を有している（図６（Ａ）参照）。また、第１のパルス出力回路１０_＿１〜第ｎの
パルス出力回路１０_＿ｎの各々は、第１の入力端子２１、第２の入力端子２２、第３の入
力端子２３、第４の入力端子２４、第５の入力端子２５、第１の出力端子２６、第２の出
力端子２７を有している（図６（Ｂ）参照）。なお、上記実施の形態１で示したパルス出
力回路において、第２の出力端子２７が新たに追加された構成となっている。

第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の信号線１
１〜第４の信号線１４のいずれかと電気的に接続されている。また、本実施の形態で示す
シフトレジスタの第ｍのパルス出力回路（ｍ≧２）において、第４の入力端子２４は第（
ｍ−１）のパルス出力回路の第１の出力端子２６と電気的に接続され、第５の入力端子２
５は第（ｍ＋２）のパルス出力回路の第１の出力端子２６と電気的に接続され、第１の出
力端子２６は第（ｍ＋１）のパルス出力回路の第４の入力端子２４第２の出力端子２７は
ＯＵＴ（ｍ）に信号を出力する。

つまり、本実施の形態で示すシフトレジスタは、第１の出力端子２６と第２の出力端子
２７を設け、他のパルス出力回路に信号を出力するための出力端子と外部に信号を出力す
るための出力端子を別に設けた構成となっている。

次に、本実施の形態で示す第１のパルス出力回路１０_＿１〜第ｎのパルス出力回路１０
_＿ｎの具体的な構成に関して説明する。

第１のパルス出力回路１０_＿１〜第ｎのパルス出力回路１０_＿ｎの各々は、第１のトラ
ンジスタ１０１〜第９のトランジスタ１０９、第１０のトランジスタ２０１〜第１３のト
ランジスタ２０４、を有している（図６（Ｃ）参照）。本実施の形態で示すパルス出力回
路は、上記実施の形態１で示したパルス出力回路に第１０のトランジスタ２０１〜第１３
のトランジスタ２０４を追加した構成となっている。また、上記実施の形態１で示した第
１の入力端子２１〜第５の入力端子２５、第１の出力端子２６、第１の電源線３１〜第６
の電源線３６に加え、第２の出力端子２７、第７の電源線３７〜第９の電源線３９から各
トランジスタに信号が供給される。

第１０のトランジスタ２０１は、第１の電極が第１の入力端子２１に電気的に接続され
、第２の電極が第２の出力端子２７に電気的に接続され、ゲート電極が第９のトランジス
タ１０９の第２の電極に電気的に接続されている。第１１のトランジスタ２０２は、第１
の電極が第８の電源線３８に電気的に接続され、第２の電極が第２の出力端子２７に電気
的に接続され、ゲート電極が第２のトランジスタ１０２のゲート電極及び第４のトランジ
スタ１０４のゲート電極に電気的に接続されている。第１２のトランジスタ２０３は、第
１の電極が第９の電源線３９に電気的に接続され、第２の電極が第２の出力端子２７に電
気的に接続され、ゲート電極が第７のトランジスタ１０７のゲート電極に電気的に接続さ
れている。第１３のトランジスタ２０４は、第１の電極が第７の電源線３７に電気的に接
続され、第２の電極が第１の出力端子２６に電気的に接続され、ゲート電極が第７のトラ
ンジスタ１０７のゲート電極に電気的に接続されている。

また、第７の電源線３７〜第９の電源線３９には、第２の電源線３２〜第４の電源線３４
と同様にＶ２の電位（ＶＳＳ）が供給される構成とすることができる。

第１の出力端子２６と第２の出力端子２７は、同一の信号が出力されるように設けられて
おり、第３のトランジスタ１０３に第１０のトランジスタ２０１が対応し、第４のトラン
ジスタ１０４に第１１のトランジスタ２０２が対応する構成となっている。つまり、第１
０のトランジスタ２０１は第３のトランジスタ１０３と同様にブートストラップ動作を行
う。なお、第１０のトランジスタ２０１のブートストラップ動作は、第１０のトランジス
タ２０１のゲート電極と第２の電極との間の寄生容量の容量結合によって行えばよい。な
お、別途容量素子を設ける構成としてもよい。

第１２のトランジスタ２０３と第１３のトランジスタ２０４は、走査線の電位の立ち下が
り時間を短くするのに用いられる。第１２のトランジスタ２０３と第１３のトランジスタ
２０４で十分に走査線の電位の立ち下がり時間を短くできれば、第４のトランジスタ１０
４，第１１のトランジスタ２０２で走査線の電位の立ち下がり時間を短くする必要はなく
なるので第５の電源線３５の電位を第１の電源線３１の電源より低く設定することもでき
る。これは、第４のトランジスタ１０４、第１１のトランジスタ２０２、第２のトランジ
スタ１０２のしきい値電圧のシフトを軽減することが可能になる。

なお、本実施の形態で示したシフトレジスタ及びパルス出力回路は、本明細書中の他の
実施の形態で示すシフトレジスタ及びパルス出力回路の構成と組み合わせて実施すること
が可能である。また、本実施の形態の構成は半導体装置にも適用できる。

（実施の形態３）
本実施の形態では、上記実施の形態で示したシフトレジスタ及びパルス出力回路と異な
る構成に関して説明する。

上記実施の形態１、実施の形態２において示した構成では、回路は全てＮチャネル型薄
膜トランジスタを用いて構成した例を示したが、単極性の薄膜トランジスタを用いるとい
う点で、Ｐチャネル型の薄膜トランジスタのみを用いて同様の構成としてもよい。特に図
示はしないが、図１（Ｃ）又は図６（Ｃ）で示した図において、トランジスタの接続は同
様とし、電源線の電位の高低を実施の形態１及び実施の形態２で説明した場合と逆にすれ
ばよい。また、入力される信号のＨレベルとＬレベルを全て逆として入力される構成とす
ればよい。なお、本実施の形態の構成は半導体装置にも適用できる。

なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。

（実施の形態４）
上記実施の形態で示したシフトレジスタを表示装置に設ける構成に関して図面を参照し
て説明する。

図７（Ａ）において、基板１１０７上に、複数の画素１１０１がマトリクス状に配置さ
れた画素部１１０２を有し、画素部１１０２の周辺には、信号線駆動回路１１０３、第１
の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５を有する。これらの駆動回
路は、ＦＰＣ１１０６を介して外部より信号が供給される。

図７（Ｂ）には、第１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５の
構成を示す。走査線駆動回路１１０４、１１０５は、シフトレジスタ１１１４、バッファ
１１１５を有する。また、図７（Ｃ）には、信号線駆動回路１１０３の構成を示す。信号
線駆動回路１１０３はシフトレジスタ１１１１、第１のラッチ回路１１１２、第２のラッ
チ回路１１１３、バッファ１１１７を有する。

本実施の形態で示すシフトレジスタとして動作する回路は、上記シフトレジスタ１１１
１、及びシフトレジスタ１１１４の回路に適用することができる。上記実施の形態で示し
たシフトレジスタとして動作する回路を適用することによって、アモルファスシリコンを
用いた薄膜トランジスタで当該シフトレジスタとして動作する回路を設けた場合であって
も高い周波数で動作させることができる。また酸化物半導体を用いた薄膜トランジスタで
当該シフトレジスタとして動作する回路を設けることも可能である。酸化物半導体を用い
た薄膜トランジスタは、オフ電流を低減すると共に、オン電流及び電界効果移動度を高め
ることができ、またアモルファスシリコンと比べて劣化の度合いを低減することが出来る
ため、回路内の誤動作を低減し、より確度の高い動作を保証する駆動回路とすることがで
きる。

なお、走査線駆動回路と信号線駆動回路の構成は、図７に示した構成に限定されず、例
えばサンプリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以
外に、ＣＰＵやコントローラなどの回路を基板１１０７に一体形成してもよい。そうする
と、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端
末などには特に有効である。

なお、本実施の形態で示した表示装置は、本明細書中の他の実施の形態で示すシフトレ
ジスタ、パルス出力回路又は表示装置の構成と組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、上記実施の形態４で示した表示装置に用いる表示パネルの構成につ
いて図面を参照して説明する。

まず、表示装置に適用可能な表示パネルについて図８を用いて説明する。なお、図８（
Ａ）は、表示パネルを示す上面図、図８（Ｂ）は図８（Ａ）をＡ−Ａ’で切断した断面図
である。点線で示された信号線駆動回路３６０１、画素部３６０２、第２の走査線駆動回
路３６０３、第１の走査線駆動回路３６０６を有する。また、封止基板３６０４、シール
材３６０５を有し、シール材３６０５で囲まれた内側は、空間３６０７になっている。

なお、配線３６０８は第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０６
及び信号線駆動回路３６０１に入力される信号を伝送するための配線であり、外部入力端
子となるＦＰＣ（フレキシブルプリントサーキット）３６０９からビデオ信号、クロック
信号、スタート信号等を受け取る。ＦＰＣ３６０９と表示パネルとの接合部上にはＩＣチ
ップ（メモリ回路や、バッファ回路などが形成された半導体チップ）３６１８及びＩＣチ
ップ３６１９がＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）等で実装されている。なお、ここ
ではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り
付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、そ
れにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップ
などが実装されたものを含むものとする。

次に、断面構造について図８（Ｂ）を用いて説明する。基板３６１０上には画素部３６
０２とその周辺駆動回路（第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０
６及び信号線駆動回路３６０１）が形成されているが、ここでは、信号線駆動回路３６０
１と、画素部３６０２が示されている。

なお、信号線駆動回路３６０１はＮチャネル型ＴＦＴ３６２０やＰチャネル型ＴＦＴ３
６２１を用いてＣＭＯＳ回路を構成している。また、本実施の形態では、基板上に周辺駆
動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全
部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。

また、画素部３６０２はスイッチング用ＴＦＴ３６１１と、駆動用ＴＦＴ３６１２とを
含む画素を構成する複数の回路を有している。なお、駆動用ＴＦＴ３６１２のソース電極
は第１の電極３６１３と電気的に接続されている。また、第１の電極３６１３の端部を覆
って絶縁物３６１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用い
ることにより形成する。

また、カバレッジを良好なものとするため、絶縁物３６１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物３６１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物３６１４の上端部のみに曲率半径（０．２μｍ〜３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物３６１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。

第１の電極３６１３上には、有機化合物を含む層３６１６、および第２の電極３６１７
がそれぞれ形成されている。ここで、陽極として機能する第１の電極３６１３に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウ
ムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タン
グステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。

また、有機化合物を含む層３６１６は、蒸着マスクを用いた蒸着法、またはインクジェ
ット法によって形成される。有機化合物を含む層３６１６には、元素周期表第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めること
とする。さらに、公知の三重項材料を用いることも可能である。

さらに、有機化合物を含む層３６１６上に形成される第２の電極（陰極）３６１７に用
いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合
金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、または窒化カルシウム）を用いればよい。
なお、有機化合物を含む層３６１６で生じた光が第２の電極３６１７を透過させる場合に
は、第２の電極（陰極）３６１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴ
Ｏ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸
化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。

さらにシール材３６０５で封止基板３６０４を基板３６１０と貼り合わせることにより
、基板３６１０、封止基板３６０４、およびシール材３６０５で囲まれた空間３６０７に
表示素子３６２２が備えられた構造になっている。なお、空間３６０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材３６０５で充填される構成も含む
ものとする。

なお、シール材３６０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板３６
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒ
ｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエス
テルまたはアクリル等からなるプラスチック基板を用いることができる。

以上のようにして、表示パネルを得ることができる。

図８に示すように、信号線駆動回路３６０１、画素部３６０２、第２の走査線駆動回路
３６０３及び第１の走査線駆動回路３６０６を一体形成することで、表示装置の低コスト
化が図れる。

なお、表示パネルの構成としては、図８（Ａ）に示したように信号線駆動回路３６０１
、画素部３６０２、第２の走査線駆動回路３６０３及び第１の走査線駆動回路３６０６を
一体形成した構成に限られず、信号線駆動回路３６０１に相当する図９（Ａ）に示す信号
線駆動回路４２０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成と
しても良い。なお、図９（Ａ）の基板４２００、画素部４２０２、第２の走査線駆動回路
４２０３、第１の走査線駆動回路４２０４、ＦＰＣ４２０５、ＩＣチップ４２０６、ＩＣ
チップ４２０７、封止基板４２０８、シール材４２０９は図８（Ａ）の基板３６１０、画
素部３６０２、第２の走査線駆動回路３６０３、第１の走査線駆動回路３６０６、ＦＰＣ
３６０９、ＩＣチップ３６１８、ＩＣチップ３６１９、封止基板３６０４、シール材３６
０５に相当する。

つまり、駆動回路のうちで高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を
用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等
の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。

そして、上記実施の形態で示したシフトレジスタが設けられた第１の走査線駆動回路４
２０３や第２の走査線駆動回路４２０４を画素部４２０２と一体形成することで、低コス
ト化が図れる。

こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ４２０５と基板４２
００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装す
ることで基板面積を有効利用することができる。

また、図８（Ａ）の信号線駆動回路３６０１、第２の走査線駆動回路３６０３及び第１
の走査線駆動回路３６０６に相当する図９（Ｂ）の信号線駆動回路４２１１、第２の走査
線駆動回路４２１４及び第１の走査線駆動回路４２１３をＩＣチップ上に形成して、ＣＯ
Ｇ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低
消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするため、
画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。
なお、図９（Ｂ）の基板４２１０、画素部４２１２、ＦＰＣ４２１５、ＩＣチップ４２１
６、ＩＣチップ４２１７、封止基板４２１８、シール材４２１９は図８（Ａ）の基板３６
１０、画素部３６０２、ＦＰＣ３６０９、ＩＣチップ３６１８、ＩＣチップ３６１９、封
止基板３６０４、シール材３６０５に相当する。

また、画素部４２１２のトランジスタの半導体層にアモルファスシリコンを用いること
により低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能
となる。また酸化物半導体を用いた薄膜トランジスタで画素部のトランジスタ及びシフト
レジスタを構成するトランジスタを用いることも可能である。酸化物半導体を用いた薄膜
トランジスタは、オフ電流を低減すると共に、オン電流及び電界効果移動度を高めること
ができ、またアモルファスシリコンと比べて劣化の度合いを低減することが出来るため、
回路内の誤動作を低減し、より確度の高い動作を保証する駆動回路とすることができる。

さらに、表示素子３６２２に適用可能な表示素子の例を図１３（Ａ）、（Ｂ）に示す。
つまり、上記実施の形態で示した画素に適用可能な表示素子の構成について図１３（Ａ）
、（Ｂ）を用いて説明する。

図１３（Ａ）の表示素子は、基板４４０１の上に陽極４４０２、正孔注入材料からなる
正孔注入層４４０３、その上に正孔輸送材料からなる正孔輸送層４４０４、発光層４４０
５、電子輸送材料からなる電子輸送層４４０６、電子注入材料からなる電子注入層４４０
７、そして陰極４４０８を積層させた素子構造である。ここで、発光層４４０５は、一種
類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい
。また素子の構造は、この構造に限定されない。

また、図１３（Ａ）、１５（Ｂ）で示した各機能層を積層した積層構造の他、高分子化
合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効
率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結
合領域を制御し、発光領域を二つの領域にわけることによって得られる白色表示素子など
にも応用可能である。

図１３（Ａ）に示す素子作製方法は、まず、陽極４４０２（ＩＴＯ）を有する基板４４
０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子
注入材料を蒸着し、最後に陰極４４０８を蒸着で形成する。

次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に
好適な材料を以下に列挙する。

正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニ
ン（以下「Ｈ_２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有
効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ
、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分
子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ
」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）
や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で
有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物
も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す
）の超薄膜などがある。

正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼ
ン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，
４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導
体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフ
ェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェ
ニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−
トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」
と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−ア
ミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型
芳香族アミン化合物が挙げられる。

電子輸送材料としては、金属錯体がよく用いられ、Ａｌｑ、ＢＡｌｑ、トリス（４−メ
チル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒ
ドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「ＢｅＢｑ」と記す）などのキ
ノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（
２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）_２」と
記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚ
ｎ（ＢＴＺ）_２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体
もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−
ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ
−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−
４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（
以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（
以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有
する。

電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フ
ッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチ
ウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチ
ウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−
リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。

発光材料としては、Ａｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）_２、Ｚｎ
（ＢＴＺ）_２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色
の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（
ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピラン
などがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属と
する錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジ
ウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ^２’）アセチルアセトナトイリジ
ウム（以下「ａｃａｃＩｒ（ｔｐｙ）_２」と記す）、２，３，７，８，１２，１３，１
７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。

以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の表示素子を作
製することができる。

また、上記実施の形態で示した画素構成の駆動トランジスタの極性を変更し、Ｎチャネ
ル型のトランジスタにして、表示素子の対向電極の電位と電源線に設定する電位との高低
を逆にすれば、図１３（Ａ）とは逆の順番に層を形成した表示素子を用いることができる
。つまり、図１３（Ｂ）に示すように、基板４４０１の上に陰極４４０８、電子注入材料
からなる電子注入層４４０７、その上に電子輸送材料からなる電子輸送層４４０６、発光
層４４０５、正孔輸送材料からなる正孔輸送層４４０４、正孔注入材料からなる正孔注入
層４４０３、そして陽極４４０２を積層させた素子構造である。

また、表示素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であれば
よい。そして、基板上にＴＦＴ及び表示素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の表示素子があり、上記実施の形態で示した画素構
成はどの射出構造の表示素子にも適用することができる。

上面射出構造の表示素子について図１０（Ａ）を用いて説明する。

基板４５００上に下地膜４５０５を介して駆動用ＴＦＴ４５０１が形成され、駆動用Ｔ
ＦＴ４５０１のソース電極に接して第１の電極４５０２が形成され、その上に有機化合物
を含む層４５０３と第２の電極４５０４が形成されている。

また、第１の電極４５０２は表示素子の陽極である。そして第２の電極４５０４は表示
素子の陰極である。つまり、第１の電極４５０２と第２の電極４５０４とで有機化合物を
含む層４５０３が挟まれているところが表示素子となる。

また、ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関
数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステ
ン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜
を用いることで光を透過させない陽極を形成することができる。

また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ_２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を
用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光
を透過させることが可能な陰極を形成することができる。

こうして、図１０（Ａ）の矢印に示すように表示素子からの光を上面に取り出すことが
可能になる。つまり、図８の表示パネルに適用した場合には、封止基板３６０４側に光が
射出することになる。従って上面射出構造の表示素子を表示装置に用いる場合には封止基
板３６０４は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、封止基板３６０４に光学フィルムを設ければよ
い。

次に、下面射出構造の表示素子について図１０（Ｂ）を用いて説明する。射出構造以外
は図１０（Ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。

ここで、陽極として機能する第１の電極４５０２に用いる材料としては、仕事関数の大
きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジ
ウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透
明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。

また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ_２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光
を反射する金属膜を用いることで光が透過しない陰極を形成することができる。

こうして、図１０（Ｂ）の矢印に示すように表示素子からの光を下面に取り出すことが
可能になる。つまり、図８の表示パネルに適用した場合には、基板３６１０側に光が射出
することになる。従って下面射出構造の表示素子を表示装置に用いる場合には基板３６１
０は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、基板３６１０に光学フィルムを設ければよい。

次に、両面射出構造の表示素子について図１０（Ｃ）を用いて説明する。射出構造以外
は図１０（Ａ）と同じ構造の表示素子であるため同じ符号を用いて説明する。

また、陰極として機能する第２の電極４５０４に用いる材料としては、仕事関数の小さ
い材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、
ＣａＦ_２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウ
ムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸化亜鉛（Ｚｎ
Ｏ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電
膜を用いることで光を透過させることが可能な陰極を形成することができる。

こうして、図１０（Ｃ）の矢印に示すように表示素子からの光を両面に取り出すことが
可能になる。つまり、図８の表示パネルに適用した場合には、基板３６１０側と封止基板
３６０４側に光が射出することになる。従って両面射出構造の表示素子を表示装置に用い
る場合には基板３６１０および封止基板３６０４は、ともに光透過性を有する基板を用い
る。

また、光学フィルムを設ける場合には、基板３６１０および封止基板３６０４の両方に
光学フィルムを設ければよい。

また、白色の表示素子とカラーフィルターを用いてフルカラー表示を実現する表示装置
にも上記実施の形態で述べたパルス出力回路の構成を適用することが可能である。

例えば、図１１に示すように、基板４６００上に下地膜４６０２が形成され、その上に
駆動用ＴＦＴ４６０１が形成され、駆動用ＴＦＴ４６０１のソース電極に接して第１の電
極４６０３が形成され、その上に有機化合物を含む層４６０４と第２の電極４６０５が形
成された構成とすることもできる。

また、第１の電極４６０３は表示素子の陽極である。そして第２の電極４６０５は表示
素子の陰極である。つまり、第１の電極４６０３と第２の電極４６０５とで有機化合物を
含む層４６０４が挟まれているところが表示素子となる。図１１の構成では白色光を発光
する。そして、表示素子の上部に赤色のカラーフィルター４６０６Ｒ、緑色のカラーフィ
ルター４６０６Ｇ、青色のカラーフィルター４６０６Ｂを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
（ＢＭともいう）４６０７が設けられている。

上述した表示素子の構成は組み合わせて用いることができ、上記実施の形態で説明した
パルス出力回路、シフトレジスタにより駆動する表示装置に適宜用いることができる。ま
た、上述した表示パネルの構成や、表示素子は例示であり、もちろん他の構成を適用する
こともできる。

（実施の形態６）
本実施の形態においては、電子機器の例について説明する。具体的には電子機器の表示
部の駆動に適用することができる。そのような電子機器として、ビデオカメラ、デジタル
カメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（
カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モ
バイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画
像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の
記録媒体を再生し、その画像を表示しうる発光装置を備えた装置）などが挙げられる。

図１２（Ａ）は発光装置であり、筐体６００１、支持台６００２、表示部６００３、ス
ピーカー部６００４、ビデオ入力端子６００５等を含む。上記実施の形態で述べたパルス
出力回路を具備する表示装置を表示部６００３に用いることができる。なお、発光装置は
、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表
示用発光装置が含まれる。上記実施の形態で述べたシフトレジスタを用いて表示部６００
３を駆動することによって誤動作を低減した駆動回路によって動作する表示装置を具備す
る電子機器を提供することができる。

図１２（Ｂ）はカメラであり、本体６１０１、表示部６１０２、受像部６１０３、操作
キー６１０４、外部接続ポート６１０５、シャッターボタン６１０６等を含む。上記実施
の形態で述べたシフトレジスタを用いて表示部６１０２を駆動することによって、誤動作
を低減した駆動回路によって動作する表示装置を具備する電子機器を提供することができ
る。

図１２（Ｃ）はコンピュータであり、本体６２０１、筐体６２０２、表示部６２０３、
キーボード６２０４、外部接続ポート６２０５、ポインティングデバイス６２０６等を含
む。上記実施の形態で述べたシフトレジスタを用いて表示部６２０３を駆動することによ
って、誤動作を低減した駆動回路によって動作する表示装置を具備する電子機器を提供す
ることができる。

図１２（Ｄ）はモバイルコンピュータであり、本体６３０１、表示部６３０２、スイッ
チ６３０３、操作キー６３０４、赤外線ポート６３０５等を含む。上記実施の形態で述べ
たのシフトレジスタを用いて表示部６３０２を駆動することによって、誤動作を低減した
駆動回路によって動作する表示装置を具備する電子機器を提供することができる。

図１２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体
（ＤＶＤ等）読み込み部６４０５、操作キー６４０６、スピーカー部６４０７等を含む。
表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を
表示することができる。上記実施の形態で述べたシフトレジスタを用いて表示部Ａ６４０
３や表示部Ｂ６４０４を駆動することによって、誤動作を低減した駆動回路によって動作
する表示装置を具備する電子機器を提供することができる。

図１２（Ｆ）はゴーグル型ディスプレイであり、本体６５０１、表示部６５０２、アー
ム部６５０３を含む。上記実施の形態で述べたシフトレジスタを用いて表示部６５０２を
駆動することによって、誤動作を低減した駆動回路によって動作する表示装置を具備する
電子機器を提供することができる。

図１２（Ｇ）はビデオカメラであり、本体６６０１、表示部６６０２、筐体６６０３、
外部接続ポート６６０４、リモコン受信部６６０５、受像部６６０６、バッテリー６６０
７、音声入力部６６０８、操作キー６６０９、接眼部６６１０等を含む。上記実施の形態
で述べたシフトレジスタを用いて表示部６６０２を駆動することによって、誤動作を低減
した駆動回路によって動作する表示装置を具備する電子機器を提供することができる。

図１２（Ｈ）は携帯電話機であり、本体６７０１、筐体６７０２、表示部６７０３、音
声入力部６７０４、音声出力部６７０５、操作キー６７０６、外部接続ポート６７０７、
アンテナ６７０８等を含む。上記実施の形態で述べたシフトレジスタを用いて表示部６７
０３を駆動することによって、誤動作を低減した駆動回路によって動作する表示装置を具
備する電子機器を提供することができる。

上記実施の形態で説明した図１（Ａ）のシフトレジスタを有する走査線駆動回路（以下、
ゲートドライバという）、及び信号線駆動回路（ソースドライバという）を表示部が設け
られる基板上に形成し、表示素子として有機ＥＬ素子を採用した表示パネルの写真につい
て、図１４に示す。図１４に示す表示パネルは、矩形状の基板上において、短辺方向にソ
ースドライバを配置し、長辺方向にゲートドライバを配置し、ソースドライバが配置され
た短辺方向にＦＰＣ端子部を設ける構成としている。また各画素、ゲートドライバ、及び
ソースドライバに配置される薄膜トランジスタの半導体層として、酸化物半導体であるＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を用いている。なお図１４に示す表示パネルのカラー表
示方式については、薄膜トランジスタ上にカラーフィルターを設け、カラーフィルター上
の有機ＥＬ素子より白色光を発光させることで、カラー表示を実現する構成としている。

図１４に示す表示パネルの具体的な仕様について、表１に示す。

なお表１において、２Ｔｒ１Ｃとは、１画素内に２つのトランジスタと１つの容量素子を
具備する構成について略記したものである。

また実際に作製したシフトレジスタを具備するソースドライバにおいて観察される信号波
形の様子について図１５（Ａ）、（Ｂ）に示し説明する。なお図１５（Ａ）では、上記実
施の形態で説明した駆動回路のタイミングチャートであり、図１５（Ｂ）では実際に観察
される信号波形について示したものである。なお図１５（Ａ）、（Ｂ）において、ＳＳＰ
はソースドライバの第１のスタートパルス（Ｓ−ＳＰ）、ＳＣＫ１はソースドライバの第
１のクロック信号、ＳＯＵＴ１はソースドライバの１段目のパルス出力回路の出力信号、
ＳＯＵＴ（ｄｕｍ）はソースドライバのパルス出力回路の最終段（ダミー段）の出力信号
である。

図１５（Ａ）、図１５（Ｂ）に示すタイミングチャート通りに、実際に観察される信号波
形が得られていることがわかる。

１０パルス出力回路
１１信号線
１２信号線
１３信号線
１４信号線
２１入力端子
２２入力端子
２３入力端子
２４入力端子
２５入力端子
２６出力端子
２７出力端子
３１電源線
３２電源線
３３電源線
３４電源線
３５電源線
３６電源線
３７電源線
３８電源線
３９電源線
５１期間
５２期間
５３期間
５４期間
５５期間
１０１トランジスタ
１０２トランジスタ
１０３トランジスタ
１０４トランジスタ
１０５トランジスタ
１０６トランジスタ
１０７トランジスタ
１０８トランジスタ
１０９トランジスタ
２０１トランジスタ
２０２トランジスタ
２０３トランジスタ
２０４トランジスタ
１１０１画素
１１０２画素部
１１０３信号線駆動回路
１１０４走査線駆動回路
１１０５走査線駆動回路
１１０６ＦＰＣ
１１０７基板
１１１１シフトレジスタ
１１１２ラッチ回路
１１１３ラッチ回路
１１１４シフトレジスタ
１１１５バッファ
１１１７バッファ
３６０１信号線駆動回路
３６０２画素部
３６０３走査線駆動回路
３６０４封止基板
３６０５シール材
３６０６走査線駆動回路
３６０７空間
３６０８配線
３６０９ＦＰＣ
３６１０基板
３６１１スイッチング用ＴＦＴ
３６１２駆動用ＴＦＴ
３６１３電極
３６１４絶縁物
３６１６層
３６１７電極
３６１８ＩＣチップ
３６１９ＩＣチップ
３６２０Ｎチャネル型ＴＦＴ
３６２１Ｐチャネル型ＴＦＴ
３６２２表示素子
４２００基板
４２０１信号線駆動回路
４２０２画素部
４２０３走査線駆動回路
４２０４走査線駆動回路
４２０５ＦＰＣ
４２０６ＩＣチップ
４２０７ＩＣチップ
４２０８封止基板
４２０９シール材
４２１０基板
４２１１信号線駆動回路
４２１２画素部
４２１３走査線駆動回路
４２１４走査線駆動回路
４２１５ＦＰＣ
４２１６ＩＣチップ
４２１７ＩＣチップ
４２１８封止基板
４２１９シール材
４４０１基板
４４０２陽極
４４０３正孔注入層
４４０４正孔輸送層
４４０５発光層
４４０６電子輸送層
４４０７電子注入層
４４０８陰極
４５００基板
４５０１駆動用ＴＦＴ
４５０２電極
４５０３層
４５０４電極
４５０５下地膜
４６００基板
４６０１駆動用ＴＦＴ
４６０２下地膜
４６０３電極
４６０４層
４６０５電極
６００１筐体
６００２支持台
６００３表示部
６００４スピーカー部
６００５ビデオ入力端子
６１０１本体
６１０２表示部
６１０３受像部
６１０４操作キー
６１０５外部接続ポート
６１０６シャッターボタン
６２０１本体
６２０２筐体
６２０３表示部
６２０４キーボード
６２０５外部接続ポート
６２０６ポインティングデバイス
６３０１本体
６３０２表示部
６３０３スイッチ
６３０４操作キー
６３０５赤外線ポート
６４０１本体
６４０２筐体
６４０３表示部Ａ
６４０４表示部Ｂ
６４０５部
６４０６操作キー
６４０７スピーカー部
６５０１本体
６５０２表示部
６５０３アーム部
６６０１本体
６６０２表示部
６６０３筐体
６６０４外部接続ポート
６６０５リモコン受信部
６６０６受像部
６６０７バッテリー
６６０８音声入力部
６６０９操作キー
６６１０接眼部
６７０１本体
６７０２筐体
６７０３表示部
６７０４音声入力部
６７０５音声出力部
６７０６操作キー
６７０７外部接続ポート
６７０８アンテナ
４６０６Ｂカラーフィルター
４６０６Ｇカラーフィルター
４６０６Ｒカラーフィルター

Claims

第１乃至第５のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第５の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５の配線と電気的に接続され、
前記第１の配線は、クロック信号を供給する機能を有し、
前記第１のトランジスタは、前記クロック信号を前記第２の配線に出力する機能を有することを特徴とする半導体装置。
第１乃至第５のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタを介して前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第５の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５の配線と電気的に接続され、
前記第１の配線は、クロック信号を供給する機能を有し、
前記第１のトランジスタは、前記クロック信号を前記第２の配線に出力する機能を有することを特徴とする半導体装置。