JP2017011077A - 高周波パッケージおよび高周波半導体装置の製造方法 - Google Patents
高周波パッケージおよび高周波半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2017011077A JP2017011077A JP2015124156A JP2015124156A JP2017011077A JP 2017011077 A JP2017011077 A JP 2017011077A JP 2015124156 A JP2015124156 A JP 2015124156A JP 2015124156 A JP2015124156 A JP 2015124156A JP 2017011077 A JP2017011077 A JP 2017011077A
- Authority
- JP
- Japan
- Prior art keywords
- wire
- frequency
- bonding
- package
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
【課題】ボンディングワイヤにて生じるインピーダンス不整合を回避し、低損失の高周波パッケージを得ること。【解決手段】高周波回路素子1を搭載する素子搭載部2と、高周波回路素子1にボンディングワイヤ5を介して接続される複数のリード端子3と、複数のリード端子3の端部3Tを露呈させて、高周波回路素子1およびリード端子3とを覆うパッケージ6とを備える。ボンディングワイヤ5は、高周波回路素子1とリード端子3との間で第1および第2のワイヤ部5a,5bに分離され、第1および第2のワイヤ部5a,5bの間に接続されたキャパシタ4を備える。【選択図】図1
Description
本発明は、高周波パッケージおよび高周波半導体装置の製造方法に係り、特に、高周波帯で用いられる半導体素子あるいは半導体集積回路(IC:Integrated Circuit)等の高周波回路部品を収容するための高周波パッケージの構成に関する。
従来の高周波パッケージは、接地用電極を兼ねる半導体素子搭載部に、高周波回路部品を搭載し、信号線電極を兼ねるリードと、当該高周波回路部品との間を、ボンディングワイヤで電気的に接続し、封止樹脂を用いて封止することで、得られるものであった。
例えば特許文献1の高周波回路用パッケージでは、絶縁枠体の内外側面に接地導体層を接続するキャスタレーション導体を形成し、絶縁基板に貫通導体を形成し、接地状態を安定化し、反射損失あるいは放射損失を低減する構成を開示している。
また特許文献2の高周波半導体パッケージでは、半導体素子の接合材の流れだしがワイヤボンド不着にならないように、半導体素子の周囲に点線状にスリットを配置し、ワイヤの長さを低減するとともに接合を確実にし、ワイヤボンディングによるインダクタンス成分を低く抑える構成を開示している。
しかしながら特許文献1および2のいずれにおいてもワイヤボンディングに起因するインピーダンス不整合による伝送特性の低下については、問題を残している。
前述のとおり、従来の高周波パッケージでは、信号用電極と高周波回路部品がボンディングワイヤで電気的に接続されるが、ボンディングワイヤはインダクタンス成分を有するため、この接続箇所においてインピーダンス不整合が発生する。インピーダンス不整合が発生すると、信号の反射あるいは放射が発生し、その結果、反射電力あるいは放射電力分の損失が発生する。
本発明は、上記に鑑みてなされたものであって、ボンディングワイヤにて生じるインピーダンス不整合を回避し、低損失の高周波パッケージを得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明の高周波パッケージは、高周波回路素子を搭載する素子搭載部と、高周波回路素子にボンディングワイヤを介して接続される複数のリード端子と、複数のリード端子の端部を露呈させて、高周波回路素子およびリード端子とを覆うパッケージとを備える。ボンディングワイヤは、高周波回路素子とリード端子との間で第1および第2のワイヤ部に分離され、第1および第2のワイヤ部の間に接続された容量性素子を備える。
上記構成によれば、ボンディングワイヤにて生じるインピーダンス不整合を回避し、低損失の高周波パッケージを得ることが可能となる。
以下に、本発明の実施の形態にかかる高周波パッケージを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため各層あるいは各部材の縮尺が現実と異なる場合があり、各図面間においても同様である。また、断面図であっても、図面を見易くするためにハッチングを付さない場合がある。
実施の形態1.
以下に、本発明の実施の形態1の高周波パッケージについて、図面に基づいて詳細に説明する。図1は、実施の形態1の高周波パッケージを用いて実装した高周波半導体装置を示す一部破断斜視図である。図2は、図1のA−A断面図、図3は、同高周波半導体装置を表面側から見た斜視図である。図4は、同高周波半導体装置を裏面側から見た斜視図である。図5は、実施の形態1の高周波半導体装置のボンディングワイヤの部分の等価回路図、図6は、実施の形態1の高周波半導体装置のボンディングワイヤの部分のスミスチャートを示す図である。図7(a)から(e)は、同高周波半導体装置の実装工程を示す工程断面図である。図8は、実施の形態1の高周波パッケージに用いられるリードフレームを示す上面図である。実施の形態1の高周波半導体装置は、QFN(Quad Flat Non lead package)と呼ばれるパッケージ構造をもつもので、ボンディングワイヤを2分割し、ワイヤ間にキャパシタを接続することでインピーダンス整合回路を構成するとともに低域通過フィルタFLを構成したものである。なお、図2は封止樹脂からなるパッケージ6を省略している。
以下に、本発明の実施の形態1の高周波パッケージについて、図面に基づいて詳細に説明する。図1は、実施の形態1の高周波パッケージを用いて実装した高周波半導体装置を示す一部破断斜視図である。図2は、図1のA−A断面図、図3は、同高周波半導体装置を表面側から見た斜視図である。図4は、同高周波半導体装置を裏面側から見た斜視図である。図5は、実施の形態1の高周波半導体装置のボンディングワイヤの部分の等価回路図、図6は、実施の形態1の高周波半導体装置のボンディングワイヤの部分のスミスチャートを示す図である。図7(a)から(e)は、同高周波半導体装置の実装工程を示す工程断面図である。図8は、実施の形態1の高周波パッケージに用いられるリードフレームを示す上面図である。実施の形態1の高周波半導体装置は、QFN(Quad Flat Non lead package)と呼ばれるパッケージ構造をもつもので、ボンディングワイヤを2分割し、ワイヤ間にキャパシタを接続することでインピーダンス整合回路を構成するとともに低域通過フィルタFLを構成したものである。なお、図2は封止樹脂からなるパッケージ6を省略している。
本発明の高周波パッケージ10Pは、高周波回路素子1を搭載する素子搭載部2と、高周波回路素子1にボンディングワイヤ5を介して接続される複数のリード端子3と、素子搭載部2に搭載されたチップキャパシタ4とを備える。ボンディングワイヤ5は、同一径、同一長さで2分割された第1のワイヤ部5aと第2のワイヤ部5bとで構成され、第1のワイヤ5aと第2のワイヤ部5bとの間にチップキャパシタ4が接続されている。また外側は高周波回路素子1およびリード端子3とを覆う封止樹脂からなるパッケージ6とを備える。実施の形態1の高周波パッケージ10Pの素子搭載部2に高周波回路素子1が搭載されて高周波半導体装置10が構成される。高周波半導体装置10では、ボンディングワイヤ部5がチップキャパシタ4を中継点としてそれぞれ他端を高周波回路素子1およびリード端子3に接続され、LC回路を構成する。このLC回路は、低域通過フィルタFLとなっている。また、第1のワイヤ部5aおよび第2のワイヤ部5bとチップキャパシタ4とでインピーダンス整合部を構成し、インピーダンス整合のとれた高周波パッケージ10Pを構成している。複数のリード端子3の端部3Tおよび裏面がパッケージ6から露呈し、面実装用の端子を構成している。また、素子搭載部2の裏面もパッケージ6から露呈し、接地および放熱部を構成する。
実施の形態1の高周波半導体装置は、パッケージ6としては通例のものであり、信号用電極を構成するリード端子3と高周波回路素子1とは、2分割された第1のワイヤ部5aおよび第2のワイヤ部5bとチップキャパシタ4とからなるLC回路を経由し電気的に接続される。
実施の形態1の高周波半導体装置の等価回路及びスミスチャートを図5および6に示す。図5において、各要素を示す1から5a,5bは図1におけるものと同一である。ボンディングワイヤ5を構成する2本のワイヤすなわち第1のワイヤ部5aおよび第2のワイヤ部5bが有するシリーズのインダクタンス成分とチップキャパシタ4が有するシャントの容量成分を組み合わせ、低域通過フィルタFLを構成する。低域通過フィルタFLは、インダクタンスとキャパシタンスで決まる遮断周波数以下の帯域の信号を減衰することなく通過させる。チップキャパシタ4によって、ボンディングワイヤ5にて生じるインピーダンス不整合を回避し、フィルタ機能を有する低損失の高周波パッケージ10Pを得ることが可能となる。
図6に、実施の形態1の高周波パッケージのスミスチャートを示す。インピーダンス整合ポイントであるスミスチャートの中心をP50とする。スミスチャートの中心P50を通る直径上の1端がインピーダンス0の点であるP0、他端がインピーダンス∞の点P∞である。スミスチャートの中心P50から第1のワイヤ部5aによるインダクタンス成分はL5aで表される。そして第1のワイヤ部5aの先に、チップキャパシタ4によるキャパシタンスすなわち容量成分C4が接続され、さらにその先に、第2のワイヤ部5bによるインダクタンス成分はL5bが接続され、スミスチャートの中心P50に戻る。このように、チップキャパシタ4のキャパシタンスあるいは第1のワイヤ部5aおよび第2のワイヤ部5bのインダクタンスを調整することで、実施の形態1の高周波パッケージ10Pは、インピーダンス整合がとれたものとすることができる。第1のワイヤ部5aと第2のワイヤ部5bのインダクタンスとは等しく形成されているのでインピーダンス整合をとり易い。また、使用する周波数帯域に応じて、チップキャパシタ4のキャパシタンスあるいは第1のワイヤ部5aおよび第2のワイヤ部5bのインダクタンスを調整することで、所望の周波数帯域を通過させる低域通過フィルタFLを形成することができる。
インダクタンス成分を有するボンディングワイヤと容量性素子を組み合わせ、低域通過フィルタを構成することにより、ボンディングワイヤにて生じるインピーダンス不整合を回避し、フィルタ機能を有する低損失の高周波パッケージを得ることが可能となる。
QFNは、リードレス構造で薄型小型であり、面実装タイプのパッケージである。実施の形態1の高周波パッケージ10Pを用いて実装される高周波半導体装置は、携帯機器をはじめとする各種の分野において適用可能で、小型化および軽量化をはかることができるものである。
次に、実施の形態1の高周波半導体装置の製造方法について説明する。図7(a)から(e)は、実施の形態1の高周波半導体装置の製造工程を示す図である。
まず、図7(a)に示すリードフレームを形成する。ここで用いられるリードフレームは銅もしくは銅合金にニッケルめっきがなされた金属条材を打ち抜き加工により成形したものであり、リードフレーム本体部mとリードフレーム本体部m表面にはんだめっきcを形成してなるものである。リードフレームは、図8に上面図を示すように、高周波回路素子1を搭載する素子搭載部2を構成する正方形のダイパッドと、素子搭載部2の4辺の周りに、一定間隔を隔てて、配列される複数本のリード端子3とを備える。なお、図8に上面図を示すように、実施の形態1で用いられるリードフレームでは、複数本のリード端子3と、高周波回路素子1を搭載する素子搭載部2とを備えたユニットUが、サイドバー101で接続されている。素子搭載部2は、サポートバー102でサイドバー101に固定されている。ユニットUはサイドバー101に一定の間隔で形成された送り穴103によって位置決めし、組み立てをしながら順次搬送されるように構成されている。上記例では、サイドバー101、サポートバー102などのフレーム構造体を用いているが、フレーム構造体については適宜変更可能である。また、ダイパッドには正方形を用いたが長方形でもよい。図7(a)から図7(e)は図8のB−B断面に相当する図である。
そして、図7(b)に示すように、素子搭載部2上に高周波回路素子1を構成する半導体チップを搭載し導電性ペーストCPで接続する。
次いで、図7(c)に示すように、素子搭載部2上にチップキャパシタ4を搭載し導電性ペーストCPで接続する。図8における素子搭載部2の中央部が高周波回路素子1を搭載する領域で、その周りの破線の外側がチップキャパシタ4を搭載するキャパシタ搭載領域R4である。チップキャパシタ4は、2つの電極で誘電体を挟んだもので、一方の電極は素子搭載部2上に接合される。高周波回路素子1およびチップキャパシタ4は、導電性ペーストによって接合されても良いし、はんだ接合されるようにしてもよい。
この後、図7(d)に示すように、ワイヤボンディングステップにより、第1のワイヤ部5aで高周波回路素子1とチップキャパシタ4とを接続するとともに、第2のワイヤ部5bでチップキャパシタ4とリード端子3とを接続する。
そして、図7(e)に示すように、金型を用いて、トランスファーモールドにより樹脂封止を行い、パッケージ6を形成する。ここでトランスファーモールドには、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ユリア樹脂、メラミン樹脂、などの熱硬化性樹脂が用いられる。
この後、図7(e)に示す、ダイシングラインDLに沿って、パッケージ6ごと、リード端子3を分断し、リード端子3の端部3Tをパッケージ6から露呈させるとともに、サイドバー101、サポートバー102などのフレーム構造体を切除して、図1から図3に示した高周波半導体装置10を得る。
このようにして、極めて容易に、ボンディングワイヤにて生じるインピーダンス不整合を回避し、フィルタ機能を有する低損失の高周波パッケージを得ることが可能となる。なお、設計に際し、チップキャパシタ4の容量を調整したり、第1および第2のワイヤ部5a,5bを調整することで高周波特性に優れた高周波パッケージおよび高周波半導体装置を得ることが可能となる。
以上のように、実施の形態1の高周波半導体装置の製造方法では、リードフレームの素子搭載部に、高周波回路素子および容量性素子を搭載し、高周波回路素子1と容量性素子との間を第1のワイヤ部5aで接続するとともに容量性素子とリード端子との間を、第1のワイヤ部5aとインダクタンス成分が等しい第2のワイヤ部5bで接続しているため、容易にインピーダンス整合をとることが可能となる。
なお、前記実施の形態では、ボンディングワイヤとして同一径同一長さを有する第1および第2のワイヤ部を構成したが、インダクタンスが等しくなるようにすればよく、接地場所に応じて径および長さなどのサイズを適宜変更可能である。第1および第2のワイヤ部のインダクタンス間にわずかなずれがあったとしても、容量性素子のキャパシタンスを調整することで、インピーダンス整合のとれた回路を得ることができる。
また、実施の形態1では、第1および第2のワイヤ部は別途形成したが、1本のワイヤで構成し、まず、ワイヤの中央で、容量素子にボンディングし、次いでリード端子の先端部にボンディングしてもよい。この場合は、同一径同一材質同一長さのワイヤで第1および第2のワイヤ部を構成することになるが、容量素子上のボンディング領域が1か所ですみ、かつワイヤの長さも若干短くすることができる。
また、実施の形態1では、一括封止後、パッケージ樹脂とともに、リード端子を分断し、個片化する方法について述べたが、ユニットごとに個別金型を用いて樹脂封止し、リード端子を分断することで個片化する方法も適用可能である。この方法では個別金型を用いる必要があり、製造コストは高騰するものの、個片化に際して樹脂をダイシングする必要がないため、端面の外観性が向上する。
実施の形態2.
図9は、実施の形態2の高周波パッケージを用いて実装した高周波半導体装置を示す一部破断斜視図である。図10は、実施の形態2の高周波半導体装置のボンディングワイヤの部分の等価回路図、図11は、実施の形態2の高周波半導体装置のボンディングワイヤの部分のスミスチャートを示す図である。実施の形態2では、容量性素子としてチップキャパシタ4に代えてダイオード14を用いることにより、リミッタ機能を併せ持ち、大電力印加時における高周波回路部品の保護を可能とした例である。実施の形態2では、ダイオード14はダイオードチップで構成される。
図9は、実施の形態2の高周波パッケージを用いて実装した高周波半導体装置を示す一部破断斜視図である。図10は、実施の形態2の高周波半導体装置のボンディングワイヤの部分の等価回路図、図11は、実施の形態2の高周波半導体装置のボンディングワイヤの部分のスミスチャートを示す図である。実施の形態2では、容量性素子としてチップキャパシタ4に代えてダイオード14を用いることにより、リミッタ機能を併せ持ち、大電力印加時における高周波回路部品の保護を可能とした例である。実施の形態2では、ダイオード14はダイオードチップで構成される。
図9において、実施の形態2の高周波パッケージ20Pおよび高周波半導体装置20については、ダイオード14以外は実施の形態1の高周波パッケージ10Pおよび高周波半導体装置10と同一のものであり、ここでは説明を省略する。信号用電極であるリード端子3と高周波回路素子1とは、ボンディングワイヤ15つまり第1および第2のワイヤ部15a,15bを介してダイオード14を経由し電気的に接続される。なお、実施の形態1ではリード端子3と高周波回路素子1とは、2本のボンディングワイヤ5つまり分割形成された第1および第2のワイヤ部5a,5bを介してチップキャパシタ4を経由し電気的に接続したのに対し、実施の形態2では、1本のボンディングワイヤ15の中央をボンディング領域とし、ボンディング領域よりも高周波回路素子側を第1のワイヤ部15a、リード端子側を第2のワイヤ部15bとし、ダイオード14と接続している。この構造をとることで、容量性素子であるダイオード14上でのボンディングが1回で済むという利点がある。反面、位置ずれを生じないように留意する必要がある。
実施の形態2の高周波パッケージの等価回路及びスミスチャートを図10および図11に示す。図10において、チップキャパシタ4をダイオード14に代えたのと第1および第2のワイヤ部15a,15bとした以外は図5および図6におけるものと同一である。
図11に、実施の形態2の高周波パッケージのスミスチャートを示す。インピーダンス整合ポイントであるスミスチャートの中心をP50とする。P50におけるインピーダンスは50Ωである。スミスチャートの中心P50を通る直径上の1端がインピーダンス0の点であるP0、他端がインピーダンス∞の点P∞である。スミスチャートの中心P50から第1のワイヤ部15aによるインダクタンス成分はL15aで表される。そして第1のワイヤ部15aの先に、ダイオード14によるキャパシタンスすなわち容量成分C14が接続され、さらにその先に、第2のワイヤ部15bによるインダクタンス成分はL15bが接続され、スミスチャートの中心P50に戻る。このように、容量性素子であるダイオード14のキャパシタンスあるいは第1および第2のワイヤ部15a,15bのインダクタンスを調整することで、実施の形態1の高周波パッケージ20Pは、インピーダンス整合がとれたものとすることができる。また、使用する周波数帯域に応じて、ダイオード14のキャパシタンスC14あるいは第1および第2のワイヤ部15a,15bのインダクタンスを調整することで、所望の周波数帯域を通過させる低域通過フィルタFLを形成することができる。
本実施の形態では、シリーズのインダクタンス成分を有するボンディングワイヤ15とダイオード14とを組み合わせ、低域通過フィルタを構成することにより、ボンディングワイヤ15にて生じるインピーダンス不整合を回避し、フィルタ機能を有する低損失の高周波パッケージ20Pを得ることが可能となる。
以上のように、2分割されたワイヤ部で構成されたボンディングワイヤが有するインダクタンス成分とダイオード14が有するシャントの容量成分を組み合わせ低域通過フィルタを構成することにより、ボンディングワイヤ15にて生じるインピーダンス不整合を回避し、フィルタ機能及びリミッタ機能を有する低損失な高周波パッケージを得ることが可能となる。
なお、実施の形態2では、1本のワイヤで構成し、まず、ワイヤの中央で、容量素子にボンディングし、次いでリード端子の先端部にボンディングしており、同一径同一材質同一長さのワイヤで第1および第2のワイヤ部を構成することができ、容量素子上のボンディング領域が1か所ですみ、かつワイヤの長さも若干短くすることができる。反面、位置ずれにより、第1および第2のワイヤ部の長さにばらつきが生じる可能性があるという不都合があるが、1本のワイヤで構成しても良いし、2本のワイヤで別途ボンディングを行うようにしてもよい。
実施の形態3.
実施の形態1,2では、チップキャパシタおよびダイオードチップを搭載した例について説明したが、実施の形態3では、リードフレームのダイパッドすなわち素子搭載部2に、キャパシタを集積化し、多数個配列を可能とする例について説明する。図12は、実施の形態3の高周波パッケージを用いて実装した高周波半導体装置を示す一部破断斜視図である。図13は、同高周波半導体装置の断面図、図14(a)から(e)は、同高周波半導体装置の製造工程を示す工程断面図である。図15は、同製造工程で用いられるリードフレームの上面図である。
実施の形態1,2では、チップキャパシタおよびダイオードチップを搭載した例について説明したが、実施の形態3では、リードフレームのダイパッドすなわち素子搭載部2に、キャパシタを集積化し、多数個配列を可能とする例について説明する。図12は、実施の形態3の高周波パッケージを用いて実装した高周波半導体装置を示す一部破断斜視図である。図13は、同高周波半導体装置の断面図、図14(a)から(e)は、同高周波半導体装置の製造工程を示す工程断面図である。図15は、同製造工程で用いられるリードフレームの上面図である。
本発明の高周波パッケージ30Pは、高周波回路素子1を搭載する素子搭載部2と、高周波回路素子1にボンディングワイヤ25を介して接続される複数のリード端子3と、素子搭載部2に集積化して形成されたキャパシタ24とを備える。実施の形態1と異なるのは、キャパシタがチップキャパシタではなく、リードフレームの素子搭載部2を共通の第1電極とし、素子搭載部のチップ搭載領域の周縁部に印刷法で形成された誘電体層24aと、誘電体層24a上に印刷法で形成された多数個の個別電極24bとが配列され、個別電極24bに対応して複数のキャパシタ24を構成したものである。キャパシタ24の一方の電極は素子搭載部2で共通電極を構成し、接地される。この共通電極と一体形成された誘電体層24aを介して形成された個別電極24bとの間で、個別電極24bの面積に対応した容量成分が、各キャパシタそれぞれの容量成分となる。図15における素子搭載部2の中央部が高周波回路素子1を搭載する領域で、その周りの破線の外側が集積化されたキャパシタ24が搭載されるキャパシタ搭載領域R4である。
ボンディングワイヤ25は、実施の形態1および2と同様、同一径、同一長さで2分割された第1のワイヤ部25aと第2のワイヤ部25bとで構成され、第1および第2のワイヤ部25a,25b間にキャパシタ24が接続されている。また外側は高周波回路素子1およびリード端子3とを覆う封止樹脂からなるパッケージ6とを備える。実施の形態3の高周波パッケージ30Pの素子搭載部2に高周波回路素子1が搭載されて高周波半導体装置30が構成される。高周波半導体装置30では、ボンディングワイヤ25が素子搭載部2に集積化して形成されたキャパシタ24を中継点としてそれぞれ他端を高周波回路素子1およびリード端子3に接続され、LC回路を構成する。このLC回路は、低域通過フィルタとなっている。また、実施の形態1と同様、第1および第2のワイヤ部25a,25bとキャパシタ24とでインピーダンス整合部を構成し、インピーダンス整合のとれた高周波パッケージ30Pを構成している。複数のリード端子3の端部3Tおよび裏面がパッケージ6から露呈し、面実装用の端子を構成している。また、素子搭載部2の裏面もパッケージ6から露呈し、接地および放熱部を構成する。
チップキャパシタを多数個配列する必要がある場合に、実施の形態1の構成では、素子搭載部の面積を増大する必要があるうえ、チップキャパシタを配列して搭載する工程が必要となり、工数の増大をまねくことになる場合がある。しかしながら、実施の形態3の構成によれば、キャパシタをリードフレームの素子搭載部2に集積化して形成されているため、専有面積の増大を招くことなく多数の容量性素子を搭載可能となる。また、容量の制御性も良好である。実施の形態3によれば、構成がきわめて簡単で、誘電体層と電極層とを形成するだけでよいため製造も容易である。またキャパシタの容量は個別電極と素子搭載部2との対向面積で決まるため、実質的には個別電極の面積で決まる。従って、回路設計も容易である。
なお、実施の形態3の構成では、キャパシタの1方の電極は素子搭載部2で兼ね、誘電体層24aを一体的に形成し、誘電体層24a上に個別電極24bを形成しているだけである。従って形成が容易であるが、誘電体層24aも個別電極24bと同様にパターニングして個別化してもよい。
次に、実施の形態3の高周波半導体装置の製造方法について説明する。図14(a)から(e)は、実施の形態3の高周波半導体装置の製造工程を示す図である。
まず、実施の形態1と同様、図14(a)に示すリードフレームを形成する。リードフレームを形成する工程は実施の形態1と同様であるため、ここでは説明を省略する。
次いで、図14(b)に断面図、図15に上面図を示すように、リードフレームの素子搭載部2のチップ搭載領域の周縁部に、一体的に誘電体層24aを印刷形成する。この後、必要とする設計値に応じた面積の個別電極24bを印刷形成する。
そして、図14(c)に示すように、素子搭載部2上に高周波回路素子1を構成する半導体チップを搭載し導電性ペーストCPで接続する。
この後は、実施の形態1と同様である、図14(d)に示すように、ワイヤボンディングステップにより、第1のワイヤ部25aで高周波回路素子1とキャパシタ24の個別電極24bとを接続するとともに、第2のワイヤ部25bでキャパシタ24の個別電極24bとリード端子3とを接続する。
そして、図14(e)に示すように、金型を用いて、トランスファーモールドにより樹脂封止を行い、パッケージ6を形成する。そして実施の形態1と同様、フレーム構造体を切除して、図12および図13に示した高周波半導体装置30を得る。
このようにして、極めて容易に、ボンディングワイヤ25にて生じるインピーダンス不整合を回避し、フィルタ機能を有する低損失の高周波パッケージ30Pを得ることが可能となる。なお、設計に際し、キャパシタ24の容量を調整したり、第1および第2のワイヤ部25a,25bを調整することで高周波特性に優れた高周波パッケージ30Pおよび高周波半導体装置30を得ることが可能となる。ここでキャパシタ24の容量の調整は、誘電体層24aの膜厚あるいは組成を調整して全体の容量を調整する。そして個別の容量調整は個別電極24bの面積を調整して実施することができる。
以上のようにして極めて容易に、インピーダンス整合性が良好で、信頼性の高い高周波半導体装置を得ることが可能となる。
また、実施の形態3の高周波パッケージのように、容量性素子をリードフレーム上に集積化する構成は、キャパシタだけでなく、アモルファスシリコン薄膜等の薄膜を用いた薄膜素子をリードフレーム上に集積化する、あるいは貼着することによっても形成可能である。
なお、実施の形態1,2,3では、第1および第2のワイヤ部は別途形成したが、1本のワイヤで構成し、まず、ワイヤの中央で、容量素子にボンディングし、次いでリード端子の先端部にボンディングしてもよい。この場合は、同一径同一材質同一長さのワイヤで第1および第2のワイヤ部を構成することになるが、容量素子上のボンディング領域が1か所ですみ、かつワイヤの長さも若干短くすることができる。
また、実施の形態1,2,3ではQFNについて説明したが、QFNに限定されることなく、SON(Small Outline No Lead)構造をはじめ、BGA(BallGrid Array)など、種々のタイプのリードフレームを用いたパッケージ構造に適用可能である。また、高周波パッケージは無線通信システムあるいはレーダシステムに広く用いられており、本発明により得られる低損失の高周波パッケージは、これらのシステムにおいて有用である。
また、実施の形態1,2,3ではパッケージについては、樹脂封止により形成した樹脂パッケージを用いたが、樹脂封止に限定されることなく、リード端子の導出された中空の樹脂パッケージ、あるいは金属パッケージなども適用可能である。
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
1 高周波回路素子、2 素子搭載部、3 リード端子、4 チップキャパシタ、5 ボンディングワイヤ、5a 第1のワイヤ部、5b 第2のワイヤ部、6 パッケージ、10P 高周波パッケージ、10 高周波半導体装置、14 ダイオード、15 ボンディングワイヤ、15a 第1のワイヤ部、15b 第2のワイヤ部、20P 高周波パッケージ、20 高周波半導体装置、24 キャパシタ、24a 誘電体層、24b 個別電極、25 ボンディングワイヤ、25a 第1のワイヤ部、25b 第2のワイヤ部、30P 高周波パッケージ、30 高周波半導体装置、m リードフレーム本体部、c はんだめっき、R4 キャパシタ搭載領域。
Claims (11)
- 高周波回路素子を搭載する素子搭載部と、前記高周波回路素子にボンディングワイヤを介して接続される複数のリード端子と、前記複数のリード端子の端部を露呈させて、前記高周波回路素子および前記リード端子を覆うパッケージとを備え、
前記ボンディングワイヤは、前記高周波回路素子と前記リード端子との間で第1および第2のワイヤ部に分離され、前記第1および第2のワイヤ部の間に接続された容量性素子を備えたことを特徴とする高周波パッケージ。 - 前記第1および第2のワイヤ部はインダクタンス成分が等しいことを特徴とする請求項1に記載の高周波パッケージ。
- 前記第1および第2のワイヤ部は、材質、長さおよび径が等しいことを特徴とする請求項1または2に記載の高周波パッケージ。
- 前記第1および第2のワイヤ部は、1本のボンディングワイヤで構成され、前記ボンディングワイヤの中央部で容量性素子に接続されたことを特徴とする請求項1または2に記載の高周波パッケージ。
- 前記容量性素子は、前記ボンディングワイヤとで低域通過フィルタを構成することを特徴とする請求項1から4のいずれか1項に記載の高周波パッケージ。
- 前記容量性素子は、前記素子搭載部上に搭載されたチップキャパシタであることを特徴とする請求項1から5のいずれか1項に記載の高周波パッケージ。
- 前記容量性素子は、前記素子搭載部上に集積化して形成されたキャパシタであることを特徴とする請求項1から5のいずれか1項に記載の高周波パッケージ。
- 前記容量性素子は、前記素子搭載部上に搭載されたダイオードであることを特徴とする請求項1から5のいずれか1項に記載の高周波パッケージ。
- 高周波回路素子を搭載する素子搭載部と、前記素子搭載部の周りに配された複数のリード端子とを備えたリードフレームを形成する工程と、
前記素子搭載部に、高周波回路素子および容量性素子を搭載する工程と、
前記高周波回路素子と前記容量性素子との間を第1のワイヤ部で接続するとともに前記容量性素子と前記リード端子との間を、前記第1のワイヤ部とインダクタンス成分が等しい第2のワイヤ部で接続するワイヤボンディング工程と、
前記リード端子の端部を露呈させて、前記高周波回路素子および前記リード端子とを覆う封止工程とを含むことを特徴とする高周波半導体装置の製造方法。 - 前記ワイヤボンディング工程は、
1本のボンディングワイヤの一端を、前記高周波回路素子のボンディングパッドに接続する第1のボンディング工程と、
前記ボンディングワイヤの中央部を前記容量性素子上に、ボンディングする第2のボンディング工程と、
前記ボンディングワイヤの他端を前記リード端子上に、ボンディングする第3のボンディング工程とを含むことを特徴とする請求項9に記載の高周波半導体装置の製造方法。 - 前記ワイヤボンディング工程は、
分割形成された第1および第2のワイヤ部の内、前記第1のワイヤ部の一端を、前記高周波回路素子のボンディングパッドに接続する第1のボンディング工程と、
前記容量性素子上に、前記第1のワイヤ部の他端および前記第2のワイヤ部の一端を接続する第2のボンディング工程と、
前記第2のワイヤ部の他端を前記リード端子上に、ボンディングする第3のボンディング工程とを含むことを特徴とする請求項9に記載の高周波半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015124156A JP2017011077A (ja) | 2015-06-19 | 2015-06-19 | 高周波パッケージおよび高周波半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015124156A JP2017011077A (ja) | 2015-06-19 | 2015-06-19 | 高周波パッケージおよび高周波半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017011077A true JP2017011077A (ja) | 2017-01-12 |
Family
ID=57764164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015124156A Pending JP2017011077A (ja) | 2015-06-19 | 2015-06-19 | 高周波パッケージおよび高周波半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017011077A (ja) |
-
2015
- 2015-06-19 JP JP2015124156A patent/JP2017011077A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20230020310A1 (en) | Impedance Controlled Electrical Interconnection Employing Meta-Materials | |
US11387810B2 (en) | High-frequency module | |
US8901719B2 (en) | Transition from a chip to a waveguide port | |
JP6119845B2 (ja) | 高周波部品およびこれを備える高周波モジュール | |
US10068857B2 (en) | Semiconductor package assembly | |
US10512155B2 (en) | Wiring board, optical semiconductor element package, and optical semiconductor device | |
US20210351486A1 (en) | Transmission line substrate and structure of mounting transmission line substrate | |
JPWO2018025695A1 (ja) | Esd保護機能付き実装型複合部品 | |
CN110663109B (zh) | 半导体装置 | |
US20060214271A1 (en) | Device and applications for passive RF components in leadframes | |
JP2017011077A (ja) | 高周波パッケージおよび高周波半導体装置の製造方法 | |
US11469204B2 (en) | Semiconductor device | |
WO2020040108A1 (ja) | 伝送線路基板、および伝送線路基板の接合構造 | |
JP6256575B2 (ja) | 高周波モジュール | |
JP2003289149A (ja) | 受光モジュール | |
JP2017055224A (ja) | 高周波半導体装置 | |
JP6557561B2 (ja) | 高周波半導体装置 | |
KR100483332B1 (ko) | 고주파 통신 모듈의 패키징 장치 및 그 제조 방법 | |
JP6494474B2 (ja) | 高周波半導体装置 | |
KR101700844B1 (ko) | 필터 모듈 | |
JP6527429B2 (ja) | 高周波半導体装置 | |
JP2015002206A (ja) | 素子収納用パッケージおよび実装構造体 | |
KR100543411B1 (ko) | 고주파 통신 모듈의 패키징 장치 및 그 제조 방법 | |
JP5837365B2 (ja) | 信号伝送路 | |
JPH03198355A (ja) | 半導体装置 |