JP2016530631A5 - - Google Patents

Claims (15)

1. プロセッサにおいてベクトル命令を実行するステップを備える方法であって、前記ベクトル命令が複数の要素を含むベクトル入力を備え、前記ベクトル命令を実行するステップが、
   第1の出力要素として前記複数の要素の第1の要素を提供するステップと、
   前記複数の要素の前記第1の要素および第2の要素に対して第1の算術的演算を実行して、第2の出力要素を提供するステップであって、前記第1の算術的演算が加算および減算の少なくとも1つを含む、ステップと、
   前記プロセッサの単一の実行サイクルの間に、前記第1の出力要素および前記第2の出力要素を出力ベクトルに記憶するステップと
   を備える、方法。
2. 前記ベクトル命令を実行するステップがさらに、
   前記複数の要素の前記第1の要素、前記第2の要素、および第3の要素に対して第2の算術的演算を実行して、第3の出力を提供するステップと、
   前記プロセッサの単一の実行サイクルの間に、前記第1の出力要素、前記第2の出力要素、および第3の出力要素を前記出力ベクトルに記憶するステップとを備える、請求項1に記載の方法。
3. 前記ベクトル命令を実行するステップがさらに、前記出力ベクトルの異なる出力要素に複数の出力要素の各々を記憶するステップを備え、前記複数の出力要素が前記第1の出力要素および前記第2の出力要素を含む、請求項1に記載の方法。
4. 前記複数の要素が順次的な順序で記憶され、前記ベクトル命令を実行するステップがさらに、前記複数の要素の特定の要素および前記複数の要素の1つまたは複数の他の要素に対して第2の算術的演算を実行して特定の出力要素を生成するステップを備え、前記1つまたは複数の他の要素が前記順次的な順序において前記特定の要素よりも順序的に前に順序付けられる、請求項1に記載の方法。
5. 前記ベクトル入力の第1のサイズが前記出力ベクトルの第2のサイズと同じである、請求項4に記載の方法。
6. N個の出力のN番目の出力要素がN番目の入力要素とN-1個の順序的に前の入力要素との合計に等しい、請求項5に記載の方法。
7. 前記ベクトル命令を実行するステップがさらに、前記第1の要素を前記第1の出力要素として提供する前に前記複数の要素にマスクを適用するステップ、または前記出力ベクトルにマスクを適用するステップを備える、請求項1に記載の方法。
8. 前記ベクトル命令を実行するステップが、第1の出力および第2の出力を含む複数の出力を生成するステップを含み、前記マスクを適用するステップが、前記マスクの対応するマスク値を条件として、前記複数の出力を生成する際に使用するための前記複数の要素の特定の要素に対して0値を提供するステップを備える、請求項7に記載の方法。
9. 前記ベクトル命令を実行するステップがさらに、前記複数のベクトル入力要素が複素数入力タイプを有するとき、
   前記第1の出力要素の第1の実数副要素および前記第1の出力要素の第1の虚数副要素を生成するステップと、
   前記第2の出力要素の第2の実数副要素および前記第2の出力要素の第2の虚数副要素を生成するステップとを備え、
   前記第1の出力要素および前記第2の出力要素を出力ベクトルに記憶するステップが、前記プロセッサの前記単一の実行サイクルの間に、前記第1の出力の前記第1の実数副要素、および前記第1の出力要素の前記第1の虚数副要素、および前記第2の出力要素の前記第2の実数副要素、および前記第2の出力要素の前記第2の虚数副要素を、前記出力ベクトルに記憶するステップを含む、請求項1に記載の方法。
10. プロセッサを備える装置であって、複数の要素を含むベクトル入力を特定するベクトル命令の実行の間に、前記プロセッサが、
    第1の出力要素として前記複数の要素の第1の要素を提供し、
    前記複数の要素の前記第1の要素および第2の要素に対して第1の算術的演算を実行して、第2の出力要素を提供し、前記第1の算術的演算が加算および減算の少なくとも1つを含み、
    前記プロセッサの単一の実行サイクルの間に、前記第1の出力要素および前記第2の出力要素を出力ベクトルに記憶する
    ように構成される、装置。
11. 前記プロセッサが、複数の算術的演算ユニット、複数の入力、および複数の出力を備える削減ツリーを備え、前記削減ツリーが、前記複数の要素の前記第1の要素、前記第2の要素、および第3の要素に対して第2の算術的演算ユニットを実行して、第3の出力要素を提供するように構成される、請求項10に記載の装置。
12. 前記複数の算術的演算ユニットの特定の算術的演算ユニットが、前記特定の算術的演算ユニットの出力を飽和させるように構成される飽和論理回路に結合される、請求項11に記載の装置。
13. 前記プロセッサがさらに、前記ベクトル命令に基づいて、前記複数の算術的演算ユニットの1つまたは複数の算術的演算ユニットを選択的に有効にするように構成される制御論理を備え、前記第1の出力要素および前記第2の出力要素が、前記1つまたは複数の算術的演算ユニットを介して提供される、請求項11に記載の装置。
14. 前記第1の算術的演算が、複数の副加算器によって実行され、前記複数の副加算器の各副加算器が、前記出力ベクトルに出力要素を記憶する、請求項11に記載の装置。
15. プロセッサによって実行されると、前記プロセッサに請求項１から９のいずか一項に記載の方法を行わせる命令を備える、非一時的コンピュータ可読記憶媒体。